JP3868646B2 - 列冗長構造を有する半導体メモリ装置 - Google Patents
列冗長構造を有する半導体メモリ装置 Download PDFInfo
- Publication number
- JP3868646B2 JP3868646B2 JP37143798A JP37143798A JP3868646B2 JP 3868646 B2 JP3868646 B2 JP 3868646B2 JP 37143798 A JP37143798 A JP 37143798A JP 37143798 A JP37143798 A JP 37143798A JP 3868646 B2 JP3868646 B2 JP 3868646B2
- Authority
- JP
- Japan
- Prior art keywords
- redundant
- column
- signal
- address signal
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に関するものであり、よりくわしくは高集積できる列冗長構造を有する半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置において、ビットセルの列に欠陥が発生する場合、欠陥が発生した列を代替するため、主に冗長回路構造が使用される。半導体メモリ装置で、アレーのビットセルの失敗原因は、主に精密な工程制御であり、精密な工程制御は、結局列失敗に示す。もし、製造工程で欠陥が発見されると、捨てる方法とか、欠陥が発生したビットセルを良好なビットセルに対置するメカニズム(ｍｅｃｈａｎｉｓｍ)を利用すべきである。
【０００３】
一般的に、半導体メモリ装置の冗長修正（ｒｅｐａｉｒ）方法は、次のようである。アドレスがメーン列デコーダ(ｍａｉｎ ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ)と冗長列デコーダ(ｒｅｄｕｎｄａｎｃｙ ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ)に各々印加され、あるアドレス組合に該当するビットセルで欠陥発見されると、メーン列デコーダパスが遮断され、冗長列デコーダパスが活性化される。冗長列デコーダは、ヒューズ情報があるため、欠陥が発生したアドレスに該当するアドレスを永久的に覚える。
【０００４】
半導体メモリ装置、特にノーア型フラッシュメモリ装置のメモリセルアレーは、複数のマット（ｍａｔ）に分割され、各マットも複数セクタに分割される。ノーア型フラッシュメモリ装置で各セクタのセルが他のバルクに各々形成され、消去動作時、各セクタが独立的に消去されることは、この分野の通常的な知識を持っている者によく知られている。各セクタは、欠陥列を修正するための冗長の列を有する冗長アレーブロックを備え、冗長アレーブロックの列を選択するための冗長関連回路は、各セクタごと提供される。
【０００５】
これによって、集積度が高ければ高いほど、冗長関連回路によって占有されるチップ面積も増加される。冗長関連回路によって占有される面積が全体チップ面積で多くの部分を占める。結果的に、半導体メモリ装置、特にノーア型フラッシュメモリ装置の高集積に不利である。
【０００６】
【発明が解決しようとする課題】
従って、本発明の高集積可能な列冗長構造を有する半導体メモリ装置を提供することである。
【０００７】
【課題を解決するための手段】
上述のような目的を達成するための本発明の１特徴によると、複数のマットで構成されるメーンセルアレーと、各マットは、複数のセクタに分割されるが、各セクタは第１の列を有し、各列は、ビット情報を貯蔵するための複数のメモリセルを有し、メーンセルアレーの不良列を代替するための複数の第２列を有する冗長セルアレーと、冗長セルアレーは、各セクタに対応する複数の冗長ブロックを有し、マットのうち、１つを選択するための第１のアドレス信号と各セクタの第１の列のうち、１つを選択するための第２アドレス信号に応じて第２のアドレス信号によってアドレシングされる不良列を第２の列のうち、１つで代替する冗長選択回路とを含む。
【０００８】
この望ましい実施形態において、メーンセルアレーは、ノーア型(ＮＯＲ ｔｙｐｅ)フラッシュメモリ構造を有する。
【０００９】
この望ましい実施形態において、冗長選択回路は、選択されたマット内の各セクタが選択されるとき、第２のアドレス信号によってアドレシングされる各セクタの列を各セクタに対応する冗長ブロックの第２の列のうち、１つで代替する。
【００１０】
本発明の他の特徴によると、複数のマットで構成されるメーンセルアレーと、各マットは、複数のセクタに分割されるが、各セクタは第１の列を有し、各列は、ビット情報を貯蔵するための複数のメモリセルを有し、各セクタは、第１アドレス信号及び第２アドレス信号に応じて第１の列のうち、１つの列を選択するための第１の列選択器と、選択された第１の列に関連されたセルのうち、アドレシングされるセルのデータを感知増幅するための第１感知増幅器で構成され、メーンセルアレーの不良列を代替するための複数の第２列を有する冗長セルアレーと、冗長セルアレーは、各セクタに対応する複数の冗長ブロックを有し、各冗長ブロックは、第２のアドレス信号及び第３のアドレス信号に応じて第２の列のうち、１つの列を選択するための第２の列選択器と、選択された第２列に関連された冗長セルのうち、アドレシングされる冗長セルのデータを感知増幅する第２の感知増幅器で構成され、第１及び第２感知増幅器によって、感知増幅されたデータをうけ、冗長選択信号に応じてデータのうち、１つのデータを出力するためのマルチプレクサと、各マットに対応し、選択された第１の列が欠陥列であるとき、第２のアドレス信号、マットのうち１つを選択するための第４のアドレス信号及び第５のアドレス信号に応じて冗長プラグ信号を発生する冗長プラグ信号発生回路と、各マットに対応し、マットに各々対応する冗長プラグ信号発生回路から冗長プラグ信号をうけて信号をコーディングした冗長選択信号を出力する冗長デコーダとを含む。
【００１１】
この望ましい実施形態において、第３のアドレス信号は、第１アドレス信号のうち、最下位ビットのアドレス信号である。
【００１２】
この望ましい実施形態において、第５のアドレス信号は、欠陥列に関連された第１のアドレス信号のうち、最下位ビットのアドレス信号を除外した余りのアドレス信号である。
【００１３】
このような装置によって、複数のセクタに分割されたマット単位に冗長関連回路を具現することによって各セクタに冗長関連回路を具現することの割に小さい面積が占有される。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態による参照図面、図１乃至図８に基づいて詳細に説明する。
【００１５】
図１を参照すると、本発明の新規したノーア型フラッシュメモリ装置は、冗長選択回路１０００を提供し、冗長選択回路１０００は、マットＭＡＴ０−ＭＡＴ３のうち、１つを選択するためのマット選択信号Ｍａｔｓｅ１０−Ｍａｔｓｅ１３と、各セクタの列のうち、１つを選択するためのアドレス信号Ａ１１−Ａ１４（ここで、最下位ビット−Ａ１０−は除外）に応じて選択されたセクタの不良列を選択されたセクタに対応する冗長アレーブロック３００の列に代替させる。このように、冗長選択回路１０００が、各セクタごと提供されなく、各マットごと提供されるため、各セクタごと提供されることの割に小さい面積で冗長選択回路１０００が具現できる。結果的に半導体メモリ装置、特にノーア型フラッシュメモリ装置の高集積に有利である。
【００１６】
図１は、本発明の望ましい実施形態による半導体メモリ装置の構成を示すブロック図である。
【００１７】
図１を参照すると、本発明による半導体メモリ装置は、８Ｍｂの貯蔵容量を有するノーア型フラッシュメモリ装置（ＮＯＲ ｔｙｐｅ ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）であり、４つのマットＭＡＴ０−ＭＡＴ３で構成されている。そしてマットＭＡＴ０−ＭＡＴ３、各々は４つのセクタに分割されているし、各セクタは、この分野の通常的な知識を持っている者によく知られたように、消去動作時、消去単位（ｅｒａｓｅ ｕｎｉｔ）である。各マットＭＡＴ０-ＭＡＴ３は、１Ｋ、即ち１０２４個のワードラインと２Ｋ、即ち２０４８個のビットラインを有し、結果的に各セクタは、５１２個のビットラインが配列される。図１から分かるように、本発明によるノーア型フラッシュメモリ装置は、従来（セクタ単位に修正される）と別に４つのセクタ、即ち１つのマット単位に修正される。
【００１８】
本発明による半導体メモリ装置、特にノーア型フラッシュメモリ装置は、図１で図示されたように、各マットＭＡＴ０−ＭＡＴ３に各々対応する第１及び第２冗長プラグ信号発生器１００及び１２０、第１及び第２冗長デコーダ１４０及び１６０とを含み、各マットＭＡＴ０−ＭＡＴ３に対応する発生器１００及び１２０、デコーダ１４０及び１６０は同一の機能を有するため、以下同一の参照番号を併記し、以後１つのマット（例えば、第１マット−ＭＡＴ０）に関連して本発明の回路構成が説明される。
【００１９】
発生器１００及び１２０は、対応するマット選択信号Ｍａｔｓｅ１０によって、各々活性化される。信号Ｍａｔｓｅ１０は、マット選択アドレス（例えば、Ａ１７、Ａ１８）組合した信号として、対応するマットが選択されるとき、高レベル（ｈｉｇｈ ｌｅｖｅｌ）に活性化される。例えば、第１マットＭＡＴ０が書き込み／読出／消去動作のため選択されるとき、信号Ｍａｔｓｅ１０が活性化され、余りの信号Ｍａｔｓｅ１１−Ｍａｔｓｅ１３は、低レベルに非活性化され、第３マットＭＡＴ２が選択されるとき、信号Ｍａｔｓｅ１２が活性化され、余りの信号Ｍａｔｓｅ１０、Ｍａｔｓｅ１１、そしてＭａｔｓｅ１３は、低レベルに非活性化される。
【００２０】
従って、第１マットＭＡＴ０が選択されるとき、余りのマットＭＡＴ１−ＭＡＴ３に対応する発生器１００及び１２０の出力信号ＣＲ０＿ｍｇ及びＣＲ１＿ｍｇ（ここで、ｍ＝０、１、２、３、そしてｇ＝０、１）は、低レベルの非活性化状態に維持される。ここで、発生器１００及び１２０は、ヒューズ（図８及び図９参照）を備え、欠陥列を代替しようとする場合、ヒューズをカッティングして冗長動作が行われることを知らせる。そして各マットＭＡＴ０−ＭＡＴ３に対応する発生器１００及び１２０は、アドレス信号Ａ１１−Ａ１４を提供される。
【００２１】
第１マットＭＡＴ０に対応する冗長デコーダ１４０及び１６０のうち、第１冗長デコーダ１４０は、各マットＭＡＴ０−ＭＡＴ３に対応する第１冗長プラグ信号発生器１００から提供される第１冗長プラグ信号ＣＲ０＿ｉｇ（ここで、ｉ＝０−３）を受けて第１冗長選択信号ｎＲＳ０ｊ（ここで、ｊ＝０−１５）を発生する。そして第２冗長デコーダ１６０は、各マットＭＡＴ０−ＭＡＴ３に対応する第２冗長プラグ信号発生器１２０から提供される第２冗長プラグ信号ＣＲ１＿ｉｇを受けて第２冗長選択信号ｎＲＳ１ｊを発生する。これに対する詳細な説明は、以後説明される。
【００２２】
本発明による半導体メモリ装置、特にノーア型フラッシュメモリ装置は、マット単位に冗長が行われる。従来の場合、消去単位であるセクタごと冗長が行われるため、各セクタに冗長関連回路が備えたため、冗長関連回路によって占有される面積が全体チップ面積で多くの部分を占めた。しかし、本発明の場合、消去単位であるセクタからなるマット単位に冗長が行われるため、冗長関連回路によって占有されるチップ面積が従来の割に少ない。結果的に、半導体メモリ装置の高集積化に有利である。
【００２３】
図２を参照すると、本発明の望ましい実施形態による１つのセクタの構成を示すブロック図が図示されている。本発明によるセクタは、メモリセルアレー（ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）２００、第１及び第２列選択器（ｆｉｒｓｔ ａｎｄ ｓｅｃｏｎｄ ｃｏｌｕｍｎ ｓｅｌｅｃｔｏｒｓ）２２０及び２４０、１６個の書き込みドライバ（ｗｒｉｔｅ ｄｒｉｖｅｒｓ）２６０、そして１６個の感知増幅器（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒｓ）２８０とを含む。メモリセルアレー２００は、複数のビットセグメント（ｂｉｔ ｓｅｇｍｅｎｔｓ）２０２で構成され、各ビットセグメント２０２は、複数のビットライン（ｂｉｔ ｌｉｎｅｓ）（例えば、１６個）からなる。そしてアレー２００の各ビットラインは、ビット情報を貯蔵するための複数のメモリセルを有し、図面には図示しなかったが、各メモリセルは、相互並列連結されている。図２から分かるように、入出力ポートは、１６個Ｉ／Ｏ０−Ｉ／Ｏ１５で構成されている。ビットセグメント２０２と入出力ポートＩ／Ｏ０−Ｉ／Ｏ１５の比は、２：１である。
【００２４】
第１列選択器２２０は、第１選択信号ＹＡ０−ＹＡ１５に応じて各ビットセグメント２０２の列（１６個）のうち、１つの列を選択する。信号ＹＡ０−ＹＡ１５は、本発明の実施形態でアドレス信号Ａ１０−Ａ１３を組み合った信号であり、信号ＹＡ０−ＹＡ１５のうち、１つだけが高レベルに活性化され、余りの信号は、低レベルに非活性化される。例えば、アドレス信号Ａ１０−Ａ１３が“００００”であるとき、各ビットセグメント２０２の一番目ビットライン、即ち一番目列が選択される。
【００２５】
そして、第２列選択器２４０は、第２選択信号ＹＢ０及びＹＢ１に応じて各入出力ポートＩ／Ｏ０−Ｉ／Ｏ１５に対応する２つのビットセグメント２０２のうち、１つのビットセグメントを選択する。信号ＹＡ０及びＹＡ１は、アドレス信号Ａ１４によってコーディングされた信号である。例えば、信号ＹＡ０が活性化されると、各入出力ポートＩ／Ｏ０−Ｉ／Ｏ１５に対応するビットセグメントのうち、奇数番目ビットセグメントが選択され、選択信号ＹＡ０−ＹＡ１５のうち、一番目選択信号ＹＡ０が活性化されると、選択された奇数番目ビットセグメントの列のうち、一番目ビットラインが連結される。
【００２６】
感知増幅器２８０は、第１及び第２列選択器２２０及び２４０によって選択された列（例えば、選択された奇数番目ビットセグメントのうち、一番目列）のうち、アドレシングされた（図面には図示しなかったが、選択されたワードラインと選択されたビットラインが交差されることに配列された）メモリセルに貯蔵されたデータを対応するデータラインＤＬ０−ＤＬ１５を通して感知増幅する。そして、書き込みドライバ２６０は、アドレシングされたメモリセルの列を書き込みしようとするデータのレベルに駆動する。
【００２７】
再び、図２を参照すると、本発明による半導体メモリ装置は、冗長ブロック（ｒｅｄｕｎｄａｎｃｙ ｂｌｏｃｋ）３００、第１及び第２列選択器（ｆｉｒｓｔ ａｎｄ ｓｅｃｏｎｄ ｃｏｌｕｍｎ ｓｅｌｅｃｔｏｒｓ）３２０及び３４０、２つの書き込みドライバ２６０、そして２つの感知増幅器２８０とを含む。冗長ブロック３００は、４つの冗長セグメント３０２で構成され、各冗長セグメント３０２は、各々２つの列２５７、２５８と、２５９、２６０と、２６１、２６２と、そして２６３、２６４からなる。ビットライン（ｂｉｔ ｌｉｎｅｓ）（例えば、１６個）からなる。冗長ブロック３００のワードラインが、図面には図示されなかったが、メモリセルアレー２００と同一のワードラインコーディングによって選択されることは自明である。
【００２８】
第１冗長列選択器３２０は、選択信号ＹＲ０及びＹＲ１に応じて、各冗長セグメント３０２の列のうち、奇数番目、又は偶数番目列を選択する。即ち選択信号ＹＲ０が高レベルであるとき、トランジスター２４９、２５１、２５３、そして２５５が導電されるため、奇数番目列２５７、２５９、２６１、そして２６３が選択される。これと反対に、選択信号ＹＲ１が高レベルであるとき、トランジスター２５０、２５２、２５４、そして２５６が導電されるため、偶数番目列２５８、２６０、２６２、そして２６４が選択される。
【００２９】
選択信号ＹＲ０及びＹＲ１は、各ビットセグメント２０２の列のうち、１つを選択するためのアドレス信号Ａ１０−Ａ１３のうち、最下位ビットのアドレス信号Ａ１０をコーディングした信号である。従って、冗長ブロック３００の列は、単にアドレス信号Ａ１０によって奇数番目、又は偶数番目方式のような方法でコーディングされる。第２冗長列選択器３４０は、選択信号ＹＢ０及びＹＢ１に応じて、冗長セグメント３０２のうち、奇数番目、又は偶数番目セグメント３０２を選択するようになる。書き込みドライバ２６０及び感知増幅器２８０は、前述のように同一であるため、ここでそれに対する説明は省略する。
【００３０】
本発明による半導体メモリ装置、特にノーア型フラッシュメモリ装置は、各セクタごと入出力ポートＩ／Ｏ０−Ｉ／Ｏ１５に各々対応する１６個のマルチプレクサ（ｍｕｌｔｉｐｌｅｘｅｒｓ）３８０を含む。各マルチプレクサ３８０は、メモリセルアレー２００の対応する感知増幅器２８０によって感知増幅されたデータが提供され、冗長アレーブロック３００の感知増幅器２８０によって感知増幅されたデータを各々提供される。各マルチプレクサ３８０は、図１の第１及び第２冗長デコーダ１４０及び１６０から提供される第１及び第２冗長選択信号ｎＲＳＯｊ及びｎＲＳＯｊ（ここで、ｊ＝０−１５）に応じてメモリセルアレー２００の対応する感知増幅器２８０及び冗長アレーブロック３００の１つの感知増幅器２８０から提供されるデータのうち、１つのデータを対応する入出力ポートＩ／Ｏ０−Ｉ／Ｏ１５に、各々提供される。
【００３１】
上述のように、冗長アレーブロック３００の感知増幅器２８０は、各々第１冗長デコーダ１４０及び第２冗長デコーダ１６０によって選択される。例えば、冗長選択信号ｎＲＳＯ０が活性化されると、データラインＤＬ０に対応するマルチプレクサ３８０は、データラインＤＬ０及びＤＬ１７に対応する経路を遮断し、データラインＤＬ１６に対応する経路を入出力ポートＩ／Ｏ０に連結される。というわけで、入出力ポートＩ／Ｏ０に関連されたメモリセルアレー２００の列のうち、選択された列がデータラインＤＬ１６に関連された冗長列に代替される。
【００３２】
図３は、本発明による図１の第１及び第２冗長プラグ信号発生器の構成を示すブロック図である。
【００３３】
図３を参照すると、本発明の実施形態で、各マットＭＡＴ０−ＭＡＴ３に対応する第１及び第２冗長プラグ信号発生器１００及び１２０は、同一の構成を有するため、第１マットＭＡＴ０に対応する発生器１００及び１２０の構成だけを図示したが余りのマットＭＡＴ１−ＭＡＴ３に各々対応する発生器１００及び１２０も同一の構成を有する。発生器１００及び１２０は、各々２つの活性化ヒューズ回路１０１及び１２１と２つのアドレス検出回路１０２及び１２２で構成されている。
【００３４】
前述のように、第１マットＭＡＴ０が書き込み／読出／消去動作のため、選択されるとき、マット選択信号Ｍａｔｓｅ１０は、高レベルに活性化され、その結果、第１及び第２冗長プラグ信号発生器１００及び１２０は、活性化される。活性化された発生器１００及び１２０から発生される信号ＣＲ０＿００、ＣＲ０＿０１、ＣＲ１＿００、そしてＣＲ１＿０１は、発生器１００及び１２０のヒューズカッティングによって選択的に活性化される。反面、選択されないマット（例えば、ＭＡＴ１−ＭＡＴ３）に対応するマット選択信号（例えば、Ｍａｔｓｅ１１−Ｍａｔｓｅ１３）は、低レベルに非活性化され、その結果非選択されたマット（例えば、ＭＡＴ１−ＭＡＴ３）に対応する発生器１００及び１２０は非活性化され、非活性化された発生器１００及び１２０から発生される信号ＣＲ０＿ｍｇ及びＣＲ１＿ｍｇ（ここで、ｍ＝１、２、３、そしてｇ＝０、１）は、低レベルに非活性化される。発生器１００及び１２０に対する回路構成及び動作が、以後詳細に説明される。
【００３５】
図４は、本発明の望ましい実施形態による活性化ヒューズ回路を示す回路図である。そして図５は、本発明の望ましい実施形態によるアドレス検出回路を示す回路図である。
【００３６】
図４を参照すると、活性化ヒューズ回路１０１及び１２１は、１つのＰＭＯＳトランジスター４０１、１つのＮＭＯＳトランジスター４０２、１つのヒューズ４０３、そして３つのインバータ４０４−４０６で構成されている。信号ＰＷＲｕｐは、図面には図示されなかったが、この分野の通常的な知識を持っている者によく知られたパワー−オンリセット回路（ｐｏｗｅｒ−ｏｎ ｒｅｓｅｔｃｉｒｃｕｉｔ）の出力信号として、電源（ｐｏｗｅｒ ｓｕｐｐｌｙ）が印加された後、電源が一定レベルに達するようになると、電源がアップされないことを知らせる信号である。電源が一定レベルに達するまでに、信号ＰＷＲｕｐのレベルは高レベルであり、その後低レベルに維持される。
【００３７】
活性化ヒューズ回路１０１は、相補信号＊ＣＲｅｎ及びＣＲｅｎを発生する（ただし、＊ＣＲｅｎは図面における上線付きＣＲｅｎを表すものとする）。パワー−アップされる間に、ヒューズ４０３がカッティングされない場合、相補信号＊ＣＲｅｎ及びＣＲｅｎは、各々低レベルと高レベルに維持される。パワー−アップされた後、ヒューズ４０３がカッティングされない場合、相補信号＊ＣＲｅｎ及びＣＲｅｎは、各々高レベルと低レベルに維持される。これと反対に、パワー−アップされた後、ヒューズ４０３がカッティングされない場合、相補信号＊ＣＲｅｎ及びＣＲｅｎは、各々高レベルと低レベルに維持され、ヒューズ４０３がカッティングされた場合、以前状態である低レベルと高レベルに各々維持される。欠陥列を代替しようとする場合、ヒューズ４０３をカッティングすることによって、パワー−アップされた後、相補信号＊ＣＲｅｎ及びＣＲｅｎは、各々低レベルと高レベルに維持される。
【００３８】
図５を参照すると、本発明の実施形態によるアドレス検出回路１０２は、各マットＭＡＴ０−ＭＡＴ３に対応する第１及び第２冗長プラグ信号発生器１００及び１２０に同一の構成で提供されるため、便宜上、第１マットＭＡＴ０の第１冗長プラグ信号発生器１００に提供される回路１０２のうち、１つのアドレス検出回路１０２だけを図示した。しかし、余りのマットＭＡＴ１−ＭＡＴ３の発生器１００及び１２０に提供されるアドレス検出回路１０２及び１２２も同一の構成及び機能を有するため、説明の重複を避けるためそれに対する説明は省略される。
【００３９】
アドレス検出回路１０２は、マット選択信号Ｍａｔｓｅ１０によって活性化され、アドレス信号Ａ１１−Ａ１４と図４の活性化ヒューズ回路１０１から提供される相補信号＊ＣＲｅｎ及びＣＲｅｎに応じて冗長プラグ信号ＣＲ０＿００を発生する。回路１０２は、アドレス信号Ａ１１に対応する伝達ゲート４０７、インバータ４０９、そして２つのヒューズ４０８及び４１０、アドレス信号Ａ１２に対応する伝達ゲート４１１、インバータ４１３、そして２つのヒューズ４１２及び４１４、アドレス信号Ａ１３に対応する伝達ゲート４１６、インバータ４１８、そして２つのヒューズ４１７及び４１９、アドレス信号Ａ１４に対応する伝達ゲート４２０、インバータ４２２、そして２つのヒューズ４２１及び４２３、２つのナンドゲート４１５及び４２４、そして１つのノーアゲート４２５とを含む。
【００４０】
伝達ゲート４０７、４１１、４１６、そして４２０は、相補信号＊ＣＲｅｎ及びＣＲｅｎに制御される。ナンドゲート４１５は、マット選択信号Ｍａｔｓｅ１０を受けて信号Ｍａｔｓｅ１０が低レベル、即ち非選択されたマットに関連された信号であるとき、ナンドゲート４１５の他の入力のレベルに関系なしに高レベルを出力する。ノーアゲート４２５も他の入力のレベルに関系なしに低レベルの冗長プラグ信号ＣＲ０＿００を出力する。非選択されたマットＭＡＴ０−３に関連されたマット選択信号Ｍａｔｓｅ１０−１３によってアドレス検出回路１０２は非活性化される。
【００４１】
図４及び図５を参照して、活性化ヒューズ回路１０１及びアドレス検出回路１０２の動作が、以下説明される。まず、アドレス信号Ａ１１−Ａ１４は、“１０００”であり、マット選択信号Ｍａｔｓｅ１０は高レベルであると仮定してみよう。図４から、冗長可否を決定するためのヒューズ４０３がカッティングされると、信号＊ＣＲｅｎ及びＣＲｅｎは、前述のように、各々低レベルと高レベルに設定される。その結果、図５の伝達トランジスター４０７、４１１、４１６、そして４２０の電流通路が形成される。ヒューズ４１０、４１２、４１７及び４２１がカッティングされると、ナンドゲート４１５の出力は、全部低レベルであり、ノーアゲート４２５の出力、即ち冗長プラグ信号ＣＲ０＿００は高レベルに活性化される。
【００４２】
図６は、本発明の望ましい実施形態による第１冗長デコーダの回路構成を示すブロック図である。
【００４３】
図６を参照すると、本発明による第１冗長デコーダ１４０は、１６個のデコーダ１４２−１４４からなる。各デコーダ１４２−１４４は、信号＊ＣＲｅｎ及びＣＲ０＿ｉｇ（ここで、ｉ＝０、１、２、３、そしてｇ＝０、１）を受けて冗長選択信号＊ＲＳ０，ｊ（ここで、ｊ＝０−１５）を発生する。デコーダ１４２−１４４は同一の構成を有するため、説明の重複を避けるため第１デコーダ１４２に対する構成が説明される。
【００４４】
第１デコーダ１４２は、１つのＰＭＯＳトランジスター４２６、８つのヒューズ４２７、４２９、４３１、４３３、４３５、４３７、４３９、４４１と、８つのＮＭＯＳトランジスター４２８、４３０、４３２、４３４、４３６、４３８、４４０、４４２と、そして４つのインバータ４４３−４４６からなる。ＰＭＯＳトランジスター４２６は、信号＊ＣＲｅｎに制御され、ＮＭＯＳトランジスター４２８、４３０、４３２、４３４、４３６、４３８、４４０そして４４２は信号ＣＲ０＿ｉｇに各々制御される。
【００４５】
前述のように、メモリセルアレー１００の欠陥列に関連されたアドレス信号Ａ１１−Ａ１４が“１０００”であり、図４の活性化ヒューズ回路１０１のヒューズ４０３がカッティングされた場合、信号ＣＲ０＿００が高レベルに活性化される。余りの信号ＣＲ０＿０１、ＣＲ０＿１０、ＣＲ０＿１１、ＣＲ０＿２０、ＣＲ０＿２１、ＣＲ０＿３０、そしてＣＲ０＿３１は低レベルに非活性化される。信号ＣＲ０＿００に制御されるデコーダ１４２のＮＭＯＳトランジスター４２８は導電され、余りのＮＭＯＳトランジスター４３０、４３２、４３４、４３６、４３８、４４０、そして４４２は非導電される。このような場合、ヒューズ４２７がカッティングされると、冗長選択信号＊ＲＳ０，０は、低レベルに活性化される。このとき、冗長選択信号＊ＲＳ０，１−＊ＲＳ０，１５に対応するデコーダのヒューズ４２７、４２９、４３１、４３３、４３５、４３７、４３９、そして４４１はカッティングされない。
【００４６】
図７は、本発明の望ましい実施形態による第２冗長デコーダの回路構成を示すブロック図である。図７に図示された第２冗長デコーダ１６０の回路構成は、図６の第１冗長ディコータ１４０と同一な回路構成を有するため、説明の重複を避けるため第２冗長デコーダ１６０の回路構成に対する説明は省略される。
【００４７】
本発明による図２のマルチプレクサ３８０は、各々感知増幅及び書き込みドライバマルチプレクサ３８２及び３８４で構成されている。本発明の望ましい実施形態による感知増幅マルチプレクサ３８２の回路を示す回路図が図８ａに図示されている。
【００４８】
図８ａを参照すると、感知増幅マルチプレクサ３８２は、図２から分かるように、対応する第１及び第２冗長デコーダ１４０及び１６０から冗長選択信号＊ＲＳ０，ｊ及び＊ＲＳ１，ｊを各々受ける。例えば、第１入出力ポートＩ／Ｏ０に対応するマルチプレクサ３８０は、信号＊ＲＳ０，０−＊ＲＳ１，０が提供され、第２入出力ポートＩ／Ｏ０に対応するマルチプレクサ３８０は、信号＊ＲＳ１，１−＊ＲＳ１，１が提供される。各マルチプレクサ３８０は、各セクタの感知増幅器２８０のうち、対応する感知増幅器２８０及び各冗長ブロック２８０の感知増幅器、即ち３つの感知増幅器によって感知増幅されたデータを受ける。各マルチプレクサ３８０は、対応する冗長選択信号＊ＲＳ０，ｊ−＊ＲＳ１，ｊ（ここで、ｊ＝０−１５）に応じて３つの感知増幅されたデータのうち、１つのデータだけを対応する入出力ポートＩ／Ｏ０−Ｉ／Ｏ１５に伝達する。
【００４９】
感知増幅マルチプレクサ３８２は、２つのナンドゲート４４７、４５４と、３つのインバータ４４８、４５０、４５２と、そして３つの伝達ゲート４４９、４５１、４５３とを含む。ナンドゲート４４７は、対応する冗長選択信号（例えば、＊ＲＳ０，０−＊ＲＳ１，０を受けて伝達ゲート４４９を制御する。
【００５０】
例えば、信号＊ＲＳ０，０及び＊ＲＳ１，０のうち、信号＊ＲＳ０，０は、低レベルであり、信号＊ＲＳ１，０は高レベルであるとき、伝達ゲート４４９の電流通路は形成されない。低レベルの信号＊ＲＳ０，０に制御される伝達ゲート４５１の電流通路は、形成される反面、高レベルの信号＊ＲＳ１，０−に制御される伝達ゲート４５３の電流通路は形成されない。これにより、冗長アレーブロック３００のデータラインＤＬ１６に対応する感知増幅器２８０によって感知増幅されたデータＳＡｏｕｔ１６がナンドゲート４５４を通して対応する入出力ポートＩ／Ｏ０に伝達される。図８ａから分かるように、冗長選択信号のうち、ある１つでも低レベルに活性化されると、メモリセルアレー２００の欠陥列は遮断され、冗長アレーブロック３００の選択された列が対応する入出力ポートと連結される。
【００５１】
図８ｂは、本発明の望ましい実施形態による書き込みドライバマルチプレクサの回路を示す回路図である。図８ｂから分かるように、図８ａの感知増幅マルチプレクサと類似な回路構成を有する。従って、図８ｂの書き込みドライバマルチプレクサの回路構成に対する説明は、ここで省略される。
【００５２】
本発明による半導体メモリ装置、特にノーア型フラッシュメモリ装置は、マット単位で冗長が行われる。従来の場合、消去単位であるセクタごとに冗長関連回路が提供されることによって、冗長関連回路によって占有されるチップ面積が全体チップ面積で多くの部分を占めた。即ち、半導体メモリ装置の高集積化に不利である。しかし、本発明の場合、消去単位であるセクタからなるマット単位で冗長が行われるため、本発明による冗長関連回路によって占有されるチップ面積が従来の割に少ない。結局、本発明による半導体メモリ装置の高集積化に有利である。
【００５３】
又、本発明の半導体メモリ装置は、マット単位で修正動作が行われるため、ある１つのセクタでメモリセルアレーの列が冗長ブロックの列に代替されるとき、余りのセクタも同一に代替される。このような修正動作は、各セクタに同一の列が代替されなければならない場合、１つのアドレス情報に各セクタの欠陥列を代替することにおいて、有利である。というわけで、本発明による冗長アレーブロックの構造によると、１つのアドレス情報を利用して２つの列が代替できる。例えば、隣接な列が電気的に連結（ｓｈｏｒｔ）される場合、１つの列に対するアドレス情報をヒューズ活性化回路及びアドレス傑出回路のヒューズがカッティングして貯蔵できる。
【００５４】
本発明による修正動作が、図１乃至図８ｂに基づいて、以下説明される。図１から、マットＭＡＴ０の欠陥が発生したアドレス信号Ａ１０−Ａ１４が“０１０００”と“１１０００”であり、第１入出力ポートＩ／Ｏ０に関連された列に欠陥が発生したと仮定してみよう。即ち、第１入出力ポートＩ／Ｏ０に関連された列のうち、隣接な列（例えば、第２及び第３列）が電気的に連結された場合、例として説明する。以後、上の仮定下で、第１マットＭＡＴ０の読出動作が行われる。
【００５５】
まず、マットＭＡＴ０に対応する第１冗長プラグ信号発生器１００の活性化ヒューズ回路１０１のうち、１つの回路内に提供されるヒューズ４０３をカッティングする。これにより、活性化ヒューズ回路１０１から出力される相補信号＊ＣＲｅｎ及びＣＲｅｎは、各々低レベルと高レベルに設定される。図５のアドレス検出回路１０２に提供されるヒューズ４０８、４１２、４１７、そして４２１のうち、ヒューズ４１２、４１７、そして４２１をカッティングさせる。従って、冗長プラグ信号ＣＲ０＿００は、高レベルに活性化される。
【００５６】
マットＭＡＴ０に対応する発生器１００及び１２０のうち、ヒューズ４０３がカッティングされた活性化ヒューズ回路を除外した余りの回路に関連された３つのアドレス検出回路１０２及び１２２の出力ＣＲ０＿０１、ＣＲ０＿００、そしてＣＲ１＿０１は、全部低レベルの非活性化状態に維持される。マットＭＡＴ０に対応するマット選択信号Ｍａｔｓｅ１０は、高レベルである反面、非選択されたマットＭＡＴ１−ＭＡＴ３に対応するマット選択信号Ｍａｔｓｅ１１−Ｍａｔｓｅ１３は、低レベルである。このため、マットＭＡＴ１−ＭＡＴ３に、各々対応する第１及び第２冗長プラグ信号発生器１００及び１２０の出力信号ＣＲ０＿ｍｇ（ここで、ｍ＝１、２、３、そしてｇ＝０、１）は低レベルの非活性化状態に維持される。
【００５７】
各マットＭＡＴ０−ＭＡＴ３に対応する第１及び第２冗長プラグ信号発生器１００及び１２０の出力ＣＲ０＿ｉｇ及びＣＲ１−ｉｇは、各々第１及び第２冗長デコーダ１４０及び１６０に提供される。このとき、マットＭＡＴ０の第１冗長デコーダ１４０に提供されるデコーダ１４２−１４４のうち、第１デコーダ１４２のＮＭＯＳトランジスター４２８、４３０、４３２、４３４、４３６、４３８、４４０、そして４４２に、各々冗長プラグ信号ＣＲ０＿ｉｇが印加される。信号ＣＲ０＿ｉｇのうち、信号ＣＲ０＿００が高レベルであり、余りの信号ＣＲ０＿０１、ＣＲ０＿１０、ＣＲ０＿１１、ＣＲ０＿２０、ＣＲ０＿２１、ＣＲ０＿３０、そしてＣＲ０＿３１は低レベルであるため、第１デコーダ１４２のヒューズ４２７、４２９、４３１、４３５、４３７、４３９、そして４４１のうち、ヒューズ４２７をカッティングさせる。というわけで、第１マットＭＡＴ０の第１冗長デコーダ１４０から出力される冗長選択信号＊ＲＳ０，ｊのうち、信号＊ＲＳ０，０が、単に低レベルに活性化される。
【００５８】
ここで、第２冗長デコーダ１６０のほかのデコーダに提供されるヒューズは、カッティングされないため、第１マットＭＡＴ０の第２冗長デコーダ１６０の出力信号＊ＲＳ１，ｊは、全部高レベルに非活性化される。従って、第１入出力ポートＩ／Ｏ０に対応する感知増幅マルチプレクサ３８２の伝達ゲート４４９及び４５３の電流通路は形成されなく、単に伝達トランジスター４５０の電流通路だけ形成される。
【００５９】
欠陥列に関連されたアドレス信号Ａ１０−Ａ１４が、各々“０１０００”及び“１１０００”であるため、一番目欠陥列に関連されたメモリセルを読出しようとする場合、代替されなければならない冗長アレーブロック３００の列は次のようである。アドレス信号Ａ１０が“０”であるため、奇数番目列２５７、２５９、２６１、そして２６３が選択され、アドレス信号Ａ１４が“０”であるため、奇数番目冗長セグメントが選択される。前述のように、第１冗長デコーダ１４０の冗長選択信号＊ＲＳ０，０だけが活性化されたため、データラインＤＬ１６に関連された列が選択されなければならない。従って、一番目欠陥列は、冗長列２５７に代替されなければならない。
【００６０】
二番目欠陥列に関連されたメモリセルを読出しようとする場合、代替されなければならない冗長ブロックの列は次のようである。アドレス信号Ａ１０が“１”であるため、偶数番目列２５８、２６０、２６２、そして２６４が選択され、アドレス信号Ａ１４が“０”であるため、奇数番目冗長セグメントが選択される。第１冗長デコーダ１４０の冗長選択信号＊ＲＳ０，０だけが活性化されたため、データラインＤＬ１６に関連された列が選択されなければならない。従って、二番目欠陥列は、冗長列２５８に代替されなければならない。このように、１つのアドレス情報を貯蔵して電気的に連結された２つの列が修正できる。１つの欠陥列に対する修正動作も、前述された動作と同一の方法で行われることは自明である。
【００６１】
以上から、本発明による回路の構成及び動作を前述及び図面によって図示したが、これは例を挙げて説明したことに過ぎないし、本発明の技術的な思想及び範囲を外れない範囲内で多様な変化及び変更ができる。
【００６２】
【発明の効果】
欠陥列を代替するための冗長関連回路を消去単位のセクタからなるマット単位で具現することによって、冗長関連回路によって占有されるチップ面積を従来の割にに減らすことができる。
【図面の簡単な説明】
【図１】 本発明による半導体メモリ装置のアレー構成及び冗長デコーダ構成を示すブロック図である。
【図２】 本発明の望ましい実施形態による１つのセクタ及びそれに関連された冗長ブロックを示すブロック図である。
【図３】 本発明の望ましい実施形態による冗長ブロックを選択するための冗長デコーダの構成を示すブロック図である。
【図４】 本発明の望ましい実施形態による活性化ヒューズ回路を示す回路図である。
【図５】 本発明の望ましい実施形態によるアドレス検出回路を示す回路図である。
【図６】 本発明の望ましい実施形態による第１冗長デコーダの回路構成を示すブロック図である。
【図７】 本発明の望ましい実施形態による第２冗長デコーダの回路構成を示すブロック図である。
【図８】 本発明の望ましい実施形態による感知増幅マルチプレクサの回路を示す回路図である。
【図９】 本発明の望ましい実施形態による書き込みドライバマルチプレクサの回路を示す回路図である。
【符号の説明】
１００、 １２０ 冗長プラグ信号発生器
１４０、１６０ 冗長デコーダ
２００ メモリセルアレー
２２０、２４０、３２０、３４０ 列選択器
２６０ 書き込みドライバ
２８０ 感知増幅器
３６０ マルチプレクサ
３８０ 入出力ポート
１０００ 冗長選択回路
【発明の属する技術分野】
本発明は、半導体メモリ装置に関するものであり、よりくわしくは高集積できる列冗長構造を有する半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置において、ビットセルの列に欠陥が発生する場合、欠陥が発生した列を代替するため、主に冗長回路構造が使用される。半導体メモリ装置で、アレーのビットセルの失敗原因は、主に精密な工程制御であり、精密な工程制御は、結局列失敗に示す。もし、製造工程で欠陥が発見されると、捨てる方法とか、欠陥が発生したビットセルを良好なビットセルに対置するメカニズム(ｍｅｃｈａｎｉｓｍ)を利用すべきである。
【０００３】
一般的に、半導体メモリ装置の冗長修正（ｒｅｐａｉｒ）方法は、次のようである。アドレスがメーン列デコーダ(ｍａｉｎ ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ)と冗長列デコーダ(ｒｅｄｕｎｄａｎｃｙ ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ)に各々印加され、あるアドレス組合に該当するビットセルで欠陥発見されると、メーン列デコーダパスが遮断され、冗長列デコーダパスが活性化される。冗長列デコーダは、ヒューズ情報があるため、欠陥が発生したアドレスに該当するアドレスを永久的に覚える。
【０００４】
半導体メモリ装置、特にノーア型フラッシュメモリ装置のメモリセルアレーは、複数のマット（ｍａｔ）に分割され、各マットも複数セクタに分割される。ノーア型フラッシュメモリ装置で各セクタのセルが他のバルクに各々形成され、消去動作時、各セクタが独立的に消去されることは、この分野の通常的な知識を持っている者によく知られている。各セクタは、欠陥列を修正するための冗長の列を有する冗長アレーブロックを備え、冗長アレーブロックの列を選択するための冗長関連回路は、各セクタごと提供される。
【０００５】
これによって、集積度が高ければ高いほど、冗長関連回路によって占有されるチップ面積も増加される。冗長関連回路によって占有される面積が全体チップ面積で多くの部分を占める。結果的に、半導体メモリ装置、特にノーア型フラッシュメモリ装置の高集積に不利である。
【０００６】
【発明が解決しようとする課題】
従って、本発明の高集積可能な列冗長構造を有する半導体メモリ装置を提供することである。
【０００７】
【課題を解決するための手段】
上述のような目的を達成するための本発明の１特徴によると、複数のマットで構成されるメーンセルアレーと、各マットは、複数のセクタに分割されるが、各セクタは第１の列を有し、各列は、ビット情報を貯蔵するための複数のメモリセルを有し、メーンセルアレーの不良列を代替するための複数の第２列を有する冗長セルアレーと、冗長セルアレーは、各セクタに対応する複数の冗長ブロックを有し、マットのうち、１つを選択するための第１のアドレス信号と各セクタの第１の列のうち、１つを選択するための第２アドレス信号に応じて第２のアドレス信号によってアドレシングされる不良列を第２の列のうち、１つで代替する冗長選択回路とを含む。
【０００８】
この望ましい実施形態において、メーンセルアレーは、ノーア型(ＮＯＲ ｔｙｐｅ)フラッシュメモリ構造を有する。
【０００９】
この望ましい実施形態において、冗長選択回路は、選択されたマット内の各セクタが選択されるとき、第２のアドレス信号によってアドレシングされる各セクタの列を各セクタに対応する冗長ブロックの第２の列のうち、１つで代替する。
【００１０】
本発明の他の特徴によると、複数のマットで構成されるメーンセルアレーと、各マットは、複数のセクタに分割されるが、各セクタは第１の列を有し、各列は、ビット情報を貯蔵するための複数のメモリセルを有し、各セクタは、第１アドレス信号及び第２アドレス信号に応じて第１の列のうち、１つの列を選択するための第１の列選択器と、選択された第１の列に関連されたセルのうち、アドレシングされるセルのデータを感知増幅するための第１感知増幅器で構成され、メーンセルアレーの不良列を代替するための複数の第２列を有する冗長セルアレーと、冗長セルアレーは、各セクタに対応する複数の冗長ブロックを有し、各冗長ブロックは、第２のアドレス信号及び第３のアドレス信号に応じて第２の列のうち、１つの列を選択するための第２の列選択器と、選択された第２列に関連された冗長セルのうち、アドレシングされる冗長セルのデータを感知増幅する第２の感知増幅器で構成され、第１及び第２感知増幅器によって、感知増幅されたデータをうけ、冗長選択信号に応じてデータのうち、１つのデータを出力するためのマルチプレクサと、各マットに対応し、選択された第１の列が欠陥列であるとき、第２のアドレス信号、マットのうち１つを選択するための第４のアドレス信号及び第５のアドレス信号に応じて冗長プラグ信号を発生する冗長プラグ信号発生回路と、各マットに対応し、マットに各々対応する冗長プラグ信号発生回路から冗長プラグ信号をうけて信号をコーディングした冗長選択信号を出力する冗長デコーダとを含む。
【００１１】
この望ましい実施形態において、第３のアドレス信号は、第１アドレス信号のうち、最下位ビットのアドレス信号である。
【００１２】
この望ましい実施形態において、第５のアドレス信号は、欠陥列に関連された第１のアドレス信号のうち、最下位ビットのアドレス信号を除外した余りのアドレス信号である。
【００１３】
このような装置によって、複数のセクタに分割されたマット単位に冗長関連回路を具現することによって各セクタに冗長関連回路を具現することの割に小さい面積が占有される。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態による参照図面、図１乃至図８に基づいて詳細に説明する。
【００１５】
図１を参照すると、本発明の新規したノーア型フラッシュメモリ装置は、冗長選択回路１０００を提供し、冗長選択回路１０００は、マットＭＡＴ０−ＭＡＴ３のうち、１つを選択するためのマット選択信号Ｍａｔｓｅ１０−Ｍａｔｓｅ１３と、各セクタの列のうち、１つを選択するためのアドレス信号Ａ１１−Ａ１４（ここで、最下位ビット−Ａ１０−は除外）に応じて選択されたセクタの不良列を選択されたセクタに対応する冗長アレーブロック３００の列に代替させる。このように、冗長選択回路１０００が、各セクタごと提供されなく、各マットごと提供されるため、各セクタごと提供されることの割に小さい面積で冗長選択回路１０００が具現できる。結果的に半導体メモリ装置、特にノーア型フラッシュメモリ装置の高集積に有利である。
【００１６】
図１は、本発明の望ましい実施形態による半導体メモリ装置の構成を示すブロック図である。
【００１７】
図１を参照すると、本発明による半導体メモリ装置は、８Ｍｂの貯蔵容量を有するノーア型フラッシュメモリ装置（ＮＯＲ ｔｙｐｅ ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）であり、４つのマットＭＡＴ０−ＭＡＴ３で構成されている。そしてマットＭＡＴ０−ＭＡＴ３、各々は４つのセクタに分割されているし、各セクタは、この分野の通常的な知識を持っている者によく知られたように、消去動作時、消去単位（ｅｒａｓｅ ｕｎｉｔ）である。各マットＭＡＴ０-ＭＡＴ３は、１Ｋ、即ち１０２４個のワードラインと２Ｋ、即ち２０４８個のビットラインを有し、結果的に各セクタは、５１２個のビットラインが配列される。図１から分かるように、本発明によるノーア型フラッシュメモリ装置は、従来（セクタ単位に修正される）と別に４つのセクタ、即ち１つのマット単位に修正される。
【００１８】
本発明による半導体メモリ装置、特にノーア型フラッシュメモリ装置は、図１で図示されたように、各マットＭＡＴ０−ＭＡＴ３に各々対応する第１及び第２冗長プラグ信号発生器１００及び１２０、第１及び第２冗長デコーダ１４０及び１６０とを含み、各マットＭＡＴ０−ＭＡＴ３に対応する発生器１００及び１２０、デコーダ１４０及び１６０は同一の機能を有するため、以下同一の参照番号を併記し、以後１つのマット（例えば、第１マット−ＭＡＴ０）に関連して本発明の回路構成が説明される。
【００１９】
発生器１００及び１２０は、対応するマット選択信号Ｍａｔｓｅ１０によって、各々活性化される。信号Ｍａｔｓｅ１０は、マット選択アドレス（例えば、Ａ１７、Ａ１８）組合した信号として、対応するマットが選択されるとき、高レベル（ｈｉｇｈ ｌｅｖｅｌ）に活性化される。例えば、第１マットＭＡＴ０が書き込み／読出／消去動作のため選択されるとき、信号Ｍａｔｓｅ１０が活性化され、余りの信号Ｍａｔｓｅ１１−Ｍａｔｓｅ１３は、低レベルに非活性化され、第３マットＭＡＴ２が選択されるとき、信号Ｍａｔｓｅ１２が活性化され、余りの信号Ｍａｔｓｅ１０、Ｍａｔｓｅ１１、そしてＭａｔｓｅ１３は、低レベルに非活性化される。
【００２０】
従って、第１マットＭＡＴ０が選択されるとき、余りのマットＭＡＴ１−ＭＡＴ３に対応する発生器１００及び１２０の出力信号ＣＲ０＿ｍｇ及びＣＲ１＿ｍｇ（ここで、ｍ＝０、１、２、３、そしてｇ＝０、１）は、低レベルの非活性化状態に維持される。ここで、発生器１００及び１２０は、ヒューズ（図８及び図９参照）を備え、欠陥列を代替しようとする場合、ヒューズをカッティングして冗長動作が行われることを知らせる。そして各マットＭＡＴ０−ＭＡＴ３に対応する発生器１００及び１２０は、アドレス信号Ａ１１−Ａ１４を提供される。
【００２１】
第１マットＭＡＴ０に対応する冗長デコーダ１４０及び１６０のうち、第１冗長デコーダ１４０は、各マットＭＡＴ０−ＭＡＴ３に対応する第１冗長プラグ信号発生器１００から提供される第１冗長プラグ信号ＣＲ０＿ｉｇ（ここで、ｉ＝０−３）を受けて第１冗長選択信号ｎＲＳ０ｊ（ここで、ｊ＝０−１５）を発生する。そして第２冗長デコーダ１６０は、各マットＭＡＴ０−ＭＡＴ３に対応する第２冗長プラグ信号発生器１２０から提供される第２冗長プラグ信号ＣＲ１＿ｉｇを受けて第２冗長選択信号ｎＲＳ１ｊを発生する。これに対する詳細な説明は、以後説明される。
【００２２】
本発明による半導体メモリ装置、特にノーア型フラッシュメモリ装置は、マット単位に冗長が行われる。従来の場合、消去単位であるセクタごと冗長が行われるため、各セクタに冗長関連回路が備えたため、冗長関連回路によって占有される面積が全体チップ面積で多くの部分を占めた。しかし、本発明の場合、消去単位であるセクタからなるマット単位に冗長が行われるため、冗長関連回路によって占有されるチップ面積が従来の割に少ない。結果的に、半導体メモリ装置の高集積化に有利である。
【００２３】
図２を参照すると、本発明の望ましい実施形態による１つのセクタの構成を示すブロック図が図示されている。本発明によるセクタは、メモリセルアレー（ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）２００、第１及び第２列選択器（ｆｉｒｓｔ ａｎｄ ｓｅｃｏｎｄ ｃｏｌｕｍｎ ｓｅｌｅｃｔｏｒｓ）２２０及び２４０、１６個の書き込みドライバ（ｗｒｉｔｅ ｄｒｉｖｅｒｓ）２６０、そして１６個の感知増幅器（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒｓ）２８０とを含む。メモリセルアレー２００は、複数のビットセグメント（ｂｉｔ ｓｅｇｍｅｎｔｓ）２０２で構成され、各ビットセグメント２０２は、複数のビットライン（ｂｉｔ ｌｉｎｅｓ）（例えば、１６個）からなる。そしてアレー２００の各ビットラインは、ビット情報を貯蔵するための複数のメモリセルを有し、図面には図示しなかったが、各メモリセルは、相互並列連結されている。図２から分かるように、入出力ポートは、１６個Ｉ／Ｏ０−Ｉ／Ｏ１５で構成されている。ビットセグメント２０２と入出力ポートＩ／Ｏ０−Ｉ／Ｏ１５の比は、２：１である。
【００２４】
第１列選択器２２０は、第１選択信号ＹＡ０−ＹＡ１５に応じて各ビットセグメント２０２の列（１６個）のうち、１つの列を選択する。信号ＹＡ０−ＹＡ１５は、本発明の実施形態でアドレス信号Ａ１０−Ａ１３を組み合った信号であり、信号ＹＡ０−ＹＡ１５のうち、１つだけが高レベルに活性化され、余りの信号は、低レベルに非活性化される。例えば、アドレス信号Ａ１０−Ａ１３が“００００”であるとき、各ビットセグメント２０２の一番目ビットライン、即ち一番目列が選択される。
【００２５】
そして、第２列選択器２４０は、第２選択信号ＹＢ０及びＹＢ１に応じて各入出力ポートＩ／Ｏ０−Ｉ／Ｏ１５に対応する２つのビットセグメント２０２のうち、１つのビットセグメントを選択する。信号ＹＡ０及びＹＡ１は、アドレス信号Ａ１４によってコーディングされた信号である。例えば、信号ＹＡ０が活性化されると、各入出力ポートＩ／Ｏ０−Ｉ／Ｏ１５に対応するビットセグメントのうち、奇数番目ビットセグメントが選択され、選択信号ＹＡ０−ＹＡ１５のうち、一番目選択信号ＹＡ０が活性化されると、選択された奇数番目ビットセグメントの列のうち、一番目ビットラインが連結される。
【００２６】
感知増幅器２８０は、第１及び第２列選択器２２０及び２４０によって選択された列（例えば、選択された奇数番目ビットセグメントのうち、一番目列）のうち、アドレシングされた（図面には図示しなかったが、選択されたワードラインと選択されたビットラインが交差されることに配列された）メモリセルに貯蔵されたデータを対応するデータラインＤＬ０−ＤＬ１５を通して感知増幅する。そして、書き込みドライバ２６０は、アドレシングされたメモリセルの列を書き込みしようとするデータのレベルに駆動する。
【００２７】
再び、図２を参照すると、本発明による半導体メモリ装置は、冗長ブロック（ｒｅｄｕｎｄａｎｃｙ ｂｌｏｃｋ）３００、第１及び第２列選択器（ｆｉｒｓｔ ａｎｄ ｓｅｃｏｎｄ ｃｏｌｕｍｎ ｓｅｌｅｃｔｏｒｓ）３２０及び３４０、２つの書き込みドライバ２６０、そして２つの感知増幅器２８０とを含む。冗長ブロック３００は、４つの冗長セグメント３０２で構成され、各冗長セグメント３０２は、各々２つの列２５７、２５８と、２５９、２６０と、２６１、２６２と、そして２６３、２６４からなる。ビットライン（ｂｉｔ ｌｉｎｅｓ）（例えば、１６個）からなる。冗長ブロック３００のワードラインが、図面には図示されなかったが、メモリセルアレー２００と同一のワードラインコーディングによって選択されることは自明である。
【００２８】
第１冗長列選択器３２０は、選択信号ＹＲ０及びＹＲ１に応じて、各冗長セグメント３０２の列のうち、奇数番目、又は偶数番目列を選択する。即ち選択信号ＹＲ０が高レベルであるとき、トランジスター２４９、２５１、２５３、そして２５５が導電されるため、奇数番目列２５７、２５９、２６１、そして２６３が選択される。これと反対に、選択信号ＹＲ１が高レベルであるとき、トランジスター２５０、２５２、２５４、そして２５６が導電されるため、偶数番目列２５８、２６０、２６２、そして２６４が選択される。
【００２９】
選択信号ＹＲ０及びＹＲ１は、各ビットセグメント２０２の列のうち、１つを選択するためのアドレス信号Ａ１０−Ａ１３のうち、最下位ビットのアドレス信号Ａ１０をコーディングした信号である。従って、冗長ブロック３００の列は、単にアドレス信号Ａ１０によって奇数番目、又は偶数番目方式のような方法でコーディングされる。第２冗長列選択器３４０は、選択信号ＹＢ０及びＹＢ１に応じて、冗長セグメント３０２のうち、奇数番目、又は偶数番目セグメント３０２を選択するようになる。書き込みドライバ２６０及び感知増幅器２８０は、前述のように同一であるため、ここでそれに対する説明は省略する。
【００３０】
本発明による半導体メモリ装置、特にノーア型フラッシュメモリ装置は、各セクタごと入出力ポートＩ／Ｏ０−Ｉ／Ｏ１５に各々対応する１６個のマルチプレクサ（ｍｕｌｔｉｐｌｅｘｅｒｓ）３８０を含む。各マルチプレクサ３８０は、メモリセルアレー２００の対応する感知増幅器２８０によって感知増幅されたデータが提供され、冗長アレーブロック３００の感知増幅器２８０によって感知増幅されたデータを各々提供される。各マルチプレクサ３８０は、図１の第１及び第２冗長デコーダ１４０及び１６０から提供される第１及び第２冗長選択信号ｎＲＳＯｊ及びｎＲＳＯｊ（ここで、ｊ＝０−１５）に応じてメモリセルアレー２００の対応する感知増幅器２８０及び冗長アレーブロック３００の１つの感知増幅器２８０から提供されるデータのうち、１つのデータを対応する入出力ポートＩ／Ｏ０−Ｉ／Ｏ１５に、各々提供される。
【００３１】
上述のように、冗長アレーブロック３００の感知増幅器２８０は、各々第１冗長デコーダ１４０及び第２冗長デコーダ１６０によって選択される。例えば、冗長選択信号ｎＲＳＯ０が活性化されると、データラインＤＬ０に対応するマルチプレクサ３８０は、データラインＤＬ０及びＤＬ１７に対応する経路を遮断し、データラインＤＬ１６に対応する経路を入出力ポートＩ／Ｏ０に連結される。というわけで、入出力ポートＩ／Ｏ０に関連されたメモリセルアレー２００の列のうち、選択された列がデータラインＤＬ１６に関連された冗長列に代替される。
【００３２】
図３は、本発明による図１の第１及び第２冗長プラグ信号発生器の構成を示すブロック図である。
【００３３】
図３を参照すると、本発明の実施形態で、各マットＭＡＴ０−ＭＡＴ３に対応する第１及び第２冗長プラグ信号発生器１００及び１２０は、同一の構成を有するため、第１マットＭＡＴ０に対応する発生器１００及び１２０の構成だけを図示したが余りのマットＭＡＴ１−ＭＡＴ３に各々対応する発生器１００及び１２０も同一の構成を有する。発生器１００及び１２０は、各々２つの活性化ヒューズ回路１０１及び１２１と２つのアドレス検出回路１０２及び１２２で構成されている。
【００３４】
前述のように、第１マットＭＡＴ０が書き込み／読出／消去動作のため、選択されるとき、マット選択信号Ｍａｔｓｅ１０は、高レベルに活性化され、その結果、第１及び第２冗長プラグ信号発生器１００及び１２０は、活性化される。活性化された発生器１００及び１２０から発生される信号ＣＲ０＿００、ＣＲ０＿０１、ＣＲ１＿００、そしてＣＲ１＿０１は、発生器１００及び１２０のヒューズカッティングによって選択的に活性化される。反面、選択されないマット（例えば、ＭＡＴ１−ＭＡＴ３）に対応するマット選択信号（例えば、Ｍａｔｓｅ１１−Ｍａｔｓｅ１３）は、低レベルに非活性化され、その結果非選択されたマット（例えば、ＭＡＴ１−ＭＡＴ３）に対応する発生器１００及び１２０は非活性化され、非活性化された発生器１００及び１２０から発生される信号ＣＲ０＿ｍｇ及びＣＲ１＿ｍｇ（ここで、ｍ＝１、２、３、そしてｇ＝０、１）は、低レベルに非活性化される。発生器１００及び１２０に対する回路構成及び動作が、以後詳細に説明される。
【００３５】
図４は、本発明の望ましい実施形態による活性化ヒューズ回路を示す回路図である。そして図５は、本発明の望ましい実施形態によるアドレス検出回路を示す回路図である。
【００３６】
図４を参照すると、活性化ヒューズ回路１０１及び１２１は、１つのＰＭＯＳトランジスター４０１、１つのＮＭＯＳトランジスター４０２、１つのヒューズ４０３、そして３つのインバータ４０４−４０６で構成されている。信号ＰＷＲｕｐは、図面には図示されなかったが、この分野の通常的な知識を持っている者によく知られたパワー−オンリセット回路（ｐｏｗｅｒ−ｏｎ ｒｅｓｅｔｃｉｒｃｕｉｔ）の出力信号として、電源（ｐｏｗｅｒ ｓｕｐｐｌｙ）が印加された後、電源が一定レベルに達するようになると、電源がアップされないことを知らせる信号である。電源が一定レベルに達するまでに、信号ＰＷＲｕｐのレベルは高レベルであり、その後低レベルに維持される。
【００３７】
活性化ヒューズ回路１０１は、相補信号＊ＣＲｅｎ及びＣＲｅｎを発生する（ただし、＊ＣＲｅｎは図面における上線付きＣＲｅｎを表すものとする）。パワー−アップされる間に、ヒューズ４０３がカッティングされない場合、相補信号＊ＣＲｅｎ及びＣＲｅｎは、各々低レベルと高レベルに維持される。パワー−アップされた後、ヒューズ４０３がカッティングされない場合、相補信号＊ＣＲｅｎ及びＣＲｅｎは、各々高レベルと低レベルに維持される。これと反対に、パワー−アップされた後、ヒューズ４０３がカッティングされない場合、相補信号＊ＣＲｅｎ及びＣＲｅｎは、各々高レベルと低レベルに維持され、ヒューズ４０３がカッティングされた場合、以前状態である低レベルと高レベルに各々維持される。欠陥列を代替しようとする場合、ヒューズ４０３をカッティングすることによって、パワー−アップされた後、相補信号＊ＣＲｅｎ及びＣＲｅｎは、各々低レベルと高レベルに維持される。
【００３８】
図５を参照すると、本発明の実施形態によるアドレス検出回路１０２は、各マットＭＡＴ０−ＭＡＴ３に対応する第１及び第２冗長プラグ信号発生器１００及び１２０に同一の構成で提供されるため、便宜上、第１マットＭＡＴ０の第１冗長プラグ信号発生器１００に提供される回路１０２のうち、１つのアドレス検出回路１０２だけを図示した。しかし、余りのマットＭＡＴ１−ＭＡＴ３の発生器１００及び１２０に提供されるアドレス検出回路１０２及び１２２も同一の構成及び機能を有するため、説明の重複を避けるためそれに対する説明は省略される。
【００３９】
アドレス検出回路１０２は、マット選択信号Ｍａｔｓｅ１０によって活性化され、アドレス信号Ａ１１−Ａ１４と図４の活性化ヒューズ回路１０１から提供される相補信号＊ＣＲｅｎ及びＣＲｅｎに応じて冗長プラグ信号ＣＲ０＿００を発生する。回路１０２は、アドレス信号Ａ１１に対応する伝達ゲート４０７、インバータ４０９、そして２つのヒューズ４０８及び４１０、アドレス信号Ａ１２に対応する伝達ゲート４１１、インバータ４１３、そして２つのヒューズ４１２及び４１４、アドレス信号Ａ１３に対応する伝達ゲート４１６、インバータ４１８、そして２つのヒューズ４１７及び４１９、アドレス信号Ａ１４に対応する伝達ゲート４２０、インバータ４２２、そして２つのヒューズ４２１及び４２３、２つのナンドゲート４１５及び４２４、そして１つのノーアゲート４２５とを含む。
【００４０】
伝達ゲート４０７、４１１、４１６、そして４２０は、相補信号＊ＣＲｅｎ及びＣＲｅｎに制御される。ナンドゲート４１５は、マット選択信号Ｍａｔｓｅ１０を受けて信号Ｍａｔｓｅ１０が低レベル、即ち非選択されたマットに関連された信号であるとき、ナンドゲート４１５の他の入力のレベルに関系なしに高レベルを出力する。ノーアゲート４２５も他の入力のレベルに関系なしに低レベルの冗長プラグ信号ＣＲ０＿００を出力する。非選択されたマットＭＡＴ０−３に関連されたマット選択信号Ｍａｔｓｅ１０−１３によってアドレス検出回路１０２は非活性化される。
【００４１】
図４及び図５を参照して、活性化ヒューズ回路１０１及びアドレス検出回路１０２の動作が、以下説明される。まず、アドレス信号Ａ１１−Ａ１４は、“１０００”であり、マット選択信号Ｍａｔｓｅ１０は高レベルであると仮定してみよう。図４から、冗長可否を決定するためのヒューズ４０３がカッティングされると、信号＊ＣＲｅｎ及びＣＲｅｎは、前述のように、各々低レベルと高レベルに設定される。その結果、図５の伝達トランジスター４０７、４１１、４１６、そして４２０の電流通路が形成される。ヒューズ４１０、４１２、４１７及び４２１がカッティングされると、ナンドゲート４１５の出力は、全部低レベルであり、ノーアゲート４２５の出力、即ち冗長プラグ信号ＣＲ０＿００は高レベルに活性化される。
【００４２】
図６は、本発明の望ましい実施形態による第１冗長デコーダの回路構成を示すブロック図である。
【００４３】
図６を参照すると、本発明による第１冗長デコーダ１４０は、１６個のデコーダ１４２−１４４からなる。各デコーダ１４２−１４４は、信号＊ＣＲｅｎ及びＣＲ０＿ｉｇ（ここで、ｉ＝０、１、２、３、そしてｇ＝０、１）を受けて冗長選択信号＊ＲＳ０，ｊ（ここで、ｊ＝０−１５）を発生する。デコーダ１４２−１４４は同一の構成を有するため、説明の重複を避けるため第１デコーダ１４２に対する構成が説明される。
【００４４】
第１デコーダ１４２は、１つのＰＭＯＳトランジスター４２６、８つのヒューズ４２７、４２９、４３１、４３３、４３５、４３７、４３９、４４１と、８つのＮＭＯＳトランジスター４２８、４３０、４３２、４３４、４３６、４３８、４４０、４４２と、そして４つのインバータ４４３−４４６からなる。ＰＭＯＳトランジスター４２６は、信号＊ＣＲｅｎに制御され、ＮＭＯＳトランジスター４２８、４３０、４３２、４３４、４３６、４３８、４４０そして４４２は信号ＣＲ０＿ｉｇに各々制御される。
【００４５】
前述のように、メモリセルアレー１００の欠陥列に関連されたアドレス信号Ａ１１−Ａ１４が“１０００”であり、図４の活性化ヒューズ回路１０１のヒューズ４０３がカッティングされた場合、信号ＣＲ０＿００が高レベルに活性化される。余りの信号ＣＲ０＿０１、ＣＲ０＿１０、ＣＲ０＿１１、ＣＲ０＿２０、ＣＲ０＿２１、ＣＲ０＿３０、そしてＣＲ０＿３１は低レベルに非活性化される。信号ＣＲ０＿００に制御されるデコーダ１４２のＮＭＯＳトランジスター４２８は導電され、余りのＮＭＯＳトランジスター４３０、４３２、４３４、４３６、４３８、４４０、そして４４２は非導電される。このような場合、ヒューズ４２７がカッティングされると、冗長選択信号＊ＲＳ０，０は、低レベルに活性化される。このとき、冗長選択信号＊ＲＳ０，１−＊ＲＳ０，１５に対応するデコーダのヒューズ４２７、４２９、４３１、４３３、４３５、４３７、４３９、そして４４１はカッティングされない。
【００４６】
図７は、本発明の望ましい実施形態による第２冗長デコーダの回路構成を示すブロック図である。図７に図示された第２冗長デコーダ１６０の回路構成は、図６の第１冗長ディコータ１４０と同一な回路構成を有するため、説明の重複を避けるため第２冗長デコーダ１６０の回路構成に対する説明は省略される。
【００４７】
本発明による図２のマルチプレクサ３８０は、各々感知増幅及び書き込みドライバマルチプレクサ３８２及び３８４で構成されている。本発明の望ましい実施形態による感知増幅マルチプレクサ３８２の回路を示す回路図が図８ａに図示されている。
【００４８】
図８ａを参照すると、感知増幅マルチプレクサ３８２は、図２から分かるように、対応する第１及び第２冗長デコーダ１４０及び１６０から冗長選択信号＊ＲＳ０，ｊ及び＊ＲＳ１，ｊを各々受ける。例えば、第１入出力ポートＩ／Ｏ０に対応するマルチプレクサ３８０は、信号＊ＲＳ０，０−＊ＲＳ１，０が提供され、第２入出力ポートＩ／Ｏ０に対応するマルチプレクサ３８０は、信号＊ＲＳ１，１−＊ＲＳ１，１が提供される。各マルチプレクサ３８０は、各セクタの感知増幅器２８０のうち、対応する感知増幅器２８０及び各冗長ブロック２８０の感知増幅器、即ち３つの感知増幅器によって感知増幅されたデータを受ける。各マルチプレクサ３８０は、対応する冗長選択信号＊ＲＳ０，ｊ−＊ＲＳ１，ｊ（ここで、ｊ＝０−１５）に応じて３つの感知増幅されたデータのうち、１つのデータだけを対応する入出力ポートＩ／Ｏ０−Ｉ／Ｏ１５に伝達する。
【００４９】
感知増幅マルチプレクサ３８２は、２つのナンドゲート４４７、４５４と、３つのインバータ４４８、４５０、４５２と、そして３つの伝達ゲート４４９、４５１、４５３とを含む。ナンドゲート４４７は、対応する冗長選択信号（例えば、＊ＲＳ０，０−＊ＲＳ１，０を受けて伝達ゲート４４９を制御する。
【００５０】
例えば、信号＊ＲＳ０，０及び＊ＲＳ１，０のうち、信号＊ＲＳ０，０は、低レベルであり、信号＊ＲＳ１，０は高レベルであるとき、伝達ゲート４４９の電流通路は形成されない。低レベルの信号＊ＲＳ０，０に制御される伝達ゲート４５１の電流通路は、形成される反面、高レベルの信号＊ＲＳ１，０−に制御される伝達ゲート４５３の電流通路は形成されない。これにより、冗長アレーブロック３００のデータラインＤＬ１６に対応する感知増幅器２８０によって感知増幅されたデータＳＡｏｕｔ１６がナンドゲート４５４を通して対応する入出力ポートＩ／Ｏ０に伝達される。図８ａから分かるように、冗長選択信号のうち、ある１つでも低レベルに活性化されると、メモリセルアレー２００の欠陥列は遮断され、冗長アレーブロック３００の選択された列が対応する入出力ポートと連結される。
【００５１】
図８ｂは、本発明の望ましい実施形態による書き込みドライバマルチプレクサの回路を示す回路図である。図８ｂから分かるように、図８ａの感知増幅マルチプレクサと類似な回路構成を有する。従って、図８ｂの書き込みドライバマルチプレクサの回路構成に対する説明は、ここで省略される。
【００５２】
本発明による半導体メモリ装置、特にノーア型フラッシュメモリ装置は、マット単位で冗長が行われる。従来の場合、消去単位であるセクタごとに冗長関連回路が提供されることによって、冗長関連回路によって占有されるチップ面積が全体チップ面積で多くの部分を占めた。即ち、半導体メモリ装置の高集積化に不利である。しかし、本発明の場合、消去単位であるセクタからなるマット単位で冗長が行われるため、本発明による冗長関連回路によって占有されるチップ面積が従来の割に少ない。結局、本発明による半導体メモリ装置の高集積化に有利である。
【００５３】
又、本発明の半導体メモリ装置は、マット単位で修正動作が行われるため、ある１つのセクタでメモリセルアレーの列が冗長ブロックの列に代替されるとき、余りのセクタも同一に代替される。このような修正動作は、各セクタに同一の列が代替されなければならない場合、１つのアドレス情報に各セクタの欠陥列を代替することにおいて、有利である。というわけで、本発明による冗長アレーブロックの構造によると、１つのアドレス情報を利用して２つの列が代替できる。例えば、隣接な列が電気的に連結（ｓｈｏｒｔ）される場合、１つの列に対するアドレス情報をヒューズ活性化回路及びアドレス傑出回路のヒューズがカッティングして貯蔵できる。
【００５４】
本発明による修正動作が、図１乃至図８ｂに基づいて、以下説明される。図１から、マットＭＡＴ０の欠陥が発生したアドレス信号Ａ１０−Ａ１４が“０１０００”と“１１０００”であり、第１入出力ポートＩ／Ｏ０に関連された列に欠陥が発生したと仮定してみよう。即ち、第１入出力ポートＩ／Ｏ０に関連された列のうち、隣接な列（例えば、第２及び第３列）が電気的に連結された場合、例として説明する。以後、上の仮定下で、第１マットＭＡＴ０の読出動作が行われる。
【００５５】
まず、マットＭＡＴ０に対応する第１冗長プラグ信号発生器１００の活性化ヒューズ回路１０１のうち、１つの回路内に提供されるヒューズ４０３をカッティングする。これにより、活性化ヒューズ回路１０１から出力される相補信号＊ＣＲｅｎ及びＣＲｅｎは、各々低レベルと高レベルに設定される。図５のアドレス検出回路１０２に提供されるヒューズ４０８、４１２、４１７、そして４２１のうち、ヒューズ４１２、４１７、そして４２１をカッティングさせる。従って、冗長プラグ信号ＣＲ０＿００は、高レベルに活性化される。
【００５６】
マットＭＡＴ０に対応する発生器１００及び１２０のうち、ヒューズ４０３がカッティングされた活性化ヒューズ回路を除外した余りの回路に関連された３つのアドレス検出回路１０２及び１２２の出力ＣＲ０＿０１、ＣＲ０＿００、そしてＣＲ１＿０１は、全部低レベルの非活性化状態に維持される。マットＭＡＴ０に対応するマット選択信号Ｍａｔｓｅ１０は、高レベルである反面、非選択されたマットＭＡＴ１−ＭＡＴ３に対応するマット選択信号Ｍａｔｓｅ１１−Ｍａｔｓｅ１３は、低レベルである。このため、マットＭＡＴ１−ＭＡＴ３に、各々対応する第１及び第２冗長プラグ信号発生器１００及び１２０の出力信号ＣＲ０＿ｍｇ（ここで、ｍ＝１、２、３、そしてｇ＝０、１）は低レベルの非活性化状態に維持される。
【００５７】
各マットＭＡＴ０−ＭＡＴ３に対応する第１及び第２冗長プラグ信号発生器１００及び１２０の出力ＣＲ０＿ｉｇ及びＣＲ１−ｉｇは、各々第１及び第２冗長デコーダ１４０及び１６０に提供される。このとき、マットＭＡＴ０の第１冗長デコーダ１４０に提供されるデコーダ１４２−１４４のうち、第１デコーダ１４２のＮＭＯＳトランジスター４２８、４３０、４３２、４３４、４３６、４３８、４４０、そして４４２に、各々冗長プラグ信号ＣＲ０＿ｉｇが印加される。信号ＣＲ０＿ｉｇのうち、信号ＣＲ０＿００が高レベルであり、余りの信号ＣＲ０＿０１、ＣＲ０＿１０、ＣＲ０＿１１、ＣＲ０＿２０、ＣＲ０＿２１、ＣＲ０＿３０、そしてＣＲ０＿３１は低レベルであるため、第１デコーダ１４２のヒューズ４２７、４２９、４３１、４３５、４３７、４３９、そして４４１のうち、ヒューズ４２７をカッティングさせる。というわけで、第１マットＭＡＴ０の第１冗長デコーダ１４０から出力される冗長選択信号＊ＲＳ０，ｊのうち、信号＊ＲＳ０，０が、単に低レベルに活性化される。
【００５８】
ここで、第２冗長デコーダ１６０のほかのデコーダに提供されるヒューズは、カッティングされないため、第１マットＭＡＴ０の第２冗長デコーダ１６０の出力信号＊ＲＳ１，ｊは、全部高レベルに非活性化される。従って、第１入出力ポートＩ／Ｏ０に対応する感知増幅マルチプレクサ３８２の伝達ゲート４４９及び４５３の電流通路は形成されなく、単に伝達トランジスター４５０の電流通路だけ形成される。
【００５９】
欠陥列に関連されたアドレス信号Ａ１０−Ａ１４が、各々“０１０００”及び“１１０００”であるため、一番目欠陥列に関連されたメモリセルを読出しようとする場合、代替されなければならない冗長アレーブロック３００の列は次のようである。アドレス信号Ａ１０が“０”であるため、奇数番目列２５７、２５９、２６１、そして２６３が選択され、アドレス信号Ａ１４が“０”であるため、奇数番目冗長セグメントが選択される。前述のように、第１冗長デコーダ１４０の冗長選択信号＊ＲＳ０，０だけが活性化されたため、データラインＤＬ１６に関連された列が選択されなければならない。従って、一番目欠陥列は、冗長列２５７に代替されなければならない。
【００６０】
二番目欠陥列に関連されたメモリセルを読出しようとする場合、代替されなければならない冗長ブロックの列は次のようである。アドレス信号Ａ１０が“１”であるため、偶数番目列２５８、２６０、２６２、そして２６４が選択され、アドレス信号Ａ１４が“０”であるため、奇数番目冗長セグメントが選択される。第１冗長デコーダ１４０の冗長選択信号＊ＲＳ０，０だけが活性化されたため、データラインＤＬ１６に関連された列が選択されなければならない。従って、二番目欠陥列は、冗長列２５８に代替されなければならない。このように、１つのアドレス情報を貯蔵して電気的に連結された２つの列が修正できる。１つの欠陥列に対する修正動作も、前述された動作と同一の方法で行われることは自明である。
【００６１】
以上から、本発明による回路の構成及び動作を前述及び図面によって図示したが、これは例を挙げて説明したことに過ぎないし、本発明の技術的な思想及び範囲を外れない範囲内で多様な変化及び変更ができる。
【００６２】
【発明の効果】
欠陥列を代替するための冗長関連回路を消去単位のセクタからなるマット単位で具現することによって、冗長関連回路によって占有されるチップ面積を従来の割にに減らすことができる。
【図面の簡単な説明】
【図１】 本発明による半導体メモリ装置のアレー構成及び冗長デコーダ構成を示すブロック図である。
【図２】 本発明の望ましい実施形態による１つのセクタ及びそれに関連された冗長ブロックを示すブロック図である。
【図３】 本発明の望ましい実施形態による冗長ブロックを選択するための冗長デコーダの構成を示すブロック図である。
【図４】 本発明の望ましい実施形態による活性化ヒューズ回路を示す回路図である。
【図５】 本発明の望ましい実施形態によるアドレス検出回路を示す回路図である。
【図６】 本発明の望ましい実施形態による第１冗長デコーダの回路構成を示すブロック図である。
【図７】 本発明の望ましい実施形態による第２冗長デコーダの回路構成を示すブロック図である。
【図８】 本発明の望ましい実施形態による感知増幅マルチプレクサの回路を示す回路図である。
【図９】 本発明の望ましい実施形態による書き込みドライバマルチプレクサの回路を示す回路図である。
【符号の説明】
１００、 １２０ 冗長プラグ信号発生器
１４０、１６０ 冗長デコーダ
２００ メモリセルアレー
２２０、２４０、３２０、３４０ 列選択器
２６０ 書き込みドライバ
２８０ 感知増幅器
３６０ マルチプレクサ
３８０ 入出力ポート
１０００ 冗長選択回路
Claims (6)
- 複数のマットで構成されるメーンセルアレーと、
前記各マットは、複数のセクタに分割されるが、前記各セクタは第１の列を有し、前記各列は、ビット情報を貯蔵するための複数のメモリセルを有し、
前記各セクタは、第１アドレス信号及び第２アドレス信号に応じて前記第１の列のうち、１つの列を選択するための第１の列選択器と、前記選択された第１の列に関連されたセルのうち、アドレシングされるセルのデータを感知増幅するための第１の感知増幅器で構成され、
前記メーンセルアレーの不良列を代替するための複数の第２列を有する冗長セルアレーと、
前記冗長セルアレーは、前記各セクタに対応する複数の冗長ブロックを有し、
前記各冗長ブロックは、前記第２のアドレス信号及び第３のアドレス信号に応じて前記第２の列のうち、１つの列を選択するための第２の列選択器と、前記選択された第２列に関連された冗長セルのうち、アドレシングされる冗長セルのデータを感知増幅する第２の感知増幅器で構成され、
前記第１及び第２感知増幅器によって、感知増幅されたデータを受け、冗長選択信号に応じて前記データのうち、１つのデータを出力するためのマルチプレクサと、
前記各マットに対応し、前記選択された第１の列が欠陥列であるとき、前記第２のアドレス信号、前記マットのうち１つを選択するための第４のアドレス信号及び第５のアドレス信号に応じて冗長プラグ信号を発生する冗長プラグ信号発生回路と、
前記各マットに対応し、前記マットに各々対応する前記冗長プラグ信号発生回路から前記冗長プラグ信号をうけて前記信号をコーディングした前記冗長選択信号を出力する冗長デコーダとを含み、
前記第３のアドレス信号は、第１アドレス信号のうち、最下位ビットのアドレス信号であることを特徴とする半導体メモリ装置。 - 複数のマットで構成されるメーンセルアレーと、
前記各マットは、複数のセクタに分割されるが、前記各セクタは第１の列を有し、前記各列は、ビット情報を貯蔵するための複数のメモリセルを有し、
前記各セクタは、第１アドレス信号及び第２アドレス信号に応じて前記第１の列のうち、１つの列を選択するための第１の列選択器と、前記選択された第１の列に関連されたセルのうち、アドレシングされるセルのデータを感知増幅するための第１の感知増幅器で構成され、
前記メーンセルアレーの不良列を代替するための複数の第２列を有する冗長セルアレーと、
前記冗長セルアレーは、前記各セクタに対応する複数の冗長ブロックを有し、
前記各冗長ブロックは、前記第２のアドレス信号及び第３のアドレス信号に応じて前記第２の列のうち、１つの列を選択するための第２の列選択器と、前記選択された第２列に関連された冗長セルのうち、アドレシングされる冗長セルのデータを感知増幅する第２の感知増幅器で構成され、
前記第１及び第２感知増幅器によって、感知増幅されたデータを受け、冗長選択信号に応じて前記データのうち、１つのデータを出力するためのマルチプレクサと、
前記各マットに対応し、前記選択された第１の列が欠陥列であるとき、前記第２のアドレス信号、前記マットのうち１つを選択するための第４のアドレス信号及び第５のアドレス信号に応じて冗長プラグ信号を発生する冗長プラグ信号発生回路と、
前記各マットに対応し、前記マットに各々対応する前記冗長プラグ信号発生回路から前記冗長プラグ信号をうけて前記信号をコーディングした前記冗長選択信号を出力する冗長デコーダとを含み、
前記第５のアドレス信号は、前記欠陥列に関連された前記第１のアドレス信号のうち、最下位ビットのアドレス信号を除外した余りのアドレス信号であることを特徴とする請求項１に記載の半導体メモリ装置。 - 複数のマットで構成されるメーンセルアレーと、
前記各マットは、複数のセクタに分割されるが、前記各セクタは第１の列で構成された少なくとも２つのビットセグメントを有し、前記各列は、ビット情報を貯蔵するための複数のメモリセルを有し、
前記各セクタは、第１のアドレス信号及び第２のアドレス信号に応じて、前記ビットセグメントのうち、１つを選択し、前記選択されたビットセグメントの第１の列のうち、１つの列を選択するための第１の列選択器と、前記選択された第１の列に関連されたセルのうち、アドレシングされるセルのデータの感知増幅するための第１の感知増幅器で構成され、
前記メーンセルアレーの不良列を代替するための複数の第２列を有する冗長セルアレーと、
前記冗長セルアレーは、前記各セクタに対応する複数の冗長ブロックを有し、前記各列は、ビット情報を貯蔵するための冗長セルを有し、
前記各冗長ブロックは、前記第２のアドレス信号及び第３のアドレス信号に応じて前記冗長セグメントのうち奇数番目、又は偶数番目冗長セグメントのうち、１つを選択し、
前記選択された冗長セグメントの列のうち、１つの列を選択するための第２の列選択器と、前記選択された第２の列に関連された冗長セルのうち、アドレシングされ冗長セルのデータを感知増幅する第２の感知増幅器で構成され、
前記第１及び第２感知増幅器によって、感知増幅されたデータをうけ、冗長選択信号に応じて前記データのうち、１つのデータを出力するためのマルチプレクサと、
前記欠陥列を前記第２の列のうち１つに代替するため、前記第２のアドレス信号、前記マットのうち、１つを選択するための第４のアドレス信号及び第５のアドレス信号に応じて前記冗長選択信号を前記マルチプレクサに提供する冗長選択回路とを含むことを特徴とする半導体メモリ装置。 - 前記第３のアドレス信号は、第１アドレス信号のうち、最下位ビットのアドレス信号であることを特徴とする請求項３に記載の半導体メモリ装置。
- 第５のアドレス信号は、前記欠陥列に関連された前記第１のアドレス信号のうち、最下位ビットのアドレス信号を除外した余りのアドレス信号であることを特徴とする請求項３に記載の半導体メモリ装置。
- 前記冗長選択回路は、前記各マットに対応し、前記選択された第１の列が欠陥列であるとき、前記第２のアドレス信号、第４のアドレス信号及び第５のアドレス信号に応じて冗長プラグ信号を発生する冗長プラグ信号発生回路と、前記各マットに対応し、前記マットに各々対応する前記冗長プラグ信号発生回路から前記冗長プラグ信号をうけて前記信号をコーディングした前記冗長選択信号を出力する冗長デコーダとを含むことを特徴とする請求項３に記載の半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR199777266 | 1997-12-29 | ||
| KR1019970077266A KR100268433B1 (ko) | 1997-12-29 | 1997-12-29 | 열 리던던시 구조를 가지는 반도체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11250690A JPH11250690A (ja) | 1999-09-17 |
| JP3868646B2 true JP3868646B2 (ja) | 2007-01-17 |
Family
ID=19529528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37143798A Expired - Fee Related JP3868646B2 (ja) | 1997-12-29 | 1998-12-25 | 列冗長構造を有する半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6154389A (ja) |
| JP (1) | JP3868646B2 (ja) |
| KR (1) | KR100268433B1 (ja) |
| TW (1) | TW477982B (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6407944B1 (en) * | 1998-12-29 | 2002-06-18 | Samsung Electronics Co., Ltd. | Method for protecting an over-erasure of redundant memory cells during test for high-density nonvolatile memory semiconductor devices |
| KR100399887B1 (ko) * | 1999-05-27 | 2003-09-29 | 주식회사 하이닉스반도체 | 반도체 메모리의 칼럼 구제 회로 |
| KR100339416B1 (ko) * | 1999-09-15 | 2002-05-31 | 박종섭 | 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치 및 그의 페일 어드레스 구제방법 |
| US6480429B2 (en) | 2001-02-12 | 2002-11-12 | Micron Technology, Inc. | Shared redundancy for memory having column addressing |
| DE10109335C2 (de) * | 2001-02-27 | 2002-12-19 | Infineon Technologies Ag | Integriertes Halbleiterspeicherbauelement |
| KR100721544B1 (ko) * | 2001-04-24 | 2007-05-23 | 주식회사 하이닉스반도체 | 칼럼 리던던시 회로 |
| JP5119563B2 (ja) * | 2001-08-03 | 2013-01-16 | 日本電気株式会社 | 不良メモリセル救済回路を有する半導体記憶装置 |
| US6915467B2 (en) * | 2001-12-11 | 2005-07-05 | International Business Machines Corporation | System and method for testing a column redundancy of an integrated circuit memory |
| JP3840994B2 (ja) * | 2002-03-18 | 2006-11-01 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| KR100466983B1 (ko) * | 2002-04-30 | 2005-01-24 | 삼성전자주식회사 | 면적을 최소화하고 리던던시 효율을 향상시키는 리던던시회로를 갖는 반도체 메모리 장치 |
| US7120068B2 (en) * | 2002-07-29 | 2006-10-10 | Micron Technology, Inc. | Column/row redundancy architecture using latches programmed from a look up table |
| US7076703B1 (en) * | 2002-11-26 | 2006-07-11 | Advanced Micro Devices, Inc. | Method and system for defining a redundancy window around a particular column in a memory array |
| KR100506978B1 (ko) * | 2003-02-25 | 2005-08-09 | 삼성전자주식회사 | 휘발성 반도체 메모리의 제조공정에서 제조된 불휘발성메모리 셀 트랜지스터를 퓨즈소자로서 갖는 반도체 집적회로장치 |
| KR100751989B1 (ko) | 2003-07-15 | 2007-08-28 | 엘피다 메모리, 아이엔씨. | 반도체 기억 장치 |
| US6956786B2 (en) * | 2003-12-04 | 2005-10-18 | Infineon Technologies North America Corp. | Random access memory with optional inaccessible memory cells |
| KR100557623B1 (ko) * | 2004-01-06 | 2006-03-10 | 주식회사 하이닉스반도체 | 퓨즈 회로 |
| EP1624463A1 (en) * | 2004-07-14 | 2006-02-08 | STMicroelectronics S.r.l. | A Programmable memory device with an improved redundancy structure |
| US7046560B2 (en) * | 2004-09-02 | 2006-05-16 | Micron Technology, Inc. | Reduction of fusible links and associated circuitry on memory dies |
| KR100809683B1 (ko) * | 2005-07-14 | 2008-03-07 | 삼성전자주식회사 | 멀티 로우 어드레스 테스트 시간을 감소시킬 수 있는반도체 메모리 장치 및 멀티 로우 어드레스 테스트 방법. |
| US7310282B2 (en) * | 2005-12-30 | 2007-12-18 | Lexmark International, Inc. | Distributed programmed memory cell overwrite protection |
| KR101053646B1 (ko) * | 2008-01-04 | 2011-08-02 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR101198138B1 (ko) | 2010-10-29 | 2012-11-12 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| KR101890819B1 (ko) * | 2012-05-22 | 2018-08-22 | 에스케이하이닉스 주식회사 | 메모리 장치 및 상기 장치의 데이터 입/출력 방법 |
| KR20160001097A (ko) * | 2014-06-26 | 2016-01-06 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| JP6144729B2 (ja) * | 2015-07-08 | 2017-06-07 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
| CN111798911B (zh) * | 2020-07-10 | 2022-07-05 | 中国电子科技集团公司第二十四研究所 | 一种反熔丝存储器阵列的电压控制方法及电路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270974A (en) * | 1990-09-07 | 1993-12-14 | Alliance Semiconductor Corporation | Monolithic fail bit memory |
| JPH08227597A (ja) * | 1995-02-21 | 1996-09-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5691945A (en) * | 1995-05-31 | 1997-11-25 | Macronix International Co., Ltd. | Technique for reconfiguring a high density memory |
| KR100192574B1 (ko) * | 1995-10-04 | 1999-06-15 | 윤종용 | 디코디드 퓨즈를 사용한 반도체 메모리 장치의 컬럼 리던던시 회로 |
| JP3941149B2 (ja) * | 1996-12-03 | 2007-07-04 | ソニー株式会社 | 半導体不揮発性記憶装置 |
-
1997
- 1997-12-29 KR KR1019970077266A patent/KR100268433B1/ko not_active IP Right Cessation
-
1998
- 1998-12-17 TW TW087121034A patent/TW477982B/zh not_active IP Right Cessation
- 1998-12-25 JP JP37143798A patent/JP3868646B2/ja not_active Expired - Fee Related
- 1998-12-29 US US09/222,039 patent/US6154389A/en not_active Expired - Lifetime
-
2000
- 2000-01-26 US US09/491,846 patent/US6122194A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100268433B1 (ko) | 2000-10-16 |
| KR19990057218A (ko) | 1999-07-15 |
| US6154389A (en) | 2000-11-28 |
| JPH11250690A (ja) | 1999-09-17 |
| US6122194A (en) | 2000-09-19 |
| TW477982B (en) | 2002-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3868646B2 (ja) | 列冗長構造を有する半導体メモリ装置 | |
| US6956769B2 (en) | Semiconductor memory device with a flexible redundancy scheme | |
| JP3691608B2 (ja) | 半導体メモリ装置 | |
| US7286399B2 (en) | Dedicated redundancy circuits for different operations in a flash memory device | |
| JPH11219598A (ja) | 半導体記憶装置 | |
| KR100648288B1 (ko) | 불 휘발성 메모리 장치의 리던던시 선택 회로 | |
| KR100284716B1 (ko) | 반도체 기억 장치 | |
| KR100325035B1 (ko) | 반도체 메모리 장치 | |
| EP0881571B1 (en) | Semiconductor memory device with redundancy | |
| US10998071B2 (en) | Systems and methods to test a memory device | |
| JPH01251397A (ja) | 半導体メモリ装置 | |
| US5517458A (en) | Roll call decoder for semiconductor memory having redundant memory cells | |
| US6809972B2 (en) | Circuit technique for column redundancy fuse latches | |
| JPH06295594A (ja) | 半導体記憶装置 | |
| JP2870320B2 (ja) | 半導体メモリ回路 | |
| JPH07254298A (ja) | 半導体記憶装置 | |
| JPH10334692A (ja) | 集積回路メモリのための、冗長ヒューズを備えたマトリクス装置 | |
| KR100466983B1 (ko) | 면적을 최소화하고 리던던시 효율을 향상시키는 리던던시회로를 갖는 반도체 메모리 장치 | |
| US6975548B2 (en) | Memory device having redundant memory cell | |
| JP2001067891A (ja) | 半導体記憶装置 | |
| KR100309802B1 (ko) | 리던던시동작을수행하는반도체메모리장치 | |
| JP2001344989A (ja) | Ｓｒａｍ装置 | |
| KR19990086742A (ko) | 불 휘발성 반도체 메모리 장치 및 그 장치의 무효 메모리 블록데이블 세팅 방법 | |
| JP2001035185A (ja) | 半導体記憶装置 | |
| JP2000315387A (ja) | メモリバンクを有する半導体メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060307 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060606 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060912 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061011 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091020 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101020 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111020 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121020 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131020 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |