JP3682231B2 - エネルギ作用によって分離可能な電気的接続箇所を備えた集積回路 - Google Patents
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Description
本発明はエネルギ作用によって分離可能な電気的接続箇所、いわゆるヒューズリンク、を備えた集積回路に関する。
【0002】
ヒューズリンクを備えた集積回路は例えば JP-A 01-080 037 から公知である。この文献はそれぞれ2つのヒューズリンクを備えている2つの互いに平行に配置された列を示している。各ヒューズリンクは電気的導体路のエレメントであり、その際各列の導体路は互いに平行でありかつ直線状に構成されている。タイプに応じてヒューズリンクは例えば高められた、その都度の導体路を通って流れる電流によってあるいはレーザ光線によって分離可能である。ヒューズリンクが分離されているかあるいはいないかに応じて、2つの異なった状態が区別可能である。この形式で、ヒューズリンクを介して集積回路を構成することが可能である。
【0003】
実地においては、多数のヒューズリンクを集積回路に設けることがしばしば必要である。その場合多数のヒューズリンクが1つの列に配置され、その際これらのヒューズリンクと接続されている導体路は互いに平行に整向されていてかつ直線状に延びている。ヒューズリンクを特にレーザ光線によって分離する場合にヒューズリンク上に配置されている絶縁層の破壊が生じる。ヒューズリンクを分離する場合にその導電性の材料は部分的にコントロール不能に分離箇所の側方で集積回路上に分配されるので、この汚損によって互いに隣り合うヒューズリンクの間で短絡が生じるのを回避するためには、互いに隣り合うヒューズリンクの間にある程度の最小間隔を維持することが必要である。位置決め精度及びレーザ設備の制限された最低限の使用される放射直径に基づいてやはり特定の最小間隔が生じる。これによりあらかじめ定められた最小間隔によって多数のヒューズリンクが1つの列に配置されている場合に著しい所要スペースが生じる。
US-A-5,636,172 においてはレーザによって分離可能な電気的は接続箇所の台が記載されている。接続箇所(ヒューズ)はそれぞれ導体路の成分である。接続箇所は2つの互いに垂直な方向で互いにずらされて配置されている。導体路は大体において第1の方向に互いに平行に延びている。その都度3つの接続箇所を有している区分並びに3つの接続箇所を有していない区分が互いに並んで位置している。3つの互いに平行に延びる接続箇所を備えた区分内では接続箇所を有していない区分におけるよりも大きな導体路相互の間隔がある。
【0004】
本発明の根底をなす課題は、ヒューズリンクを備えた集積回路の所要スペースを減少させることである。
【0005】
この課題は請求項1による集積回路により解決される。本発明の有利な構成及び展開は従属請求項の対象である。
【0006】
本発明による集積回路のエネルギ作用によって分離可能な電気的接続箇所は、第1の方向で見てもまたそれに対して垂直な方向で見ても、互いにずらされて配置されている。接続箇所はそれぞれ、互いに平行に配置されかつ、ほぼ第1の方向に延びている電気的導体路の成分である。これらの導体路は、その都度隣接の導体路の、第2の方向で見て接続箇所が配置されているところにおいてこの接続箇所から背を向けたずれを有しており、したがって2つの互いに隣り合う導体路はその都度、それらが接続箇所を有していないところにおいて、互いに隣り合う導体路の一方が接続箇所を有しているところよりもわずかな相互間隔を有している。
【0007】
本発明の利点は、その都度隣接の接続箇所の高さにおいて導体路のずれが設けられていることによってこれらの接続箇所において接続箇所の分離の結果としての導体路の間の短絡を回避するためのその都度あらかじめ定められている最小間隔を問題なく維持することができることである。同様にレーザ設備に基づく最小間隔がこれにより容易に維持される。同時に比較的に大きな接続箇所の配置密度が生じる。それはその都度2つの互いに隣り合う導体路が、それらのいずれもが接続箇所を有していないところにおいて、それらの一方が接続箇所を有しているところよりもわずかな相互間隔を有しているからである。換言すれば導体路は、短絡の危険が実際に生じているところにおいてだけ、短絡の回避のために必要な最小間隔を有しているのに対し、それらの短絡に関して危険でない範囲においてはこの最小間隔を明確に下回ることができかつ集積回路上で導体路間隔に関する普通のデザイン規制に注意するだけでよい。レーザプロセスのためにより大きな放射直径を使用することができる。レーザ設備のわずかな誤位置決めは危険度がわずかである。
【0008】
1実施形態によれば、集積回路は1つの中間のかつ2つの外側の、エネルギ作用によって分離可能な電気的接続箇所を備え、中間の接続箇所は、第1の方向で見てもまたそれに対して垂直な第2の方向で見ても、両方の外側の接続箇所の間に配置されている。接続箇所はそれぞれ、互いに平行に配置されていてかつ、ほぼ第1の方向に延びている中間の若しくは外側の電気的接続路の成分である。各外側の導体路は、第2の方向で見て中間の接続箇所が配置されているところにおいてこの中間の接続箇所から背を向けたずれを有し、かつ第2の方向で見てその都度他方の外側の導体路の外側の接続箇所が配置されているところにおいてこの外側の接続箇所に向いたずれを有している。中間の導体路は両方の外側の接続箇所の高さにおいてそれぞれこれらの外側の接続箇所に背を向けたずれを有している。
【0009】
本発明のこの実施形態の利点は、その配置がスペースを極めて節減することである。更にそれぞれ3つの接続箇所及び相応する導体路を備えた上述の配置を何重にも、導体路の延びの方向に対して垂直な第2の方向に、隣り合わせて配置させことができ、その際その都度1つの所要スペースに関して最適化された全体配置が生ずる。
【0010】
本発明は以下において、実施例を示した図面によってより詳細に説明する。
【0011】
図1は3列のエネルギ作用によって分離可能な電気的接続箇所(ヒューズリンク)を示す。この実施例の接続箇所はレーザによって分離可能である。本発明の別の実施形では分離は別の形式で、例えば電気的に、充分に高い電流を供給することによって、行うこともできる。以下においては図1の中央のヒューズリンクについて述べる。この場合中間のヒューズリンク1並びに2つの外側のヒューズリンク2,3が図1の図示においてx方向及びy方向でそれぞれずらされて配置されている。中間のヒューズリンク1は中間の導体路10の成分でありかつ外側のヒューズリンク2,3はそれぞれ1つの外側の導体路20,30の成分である。導体路10,20,30は互いに平行に配置されていてかつ大体においてy方向に延びている。
【0012】
導体路は直線状に延びているのではなしに、ずれを有しており、このずれは、その都度隣接している導体路がヒューズリンクを有している範囲においてこれに背を向けておりかつ隣接の導体路がヒューズリンクを有していない範囲においてこれに向いている。この形式で互いに隣り合う導体路の間において、1つのヒューズリンクが存在している範囲内に、2つの隣り合う導体路がヒューズリンクを有していないところにおけるよりも明確に大きな間隔が生じる。後者の箇所においては導体路の間の最小間隔は一般にその都度の集積回路に対するデザイン規制にならうことができる。ヒューズリンクの範囲においては導体路の相互間隔は、ヒューズリンクの分離ひいてはその材料が集積回路の表面上に分配されることによる短絡を回避するために維持しなければならないその都度効力のある最小間隔にならって定められる。導体路のずれはy方向で特定の最小長さを有しており、したがってその都度隣接のヒューズリンクの回りのより大きな範囲において必要な最小間隔が保証されている。
【0013】
図1から分かるように、第1実施例の集積回路はそれぞれ3つのヒューズリンク1,2,3及び相応する導体路10,20,30を備えた多数の前述の配置を有しており、これらの導体路はx方向でそれぞれ互いに隣り合って配置されており、したがって規則的に繰り返される組織が生じている。明らかなように、この形式でヒューズリンクの高い配置密度が達成される。
【0014】
図1の導体路10,20,30は、直線を表す導体路区分だけを有しており、したがってずれは直角に折り曲げられている。本発明の別の実施形においてはしかしながら、導体路を丸みのある導体路区分から組み合わせることも可能である。
【0015】
図2は本発明の第2の実施例を示し、この場合やはり図1によって既に説明したその都度3つのヒューズリンク1,2,3の最小配置が何重にも含まれている。この場合ヒューズリンクは図1と異なって3列ではなしに、4列に配置されている。このことは、それぞれ2つのx方向で互いに並び合っている3つの接続箇所1,2,3の最小構成の間になお1つの別の第4の接続箇所を備えた導体路40が存在していることを意味している。図2においても要するに最小構成のその都度3つのヒューズリンク1,2,3はx方向で互いに隣り合って配置されているが、しかしながら直接に隣り合っているのではなしに、別の導体路40によって互いに隔てられている。やはりヒューズリンク1,2,3,4の極めて密な配置密度が生じる。
【0016】
図3は5列のヒューズリンク1,2,3,4,5を備えた本発明の別の実施例を示す。x方向でやはり隣り合っているその都度3つのヒューズリンク1,2,3の最小構成はこの場合、それぞれ別のヒューズリンク4,5を有している2つの別の導体路40,50によって互いに隔てられている。
【0017】
図4は図1〜3の実施例の任意の1つの集積回路ICの断面図を示す。この場合この横断面図の単に1つの区分だけが示されており、この区分は最小構成の中間の導体路10並びに両方の外側の導体路20,30を示している。
【0018】
図4には誘電体の絶縁層Iによって互いに隔てられた集積回路ICの2つの金属化平面M1,M2が示されている。図示の横断面は図1〜3のx方向で中間のヒューズリンク1を通って延びている。これから認められるように、中間の導体路10は中間のヒューズリンク1の範囲において第1の金属化平面M1内を延びているのに対し、両方の外側の導体路20,30は中間のヒューズリンク1の範囲において第2の金属化平面M2内を延びている。外側のヒューズリンク2,3(図4には示されていない)の高さにおいて相応する外側の導体路20,30は第1の金属化平面M1内を延びかつ両方の他の導体路は第2の金属化平面M2内を延びている。導体路10,20,30を異なった金属化平面M1,M2内で導くことによってヒューズリンク1,2,3を分離する場合にその都度隣接している導体路との短絡が容易に生ずることはない。それは金属化平面の間に存在している絶縁層Iが分離によって単に局所的に破壊されるだけでありかつこの絶縁層はヒューズリンクに対して最小間隔を維持している導体路を依然として覆うからである。
【0019】
図4と異なって本発明の別の実施形では導体路10,20,30のすべてのセグメントが1つの共通の金属化平面内で延びている。
【図面の簡単な説明】
【図1】 本発明の第1実施例の平面図を示す。
【図2】 本発明の第2実施例の平面図を示す。
【図3】 本発明の第3実施例の平面図を示す。
【図4】 図1〜3の実施例の横断面図を示す。
【符号の説明】
1 ヒューズリンク、 2 ヒューズリンク、 3 ヒューズリンク、 4 接続箇所、ヒューズリンク、 5 ヒューズリンク、 10 導体路、 20 導体路、 30 導体路、 40 導体路、 50 導体路、 I 絶縁層、 IC 集積回路、 M1 金属化平面、 M2 金属化平面
Claims (4)
- エネルギ作用によって分離可能な電気的接続箇所(1,2,3,4,5)を備えた集積回路であって、
前記接続箇所は、第1の方向で見てもまたこれに対して垂直な第2の方向で見ても、互いにずらされて配置されており、
前記接続箇所(1,2,3)はそれぞれ、互いに平行に配置されていてかつ、ほぼ前記第1の方向に延びている電気的導体路(10,20,30,40,50)の成分であり、
これらの導体路は、その都度隣接の導体路の、前記第2の方向で見て接続箇所が配置されているところにおいてこの接続箇所から背を向けたずれを有しており、したがって2つの互いに隣り合う導体路はその都度、それらが接続箇所を有していないところにおいて、互いに隣り合う導体路の一方が接続箇所を有しているところよりもわずかな相互間隔を第2の方向に有している、
ことを特徴とする、エネルギ作用によって分離可能な電気的接続箇所を備えた集積回路。 - 1つの中間の(1)かつ2つの外側の(2,3)のエネルギ作用によって分離可能な電気的接続箇所を備え、
前記中間の接続箇所(1)は、第1の方向で見てもまたそれに対して垂直な第2の方向で見ても、両方の外側の接続箇所(2,3)の間に配置されており、
前記接続箇所(1,2,3)はそれぞれ、互いに平行に配置されていてかつ、ほぼ第1の方向に延びている中間の(10)若しくは外側(20,30)の電気的接続路の成分であり、
各外側の導体路(20;30)は、前記第2の方向で見て中間の接続箇所(1)が配置されているところにおいてこの中間の接続箇所(1)から背を向けたずれを有し、かつ第2の方向で見てその都度他方の外側の導体路(30;20)の外側の接続箇所(3;2)が配置されているところにおいてこの外側の接続箇所(3;2)に向いたずれを有しており、
前記中間の導体路(10)は、第1および第2の方向で見て両方の外側の接続箇所(2,3)が配置されているところにおいてそれぞれこれらの外側の接続箇所(2,3)に背を向けたずれを有している、
請求項1記載の集積回路。 - 3つの電気的接続箇所(1,2,3)が何重にも第2の方向で互いに隣り合って配置されている、請求項2記載の集積回路。
- 導体路(10,20,30)がそれらのその都度の接続箇所(1,2,3)の範囲において回路の第1の金属化平面(M1)の成分でありかつ別の接続箇所の範囲において第2の金属化平面(M2)の成分である、請求項1から3までのいずれか1項記載の集積回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19835263.8 | 1998-08-04 | ||
DE19835263A DE19835263C2 (de) | 1998-08-04 | 1998-08-04 | Integrierte Schaltung mit durch Energieeinwirkung auftrennbaren elektrischen Verbindungstellen |
PCT/DE1999/002398 WO2000008687A1 (de) | 1998-08-04 | 1999-08-02 | Integrierte schaltung mit durch energieeinwirkung auftrennbaren elektrischen verbindungsstellen |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002522905A JP2002522905A (ja) | 2002-07-23 |
JP3682231B2 true JP3682231B2 (ja) | 2005-08-10 |
Family
ID=7876469
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000564235A Expired - Fee Related JP3682231B2 (ja) | 1998-08-04 | 1999-08-02 | エネルギ作用によって分離可能な電気的接続箇所を備えた集積回路 |
Country Status (7)
Country | Link |
---|---|
US (1) | US6302729B2 (ja) |
EP (1) | EP1104583A1 (ja) |
JP (1) | JP3682231B2 (ja) |
KR (1) | KR100380784B1 (ja) |
DE (1) | DE19835263C2 (ja) |
TW (1) | TW445622B (ja) |
WO (1) | WO2000008687A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001274251A (ja) | 2000-03-23 | 2001-10-05 | Nec Corp | ヒューズ切断方法および装置、ヒューズ回路装置、回路製造方法 |
JP2008097696A (ja) * | 2006-10-11 | 2008-04-24 | Elpida Memory Inc | 半導体装置 |
KR20140137465A (ko) * | 2007-09-19 | 2014-12-02 | 지에스아이 그룹 코포레이션 | 고속 빔 편향 링크 가공 |
US20110210105A1 (en) * | 2009-12-30 | 2011-09-01 | Gsi Group Corporation | Link processing with high speed beam deflection |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4471158A (en) * | 1981-12-11 | 1984-09-11 | Advanced Circuit Technology, Inc. | Programmable header |
JP2800824B2 (ja) * | 1987-09-19 | 1998-09-21 | 株式会社日立製作所 | 半導体集積回路装置 |
JPH0529467A (ja) * | 1991-07-24 | 1993-02-05 | Nec Corp | 冗長回路用ヒユーズ |
US5508938A (en) * | 1992-08-13 | 1996-04-16 | Fujitsu Limited | Special interconnect layer employing offset trace layout for advanced multi-chip module packages |
JPH06120349A (ja) * | 1992-10-09 | 1994-04-28 | Matsushita Electron Corp | 半導体装置の製造方法 |
JPH06310603A (ja) * | 1993-04-27 | 1994-11-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
US5585675A (en) * | 1994-05-11 | 1996-12-17 | Harris Corporation | Semiconductor die packaging tub having angularly offset pad-to-pad via structure configured to allow three-dimensional stacking and electrical interconnections among multiple identical tubs |
TW279229B (en) * | 1994-12-29 | 1996-06-21 | Siemens Ag | Double density fuse bank for the laser break-link programming of an integrated-circuit |
US5623160A (en) * | 1995-09-14 | 1997-04-22 | Liberkowski; Janusz B. | Signal-routing or interconnect substrate, structure and apparatus |
US5636172A (en) * | 1995-12-22 | 1997-06-03 | Micron Technology, Inc. | Reduced pitch laser redundancy fuse bank structure |
US6198118B1 (en) * | 1998-03-09 | 2001-03-06 | Integration Associates, Inc. | Distributed photodiode structure |
US6236442B1 (en) * | 1998-09-03 | 2001-05-22 | Eastman Kodak Company | Method of making liquid crystal display having patterned conductive images |
-
1998
- 1998-08-04 DE DE19835263A patent/DE19835263C2/de not_active Expired - Fee Related
-
1999
- 1999-07-29 TW TW088112874A patent/TW445622B/zh not_active IP Right Cessation
- 1999-08-02 KR KR10-2001-7001452A patent/KR100380784B1/ko not_active IP Right Cessation
- 1999-08-02 WO PCT/DE1999/002398 patent/WO2000008687A1/de not_active Application Discontinuation
- 1999-08-02 EP EP99950500A patent/EP1104583A1/de not_active Withdrawn
- 1999-08-02 JP JP2000564235A patent/JP3682231B2/ja not_active Expired - Fee Related
-
2001
- 2001-02-05 US US09/776,954 patent/US6302729B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
WO2000008687A1 (de) | 2000-02-17 |
US6302729B2 (en) | 2001-10-16 |
US20010019910A1 (en) | 2001-09-06 |
DE19835263C2 (de) | 2000-06-21 |
JP2002522905A (ja) | 2002-07-23 |
KR100380784B1 (ko) | 2003-04-18 |
EP1104583A1 (de) | 2001-06-06 |
TW445622B (en) | 2001-07-11 |
DE19835263A1 (de) | 2000-02-17 |
KR20010072218A (ko) | 2001-07-31 |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100527 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R250 | Receipt of annual fees |
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