JP3665385B2 - 電子部品 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、チップ抵抗器やＲＣ（抵抗とコンデンサとの複合電子部品）チップ部品等の電子部品または複合電子部品に関し、特にその電極構造の改良にかかわる。
【０００２】
【従来の技術】
従来、例えば一般的な厚膜チップ抵抗器は図４に示すような抵抗体層構造を備えていた。同図において、アルミナ製基板４１表面に一対の電極４３を設け、その両電極４３をまたぐように抵抗体層４２が印刷・焼成（厚膜方法）により形成されている。実際のチップ部品としては、図示しないが、抵抗体層４２の表面をガラスコーティングし、電極４３と接続する外部電極が設けられている。
【０００３】
また、本願出願人の特開昭６０ー２４６６０２号で開示したような抵抗体層構造のものもある。この抵抗体構造を、図４の場合と同様に、図５で示す。同図において、アルミナ製基板５１表面に抵抗体層５２を印刷・焼成により形成し、その両端部に重なる一対の電極５３を設けている。
【０００４】
【発明が解決しようとする問題点】
しかしながら、上述の図４及び図５の場合、チップサイズの制約上電極形状の大きさに制限が与えられており、抵抗体層４２または５２と電極４３または５３との接触面積が小さくなるため、放熱性が悪く使用時の自己発熱による温度上昇が大きくなり、抵抗値不安定や熱的損耗が大きいという問題があった。殊に、図４の場合、抵抗体層４２と電極４３との接触面積を大きくして放熱性を改善しようとすると、両者の重なり長さＬ（図４参照）が長くなるため、その重なり部に対応する抵抗体層４２の薄肉部分が中央部に対して占める割合が大きくなり、所望の抵抗値に調整することが困難になる不具合もあった。
【０００５】
さらに、絶縁基板上に抵抗体を焼成して得られる厚膜回路部品等でも（特開昭５９ー７９５６３号及び特開昭５９ー１８６６９号公報等参照）、上述同様のものを使用しており、かかる熱的問題を有していた。本発明は、上記の問題を解消し、温度特性に優れた電子部品及び複合電子部品を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明者は、上記技術的課題を達成するため、本願発明では以下のような技術的手段を講じている。請求項１記載の発明にかかる電子部品は、絶縁基板上に厚膜印刷により形成した一対の下部電極層と、該下部電極層の対向端部に重なるように厚膜印刷により形成した電子素子層と、該電子素子層の両端部と前記一対の下部電極層のそれぞれに重なるように厚膜印刷により形成した一対の上部電極層と、該上部電極層は前記電子素子層と前記下部電極層との重なり部分の長さより長く重ねて形成されている事を特徴とする電子部品。
【０００７】
【発明の作用】
請求項１に記載された本発明においては、電子素子層の両端部を下部電極層と上部電極層とによって挟み込んだ形態を形成する。
【０００８】
【発明の効果】
本発明によれば、電子素子層の両端部を下部電極層と上部電極層とによって挟み込んだ形態により、電極層１層の従来形態に比較してコンパクトな大きさで該電子素子層との電極接触面積を大幅に拡大することができる。従って、自己発熱による抵抗値不安定や熱的損耗に対しての信頼性が向上し、温度特性に優れた電子部品及び複合電子部品を得ることができる。また、簡易に電極接触面積を大きくできるため、電子素子層自体の設定長さや大きさを変更せず済み、例えばチップ抵抗器に適用したときには、所望の抵抗値への調整精度に影響しない利点もある。
【０００９】
【実施例】
本発明を電子素子層としての抵抗体層を厚膜により形成した電子部品、いわゆる厚膜チップ抵抗器に適用した場合の一実施例を図１ないし図３に基づいて以下に説明する。図１は本実施例の厚膜チップ抵抗器を印刷配線基板表面に実装した状態を示す。図２は同厚膜チップ抵抗器の抵抗体層と電極との積層構造部分を、図３は図２の平面図を示す。
【００１０】
同図において、矩形状のアルミナ製絶縁基板１表面に一対の下部電極層３を設け、その両電極層３をまたぐように抵抗体層２が印刷・焼成（厚膜方法）により形成されている。抵抗体層２は一対の下部電極層３間に埋め込まれるとともにそれらの電極層の対向端部を覆い重なるように形成されている。上部電極層４は抵抗体層２と下部電極層３との重なり部分を覆うように抵抗体層２及び下部電極層３上に積層形成され、抵抗体層２と下部電極層３との重なり部分の長さＭより長く重ねられている。このように、上部電極層４によって抵抗体層２を覆っているため、抵抗体層２と電極層との接触面積が大きくなるので、抵抗体層２と下部電極層３との重なり部分の長さＭを余分に長くする必要がない。即ち、図４で示した従来の場合と比べても、電極層全体の接触面積を大きくしながら下部電極層との接触長を短くできるので（Ｍ＜Ｌ）、抵抗値の調整精度に影響を与えずに済む。しかも上部電極層４によって接触面積の拡大を図るため、長さＭの部分を最小限に設計することができ、抵抗体層２の長さも所望の抵抗値に応じた必要最小限の長さでよく、抵抗器の小型化にも寄与する。上部電極層４は抵抗体層２を覆うとともに下部電極層３上に積層され、その終端部を略同じ寸法に、かつ絶縁基板１の端と略同様に設定しているため、両電極層の重畳部分の長さを必要最小限の寸法に設定でき、小型化の妨げにならない。
【００１１】
前記上部及び下部の電極層３、４には、銀とガラスと有機バインダとを含むペーストを使用する。また、これに限らず焼成温度がガラスを用いたぺーストより低い導電性の樹脂ぺーストを用いても良いし、導電材としても銀に限らず他の金属（例えば、金、アルミニュウム）でも良い。特に導電材を銀およびパラジュウムを主成分としたペーストにより形成すれば、例えば回路基板に半田によって実装する場合に、いわゆる半田くわれによって悪影響が発生する恐れを抑制できるメリットがある。
【００１２】
また、前記抵抗体層２は、酸化ルテニウム（ＲｕＯ2）等の金属酸化物の微粒子とＳｉＯ2等からなるガラス粉末と有機バインダとからなるペーストを印刷し焼成する厚膜方法によって形成される。この抵抗体層にはスパッタリング法等の蒸着により形成した薄膜抵抗を用いてもよい。被覆層５は抵抗体層２及び両電極層３、４を覆うとともに、電極層の両端部の一部を露出させた、ガラスや樹脂のオーバコート層からなる。抵抗体層２に対して抵抗値調整のためにレーザ等でトリミング調整してもよく、その場合には予めトリミング前に抵抗体層２を覆うガラス等の保護層と、トリミング後に覆うガラス等の保護層とからなる２層構造を用い、さらに、抵抗値等の標印を施すためのガラスや樹脂等の外被層を用いてもよい。
【００１３】
上部電極層４と下部電極層３との重畳部分には、絶縁基板１の端面側にて基板裏面側にわたって外部電極層６が被着されている。外部電極層６は、銀の内側電極層、Ｎｉメッキ下地層及びＰｂ−Ｓｎの半田メッキ外側電極層からなる３層構造で形成されている。また、外部電極層６にはＮｉメッキ層と半田メッキの外側電極層の２層構造で形成してもよい。図１では、本実施例のチップ抵抗器を印刷配線用絶縁基板９上に実装した状態を示している。印刷配線用絶縁基板９表面に印刷形成した一対の導体パターン８上に、一対の外部電極層６をそれぞれ載置し、半田７によってチップ抵抗器を絶縁基板９に実装している。
【００１４】
上記構成のチップ抵抗器においては、上部電極層４と下部電極層３とによって抵抗体層２の両端部を挟みこむことにより十分な電極接触面積を確保しているため、通電時に生じる発熱は上部電極層４と下部電極層３を通じて被覆層５側に、また外部電極層６を介して半田７側に十分に逃がすことができ、発熱の放散効率の向上を図ることができる。
【図面の簡単な説明】
【図１】実施例にかかるチップ抵抗器の実装状態を示す断面図である。
【図２】図１のチップ抵抗器の抵抗体の電極構造を示す断面図である。
【図３】図２の平面図である。
【図４】従来のチップ抵抗器の抵抗体の電極構造を示す断面図である。
【図５】他の従来のチップ抵抗器の抵抗体の電極構造を示す断面図である。
【符号の説明】
１ 絶縁基板
２ 抵抗体層
３ 下部電極層
４ 上部電極層
【産業上の利用分野】
本発明は、チップ抵抗器やＲＣ（抵抗とコンデンサとの複合電子部品）チップ部品等の電子部品または複合電子部品に関し、特にその電極構造の改良にかかわる。
【０００２】
【従来の技術】
従来、例えば一般的な厚膜チップ抵抗器は図４に示すような抵抗体層構造を備えていた。同図において、アルミナ製基板４１表面に一対の電極４３を設け、その両電極４３をまたぐように抵抗体層４２が印刷・焼成（厚膜方法）により形成されている。実際のチップ部品としては、図示しないが、抵抗体層４２の表面をガラスコーティングし、電極４３と接続する外部電極が設けられている。
【０００３】
また、本願出願人の特開昭６０ー２４６６０２号で開示したような抵抗体層構造のものもある。この抵抗体構造を、図４の場合と同様に、図５で示す。同図において、アルミナ製基板５１表面に抵抗体層５２を印刷・焼成により形成し、その両端部に重なる一対の電極５３を設けている。
【０００４】
【発明が解決しようとする問題点】
しかしながら、上述の図４及び図５の場合、チップサイズの制約上電極形状の大きさに制限が与えられており、抵抗体層４２または５２と電極４３または５３との接触面積が小さくなるため、放熱性が悪く使用時の自己発熱による温度上昇が大きくなり、抵抗値不安定や熱的損耗が大きいという問題があった。殊に、図４の場合、抵抗体層４２と電極４３との接触面積を大きくして放熱性を改善しようとすると、両者の重なり長さＬ（図４参照）が長くなるため、その重なり部に対応する抵抗体層４２の薄肉部分が中央部に対して占める割合が大きくなり、所望の抵抗値に調整することが困難になる不具合もあった。
【０００５】
さらに、絶縁基板上に抵抗体を焼成して得られる厚膜回路部品等でも（特開昭５９ー７９５６３号及び特開昭５９ー１８６６９号公報等参照）、上述同様のものを使用しており、かかる熱的問題を有していた。本発明は、上記の問題を解消し、温度特性に優れた電子部品及び複合電子部品を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明者は、上記技術的課題を達成するため、本願発明では以下のような技術的手段を講じている。請求項１記載の発明にかかる電子部品は、絶縁基板上に厚膜印刷により形成した一対の下部電極層と、該下部電極層の対向端部に重なるように厚膜印刷により形成した電子素子層と、該電子素子層の両端部と前記一対の下部電極層のそれぞれに重なるように厚膜印刷により形成した一対の上部電極層と、該上部電極層は前記電子素子層と前記下部電極層との重なり部分の長さより長く重ねて形成されている事を特徴とする電子部品。
【０００７】
【発明の作用】
請求項１に記載された本発明においては、電子素子層の両端部を下部電極層と上部電極層とによって挟み込んだ形態を形成する。
【０００８】
【発明の効果】
本発明によれば、電子素子層の両端部を下部電極層と上部電極層とによって挟み込んだ形態により、電極層１層の従来形態に比較してコンパクトな大きさで該電子素子層との電極接触面積を大幅に拡大することができる。従って、自己発熱による抵抗値不安定や熱的損耗に対しての信頼性が向上し、温度特性に優れた電子部品及び複合電子部品を得ることができる。また、簡易に電極接触面積を大きくできるため、電子素子層自体の設定長さや大きさを変更せず済み、例えばチップ抵抗器に適用したときには、所望の抵抗値への調整精度に影響しない利点もある。
【０００９】
【実施例】
本発明を電子素子層としての抵抗体層を厚膜により形成した電子部品、いわゆる厚膜チップ抵抗器に適用した場合の一実施例を図１ないし図３に基づいて以下に説明する。図１は本実施例の厚膜チップ抵抗器を印刷配線基板表面に実装した状態を示す。図２は同厚膜チップ抵抗器の抵抗体層と電極との積層構造部分を、図３は図２の平面図を示す。
【００１０】
同図において、矩形状のアルミナ製絶縁基板１表面に一対の下部電極層３を設け、その両電極層３をまたぐように抵抗体層２が印刷・焼成（厚膜方法）により形成されている。抵抗体層２は一対の下部電極層３間に埋め込まれるとともにそれらの電極層の対向端部を覆い重なるように形成されている。上部電極層４は抵抗体層２と下部電極層３との重なり部分を覆うように抵抗体層２及び下部電極層３上に積層形成され、抵抗体層２と下部電極層３との重なり部分の長さＭより長く重ねられている。このように、上部電極層４によって抵抗体層２を覆っているため、抵抗体層２と電極層との接触面積が大きくなるので、抵抗体層２と下部電極層３との重なり部分の長さＭを余分に長くする必要がない。即ち、図４で示した従来の場合と比べても、電極層全体の接触面積を大きくしながら下部電極層との接触長を短くできるので（Ｍ＜Ｌ）、抵抗値の調整精度に影響を与えずに済む。しかも上部電極層４によって接触面積の拡大を図るため、長さＭの部分を最小限に設計することができ、抵抗体層２の長さも所望の抵抗値に応じた必要最小限の長さでよく、抵抗器の小型化にも寄与する。上部電極層４は抵抗体層２を覆うとともに下部電極層３上に積層され、その終端部を略同じ寸法に、かつ絶縁基板１の端と略同様に設定しているため、両電極層の重畳部分の長さを必要最小限の寸法に設定でき、小型化の妨げにならない。
【００１１】
前記上部及び下部の電極層３、４には、銀とガラスと有機バインダとを含むペーストを使用する。また、これに限らず焼成温度がガラスを用いたぺーストより低い導電性の樹脂ぺーストを用いても良いし、導電材としても銀に限らず他の金属（例えば、金、アルミニュウム）でも良い。特に導電材を銀およびパラジュウムを主成分としたペーストにより形成すれば、例えば回路基板に半田によって実装する場合に、いわゆる半田くわれによって悪影響が発生する恐れを抑制できるメリットがある。
【００１２】
また、前記抵抗体層２は、酸化ルテニウム（ＲｕＯ2）等の金属酸化物の微粒子とＳｉＯ2等からなるガラス粉末と有機バインダとからなるペーストを印刷し焼成する厚膜方法によって形成される。この抵抗体層にはスパッタリング法等の蒸着により形成した薄膜抵抗を用いてもよい。被覆層５は抵抗体層２及び両電極層３、４を覆うとともに、電極層の両端部の一部を露出させた、ガラスや樹脂のオーバコート層からなる。抵抗体層２に対して抵抗値調整のためにレーザ等でトリミング調整してもよく、その場合には予めトリミング前に抵抗体層２を覆うガラス等の保護層と、トリミング後に覆うガラス等の保護層とからなる２層構造を用い、さらに、抵抗値等の標印を施すためのガラスや樹脂等の外被層を用いてもよい。
【００１３】
上部電極層４と下部電極層３との重畳部分には、絶縁基板１の端面側にて基板裏面側にわたって外部電極層６が被着されている。外部電極層６は、銀の内側電極層、Ｎｉメッキ下地層及びＰｂ−Ｓｎの半田メッキ外側電極層からなる３層構造で形成されている。また、外部電極層６にはＮｉメッキ層と半田メッキの外側電極層の２層構造で形成してもよい。図１では、本実施例のチップ抵抗器を印刷配線用絶縁基板９上に実装した状態を示している。印刷配線用絶縁基板９表面に印刷形成した一対の導体パターン８上に、一対の外部電極層６をそれぞれ載置し、半田７によってチップ抵抗器を絶縁基板９に実装している。
【００１４】
上記構成のチップ抵抗器においては、上部電極層４と下部電極層３とによって抵抗体層２の両端部を挟みこむことにより十分な電極接触面積を確保しているため、通電時に生じる発熱は上部電極層４と下部電極層３を通じて被覆層５側に、また外部電極層６を介して半田７側に十分に逃がすことができ、発熱の放散効率の向上を図ることができる。
【図面の簡単な説明】
【図１】実施例にかかるチップ抵抗器の実装状態を示す断面図である。
【図２】図１のチップ抵抗器の抵抗体の電極構造を示す断面図である。
【図３】図２の平面図である。
【図４】従来のチップ抵抗器の抵抗体の電極構造を示す断面図である。
【図５】他の従来のチップ抵抗器の抵抗体の電極構造を示す断面図である。
【符号の説明】
１ 絶縁基板
２ 抵抗体層
３ 下部電極層
４ 上部電極層
Claims (1)
- 絶縁基板上に厚膜印刷により形成した一対の下部電極層と、該下部電極層の対向端部に重なるように厚膜印刷により形成した電子素子層と、該電子素子層の両端部と前記一対の下部電極層のそれぞれに重なるように厚膜印刷により形成した一対の上部電極層と、該上部電極層は前記電子素子層と前記下部電極層との重なり部分の長さより長く重ねて形成されている事を特徴とする電子部品。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11502595A JP3665385B2 (ja) | 1995-05-15 | 1995-05-15 | 電子部品 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11502595A JP3665385B2 (ja) | 1995-05-15 | 1995-05-15 | 電子部品 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08316002A JPH08316002A (ja) | 1996-11-29 |
| JP3665385B2 true JP3665385B2 (ja) | 2005-06-29 |
Family
ID=14652367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11502595A Expired - Fee Related JP3665385B2 (ja) | 1995-05-15 | 1995-05-15 | 電子部品 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3665385B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020057850A1 (de) * | 2018-09-19 | 2020-03-26 | Heraeus Nexensos Gmbh | Widerstandsbauelement zur oberflächenmontage auf einer leiterplatte und leiterplatte mit zumindest einem darauf angeordneten widerstandsbauelement |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4722318B2 (ja) * | 2000-06-05 | 2011-07-13 | ローム株式会社 | チップ抵抗器 |
| KR100908345B1 (ko) | 2005-03-02 | 2009-07-20 | 로무 가부시키가이샤 | 칩 저항기와 그 제조 방법 |
| JP4962088B2 (ja) * | 2007-03-28 | 2012-06-27 | 三菱マテリアル株式会社 | 薄膜サーミスタ及び薄膜サーミスタの製造方法 |
| JP5845392B2 (ja) * | 2011-04-20 | 2016-01-20 | パナソニックＩｐマネジメント株式会社 | チップ型抵抗器およびその製造方法 |
| KR20180001144A (ko) * | 2016-06-27 | 2018-01-04 | 삼성전기주식회사 | 저항 소자 및 그 실장 기판 |
| KR101941752B1 (ko) * | 2016-12-21 | 2019-01-23 | 내셔널 청쿵 유니버시티 | 알루미늄 말단 전극을 사용한 칩 저항기의 제조 방법 |
| JPWO2020170750A1 (ja) * | 2019-02-20 | 2021-12-16 | パナソニックＩｐマネジメント株式会社 | 抵抗器 |
| CN118020117A (zh) * | 2021-09-30 | 2024-05-10 | 罗姆股份有限公司 | 片式电阻器 |
-
1995
- 1995-05-15 JP JP11502595A patent/JP3665385B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020057850A1 (de) * | 2018-09-19 | 2020-03-26 | Heraeus Nexensos Gmbh | Widerstandsbauelement zur oberflächenmontage auf einer leiterplatte und leiterplatte mit zumindest einem darauf angeordneten widerstandsbauelement |
| US11547000B2 (en) | 2018-09-19 | 2023-01-03 | Heraeus Nexensos Gmbh | Resistor component for surface mounting on a printed circuit board and printed circuit board with at least one resistor component arranged thereon |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08316002A (ja) | 1996-11-29 |
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Legal Events
| Date | Code | Title | Description |
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|
| A131 | Notification of reasons for refusal |
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