JP3619478B2 - 半導体素子収納用パッケージおよび半導体装置 - Google Patents
半導体素子収納用パッケージおよび半導体装置 Download PDFInfo
- Publication number
- JP3619478B2 JP3619478B2 JP2001255794A JP2001255794A JP3619478B2 JP 3619478 B2 JP3619478 B2 JP 3619478B2 JP 2001255794 A JP2001255794 A JP 2001255794A JP 2001255794 A JP2001255794 A JP 2001255794A JP 3619478 B2 JP3619478 B2 JP 3619478B2
- Authority
- JP
- Japan
- Prior art keywords
- conductor
- semiconductor element
- line
- circuit board
- line conductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
- Semiconductor Lasers (AREA)
- Coupling Device And Connection With Printed Circuit (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、信号入出力部に同軸コネクタを用いた半導体素子収納用パッケージおよび半導体装置に関する。
【０００２】
【従来の技術】
従来、光通信分野で用いられる半導体素子や、マイクロ波帯，ミリ波帯等の高周波信号で駆動する各種半導体素子を収納する半導体素子収納用パッケージ（以下、半導体パッケージという）には、半導体素子と外部電気回路基板とを電気的に接続するための入出力端子として同軸コネクタが用いられている。この同軸コネクタを具備した半導体パッケージを図５に断面図で示す。同図において、２１は基体、２２は枠体、２３は同軸コネクタ、２４は蓋体、２６は回路基板である。
【０００３】
基体２１は鉄（Ｆｅ）−ニッケル（Ｎｉ）−コバルト（Ｃｏ）合金や銅（Ｃｕ）−タングステン（Ｗ）等の金属から成る略四角形の板状体であり、その上側主面の略中央部には、ＩＣ，ＬＳＩ，半導体レーザ（ＬＤ），フォトダイオード（ＰＤ）等の半導体素子２５を搭載して成る回路基板２６を載置する載置部２１ａが形成されている。載置部２１ａには、半導体素子２５が、例えばアルミナ（Ａｌ２Ｏ３）質セラミックス等から成る回路基板２６に搭載された状態で載置固定される。
【０００４】
なお、回路基板２６に搭載された半導体素子２５は、その電極が、回路基板２６に被着形成されている線路導体２６ａにボンディングワイヤ２７等を介して電気的に接続されている。
【０００５】
基体２１の上側主面の外周部には載置部２１ａを囲繞するようにして枠体２２が立設されており、枠体２２は基体２１とともにその内側に半導体素子２５を収容する空所を形成する。この枠体２２は基体２１と同様にＦｅ−Ｎｉ−Ｃｏ合金やＣｕ−Ｗの焼結材等から成り、基体２１と一体成形される、または基体２１に銀ろう等のろう材を介してろう付けされる、またはシーム溶接法等の溶接法により接合されることによって基体２１の上側主面外周部に立設される。
【０００６】
枠体２２の側部には同軸コネクタ２３が嵌着される貫通孔２２ａが形成されており、貫通孔２２ａ内に同軸コネクタ２３を嵌め込むとともに半田等の封着材２８を貫通孔２２ａ内の隙間に挿入し、しかる後、加熱して封着材２８を溶融させ、溶融した封着材２８を毛細管現象により同軸コネクタ２３と貫通孔２２ａの内面との隙間に充填させることによって、同軸コネクタ２３が貫通孔２２ａ内に封着材２８を介して嵌着接合される。
【０００７】
同軸コネクタ２３は、Ｆｅ−Ｎｉ−Ｃｏ合金等の金属から成る円筒状の外周導体２３ａの中心軸部分に、信号線路としてＦｅ−Ｎｉ−Ｃｏ合金等の金属から成る棒状の中心導体２３ｂが絶縁体２３ｃを介して固定されて成る。そして、接地導体としての外周導体２３ａが封着材２８を介して枠体２２に電気的に接続されており、特性インピーダンスに整合された同軸線路モードの信号線路を形成している。また、中心導体２３ｂが半田等から成る導電性接着材２６ｂを介して回路基板２６の線路導体２６ａに電気的に接続される。線路導体２６ａは、所定の特性インピーダンスに整合されたマイクロストリップ線路となっている。
【０００８】
そして、枠体２２の上面に蓋体２４をろう付け法やシームウエルド法等の溶接法によって接合し、基体２１、枠体２２および蓋体２４から成る容器内部に半導体素子２５を収容し気密に封止することによって製品としての半導体装置となる。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体パッケージでは、同軸コネクタ２３の中心導体２３ｂと回路基板２６の線路導体２６ａとの接続部において、中心導体２３ｂと線路導体２６ａとを導電性接着材２６ｂで接続することによって、線路導体２６ａの表面に中心導体２３ｂが載置されることから、接続部の容量成分が付加されて容量成分が増加し、接続部において信号線路のインピーダンスが低下していた。その結果、接続部でインピーダンスの整合がとれなくなり、半導体パッケージ内の信号線路の接続部で高周波信号の反射損失が大きくなり、高周波信号を効率よく伝送するのが困難になるという問題があった。
【００１０】
従って、本発明は上記問題点に鑑み完成されたものであり、その目的は、高周波信号の伝送効率に優れた半導体パッケージを提供することである。
【００１１】
【課題を解決するための手段】
本発明の半導体素子収納用パッケージは、上側主面に半導体素子および回路基板を載置するための載置部を有する基体と、該基体の前記上側主面の外周部に前記載置部を囲繞するように接合され、側部に貫通孔が形成された枠体と、筒状の外周導体およびその中心軸に設置された中心導体ならびにそれらの間に介在させた絶縁体から成るとともに前記貫通孔に嵌着された同軸コネクタとを具備した半導体素子収納用パッケージにおいて、前記回路基板は、その上面に一端側が前記中心導体に導電性接着材により電気的に接続され、他端側が前記半導体素子に電気的に接続された線路導体が形成され、下面の少なくとも前記線路導体に対向する部位に接地導体層が形成され、かつ内部の前記中心導体直下以外の前記線路導体の下方の部位に前記導電性接着材のメニスカスの先端下方の位置を起点として内層接地導体層が形成されていることを特徴とする。
また、本発明の半導体素子収納用パッケージにおいて、好ましくは、前記中心導体は、その先端が凸型曲面になっていることを特徴とする。
【００１２】
本発明の半導体パッケージによれば、線路導体と中心導体との接続部における線路導体から接地導体層までの距離は、非接続部における線路導体から接地導体層までの距離に比べて大きくなり、その結果、接続部における線路導体のインピーダンスを非接続部に比べて高くすることができる。従来、線路導体と中心導体との接続部で信号線路の容量成分が増加し、接続部のインピーダンスが低下してインピーダンス不整合を生じていたが、本発明では以下のようにしてインピーダンスが整合される。即ち、回路基板の線路導体の非接続部の下方に導電性接着材のメニスカスの先端下方の位置を起点として内層接地導体層を形成し、かつ接続部の下方に接地導体層を形成することにより、非接続部での線路導体のインピーダンスを特性インピーダンスに整合させ、接続部での線路導体のインピーダンスを特性インピーダンスより高い値とする。これにより、線路導体と中心導体との接続部のインピーダンスが電気的な容量増加により低下しても、接続部のインピーダンスを特性インピーダンスに整合させることが可能となる。
【００１３】
また、本発明の半導体装置は、上記本発明の半導体素子収納用パッケージと、前記載置部に載置固定されて前記同軸コネクタに前記回路基板の線路導体を介して電気的に接続された前記半導体素子と、前記枠体の上面に接合された蓋体とを具備したことを特徴とする。
【００１４】
本発明は、この構成により、上記本発明の半導体パッケージを用いた信頼性の高い半導体装置を提供できる。
【００１５】
【発明の実施の形態】
以下、本発明の半導体パッケージを以下に詳細に説明する。図１は本発明の半導体パッケージについて実施の形態の一例を示す断面図であり、１は基体、２は枠体、３は同軸コネクタ、４は蓋体、６は回路基板である。
【００１６】
本発明の基体１はＦｅ−Ｎｉ−Ｃｏ合金等の金属やＣｕ−Ｗの焼結材等から成り、そのインゴットに圧延加工や打ち抜き加工等の従来周知の金属加工法、または射出成形と切削加工等を施すことによって、所定の形状に製作される。基体１の上側主面の略中央部には、ＩＣ，ＬＳＩ，半導体レーザ（ＬＤ），フォトダイオード（ＰＤ）等の半導体素子５を載置するための載置部１ａが設けられており、載置部１ａには半導体素子５を搭載して成る回路基板６が載置固定される。半導体素子５は、その電極が、回路基板６の上面に被着形成されている線路導体６ａにボンディングワイヤ７等を介して電気的に接続されている。つまり、線路導体６ａは、その一端側が中心導体３ｂに、他端側が半導体素子５にそれぞれ電気的に接続されている。
【００１７】
また、基体１の上側主面の外周部には載置部１ａを囲繞するようにして枠体２が立設接合されており、枠体２は基体１とともにその内側に半導体素子５を収容する空所を形成する。この枠体２は、基体１と同様にＦｅ−Ｎｉ−Ｃｏ合金やＣｕ−Ｗの焼結材等から成り、基体１と一体成形される、または基体１に銀ろう等のろう材を介してろう付けされる、またはシーム溶接法等の溶接法により接合されることによって基体１の上側主面の外周部に立設される。
【００１８】
枠体２の側部には同軸コネクタ３が嵌着される貫通孔２ａが形成されている。貫通孔２ａ内に同軸コネクタ３を嵌め込むとともに半田等の封着材８を貫通孔２ａとの隙間に挿入する。しかる後、加熱して封着材８を溶融させ、溶融した封着材８は毛細管現象により同軸コネクタ３と貫通孔２ａの内面との隙間に充填されることによって、同軸コネクタ３が貫通孔２ａ内に封着材８を介して嵌着接合される。
【００１９】
同軸コネクタ３は、内部に収容する半導体素子５を外部の同軸ケーブル１０に電気的に接続するものであり、Ｆｅ−Ｎｉ−Ｃｏ合金等の金属から成る円筒状の外周導体３ａの中心軸に同じくＦｅ−Ｎｉ−Ｃｏ合金等の金属から成る中心導体３ｂが絶縁体３ｃを介して固定された構造をしている。
【００２０】
中心導体３ｂを伝送する高周波信号は、貫通孔２ａ，２ｂ部において貫通孔２ａ，２ｂの中心軸を同軸線路のモードで伝送し、特性インピーダンス値に整合されている。中心導体３ｂが枠体２の内面から突出して線路導体６ａと半田等の導電性接着材６ｂにより接続された部分以降では、高周波信号は回路基板６の上面に被着形成された線路導体６ａ上を伝送する。
【００２１】
本発明において、回路基板６の下面の少なくとも線路導体６ａに対向する部位に接地導体層６ｃが形成され、かつ内部の中心導体３ｂ直下以外の線路導体６ａの下方の部位に内層接地導体層６ｄが形成されている。これにより、線路導体６ａに対向する接地導体として、中心導体３ｂとの接続部（以下、単に「接続部」といえば線路導体６ａと中心導体３ｂとの接続部をいうこととする）では接地導体層６ｃが、非接続部では内層接地導体層６ｄが設けられる。この内層接地導体層６ｄは、図２に示すように、接地導体層６ｃと同一の電位とするために、ビアホール等の貫通導体により接地導体層６ｃと電気的に接続されているのがよい。
【００２２】
図２は回路基板６の部分断面図であるが、同図に示すように、接地導体層６ｃと線路導体６ａとの距離をｈ１、内層接地導体層６ｄと線路導体６ａとの距離をｈ２とするとｈ１＞ｈ２となっている。これにより、中心導体３ｂが接続されない非接続部での線路導体６ａを特性インピーダンス値に整合させ、中心導体３ｂとの接続部においては線路導体６ａを特性インピーダンス値よりも高いインピーダンス値とする。
【００２３】
また、本発明では、０．０５ｍｍ≦ｈ１−ｈ２≦１ｍｍとするのがよい。ｈ１−ｈ２＜０．０５ｍｍでは、接地導体層６ｃと内層接地導体層６ｄが接近しすぎて線路導体６ａの接続部と非接続部におけるそれぞれのインピーダンス値が略同一となってしまい、線路導体６ａに中心導体３ｂを接続した後の接続部のインピーダンスを特性インピーダンス値に整合させることが困難となる。１ｍｍ＜ｈ１−ｈ２では、接地導体層６ｃと内層接地導体層６ｄが大きく離れて線路導体６ａの接続部におけるインピーダンス値が特性インピーダンス値に比して大きくなりすぎてしまい、線路導体６ａに中心導体３ｂを接続した後の接続部のインピーダンスを特性インピーダンス値に整合させることが困難となるとともに、回路基板６が厚くなり、線路導体６ａを伝送する高周波信号の誘電体損失が大きくなって、高周波信号を無駄なく伝送できなくなる。
【００２４】
なお、内層接地導体層６ｄの線路導体６ａの線路方向に垂直な方向における幅は、線路導体６ａの幅以上であることがよい。
【００２５】
図３は、図２の中心導体３ｂと線路導体６ａとの接続部における線路方向に垂直な断面での断面図であるが、線路導体６ａと中心導体３ｂとを接続することにより、接続部では信号線路が中心導体３ｂ，線路導体６ａおよび導電性接着材６ｂとなっている。線路導体６ａ単体が信号線路である場合と比べて、信号線路の容量成分が増加し、接続部のインピーダンスが低下することとなる。従って、接続部における線路導体６ａに対向する接地導体を接地導体層６ｃとして、接続部における線路導体６ａ単体のインピーダンス値は特性インピーダンスより高い値としている。これにより、線路導体６ａに中心導体３ｂを接続して接続部のインピーダンスが容量増加により低下しても、接続部を特性インピーダンスに整合させることができる。
【００２６】
また接続部では、導電性接着材６ｂの量を適宜調整して信号線路のインピーダンスを整合することもできる。また、内層接地導体層６ｄの起点は、図２のように中心導体３ｂの先端の下方付近であるが、図４のように導電性接着材６ｂのメニスカスの先端下方付近に位置させ、その位置を線路方向に前後させて信号線路のインピーダンスを整合するように調整する。このようにして、半導体パッケージ内において、反射損失や透過損失等の伝送損失の小さい良好な伝送特性の信号線路が形成される。また、図４に示すように、円柱状の中心導体３ｂの先端は略半球面状等の凸型曲面になっている。この場合、中心導体３ｂの先端に形成される導電性接着材６ｂのメニスカスがなだらかな斜面を形成し、そのメニスカス部での高周波信号の損失が小さくなる。
【００２７】
枠体２の貫通孔２ｂ内に挿入固定される同軸コネクタプラグ９は、外部電気回路に接続された同軸ケーブル１０と枠体２に嵌着された同軸コネクタ３とを接続するためのプラグである。
【００２８】
そして、本発明の半導体パッケージは、半導体素子５の電極と回路基板６の上面に形成された線路導体６ａとを電気的に接続し、線路導体６ａと中心導体３ｂとを半田等の導電性接着材６ｂを介して電気的に接続し、しかる後、枠体２の上面にＦｅ−Ｎｉ−Ｃｏ合金等の金属から成る蓋体４を半田付け法やシームウエルド法により接合することにより製品としての半導体装置となる。
【００２９】
この半導体装置は、基体１が外部電気回路基板に実装され、同軸コネクタプラグ９と外部電気回路に接続された同軸ケーブル１０とを接続することにより、内部に収容する半導体素子５が外部電気回路に電気的に接続され、半導体素子５が高周波信号で作動することとなる。
【００３０】
本発明における高周波信号の好ましい周波数は５〜５０ＧＨｚ程度であり、この場合に高周波信号の伝送特性を良好なものとすることができる。
【００３１】
なお、本発明は上記実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内であれば種々の変更は可能である。
【００３２】
【発明の効果】
本発明は、半導体パッケージ内に載置された回路基板は、その上面に一端側が中心導体に導電性接着材により電気的に接続され、他端側が半導体素子に電気的に接続された線路導体が形成され、下面の少なくとも線路導体に対向する部位に接地導体層が形成され、かつ内部の中心導体直下以外の線路導体の下方の部位に導電性接着材のメニスカスの先端下方の位置を起点として内層接地導体層が形成されていることにより、線路導体と中心導体との接続部における線路導体から接地導体層までの距離は、非接続部における線路導体から接地導体層までの距離に比べて大きくなり、その結果、接続部における線路導体のインピーダンスを非接続部に比べて高くすることができる。即ち、回路基板の線路導体の非接続部の下方に導電性接着材のメニスカスの先端下方の位置を起点として内層接地導体層を形成し、かつ接続部の下方に接地導体層を形成することにより、非接続部での線路導体のインピーダンスを特性インピーダンスに整合させ、接続部での線路導体のインピーダンスを特性インピーダンスより高い値とする。これにより、線路導体と中心導体との接続部のインピーダンスが電気的な容量増加により低下しても、接続部のインピーダンスを特性インピーダンスに整合させることが可能となる。
【００３３】
このようにして、半導体パッケージ内部において同軸コネクタおよび回路基板の線路導体から成る信号線路が特性インピーダンスに整合され、高周波信号の反射損失を低減して伝送効率を良好とした信号線路を形成できる。
【００３４】
以上の効果により、５〜５０ＧＨｚの高周波信号の伝送特性に優れた半導体パッケージとして有効に機能することとなる。
【００３５】
本発明の半導体装置は、本発明の半導体素子収納用パッケージと、載置部に載置固定されて同軸コネクタに回路基板の線路導体を介して電気的に接続された半導体素子と、枠体の上面に接合された蓋体とを具備したことにより、上記本発明の作用効果を有する半導体パッケージを用いた信頼性の高い半導体装置となる。
【図面の簡単な説明】
【図１】本発明の半導体パッケージについて実施の形態の例を示す断面図である。
【図２】本発明の半導体パッケージ内に収容された回路基板の部分断面図である。
【図３】図２の回路基板の線路方向の垂直な方向における部分断面図である。
【図４】図２の回路基板の線路方向における部分断面図である。
【図５】従来の半導体パッケージの断面図である。
【符号の説明】
１：基体
１ａ：載置部
２：枠体
２ａ：貫通孔
３：同軸コネクタ
３ａ：外周導体
３ｂ：中心導体
３ｃ：絶縁体
５：半導体素子
６：回路基板
６ａ：線路導体
６ｃ：接地導体層
６ｄ：内層接地導体層
【発明の属する技術分野】
本発明は、信号入出力部に同軸コネクタを用いた半導体素子収納用パッケージおよび半導体装置に関する。
【０００２】
【従来の技術】
従来、光通信分野で用いられる半導体素子や、マイクロ波帯，ミリ波帯等の高周波信号で駆動する各種半導体素子を収納する半導体素子収納用パッケージ（以下、半導体パッケージという）には、半導体素子と外部電気回路基板とを電気的に接続するための入出力端子として同軸コネクタが用いられている。この同軸コネクタを具備した半導体パッケージを図５に断面図で示す。同図において、２１は基体、２２は枠体、２３は同軸コネクタ、２４は蓋体、２６は回路基板である。
【０００３】
基体２１は鉄（Ｆｅ）−ニッケル（Ｎｉ）−コバルト（Ｃｏ）合金や銅（Ｃｕ）−タングステン（Ｗ）等の金属から成る略四角形の板状体であり、その上側主面の略中央部には、ＩＣ，ＬＳＩ，半導体レーザ（ＬＤ），フォトダイオード（ＰＤ）等の半導体素子２５を搭載して成る回路基板２６を載置する載置部２１ａが形成されている。載置部２１ａには、半導体素子２５が、例えばアルミナ（Ａｌ２Ｏ３）質セラミックス等から成る回路基板２６に搭載された状態で載置固定される。
【０００４】
なお、回路基板２６に搭載された半導体素子２５は、その電極が、回路基板２６に被着形成されている線路導体２６ａにボンディングワイヤ２７等を介して電気的に接続されている。
【０００５】
基体２１の上側主面の外周部には載置部２１ａを囲繞するようにして枠体２２が立設されており、枠体２２は基体２１とともにその内側に半導体素子２５を収容する空所を形成する。この枠体２２は基体２１と同様にＦｅ−Ｎｉ−Ｃｏ合金やＣｕ−Ｗの焼結材等から成り、基体２１と一体成形される、または基体２１に銀ろう等のろう材を介してろう付けされる、またはシーム溶接法等の溶接法により接合されることによって基体２１の上側主面外周部に立設される。
【０００６】
枠体２２の側部には同軸コネクタ２３が嵌着される貫通孔２２ａが形成されており、貫通孔２２ａ内に同軸コネクタ２３を嵌め込むとともに半田等の封着材２８を貫通孔２２ａ内の隙間に挿入し、しかる後、加熱して封着材２８を溶融させ、溶融した封着材２８を毛細管現象により同軸コネクタ２３と貫通孔２２ａの内面との隙間に充填させることによって、同軸コネクタ２３が貫通孔２２ａ内に封着材２８を介して嵌着接合される。
【０００７】
同軸コネクタ２３は、Ｆｅ−Ｎｉ−Ｃｏ合金等の金属から成る円筒状の外周導体２３ａの中心軸部分に、信号線路としてＦｅ−Ｎｉ−Ｃｏ合金等の金属から成る棒状の中心導体２３ｂが絶縁体２３ｃを介して固定されて成る。そして、接地導体としての外周導体２３ａが封着材２８を介して枠体２２に電気的に接続されており、特性インピーダンスに整合された同軸線路モードの信号線路を形成している。また、中心導体２３ｂが半田等から成る導電性接着材２６ｂを介して回路基板２６の線路導体２６ａに電気的に接続される。線路導体２６ａは、所定の特性インピーダンスに整合されたマイクロストリップ線路となっている。
【０００８】
そして、枠体２２の上面に蓋体２４をろう付け法やシームウエルド法等の溶接法によって接合し、基体２１、枠体２２および蓋体２４から成る容器内部に半導体素子２５を収容し気密に封止することによって製品としての半導体装置となる。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体パッケージでは、同軸コネクタ２３の中心導体２３ｂと回路基板２６の線路導体２６ａとの接続部において、中心導体２３ｂと線路導体２６ａとを導電性接着材２６ｂで接続することによって、線路導体２６ａの表面に中心導体２３ｂが載置されることから、接続部の容量成分が付加されて容量成分が増加し、接続部において信号線路のインピーダンスが低下していた。その結果、接続部でインピーダンスの整合がとれなくなり、半導体パッケージ内の信号線路の接続部で高周波信号の反射損失が大きくなり、高周波信号を効率よく伝送するのが困難になるという問題があった。
【００１０】
従って、本発明は上記問題点に鑑み完成されたものであり、その目的は、高周波信号の伝送効率に優れた半導体パッケージを提供することである。
【００１１】
【課題を解決するための手段】
本発明の半導体素子収納用パッケージは、上側主面に半導体素子および回路基板を載置するための載置部を有する基体と、該基体の前記上側主面の外周部に前記載置部を囲繞するように接合され、側部に貫通孔が形成された枠体と、筒状の外周導体およびその中心軸に設置された中心導体ならびにそれらの間に介在させた絶縁体から成るとともに前記貫通孔に嵌着された同軸コネクタとを具備した半導体素子収納用パッケージにおいて、前記回路基板は、その上面に一端側が前記中心導体に導電性接着材により電気的に接続され、他端側が前記半導体素子に電気的に接続された線路導体が形成され、下面の少なくとも前記線路導体に対向する部位に接地導体層が形成され、かつ内部の前記中心導体直下以外の前記線路導体の下方の部位に前記導電性接着材のメニスカスの先端下方の位置を起点として内層接地導体層が形成されていることを特徴とする。
また、本発明の半導体素子収納用パッケージにおいて、好ましくは、前記中心導体は、その先端が凸型曲面になっていることを特徴とする。
【００１２】
本発明の半導体パッケージによれば、線路導体と中心導体との接続部における線路導体から接地導体層までの距離は、非接続部における線路導体から接地導体層までの距離に比べて大きくなり、その結果、接続部における線路導体のインピーダンスを非接続部に比べて高くすることができる。従来、線路導体と中心導体との接続部で信号線路の容量成分が増加し、接続部のインピーダンスが低下してインピーダンス不整合を生じていたが、本発明では以下のようにしてインピーダンスが整合される。即ち、回路基板の線路導体の非接続部の下方に導電性接着材のメニスカスの先端下方の位置を起点として内層接地導体層を形成し、かつ接続部の下方に接地導体層を形成することにより、非接続部での線路導体のインピーダンスを特性インピーダンスに整合させ、接続部での線路導体のインピーダンスを特性インピーダンスより高い値とする。これにより、線路導体と中心導体との接続部のインピーダンスが電気的な容量増加により低下しても、接続部のインピーダンスを特性インピーダンスに整合させることが可能となる。
【００１３】
また、本発明の半導体装置は、上記本発明の半導体素子収納用パッケージと、前記載置部に載置固定されて前記同軸コネクタに前記回路基板の線路導体を介して電気的に接続された前記半導体素子と、前記枠体の上面に接合された蓋体とを具備したことを特徴とする。
【００１４】
本発明は、この構成により、上記本発明の半導体パッケージを用いた信頼性の高い半導体装置を提供できる。
【００１５】
【発明の実施の形態】
以下、本発明の半導体パッケージを以下に詳細に説明する。図１は本発明の半導体パッケージについて実施の形態の一例を示す断面図であり、１は基体、２は枠体、３は同軸コネクタ、４は蓋体、６は回路基板である。
【００１６】
本発明の基体１はＦｅ−Ｎｉ−Ｃｏ合金等の金属やＣｕ−Ｗの焼結材等から成り、そのインゴットに圧延加工や打ち抜き加工等の従来周知の金属加工法、または射出成形と切削加工等を施すことによって、所定の形状に製作される。基体１の上側主面の略中央部には、ＩＣ，ＬＳＩ，半導体レーザ（ＬＤ），フォトダイオード（ＰＤ）等の半導体素子５を載置するための載置部１ａが設けられており、載置部１ａには半導体素子５を搭載して成る回路基板６が載置固定される。半導体素子５は、その電極が、回路基板６の上面に被着形成されている線路導体６ａにボンディングワイヤ７等を介して電気的に接続されている。つまり、線路導体６ａは、その一端側が中心導体３ｂに、他端側が半導体素子５にそれぞれ電気的に接続されている。
【００１７】
また、基体１の上側主面の外周部には載置部１ａを囲繞するようにして枠体２が立設接合されており、枠体２は基体１とともにその内側に半導体素子５を収容する空所を形成する。この枠体２は、基体１と同様にＦｅ−Ｎｉ−Ｃｏ合金やＣｕ−Ｗの焼結材等から成り、基体１と一体成形される、または基体１に銀ろう等のろう材を介してろう付けされる、またはシーム溶接法等の溶接法により接合されることによって基体１の上側主面の外周部に立設される。
【００１８】
枠体２の側部には同軸コネクタ３が嵌着される貫通孔２ａが形成されている。貫通孔２ａ内に同軸コネクタ３を嵌め込むとともに半田等の封着材８を貫通孔２ａとの隙間に挿入する。しかる後、加熱して封着材８を溶融させ、溶融した封着材８は毛細管現象により同軸コネクタ３と貫通孔２ａの内面との隙間に充填されることによって、同軸コネクタ３が貫通孔２ａ内に封着材８を介して嵌着接合される。
【００１９】
同軸コネクタ３は、内部に収容する半導体素子５を外部の同軸ケーブル１０に電気的に接続するものであり、Ｆｅ−Ｎｉ−Ｃｏ合金等の金属から成る円筒状の外周導体３ａの中心軸に同じくＦｅ−Ｎｉ−Ｃｏ合金等の金属から成る中心導体３ｂが絶縁体３ｃを介して固定された構造をしている。
【００２０】
中心導体３ｂを伝送する高周波信号は、貫通孔２ａ，２ｂ部において貫通孔２ａ，２ｂの中心軸を同軸線路のモードで伝送し、特性インピーダンス値に整合されている。中心導体３ｂが枠体２の内面から突出して線路導体６ａと半田等の導電性接着材６ｂにより接続された部分以降では、高周波信号は回路基板６の上面に被着形成された線路導体６ａ上を伝送する。
【００２１】
本発明において、回路基板６の下面の少なくとも線路導体６ａに対向する部位に接地導体層６ｃが形成され、かつ内部の中心導体３ｂ直下以外の線路導体６ａの下方の部位に内層接地導体層６ｄが形成されている。これにより、線路導体６ａに対向する接地導体として、中心導体３ｂとの接続部（以下、単に「接続部」といえば線路導体６ａと中心導体３ｂとの接続部をいうこととする）では接地導体層６ｃが、非接続部では内層接地導体層６ｄが設けられる。この内層接地導体層６ｄは、図２に示すように、接地導体層６ｃと同一の電位とするために、ビアホール等の貫通導体により接地導体層６ｃと電気的に接続されているのがよい。
【００２２】
図２は回路基板６の部分断面図であるが、同図に示すように、接地導体層６ｃと線路導体６ａとの距離をｈ１、内層接地導体層６ｄと線路導体６ａとの距離をｈ２とするとｈ１＞ｈ２となっている。これにより、中心導体３ｂが接続されない非接続部での線路導体６ａを特性インピーダンス値に整合させ、中心導体３ｂとの接続部においては線路導体６ａを特性インピーダンス値よりも高いインピーダンス値とする。
【００２３】
また、本発明では、０．０５ｍｍ≦ｈ１−ｈ２≦１ｍｍとするのがよい。ｈ１−ｈ２＜０．０５ｍｍでは、接地導体層６ｃと内層接地導体層６ｄが接近しすぎて線路導体６ａの接続部と非接続部におけるそれぞれのインピーダンス値が略同一となってしまい、線路導体６ａに中心導体３ｂを接続した後の接続部のインピーダンスを特性インピーダンス値に整合させることが困難となる。１ｍｍ＜ｈ１−ｈ２では、接地導体層６ｃと内層接地導体層６ｄが大きく離れて線路導体６ａの接続部におけるインピーダンス値が特性インピーダンス値に比して大きくなりすぎてしまい、線路導体６ａに中心導体３ｂを接続した後の接続部のインピーダンスを特性インピーダンス値に整合させることが困難となるとともに、回路基板６が厚くなり、線路導体６ａを伝送する高周波信号の誘電体損失が大きくなって、高周波信号を無駄なく伝送できなくなる。
【００２４】
なお、内層接地導体層６ｄの線路導体６ａの線路方向に垂直な方向における幅は、線路導体６ａの幅以上であることがよい。
【００２５】
図３は、図２の中心導体３ｂと線路導体６ａとの接続部における線路方向に垂直な断面での断面図であるが、線路導体６ａと中心導体３ｂとを接続することにより、接続部では信号線路が中心導体３ｂ，線路導体６ａおよび導電性接着材６ｂとなっている。線路導体６ａ単体が信号線路である場合と比べて、信号線路の容量成分が増加し、接続部のインピーダンスが低下することとなる。従って、接続部における線路導体６ａに対向する接地導体を接地導体層６ｃとして、接続部における線路導体６ａ単体のインピーダンス値は特性インピーダンスより高い値としている。これにより、線路導体６ａに中心導体３ｂを接続して接続部のインピーダンスが容量増加により低下しても、接続部を特性インピーダンスに整合させることができる。
【００２６】
また接続部では、導電性接着材６ｂの量を適宜調整して信号線路のインピーダンスを整合することもできる。また、内層接地導体層６ｄの起点は、図２のように中心導体３ｂの先端の下方付近であるが、図４のように導電性接着材６ｂのメニスカスの先端下方付近に位置させ、その位置を線路方向に前後させて信号線路のインピーダンスを整合するように調整する。このようにして、半導体パッケージ内において、反射損失や透過損失等の伝送損失の小さい良好な伝送特性の信号線路が形成される。また、図４に示すように、円柱状の中心導体３ｂの先端は略半球面状等の凸型曲面になっている。この場合、中心導体３ｂの先端に形成される導電性接着材６ｂのメニスカスがなだらかな斜面を形成し、そのメニスカス部での高周波信号の損失が小さくなる。
【００２７】
枠体２の貫通孔２ｂ内に挿入固定される同軸コネクタプラグ９は、外部電気回路に接続された同軸ケーブル１０と枠体２に嵌着された同軸コネクタ３とを接続するためのプラグである。
【００２８】
そして、本発明の半導体パッケージは、半導体素子５の電極と回路基板６の上面に形成された線路導体６ａとを電気的に接続し、線路導体６ａと中心導体３ｂとを半田等の導電性接着材６ｂを介して電気的に接続し、しかる後、枠体２の上面にＦｅ−Ｎｉ−Ｃｏ合金等の金属から成る蓋体４を半田付け法やシームウエルド法により接合することにより製品としての半導体装置となる。
【００２９】
この半導体装置は、基体１が外部電気回路基板に実装され、同軸コネクタプラグ９と外部電気回路に接続された同軸ケーブル１０とを接続することにより、内部に収容する半導体素子５が外部電気回路に電気的に接続され、半導体素子５が高周波信号で作動することとなる。
【００３０】
本発明における高周波信号の好ましい周波数は５〜５０ＧＨｚ程度であり、この場合に高周波信号の伝送特性を良好なものとすることができる。
【００３１】
なお、本発明は上記実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内であれば種々の変更は可能である。
【００３２】
【発明の効果】
本発明は、半導体パッケージ内に載置された回路基板は、その上面に一端側が中心導体に導電性接着材により電気的に接続され、他端側が半導体素子に電気的に接続された線路導体が形成され、下面の少なくとも線路導体に対向する部位に接地導体層が形成され、かつ内部の中心導体直下以外の線路導体の下方の部位に導電性接着材のメニスカスの先端下方の位置を起点として内層接地導体層が形成されていることにより、線路導体と中心導体との接続部における線路導体から接地導体層までの距離は、非接続部における線路導体から接地導体層までの距離に比べて大きくなり、その結果、接続部における線路導体のインピーダンスを非接続部に比べて高くすることができる。即ち、回路基板の線路導体の非接続部の下方に導電性接着材のメニスカスの先端下方の位置を起点として内層接地導体層を形成し、かつ接続部の下方に接地導体層を形成することにより、非接続部での線路導体のインピーダンスを特性インピーダンスに整合させ、接続部での線路導体のインピーダンスを特性インピーダンスより高い値とする。これにより、線路導体と中心導体との接続部のインピーダンスが電気的な容量増加により低下しても、接続部のインピーダンスを特性インピーダンスに整合させることが可能となる。
【００３３】
このようにして、半導体パッケージ内部において同軸コネクタおよび回路基板の線路導体から成る信号線路が特性インピーダンスに整合され、高周波信号の反射損失を低減して伝送効率を良好とした信号線路を形成できる。
【００３４】
以上の効果により、５〜５０ＧＨｚの高周波信号の伝送特性に優れた半導体パッケージとして有効に機能することとなる。
【００３５】
本発明の半導体装置は、本発明の半導体素子収納用パッケージと、載置部に載置固定されて同軸コネクタに回路基板の線路導体を介して電気的に接続された半導体素子と、枠体の上面に接合された蓋体とを具備したことにより、上記本発明の作用効果を有する半導体パッケージを用いた信頼性の高い半導体装置となる。
【図面の簡単な説明】
【図１】本発明の半導体パッケージについて実施の形態の例を示す断面図である。
【図２】本発明の半導体パッケージ内に収容された回路基板の部分断面図である。
【図３】図２の回路基板の線路方向の垂直な方向における部分断面図である。
【図４】図２の回路基板の線路方向における部分断面図である。
【図５】従来の半導体パッケージの断面図である。
【符号の説明】
１：基体
１ａ：載置部
２：枠体
２ａ：貫通孔
３：同軸コネクタ
３ａ：外周導体
３ｂ：中心導体
３ｃ：絶縁体
５：半導体素子
６：回路基板
６ａ：線路導体
６ｃ：接地導体層
６ｄ：内層接地導体層
Claims (3)
- 上側主面に半導体素子および回路基板を載置するための載置部を有する基体と、該基体の前記上側主面の外周部に前記載置部を囲繞するように接合され、側部に貫通孔が形成された枠体と、筒状の外周導体およびその中心軸に設置された中心導体ならびにそれらの間に介在させた絶縁体から成るとともに前記貫通孔に嵌着された同軸コネクタとを具備した半導体素子収納用パッケージにおいて、前記回路基板は、その上面に一端側が前記中心導体に導電性接着材により電気的に接続され、他端側が前記半導体素子に電気的に接続された線路導体が形成され、下面の少なくとも前記線路導体に対向する部位に接地導体層が形成され、かつ内部の前記中心導体直下以外の前記線路導体の下方の部位に前記導電性接着材のメニスカスの先端下方の位置を起点として内層接地導体層が形成されていることを特徴とする半導体素子収納用パッケージ。
- 前記中心導体は、その先端が凸型曲面になっていることを特徴とする請求項１記載の半導体素子収納用パッケージ。
- 請求項１または請求項２記載の半導体素子収納用パッケージと、前記載置部に載置固定されるとともに前記同軸コネクタに前記回路基板の線路導体を介して電気的に接続された前記半導体素子と、前記枠体の上面に接合された蓋体とを具備したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001255794A JP3619478B2 (ja) | 2001-08-27 | 2001-08-27 | 半導体素子収納用パッケージおよび半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001255794A JP3619478B2 (ja) | 2001-08-27 | 2001-08-27 | 半導体素子収納用パッケージおよび半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003068905A JP2003068905A (ja) | 2003-03-07 |
| JP3619478B2 true JP3619478B2 (ja) | 2005-02-09 |
Family
ID=19083705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001255794A Expired - Fee Related JP3619478B2 (ja) | 2001-08-27 | 2001-08-27 | 半導体素子収納用パッケージおよび半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3619478B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021002077A1 (ja) * | 2019-07-03 | 2021-01-07 | 株式会社 東芝 | 同軸マイクロストリップ線路変換回路 |
-
2001
- 2001-08-27 JP JP2001255794A patent/JP3619478B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003068905A (ja) | 2003-03-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5241609B2 (ja) | 構造体，接続端子，パッケージ、並びに電子装置 | |
| JP3619479B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
| JP3619478B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
| JP3686855B2 (ja) | 回路基板および半導体素子収納用パッケージ並びにそれを用いた半導体装置 | |
| JP3752473B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
| JP3652287B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
| JP3686854B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
| JP3663349B2 (ja) | 半導体素子収納用パッケージ | |
| JP3686853B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
| JP3619473B2 (ja) | 半導体素子収納用パッケージ | |
| JP3716199B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
| JP3686858B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
| JP3716173B2 (ja) | 回路基板およびそれを用いた半導体素子収納用パッケージ | |
| JP3659328B2 (ja) | 半導体素子収納用パッケージ | |
| JP3574798B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
| JP3682012B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
| JP3682010B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
| JP2003163512A (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
| JP3825343B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
| JP2001237482A (ja) | 光半導体素子収納用パッケージ | |
| JP3690656B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
| JP3720726B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
| JP3652279B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
| JP2003124368A (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
| JP2004228965A (ja) | 半導体素子収納用パッケージおよび半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040427 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040525 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040726 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041109 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041112 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071119 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081119 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091119 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101119 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101119 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111119 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |