JP3682010B2 - 半導体素子収納用パッケージおよび半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、信号入出力部に同軸コネクタを用いた半導体素子収納用パッケージおよび半導体装置に関する。
【0002】
【従来の技術】
従来、光通信分野で用いられる半導体素子や、マイクロ波帯,ミリ波帯等の高周波信号で駆動される各種半導体素子を収納する半導体素子収納用パッケージ(以下、半導体パッケージという)には、半導体素子と外部電気回路基板とを電気的に接続するための入出力端子として同軸コネクタが用いられている。この同軸コネクタを具備した半導体パッケージを図6に断面図で示す。同図において、21は基体、22は枠体、23は同軸コネクタ、24は蓋体、26は回路基板である。
【0003】
基体21は鉄(Fe)−ニッケル(Ni)−コバルト(Co)合金や銅(Cu)−タングステン(W)等の金属から成る略四角形の板状体であり、その上側主面の略中央部には、IC,LSI,半導体レーザ(LD),フォトダイオード(PD)等の半導体素子25を搭載して成る回路基板26を載置する載置部21aが形成されている。載置部21aには、半導体素子25が、例えばアルミナ(Al2O3)質セラミックス等から成る回路基板26に搭載された状態で載置固定される。
【0004】
なお、回路基板26に搭載された半導体素子25は、その電極が、回路基板26に被着形成されている線路導体26aにボンディングワイヤ27等を介して電気的に接続されている。
【0005】
基体21の上側主面の外周部には載置部21aを囲繞するようにして枠体22が立設されており、枠体22は基体21とともにその内側に半導体素子25を収容する空所を形成する。この枠体22は基体21と同様にFe−Ni−Co合金やCu−Wの焼結材等から成り、基体21と一体成形される、または基体21に銀ろう等のろう材を介してろう付けされる、またはシーム溶接法等の溶接法により接合されることによって基体21の上側主面の外周部に立設される。
【0006】
枠体22の側部には同軸コネクタ23が嵌着される貫通孔22aが形成されており、貫通孔22a内に同軸コネクタ23を嵌め込むとともに半田等の封着材28を貫通孔22a内の隙間に挿入し、しかる後、加熱して封着材28を溶融させ、溶融した封着材28を毛細管現象により同軸コネクタ23と貫通孔22aの内面との隙間に充填させることによって、同軸コネクタ23が貫通孔22a内に封着材28を介して嵌着接合される。
【0007】
同軸コネクタ23は、Fe−Ni−Co合金等の金属から成る円筒状の外周導体23aの中心軸部分に、信号線路としてFe−Ni−Co合金等の金属から成る棒状の中心導体23bが絶縁体23cを介して固定されて成る。そして、接地導体としての外周導体23aが封着材28を介して枠体22に電気的に接続されており、特性インピーダンスに整合された同軸線路モードの信号線路を形成している。また、中心導体23bが半田等から成る導電性接着材26bを介して回路基板26の線路導体26aに電気的に接続される。線路導体26aは、所定の特性インピーダンスに整合されたマイクロストリップ線路となっている。
【0008】
そして、枠体22の上面に蓋体24をろう付け法やシームウエルド法等の溶接法によって接合し、基体21、枠体22および蓋体24から成る容器内部に半導体素子25を収容し気密に封止することによって製品としての半導体装置となる。
【0009】
なお、図6において、21bは基体21を外部電気回路基板等にネジ止めするための貫通孔、22bは同軸コネクタプラグ29を嵌め込むための貫通孔、29は同軸コネクタプラグ、30は外部電気回路に接続された同軸ケーブルである。
【0010】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体パッケージでは、枠体22内側に突出した同軸コネクタ23の中心導体23bが同軸構造となっていない。そのため、伝送される高周波信号の周波数が高くなると、同軸構造になっていない部分に発生するインピーダンスが非常に大きくなり、かつ信号の伝播モードにずれを生じていた。従って、中心導体23bの枠体22内側に突出していない部分と回路基板26の線路導体26aとの間のインピーダンスのギャップおよび信号の伝播モードのずれが非常に大きくなっていた。その結果、高周波信号の入出力時における反射損失が大きくなり、半導体素子25の作動性が劣化するという問題点を有していた。
【0011】
即ち、上記従来の構成では、外周導体23aの内周面に覆われた中心導体23bの部位、およびマイクロストリップ線路構造である線路導体26aでの高周波信号の伝播モードはTEM(Transverse Electro Magnetic)モードである。それに対して、枠体22の内側に露出した中心導体23bであって、線路導体26aとの接続部以外の部位の伝播モードはTE(Transverse Electric)モードである。従って、高周波信号は、TEMモード、TEモード、TEMモードと伝播モードが変化するため、伝播モードの変化部でインピーダンスがステップ状に変化し、高周波信号の反射損失が大きくなる。
【0012】
従って、本発明は上記問題点に鑑み完成されたものであり、その目的は、高周波信号の伝送効率に優れた半導体パッケージを提供することである。
【0014】
【課題を解決するための手段】
本発明の半導体素子収納用パッケージは、上側主面に半導体素子を載置するための載置部を有する基体と、該基体の前記上側主面に前記載置部を囲繞するように接合され、側部に貫通孔または切欠き部から成る同軸コネクタの保持部材の取付部が設けられた枠体と、筒状の外周導体およびその中心軸に設置された中心導体ならびにそれらの間に介在させた絶縁体から成るとともに前記取付部に取り付けられた前記保持部材に保持された同軸コネクタとを具備した半導体素子収納用パッケージにおいて、前記保持部材は、前記枠体外側より前記同軸コネクタが挿着されるように前記枠体内側にかけて貫通孔が形成され、前記枠体内側の前記貫通孔の下方の部位に前記半導体素子と前記中心導体とを電気的に接続する線路導体が上面に形成された回路基板を上面に設置した棚部が設けられており、前記中心導体が前記絶縁体より突出し、かつ前記中心導体の前記枠体内面から前記枠体内部側に0.03〜0.15mmの位置にある部位から前記回路基板に接続される先端までの部位の厚さがその残部の10〜50%とされた薄肉部となっており、該薄肉部とその残部との間になだらかな形状の段差が形成されていることを特徴とする。
【0015】
本発明の半導体パッケージによれば、中心導体が絶縁体より突出し、かつ中心導体の枠体内面から枠体内部側に0.03〜0.15mmの位置にある部位から回路基板に接続される先端までの部位の厚さがその残部の10〜50%とされていることから、中心導体の枠体内側に突出していない部分と、回路基板の線路導体との間のインピーダンスのギャップを小さくすることができ、高周波信号の入出力時における反射損失を極めて小さなものとすることができる。
【0016】
即ち、高周波信号の伝送時に回路基板の線路導体で発生する電界の大きさは、同軸コネクタの中心導体が枠体内側にそのまま突出した場合にその部分に発生する電界の大きさよりも、中心導体の厚さが残部の厚さの10〜50%とした薄肉部に発生する電界の大きさに近いものとなる。そのため、中心導体の薄肉部を線路導体と接続することにより、線路導体と中心導体との間の電界の変化を緩やかなものにできる。その結果、中心導体と線路導体との接続部で、インピーダンスの急激な変化を抑えることができ、インピーダンスの変化により発生する反射損失を極めて小さくできる。
【0017】
また、中心導体が枠体内面から突出する部位の近傍において、中心導体の厚さを枠体内面から枠体内部側に0.03〜0.15mmの位置にある部位まで、その厚さを残部の10〜50%とした薄肉部としたため、その部位におけるインピーダンスは、中心導体の厚さがそのままの部分(薄肉部でない部分)と比較してインピーダンスが増加し、中心導体が枠体内側に突出する部位でさらにインピーダンスが増加する。その結果、従来中心導体が枠体内側に突出する部位において、急激にインピーダンスが増加していたのに対し、枠体内面から枠体内部側に0.03〜0.15mmの位置にある薄肉部、中心導体が枠体内側に突出する部位の2箇所で段階的にインピーダンスを変化させて、急激なインピーダンスの変化を防止することとなり、中心導体で伝送される高周波信号の反射損失を抑制することができる。
【0018】
さらに、線路導体との接続部において、中心導体は薄肉部であることから、特性インピーダンスに整合された線路導体の表面に中心導体が載置固定されても、接続部の容量成分の増加が最小限に抑えられ、接続部における信号線路のインピーダンスの低下を最小限に抑えることができる。その結果、接続部を特性インピーダンスに略整合させることができる。
【0019】
以上の作用により、信号線路の全体においてインピーダンスの急激な変化を抑えることができ、高周波信号の入出力時の反射損失を小さくすることができ、伝送特性が良好となる。
【0020】
また、本発明において、同軸コネクタの挿着部と回路基板設置用の棚部を同軸コネクタの保持部材に設けて保持部材を枠体に嵌着した場合、保持部材の厚みを枠体に比べ厚くするなどして保持部材の体積を大きくすることによって、半導体パッケージをネジ止め等により外部回路基板等に装着する際に枠体に加わる歪みが、保持部材で分散および吸収される。その結果、同軸コネクタと回路基板に不要な応力および歪みが伝わることを防止できる。
【0021】
本発明において、好ましくは、前記線路導体は前記中心導体との接続部が前記中心導体の幅の0.7〜0.9倍の幅狭部とされ、残部が前記中心導体と略同じ幅とされていることを特徴とする。
【0022】
本発明は、上記の構成により、接続部のインピーダンスを特性インピーダンスに略整合させ、半導体パッケージ内の信号線路の接続部で高周波信号の反射損失をより低減させ、高周波信号を効率よく伝送することができる。
【0023】
また、本発明の半導体装置は、上記本発明の半導体素子収納用パッケージと、前記載置部に載置固定されるとともに前記同軸コネクタに前記線路導体を介して電気的に接続された半導体素子と、前記枠体の上面に接合された蓋体とを具備したことを特徴とする。
【0024】
本発明は、上記の構成により、上記本発明の半導体パッケージを用いた信頼性の高い半導体装置を提供できる。
【0025】
【発明の実施の形態】
本発明の半導体パッケージを以下に詳細に説明する。図1は本発明の半導体パッケージについて実施の形態の一例を示す断面図であり、1は基体、2は枠体、3は同軸コネクタ、4は蓋体、6は回路基板である。
【0026】
本発明の基体1はFe−Ni−Co合金等の金属やCu−Wの焼結材等から成り、そのインゴットに圧延加工や打ち抜き加工等の従来周知の金属加工法、または射出成形と切削加工等を施すことによって、所定の形状に製作される。基体1の上側主面の略中央部には、IC,LSI,半導体レーザ(LD),フォトダイオード(PD)等の半導体素子5を載置するための載置部1aが設けられており、載置部1aには半導体素子5が載置固定される。半導体素子5は、その電極が、回路基板6の上面に被着形成されている線路導体6aにボンディングワイヤ7等を介して電気的に接続されている。つまり、線路導体6aは、その一端側が中心導体3bに他端側が半導体素子5にそれぞれ電気的に接続されている。
【0027】
また、基体1の上側主面の外周部には載置部1aを囲繞するようにして枠体2が立設されており、枠体2は基体1とともにその内側に半導体素子5を収容する空所を形成する。この枠体2は、基体1と同様にFe−Ni−Co合金やCu−Wの焼結材等から成り、基体1と一体成形される、または基体1に銀ろう等のろう材を介してろう付けされる、またはシーム溶接法等の溶接法により接合されることによって基体1の上側主面の外周部に立設される。
【0028】
枠体2の側部には同軸コネクタ3が嵌着される貫通孔2bが形成されている。貫通孔2b内に同軸コネクタ3を嵌め込むとともに半田等の封着材8を貫通孔2bとの隙間に挿入する。しかる後、加熱して封着材8を溶融させ、溶融した封着材8は毛細管現象により同軸コネクタ3と貫通孔2bの内面との隙間に充填されることによって、同軸コネクタ3が貫通孔2b内に封着材8を介して嵌着接合される。
【0029】
枠体2の内面の貫通孔2bの下方の部位に棚部2aが設けられ、棚部2a上面に回路基板6が設置される。回路基板6は半導体素子5と中心導体3bとを電気的に接続する線路導体6aがその上面に形成されており、下面には接地導体層6cが形成されている。棚部2aには半田等の接合材6eを載置し、接合材6eの上に回路基板6を接地導体層6c側の面(下面)が接合材6e側になるようにして載置する。しかる後、加熱して接合材6eを溶融させ、棚部2a上面に回路基板6が固定される。
【0030】
同軸コネクタ3は、内部に収容する半導体素子5を外部の同軸ケーブル10に電気的に接続するものであり、Fe−Ni−Co合金等の金属から成る円筒状の外周導体3aの中心軸に同じくFe−Ni−Co合金等の金属から成る中心導体3bが絶縁体3cを介して固定された構造をしている。中心導体3bにより伝送される高周波信号は、貫通孔2b,2c部において貫通孔2b,2cの中心軸を同軸線路のモードで伝送し、特性インピーダンス値に整合されている。中心導体3bが枠体2の内面から突出して線路導体6aと半田等の導電性接着材6bにより接続された部分以降では、高周波信号は回路基板6の上面に被着形成された線路導体6a上で伝送される。
【0031】
図2(b)〜(e)は、本発明の中心導体3bと線路導体6aとの接続部における線路方向に平行な面での部分断面図であり、中心導体3bの枠体2内面から枠体2内部側の薄肉部3dの長さをL1とする。本発明では、図2(b)〜(e)に示すように、中心導体3bが絶縁体3cより突出し、かつ中心導体3bの枠体2内面から枠体2内部側にL1=0.03〜0.15mmの位置にある部位から回路基板6に接続される先端までの部位の厚さがその残部の10〜50%とされた薄肉部3dとなっていることから、中心導体3bの枠体2内側に突出していない部分と、回路基板6の線路導体6aとの間のインピーダンスのギャップを小さくすることができ、高周波信号の入出力時における反射損失を極めて小さなものとすることができる。
【0032】
即ち、高周波信号の伝送時に線路導体6aで発生する電界の大きさは、中心導体3bが枠体2内側にそのまま突出した場合(薄肉部3dがない場合)にその部分に発生する電界の大きさよりも、中心導体3bの厚さが残部の厚さの10〜50%とした薄肉部3dに発生する電界の大きさに近いものとなる。そのため、薄肉部3dを線路導体6aと接続することにより、線路導体6aと中心導体3bとの間の電界の変化を緩やかなものにできる。その結果、中心導体3bと線路導体6aとの接続部でインピーダンスの急激な変化を抑えることができ、インピーダンスの変化により発生する反射損失を極めて小さくできる。
【0033】
また、中心導体3bが枠体2内面から突出する部位の近傍において、中心導体3bの厚さを枠体2内面から枠体2内部側にL1=0.03〜0.15mmの位置にある部位まで、その厚さを残部の10〜50%とした薄肉部3dとしたため、その部位におけるインピーダンスは、中心導体3bの厚さがそのままの部分(薄肉部3dでない部分)と比較してインピーダンスが増加し、中心導体3bが枠体2内側に突出する部位でさらにインピーダンスが増加する。その結果、従来、図6の中心導体23bが枠体22内側に突出する部位において、急激にインピーダンスが増加していたのに対し、枠体2内面から枠体2内部側にL1=0.03〜0.15mmの位置にある薄肉部3d、中心導体3bが枠体2内側に突出する部位の2箇所で段階的にインピーダンスを変化させ、急激なインピーダンスの変化を防止することとなり、中心導体3bで伝送される高周波信号の反射損失を抑制することができる。
【0034】
また、L1<0.03mmの場合、枠体2内面から枠体2内部側での薄肉部3dの長さが短かすぎて、中心導体3bが枠体2内面から突出する部位の近傍での信号線路のインピーダンスの変化が急激となるため、中心導体3bが枠体2内面から突出する部位の近傍での高周波信号の反射損失を抑制できない。L1>0.15mmの場合、枠体2内面から枠体2内部側で中心導体3bの特性インピーダンスに整合されていない薄肉部3dが長くなるため、薄肉部3dでの透過損失が大きくなり、信号線路の全体における高周波信号の損失を小さくすることができない。
【0035】
薄肉部3dはその残部との間に段差を形成しており、その段差は、図2(b)のように円弧状のなだらかなくぼんだ曲面である構成、図2(c)のように傾斜面である構成等の種々の構成とすることができる。図2(b),図2(c)のように、段差をなだらかな形状とすることにより、表皮効果によって信号線路の表面近くを伝送する高周波信号の反射損失を抑えることができる。図2(c)において、段差である傾斜面の傾斜角が30〜60°であるのが好ましく、信号線路の表面近くを伝送する高周波信号の反射損失を最小限に抑え、高周波信号を効率よく伝送させることが可能となる。
【0036】
薄肉部3dと線路導体6aとの接続部の構成は、図2(b)〜(c)に示すような中心導体3bの先端部の上側を切り欠いて形成した薄肉部3dが線路導体6aに接続される構成、中心導体3bの先端部の下側を切り欠いて形成した薄肉部3dが線路導体6aに接続される構成、図2(e)に示すような中心導体3bの先端部の上側と下側とを切り欠いて形成した薄肉部3dが線路導体6aに接続される構成とし得る。
【0037】
さらに、中心導体3bと線路導体6aとの接続部(以下、単に「接続部」といえば線路導体6aと中心導体3bとの接続部をいう)では、図3の線路方向に対し垂直な面での部分断面図に示すように、中心導体3bの厚みがその残部の10〜50%とされた薄肉部3dとなっている。この接続部においては、TEMモードとTEモードが混在したものとなるが、中心導体3bの薄肉部3dでの伝播モードはTEMモードとなる。そのため、伝播モードの変化は非常に小さなものとなり、その結果、インピーダンスの変化が極めて緩やかになり、高周波信号の反射損失を非常に小さなものとすることができる。薄肉部3dが載置固定されることにより、線路導体6aの表面に中心導体3bが載置固定されても、接続部の容量成分の増加が最小限に抑えられ、接続部における信号線路のインピーダンスの低下を最小限に抑えることができる。その結果、接続部でのインピーダンスが特性インピーダンスに近い値となり、半導体パッケージ内の信号線路の接続部で高周波信号の反射損失を低減させ、高周波信号を効率よく伝送させることができる。
【0038】
即ち、線路導体6aの容量成分は線路導体6aと回路基板6下面の接地導体との間で発生しており、接続部ではほぼ中心導体3bの表面積の分だけ容量成分を発生させる対向電極の面積が増大することになるが、本発明のように接続部で中心導体3bを薄肉化することにより中心導体3bの表面積が小さくなり、容量成分を発生させる対向電極の面積が減少して容量成分が小さくなる。
【0039】
また、中心導体3bの薄肉部3dの厚みがその残部の厚みの10%未満では、薄肉部3dが薄すぎて折れ等の破損が生じ、中心導体3bで高周波信号を伝送できなくなる可能性がある。50%を超える場合、薄肉部3dの接続部での容量成分の増加が大きくなり、接続部における信号線路のインピーダンスが大きく低下して、接続部における信号線路のインピーダンスが特性インピーダンスに比べ大幅に小さい値となり反射損失が大きくなる。
【0040】
また、薄肉部3dの線路方向に垂直な面における断面形状は、図3のような半円形状のみならず、四角形等様々の形状とし得る。さらに、薄肉部3dの上面は回路基板6の下面に略平行な平坦面であることが好ましい。この場合、薄肉部3dの上面から出た電気力線は上方に延びるのみで回路基板6下面の接地導体に結合することがないため、薄肉部3d上面が容量成分を生じる対向電極とはならない。即ち、薄肉部3d上面は容量成分の増加に全く寄与することがなくなるため、容量成分の低減に有効な構成となる。
【0041】
枠体2の貫通孔2c内に挿入固定される同軸コネクタプラグ9は、外部電気回路に接続された同軸ケーブル10と枠体2に嵌着された同軸コネクタ3とを接続するためのプラグである。
【0042】
そして、本発明の半導体パッケージは、半導体素子5の電極と回路基板6の上面に形成された線路導体6aとを電気的に接続し、線路導体6aと中心導体3bとを半田等の導電性接着材6bを介して電気的に接続し、しかる後、枠体2の上面にFe−Ni−Co合金等の金属から成る蓋体4を半田付け法やシームウエルド法により接合することにより製品としての半導体装置となる。この半導体装置は、基体1の対向する端部に設けられた貫通孔1bにネジを通してネジ止めすることで外部電気回路基板に実装される。また、同軸コネクタプラグ9と外部電気回路に接続された同軸ケーブル10とを接続することにより、内部に収容する半導体素子5が外部電気回路に電気的に接続され、半導体素子5が高周波信号で作動することとなる。
【0043】
そして、図4は本発明の半導体パッケージについて実施の形態の他の例を示す断面図であり、11は保持部材である。図4のように、保持部材11に設けられた、枠体2内外を貫通する貫通孔11bに、同軸コネクタ3を外側より挿着保持し、保持部材11を枠体2に嵌着させる。なお、図4において図1と同じ部位には同じ符号を付している。
【0044】
枠体2の側部には保持部材11が嵌着される取付部2dが形成されている。取付部2dは、枠体2内外を貫通する貫通孔であったり、枠体2の基体1との接合面側から逆U字型に切り欠いて枠体2内外を貫通する切欠き部であったり、枠体2の蓋体4との接合面側からU字型に切り欠いて枠体2内外を貫通する切欠き部であれば良い。
【0045】
保持部材11には、回路基板6を上面に設置するための棚部11aと、同軸コネクタ3を挿着するための貫通孔11bが設けられている。棚部11aには半田等の接合材6eを載置し、接合材6e上に線路導体6aと接地導体層6cとを具備した回路基板6を、接地導体層6c側の面(下面)が接合材6e側になるようにして設置する。貫通孔11bは枠体2外側より同軸コネクタ3が挿着されるように枠体2内側にかけて形成され、貫通孔11b内には同軸コネクタ3を嵌め込むとともに半田等の封着材8を貫通孔11bとの隙間に挿入する。中心導体3bの先端部は、回路基板6の上面に突出させ、中心導体3bの先端部と線路導体6a上面の端部との間に半田等の導電性接着材6bを載置する。
【0046】
しかる後、加熱して接合材6eと封着材8および導電性接着材6bを溶融させ、接合材6eにより回路基板6が棚部11aに強固に固定され、溶融した封着材8は毛細管現象により外周導体3aと貫通孔11bの内面との隙間に充填されることによって、外周導体3aが貫通孔11b内に半田等の封着材8を介して挿着され、導電性接着材6bにより中心導体3bと線路導体6aとが接続される。
【0047】
中心導体3bで伝送される高周波信号は、貫通孔11b,11c部において貫通孔11b,11cの中心軸によって伝送されることにより同軸線路を伝送され、保持部材11の枠体2内側の面から出て線路導体6aおよび導電性接着材6bに達した後は、マイクロストリップ線路となっている線路導体6a上を伝送される。この同軸線路とマイクロストリップ線路は所定の特性インピーダンス値に整合されている。導電性接着材6bによる接続部において、中心導体3bの先端部の位置、線路導体6aの位置、および導電性接着材6bの量により、信号線路のインピーダンスが所定値に設定されている。このようにして、半導体パッケージ内において、反射損失や透過損失等の伝送損失のない良好な信号線路が形成される。
【0048】
保持部材11の貫通孔11c内に挿入固定される同軸コネクタプラグ9は、外部電気回路に接続された同軸ケーブル10と保持部材11に挿着された同軸コネクタ3とを接続するためのプラグであり、その外周面はネジ状となっており、内周面にネジ切りを有する貫通孔11cにネジ止めされる。
【0049】
そして、本発明の半導体パッケージは、半導体素子5の電極と回路基板6の上面に被着された線路導体6aとをボンディングワイヤ7により電気的に接続し、しかる後、枠体2上面にFe−Ni−Co合金等の金属から成る蓋体4を半田付け法やシームウエルド法により接合することにより、製品としての半導体装置となる。この半導体装置は、基体1の対向する端部に設けられた貫通孔1bをネジ止めすることで外部電気回路基板に実装され、同軸コネクタプラグ9と外部電気回路に接続された同軸ケーブル10とを接続することにより、内部に収容する半導体素子5が外部電気回路に電気的に接続され、半導体素子5が高周波信号で作動することとなる。
【0050】
この構成において、同軸コネクタ3および回路基板6が保持部材11に保持され、保持部材11が枠体2に嵌着されて取り付けられる。基体1の端部を貫通孔1bにネジを通してネジ止め等して半導体パッケージを外部回路基板等に装着する際、枠体2に歪みが発生した場合においても、枠体2から同軸コネクタ3および回路基板6に伝わろうとする歪みは、保持部材11で分散および吸収される。従って、同軸コネクタ3および回路基板6に加わる応力や歪みを小さくすることができ、絶縁体3cと回路基板6にクラックが発生するのを防止できる。保持部材11で歪みを有効に分散させるためには、つまり単位体積当たりの変形を小さくさせかつ歪みを吸収させるためには、保持部材11の体積が大きいのがよく、保持部材11の厚みを枠体2より肉厚にするなどして体積を大きくする。
【0051】
図5は回路基板6の平面図であるが、好ましくは同図に示すように、線路導体6aは中心導体3bとの接続部が中心導体3bの幅の0.7〜0.9倍の幅狭部6fとされ、残部が中心導体3bと略同じ幅とされているのがよい。即ち、幅狭部6fを除く線路導体6aの幅をW1、幅狭部6fの幅をW2、中心導体3bの幅をdとしたとき、0.7d≦W2≦0.9d,W1>W2となっている。なお、W1とdについては、0.9d≦W1≦1.1dといった程度の範囲内で略同じ幅であればよい。
【0052】
この構成により、幅狭部6fを除く部分の線路導体6aを特性インピーダンス値に整合させ、幅狭部6f部においては特性インピーダンス値よりも高いインピーダンス値とすることができる。幅狭部6fと線路導体6aの残部との間で線路幅に段差が生じるが、この段差部については、幅狭部6fから幅の広い線路導体6aへ変化している傾斜部の線路導体6aに対する傾斜角度θは30〜60°として連続的に線路幅を変化させるのがよく、この場合反射損失による高周波信号の減衰を抑制することができる。
【0053】
また、図3に示すように、線路導体6aと中心導体3bとを接続することにより、接続部では信号線路が中心導体3b,線路導体6aおよび導電性接着材6bとなっている。線路導体6aのみが信号線路である場合と比して、信号線路の容量成分が増加し、接続部のインピーダンスが低下することとなる。従って、接続部における線路導体6aを幅狭部6fとして、幅狭部6f単体のインピーダンス値は特性インピーダンスより高い値とし、接続部における中心導体3bの厚みを接続部以外の残部における厚みの10〜50%とした薄肉部3dとし、接続部における信号線路の容量成分の増加を最小限に抑える。これにより、中心導体3bを接続して接続部のインピーダンスが低下しても、接続部を特性インピーダンスに略整合させることができる。また接続部は、導電性接着材6bの量を適宜調整して、信号線路のインピーダンスを整合している。このようにして、半導体パッケージ内において、反射損失や透過損失等の伝送損失の小さい良好な伝送特性の信号線路が形成される。
【0054】
本発明における高周波信号の好ましい周波数は5〜100GHz程度であり、この場合に高周波信号の伝送特性を良好なものとすることができる。
【0055】
なお、本発明は上記実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内であれば種々の変更は可能である。
【0056】
【発明の効果】
本発明は、枠体内面の貫通孔の下方の部位に半導体素子と中心導体とを電気的に接続する線路導体が上面に形成された回路基板を上面に設置した棚部が設けられており、中心導体が絶縁体より突出し、かつ中心導体の枠体内面から枠体内部側に0.03〜0.15mmの位置にある部位から回路基板に接続される先端までの部位の厚さがその残部の10〜50%とされていることから、中心導体の枠体内側に突出していない部分と、回路基板の線路導体との間のインピーダンスのギャップを小さくすることができ、高周波信号の入出力時における反射損失を極めて小さなものとすることができる。また、回路基板は枠体の内面の棚部に設置されるため、半導体パッケージが大幅に小型化されるという効果も有する。
【0057】
また本発明は、同軸コネクタの保持部材は、枠体外側より同軸コネクタが挿着されるように枠体内側にかけて貫通孔が形成され、枠体内側の貫通孔の下方の部位に半導体素子と中心導体とを電気的に接続する線路導体が上面に形成された回路基板を上面に設置した棚部が設けられており、中心導体が絶縁体より突出し、かつ中心導体の枠体内面から枠体内部側に0.03〜0.15mmの位置にある部位から回路基板に接続される先端までの部位の厚さがその残部の10〜50%とされていることから、基体をネジ止め等によって外部回路基板等に固定する際、枠体に歪みが発生した場合においても、枠体から同軸コネクタおよび回路基板に伝わろうとする歪みは保持部材で分散および吸収され、同軸コネクタの絶縁体と回路基板にクラックが発生するのを防止できる。その結果、同軸コネクタの絶縁体にクラックが発生するのを防止して半導体パッケージの気密の信頼性が向上するとともに、同軸コネクタの中心導体で伝送される高周波信号の伝送特性を向上させることができ、回路基板にクラックが発生するのを防止して線路導体の断線を防止し高周波信号の伝送特性を向上させ得る。また、回路基板は保持部材の枠体内側の棚部に設置されるため、半導体パッケージが大幅に小型化されるという効果も有する。
【0058】
本発明は、好ましくは、線路導体は中心導体との接続部が中心導体の幅の0.7〜0.9倍の幅狭部とされ、残部が中心導体と略同じ幅とされることにより、接続部のインピーダンスを特性インピーダンスに略整合させ、半導体パッケージ内の信号線路の接続部で高周波信号の反射損失をより低減させ、高周波信号を効率よく伝送することができる。
【0059】
本発明の半導体装置は、本発明の半導体素子収納用パッケージと、載置部に載置固定されるとともに同軸コネクタに線路導体を介して電気的に接続された半導体素子と、枠体の上面に接合された蓋体とを具備したことにより、上記本発明の作用効果を有する半導体パッケージを用いた信頼性の高い半導体装置となる。
【図面の簡単な説明】
【図1】本発明の半導体パッケージについて実施の形態の例を示す断面図である。
【図2】(b)〜(e)は本発明の半導体パッケージについて実施の形態の各種例を示し、半導体パッケージ内に収容された回路基板の接続部の線路方向に平行な面における部分断面図である。
【図3】本発明の半導体パッケージ内に収容された回路基板の接続部の線路方向に垂直な面における部分断面図である。
【図4】本発明の半導体パッケージについて実施の形態の他の例を示す断面図である。
【図5】本発明の半導体パッケージについて実施の形態の他の例を示し、半導体パッケージ内に収容された回路基板の平面図である。
【図6】従来の半導体パッケージの断面図である。
Claims (3)
- 上側主面に半導体素子を載置するための載置部を有する基体と、該基体の前記上側主面に前記載置部を囲繞するように接合され、側部に貫通孔または切欠き部から成る同軸コネクタの保持部材の取付部が設けられた枠体と、筒状の外周導体およびその中心軸に設置された中心導体ならびにそれらの間に介在させた絶縁体から成るとともに前記取付部に取り付けられた前記保持部材に保持された同軸コネクタとを具備した半導体素子収納用パッケージにおいて、前記保持部材は、前記枠体外側より前記同軸コネクタが挿着されるように前記枠体内側にかけて貫通孔が形成され、前記枠体内側の前記貫通孔の下方の部位に前記半導体素子と前記中心導体とを電気的に接続する線路導体が上面に形成された回路基板を上面に設置した棚部が設けられており、前記中心導体が前記絶縁体より突出し、かつ前記中心導体の前記枠体内面から前記枠体内部側に0.03〜0.15mmの位置にある部位から前記回路基板に接続される先端までの部位の厚さがその残部の10〜50%とされた薄肉部となっており、該薄肉部とその残部との間になだらかな形状の段差が形成されていることを特徴とする半導体素子収納用パッケージ。
- 前記線路導体は、前記中心導体との接続部が前記中心導体の幅の0.7〜0.9倍の幅狭部とされ、残部が前記中心導体と略同じ幅とされていることを特徴とする請求項1記載の半導体素子収納用パッケージ。
- 請求項1または請求項2記載の半導体素子収納用パッケージと、前記載置部に載置固定されるとともに前記同軸コネクタに前記線路導体を介して電気的に接続された半導体素子と、前記枠体の上面に接合された蓋体とを具備したことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001323786A JP3682010B2 (ja) | 2001-10-22 | 2001-10-22 | 半導体素子収納用パッケージおよび半導体装置 |
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Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
---|---|
JP2003133455A JP2003133455A (ja) | 2003-05-09 |
JP3682010B2 true JP3682010B2 (ja) | 2005-08-10 |
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Country Status (1)
Country | Link |
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A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
Effective date: 20040827 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
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A131 | Notification of reasons for refusal |
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|
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent (=grant) or registration of utility model |
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