JP3752473B2 - 半導体素子収納用パッケージおよび半導体装置 - Google Patents

半導体素子収納用パッケージおよび半導体装置 Download PDF

Info

Publication number
JP3752473B2
JP3752473B2 JP2002178424A JP2002178424A JP3752473B2 JP 3752473 B2 JP3752473 B2 JP 3752473B2 JP 2002178424 A JP2002178424 A JP 2002178424A JP 2002178424 A JP2002178424 A JP 2002178424A JP 3752473 B2 JP3752473 B2 JP 3752473B2
Authority
JP
Japan
Prior art keywords
circuit board
semiconductor element
conductor
recess
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002178424A
Other languages
English (en)
Other versions
JP2004022956A (ja
Inventor
啓之 田渕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP2002178424A priority Critical patent/JP3752473B2/ja
Publication of JP2004022956A publication Critical patent/JP2004022956A/ja
Application granted granted Critical
Publication of JP3752473B2 publication Critical patent/JP3752473B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item

Landscapes

  • Coupling Device And Connection With Printed Circuit (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、光通信やマイクロ波通信、ミリ波通信等の分野で使用される高い周波数で作動する各種半導体素子を収納し、信号入出力部に同軸コネクタを用いた半導体素子収納用パッケージおよび半導体装置に関する。
【0002】
【従来の技術】
従来、光通信分野で用いられる半導体素子や、マイクロ波帯,ミリ波帯等の高周波信号で駆動される各種半導体素子を収納する半導体素子収納用パッケージ(以下、半導体パッケージともいう)には、半導体素子と外部電気回路基板とを電気的に接続するための入出力端子として同軸コネクタが用いられている。
【0003】
この同軸コネクタを具備した半導体パッケージを図3に断面図で示す。同図において、21は基体、22は枠体、23は同軸コネクタ、24は蓋体、26は回路基板である。基体21は鉄(Fe)−ニッケル(Ni)−コバルト(Co)合金や銅(Cu)−タングステン(W)合金等の金属から成る略四角形の板状体であり、その上側主面の略中央部には、IC,LSI,半導体レーザ(LD),フォトダイオード(PD)等の半導体素子25を搭載して成る回路基板26を載置する載置部21aが形成されている。載置部21aには、半導体素子25が、例えばアルミナ(Al23)セラミックス等から成る回路基板26に搭載された状態で載置固定される。
【0004】
なお、回路基板26に搭載された半導体素子25は、その電極が、回路基板26に被着形成されている線路導体26aにボンディングワイヤ27等を介して電気的に接続されている。
【0005】
また、基体21の上側主面の外周部には載置部21aを囲繞するようにして枠体22が設けられており、枠体22は基体21とともにその内側に半導体素子25を収容する空所を形成する。この枠体22は、基体21と同様にFe−Ni−Co合金やCu−W合金等から成り、基体21と一体成形される、または基体21に銀ろう等のろう材を介してろう付けされる、またはシーム溶接等の溶接法により接合されることによって基体21の上側主面の外周部に設けられる。この枠体22の側部には同軸コネクタ23が嵌着される円形の貫通孔22aが形成されており、貫通孔22aに同軸コネクタ23を嵌め込んで半田等の封着材28を貫通孔22a内の隙間に挿入し、しかる後、加熱して封着材28を溶融させ、溶融した封着材28を毛細管現象により同軸コネクタ23と貫通孔22a内面との隙間に充填させることにより、同軸コネクタ23が貫通孔22aに封着材28を介して嵌着接合される。
【0006】
同軸コネクタ23は、Fe−Ni−Co合金等の金属から成る円筒状の外周導体23aの中心軸部分に、信号線路としてFe−Ni−Co合金等の金属から成る棒状の中心導体23bが絶縁体23cを介して固定されて成る。そして、接地導体としての外周導体23aが封着材28を介して枠体22に電気的に接続されており、特性インピーダンスに整合された同軸線路モードの信号線路を形成している。また、中心導体23bが半田等から成る導電性接着材26bを介して回路基板26の線路導体26aに電気的に接続される。線路導体26aは、所定の特性インピーダンスに整合されたマイクロストリップ線路となっている。
【0007】
そして、枠体22の上面に蓋体24をろう付け法やシームウエルド法等の溶接法によって接合し、基体21、枠体22および蓋体24から成る容器内部に半導体素子25を収容し気密に封止することによって製品としての半導体装置となる。
【0008】
なお、図3において、21bは基体21を外部電気回路基板等にネジ止めするための貫通孔、22bは同軸コネクタプラグ29を嵌め込むための貫通孔、29は同軸コネクタプラグ、30は外部電気回路に接続された同軸ケーブルである。
【0009】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体パッケージでは、線路導体26aを接地するための接地導体が回路基板26の線路導体26aに対向する面(下面)側に位置する基体21のみであり、線路導体26aを伝送する高周波信号(10GHz程度)がさらに高周波化された場合、接地導体が基体21のみでは接地導体の面積が不十分となり、線路導体26aにおいて高周波信号の反射等の伝送損失が発生し、高周波信号を効率よく伝送できなくなるという問題点があった。
【0010】
また、回路基板26の位置が中心導体23bに対して左右方向にずれると、中心導体23bに対して線路導体26aが左右方向にずれて、中心導体23bと線路導体26aとの接続部で高周波信号の特性インピーダンスが所定値から大きくずれ、高周波信号に反射等の伝送損失が発生するという問題点を有していた。
【0011】
従って、本発明は上記問題点に鑑み完成されたものであり、その目的は、高周波信号の伝送効率に優れた半導体パッケージを提供することである。
【0012】
【課題を解決するための手段】
本発明の半導体素子収納用パッケージは、上側主面に半導体素子を載置するための載置部を有する基体と、該基体の前記上側主面に前記載置部を囲繞するように接合され、側部に貫通孔が形成された金属製の枠体と、筒状の外周導体およびその中心軸に設置された中心導体ならびにそれらの間に介在させた絶縁体から成るとともに前記貫通孔に嵌着された同軸コネクタとを具備した半導体素子収納用パッケージにおいて、前記枠体の内面の前記貫通孔の下方の部位に棚部が設けられているとともに該棚部の上面に開口形状が略四角形で開口縁の対向する2辺が前記貫通孔の軸方向に略平行な凹部が形成されており、該凹部の開口縁の前記対向する2辺の前記貫通孔側の端部に半円状の切欠き部がそれぞれ形成されており、
前記凹部に前記半導体素子と前記中心導体とを電気的に接続する線路導体が上面に形成された回路基板が嵌め込まれていることを特徴とする。
【0013】
本発明の半導体素子収納用パッケージは、枠体の内面の貫通孔の下方の部位に棚部が設けられているとともに棚部の上面に開口形状が略四角形で開口縁の対向する2辺が貫通孔の軸方向に略平行な凹部が形成されており、凹部の開口縁の対向する2辺の貫通孔側の端部に半円状の切欠き部がそれぞれ形成されており、凹部に半導体素子と中心導体とを電気的に接続する線路導体が上面に形成された回路基板が嵌め込まれていることから、回路基板を棚部に設置する際の位置決めの作業性が大幅に向上し、また、中心導体に対する線路導体の位置ずれを防ぐことができ、中心導体と線路導体との接続部における高周波信号の伝送特性を向上させることができる。その結果、線路導体で伝送される高周波信号がさらに高周波化された場合にも、高周波信号の伝送特性を良好にすることができる。
【0014】
また、凹部の貫通孔の軸方向に略平行な対向する2辺の貫通孔側の端部に半円状の切欠き部がそれぞれ形成されていることにより、凹部に回路基板を嵌めこんでロウ材等の接合材で接合する際に、接合材の溜りを切欠き部に形成することができるので、回路基板をより強固に接合することができる。また、切欠き部を設けない場合に比べ、回路基板の側面が凹部の側面に接合している長さを短くでき、回路基板に加わる棚部との熱膨張差による応力を緩和することもできる。その結果、回路基板が凹部から剥離したり、回路基板にクラック等が発生するのを防止でき、半導体素子を駆動させる高周波信号を回路基板を介して確実に伝送させることができる。
【0015】
本発明の半導体装置は、上記本発明の半導体素子収納用パッケージと、前記載置部に載置固定されるとともに前記同軸コネクタに前記線路導体を介して電気的に接続された半導体素子と、前記枠体の上面に接合された蓋体とを具備したことを特徴とする。
【0016】
本発明の半導体装置は、上記の構成により、上記本発明の半導体素子収納用パッケージを用いた信頼性の高いものとなる。
【0017】
【発明の実施の形態】
本発明の半導体素子収納用パッケージについて以下に詳細に説明する。図1は本発明の半導体パッケージについて実施の形態の一例を示す断面図、図2は図1の半導体パッケージの要部拡大断面図であり、これらの図において1は基体、2は枠体、3は同軸コネクタ、4は蓋体である。
【0018】
本発明の半導体パッケージは、上側主面に半導体素子5を載置するための載置部1aを有する基体1と、基体1の上側主面に載置部1aを囲繞するように接合され、側部に貫通孔2bが形成された金属製の枠体2と、筒状の外周導体3aおよびその中心軸に設置された中心導体3bならびにそれらの間に介在させた絶縁体3cから成るとともに貫通孔2bに嵌着された同軸コネクタ3とを具備している。そして、枠体2の内面の貫通孔2bの下方の部位に棚部2aが設けられているとともに棚部2aの上面に開口形状が略四角形で開口縁の対向する2辺が貫通孔2bの軸方向に略平行な凹部2cが形成されており、凹部2cの開口縁の対向する2辺の貫通孔2b側の端部に半円状の切欠き部2dがそれぞれ形成されており、凹部2cに半導体素子5と中心導体3bとを電気的に接続する線路導体6aが上面に形成された回路基板6が嵌め込まれている。
【0019】
本発明の基体1は、Fe−Ni−Co合金やCu−W合金等の金属からなる略四角形の板状体であり、その上側主面の略中央部にはIC,LSI,LD,PD等の半導体素子5を載置する載置部1aが形成されている。
【0020】
なお、半導体素子5は、その電極が回路基板6の上面に形成されている線路導体6aにボンディングワイヤ7等を介して電気的に接続されている。
【0021】
また、基体1の上側主面の外周部には載置部1aを囲繞するようにして枠体2が設けられており、枠体2は基体1とともにその内側に半導体素子5を収容する空所を形成する。この枠体2は、基体1と同様にFe−Ni−Co合金やCu−W合金等の金属から成り、基体1と一体成形されることによって、または基体1に銀ろう等のろう材を介してろう付けされたり、シーム溶接等の溶接法により接合されることによって、基体1の上側主面の外周部に設けられる。
【0022】
枠体2の内面の棚部2aに設けられた回路基板6は、その下面に接地導体層6cが形成されている。そして、棚部2aの凹部2cの底面に半田等の接合材6eを載置し、接合材6eの上に回路基板6を接地導体層6c側の面(下面)が接合材6e側になるようにして嵌め込み載置する。しかる後、接合材6eを加熱して溶融させ、凹部2cの底面および切欠き部2dに濡れ広がるようにし、棚部2a上面の凹部2cに回路基板6を接合し固定する。これにより、切欠き部2dに接合材6eの溜りを形成することができ、棚部2aの凹部2cと回路基板6との接合強度を強固なものとすることができる。
【0023】
正方形や長方形の略四角形の回路基板6の一辺の長さは0.5〜3mm程度である。また、回路基板6の厚みは0.2〜3mmが好適である。0.2mm未満では、回路基板6が薄すぎるため、回路基板6自体の強度が弱くなりすぎて、凹部2cに嵌め込み接合すると熱膨張差による応力でクラックが発生したり、また、半導体素子5と線路導体6aとをボンディングワイヤ7等で電気的に接続する際に、回路基板6にクラック等の破損が生じ易くなる。3mmを超えると、回路基板6が厚くなりすぎて、線路導体6aから接地導体層6cまでの距離が大きくなり、線路導体6aに高周波信号を伝送させる際に線路導体6aを適切なインピーダンス値とすることができなくなり、高周波信号を無駄なく伝送させるのが困難になる。
【0024】
枠体2の貫通孔2bに挿入固定される同軸コネクタ3は、半導体パッケージ内部に収容する半導体素子5を外部の同軸ケーブル9に電気的に接続するものであり、Fe−Ni−Co合金等の金属から成る円筒状の外周導体3aの中心軸に同じくFe−Ni−Co合金等の金属から成る中心導体3bが絶縁体3cを介して固定された構造をしている。この同軸コネクタ3は、外周導体3aが枠体2の貫通孔2bに封着材8を介して、また中心導体3bが回路基板6の線路導体6aに半田等の導電性接着材6bを介してそれぞれ電気的に接続されている。
【0025】
本発明では、棚部2aの上面に形成された凹部2cに回路基板6が嵌め込まれて接合されることから、線路導体6aと中心導体3bとの接続部(以下、単に「接続部」といえば線路導体6aと中心導体3bとの接続部をいう)の位置を安定化させ、接続部における高周波信号の伝送特性を常に良好にすることができる。
【0026】
また、図2(a),(b)に示すように、棚部2a上面の開口形状が略四角形の凹部2cに略四角形の回路基板6が嵌め込まれており、回路基板6の上面の中央部に半導体素子5と中心導体3bとを電気的に接続する線路導体6aが、回路基板6の側面および凹部2cの側面に略平行に形成されている。なお、線路導体6aに略平行な凹部2cの側面とは線路導体6aの線路方向に略平行な側面である。
【0027】
また、凹部2cの形状は、回路基板6を正確に位置決めして嵌め込むためには回路基板6の外形寸法より僅かに大きな内形寸法を有する略四角形が好ましい。この場合、回路基板6を凹部2cに上方から落とし込むようにして嵌入することができ、回路基板6の嵌め込みおよび位置決めを容易に行なうことができる。その結果、回路基板6を棚部2aに設置する作業性がより向上するとともに、棚部2aに対する回路基板6の位置ずれを防ぐことができる。
【0028】
また本発明において、図2(b)に示すように、凹部2cの開口縁の対向する2辺の貫通孔2b側の端部に半円状の切欠き部2dがそれぞれ形成されている。この切欠き部2dに回路基板6を接合するための接合材6eの溜りを形成することができ、回路基板6を凹部2cに強固に接合できる。また、凹部2cをエンドミル等の工具を用いて金属加工によって形成する際に、半円状の切欠き部2dを工具の逃げとすることができ、凹部2cの貫通孔2b側の隅部に工具の刃先形状の削り残しが発生するのを防止できる。従って、切欠き部2dがない場合には凹部2cの貫通孔2b側の隅部に削り残しによる傾斜部等が形成されるが、そのような傾斜部等がないため、回路基板6を凹部2cの貫通孔2b側の端まで入れることができ、回路基板6を凹部2cの所望の位置に載置することが可能となり、接続部の位置を安定化させ、接続部における高周波信号の伝送特性を常に良好にできる。
【0029】
切欠き部2dの半径は0.1〜1mmであるのが良く、0.1mm未満では、切欠き部2dに回路基板6を接合するための接合材6eの溜りを十分に形成することができないため、回路基板6を凹部2cに強固に接合することができなくなる。1mmを超えると、凹部2cの切欠き部2dが形成された2側面とそれに対向する回路基板6の2側面との接合長さが十分に確保できないため、線路導体6aを十分に接地できなくなるとともに、回路基板6の位置ずれを招き、接続部がずれて高周波信号の伝送特性を良好に保つことが困難になる。
【0030】
本発明では、図2(a)のように、凹部2cの深さを回路基板6の厚さと略同じにして、回路基板6周囲の棚部2a上面を線路導体6aと略面一とすることが好ましい。これにより、棚部2aの上面が線路導体6aの両側に等間隔をもって配置された同一面接地導体として機能し、線路導体6aと棚部2aとでコプレーナ構造とすることができる。線路導体6aをコプレーナ構造とすることによって、線路導体6aを伝送する高周波信号の伝送特性をさらに良好にすることができる。
【0031】
また、上記のように線路導体6aをコプレーナ構造とする場合、凹部2cの深さを回路基板6の厚さよりも若干(0.3mm程度以下)深くしてもよい。この場合にも、棚部2aの上面が線路導体6aに対する同一面接地導体としてより有効に機能する。
【0032】
また、線路導体6aに略平行な凹部2cの側面間の間隔を0.5〜2mm程度と小さくすることにより、数10GHzの高周波信号が回路基板6において共振を起こすのを防ぐことができる。このように回路基板を小型化することにより、半導体パッケージを小型化することもできる。
【0033】
そして、本発明の半導体パッケージは、半導体素子5の電極と回路基板6の上面の線路導体6aとをボンディングワイヤ7により電気的に接続し、しかる後、枠体2の上面にFe−Ni−Co合金等の金属から成る蓋体4を半田付け法やシームウエルド法により接合することにより、製品としての半導体装置となる。この半導体装置は、基体1の対向する一対の端部に設けられた貫通孔1bをネジ止めすることで外部電気回路基板に実装され、同軸コネクタプラグ9と外部電気回路に接続された同軸ケーブル10とを接続することにより、半導体パッケージ内部に収容した半導体素子5が外部電気回路に電気的に接続され、半導体素子5が高周波信号で作動することとなる。
【0034】
なお、本発明は上述の実施の形態に限定されず、本発明の要旨を逸脱しない範囲内で種々の変更を施すことは何等差し支えない。
【0035】
【発明の効果】
本発明の半導体素子収納用パッケージは、上側主面に半導体素子を載置するための載置部を有する基体と、基体の上側主面に載置部を囲繞するように接合され、側部に貫通孔が形成された金属製の枠体と、筒状の外周導体およびその中心軸に設置された中心導体ならびにそれらの間に介在させた絶縁体から成るとともに貫通孔に嵌着された同軸コネクタとを具備し、枠体の内面の貫通孔の下方の部位に棚部が設けられているとともに棚部の上面に開口形状が略四角形で開口縁の対向する2辺が貫通孔の軸方向に略平行な凹部が形成されており、凹部の開口縁の対向する2辺の貫通孔側の端部に半円状の切欠き部がそれぞれ形成されており、凹部に半導体素子と中心導体とを電気的に接続する線路導体が上面に形成された回路基板が嵌め込まれていることにより、回路基板を棚部に設置する際の位置決めの作業性が大幅に向上し、また、中心導体に対する線路導体の位置ずれを防ぐことができ、中心導体と線路導体との接続部における高周波信号の伝送特性を向上させることができる。その結果、線路導体で伝送される高周波信号がさらに高周波化された場合にも、高周波信号の伝送特性を良好にすることができる。
【0036】
また、凹部に回路基板を嵌めこんでロウ材等の接合材で接合する際に、接合材の溜りを切欠き部に形成することができるので、回路基板をより強固に接合することができる。また、切欠き部を設けない場合に比べ、回路基板の側面が凹部の側面に接合している長さを短くでき、回路基板に加わる棚部との熱膨張差による応力を緩和することもできる。その結果、回路基板が凹部から剥離したり、回路基板にクラック等が発生するのを防止でき、半導体素子を駆動させる高周波信号を回路基板を介して確実に伝送させることができる。
【0037】
本発明の半導体装置は、上記本発明の半導体素子収納用パッケージと、載置部に載置固定されるとともに同軸コネクタに線路導体を介して電気的に接続された半導体素子と、枠体の上面に接合された蓋体とを具備したことにより、上記本発明の半導体素子収納用パッケージを用いた信頼性の高いものとなる。
【図面の簡単な説明】
【図1】本発明の半導体素子収納用パッケージについて実施の形態の例を示す断面図である。
【図2】(a)は本発明の半導体素子収納用パッケージにおける枠体の棚部について実施の形態の例を示す断面図、(b)は凹部に回路基板を嵌め込んだ棚部の平面図である。
【図3】従来の半導体素子収納用パッケージの断面図である。
【符号の説明】
1:基体
1a:載置部
2:枠体
2a:棚部
2b:貫通孔
2c:凹部
2d:切欠き部
3:同軸コネクタ
3a:外周導体
3b:中心導体
3c:絶縁体
5:半導体素子
6:回路基板
6a:線路導体

Claims (2)

  1. 上側主面に半導体素子を載置するための載置部を有する基体と、該基体の前記上側主面に前記載置部を囲繞するように接合され、側部に貫通孔が形成された金属製の枠体と、筒状の外周導体およびその中心軸に設置された中心導体ならびにそれらの間に介在させた絶縁体から成るとともに前記貫通孔に嵌着された同軸コネクタとを具備した半導体素子収納用パッケージにおいて、前記枠体の内面の前記貫通孔の下方の部位に棚部が設けられているとともに該棚部の上面に開口形状が略四角形で開口縁の対向する2辺が前記貫通孔の軸方向に略平行な凹部が形成されており、該凹部の開口縁の前記対向する2辺の前記貫通孔側の端部に半円状の切欠き部がそれぞれ形成されており、前記凹部に前記中心導体と前記半導体素子とを電気的に接続する線路導体が上面に形成された回路基板が嵌め込まれていることを特徴とする半導体素子収納用パッケージ。
  2. 請求項1記載の半導体素子収納用パッケージと、前記載置部に載置固定されるとともに前記同軸コネクタに前記線路導体を介して電気的に接続された半導体素子と、前記枠体の上面に接合された蓋体とを具備したことを特徴とする半導体装置。
JP2002178424A 2002-06-19 2002-06-19 半導体素子収納用パッケージおよび半導体装置 Expired - Fee Related JP3752473B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002178424A JP3752473B2 (ja) 2002-06-19 2002-06-19 半導体素子収納用パッケージおよび半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002178424A JP3752473B2 (ja) 2002-06-19 2002-06-19 半導体素子収納用パッケージおよび半導体装置

Publications (2)

Publication Number Publication Date
JP2004022956A JP2004022956A (ja) 2004-01-22
JP3752473B2 true JP3752473B2 (ja) 2006-03-08

Family

ID=31176150

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002178424A Expired - Fee Related JP3752473B2 (ja) 2002-06-19 2002-06-19 半導体素子収納用パッケージおよび半導体装置

Country Status (1)

Country Link
JP (1) JP3752473B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4969490B2 (ja) * 2007-08-30 2012-07-04 京セラ株式会社 基板保持部材及びパッケージ、並びに電子装置
JP5225825B2 (ja) * 2008-12-17 2013-07-03 新光電気工業株式会社 半導体素子収納用パッケージの製造方法及び半導体装置の製造方法
JP6166101B2 (ja) * 2013-05-29 2017-07-19 京セラ株式会社 光半導体素子収納用パッケージおよびこれを備えた実装構造体
JP6829106B2 (ja) * 2017-02-22 2021-02-10 京セラ株式会社 電子部品実装用基板、電子部品実装用パッケージおよび電子装置
CN116722335B (zh) * 2023-08-09 2023-10-27 成都华兴大地科技有限公司 一种垂直过渡结构及应用

Also Published As

Publication number Publication date
JP2004022956A (ja) 2004-01-22

Similar Documents

Publication Publication Date Title
JP3752473B2 (ja) 半導体素子収納用パッケージおよび半導体装置
JP4903738B2 (ja) 電子部品収納用パッケージおよび電子装置
JP3619473B2 (ja) 半導体素子収納用パッケージ
JP3619479B2 (ja) 半導体素子収納用パッケージおよび半導体装置
JP2003163512A (ja) 半導体素子収納用パッケージおよび半導体装置
JP3574798B2 (ja) 半導体素子収納用パッケージおよび半導体装置
JP3663349B2 (ja) 半導体素子収納用パッケージ
JP3686855B2 (ja) 回路基板および半導体素子収納用パッケージ並びにそれを用いた半導体装置
JP3716199B2 (ja) 半導体素子収納用パッケージおよび半導体装置
JP4139165B2 (ja) 半導体素子収納用パッケージ用入出力端子および半導体素子収納用パッケージならびに半導体装置
JP3619445B2 (ja) 半導体素子収納用パッケージ
JP3716173B2 (ja) 回路基板およびそれを用いた半導体素子収納用パッケージ
JP3652287B2 (ja) 半導体素子収納用パッケージおよび半導体装置
JP3682012B2 (ja) 半導体素子収納用パッケージおよび半導体装置
JP3619478B2 (ja) 半導体素子収納用パッケージおよび半導体装置
JP3682010B2 (ja) 半導体素子収納用パッケージおよび半導体装置
JP2003124368A (ja) 半導体素子収納用パッケージおよび半導体装置
JP3686853B2 (ja) 半導体素子収納用パッケージおよび半導体装置
JP2003163301A (ja) 半導体素子収納用パッケージおよび半導体装置
JP3659328B2 (ja) 半導体素子収納用パッケージ
JP3825343B2 (ja) 半導体素子収納用パッケージおよび半導体装置
JP2003347468A (ja) 半導体素子収納用パッケージおよび半導体装置
JP3686858B2 (ja) 半導体素子収納用パッケージおよび半導体装置
JP3686854B2 (ja) 半導体素子収納用パッケージおよび半導体装置
JP2004146406A (ja) 半導体素子収納用パッケージ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041115

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051125

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20051206

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20051212

R150 Certificate of patent or registration of utility model

Ref document number: 3752473

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091216

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101216

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101216

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111216

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111216

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121216

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131216

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees