JP3652279B2 - 半導体素子収納用パッケージおよび半導体装置 - Google Patents
半導体素子収納用パッケージおよび半導体装置 Download PDFInfo
- Publication number
- JP3652279B2 JP3652279B2 JP2001193746A JP2001193746A JP3652279B2 JP 3652279 B2 JP3652279 B2 JP 3652279B2 JP 2001193746 A JP2001193746 A JP 2001193746A JP 2001193746 A JP2001193746 A JP 2001193746A JP 3652279 B2 JP3652279 B2 JP 3652279B2
- Authority
- JP
- Japan
- Prior art keywords
- line conductor
- circuit board
- conductor layer
- semiconductor element
- conductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
- Non-Reversible Transmitting Devices (AREA)
Description
【発明の属する技術分野】
本発明は、高周波信号で作動する半導体素子を収納するための半導体素子収納用パッケージに関する。
【0002】
【従来の技術】
従来、光通信分野で使用されたり、マイクロ波帯,ミリ波帯等の高周波信号を用いる各種半導体素子を収納する半導体素子収納用パッケージ(以下、半導体パッケージという)には、半導体素子を電気的に接地するための導体パターンとしての線路導体が設けられている。このような半導体パッケージを図4に断面図で示す。同図において、21は基体、22は金属製の枠体、26は回路基板である。
【0003】
基体21は鉄(Fe)−ニッケル(Ni)−コバルト(Co)合金や銅(Cu)−タングステン(W)等の金属から成る略四角形状の板状体であり、その上側主面には、IC,LSI,半導体レーザ(LD),フォトダイオード(PD)等の半導体素子25と回路基板26−A,26−Bが載置固定される。回路基板26−A,26−Bの下面には、接地導体層26c−A,26c−Bが被着されており、銀(Ag)ろう、Ag−銅(Cu)ろう等のろう材や半田によって接地導体層26cと載置部21aが強固に接着される。
【0004】
なお、半導体素子25は、その電極が回路基板26に被着されている第1の線路導体26aと第2の線路導体26bにそれぞれボンディングワイヤ27a,27bを介して電気的に接続されている。
【0005】
基体21の上側主面の外周部には載置部21aを囲繞するようにして枠体22が立設されており、枠体22は基体21とともにその内側に半導体素子25を収容する空所を形成する。枠体22は基体21と同様にFe−Ni−Co合金やCu−Wの焼結材等から成り、基体21と一体成形される、または基体21にAgろう,Ag−Cuろう等のろう材を介してろう付けされる、またはシーム溶接法等の溶接法により接合されることによって、基体21の上側主面の外周部に立設される。
【0006】
枠体22の側面には同軸コネクタ23が嵌着される貫通孔22aが形成されており、貫通孔22a内に同軸コネクタ23を嵌め込むとともに半田等の封着材を貫通孔22a内の隙間に挿入し、しかる後、加熱して封着材を溶融させ、溶融した封着材を毛細管現象により同軸コネクタ23と貫通孔22aの内面との隙間に充填させることによって、同軸コネクタ23が貫通孔22a内に封着材を介して嵌着接合される。この同軸コネクタ23は、中心軸部分に信号線路としてFe−Ni−Co合金等の金属から成る棒状の中心導体23aが固定されている。中心導体23aが半田等から成る導電性接着材を介して回路基板26−Aの第1の線路導体26aに電気的に接続される。同軸コネクタ23には、外部電気回路(図示せず)に接続された同軸ケーブル(図示せず)が装着されることにより、半導体パッケージ内部に収納された半導体素子25が同軸コネクタ23の中心導体23aを介して外部電気回路に電気的に接続される。
【0007】
第2の線路導体26bは、図5に要部拡大平面図を示すように、回路基板26−Bの第2の線路導体26bの延長部の端面に設けられた導体層26dを介して、接地導体層26c−Bに電気的に接続される。第2の線路導体26bには抵抗部28が設けられている。この抵抗部28は、第2の線路導体26bを流れて接地導体層26c−Bに接地される、高周波信号成分を含む終端用信号を、電気エネルギーから熱エネルギーに変換し、接地導体層26c−Bからの終端用信号の反射によるノイズを抑制して電気的に接地するものである。
【0008】
または、導体層26dを設ける代わりに、図6に要部拡大平面図を示すように、第2の線路導体26bの抵抗部28と、ボンディングワイヤ27bが接続された側と反対側の回路基板26の側面との間に貫通孔26eを設け、その貫通孔26e内面に導体層を設けることによって、第2の線路導体26bを接地導体層26c−Bに電気的に接続する構成が提案されている(特開平10−51069号公報参照)。
【0009】
最後に、基体21、枠体22から成る容器内部に半導体素子25を収容し、枠体22の上面に蓋体24をろう付け法やシームウエルド法等の溶接法により接合し、容器内部を気密に封止することによって製品としての半導体装置となる。
【0010】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体パッケージにおいては、回路基板26−Bに設けた第2の線路導体26bを伝わる終端用信号の高周波化が進むと、第2の線路導体26bに設けられた抵抗部28において、終端用信号の電気エネルギーを熱エネルギーに変換することが困難になってきた。そのため、第2の線路導体26bを伝送する終端用信号を確実に接地できなくなり、第2の線路導体26bを伝わる終端用信号によって接地導体層26c−Bからの反射によるノイズが発生し、そのノイズが半導体素子25に入り込んで半導体素子25に誤動作を発生させるという問題点を有していた。
【0011】
特に、上記問題点は、光通信分野で使用されたりマイクロ波帯,ミリ波帯等の高周波信号を用いる各種半導体素子を組み込んだ半導体装置の高速情報処理化が進み、第1の線路導体26aおよび第2の線路導体26bを介して半導体素子25に入出力される信号がより高周波領域になると、より顕著となっていた。
【0012】
従って、本発明は上記問題点に鑑み完成されたものであり、その目的は、半導体素子の終端用電極に終端用信号の高周波信号成分の反射によるノイズが入り込んで半導体素子が誤作動を起こすのを防ぐことにより、信頼性の高いものとすることである。
【0013】
【課題を解決するための手段】
本発明の半導体パッケージは、上側主面に半導体素子を載置するための載置部を有する基体と、前記上側主面の外周部に前記載置部を囲繞するように接合され、内面に回路基板が載置された棚部を有する枠体とを具備した半導体素子収納用パッケージにおいて、前記回路基板は、その上面に、一端が前記半導体素子に電気的に接続され他端が前記上面の縁部に達しておりかつ途中に高周波信号成分を終端させるための抵抗部を設けた接地用の線路導体と、前記線路導体を取り囲むように前記回路基板の前記上面の全周にわたって形成されているとともに前記線路導体の前記他端に接続された同一面接地導体層とが形成され、下面に接地導体層が形成されており、側面に切欠き部が形成されており、かつ該切欠き部の内面に前記線路導体の前記他端と前記接地導体層とを電気的に接続する導体層が形成されていることを特徴とする。また、本発明の半導体パッケージは、上側主面に半導体素子を載置するための載置部を有する基体と、前記上側主面の外周部に前記載置部を囲繞するように接合され、内面に回路基板が載置された棚部を有する枠体とを具備した半導体素子収納用パッケージにおいて、前記回路基板は、その上面に一端が前記半導体素子に電気的に接続され他端が前記上面の縁部に達しておりかつ途中に高周波信号成分を終端させるための抵抗部を設けた接地用の線路導体が形成され、下面に接地導体層が形成されており、側面に前記線路導体より幅の広い切欠き部が形成されており、かつ該切欠き部の内面に前記線路導体の前記他端と前記接地導体層とを電気的に接続する導体層が形成されていることを特徴とする。また、本発明の半導体パッケージは、好ましくは、前記回路基板の前記上面の前記切欠き部の周縁部に、前記線路導体と前記導体層とを電気的に接続する周縁部導体層が形成されていることを特徴とする。
【0014】
本発明は、回路基板の側面に上下面を貫通するとともに上面側開口に線路導体の他端が達している切欠き部が形成されており、かつ切欠き部の内面に線路導体の他端と接地導体層とを電気的に接続する導体層が形成されていることから、線路導体を伝送する終端用信号のうち抵抗部において電気エネルギーから熱エネルギーに変換しきれないものを、切欠き部の内面に形成された導体層において枠体に向けて放射させることにより、終端用信号を確実に接地することができ、線路導体の他端における終端用信号の高周波信号成分の反射を減少させることができる。
【0015】
本発明において、好ましくは、前記切欠き部は前記線路導体よりも幅広であることを特徴とする。
【0016】
本発明は、上記の構成により、抵抗部で電気的に接地しきれない終端用信号を切欠き部の内面に形成された導体層において、枠体に向けて終端用信号を放射し易くなる。即ち、線路導体に設けられた抵抗部において電気エネルギーから熱エネルギーに変換しきれない終端用信号を放射させることによって、終端用信号をより確実に接地させることができる。
【0017】
また本発明において、好ましくは、前記回路基板の上面に前記線路導体を取り囲むように形成されるとともに前記線路導体の他端側に接続された同一面接地導体層が形成されていることを特徴とする。
【0018】
本発明は、上記の構成により、線路導体の他端において線路導体を伝送する終端用信号を電気的に接地させるための接地導体層の面積を拡大できるため、線路導体から接地導体層に向けての終端用信号の伝送をスムーズに行なうことができ、他端における終端用信号の高周波信号成分の反射を有効に減少させることができる。また、線路導体に略平行にかつ取り囲むように同一面接地導体層が設けられていることから、線路導体から同一面接地導体層に終端用信号の高周波信号成分を空間を介して短絡させることができ、線路導体において終端用信号を減衰させてより確実に接地することができる。即ち、線路導体を進行する終端用信号は、線路導体の他端側に向かって同一面接地導体層に空間を介して短絡されながら進行するため、他端側にいくにつれて大幅に減衰されることとなる。
【0019】
本発明は、このような構成により、線路導体を伝わる終端用信号の高周波信号成分によって反射によるノイズが発生してそのノイズが半導体素子に入り込むのを防止し、その結果半導体素子を正常に作動させ得る。
【0020】
本発明の半導体装置は、上記本発明の半導体素子収納用パッケージと、前記載置部に載置されるとともに前記回路基板の前記線路導体の一端に電気的に接続された前記半導体素子と、前記枠体の上面に接合された蓋体とを具備したことを特徴とする。
【0021】
本発明は、このような構成により、本発明の半導体パッケージを用いた信頼性の高い半導体装置を提供できる。
【0022】
【発明の実施の形態】
本発明の半導体パッケージについて以下に詳細に説明する。図1は本発明の半導体パッケージについて実施の形態の一例を示す断面図であり、1は基体、2は枠体、6は回路基板である。
【0023】
本発明の枠体2は、Fe−Ni−Co合金等の金属やCu−Wの焼結材等から成る枠状体である。枠体2の内面には、回路基板6−A,6−Bを搭載するための棚部2b−A,2b−Bがそれぞれ形成される。回路基板6−A,6−Bの下面には接地導体層6c−A,6c−Bが被着されており、Agろう,Ag−Cuろう等のろう材や金(Au)−錫(Sn)半田や鉛(Pb)−Sn半田等の半田等によって接地導体層6cと棚部2bが強固に接着される。
【0024】
半導体素子5は、その電極が回路基板6の上面に被着形成されている第1の線路導体6aおよび第2の線路導体6bにそれぞれボンディングワイヤ7a,7bを介して電気的に接続されている。
【0025】
回路基板6は、例えばAl2O3セラミックスから成る場合、以下のようにして作製される。まず、Al2O3,酸化珪素(SiO2),酸化カルシウム(CaO),酸化マグネシウム(MgO)等の原料粉末に適当な有機バインダや可塑剤,分散剤,溶剤等を添加混合して泥漿状となす。これを従来周知のドクターブレード法でシート状となすことによってセラミックグリーンシートを得る。しかる後、このセラミックグリーンシートに適当な打ち抜き加工を施す、または、Al2O3,SiO2,CaO,MgO等の原料粉末を金型に充填しプレス成型することによって、所定の形状に成形する。そのセラミックグリーンシートの上面に第1の線路導体6a、接地用の第2の線路導体6bおよび接地導体層6cとなる金属ペーストを印刷塗布し、還元雰囲気中で約1600℃の温度で焼成することによって製作される。
【0026】
第1の線路導体6a、第2の線路導体6bおよび接地導体層6cとなる金属ペーストは、W,モリブデン(Mo),マンガン(Mn)等の高融点金属粉末に適当な有機バインダや溶剤を添加混合してペースト状となしたものを従来周知のスクリーン印刷法で印刷することにより、セラミックグリーンシートまたはセラミックスの成形体に印刷塗布される。
【0027】
なお、第1の線路導体6a、第2の線路導体6bおよび接地導体層6cは薄膜形成法によって形成されていても良く、その場合、第1の線路導体6a、第2の線路導体6bおよび接地導体層6cは窒化タンタル(Ta2N),ニクロム(Ni−Cr合金),チタン(Ti),パラジウム(Pd),白金(Pt)−Au等から成り、セラミックグリーンシートを焼成した後に形成される。
【0028】
また、枠体2は基体1とともにその内側に半導体素子5を収容する空所を形成する。この枠体2は、基体1と同様にFe−Ni−Co合金やCu−Wの焼結材等から成り、基体1と一体成形される、または基体1に銀ろう等のろう材を介してろう付けされる、またはシーム溶接法等の溶接法により接合されることによって基体1の上側主面の外周部に立設される。
【0029】
なお、枠体2は上記のような金属から成るか、またはセラミックス等の誘電体材料から成りかつその表面にメタライズ層等の導体層が形成されているのが好ましい。この場合、後述するように、第2の線路導体6bを伝送する終端用信号のうち抵抗部8において電気エネルギーから熱エネルギーに変換しきれないものを、切欠き部16の内面に形成された導体層16bで枠体2に向けて放射させることにより、枠体2で終端用信号を確実に接地させることができる。
【0030】
枠体2の側面には同軸コネクタ3が嵌着される貫通孔2aが形成されており、貫通孔2a内には同軸コネクタ3を嵌め込むとともにAu−Sn半田やPb−Sn半田等の封着材を貫通孔2aとの隙間に挿入し、しかる後、加熱して封着材を溶融させ、溶融した封着材は毛細管現象により同軸コネクタ3と貫通孔2aの内面との隙間に充填されることによって、同軸コネクタ3が貫通孔2a内に半田等の封着材を介して嵌着接合される。
【0031】
同軸コネクタ3は、半導体パッケージの内部に収容する半導体素子5を外部電気回路に接続された同軸ケーブルに電気的に接続させるものであり、Fe−Ni−Co合金等の金属から成る円筒形等の筒状の外周導体に、ガラス等の絶縁体が充填され中心軸にFe−Ni−Co合金等の金属から成る中心導体3aが固定されて成る。中心導体3aが半田等から成る導電性接着材を介して回路基板6−Aの第1の線路導体6aに電気的に接続される。この同軸コネクタ3に、外部より同軸ケーブルが装着されることによって、内部に収納された半導体素子5が同軸コネクタ3の中心導体3aを介して外部電気回路に電気的に接続される。そして、半導体素子5の電極と回路基板6の上面に形成された第1の線路導体6aとがボンディングワイヤ7aにより電気的に接続され、第1の線路導体6aと中心導体3aとが半田等の導電性接着材を介して電気的に接続される。
【0032】
また、回路基板6−Bの上面に形成された第2の線路導体6bは、図2に示すように、一端が半導体素子5に電気的に接続され、他端が回路基板6−Bの上面の縁部に達しており、かつ途中に抵抗部8が設けられ、下面に接地導体層6c−Bが形成されている。また、回路基板6−Bの側面に上下面を貫通するとともに上面側開口に線路導体6bの他端が達している切欠き部16が形成されており、かつ切欠き部16の内面に線路導体6bの他端と接地導体層6c−Bとを電気的に接続する導体層16bが形成されている。また、好ましくは、切欠き部16の幅が線路導体6bよりも幅広である場合、線路導体6bの他端において、切欠き部16の周縁部に線路導体6bと導体層16bとを電気的に接続するための周縁部導体層(第2の導体層)16aが形成されていてもよい。このようにして、第2の線路導体6bが切欠き部16の内面に設けられた導体層16bを介して接地導体層6c−Bに電気的に接続される。
【0033】
図2に示したように、第2の線路導体6bの他端において切欠き部16が設けられ、第2の線路導体6bの他端から切欠き部16の内面および接地導体層6c−Bにかけて導体層16bが形成されていることから、第2の線路導体6bを伝送する終端用信号のうち抵抗部8において電気エネルギーから熱エネルギーに変換しきれないものを、切欠き部16の内面に形成された導体層16bで枠体2に向けて放射させることにより、終端用信号を確実に接地させることができる。その結果、第2の線路導体6bの他端における終端用信号の高周波信号成分の反射を有効に減少させることができる。
【0034】
第2の線路導体6bの途中に設けられた抵抗部8は、Ta2N,Ni−Cr合金等から成り、回路基板6に印刷塗布された後に焼成されるか、薄膜形成法により形成され、所望の抵抗値を有する厚み、幅、形状になるように形成される。抵抗値を微小調整するために、抵抗部8の一部をレーザ加工によって除去することもできる。
【0035】
本発明において、好ましくは、切欠き部16の幅が第2の線路導体6bより幅広であるのが良く、この場合、第2の線路導体6bを伝送する終端用信号のうち抵抗部8で電気エネルギーから熱エネルギーに変換しきれないものを、切欠き部16の内面に形成された導体層16bで枠体2に向けて放射させ易くする。これにより、終端用信号をより確実に接地させることができ、第2の線路導体6bの他端における終端用信号の高周波信号成分の反射を有効に減少させ得る。
【0036】
また好ましくは、図3のように、回路基板6−Bの上面に第2の線路導体6bに略平行にかつ取り囲むように形成されるとともに第2の線路導体6bの他端側に接続された同一面接地導体層17を形成することにより、第2の線路導体6bの他端で第2の線路導体6bを伝送する終端用信号を電気的に接地するための接地導体層の面積を拡大できる。そのため、第2の線路導体6bから接地導体層に向けての終端用信号の伝送をスムーズに行なうことができ、第2の線路導体6bの他端における終端用信号の高周波信号成分の反射を有効に減少させ得る。
【0037】
また、第2の線路導体6bに略平行にかつ取り囲むように同一面接地導体層17が設けられているため、第2の線路導体6bから同一面接地導体層17に終端用信号の高周波信号成分を空間および間隙を介して短絡させることができ、第2の線路導体6bにおいて終端用信号を減衰させてより確実に接地させることができる。
【0038】
この場合、同一面接地導体層17は、回路基板6−Bの上面に第2の線路導体6bを取り囲むように設けられるが、好ましくは、回路基板6−Bの上面の略全周に設けられるのがよく、同一面接地導体層17から高周波信号成分が枠体2に向けて放射され易くなる。即ち、第2の線路導体6bに設けられた抵抗部8において接地しきれない終端用信号を放射させることによって、終端用信号をより確実に接地することができる。
【0039】
このようにして、第2の線路導体6bを伝わる終端用信号をより確実に接地することができ、第2の線路導体6bを伝わる終端用信号の高周波信号成分によって接地導体層6c−Bからの反射によるノイズが発生しそのノイズが半導体素子5に入り込んで誤動作するのを防止し、半導体素子5を正常に作動させ得る。
【0040】
そして、枠体2の上面にFe−Ni−Co合金等の金属から成る蓋体4を半田付けやシームウエルド法により接合することにより、製品としての半導体装置となる。蓋体4により、容器内部に収容した半導体素子5を気密に収容し、半導体素子5を長期にわたり正常かつ安定に作動させることができる。この半導体装置は、基体1が外部電気回路基板に実装され、同軸コネクタ3と外部電気回路に接続された同軸ケーブルとを接続することにより、内部に収容した半導体素子5が外部電気回路に電気的に接続され、半導体素子5が高周波信号で作動することとなる。
【0041】
本発明において、半導体素子5に入出力される高周波信号の好ましい周波数は5〜20GHz程度であり、この場合に高周波信号の伝送特性を良好なものとすることができる。
【0042】
【実施例】
以下に本発明の実施例について説明する。
【0043】
(実施例)
本発明の実施例と比較例について、第2の線路導体6bの伝送特性を以下のように解析した。伝送特性の解析は、図7(a)〜(f)に示す6種類の解析モデルについて行なった。これらの解析モデルは、図1の構成をモデル化したものである。即ち、回路基板6が回路基板6−A,回路基板6−Bから成りそれぞれ棚部2b−A,2b−Bに搭載された構成をモデル化したものである。
【0044】
図7(a)は、本発明の実施例の回路基板で、切欠き部16を設けた解析モデル(モデルA)であり、切欠き部16の幅がW=0.5mmの場合である。(b)は、モデルAにおいて切欠き部16の幅がW=1.0mmの場合である。(c)は、モデルAにおいて切欠き部16の幅がW=2.0mmの場合である。(d)は、比較例の構成であり、第2の線路導体26bと接地導体層26c−Bとを回路基板26側面に設けた導体層26dにより電気的に導通させた場合の解析モデル(モデルB)である。(e)は、比較例の構成であり、第2の線路導体26bと接地導体層26c−Bを直径0.5mmの貫通孔26eの内面に設けた導体層により電気的に導通させた場合の解析モデル(モデルC)である。(f)は、切欠き部16の幅がW=2.0mmであり、第2の線路導体6bを取り囲むように同一面接地導体層17が設けられた場合の解析モデル(モデルD)である。
【0045】
各解析モデルにおいて、回路基板6−B(26−B)(厚さ1.0mm)はアルミナセラミックス(比誘電率εr=9.4)からなり、回路基板6−B(26−B)の上面にはTa2Nから成る50Ωの抵抗部8(28)を有する線路導体6b(26b)を形成した。そして、ボンディングワイヤ7b(27b)が接続される側と反対側の回路基板6−Bの側面の第2の線路導体6b(26b)を延長した部位に、切欠き部16と導体層16b、または導体層26dを形成した。また、図7(e)では、抵抗部28とボンディングワイヤ27bが接続される側と反対側の回路基板26の側面との間に貫通孔26eを設け、貫通孔26e内面に導体層を形成したことにより、第2の線路導体26bを回路基板26の下面の接地導体層26c−Bに電気的に接続した。
【0046】
各解析モデルでは、半導体素子5の終端用電極の両脇に接地用電極が設けられているものについてモデル化しているため、その接地用電極にボンディングワイヤ7b(27b)を介して接続される接地電極層を、回路基板6−B(26−B)の上面の縁部で第2の線路導体6b(26b)の両側に形成した。その接地電極層は、回路基板6(26)の側面に設けられた配線導体を介して接地導体層6c−Bに電気的に接続されるようにした。
【0047】
また各解析モデルにおける、基体1(11)の材質はFe−Ni−Co合金、枠体2(22)の材質はFe−Ni−Co合金、ボンディングワイヤ7b(27b)の材質はAuであり、それぞれ同様の材質から成るものとし、回路基板6−B(26−B)、第2の線路導体6b(26b)、切欠き部16、接地電極層および同一面接地導体層17の詳細な寸法は、それぞれ図7(a)〜(f)に示す通りとした(単位はmm)。これらの解析モデルに対し、0〜20GHzの周波数帯域について、第2の線路導体6b(26b)を伝送する終端用信号の反射損失をシミュレーションにより求めた。
【0048】
図8は各解析モデルの反射損失のグラフである。同図において、モデルAとモデルBとの比較を行なうと、周波数が5〜20GHzの場合、従来のモデルBに比べ、本発明のモデルAで切欠き部16の幅W=1.0mm,2.0mmにおいて反射損失が改善されていることがわかる。
【0049】
モデルAとモデルBの解析結果の比較において、各解析モデルを構成する各部材は、それぞれ同様の材質から成っており、第2の線路導体6b(26b)部、接地導体層6c(26c)部、導体層6d(26d)部および高抵抗部8(28)に起因する伝送損失は同じとみなせることから、各解析モデルの伝送損失の違いは、切欠き部16と切欠き部16内面の導体層16bの有無、切欠き部16の幅Wに基づくものとみなせる。
【0050】
従って、本発明のモデルAで切欠き部16の幅WがW=1.0mm,2.0mmの場合は、従来のモデルBに比べ、5〜20GHzの反射特性に優れた良好な信号線路を構成することがわかった。これは、切欠き部16と切欠き部16内面に導体層16bを設けることによって、第2の線路導体6bを伝送する終端用信号のうち抵抗部8において電気エネルギーから熱エネルギーに変換しきれないものを、導体層16bで枠体2に向けて放射させることにより終端用信号を確実に接地させて、第2の線路導体6bの他端での終端用信号の反射を減少できたためである。ここで、切欠き部16の幅がW=0.5mmの場合、切欠き部16の幅が狭く終端用信号を放射させる機能を十分発揮できず、反射特性を改善できなかったものと考えられる。
【0051】
このことから、終端用信号を放射させる機能を発揮させるためには、切欠き部16の幅を適切な大きさとする必要がある。図8の結果より、切欠き部16の幅Wが広い場合に反射特性が良いと考えられ、線路導体6bの幅以上であるのが好ましいことが判った。
【0052】
また、本発明のモデルAで切欠き部16の幅WがW=0.5mmの場合と比較例の構成のモデルCとを比較すると、モデルAの反射特性が優れていた。これは、回路基板6−B(26−B)上面の第2の線路導体6b(26b)と下面の接地導体層6c−B(26c−B)との電気的接続は、内面に導体層を設けた貫通孔26eによって行なうよりも、内面に導体層16bを設けた切欠き部16を介して行なう方が良く、導体層16bが終端用信号を放射させて反射特性を改善できたと考えられる。
【0053】
また、本発明のモデルDは、モデルAの切欠き部16の幅WをW=2.0mmとしたモデルにおいて、回路基板6−B上面の略全周に第2の線路導体6bを取り囲むように形成されるとともに第2の線路導体6bの他端側に接続された同一面接地導体層17を設けたものであり、モデルA以上に反射特性が改善された。
【0054】
これは、第2の線路導体6bの他端で、第2の線路導体6bを伝送する終端用信号を接地させるための接地導体層6c−Bの面積を拡大でき、第2の線路導体6bから接地導体層6c−Bに向けての終端用信号の伝送をスムーズに行なうことができ、他端における終端用信号の反射を減少させることができたためと考えられる。また、同一面接地導体層17により、第2の線路導体6bから同一面接地導体層17に終端用信号を空間および間隙を介して短絡させることができ、第2の線路導体6bにおいて終端用信号を減衰させて確実に接地させることができたためであると考えられる。さらに、第2の線路導体6bに設けられた抵抗部8で接地しきれない終端用信号を同一面接地導体層17において枠体2に向けて放射させることにより、終端用信号をより確実に接地させることができたためと考えられる。
【0055】
上述のように終端用信号を確実に接地することで、モデルDが終端用信号の最も良好な反射特性を有すると考えられる。このような、終端用信号を確実に接地することによる反射特性の向上は終端用信号の周波数が高くなるほど重要である。
【0056】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内であれば種々の変更は可能である。
【0057】
【発明の効果】
本発明は、半導体パッケージ内面の棚部に載置された回路基板は、その上面に一端が半導体素子に電気的に接続され他端が上面の周縁部に達しているとともに途中に抵抗部を設けた接地用の線路導体が形成され、下面に接地導体層が形成されており、側面に上下面を貫通するとともに上面側開口に線路導体の他端が達している切欠き部が形成されており、かつ切欠き部の内面に線路導体の他端と接地導体層とを電気的に接続する導体層が形成されていることにより、線路導体を伝送する終端用信号のうち抵抗部で電気エネルギーから熱エネルギーに変換しきれないものを、切欠き部の内面に形成された導体層で枠体に向けて放射させることにより、終端用信号を確実に接地させることができ、線路導体の他端における終端用信号の高周波信号成分の反射を有効に減少させることができる。
【0058】
本発明は、好ましくは切欠き部が線路導体よりも幅広であるようにすることにより、抵抗部で電気的に接地しきれない終端用信号を、切欠き部の内面の導体層で枠体に向けて放射させ易くすることによって、終端用信号をより確実に接地させることができる。
【0059】
また好ましくは、回路基板の上面に線路導体を取り囲むように形成されるとともに線路導体の他端側に接続された同一面接地導体層が形成されることにより、線路導体の他端において終端用信号を接地させるための接地導体層の面積を拡大できるため、線路導体から接地導体層に向けての終端用信号の伝送をスムーズに行なうことができ、線路導体の他端における終端用信号の高周波信号成分の反射を有効に減少させ得る。また、線路導体から同一面接地導体層に終端用信号の高周波信号成分を空間および間隙を介して短絡させることができ、線路導体において終端用信号を減衰させてより確実に接地することができる。さらに、線路導体に設けられた抵抗部で接地しきれない終端用信号を同一面接地導体層で枠体に向けて放射させることによって、終端用信号をより確実に接地させ得る。
【0060】
従って、線路導体を伝送する終端用信号の高周波信号成分によって反射によるノイズが発生しそのノイズが半導体素子に入り込むのを防止し、半導体素子を正常に作動させることが可能となる。
【0061】
本発明の半導体装置は、本発明の半導体素子収納用パッケージと、棚部に載置された回路基板と、載置部に載置されるとともに回路基板の線路導体の一端に電気的に接続された半導体素子と、枠体の上面に接合された蓋体とを具備したことにより、上記本発明の作用効果を有する半導体パッケージを用いた信頼性の高いものとなる。
【図面の簡単な説明】
【図1】本発明の半導体パッケージについて実施の形態の例を示す断面図である。
【図2】本発明の半導体パッケージ内に収容された回路基板の要部拡大平面図である。
【図3】本発明の半導体パッケージ内に収容された回路基板の要部拡大平面図である。
【図4】従来の半導体パッケージの断面図である。
【図5】従来の半導体パッケージ内に収容された回路基板の要部拡大平面図である。
【図6】従来の半導体パッケージ内に収容された回路基板の要部拡大平面図である。
【図7】(a)〜(c),(f)は本発明の半導体パッケージの回路基板の各実施例を示し、(d),(e)は比較例の半導体パッケージにおける回路基板の各例を示すものであり、(a)は本発明の回路基板の解析モデル(モデルA)の平面図、(b)は本発明の回路基板の解析モデル(モデルAの他の例)の平面図、(c)は本発明の回路基板の解析モデル(モデルAの他の例)の平面図、(d)は比較例の回路基板の解析モデル(モデルB)の平面図、(e)は比較例の回路基板の解析モデル(モデルC)の平面図、(f)は本発明の回路基板の解析モデル(モデルD)の平面図である。
【図8】図7のモデルA〜Dについて反射損失の解析結果を示すグラフである。
【符号の説明】
1:基体
1a:載置部
2:枠体
2b:棚部
4:蓋体
5:半導体素子
6:回路基板
6b:第2の線路導体
6c:接地導体層
8:抵抗部
16:切欠き部
16b:導体層
17:同一面接地導体層
Claims (4)
- 上側主面に半導体素子を載置するための載置部を有する基体と、前記上側主面の外周部に前記載置部を囲繞するように接合され、内面に回路基板が載置された棚部を有する枠体とを具備した半導体素子収納用パッケージにおいて、前記回路基板は、その上面に、一端が前記半導体素子に電気的に接続され他端が前記上面の縁部に達しておりかつ途中に高周波信号成分を終端させるための抵抗部を設けた接地用の線路導体と、前記線路導体を取り囲むように前記回路基板の前記上面の全周にわたって形成されているとともに前記線路導体の前記他端に接続された同一面接地導体層とが形成され、下面に接地導体層が形成されており、側面に切欠き部が形成されており、かつ該切欠き部の内面に前記線路導体の前記他端と前記接地導体層とを電気的に接続する導体層が形成されていることを特徴とする半導体素子収納用パッケージ。
- 上側主面に半導体素子を載置するための載置部を有する基体と、前記上側主面の外周部に前記載置部を囲繞するように接合され、内面に回路基板が載置された棚部を有する枠体とを具備した半導体素子収納用パッケージにおいて、前記回路基板は、その上面に一端が前記半導体素子に電気的に接続され他端が前記上面の縁部に達しておりかつ途中に高周波信号成分を終端させるための抵抗部を設けた接地用の線路導体が形成され、下面に接地導体層が形成されており、側面に前記線路導体より幅の広い切欠き部が形成されており、かつ該切欠き部の内面に前記線路導体の前記他端と前記接地導体層とを電気的に接続する導体層が形成されていることを特徴とする半導体素子収納用パッケージ。
- 前記回路基板の前記上面の前記切欠き部の周縁部に、前記線路導体と前記導体層とを電気的に接続する周縁部導体層が形成されていることを特徴とする請求項2記載の半導体素子収納用パッケージ。
- 請求項1〜3のいずれかに記載の半導体素子収納用パッケージと、前記載置部に載置されるとともに前記回路基板の前記線路導体の前記一端に電気的に接続された前記半導体素子と、前記枠体の上面に接合された蓋体とを具備したことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001193746A JP3652279B2 (ja) | 2001-06-26 | 2001-06-26 | 半導体素子収納用パッケージおよび半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001193746A JP3652279B2 (ja) | 2001-06-26 | 2001-06-26 | 半導体素子収納用パッケージおよび半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003007883A JP2003007883A (ja) | 2003-01-10 |
JP3652279B2 true JP3652279B2 (ja) | 2005-05-25 |
Family
ID=19031970
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001193746A Expired - Fee Related JP3652279B2 (ja) | 2001-06-26 | 2001-06-26 | 半導体素子収納用パッケージおよび半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3652279B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3690656B2 (ja) * | 2001-04-20 | 2005-08-31 | 京セラ株式会社 | 半導体素子収納用パッケージおよび半導体装置 |
JP3720726B2 (ja) * | 2001-04-20 | 2005-11-30 | 京セラ株式会社 | 半導体素子収納用パッケージおよび半導体装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0787130B2 (ja) * | 1990-09-17 | 1995-09-20 | ヒロセ電機株式会社 | 高周波用終端抵抗器 |
JPH04188652A (ja) * | 1990-11-19 | 1992-07-07 | Shinko Electric Ind Co Ltd | 高周波素子用パッケージの製造方法と高周波素子用パッケージ |
JPH06318804A (ja) * | 1993-05-10 | 1994-11-15 | Mitsubishi Electric Corp | 無反射終端器 |
JPH08279704A (ja) * | 1995-04-04 | 1996-10-22 | Advantest Corp | 終端器用抵抗素子 |
JPH1174705A (ja) * | 1997-08-29 | 1999-03-16 | Oki Electric Ind Co Ltd | マイクロ波回路 |
JP2000349179A (ja) * | 1999-06-03 | 2000-12-15 | Sumitomo Metal Electronics Devices Inc | 高周波デバイス用パッケージの構造 |
JP2000357755A (ja) * | 1999-06-15 | 2000-12-26 | Sumitomo Metal Electronics Devices Inc | 高周波デバイス用パッケージ |
-
2001
- 2001-06-26 JP JP2001193746A patent/JP3652279B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003007883A (ja) | 2003-01-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6825986B2 (ja) | 配線基板、電子部品収納用パッケージおよび電子装置 | |
JP5241609B2 (ja) | 構造体,接続端子,パッケージ、並びに電子装置 | |
JP4874177B2 (ja) | 接続端子及びこれを用いたパッケージ並びに電子装置 | |
JP4903738B2 (ja) | 電子部品収納用パッケージおよび電子装置 | |
JP3652279B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
JP3690656B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
JP3720726B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
JP4789636B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
JP3652278B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
JP3981645B2 (ja) | 入出力端子および半導体素子収納用パッケージならびに半導体装置 | |
JP4210207B2 (ja) | 高周波用配線基板 | |
JP5235612B2 (ja) | パッケージ及び電子装置 | |
JP4522010B2 (ja) | 入出力端子および半導体素子収納用パッケージおよび半導体装置 | |
JP3702241B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
JP4164011B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
JP2006128323A (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
JP3805272B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
JP3780509B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
JP3840160B2 (ja) | 高周波素子収納用パッケージ | |
JP3934971B2 (ja) | 回路基板、半導体素子収納用パッケージおよび半導体装置 | |
JP2007149955A (ja) | 高周波用終端抵抗基板および電子装置 | |
JP3934972B2 (ja) | 回路基板、半導体素子収納用パッケージおよび半導体装置 | |
JP2008085699A (ja) | 高周波用終端抵抗基板および電子装置 | |
JP3914764B2 (ja) | 光半導体装置 | |
JP4206321B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040427 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040525 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040726 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041122 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050119 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050208 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050222 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 3652279 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090304 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090304 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100304 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110304 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110304 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120304 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120304 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130304 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130304 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140304 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |