JP3702241B2 - 半導体素子収納用パッケージおよび半導体装置 - Google Patents
半導体素子収納用パッケージおよび半導体装置 Download PDFInfo
- Publication number
- JP3702241B2 JP3702241B2 JP2002086697A JP2002086697A JP3702241B2 JP 3702241 B2 JP3702241 B2 JP 3702241B2 JP 2002086697 A JP2002086697 A JP 2002086697A JP 2002086697 A JP2002086697 A JP 2002086697A JP 3702241 B2 JP3702241 B2 JP 3702241B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- line conductor
- conductor
- circuit board
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Semiconductor Lasers (AREA)
Description
【発明の属する技術分野】
本発明は、高周波信号で作動する半導体素子を収納するための半導体素子収納用パッケージに関する。
【0002】
【従来の技術】
従来、マイクロ波帯やミリ波帯等の高周波信号を用いる各種半導体素子を収納する半導体素子収納用パッケージ(以下、半導体パッケージともいう)には、半導体素子を電気的に接続するための導体パターンとしての線路導体が設けられている。このような半導体パッケージの断面図および上面図を図3に示す。同図において、31は基体、32は金属製の枠体、34は蓋体、36は回路基板である。
【0003】
基体31は鉄(Fe)−ニッケル(Ni)−コバルト(Co)合金や銅(Cu)−タングステン(W)等の金属から成る略四角形状の板状体であり、その上側主面の略中央部には、IC,LSI,半導体レーザ(LD),フォトダイオード(PD)等の半導体素子35を搭載して成る回路基板36を載置する載置部31aが形成されている。載置部31aには、半導体素子35が、例えばアルミナ(Al2O3),窒化アルミニウム(AlN),ムライト(3Al2O3−2SiO2)等のセラミックスから成る回路基板36に搭載された状態で載置固定される。
【0004】
回路基板36の下面には、接地導体層36dが被着されており、銀(Ag)ろう,
Ag−銅(Cu)ろう等のろう材や半田によって接地導体層36dと載置部31aが強固に接着固定される。
【0005】
回路基板36に搭載された半導体素子35は、その電極が回路基板36に被着されている第1の線路導体36aおよび第2の線路導体36bにそれぞれボンディングワイヤ37a,37bを介して電気的に接続されている。
【0006】
さらに、第2の線路導体36bと接地導体36cとは、高抵抗体部38を介して終端接続されており、接地導体36cは接地導体36eを介して接地導体層36dに接続されている。このように第2の線路導体36bの終端を高抵抗体部38を介して接地導体36cに接続することにより、第2の線路導体36bに流れる高周波信号の反射を防ぎ、半導体素子35が誤動作するのを防いでいる。
【0007】
基体31の上側主面の外周部には載置部31aを囲繞するようにして枠体32が立設されており、枠体32は基体31とともにその内側に半導体素子35を収容する空所を形成する。枠体32は基体31と同様にFe−Ni−Co合金やCu−Wの焼結材等から成り、基体31と一体成形されるか、または基体31にAgろう、Ag−Cuろう等のろう材を介してろう付けされるか、またはシーム溶接法等の溶接法により接合されることによって基体31の上側主面の外周部に立設される。
【0008】
枠体32の側面にはグラスビーズ33が嵌着される貫通孔32aが形成されており、貫通孔32a内にグラスビーズ33を嵌め込むとともに半田等の封着材を貫通孔32a内の隙間に挿入し、しかる後、加熱して封着材を溶融させ、溶融した封着材を毛細管現象によりグラスビーズ33と貫通孔32aの内壁との隙間に充填させることによって、グラスビーズ33が貫通孔32a内に封着材を介して嵌着接合される。
【0009】
グラスビーズ33には、中心軸部分に信号線路としてFe−Ni−Co合金等の金属から成る棒状の中心導体33aが固定されている。中心導体33aは半田等から成る導電性接着材を介して回路基板36の第1の線路導体36aに電気的に接続される。このグラスビーズ33には、外部電気回路(図示せず)に接続された同軸ケーブル(図示せず)が装着されることによって、内部に収納された半導体素子35がグラスビーズ33の中心導体33aを介して外部電気回路に電気的に接続されることとなる。
【0010】
最後に、基体31および枠体32から成る容器内部に半導体素子35を収容し、枠体32の上面に蓋体34をろう付け法やシームウエルド法等の溶接法により接合し、容器内部を気密に封止することによって製品としての半導体装置となる。
【0011】
【発明が解決しようとする課題】
しかしながら、従来の半導体パッケージにおいては、半導体素子35の高周波化が進むにつれ、第2の線路導体36bおよび接地導体36c間に形成される高抵抗体部38の抵抗値のバラツキが原因となって、高抵抗体部38での高周波信号の反射によるノイズが発生し、そのノイズが半導体素子35内に入り込んで、半導体素子35の誤動作を発生させるといった問題点が発生していた。
【0012】
また、マイクロ波帯やミリ波帯等の高周波信号においては、高抵抗体部38から接地導体層36dまでに形成される接地導体36cおよび36eのインダクタンス成分によって、高抵抗体部38から見たインピーダンス値が変動し、高抵抗体部38が所望の終端特性を得られないという新たな問題が発生してきた。
【0013】
さらに、第2の線路導体36bの端部と高抵抗体部38との間の長さが使用する高周波信号の波長の1/2に等しくなる領域において、第2の線路導体36b上に共振による定在波が発生し、所望の終端特性が得られないといった問題点も発生してきた。
【0014】
本発明は上記問題点に鑑み完成されたものであり、その目的は、半導体素子の終端用電極に終端用信号の高周波信号成分が反射して入り込んで半導体素子が誤作動を起こすのを防ぐことができる、信頼性の高い半導体素子収納用パッケージおよびこれを用いた半導体装置を提供することにある。
【0015】
【課題を解決するための手段】
本発明の半導体素子収納用パッケージは、上側主面に半導体素子および回路基板を載置するための載置部を有する基体と、前記載置部に載置された前記回路基板と、前記上側主面の外周部に前記載置部を囲繞するように接合された枠体とを具備して成り、前記回路基板の上面に線路導体および該線路導体を取り囲む接地導体が形成されており、前記線路導体は一端が半導体素子に、他端が高抵抗体部を介して前記接地導体に電気的に接続されており、前記高抵抗体部は前記一端より前記半導体素子の使用周波数の高周波信号の波長の1/2未満の距離の前記線路導体の両側に略線対称に配設されているとともに、前記接地導体と離間し且つ前記線路導体の前記他端の端面に前記線路導体の特性インピーダンスと整合のとれた減衰用抵抗体部を設けたことを特徴とするものである。
【0016】
本発明の半導体素子収納用パッケージによれば、回路基板の上面に線路導体およびこの線路導体を取り囲む接地導体が形成されていることから、高抵抗体部をこの接地導体に直接接続することによって、高抵抗体部から接地導体までの寄生インダクタンス成分や寄生キャパシタンス成分を低減することができる。このような寄生インダクタンス成分や寄生キャパシタンス成分は周波数に依存してインピーダンス値を変動させるため、高抵抗体部から接地導体までの寄生インダクタンス成分や寄生キャパシタンス成分を低減できることにより線路導体の他端側に接続された高抵抗体部から見た線路導体のインピーダンス値の変動を小さくすることができ、その結果、半導体素子の終端用電極に接続される線路導体について高周波帯域までも安定した終端特性を得ることが可能となる。
【0017】
さらに、線路導体の他端を接地導体に電気的に接続する高抵抗体部を、線路導体を挟んでその両側に略線対称に2個以上配設したことにより、高抵抗体部の1つ当りに要求される抵抗値のバラツキの範囲を緩和することができると同時に、高抵抗体部に発生する寄生インダクタンス成分を低減することができるため、線路導体について高周波帯域まで使用可能な終端抵抗を得ることが可能となる。
【0018】
さらにまた、高抵抗体部を半導体素子に接続される側の線路導体の一端より半導体素子の使用周波数の高周波信号の波長の1/2未満の距離に配設することにより、線路導体の一端と高抵抗体部との接続部との間に発生する高周波信号に対する共振現象を使用周波数よりも高周波側へとシフトさせることができるため、使用周波数において共振現象が発生することがなく、使用周波数の高周波信号に対して良好な伝送特性を得ることが可能となる。
【0019】
そして、線路導体の高抵抗体部が接続された他端の端面に線路導体の特性インピーダンスと整合のとれた減衰用抵抗体部を設けたことにより、高抵抗体部で終端しきれない場合の高周波信号をこの減衰用抵抗体部でもって効果的に減衰させることができ、より効果的にノイズを抑制することが可能となる。
【0020】
従って、本発明の半導体素子収納用パッケージは、以上のような構成により、線路導体を伝わる高周波信号の反射によるノイズや共振が発生することを防止し、半導体素子を正常に作動させることができる。
【0021】
また、本発明の半導体装置は、上記構成の本発明の半導体素子収納用パッケージと、前記回路基板上に載置された前記半導体素子と、前記枠体の上面に接合された蓋体とを具備したことを特徴とするものである。
【0022】
本発明の半導体装置によれば、このような構成により、半導体素子の終端用電極に終端用信号の高周波信号成分が反射して入り込んで半導体素子が誤作動を起こすのを防ぐことができる、信頼性の高い半導体装置を提供することができる。
【0023】
【発明の実施の形態】
本発明の半導体素子収納用パッケージについて以下に詳細に説明する。図1は本発明の半導体素子収納用パッケージの実施の形態の一例を示す断面図および上面図であり、1は基体、2は枠体、4は蓋体、6は回路基板である。
【0024】
基体1は、Fe−Ni−Co合金等の金属やCu−Wの焼結材等から成る略四角形の板状体であり、そのインゴットに圧延加工や打ち抜き加工等の従来周知の金属加工法、または射出成形と切削加工等を施すことによって、所定の形状に製作される。基体1の上側主面の略中央部には、IC,LSI,LD,PD等の半導体素子5を載置するための載置部1aが形成されており、載置部1aには半導体素子5が、例えばAl2O3,AlN,3Al2O3−2SiO2等のセラミックスから成る回路基板6に搭載された状態で載置固定される。回路基板6の下面には接地導体層6dが被着形成されており、Agろう,Ag−Cuろう等のろう材やAu−Sn半田,Pb−Sn半田等の半田によって接地導体層6dと載置部1aとが強固に接着固定される。
【0025】
半導体素子5は、その電極が回路基板6の上面に被着形成されている第1の線路導体6aおよび第2の線路導体6bにそれぞれボンディングワイヤ7a,7bを介して電気的に接続される。
【0026】
回路基板6は、例えばAl2O3セラミックスから成る場合、以下のようにして作製される。まず、Al2O3,酸化珪素(SiO2),酸化カルシウム(CaO),酸化マグネシウム(MgO)等の原料粉末に適当な有機バインダや可塑剤,分散剤,溶剤等を添加混合して泥漿状となす。これを従来周知のドクターブレード法でシート状となすことによってセラミックグリーンシートを得る。しかる後、このセラミックグリーンシートに適当な打ち抜き加工を施す、または、Al2O3,SiO2,CaO,MgO等の原料粉末を金型に充填しプレス成型することによって、所定の形状に成形する。そのセラミックグリーンシートに上面の第1の線路導体6a,第2の線路導体6bおよび上面の接地導体6c,端面の接地導体6e,下面の接地導体層6dとなる金属ペーストを印刷塗布し、還元雰囲気中で約1600℃の温度で焼成することによって製作される。
【0027】
第1の線路導体6a,第2の線路導体6bおよび接地導体6c,6e,接地導体層6dとなる金属ペーストは、W,モリブデン(Mo),マンガン(Mn)等の高融点金属粉末に適当な有機バインダや溶剤を添加混合してペースト状となしたものを従来周知のスクリーン印刷法を採用して印刷することにより、セラミックグリーンシートまたはセラミックスの成形体に印刷塗布される。
【0028】
なお、第1の線路導体6a,第2の線路導体6bおよび接地導体6c,6e,接地導体層6dは薄膜形成法によって形成されていても良く、第1の線路導体6a,第2の線路導体6bおよび接地導体6c,6e,接地導体層6dは、窒化タンタル(Ta2N),ニクロム(Ni−Cr合金),チタン(Ti),パラジウム(Pd),白金(Pt),Au等から形成され、セラミックグリーンシートを焼成した後に形成される。
【0029】
また、基体1の上側主面の外周部には載置部1aを囲繞するようにして枠体2が立設するように接合されており、枠体2は基体1とともにその内側に半導体素子5を収容する空所を形成する。この枠体2は、基体1と同様にFe−Ni−Co合金やCu−Wの焼結材等から成り、基体1と一体成形される、または基体1にAgろう等のろう材を介してろう付けされる、またはシーム溶接法等の溶接法により接合されることによって、基体1の上側主面の外周部に立設される。
【0030】
なお、枠体2は上記のような金属から成るか、またはセラミックス等の誘電体材料から成りかつその表面にメタライズ層等の導体層が形成されているのが好ましい。このように枠体2を形成した場合には、内部の半導体素子5によって発生する放射ノイズまでも効果的に接地することができ、さらに半導体素子5の動作を安定化させることが可能となる。
【0031】
また、外部より半導体素子5に駆動信号等を入力させる入出力端子として、例えばグラスビーズ3が用いられ、以下のようにして枠体2に設置される。まず、枠体2の側面にグラスビーズ3が嵌着される貫通孔2aを形成し、貫通孔2a内にグラスビーズ3を嵌め込むとともにAu−Sn半田やPb−Sn半田等の封着材を貫通孔2aとの隙間に挿入する。しかる後、加熱して封着材を溶融させ、溶融した封着材を毛細管現象によりグラスビーズ3と貫通孔2aの内壁との隙間に充填することによって、グラスビーズ3が貫通孔2a内に半田等の封着材を介して嵌着接合される。
【0032】
グラスビーズ3は、内部に収容する半導体素子5を外部電気回路に接続された同軸ケーブルに電気的に接続するものであり、Fe−Ni−Co合金等の金属から成る円筒形等の筒状の外周導体にガラス等の絶縁体が充填され、中心軸にFe−Ni−Co合金等の金属から成る中心導体3aが固定されて成る。この中心導体3aは半田等から成る導電性接着材を介して回路基板6の第1の線路導体6aに電気的に接続される。このグラスビーズ3に同軸ケーブルが装着されることによって、半導体パッケージの内部に収納された半導体素子5がグラスビーズ3の中心導体3aを介して外部電気回路に電気的に接続されることとなる。
【0033】
そして、半導体素子5の電極と回路基板6の上面に形成された第1の線路導体6aとがボンディングワイヤ7aにより電気的に接続され、第1の線路導体6aと中心導体3aとが半田等の導電性接着材を介して電気的に接続される。
【0034】
また、図2は回路基板6上に形成された高抵抗体部8の例を示す要部拡大上面図である。図2に示す例によれば、回路基板6の上側主面に形成された第2の線路導体6bは、一端が半導体素子5に電気的に接続され、他端には高抵抗体部8が、半導体素子5に接続される側の第2の線路導体6bの端部より使用周波数の高周波信号の波長λの1/2(λ/2)未満の距離の線路導体6bを挟んでその両側に略線対称になるように2個以上が配設されており、この他端が高抵抗体部8を介して、回路基板6の上面の略全周に第2の線路導体6bに略平行に、かつこの線路導体6bを取り囲むように形成された接地導体6cに接続されている。
この場合、接地導体6cは回路基板6の上面の略全面に設けられるのが好ましく、このように接地導体6cを形成することにより、高抵抗体部8をこの接地導体6cに直接接続することによって、高抵抗体部8から接地導体6cまでの寄生インダクタンス成分や寄生キャパシタンス成分を低減することができ、その結果、線路導体6bの他端側に接続された高抵抗体部8から見た線路導体6bのインピーダンス値の変動を小さくすることができるため、第2の線路導体6bについて高周波帯域まで良好な終端特性を得ることが可能となる。
【0035】
さらに線路導体 6bの高抵抗体部 8が接続される側の線路導体端に線路導体 6bの特性インピーダンスと整合のとれた減衰用抵抗体部 9を設けている。
【0036】
また、高抵抗体部8を半導体素子5に接続される側の第2の線路導体6bの端部より使用周波数の高周波信号の波長の1/2未満の距離に配置していることにより、第2の線路導体6bの一端と高抵抗体部8との接続部との間に発生する高周波信号に対する共振現象を使用周波数よりも高周波側へとシフトさせることができるため、使用周波数において共振現象が発生することがなく、使用周波数の高周波信号に対して良好な伝送特性を得ることが可能となる。
【0037】
さらに、高抵抗体部8を第2の線路導体6bを挟んでその両側に略線対称に2個以上形成して配置することにより、高抵抗体部8は第2の線路導体6bに対して並列に接続されることとなるため、高抵抗体部8の1つ当たりに要求される抵抗値を所望の抵抗値よりも大きく設定することができる。このため高抵抗体部8の1つ当たりに要求される抵抗値のバラツキの許容範囲も緩和でき、製造歩留まりを向上することができる。また、高抵抗体部8の寄生インダクタンス成分も第2の線路導体6bに対して並列に接続されることになるため、寄生インダクタンス成分も低減することが可能となり、第2の線路導体6bについてさらに高周波帯域まで使用可能な終端特性を得ることが可能となる。
【0038】
このような高抵抗体部8は、Ta2N,Ni−Cr合金等の材料から成り、回路基板6に印刷塗布された後に焼成されて形成されるか、薄膜形成法により形成される。また、高抵抗体部8による終端抵抗値は、伝送される高周波信号の周波数や第2の線路導体6bの特性インピーダンスに応じて、高抵抗体部8の厚みや幅,形状を適宜設定することによって、所望の値に設定される。また、抵抗値を微小調整するために、高抵抗体部8の一部をレーザ加工によって除去し、精度よく抵抗値を調整することもできる。
【0039】
さらにまた、線路導体6bの高抵抗体部8が接続される他端の端面に線路導体6bの特性インピーダンスと整合のとれた減衰用抵抗体部 9を設けることによって、高抵抗体部8と線路導体6bの間のインピーダンスのミスマッチに起因して発生する反射ノイズをこの減衰用抵抗体部 9によって効果的に減衰させることできるため、より効果的にノイズを抑制することが可能となる。
【0040】
この減衰用抵抗体部9は、Ta2N,Ni−Cr合金等の抵抗材料から成り、回路基板6に印刷塗布された後に焼成されるか、薄膜形成法により形成される。
また、減衰用抵抗体部9の抵抗値は、第2の線路導体6bにより伝送される高周波信号の周波数や第2の線路導体6bの特性インピーダンスに応じて、減衰用抵抗体部9の厚みや幅,形状を適宜設定することにより所望の値に設定される。
【0041】
そして、本発明の半導体素子収納用パッケージの回路基板6上に半導体素子5を載置固定するとともにボンディングワイヤ7a,7bを介して第1の線路導体6aおよび第2の線路導体6bに電気的に接続し、枠体2の上面にFe−Ni−Co合金等の金属から成る蓋体4を半田付けやシームウエルド法等により接合することによって、本発明の半導体装置となる。この本発明の半導体装置によれば、容器内部に半導体素子5を気密に収納して半導体素子5を長期にわたり正常かつ安定に作動させることができ、基体1が外部電気回路基板に固定実装され、グラスビーズ3と外部電気回路に接続された同軸ケーブルとを接続することにより、内部に収納した半導体素子5が外部電気回路に電気的に接続され、半導体素子5が高周波信号で作動することとなる。
【0042】
本発明の半導体素子収納用パッケージおよび半導体装置における高周波信号の好ましい周波数帯は、マイクロ波やミリ波帯領域である。これは、高抵抗体部8の寄生インダクタンス成分や寄生キャパシタンス成分が周波数に依存してインピーダンス値が変動するため、線路導体6bのインピーダンスとのミスマッチによって発生する反射ノイズを、減衰用抵抗体部 9によって効果的に減衰させることができるためである。
【0043】
また、回路基板6は、例えばIC,LSI,半導体レーザ(LD),フォトダイオード(PD)等の半導体素子 5が2つ以上の回路ブロックに分割されていてもよく、その場合は、一端が半導体素子に接続され、他端が高抵抗体部を介して接地導体層に電気的に接続されている線路導体に対して、この線路導体を取り囲む接地導体を形成するとともに、高抵抗体部を一端より半導体素子の使用周波数の高周波信号の波長の1/2未満の距離の線路導体の両側に略線対称に配設すればよい。
【0044】
なお、本発明は以上の実施の形態の例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の変更を行なっても何ら差し支えない。
【0045】
【発明の効果】
本発明の半導体素子収納用パッケージによれば、回路基板の上面に線路導体およびこの線路導体を取り囲む接地導体が形成されていることから、高抵抗体部をこの接地導体に直接接続することによって、高抵抗体部から接地導体までの寄生インダクタンス成分や寄生キャパシタンス成分を低減することができる。このような寄生インダクタンス成分や寄生キャパシタンス成分は周波数に依存してインピーダンス値を変動させるため、高抵抗体部から接地導体までの寄生インダクタンス成分や寄生キャパシタンス成分を低減できることにより線路導体の他端側に接続された高抵抗体部から見た線路導体のインピーダンス値の変動を小さくすることができ、その結果、半導体素子の終端用電極に接続される線路導体について高周波帯域までも安定した終端特性を得ることが可能となる。
【0046】
さらに、線路導体の他端を接地導体に電気的に接続する高抵抗体部を、線路導体を挟んでその両側に略線対称に2個以上配設したことにより、高抵抗体部の1つ当りに要求される抵抗値のバラツキの範囲を緩和することができると同時に、高抵抗体部に発生する寄生インダクタンス成分を低減することができるため、線路導体について高周波帯域まで使用可能な終端抵抗を得ることが可能となる。
【0047】
さらにまた、高抵抗体部を半導体素子に接続される側の線路導体の一端より半導体素子の使用周波数の高周波信号の波長の1/2未満の距離に配設することにより、線路導体の一端と高抵抗体部との接続部との間に発生する高周波信号に対する共振現象を使用周波数よりも高周波側へとシフトさせることができるため、使用周波数において共振現象が発生することがなく、使用周波数の高周波信号に対して良好な伝送特性を得ることが可能となる。
【0048】
そして、線路導体の高抵抗体部が接続された他端の端面に線路導体の特性インピーダンスと整合のとれた減衰用抵抗体部を設けたことにより、高抵抗体部で終端しきれない場合の高周波信号をこの減衰用抵抗体部でもって効果的に減衰させることができ、より効果的にノイズを抑制することが可能となる。
【0049】
従って、本発明の半導体素子収納用パッケージは、以上のような構成により、線路導体を伝わる高周波信号の反射によるノイズや共振が発生することを防止し、半導体素子を正常に作動させることができる。
【0050】
また、本発明の半導体装置によれば、本発明の半導体素子収納用パッケージと、その回路基板上に載置された半導体素子と、枠体の上面に接合された蓋体とを具備したことから、半導体素子の終端用電極に終端用信号の高周波信号成分が反射して入り込んで半導体素子が誤作動を起こすのを防ぐことができる、信頼性の高い半導体装置を提供することができる。
【図面の簡単な説明】
【図1】本発明の半導体素子収納用パッケージの実施の形態の一例を示す断面図および上面図である。
【図2】本発明の半導体素子収納用パッケージの回路基板上に形成された高抵抗体部の例を示す要部拡大上面図である。
【図3】従来の半導体素子収納用パッケージの例を示す断面図および上面図である。
【符号の説明】
1:基体
1a:載置部
2:枠体
2a:貫通孔
3:グラスビーズ
3a:中心導体
4:蓋体
5:半導体素子
6:回路基板
6a:第1の線路導体
6b:第2の線路導体
6c,6e:接地導体
6d:接地導体層
7a,7b:ボンディングワイヤ
8:高抵抗体部
9:減衰用抵抗体部
Claims (2)
- 上側主面に半導体素子および回路基板を載置するための載置部を有する基体と、前記載置部に載置された前記回路基板と、前記上側主面の外周部に前記載置部を囲繞するように接合された枠体とを具備して成り、前記回路基板の上面に線路導体および該線路導体を取り囲む接地導体が形成されており、前記線路導体は一端が前記半導体素子に、他端が高抵抗体部を介して前記接地導体に電気的に接続されており、前記高抵抗体部は前記一端より前記半導体素子の使用周波数の高周波信号の波長の1/2未満の距離の前記線路導体の両側に略線対称に配設されているとともに、前記接地導体と離間し且つ前記線路導体の前記他端の端面に前記線路導体の特性インピーダンスと整合のとれた減衰用抵抗体部を設けたことを特徴とする半導体素子収納用パッケージ。
- 請求項1記載の半導体素子収納用パッケージと、前記回路基板上に載置された前記半導体素子と、前記枠体の上面に接合された蓋体とを具備したことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002086697A JP3702241B2 (ja) | 2002-03-26 | 2002-03-26 | 半導体素子収納用パッケージおよび半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002086697A JP3702241B2 (ja) | 2002-03-26 | 2002-03-26 | 半導体素子収納用パッケージおよび半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003282755A JP2003282755A (ja) | 2003-10-03 |
JP3702241B2 true JP3702241B2 (ja) | 2005-10-05 |
Family
ID=29233207
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002086697A Expired - Fee Related JP3702241B2 (ja) | 2002-03-26 | 2002-03-26 | 半導体素子収納用パッケージおよび半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3702241B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5309039B2 (ja) * | 2008-01-30 | 2013-10-09 | 京セラ株式会社 | 高周波用配線基板、電子部品収納用パッケージ、電子装置および通信機器 |
JP6392047B2 (ja) * | 2014-09-18 | 2018-09-19 | 株式会社アドバンテスト | 電子デバイス |
-
2002
- 2002-03-26 JP JP2002086697A patent/JP3702241B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003282755A (ja) | 2003-10-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5309039B2 (ja) | 高周波用配線基板、電子部品収納用パッケージ、電子装置および通信機器 | |
JP5241609B2 (ja) | 構造体,接続端子,パッケージ、並びに電子装置 | |
JP5178476B2 (ja) | 配線基板および半導体素子収納用パッケージならびに半導体装置 | |
JP4789636B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
JP3702241B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
JP4377768B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
JP3981645B2 (ja) | 入出力端子および半導体素子収納用パッケージならびに半導体装置 | |
JP3805272B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
JP3720726B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
JP3934972B2 (ja) | 回路基板、半導体素子収納用パッケージおよび半導体装置 | |
JP3934971B2 (ja) | 回路基板、半導体素子収納用パッケージおよび半導体装置 | |
JP4210207B2 (ja) | 高周波用配線基板 | |
JP3780509B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
JP3690656B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
JP4164011B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
JP3652278B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
JP3652279B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
JP2010056203A (ja) | 配線基板および半導体素子収納用パッケージならびに半導体装置 | |
JP2010103453A (ja) | 配線基板および半導体素子収納用パッケージならびに半導体装置 | |
JP2007149955A (ja) | 高周波用終端抵抗基板および電子装置 | |
JP2006128323A (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
JP2008085699A (ja) | 高周波用終端抵抗基板および電子装置 | |
JP4206321B2 (ja) | 半導体素子収納用パッケージおよび半導体装置 | |
JP2004228532A (ja) | 入出力端子および半導体素子収納用パッケージならびに半導体装置 | |
JPH11339898A (ja) | 高周波用入出力端子および高周波回路用パッケージ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050223 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050301 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050428 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050712 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050715 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080722 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090722 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090722 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100722 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100722 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110722 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |