JP3568987B2 - クロック制御された論理回路用のクロック発生回路 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明はクロック発生回路にクロック信号ラインによって接続されている、クロック制御された減結合段を備えた論理回路用のクロック発生回路に関する。
【０００２】
【従来の技術】
このようなクロック制御された論理回路はダイナミックまたは同期論理回路とも呼ばれている。このような回路において、処理速度は個々の論理段を通る信号伝播遅延ではなく、クロック信号の期間に依存する。単一のクロック装置内において、いくつかの論理段が１つの機能回路装置として共同してもよく、この回路装置内の処理は個々の論理段の技術依存性伝播遅延に応じて非同期的である。個々の論理段または回路装置中のデータのクロック同期された入力および出力は減結合段によって制御され、クロックシステムおよび減結合段の設計は別の段とのデータ衝突が入力または出力で発生しないことを確実にする。クロックシステムは、“オン”状態および“オフ”状態に減結合段を切替え、分離されるべき論理段または回路装置、特に直列に接続された論理段または回路装置に関連した減結合段が絶対に同時にオンではないことを確実にする。
【０００３】
クロック制御された減結合段と関連した所望の同期を行う既知のクロックシステムは、重ならない２相クロックである。それは例えば論理動作を適用することによって高周波クロック信号から得られる。重ならないクロックはまた論理段の不可避の伝播遅延を評価することによって等しい周波数のクロック信号から形成されてもよい。基本的な文献（Ｃａｒｖｅｒ Ｍｅａｄ およびＬｙｎｎ Ｃｏｎｗａｙ 氏による“Ｉｎｔｒｏｄｕｃｔｉｏｎ ｔｏ ＶＳＬＩ Ｓｙｓｔｅｍｓ”，Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏｍｐａｎｙ ，１９８０年，２２９ 乃至２３３ 頁，特に２２９ 頁の図７．６（ａ））には、第２の方法によって重ならない２相クロックを発生する例示的な回路が示されている。重ならない部分はさらに拡大されることが可能であり、したがって各クロックラインにおいてインバータを付加することによって回路またはクロック許容誤差に対する感度を低くすることができる。このような２相クロック発生器は欧州特許出願ＥＰ−Ａ−Ｏ ４１８ ４１９（ＩＴＴ ｃａｓｅ Ｍ．Ｆ．Ｕｌｌｒｉｃｈ １４ ）の図１に示されている。
【０００４】
【発明が解決しようとする課題】
文献（“Ｅｌｅｋｔｒｏｎｉｋｐｒａｘｉｓ”，Ｎｏ１ ，１９８３年 １月，９１頁）には、インターロック信号によって定められたレベル状態にクロック信号ラインを切替えるインターロック回路を備えたクロック発生回路が示されている。（その請求項１の前提部分と比較されたい。）インターロック回路は、ターンオフおよび再開始時に完全なパルスだけがクロック信号として出力されることを確保するように機能するため、マーク／スペース比は正しく定められたまま保持される。
【０００５】
特に適切なクロック制御された減結合段は、クロック信号用の付加的なスイッチ装置を備えた論理段である。最も簡単な例は、４個の直列接続されたｐ型およびｎ型チャンネルトランジスタからなるクロックされたインバータである。別の減結合段は、電子直列スイッチとして信号のラインに接続された並列接続されたｎ型およびｐ型チャンネルトランジスタ対から形成された伝送ゲートである。別のクロック制御された減結合段は当業者に良く知られており、２以上のクロック相を備えたクロックシステムである。
【０００６】
クロック制御された減結合段は一般に、クロック信号が現れることができない場合、減結合段の出力はゆっくり変化して、漏洩電流の存在に応じて、正および負の供給電位の間の中間に位置している浮動電圧状態になる欠点を有する。その後、減結合段の出力に接続された論理段または回路装置は１または０レベルを持つ正常な動作状態で定められず、信号変化中にのみ短く横断される駆動電位に遭遇する。これは結果的に定められない動作状態を生じさせ、既に無クロック動作状態中、またはクロックが再度オンにされた後でのみ発生する妨害を生じさせる。減結合段の出力に接続された論理段または回路装置がこの浮動している駆動電位によって定常状態のシャント電流が正および負の電源の間を流れる状況に位置された場合、それは特に妨害される。このシャント電流は正規の動作シーケンスで発生しない。すなわちそれは駆動信号が１つの論理状態から別の論理状態に変化する切替えエッジ中に非常に短時間発生するだけである。定常状態のシャント電流は非常に大きくなるため、関連した可能な内部電圧源が過度に負荷される。
少なくとも集積回路の部分においてクロックをオフに切替えることによって、回路の主な部分が電流節約状態、すなわち無クロック状態に保持される待機モードで電流減少が行われる。クロックのオフへの切替えはまた供給電圧が十分に高くなるまでクロックが設定されないときに、供給電圧のオン切替え時に有効である。制御されないシャント電流がこの開始相中に流れた場合、この開始は遅延され、電圧源は最悪の場合に過負荷のために低い電圧値に止まる。さらに、オン切替え時にクロックの開始前に完成されなければならない内部構成（＝パワーオンリセット）が一般に開始される。
【０００７】
したがって、本発明の目的は、無クロック状態で論理回路中のシャント電流路を阻止するクロック制御された論理回路用の回路を提供することである。
【０００８】
【課題を解決するための手段】
この目的は、クロック発生回路と共にインターロックモードでクロック信号ラインを強制的に減結合段の出力が第１または第２の論理電位に対応したインターロック電位に接続される状態にするインターロック回路を提供することによって達成される。このスルー接続は、定められた０または１電位で駆動されるべき減結合段の出力に接続された論理段または回路装置の入力を駆動させる。したがって、定められた動作状態だけを結果的に得ることができ、個々の回路中のシャント電流路は高い信頼性により遮断される。減結合段の強制された制御の別の利点は、全ての減結合段が導通状態であるため、回路全体の直接的な構成が可能なことである。論理状態がクロック遅延を生ぜずに導通している減結合段を通じて伝播することができるため、これは非常に迅速なリセット機能を可能にする。入力信号に応じて、個々の段の全ての論理状態が定められる。しかしながら、データ衝突が個々の回路ノードに存在してはならない。最終的に、強制されたクロックインターロックはダイナミックな論理回路が例えば静止中の電力消費を測定するための試験のために無クロック状態で静止論理回路と同様に処理されることを可能にする。本発明のその他の有効な特徴は請求項２以下に記載されている。
【０００９】
【実施例】
以下、添付図面を参照にして本発明およびその好ましい実施例を詳細に説明する。
図１は、簡単なクロックされた論理回路、すなわち第１のクロックされたインバータｎ１ 、第１のクロックされないインバータｎ２ 、第２のクロックされたインバータｎ３ および第２のクロックされないインバータｎ４ の直列的な組合せの一例を示す。個々の段は通常の設計である。第１のクロックされたインバータｎ１ は、２個のｐ型チャンネルトランジスタおよび２個のｎ型チャンネルトランジスタの直列的な組合せを含む。２つの外側の相補トランジスタのゲート端子は一緒に接続され、入力信号ｓ１ 用の入力を形成する。内側のｐ型およびｎ型チャンネルトランジスタのゲート端子は、逆相の第１のクロック信号対ＣＩ，ＣＩＱを供給される。関連した重ならない第２のクロック信号対は、第２のクロックされたインバータｎ３ の２つのクロック入力に供給される２つのクロック信号ＣＯ，ＣＯＱによって形成される。インバータｎ３ は第１のクロックされたインバータｎ１ と同一構造である。第１のクロックされたインバータｎ１ の出力は２つの内側のトランジスタの接続点によって形成される。２つのクロックされたトランジスタがオンのとき、すなわち導通しているとき、出力電圧ｕ１ は入力信号ｓ１ の論理状態に応じて高いまたは低い電位である。高い電位である論理１状態は一般に正の供給電圧ＶＤＤに対応し、低い電位である論理０状態は通常接地電位である、低い供給電位ＶＳＳに対応する。簡単化のために、クロック信号は以降ＣＩ，ＣＩＱ，ＣＯ，およびＣＯＱクロックとも呼ぶ。各クロック信号対の代わりに、関連した非反転クロックだけがしばしば与えられる。
【００１０】
第１のクロックされないインバータｎ２ によりここで形成されたクロックされない論理段の入力は、第１のクロックされたインバータｎ１ の出力に接続されている。最も簡単な場合では、このインバータは正および負の供給電圧ＶＤＤ，ＶＳＳとの間のｐ型チャンネルトランジスタおよびｎ型チャンネルトランジスタの直列の組合わせによって形成される。インバータｎ２ の入力キャパシタンスは等価なキャパシタンスｃ１ として示されている。
【００１１】
第２のクロックされたインバータｎ３ の信号入力は、第１のクロックされないインバータｎ２ の出力に結合され、インバータｎ３ の出力電圧ｕ２ が第２のクロックされないインバータｎ４ の入力に供給され、インバータｎ４ はその出力端子で信号ｓ２ を供給する。第２のクロックされたインバータｎ３ の出力端子上の容量性負荷は、この出力に接続された等価なキャパシタンスｃ２ によって示されている。第１のクロックされたインバータｎ１ が第１のクロックＣＩ，ＣＩＱによりクロックされ、第２のクロックされたインバータｎ３ が第２のクロックＣＯ，ＣＯＱによりクロックされると、第１のクロックされたインバータｎ１ は第２のクロックされたインバータｎ３ がオフであるときにのみ導通することができる。第２のクロックされたインバータｎ３ は、第１のクロックされたインバータｎ１ がオフであるときにのみ導通することができる。２相クロックシステムの短い非重複部分に対して、クロックされたインバータｎ１ ，ｎ３ は両方オフである。
【００１２】
図１において、２つのクロックされたインバータｎ１ ，ｎ３ は組合わせられた論理および減結合機能を実行し、減結合段として機能する。重ならない２相クロックと共に減結合段の相互作用の結果として、入力信号ｎ１ は第１のクロックされないインバータｎ２ が第２のクロックされないインバータｎ４ から減結合されたときにのみ、このインバータｎ２ の論理状態に到達し、変化することができる。そうでなければ、第２のクロックされないインバータｎ４ の情報は入力信号ｓ１ が第１のクロックされないインバータｎ２ および第２のクロックされたインバータｎ３ の論理状態にかかわらず、第２のクロックされないインバータｎ４ に直接供給されることができるために損なわれる。
【００１３】
クロックされたインバータｎ１ およびｎ３ の“オフ”状態時に、導通しているクロック相中に設定される出力電位ｕ１ およびｕ２ が保持され、したがって等価キャパシタンスｃ１ およびｃ２ によってそれぞれ蓄積される。しかしながら、各電位ｕ１ およびｕ２ は不可避な漏洩電流のために変化するので、出力電圧ｕ１ およびｕ２ が少しだけ変化した場合には、“オフ”状態はあまり長く持続してはならない。出力電圧ｕ１ およびｕ２ が供給電圧の中間範囲に移動した場合、クロックされないインバータｎ２ およびｎ４ のｐ型およびｎ型チャンネルトランジスタのしきい値電圧はそれぞれ越され、第１のシャント電流ｉ１ および第２のシャント電流ｉ２ はそれぞれ第１のクロックされないインバータｎ２ および第２のクロックされないインバータｎ４ 中を流れる。本発明によると、これらのシャント電流ｉ１ ，ｉ２ は高い信頼性により阻止される。類似した問題はダイナミックメモリ回路において生じるが、この問題はメモリ段の入力で電位を保持するフィードバック回路によって回避される。
【００１４】
図１のものに非常に良く似た回路は図４に示されている。それは図１の４つのインバータｎ１ 乃至ｎ４ の直列的な組合せに対応し、クロックされたインバータｎ１ ，ｎ３ がそれぞれクロックされないインバータおよび伝送ゲートｔｒ１ およびｔｒ２ の直列的な組合せによって置換されている。したがって、伝送ゲートはクロックされたインバータの減結合機能を実行する。
【００１５】
本発明によると、クロックラインｔ１ （図２参照）のレベルは、全ての減結合段ｎ１ ，ｎ３ またはｔｒ１ ，ｔｒ２ が導通状態に切替えられるようにクロック発生回路によって設定される。図２の論理回路Ｌおよび図１、２および４に示された減結合段において、ＣＩおよびＣＯクロック入力は１を供給され、またＣＩＱおよびＣＯＱクロック入力は０を供給されなければならない。したがって、全ての減結合段は導通している。２より多いクロックを持つクロックシステムにおいて、インターロック電位はまた全ての減結合段を導通状態に切替えなければならない。減結合段が逆相のクロック信号を必要としない場合、それはもちろん導通状態を生じさせるクロック信号を供給することで十分である。
【００１６】
図２は２相クロック発生器ｔｔの例示によって、クロック発生回路がクロック制御された論理回路Ｌ用の４つのクロックラインｔｌ を簡単なインターロック回路Ｖによりどのように強制的にインターロック状態にするかを示す。クロック発生器ｔｇは、１：１のマーク・スペース比を有する方形波信号の形態でシステムクロックｃｌを発生する。このシステムクロックは２相クロック発生器ｔｔに供給され、４つのクロック信号、すなわち２対の逆相クロック信号ＣＩ，ＣＩＱおよびＣＯ，ＣＯＱからなる重ならない２相クロックシステムを生成する。
【００１７】
インバータによって、反転されたシステムクロックｃｌ´がシステムクロックｃｌから形成される。それは第１のアンドゲートｇ１ の第１の入力に供給され、このアンドゲートｇ１ の出力は３つのインバータの縦続接続に結合される。このインバータ縦続接続の出力はＣＯクロックを供給する。第２のアンドゲートｇ２ は第１の入力に供給されるシステムクロックｃｌを有し、その出力は３つのインバータの縦続接続に結合され、インバータの縦続接続はその出力でＣＩクロックを供給する。インバータはＣＯクロックをＣＯＱクロックに変化させ、このＣＯＱクロックはまた第２のアンドゲートｇ２ の第２の入力にフィードバックされる。同様に、インバータはＣＩクロックをＣＩＱクロックに変化させ、このＣＩＱクロックはまた第１のアンドゲートｇ１ の第２の入力にフィードバックされる。４個のインバータにおける伝播遅延、並びにゲートｇ１ およびｇ２ によるクロックの中断／非中断は、２つのクロック信号対ＣＯ，ＣＯＱおよびＣＩ，ＣＩＱの重ならない部分が十分に大きいことを確実にする。図３も参照されたい。
【００１８】
図２の実施例において、インターロック回路Ｖは２相クロック発生器ｔｔへの簡単な補足素子から構成されている。インターロック状態のための制御機能は、２つのクロックＣＩ，ＣＯ用の信号路を２つのゲートを介して制御するインターロック信号ｖによって行われる。第１のアンドゲートｇ１ の出力信号およびインターロック信号ｖは、第１のノアゲートｇ３ によって結合され、このゲートｇ３ の出力はＣＯクロック用のインバータ縦続接続を制御する。同様に、第２のアンドゲートｇ２ の出力信号およびインターロック信号ｖは第２のノアゲートｇ４ によって結合され、このゲートｇ４ の出力はＣＩクロック用のインバータ縦続接続を制御する。インターロック信号ｖは、２つのノアゲートｇ３ およびｇ４ と共同してインターロック信号ｖが発生した時には必ず、第１および第２のクロックＣＩ，ＣＯをここではレベル１のインターロック状態にする。これは、図１、図２および図４の減結合段用のゲート状態に対応する。図２中のインターロック回路Ｖのようなゲートの設計は、ＣＭＯＳ技術による構成に対して特に有効な実施態様である。もちろん、インターロック回路に別の回路を提供するか、或は使用される各クロック発生回路の別の点でインターロックを実行することは当業者により選択可能である。
【００１９】
インターロック信号ｖはこの実施例では制御装置ｓｔである別のサブ回路から、或は外部ソースから供給されてもよい。図２の実施例において、制御装置ｓｔは供給ネットワークのオン切替え時にリセット信号ｒｅｓを生成し、或は待機モードが開始された場合には待機信号ｓｂを生成する。これらの各信号ｒｅｓ，ｓｂは第３のノアゲートｇ５ および第５のインバータｎ５ によってインターロック信号ｖをトリガーする。
【００２０】
リセット信号ｒｅｓおよび待機信号ｓｂの前縁および後縁は一般に時間的に限定されず、それらの方向を幾度か変化させる。しかしながら、論理回路Ｌにおける内部信号処理のために定められたオフ切替え時間が多くの場合に必要とされ、これは使用されるクロックシステムに対して同位相的に基準にされなければならない。この同期は図２において同期段ｓｙによって達成される。インターロック信号ｖは、数クロックパルス期間だけ延長されたその入力信号の１レベルをその出力で供給する遅延段ｄｔに供給される。短い０レベルはこの段によって抑制される。遅延段ｄｔの入力および出力はそれぞれ第４のノアゲートｇ６ の１入力に接続され、このゲートｇ６ の出力は第６のインバータｎ６ に供給され、これはその出力が第３のクロックされたインバータｎ７ の入力に結合されている。したがって、その最初の発生時には既にインターロック信号ｖは第３のクロックされたインバータｎ７ の入力に与えられ、それはＣＩクロックによって制御される。インバータｎ７ は、ＣＯクロックによって制御される別の第４のクロックされたインバータｎ８ によって後続される。信号増幅および減結合を行うために、それらの出力で内部リセット信号ｒｅｓｉを供給する２つの別のインバータ段が後続する。したがって、内部リセット信号ｒｅｓｉのオフ切替えエッジは第２のクロックＣＯにロックされ、２つの後続するインバータを通る伝播遅延が付加されなければならない。遅延段ｄｔは、インターロック信号ｖのトリガーしたオフ切替えエッジに関して内部リセット信号ｒｅｓｉのオフ切替えエッジをＣＩおよびＣＯパルスの数期間の間遅延させ、ＣＯクロックと同期させる。図３および５には適切な信号波形が概略的に示されている。
【００２１】
図３は、図２の２相クロック発生器ｔｔにおけるクロック信号発生のための信号波形を示す。最初の２つのラインは、システムクロックｃｌおよび反転されたシステムクロックｃｌ´を示す。次の２つのラインは、第２のクロック信号対ＣＯ，ＣＯＱを示し、次の２つのラインは第１のクロック信号対ＣＩ，ＣＩＱを示している。最後から２番目のラインは瞬間ｔｖにおけるインターロック信号ｖの開始を示し、最後のラインは時間軸ｔを示す。図面において、連続した矢印は開始事象からの信号変化の動作の方向を示す。破線の矢印はまた開始事象およびその動作を示すが、信号は概してインバータのような単一の論理段を通ってのみ進行するため、伝播遅延は短い。
【００２２】
例えば第１のアンドゲートｇ１ の入力１において反転されたシステムクロックｃｌ´の後縁は、矢印１によって示されているようにＣＯクロックの後縁をトリガーする。そのとき、入力２のＣＩＱクロックは１レベルである。第２のアンドゲートｇ２ の第２の入力にフィードバックされるＣＯＱクロックの前縁は、矢印２によって示されているようにＣＩクロックの後縁をトリガーする。その間、入力２のＣＯＱクロックは１レベルである。システムクロックｃｌの後縁は、矢印３によって示されているように第２のアンドゲートｇ２ の第１の入力を介してＣＩクロックの後縁をトリガーする。第１のアンドゲートｇ１ の第２の入力にフィードバックされるＣＩＱクロックは、矢印４によって示されているようにＣＯクロックの前縁をトリガーする。矢印５の場合の状況は矢印１の状況と全く同じである。これは２相クロックサイクルを終了する。図３は、伝播遅延を利用し、適切なゲート回路を使用することによって重ならない２相クロックが方形波システムクロックｃｌからどのように得られるかを示している。
【００２３】
矢印６および７はインターロックの瞬間ｔｖにおける０状態から１状態に変化するインターロック信号ｖの動作を示す。この瞬間ｔｖにおいて、第１のクロック信号対ＣＩ，ＣＩＱは誤電圧状態である。１入力がインターロック信号ｖを供給される第２のノアゲートｇ４ によって、電圧状態が矢印６によって示されたように変化される。第２のクロック信号対ＣＯ，ＣＯＱはインターロックの瞬間ｔｖにおいて正しい電位を有しているため、電圧状態は矢印７によって示されたように第１のノアゲートｇ３ により変化されない。インターロック状態は、太くされたラインによって個々のクロック中で強調される。
【００２４】
図４は、上記に説明されたような図１の回路と等価なものである。それと関連されないクロックされないインバータをそれぞれ有する２つの伝送ゲートｔｒ１ ，ｔｒ２ は、図１の２つのクロックインバータｎ１ ，ｎ３ に対応する。第１の伝送ゲートｔｒ１ がオフのとき、およびこの状態が延長された時間の間持続する場合、本発明にしたがってクロックインターロックが行われなければ、シャント電流がインバータｎ２ を通って流れる可能性が高い。伝送ゲートｔｒ２ および２つの後続するインバータに対して同じことが適用される。
【００２５】
図５は、図２の実施例の数個の信号波形をタイミング図で示す。それはインターロック回路Ｖおよび２相クロック発生システムと関連した同期段ｓｙの動作を表し、その原理は他のクロックシステムに容易に適用されることが可能である。信号波形において、十字線で示された領域は、状態の変化が可能である限定されない信号状態を表す。セクションａ乃至ｃはオン切替え開始位相（＝パワー・オン・リセットモード）を示し、セクションｄ乃至ｆは待機モードを示す。
【００２６】
時間間隔０乃至１において、供給電圧は依然として非常に小さいため、全ての信号はゼロレベルである。時間間隔１乃至４において、供給電圧は増加しており、したがっていくつかの信号が限定されない状態を示しているため、回路の一部素子は既に動作していてもよい。したがって、リセット信号ｒｅｓはできるだけ早く安定した状態１でなければならない。これは瞬間３で達成されるため、この瞬間からクロックＣＩ，ＣＩＱ，ＣＯ，ＣＯＱもまたインターロック状態である。これは、システムクロックｃｌが存在しているか否かに関係なく発生する。間隔１乃至３において、不安定なリセット信号は単に偶発的にクロックを強制的にインターロック状態にする。安定したシステムクロックモードｃｌは瞬間４で達成される。時間間隔１乃至３と比較すると、時間間隔３乃至４は比較的長い。瞬間３乃至５の間において、インターロック状態は安定しており、交互しているシステムクロックｃｌを除く全ての論理状態または信号は“凍結”される。
【００２７】
セクションｂにおいて、開始位相はリセット信号が瞬間５および６の間でその０状態に戻ったときに終了する。これはそれ程限定されない方法で発生する可能性がある。内部リセット信号ｒｅｓｉは、内部遅延の結果としてその安定状態１のままである。図２において、インターロック信号ｖは開始の場合にリセット信号ｒｅｓにロックされるため、クロックＣＩ，ＣＩ，ＱＣＯ，ＣＯＱもまた時間間隔５乃至６において限定されない。２相クロック発生器ｔｔが適切な方法で重ならない２相クロックを供給するのは瞬間６だけからである。
【００２８】
内部リセット信号ｒｅｓｉの限定されたオフ切替えエッジは瞬間７で発生し、矢印８で示されているようにＣＯクロックの前縁によって同期段ｓｙにおいてトリガーされる。これは全ての回路領域に対する開始状態を完成させる。
【００２９】
正常な動作は、待機信号ｓｂによって開始された待機モードにより瞬間８で中断される。存在している可能性があるこの信号の任意の不安定さは瞬間９で終了されるため、遅くともこの瞬間からクロック信号ＣＩ，ＣＩＱ，ＣＯ，ＣＯＱは安定したインターロック状態に変化する。システムクロックｃｌはこれとは無関係である；例えばそれは瞬間４から中断されずに連続してもよい。待機状態は、待機信号が０状態に戻るため瞬間１０と１１との間のセクションｅにおいて終了される。待機信号に依存している内部リセット信号ｒｅｓｉは、内部遅延のために安定した１状態のままである。重ならない２相クロックは瞬間１１で再度規則的にランし始める。時間間隔１乃至３および８乃至９における内部リセット信号ｒｅｓｉの限定されない前縁は、短時間の１状態がインターロック回路Ｖを一時的に付勢するインターロック信号ｖの限定されない状態に対応する。これはインターロック信号ｖに対して同期段ｓｙを直接的に開く。
【００３０】
瞬間１２において、待機状態は内部リセット信号ｒｅｓｉが限定された方法で０状態に進むので、回路全体に対して終了される。この過渡状態は、矢印９で示されているようにＣＯクロックの前縁によって同期段ｓｙにおいて開始される。瞬間１２の後、全てのサブ回路は正常なクロックされた動作状態に戻っている。
【００３１】
図６は、クロックインターロック方式および内部リセット信号ｒｅｓｉが使用される回路の一例を示す。それは、２相クロックＣＩ，ＣＯの周波数の半分のクロックを出力信号ｓ８ として出力するクロックパルス分割器である。出力信号ｓ８ は、波形が図７に示されている中間信号ｓ７ を反転することによって得られる。トリガー信号ｔｒの負のパルスは、第６のノアゲートｇ８ を通ってクロックされたインバータｎ１ に供給される正のパルスｓ３ を第５のノアゲートｇ７ を介してトリガーし、このインバータｎ１ は図７にも示されているようにＣＩクロックによってオンに切替えられる。直列接続されたインバータｎ１ ，ｎ２ ，ｎ３ ，ｎ４ の構造は図１の回路と同一であり、したがって説明は不要である。第２のクロックされたインバータｎ３ の出力ｓ７ は、出力ｓ９ が第６のノアゲートｇ８ の別の入力にフィードバックされる第７のノアゲートｇ９ に供給される。したがって、インバータｎ４ によって所望の出力クロックｓ８ を発生するフィードバックループが設けられる。分割器の機能は、ノアゲートｇ７ によって０レベルに信号ｓ３ を引張る内部リセット信号ｒｅｓｉによって中断され、したがってトリガー信号ｔｒを無効にする。同時に、本発明によると減結合段ｎ１ ，ｎ３ に対するインターロック状態が設定される。
【００３２】
インターロック状態において、第１および第２のクロックされたインバータｎ１ ，ｎ３ は導通しているため、意図された待機モードの代りに、高周波の出力信号ｓ８ を持つ非常に活動的なリング発振器がフィードバックを介して形成される。この不所望のフィードバック路は、内部リセット信号ｒｅｓｉによって第７のノアゲートｇ９ を介して遮断される。内部リセット信号ｒｅｓｉの１レベルはフィードバック信号ｓ９ を強制的に０レベルにし、それによってフィードバックは阻止される。
【００３３】
図６の回路の動作は、図７においていくつかの信号波形によって示されている。図５と同様に、連続的な線および破線の矢印はそれぞれ開始事象およびそれが動作する信号を示す。２相クロックシステムのうちＣＩおよびＣＯクロックだけが示されている。インターロックの瞬間ｔｖにおいて、２相クロックＣＩ，ＣＯはそのインターロック状態に変化する。簡明化のために、図５に示されたような限定されない中間部分である時間間隔１乃至３または８乃至９は示されていない。フィードバック路上の内部リセット信号ｒｅｓｉの阻止効果は、インターロックの瞬間ｔｖにおいて０レベルを示した信号波形ｓ９ によって示されている。
【図面の簡単な説明】
【図１】従来技術のクロックされたＣＭＯＳ回路の一部分の概略図。
【図２】インターロック回路を備えた２相クロック発生器の形態の本発明の好ましい実施例の回路図。
【図３】図２の回路構造のいくつかの信号波形を示したタイミング図。
【図４】減結合段用の伝送ゲートを使用した図１のものと等価な回路の概略図。
【図５】本発明によるインターロック回路の動作下における重ならない２相クロックの波形を示したタイミング図。
【図６】クロックパルス分割器回路に対する本発明の適用を示した概略図。
【図７】図６の回路のいくつかの信号波形を示したタイミング図。

Claims (5)

1. クロック信号（ＣＩ、ＣＩＱ、ＣＯ、ＣＯＱ）を出力するクロック発生回路（ｔｔ）に、クロック信号ライン（ｔｌ）によって接続されている、クロック制御される減結合段（ｎ１、ｎ３；ｔｒ１、ｔｒ２、）を有する論理回路（Ｌ）のためのクロック発生回路であって、
   該クロック発生回路（ｔｔ）は、インターロックする信号（ｖ、ｒｅｓ、ｓｂ）によって制御されるインターロックモード中に、該減結合段手段に接続されているクロック信号ライン（ｔｌ）を、強制的に減結合段手段の出力が第１または第２の論理レベル（１、０）に結合される状態にするためのインターロック回路（Ｖ）を含み、
   該インターロック回路（Ｖ）は、各クロック信号ライン（ｔｌ）または各一対のクロック信号ラインのためのそれぞれのクロック信号（ＣＩ、ＣＩＱ、ＣＯ、ＣＯＱ）と、インターロックする信号（ｖ、ｒｅｓ、ｓｂ）とを結合するための少なくとも１つの論理回路（ｇ３、ｇ４）を含んでいる
   ことを特徴とするクロック発生回路。
2. インターロック信号（ｖ）は、ターンオン開始フェイズ（ａ、ｂ）中に制御装置（ｓｔ）によって発生されたリセット信号（ｒｅｓ）にロックされることを特徴とする請求項１記載のクロック発生回路。
3. インターロック信号（ｖ）は、待機モード（ｄ、ｅ）において制御装置（ｓｔ）によって発生された待機信号（ｓｂ）にロックされることを特徴とする請求項１記載のクロック発生回路。
4. インターロックする信号（ｖ、ｒｅｓ、ｓｂ）は、クロック信号の１つ（ＣＯ）と同期された定められたターンオフエッジを有する内部リセット信号（ｒｅｓｉ）を発生する同期段（ｓｙ）に供給されることを特徴とする請求項１乃至３のいずれか１項記載のクロック発生回路。
5. 同期段（ｓｙ）は、内部リセット信号（ｒｅｓｉ）のターンオフエッジの同期により論理回路（Ｌ）上のインターロック信号（ｖ）の全ての不安定状態の影響を抑制するインターロック信号用の干渉抑制回路（ｄｔ、ｇ６、ｎ６、ｎ７、ｎ８）を含んでいることを特徴とする請求項４記載のクロック発生回路。

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