JP3537350B2 - マイクロ波回路パッケージおよびその製造方法 - Google Patents
マイクロ波回路パッケージおよびその製造方法Info
- Publication number
- JP3537350B2 JP3537350B2 JP12185899A JP12185899A JP3537350B2 JP 3537350 B2 JP3537350 B2 JP 3537350B2 JP 12185899 A JP12185899 A JP 12185899A JP 12185899 A JP12185899 A JP 12185899A JP 3537350 B2 JP3537350 B2 JP 3537350B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- dielectric substrate
- dielectric
- substrate
- circuit package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
Description
【０００１】
【発明の属する技術分野】この発明は、マイクロ波回路
パッケージに関し、特に多層基板で構成されたマイクロ
波回路パッケージおよびその製造方法に関するする。
パッケージに関し、特に多層基板で構成されたマイクロ
波回路パッケージおよびその製造方法に関するする。
【０００２】
【従来の技術】図５は従来のマイクロ波回路パッケージ
を示すもので、図５（ａ）はその斜視図、図５（ｂ）は
その断面図である。図５では、誘電体基板を多層に積層
し、第一層に高周波信号伝送線路（マイクロストリップ
線路）、ビアホールにより下層より供給される半導体素
子電源供給パターン、および半導体素子(デバイス)を配
置し、ボンディング等で信号線と接続されたマイクロ波
回路パッケージの例である。
を示すもので、図５（ａ）はその斜視図、図５（ｂ）は
その断面図である。図５では、誘電体基板を多層に積層
し、第一層に高周波信号伝送線路（マイクロストリップ
線路）、ビアホールにより下層より供給される半導体素
子電源供給パターン、および半導体素子(デバイス)を配
置し、ボンディング等で信号線と接続されたマイクロ波
回路パッケージの例である。
【０００３】図において、５aは多層に積層されたＡｌ2
Ｏ3（アルミナ）またはＡｌＮ（窒化アルミ）の誘電体
基板からなる多層基板、５bは多層基板５aの第一層に作
られた高周波信号伝送線路（マイクロストリップ線
路）、５cは半導体素子５iを駆動するための直流電源を
供給する電源供給パターンである。
Ｏ3（アルミナ）またはＡｌＮ（窒化アルミ）の誘電体
基板からなる多層基板、５bは多層基板５aの第一層に作
られた高周波信号伝送線路（マイクロストリップ線
路）、５cは半導体素子５iを駆動するための直流電源を
供給する電源供給パターンである。
【０００４】５dは内側にメッキが施されたビアホール
であって、電源供給パターン５cと第一層以下の下層に
作られた電源配線パターンである内層電源配線パターン
５eとを接続する。５f、５gはビアホール５dと同様なビ
アホールであって、グランドs層と半導体素子５iのグラ
ンドと、マイクロストリップ線路５bを構成するための
グランドパターンとを接続する。５hはワイヤボンディ
ング、５jは外部電源供給パターンである。そして、高
周波信号伝送線路５bと半導体素子５iの高周波信号端
子、電源供給パターン５cと半導体素子５iの駆動端子と
をワイヤボンディング５hで接続して、所望の高周波特
性を有するマイクロ波回路パッケージを構成している。
であって、電源供給パターン５cと第一層以下の下層に
作られた電源配線パターンである内層電源配線パターン
５eとを接続する。５f、５gはビアホール５dと同様なビ
アホールであって、グランドs層と半導体素子５iのグラ
ンドと、マイクロストリップ線路５bを構成するための
グランドパターンとを接続する。５hはワイヤボンディ
ング、５jは外部電源供給パターンである。そして、高
周波信号伝送線路５bと半導体素子５iの高周波信号端
子、電源供給パターン５cと半導体素子５iの駆動端子と
をワイヤボンディング５hで接続して、所望の高周波特
性を有するマイクロ波回路パッケージを構成している。
【０００５】図６は従来のマイクロ波回路パッケージの
他の例を示すもので、図６（ａ）はその斜視図、図６
（ｂ）はその断面図である。図６では、誘電体基板を多
層に積層した多層基板に、配置する半導体素子の大きさ
に対応したキャビティを有し、そのキャビティにキャリ
ア等に実装された半導体素子(デバイス)を配置し、ボン
ディング等で信号線と接続されたマイクロ波回路パッケ
ージの例である。
他の例を示すもので、図６（ａ）はその斜視図、図６
（ｂ）はその断面図である。図６では、誘電体基板を多
層に積層した多層基板に、配置する半導体素子の大きさ
に対応したキャビティを有し、そのキャビティにキャリ
ア等に実装された半導体素子(デバイス)を配置し、ボン
ディング等で信号線と接続されたマイクロ波回路パッケ
ージの例である。
【０００６】図において、６aは誘電体基板を多層積層
した多層基板６lに半導体デバイスを配置するキャビテ
ィ、６bはキャリア６j等に実装された半導体素子であ
る。このキャリア６jは、半導体素子６bにおいて増幅器
回路等の発熱素子等における放熱効果を有する。６cは
半導体素子６bを駆動するための直流電源を供給する電
源供給パターン、６iはワイヤボンディング、６dは内側
にメッキが施されたビアホールであって、電源供給パタ
ーン６cと第一層以下の下層に作られた電源配線パター
ンである内層電源配線パターン６eとを接続する。６f、
６gはビアホール６dと同様なビアホールであって、グラ
ンドと半導体素子６bのグランドと、マイクロストリッ
プ線路を構成するためのグランドパターンとを接続す
る。６hはワイヤボンディング、６ｊは高周波信号伝送
線路（マイクロストリップ線路）である。かくして、こ
の場合も図５と同様に所望の高周波特性を有するマイク
ロ波回路パッケージを構成している。
した多層基板６lに半導体デバイスを配置するキャビテ
ィ、６bはキャリア６j等に実装された半導体素子であ
る。このキャリア６jは、半導体素子６bにおいて増幅器
回路等の発熱素子等における放熱効果を有する。６cは
半導体素子６bを駆動するための直流電源を供給する電
源供給パターン、６iはワイヤボンディング、６dは内側
にメッキが施されたビアホールであって、電源供給パタ
ーン６cと第一層以下の下層に作られた電源配線パター
ンである内層電源配線パターン６eとを接続する。６f、
６gはビアホール６dと同様なビアホールであって、グラ
ンドと半導体素子６bのグランドと、マイクロストリッ
プ線路を構成するためのグランドパターンとを接続す
る。６hはワイヤボンディング、６ｊは高周波信号伝送
線路（マイクロストリップ線路）である。かくして、こ
の場合も図５と同様に所望の高周波特性を有するマイク
ロ波回路パッケージを構成している。
【０００７】図７は多層基板で構成され、半導体素子を
多段に配置した従来のマイクロ波回路パッケージを示す
斜視図である。図７では、誘電体基板を多層に積層した
多層基板で複数のキャビティを有し、それらに半導体素
子を配置し信号線路にボンディング等で多段に接続され
たマイクロ波パッケージの例である。
多段に配置した従来のマイクロ波回路パッケージを示す
斜視図である。図７では、誘電体基板を多層に積層した
多層基板で複数のキャビティを有し、それらに半導体素
子を配置し信号線路にボンディング等で多段に接続され
たマイクロ波パッケージの例である。
【０００８】図において、７aは、図６において説明し
たものと同じキャビティである。ここではキャビティ７
aを複数有する多層基板を示す。７bはキャリア７d等に
実装された半導体素子である。このキャリア７dは図６
のキャリア６jと同様の効果を有する。７ｅはワイヤボ
ンディング、７ｆは外部電源供給パターンである。７g
は誘電体基板を多層積層した多層基板であって、図６と
同様に第一層の電源供給パターン７cは、ビアホールで
内層電源配線パターンに接続している。７iは高周波信
号伝送線路（マイクロストリップ線路）である。かくし
て、この場合も、図５、図６と同様に所望の高周波特性
を有するマイクロ波回路パッケージを構成している。
たものと同じキャビティである。ここではキャビティ７
aを複数有する多層基板を示す。７bはキャリア７d等に
実装された半導体素子である。このキャリア７dは図６
のキャリア６jと同様の効果を有する。７ｅはワイヤボ
ンディング、７ｆは外部電源供給パターンである。７g
は誘電体基板を多層積層した多層基板であって、図６と
同様に第一層の電源供給パターン７cは、ビアホールで
内層電源配線パターンに接続している。７iは高周波信
号伝送線路（マイクロストリップ線路）である。かくし
て、この場合も、図５、図６と同様に所望の高周波特性
を有するマイクロ波回路パッケージを構成している。
【０００９】図８は従来のマイクロ波回路パッケージの
他の例を示すもので、図８（ａ）はその開封状態の斜視
図、図８（ｂ）はその封止状態の断面図である。図８で
は、多段に半導体素子が接続された多層基板で、配置さ
れた半導体素子を気密封止（シール）カバーを配置する
ために半導体素子を囲む様に構成したシールリングを持
つマイクロ波回路パッケージの例である。即ち、多層基
板で構成したマイクロ波回路パッケージおいて、半導体
素子を配置した部分を気密封止するために、多層基板を
構成する誘電体基板と同様の誘電体で構成したシールリ
ングを有し、薄膜金属板により封止されたマイクロ波回
路パッケージである。
他の例を示すもので、図８（ａ）はその開封状態の斜視
図、図８（ｂ）はその封止状態の断面図である。図８で
は、多段に半導体素子が接続された多層基板で、配置さ
れた半導体素子を気密封止（シール）カバーを配置する
ために半導体素子を囲む様に構成したシールリングを持
つマイクロ波回路パッケージの例である。即ち、多層基
板で構成したマイクロ波回路パッケージおいて、半導体
素子を配置した部分を気密封止するために、多層基板を
構成する誘電体基板と同様の誘電体で構成したシールリ
ングを有し、薄膜金属板により封止されたマイクロ波回
路パッケージである。
【００１０】図において、８aは図５または図６で説明
した誘電体基板を積層した構成の多層基板であって、半
導体素子単体若しくは多段に配置し接続したマイクロ波
回路パッケージを構成する。ここでは多層基板８aは図
６で示したキャビティを複数有する多層基板である。８
bはキャリア８m等に実装された半導体素子である。この
キャリア８mは図６のキャリア６j同様の効果を有する。
した誘電体基板を積層した構成の多層基板であって、半
導体素子単体若しくは多段に配置し接続したマイクロ波
回路パッケージを構成する。ここでは多層基板８aは図
６で示したキャビティを複数有する多層基板である。８
bはキャリア８m等に実装された半導体素子である。この
キャリア８mは図６のキャリア６j同様の効果を有する。
【００１１】８cは半導体素子８bを駆動するための直流
電源を供給する電源供給パターン、８dは内側にメッキ
が施されたビアホールであって、電源供給パターン８c
と第一層以下の下層に作られた電源配線パターンである
内層電源配線パターン８eとを接続する。８f、８gはビ
アホール８dと同様なビアホールであって、グランドと
半導体素子８bのグランドと、マイクロストリップ線路
を構成するためのグランドパターンとを接続する。８h
はワイヤボンディング、８iは高周波信号伝送線路（マ
イクロストリップ線路）である。
電源を供給する電源供給パターン、８dは内側にメッキ
が施されたビアホールであって、電源供給パターン８c
と第一層以下の下層に作られた電源配線パターンである
内層電源配線パターン８eとを接続する。８f、８gはビ
アホール８dと同様なビアホールであって、グランドと
半導体素子８bのグランドと、マイクロストリップ線路
を構成するためのグランドパターンとを接続する。８h
はワイヤボンディング、８iは高周波信号伝送線路（マ
イクロストリップ線路）である。
【００１２】８jは多層基板を構成する誘電体基板と同
様の誘電体で作られたシールリングである。シールリン
グ８jの上部は金パターンがメッキされ、ビアホール８f
または８gと同じ構成のビアホール８kまたは８lの側面
メタライズによりグランドと接続され、金メッキパター
ンが配されたシールリング８j上に薄膜金属板（カバ
ー）などを半田付けし、半導体素子８bを配置した部分
を気密封止して所望の高周波特性を有するマイクロ波回
路パッケージを構成している。
様の誘電体で作られたシールリングである。シールリン
グ８jの上部は金パターンがメッキされ、ビアホール８f
または８gと同じ構成のビアホール８kまたは８lの側面
メタライズによりグランドと接続され、金メッキパター
ンが配されたシールリング８j上に薄膜金属板（カバ
ー）などを半田付けし、半導体素子８bを配置した部分
を気密封止して所望の高周波特性を有するマイクロ波回
路パッケージを構成している。
【００１３】
【発明が解決しようとする課題】従来のマイクロ波回路
パッケージは以上のように多層基板が全層に亙って同様
な誘電体率基板を積層した構造になっているので、多層
基板上に誘電率を利用した整合回路などを構成する場
合、Ａｌ2Ｏ3（アルミナ）またはＡｌＮ（窒化アルミ）
の誘電体基板ではその誘電率によりマイクロ波帯周波数
においても低い周波数帯域ではそのパターンが大きくな
り、パッケージが大きくなってしまう問題点があり、ま
た、封止時のシールリングの高さが小型化の妨げになる
という問題点があった。
パッケージは以上のように多層基板が全層に亙って同様
な誘電体率基板を積層した構造になっているので、多層
基板上に誘電率を利用した整合回路などを構成する場
合、Ａｌ2Ｏ3（アルミナ）またはＡｌＮ（窒化アルミ）
の誘電体基板ではその誘電率によりマイクロ波帯周波数
においても低い周波数帯域ではそのパターンが大きくな
り、パッケージが大きくなってしまう問題点があり、ま
た、封止時のシールリングの高さが小型化の妨げになる
という問題点があった。
【００１４】この発明は、上記のような問題点を解決す
るためになされたもので、多層基板上に構成される半導
体素子のための整合回路や分配合成回路等をマイクロ波
帯に於ける低周波数帯域においても小型化し、また、多
層基板上から突出した気密封止のシールリングの高さを
小さくまたは無くすことで、全体として小型化、低廉化
が図れるマイクロ波回路パッケージおよびその製造方法
を得ることを目的とする。
るためになされたもので、多層基板上に構成される半導
体素子のための整合回路や分配合成回路等をマイクロ波
帯に於ける低周波数帯域においても小型化し、また、多
層基板上から突出した気密封止のシールリングの高さを
小さくまたは無くすことで、全体として小型化、低廉化
が図れるマイクロ波回路パッケージおよびその製造方法
を得ることを目的とする。
【００１５】
【発明を解決するための手段】請求項１の発明に係るマ
イクロ波回路パッケージは、多層基板で構成されたマイ
クロ波回路パッケージにおいて、高周波信号伝送線路お
よびビアホールによって下層と接続された電源供給パタ
ーンを含み、半導体素子の実装された第一層の誘電体基
板と、該第一層の誘電体基板の下方に設けられた複数の
誘電体基板と、上記多層基板の任意の層に挟まれ、第一
のビアホールを介して上記第一層の誘電体基板の高周波
信号伝送線路と接続された高周波伝送線路と、第二のビ
アホールでグランドと接続され、上記第一層の誘電体基
板を囲むパターンと、該シールパターンを介して上記半
導体素子を気密封止する薄膜金属板とを備えたものであ
る。
イクロ波回路パッケージは、多層基板で構成されたマイ
クロ波回路パッケージにおいて、高周波信号伝送線路お
よびビアホールによって下層と接続された電源供給パタ
ーンを含み、半導体素子の実装された第一層の誘電体基
板と、該第一層の誘電体基板の下方に設けられた複数の
誘電体基板と、上記多層基板の任意の層に挟まれ、第一
のビアホールを介して上記第一層の誘電体基板の高周波
信号伝送線路と接続された高周波伝送線路と、第二のビ
アホールでグランドと接続され、上記第一層の誘電体基
板を囲むパターンと、該シールパターンを介して上記半
導体素子を気密封止する薄膜金属板とを備えたものであ
る。
【００１６】請求項２の発明に係るマイクロ波回路パッ
ケージは、上記第一層の誘電体基板または該第一層を含
む下層の誘電体基板に、上記半導体素子に含まれる能動
素子および受動素子の寸法、厚みに対応して設けられた
キャビティを有し、上記半導体素子を多段に接続したも
のである。
ケージは、上記第一層の誘電体基板または該第一層を含
む下層の誘電体基板に、上記半導体素子に含まれる能動
素子および受動素子の寸法、厚みに対応して設けられた
キャビティを有し、上記半導体素子を多段に接続したも
のである。
【００１７】請求項３の発明に係るマイクロ波回路パッ
ケージは、上記第一層の誘電体基板は、上記半導体素子
に対応した整合回路および分配・合成回路を含むもので
ある。
ケージは、上記第一層の誘電体基板は、上記半導体素子
に対応した整合回路および分配・合成回路を含むもので
ある。
【００１８】請求項４の発明に係るマイクロ波回路パッ
ケージは、上記半導体素子が、上記第一層の誘電体基板
に複数実装され、該半導体素子が配列される上記キャビ
ティが、上記第一層の誘電体基板または該第一層を含む
下層の誘電体基板に複数設けられるものである。
ケージは、上記半導体素子が、上記第一層の誘電体基板
に複数実装され、該半導体素子が配列される上記キャビ
ティが、上記第一層の誘電体基板または該第一層を含む
下層の誘電体基板に複数設けられるものである。
【００１９】請求項５の発明に係るマイクロ波回路パッ
ケージの製造方法は、多層基板で構成されるマイクロ波
回路パッケージの製造方法において、少なくとの一層か
らなる誘電体基板を形成する工程と、該誘電体基板上に
これより高誘電率の第一層の誘電体基板を形成する工程
と、該第一層の誘電体基板に高周波信号伝送線路および
ビアホールによって下層の誘電体基板と接続される電源
供給パターンを形成する工程と、上記第一層の誘電体基
板に半導体素子を実装する工程と、上記第一層の誘電体
基板および第二層以降の誘電体基板に半導体素子を配す
るキャビティを形成する工程と、上記第一層の誘電体基
板の高周波信号伝送線路を第一のビアホールを介して任
意の層に挟まれた高周波伝送線路に接続する工程と、上
記第一の誘電体基板を囲むように第二のビアホールでグ
ランドと接続されたパターンを形成する工程と、該シー
ルパターン上に上記半導体素子の部分を気密封止する薄
膜金属を形成する工程とを含むものである。
ケージの製造方法は、多層基板で構成されるマイクロ波
回路パッケージの製造方法において、少なくとの一層か
らなる誘電体基板を形成する工程と、該誘電体基板上に
これより高誘電率の第一層の誘電体基板を形成する工程
と、該第一層の誘電体基板に高周波信号伝送線路および
ビアホールによって下層の誘電体基板と接続される電源
供給パターンを形成する工程と、上記第一層の誘電体基
板に半導体素子を実装する工程と、上記第一層の誘電体
基板および第二層以降の誘電体基板に半導体素子を配す
るキャビティを形成する工程と、上記第一層の誘電体基
板の高周波信号伝送線路を第一のビアホールを介して任
意の層に挟まれた高周波伝送線路に接続する工程と、上
記第一の誘電体基板を囲むように第二のビアホールでグ
ランドと接続されたパターンを形成する工程と、該シー
ルパターン上に上記半導体素子の部分を気密封止する薄
膜金属を形成する工程とを含むものである。
【００２０】請求項６の発明に係るマイクロ波回路パッ
ケージの製造方法は、上記半導体素子に含まれる能動素
子および受動素子に対してその寸法および厚みに対応し
たキャビティを上記第一層の誘電体基板または該第一層
の誘電体基板を含む下層の誘電体基板に形成する工程
と、上記半導体素子を多段に接続する工程とを含むもの
である。
ケージの製造方法は、上記半導体素子に含まれる能動素
子および受動素子に対してその寸法および厚みに対応し
たキャビティを上記第一層の誘電体基板または該第一層
の誘電体基板を含む下層の誘電体基板に形成する工程
と、上記半導体素子を多段に接続する工程とを含むもの
である。
【００２１】請求項７の発明に係るマイクロ波回路パッ
ケージの製造方法は、上記第一層の誘電体基板またはキ
ャビティに配置された半導体素子の整合回路および該キ
ャビティに配置された半導体増幅器の分配・合成回路を
上記第一層の誘電体基板上に形成する工程を含むもので
ある。
ケージの製造方法は、上記第一層の誘電体基板またはキ
ャビティに配置された半導体素子の整合回路および該キ
ャビティに配置された半導体増幅器の分配・合成回路を
上記第一層の誘電体基板上に形成する工程を含むもので
ある。
【００２２】請求項８の発明に係るマイクロ波回路パッ
ケージの製造方法は、上記半導体素子を実装する工程で
は、該半導体素子が上記第一層の誘電体基板に複数実装
され、上記キャビティを形成する工程では、該キャビテ
ィが上記第一層の誘電体基板または該第一層の誘電体基
板を含む下層の誘電体基板に複数形成されるものであ
る。
ケージの製造方法は、上記半導体素子を実装する工程で
は、該半導体素子が上記第一層の誘電体基板に複数実装
され、上記キャビティを形成する工程では、該キャビテ
ィが上記第一層の誘電体基板または該第一層の誘電体基
板を含む下層の誘電体基板に複数形成されるものであ
る。
【００２３】
【発明の実施の形態】以下、この発明の一実施の形態
を、図について説明する。 実施の形態１．図１はこの発明の実施の形態１を示すも
ので、図１（ａ）はその斜視図、図１（ｂ）はその断面
図である。図において、１aは半導体素子、１bは半導体
素子１aを実装するためビアホールでグランドと接続さ
れた金メッキパターン、１c〜１gはマイクロ波回路パッ
ケージを構成する多層に積層された誘電体基板であっ
て、この第一層の誘電体基板１cはその下層の誘電体基
板１d〜１gに対して誘電率が大きい高誘電率の誘電体基
板である。一例として誘電体基板１d〜１gはアルミナ基
板または高熱伝導の窒化アルミで構成されている。ま
た、これら誘電体基板１c〜１gからなる多層基板の構成
数は任意でよい。
を、図について説明する。 実施の形態１．図１はこの発明の実施の形態１を示すも
ので、図１（ａ）はその斜視図、図１（ｂ）はその断面
図である。図において、１aは半導体素子、１bは半導体
素子１aを実装するためビアホールでグランドと接続さ
れた金メッキパターン、１c〜１gはマイクロ波回路パッ
ケージを構成する多層に積層された誘電体基板であっ
て、この第一層の誘電体基板１cはその下層の誘電体基
板１d〜１gに対して誘電率が大きい高誘電率の誘電体基
板である。一例として誘電体基板１d〜１gはアルミナ基
板または高熱伝導の窒化アルミで構成されている。ま
た、これら誘電体基板１c〜１gからなる多層基板の構成
数は任意でよい。
【００２４】また、１hは第一層の誘電体基板１cに作ら
れた高周波信号伝送線路（マイクロストリップ線路）で
あって、ワイヤボンディング１ｍ等で半導体素子１aの
高周波信号端子と接続される。１iは半導体素子１aを駆
動するための直流電源を供給する電源供給パターンであ
って、下層の誘電体基板１e〜１gには電気的に通電可能
な金属によって作られたパターンを有する各層をビアホ
ール１jによって接続されている。また、電源供給パタ
ーン１iはワイヤボンディング１ｎ等で半導体素子１aの
電源供給端子と接続される。１ｌは外部電源供給パター
ンである。誘電体基板１eは第一層の高周波信号伝送線
路（マイクロストリップ線路）を構成するためにビアホ
ール１jと同様のビアホールによりグランドと接続され
た金属パターンを有する。
れた高周波信号伝送線路（マイクロストリップ線路）で
あって、ワイヤボンディング１ｍ等で半導体素子１aの
高周波信号端子と接続される。１iは半導体素子１aを駆
動するための直流電源を供給する電源供給パターンであ
って、下層の誘電体基板１e〜１gには電気的に通電可能
な金属によって作られたパターンを有する各層をビアホ
ール１jによって接続されている。また、電源供給パタ
ーン１iはワイヤボンディング１ｎ等で半導体素子１aの
電源供給端子と接続される。１ｌは外部電源供給パター
ンである。誘電体基板１eは第一層の高周波信号伝送線
路（マイクロストリップ線路）を構成するためにビアホ
ール１jと同様のビアホールによりグランドと接続され
た金属パターンを有する。
【００２５】このように、本実施の形態では、誘電体基
板を多層化し、電源供給の配線を表面層から下層へ構成
することにより第一層上のパターン構成を簡略化でき、
マイクロ波回路パッケージを小型化できる。また、マイ
クロ波回路パッケージを構成する多層基板の第一層の誘
電体基板はその下層の誘電体基板に対して誘電率が大き
いので、多層基板上に構成される半導体素子のための整
合回路や分配合成回路等をマイクロ波帯に於ける低周波
数帯域においても小型化でき、全体として小型化、低廉
化が図れる。
板を多層化し、電源供給の配線を表面層から下層へ構成
することにより第一層上のパターン構成を簡略化でき、
マイクロ波回路パッケージを小型化できる。また、マイ
クロ波回路パッケージを構成する多層基板の第一層の誘
電体基板はその下層の誘電体基板に対して誘電率が大き
いので、多層基板上に構成される半導体素子のための整
合回路や分配合成回路等をマイクロ波帯に於ける低周波
数帯域においても小型化でき、全体として小型化、低廉
化が図れる。
【００２６】実施の形態２．図２は、この発明の実施の
形態２を示すもので、図１（ａ）はその斜視図、図１
（ｂ）はその断面図である。図において、２a，２bは半
導体素子、２c，２dはそれぞれ半導体素子２ａ，２ｂを
実装した放熱効果を有するキャリア、２e，２fは、それ
ぞれキャリア２c，２dに実装された半導体素子２a，２b
が配置されたキャビティである。２ｋ〜２ｏはマイクロ
波回路パッケージを構成する多層に積層された誘電体基
板であって、第一層の誘電体基板２ｋはその下層の誘電
体基板２ｌ〜２ｏに対して誘電率が大きい高誘電率の誘
電体基板である。キャビティ２e，２fは第一層の誘電体
基板２ｋおよび第２層の誘電体基板２ｌ以降に施されて
いる。
形態２を示すもので、図１（ａ）はその斜視図、図１
（ｂ）はその断面図である。図において、２a，２bは半
導体素子、２c，２dはそれぞれ半導体素子２ａ，２ｂを
実装した放熱効果を有するキャリア、２e，２fは、それ
ぞれキャリア２c，２dに実装された半導体素子２a，２b
が配置されたキャビティである。２ｋ〜２ｏはマイクロ
波回路パッケージを構成する多層に積層された誘電体基
板であって、第一層の誘電体基板２ｋはその下層の誘電
体基板２ｌ〜２ｏに対して誘電率が大きい高誘電率の誘
電体基板である。キャビティ２e，２fは第一層の誘電体
基板２ｋおよび第２層の誘電体基板２ｌ以降に施されて
いる。
【００２７】また、２ｇは第一層の誘電体基板２ｋに作
られた高周波信号伝送線路（マイクロストリップ線路）
であって、ワイヤボンディング２ｐ等で半導体素子の高
周波信号端子と接続される。２ｈは外部電源供給パター
ンである。２i，２ｊはそれぞれ半導体素子２ｂ，２aを
駆動するための直流電源を供給する電源供給パターンで
あって、下層の誘電体基板２ｎ，２ｏには電気的に通電
可能な金属によって作られたパターンを有する各層をビ
アホールによって接続されている。また、これら電源供
給パターン２i，２ｊはワイヤボンディング２ｑ等でそ
れぞれ半導体素子２ｂ，２aの電源供給端子と接続され
る。２ｒ〜２ｕは内側にメッキが施されたビアホール、
２ｖは裏面メッキである。
られた高周波信号伝送線路（マイクロストリップ線路）
であって、ワイヤボンディング２ｐ等で半導体素子の高
周波信号端子と接続される。２ｈは外部電源供給パター
ンである。２i，２ｊはそれぞれ半導体素子２ｂ，２aを
駆動するための直流電源を供給する電源供給パターンで
あって、下層の誘電体基板２ｎ，２ｏには電気的に通電
可能な金属によって作られたパターンを有する各層をビ
アホールによって接続されている。また、これら電源供
給パターン２i，２ｊはワイヤボンディング２ｑ等でそ
れぞれ半導体素子２ｂ，２aの電源供給端子と接続され
る。２ｒ〜２ｕは内側にメッキが施されたビアホール、
２ｖは裏面メッキである。
【００２８】このように、本実施の形態では、放熱効果
を有するキャリアにより放熱効果に問題がある誘電体基
板に対して発熱が大きな能動素子実装時熱による特性劣
化を軽減でき、また、能動素子を多段に接続することに
より小型でありながら高出力、高利得なマイクロ波回路
を構成することが可能となる。
を有するキャリアにより放熱効果に問題がある誘電体基
板に対して発熱が大きな能動素子実装時熱による特性劣
化を軽減でき、また、能動素子を多段に接続することに
より小型でありながら高出力、高利得なマイクロ波回路
を構成することが可能となる。
【００２９】また、マイクロ波回路パッケージを構成す
る多層基板の第一層の誘電体基板はその下層の誘電体基
板に対して誘電率が大きいので、多層基板上に構成され
る半導体素子のための整合回路や分配合成回路等をマイ
クロ波帯に於ける低周波数帯域においても小型化でき、
全体として小型化、低廉化が図れる。
る多層基板の第一層の誘電体基板はその下層の誘電体基
板に対して誘電率が大きいので、多層基板上に構成され
る半導体素子のための整合回路や分配合成回路等をマイ
クロ波帯に於ける低周波数帯域においても小型化でき、
全体として小型化、低廉化が図れる。
【００３０】実施の形態３．図３は、この発明の実施の
形態３を示す斜視図である。図において、３a，３bは半
導体素子、３ｎ，３ｏはそれぞれ半導体素子３ａ，３ｂ
を実装した放熱効果を有するキャリア、３ｐ，３ｑは、
それぞれキャリア３ｎ，３ｏに実装された半導体素子３
ｂ，３ａが配置されたキャビティである。３i〜３ｍは
マイクロ波回路パッケージを構成する多層に積層された
誘電体基板であって、第一層の誘電体基板３iはその下
層の誘電体基板３ｊ〜３ｍに対して誘電率が大きい高誘
電率の誘電体基板である。キャビティ３ｐ，３ｑは第一
層の誘電体基板３iおよび第２層の誘電体基板３ｊ以降
に施されている。
形態３を示す斜視図である。図において、３a，３bは半
導体素子、３ｎ，３ｏはそれぞれ半導体素子３ａ，３ｂ
を実装した放熱効果を有するキャリア、３ｐ，３ｑは、
それぞれキャリア３ｎ，３ｏに実装された半導体素子３
ｂ，３ａが配置されたキャビティである。３i〜３ｍは
マイクロ波回路パッケージを構成する多層に積層された
誘電体基板であって、第一層の誘電体基板３iはその下
層の誘電体基板３ｊ〜３ｍに対して誘電率が大きい高誘
電率の誘電体基板である。キャビティ３ｐ，３ｑは第一
層の誘電体基板３iおよび第２層の誘電体基板３ｊ以降
に施されている。
【００３１】また、３ｃは半導体素子３ａ，３ｂを駆動
するための直流電源を供給する電源供給パターン、３d
は第一層の高誘電体基板３iを利用した分布定数線路に
よる半導体素子に対応した整合回路、３eは第一層の高
誘電体基板３iを利用した能動素子の分配・合成回路で
ある。３ｆは外部電源供給パターン、３ｇは整合回路３
dおよび分配合成回路３eをそれぞれ半導体素子３ａおよ
び３ｂの高周波信号端子に接続するワイヤボンディン
グ、３ｈは電源供給パターン３ｃと半導体素子３ａおよ
び３ｂaの電源供給端子とを接続するワイヤボンディン
グ、３ｒは裏面メッキである。
するための直流電源を供給する電源供給パターン、３d
は第一層の高誘電体基板３iを利用した分布定数線路に
よる半導体素子に対応した整合回路、３eは第一層の高
誘電体基板３iを利用した能動素子の分配・合成回路で
ある。３ｆは外部電源供給パターン、３ｇは整合回路３
dおよび分配合成回路３eをそれぞれ半導体素子３ａおよ
び３ｂの高周波信号端子に接続するワイヤボンディン
グ、３ｈは電源供給パターン３ｃと半導体素子３ａおよ
び３ｂaの電源供給端子とを接続するワイヤボンディン
グ、３ｒは裏面メッキである。
【００３２】このように、本実施の形態では、多層基板
の第一層を高誘電率の誘電体基板にすることで、周波数
が低い帯域での整合回路、分配・合成回路をアルミナ基
板で構成される慣用の分布定数線路の整合回路より小さ
くすることができるため、全てアルミナ基板で構成され
ていた従来のマイクロ波回路パッケージより小型化する
ことができ、マイクロ波帯に於ける低周波数帯域におい
ても小型化でき、全体として小型化、低廉化が図れる。
の第一層を高誘電率の誘電体基板にすることで、周波数
が低い帯域での整合回路、分配・合成回路をアルミナ基
板で構成される慣用の分布定数線路の整合回路より小さ
くすることができるため、全てアルミナ基板で構成され
ていた従来のマイクロ波回路パッケージより小型化する
ことができ、マイクロ波帯に於ける低周波数帯域におい
ても小型化でき、全体として小型化、低廉化が図れる。
【００３３】また、放熱効果を有するキャリアにより放
熱効果に問題がある誘電体基板に対して発熱が大きな能
動素子実装時熱による特性劣化を軽減でき、また、能動
素子を多段に接続することにより小型でありながら高出
力、高利得なマイクロ波回路を構成することが可能とな
る。
熱効果に問題がある誘電体基板に対して発熱が大きな能
動素子実装時熱による特性劣化を軽減でき、また、能動
素子を多段に接続することにより小型でありながら高出
力、高利得なマイクロ波回路を構成することが可能とな
る。
【００３４】実施の形態４．図４は、この発明の実施の
形態４を示すもので、図４（ａ）はその斜視図、図４
（ｂ）はその断面図である。図において、４aは半導体
素子４ｄを配したキャビティ部の周りにビアホールによ
ってグランド部と接続されたシールパターン、４bはビ
アホールで下層基板内に配された高周波伝送線路と接続
された高周波信号伝送線路（マイクロストリップ線
路）、４cはシールパターン４a上に半田若しくは接着剤
により接着された薄膜金属板であって、キャビティ内の
半導体素子４ｄに対して気密封止を施す。４ｇ〜４ｋは
マイクロ波回路パッケージを構成する多層に積層された
誘電体基板であって、第一層の誘電体基板４ｇはその下
層の誘電体基板４ｈ〜４ｋに対して誘電率が大きい高誘
電率の誘電体基板である。
形態４を示すもので、図４（ａ）はその斜視図、図４
（ｂ）はその断面図である。図において、４aは半導体
素子４ｄを配したキャビティ部の周りにビアホールによ
ってグランド部と接続されたシールパターン、４bはビ
アホールで下層基板内に配された高周波伝送線路と接続
された高周波信号伝送線路（マイクロストリップ線
路）、４cはシールパターン４a上に半田若しくは接着剤
により接着された薄膜金属板であって、キャビティ内の
半導体素子４ｄに対して気密封止を施す。４ｇ〜４ｋは
マイクロ波回路パッケージを構成する多層に積層された
誘電体基板であって、第一層の誘電体基板４ｇはその下
層の誘電体基板４ｈ〜４ｋに対して誘電率が大きい高誘
電率の誘電体基板である。
【００３５】４ｅは第一層の高誘電体基板４ｇを利用し
た分布定数線路による半導体素子に対応した整合回路、
４ｆは外部電源供給パターン、４ｌは裏面メッキ、４
ｍ，４ｏはビアホール、４ｎは内層高周波伝送線路、４
ｐは高周波信号伝送線路４ｂや整合回路４eを半導体素
子４ｄの高周波信号端子に接続するワイヤボンディン
グ、４ｑは半導体素子４ｄを実装した放熱効果を有する
キャリアである。
た分布定数線路による半導体素子に対応した整合回路、
４ｆは外部電源供給パターン、４ｌは裏面メッキ、４
ｍ，４ｏはビアホール、４ｎは内層高周波伝送線路、４
ｐは高周波信号伝送線路４ｂや整合回路４eを半導体素
子４ｄの高周波信号端子に接続するワイヤボンディン
グ、４ｑは半導体素子４ｄを実装した放熱効果を有する
キャリアである。
【００３６】このように、本実施の形態では、多層基板
上に気密の為のシールリングを施さないために、多層基
板の高さ方向を低くすることができ、マイクロ波回路パ
ッケージの小型、軽量化を可能にし、また、シールリン
グ分の高さを積層基板の増加を可能にする。また、マイ
クロ波回路パッケージを構成する多層基板の第一層の誘
電体基板はその下層の誘電体基板に対して誘電率が大き
いので、多層基板上に構成される半導体素子のための整
合回路や高周波信号伝送線路等をマイクロ波帯に於ける
低周波数帯域においても小型化でき、全体として小型
化、低廉化が図れる。
上に気密の為のシールリングを施さないために、多層基
板の高さ方向を低くすることができ、マイクロ波回路パ
ッケージの小型、軽量化を可能にし、また、シールリン
グ分の高さを積層基板の増加を可能にする。また、マイ
クロ波回路パッケージを構成する多層基板の第一層の誘
電体基板はその下層の誘電体基板に対して誘電率が大き
いので、多層基板上に構成される半導体素子のための整
合回路や高周波信号伝送線路等をマイクロ波帯に於ける
低周波数帯域においても小型化でき、全体として小型
化、低廉化が図れる。
【００３７】
【発明の効果】請求項１の発明によれば、多層基板で構
成されたマイクロ波回路パッケージにおいて、高周波信
号伝送線路およびビアホールによって下層と接続された
電源供給パターンを含み、半導体素子の実装された第一
層の誘電体基板と、該第一層の誘電体基板の下方に設け
られた複数の誘電体基板と、上記多層基板の任意の層に
挟まれ、第一のビアホールを介して上記第一層の誘電体
基板の高周波信号伝送線路と接続された高周波伝送線路
と、第二のビアホールでグランドと接続され、上記第一
層の誘電体基板を囲むパターンと、該シールパターンを
介して上記半導体素子を気密封止する薄膜金属板とを備
えたので、マイクロ波帯に於ける低周波数帯域において
も小型化でき、全体として小型化、低廉化が図れ、ま
た、多層基板上に気密の為のシールリングを施すことな
く、多層基板の高さ方向を低くすることができ、マイク
ロ波回路パッケージの小型、軽量化を可能にし、また、
シールリング分の高さだけ積層基板の増加を可能にする
という効果がある。
成されたマイクロ波回路パッケージにおいて、高周波信
号伝送線路およびビアホールによって下層と接続された
電源供給パターンを含み、半導体素子の実装された第一
層の誘電体基板と、該第一層の誘電体基板の下方に設け
られた複数の誘電体基板と、上記多層基板の任意の層に
挟まれ、第一のビアホールを介して上記第一層の誘電体
基板の高周波信号伝送線路と接続された高周波伝送線路
と、第二のビアホールでグランドと接続され、上記第一
層の誘電体基板を囲むパターンと、該シールパターンを
介して上記半導体素子を気密封止する薄膜金属板とを備
えたので、マイクロ波帯に於ける低周波数帯域において
も小型化でき、全体として小型化、低廉化が図れ、ま
た、多層基板上に気密の為のシールリングを施すことな
く、多層基板の高さ方向を低くすることができ、マイク
ロ波回路パッケージの小型、軽量化を可能にし、また、
シールリング分の高さだけ積層基板の増加を可能にする
という効果がある。
【００３８】請求項２の発明によれば、上記第一層の誘
電体基板または該第一層を含む下層の誘電体基板に、上
記半導体素子に含まれる能動素子および受動素子の寸
法、厚みに対応して設けられたキャビティを有し、上記
半導体素子を多段に接続したので、能動素子実装時熱に
よる特性劣化を軽減でき、また、高出力、高利得なマイ
クロ波回路を構成することが可能となるという効果があ
る。
電体基板または該第一層を含む下層の誘電体基板に、上
記半導体素子に含まれる能動素子および受動素子の寸
法、厚みに対応して設けられたキャビティを有し、上記
半導体素子を多段に接続したので、能動素子実装時熱に
よる特性劣化を軽減でき、また、高出力、高利得なマイ
クロ波回路を構成することが可能となるという効果があ
る。
【００３９】請求項３の発明によれば、上記第一層の誘
電体基板は、上記半導体素子に対応した整合回路および
分配・合成回路を含むので、周波数が低い帯域での整合
回路、分配・合成回路を、慣用の分布定数線路の整合回
路より小さくすることができ、小型化、低廉化に寄与で
きるという効果がある。
電体基板は、上記半導体素子に対応した整合回路および
分配・合成回路を含むので、周波数が低い帯域での整合
回路、分配・合成回路を、慣用の分布定数線路の整合回
路より小さくすることができ、小型化、低廉化に寄与で
きるという効果がある。
【００４０】請求項４の発明によれば、上記半導体素子
が、上記第一層の誘電体基板に複数実装され、該半導体
素子が配列される上記キャビティが、上記第一層の誘電
体基板または該第一層を含む下層の誘電体基板に複数設
けられるので、高出力、高利得なマイクロ波回路の構成
に寄与できるという効果がある。
が、上記第一層の誘電体基板に複数実装され、該半導体
素子が配列される上記キャビティが、上記第一層の誘電
体基板または該第一層を含む下層の誘電体基板に複数設
けられるので、高出力、高利得なマイクロ波回路の構成
に寄与できるという効果がある。
【００４１】請求項５の発明によれば、多層基板で構成
されるマイクロ波回路パッケージの製造方法において、
少なくとの一層からなる誘電体基板を形成する工程と、
該誘電体基板上にこれより高誘電率の第一層の誘電体基
板を形成する工程と、該第一層の誘電体基板に高周波信
号伝送線路およびビアホールによって下層の誘電体基板
と接続される電源供給パターンを形成する工程と、上記
第一層の誘電体基板に半導体素子を実装する工程と、上
記第一層の誘電体基板および第二層以降の誘電体基板に
半導体素子を配するキャビティを形成する工程と、上記
第一層の誘電体基板の高周波信号伝送線路を第一のビア
ホールを介して任意の層に挟まれた高周波伝送線路に接
続する工程と、上記第一の誘電体基板を囲むように第二
のビアホールでグランドと接続されたパターンを形成す
る工程と、該シールパターン上に上記半導体素子の部分
を気密封止する薄膜金属を形成する工程とを含むので、
マイクロ波帯に於ける低周波数帯域においても小型で廉
価なマイクロ波パッケージが容易に得られ、また、気密
性の優れ、小型、軽量のマイクロ波回路パッケージを容
易に製造できるという効果がある。
されるマイクロ波回路パッケージの製造方法において、
少なくとの一層からなる誘電体基板を形成する工程と、
該誘電体基板上にこれより高誘電率の第一層の誘電体基
板を形成する工程と、該第一層の誘電体基板に高周波信
号伝送線路およびビアホールによって下層の誘電体基板
と接続される電源供給パターンを形成する工程と、上記
第一層の誘電体基板に半導体素子を実装する工程と、上
記第一層の誘電体基板および第二層以降の誘電体基板に
半導体素子を配するキャビティを形成する工程と、上記
第一層の誘電体基板の高周波信号伝送線路を第一のビア
ホールを介して任意の層に挟まれた高周波伝送線路に接
続する工程と、上記第一の誘電体基板を囲むように第二
のビアホールでグランドと接続されたパターンを形成す
る工程と、該シールパターン上に上記半導体素子の部分
を気密封止する薄膜金属を形成する工程とを含むので、
マイクロ波帯に於ける低周波数帯域においても小型で廉
価なマイクロ波パッケージが容易に得られ、また、気密
性の優れ、小型、軽量のマイクロ波回路パッケージを容
易に製造できるという効果がある。
【００４２】請求項６の発明によれば、上記半導体素子
に含まれる能動素子および受動素子に対してその寸法お
よび厚みに対応したキャビティを上記第一層の誘電体基
板または該第一層の誘電体基板を含む下層の誘電体基板
に施す工程と、上記半導体素子を多段に接続する工程と
を含むので、能動素子実装時熱による特性劣化が軽減さ
れ、また、高出力、高利得なマイクロ波回路を含むパッ
ケージが容易に得られるという効果がある。
に含まれる能動素子および受動素子に対してその寸法お
よび厚みに対応したキャビティを上記第一層の誘電体基
板または該第一層の誘電体基板を含む下層の誘電体基板
に施す工程と、上記半導体素子を多段に接続する工程と
を含むので、能動素子実装時熱による特性劣化が軽減さ
れ、また、高出力、高利得なマイクロ波回路を含むパッ
ケージが容易に得られるという効果がある。
【００４３】請求項７の発明によれば、上記第一層の誘
電体基板またはキャビティに配置された半導体素子の整
合回路および該キャビティに配置された半導体増幅器の
分配・合成回路を上記第一層の誘電体基板上に形成する
工程を含むので、周波数が低い帯域での整合回路、分配
・合成回路を、慣用の分布定数線路の整合回路より小さ
くすることができ、小型化、低廉化に寄与できる製造法
が得られるという効果がある。
電体基板またはキャビティに配置された半導体素子の整
合回路および該キャビティに配置された半導体増幅器の
分配・合成回路を上記第一層の誘電体基板上に形成する
工程を含むので、周波数が低い帯域での整合回路、分配
・合成回路を、慣用の分布定数線路の整合回路より小さ
くすることができ、小型化、低廉化に寄与できる製造法
が得られるという効果がある。
【００４４】請求項８の発明によれば、上記半導体素子
を実装する工程では、該半導体素子が上記第一層の誘電
体基板に複数実装され、上記キャビティを形成する工程
では、該キャビティが上記第一層の誘電体基板または該
第一層の誘電体基板を含む下層の誘電体基板に複数形成
されるので、高出力、高利得なマイクロ波回路を容易に
製造できるという効果がある。
を実装する工程では、該半導体素子が上記第一層の誘電
体基板に複数実装され、上記キャビティを形成する工程
では、該キャビティが上記第一層の誘電体基板または該
第一層の誘電体基板を含む下層の誘電体基板に複数形成
されるので、高出力、高利得なマイクロ波回路を容易に
製造できるという効果がある。
【図１】 この発明の実施の形態１を示す斜視図および
断面図である。
断面図である。
【図２】 この発明の実施の形態２を示す斜視図および
断面図である。
断面図である。
【図３】 この発明の実施の形態３を示す斜視図であ
る。
る。
【図４】 この発明の実施の形態４を示す斜視図および
断面図である。
断面図である。
【図５】 従来のマイクロ波回路パッケージを示す斜視
図および断面図である。
図および断面図である。
【図６】 従来のマイクロ波回路パッケージを示す斜視
図および断面図−である。
図および断面図−である。
【図７】 従来のマイクロ波回路パッケージを示す斜視
図である。
図である。
【図８】 従来のマイクロ波回路パッケージを示す斜視
図および断面図である。
図および断面図である。
１ａ 半導体素子、 １ｂ 半導体素子実装部パター
ン、 １ｃ 高誘電率の誘電体基板、 １ｄ〜１ｇ 誘
電体基板（アルミナ、窒化アルミなど）、 １ｈ高周波
信号伝送線路（マイクロストリップ線路）、 １i 電
源供給パターン、 １ｊ ビアホール、 １ｋ 裏面メ
ッキ、 １ｌ 外部供給電源パターン、１ｍ，１ｎ ワ
イヤボンディング、 ２ａ，２ｂ 半導体素子、 ２
ｃ，２ｄキャリア、 ２ｅ，２ｆ キャビティ、 ２ｇ
高周波信号伝送線路（マイクロストリップ線路）、
２ｈ 外部供給電源パターン、 ２I，２ｊ 電源供給
パターン、 ２ｋ 高誘電率の誘電体基板、 ２ｌ〜２
ｏ 誘電体基板（アルミナ、窒化アルミなど）、 ２
ｐ，２ｑ ワイヤボンディング、 ２ｒ〜２ｕ ビアホ
ール、 ２ｖ 裏面メッキ、 ３ａ，３ｂ 半導体素
子、 ３ｃ 電源供給パターン、 ３ｄ 分布定数線
路による整合回路、 ３ｅ 分配・合成回路、３ｆ 外
部供給電源パターン、 ３ｇ，３ｈ ワイヤボンディン
グ、 ３i高誘電率の誘電体基板、 ３ｊ〜３ｍ 誘電
体基板（アルミナ、窒化アルミなど）、 ３ｎ，３ｏ
キャリア、 ３p，３ｑ キャビティ、 ４ａ シール
パターン、 ４ｂ 高周波信号伝送線路（マイクロスト
リップ線路）、 ４ｃ 薄膜金属板、 ４ｄ 半導体素
子、 ４ｅ 分布定数線路による整合回路、 ４ｆ外部
電源供給パターン、 ４ｇ 高誘電率の誘電体基板、
４ｈ〜４ｋ 誘電体基板（アルミナ、窒化アルミな
ど）、 ４ｌ 裏面メッキ、 ４ｍ ビアホール、 ４
ｎ 内層高周波伝送線路、 ４ｏ ビアホール、 ４ｐ
ワイヤボンディング、 ４ｑ キャリア。
ン、 １ｃ 高誘電率の誘電体基板、 １ｄ〜１ｇ 誘
電体基板（アルミナ、窒化アルミなど）、 １ｈ高周波
信号伝送線路（マイクロストリップ線路）、 １i 電
源供給パターン、 １ｊ ビアホール、 １ｋ 裏面メ
ッキ、 １ｌ 外部供給電源パターン、１ｍ，１ｎ ワ
イヤボンディング、 ２ａ，２ｂ 半導体素子、 ２
ｃ，２ｄキャリア、 ２ｅ，２ｆ キャビティ、 ２ｇ
高周波信号伝送線路（マイクロストリップ線路）、
２ｈ 外部供給電源パターン、 ２I，２ｊ 電源供給
パターン、 ２ｋ 高誘電率の誘電体基板、 ２ｌ〜２
ｏ 誘電体基板（アルミナ、窒化アルミなど）、 ２
ｐ，２ｑ ワイヤボンディング、 ２ｒ〜２ｕ ビアホ
ール、 ２ｖ 裏面メッキ、 ３ａ，３ｂ 半導体素
子、 ３ｃ 電源供給パターン、 ３ｄ 分布定数線
路による整合回路、 ３ｅ 分配・合成回路、３ｆ 外
部供給電源パターン、 ３ｇ，３ｈ ワイヤボンディン
グ、 ３i高誘電率の誘電体基板、 ３ｊ〜３ｍ 誘電
体基板（アルミナ、窒化アルミなど）、 ３ｎ，３ｏ
キャリア、 ３p，３ｑ キャビティ、 ４ａ シール
パターン、 ４ｂ 高周波信号伝送線路（マイクロスト
リップ線路）、 ４ｃ 薄膜金属板、 ４ｄ 半導体素
子、 ４ｅ 分布定数線路による整合回路、 ４ｆ外部
電源供給パターン、 ４ｇ 高誘電率の誘電体基板、
４ｈ〜４ｋ 誘電体基板（アルミナ、窒化アルミな
ど）、 ４ｌ 裏面メッキ、 ４ｍ ビアホール、 ４
ｎ 内層高周波伝送線路、 ４ｏ ビアホール、 ４ｐ
ワイヤボンディング、 ４ｑ キャリア。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平11−103176（ＪＰ，Ａ)
特開 平10−303640（ＪＰ，Ａ)
特開 平９−237867（ＪＰ，Ａ)
特開 平８−236894（ＪＰ，Ａ)
特開 平８−125464（ＪＰ，Ａ)
特開 平６−291520（ＪＰ，Ａ)
特開 平６−232287（ＪＰ，Ａ)
特開 平５−299906（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 23/12
H01P 5/08
Claims (8)
- 【請求項１】 多層基板で構成されたマイクロ波回路パ
ッケージにおいて、高周波信号伝送線路およびビアホールによって下層と接
続された電源供給パターンを含み、 半導体素子の実装さ
れた第一層の誘電体基板と、 該第一層の誘電体基板の下方に設けられた複数の誘電体
基板と上記多層基板の任意の層に挟まれ、第一のビアホ
ールを介して上記第一層の誘電体基板の高周波信号伝送
線路と接続された高周波伝送線路と、 第二のビアホールでグランドと接続され、上記第一層の
誘電体基板を囲むシールパターンと、 該シールパターンを介して上記半導体素子を気密封止す
る薄膜金属板とを備え たことを特徴とするマイクロ波回
路パッケージ。 - 【請求項２】 上記第一層の誘電体基板または該第一層
を含む下層の誘電体基板に、上記半導体素子に含まれる
能動素子および受動素子の寸法、厚みに対応して設けら
れたキャビティを有し、上記半導体素子を多段に接続し
たことを特徴とする請求項１記載のマイクロ波回路パッ
ケージ。 - 【請求項３】 第一層の誘電体基板は、上記半導体素子
に対応した整合回路および分配・合成回路を含むことを
特徴とする請求項１または２記載のマイクロ波回路パッ
ケージ。 - 【請求項４】 上記半導体素子は、上記第一層の誘電体
基板に複数実装され、該半導体素子が配列される上記キ
ャビティは、上記第一層の誘電体基板または該第一層を
含む下層の誘電体基板に複数設けられることを特徴とす
る請求項１〜３のいずれかに記載のマイクロ波回路パッ
ケージ。 - 【請求項５】 多層基板で構成されるマイクロ波回路パ
ッケージの製造方法において、 少なくとの一層からなる誘電体基板を形成する工程と、 該誘電体基板上にこれより高誘電率の第一層の誘電体基
板を形成する工程と、 該第一層の誘電体基板に高周波信号伝送線路およびビア
ホールによって下層の誘電体基板と接続される電源供給
パターンを形成する工程と、 上記第一層の誘電体基板に半導体素子を実装する工程
と、上記第一層の誘電体基板および第二層以降の誘電体基板
に半導体素子を配するキャビティを形成する工程と、 上記第一層の誘電体基板の高周波信号伝送線路を第一の
ビアホールを介して任意の層に挟まれた高周波伝送線路
に接続する工程と、 上記第一の誘電体基板を囲むように第二のビアホールで
グランドと接続されたシールパターンを形成する工程
と、 該シールパターン上に上記半導体素子の部分を気密封止
する薄膜金属を形成する工程と を含むことを特徴とする
マイクロ波回路パッケージの製造方法。 - 【請求項６】 上記半導体素子に含まれる能動素子およ
び受動素子に対してその寸法および厚みに対応したキャ
ビティを上記第一層の誘電体基板または該第一層の誘電
体基板を含む下層の誘電体基板に形成する工程と、上記
半導体素子を多段に接続する工程とを含むことを特徴と
する請求項５記載のマイクロ波回路パッケージの製造方
法。 - 【請求項７】 上記第一層の誘電体基板またはキャビテ
ィに配置された半導体素子の整合回路および該キャビテ
ィに配置された半導体増幅器の分配・合成回路を上記第
一層の誘電体基板上に形成する工程を含むことを特徴と
する請求項５記載のマイクロ波回路パッケージの製造方
法。 - 【請求項８】 上記半導体素子を実装する工程では、該
半導体素子は上記第一層の誘電体基板に複数実装され、
上記キャビティを形成する工程では、該キャビティは上
記第一層の誘電体基板または該第一層の誘電体基板を含
む下層の誘電体基板に複数形成されることを特徴とする
請求項５〜７のいずれかに記載のマイクロ波回路パッケ
ージの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12185899A JP3537350B2 (ja) | 1999-04-28 | 1999-04-28 | マイクロ波回路パッケージおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12185899A JP3537350B2 (ja) | 1999-04-28 | 1999-04-28 | マイクロ波回路パッケージおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000312103A JP2000312103A (ja) | 2000-11-07 |
| JP3537350B2 true JP3537350B2 (ja) | 2004-06-14 |
Family
ID=14821686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12185899A Expired - Fee Related JP3537350B2 (ja) | 1999-04-28 | 1999-04-28 | マイクロ波回路パッケージおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3537350B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4595240B2 (ja) * | 2001-05-10 | 2010-12-08 | ソニー株式会社 | 高周波モジュール基板装置及びその製造方法 |
| JP3850275B2 (ja) * | 2001-11-29 | 2006-11-29 | 京セラ株式会社 | 電子部品装置 |
| JP4701896B2 (ja) * | 2005-07-21 | 2011-06-15 | 株式会社村田製作所 | 多層配線基板及びその製造方法 |
| WO2019097564A1 (ja) * | 2017-11-14 | 2019-05-23 | 日本碍子株式会社 | パッケージおよび半導体装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06291520A (ja) * | 1992-04-03 | 1994-10-18 | Matsushita Electric Ind Co Ltd | 高周波多層集積回路 |
| JPH05299906A (ja) * | 1992-04-21 | 1993-11-12 | Matsushita Electric Ind Co Ltd | 高周波多層集積回路 |
| JPH0810739B2 (ja) * | 1993-02-08 | 1996-01-31 | 日本電気株式会社 | ハイブリッドｉｃ |
| JP3135195B2 (ja) * | 1994-10-26 | 2001-02-13 | 三菱電機株式会社 | マイクロ波集積回路 |
| JP2605653B2 (ja) * | 1995-02-28 | 1997-04-30 | 日本電気株式会社 | プリント基板間の同軸線路接続構造 |
| JP3266491B2 (ja) * | 1996-02-29 | 2002-03-18 | 京セラ株式会社 | 高周波用パッケージ |
| JPH10303640A (ja) * | 1997-04-25 | 1998-11-13 | Nippon Telegr & Teleph Corp <Ntt> | アンテナ装置 |
| JP3707647B2 (ja) * | 1997-09-29 | 2005-10-19 | 三菱電機株式会社 | 多層高周波回路基板及びこれを用いた高周波装置 |
-
1999
- 1999-04-28 JP JP12185899A patent/JP3537350B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000312103A (ja) | 2000-11-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5717249A (en) | RF power amplifying circuit device | |
| KR100839067B1 (ko) | 전자 회로 모듈과 그 제조 방법 | |
| US7268426B2 (en) | High-frequency chip packages | |
| JPH09283700A (ja) | 高周波用電力増幅器 | |
| JP3556832B2 (ja) | フェーズドアレーアンテナ | |
| WO2020012598A1 (ja) | 半導体装置 | |
| JP2001085569A (ja) | 高周波回路装置 | |
| JP3578366B2 (ja) | 混成集積回路装置 | |
| JP3515854B2 (ja) | 高周波電力増幅回路装置 | |
| JP3512331B2 (ja) | 半導体装置のプラスチックパッケージ | |
| JP3537350B2 (ja) | マイクロ波回路パッケージおよびその製造方法 | |
| JP2001127237A (ja) | 高周波モジュール | |
| JP3510971B2 (ja) | 高周波用電力増幅器 | |
| JP2616698B2 (ja) | 複合高周波回路モジュール | |
| JP3216626B2 (ja) | 増幅装置 | |
| JP2000031331A (ja) | 電力増幅器 | |
| JP3438715B2 (ja) | マイクロ波回路基板 | |
| JP2937948B2 (ja) | 高周波モジュールおよび高周波モジュールの製造方法 | |
| JP3526217B2 (ja) | 多層高周波回路装置 | |
| WO2003032391A2 (en) | Method for forming a package for electronic components and package for electronic components | |
| JP2005340713A (ja) | マルチチップモジュール | |
| JP2003229521A (ja) | 半導体モジュール及びその製造方法 | |
| JP2004047866A (ja) | 半導体装置 | |
| JPH0537208A (ja) | マイクロ波パツケージ | |
| JP3884580B2 (ja) | 混成集積回路装置およびその混成集積回路装置を組み込んだ電子装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040106 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040216 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040316 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040316 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080326 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090326 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100326 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100326 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110326 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110326 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120326 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130326 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130326 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140326 Year of fee payment: 10 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |