WO2019097564A1 - パッケージおよび半導体装置 - Google Patents

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Definitions

  • the present invention relates to a package and a semiconductor device, and more particularly to a package having a lead frame and a semiconductor device having a package.
  • Semiconductor devices such as power amplifiers often include a semiconductor element and a package in which it is mounted.
  • the package is often provided with a plurality of lead frames.
  • the lead frame can have a function as an input terminal or an output terminal of the semiconductor device.
  • Each of the input terminal and the output terminal has an input impedance and an output impedance as characteristic impedances, and it is desirable that these values be matched with an external electrical system.
  • the characteristic impedance of the electrical system is standardized to 50 ohms as a typical example. If the characteristic impedance of the semiconductor device is largely deviated from the desired one, a matching circuit for adjusting the characteristic impedance is required. If the package itself has the function of this matching circuit, there is no need to add the matching circuit outside the package. This can reduce the number of parts. In addition, the size of the device including the matching circuit can be easily suppressed as a whole.
  • the high frequency device includes a base plate having a main surface, a dielectric, a signal line, an island pattern, a metal frame, a lead frame, a semiconductor chip, and a wire.
  • a dielectric is formed on the main surface along one side of the base plate.
  • a signal line is formed on the dielectric so as to extend from the one side to the central portion of the main surface.
  • the island pattern is formed of metal adjacent to the signal line on the dielectric and extending from the one side to the central portion and not in contact with the signal line.
  • the metal frame has a bridge formed on the signal line and the island pattern through the contact portion in contact with the main surface, and the additional dielectric formed on the portion of the signal line and the island pattern. And the like.
  • the contact portion and the bridge-like portion generally surround the central portion.
  • the lead frame is connected to an outer signal line which is a portion of the signal line located outside the metal frame.
  • the semiconductor chip is fixed to the central portion.
  • a wire connects the semiconductor chip and an inner signal line which is a portion surrounded by the metal frame in the signal line.
  • the present invention has been made to solve the problems as described above, and its object is to provide a package capable of performing impedance matching more sufficiently.
  • a package according to one aspect of the present invention includes a base plate, a frame, and a lead frame.
  • the base plate has a mounting area on which the semiconductor element is to be mounted, and a frame area surrounding the mounting area, and is made of metal.
  • the frame is provided on the frame area of the base plate and has a first surface facing the frame area and a second surface opposite to the first surface.
  • the lead frame is joined to the second surface of the frame.
  • the frame includes a plurality of dielectric layers having a laminated structure, and an element connection portion to be electrically connected to the semiconductor element.
  • the plurality of dielectric layers includes a first dielectric layer having a first dielectric constant and a second dielectric layer having a second dielectric constant different from the first dielectric constant.
  • a package according to another aspect of the present invention includes a base plate, a frame and a lead frame.
  • the base plate has a mounting area on which the semiconductor element is to be mounted, and a frame area surrounding the mounting area, and is made of metal.
  • the frame is provided on the frame area of the base plate and has a first surface facing the frame area and a second surface opposite to the first surface.
  • the lead frame is joined to the second surface of the frame.
  • the frame includes a plurality of dielectric layers having a laminated structure, and an element connection portion to be electrically connected to the semiconductor element. The element connection is electrically separated from the lead frame on the second surface.
  • the frame of the package comprises a first dielectric layer having a first dielectric constant and a second dielectric constant having a second dielectric constant different from the first dielectric constant. And a dielectric layer.
  • the device connection is electrically separated from the lead frame on the second surface of the frame.
  • the matching circuit provided between the element connection portion and the lead frame is not limited to the circuit shorted on the second surface of the frame. Therefore, impedance matching using the frame can be more easily performed.
  • FIG. 3 is a cross sectional view schematically showing a configuration of the semiconductor device in the embodiment of the present invention along line II in FIG. 2;
  • FIG. 1 is a plan view schematically showing the configuration of a semiconductor device in an embodiment of the present invention, with a lid omitted from illustration.
  • FIG. 1 is a circuit diagram showing an example of an equivalent circuit of a semiconductor device according to an embodiment of the present invention. It is sectional drawing which shows the structure of the semiconductor device of a modification.
  • FIG. 1 is a cross sectional view schematically showing a configuration of a semiconductor device 700 in the present embodiment along line II in FIG.
  • FIG. 2 is a plan view schematically showing the configuration of the semiconductor device 700, with the lid 500 not shown.
  • the semiconductor device 700 includes a semiconductor element 300, wiring portions 400A and 400B, a lid 500, and a package.
  • the package includes a base plate 10, a frame 100, and lead frames 20A and 20B.
  • the lid 500 seals the cavity CV (FIG. 1) surrounded by the frame 100 by being mounted on the frame 100.
  • the lid 500 is made of an insulator. The attachment of the lid 500 may be performed using, for example, an adhesive.
  • the base plate 10 has a mounting area 11 on which the semiconductor element 300 is to be mounted, and a frame area 12 surrounding the mounting area 11.
  • the base plate 10 is made of metal.
  • the semiconductor element 300 is mounted on the mounting area 11 of the base plate 10.
  • the semiconductor element 300 includes a semiconductor portion 301, terminals 312A and 312B, and a back electrode 311.
  • the lead frames 20A and 20B are joined to the frame upper surface S2 of the frame 100.
  • the lead frames 20A and 20B protrude to the outside of the frame 100 in a planar layout (field of view in FIG. 2).
  • the lead frames 20A and 20B are made of metal.
  • the frame body 100 is provided on the frame area 12 of the base plate 10.
  • the frame 100 has a frame lower surface S1 (first surface) facing the frame area 12 and a frame upper surface S2 (a second surface opposite to the first surface).
  • the frame 100 includes a plurality of dielectric layers 110 having a laminated structure, element connection portions 121A and 121B, and at least one via electrode 140 (a plurality of via electrodes 140 in the example shown in FIG. 1 and a frame connection).
  • a portion 122A, 122B, at least one electrode layer 130 (a plurality of electrode layers 130 in the example shown in FIG. 1), and a base connection portion 125 are provided.
  • the element connection portions 121A and 121B are provided on the frame upper surface S2.
  • the element connection portions 121A and 121B are made of metal.
  • the element connection portions 121A and 121B are electrically connected to the semiconductor element 300.
  • the element connection portions 121A and 121B are electrically separated from the lead frames 20A and 20B on the frame upper surface S2.
  • the plurality of dielectric layers 110 includes a lower dielectric layer 111, an upper dielectric layer 112, and intermediate dielectric layers 113 and 114.
  • the lower dielectric layer 111 forms the frame lower surface S1 of the frame 100 directly or through the base connection portion 125.
  • the upper dielectric layer 112 forms the frame upper surface S2 of the frame 100 directly or through an electrode structure, and this electrode structure is the frame connection portions 122A and 122B or the element connection portions 121A and 121B.
  • the intermediate dielectric layers 113 and 114 are sandwiched between the lower dielectric layer 111 and the upper dielectric layer 112.
  • the plurality of dielectric layers 110 includes a first dielectric layer having a first dielectric constant and a second dielectric layer having a second dielectric constant different from the first dielectric constant.
  • the value k in parentheses is a typical dielectric constant.
  • the dielectric of the first dielectric layer and the dielectric of the second dielectric layer are chosen to be different from each other. Therefore, at least one of the first and second dielectric layers is preferably any of the dielectrics (1) to (4).
  • the high-k material may be, for example, a barium titanate or barium titanate based material.
  • the electrode layer 130 is sandwiched between the plurality of dielectric layers 110.
  • the via electrode 140 penetrates at least one of the plurality of dielectric layers 110.
  • One end of the via electrode 140 may be connected to the element connection portion 121A or 121B. Further, the via electrode 140 may be connected to the electrode layer 130.
  • the via electrode 140 may be connected to the frame connection portion 122A or 122B.
  • the base connection portion 125 is joined to the frame area 12 of the base plate 10.
  • the frame connection portions 122A and 122B are provided on the frame upper surface S2 of the frame 100.
  • the frame connection portions 122A and 122B are provided on the upper dielectric layer 112.
  • the frame connection portions 122A and 122B are made of metal.
  • Each of the frame connectors 122A and 122B is connected to the lead frames 20A and 20B.
  • the element connection portions 121A and 121B are electrically separated from the lead frames 20A and 20B on the frame upper surface S2.
  • the wiring portion 400 ⁇ / b> A connects the element connection portion 121 ⁇ / b> A of the frame 100 and the terminal 312 ⁇ / b> A of the semiconductor element 300.
  • the wiring portion 400 B connects the element connection portion 121 B of the frame 100 and the terminal 312 B of the semiconductor element 300.
  • the wiring portions 400A and 400B are typically bonding wires.
  • FIG. 3 is a circuit diagram showing an example of an equivalent circuit of the semiconductor device 700.
  • the semiconductor device 700 is a power amplification device having a lead frame 20A as an input terminal and a lead frame 20B as an output terminal.
  • the frame 100 is used to configure an input matching circuit 100A and an output matching circuit 100B.
  • the input matching circuit 100A includes a capacitor 181 and an inductor 182 as shown.
  • the output matching circuit 100B includes capacitors 183 and 184 and an inductor 185.
  • These capacitors and inductors are mainly configured by the frame 100, but may have contributions from the lead frames 20A and 20B, the base plate 10, and the wiring portions 400A and 400B.
  • the illustrated equivalent circuit can be easily realized as compared with the case where a frame having only a simpler internal structure is used.
  • the inductor which has high Q can be formed by using the dielectric material layer which consists of a dielectric (1) mentioned above. Further, by using at least one of the dielectric layers (3) to (5) described above, a capacitor having a high capacitance per unit area can be formed. Further, the type of dielectric may be selected from the viewpoint of securing a withstand voltage.
  • the semiconductor element 300 is a power amplification element having a terminal 312A as an input terminal, a terminal 312B as an output terminal, and a back surface electrode 311 as a ground terminal.
  • the terminal 312B may output the electrical signal from the semiconductor element 300 with a characteristic impedance of 5 ohms or less.
  • the output matching circuit 100B the lead frame 20B can output the electric signal with a standard 50 ohm characteristic impedance. It should be noted that even if a standard 50 ohm output impedance is expected, some impedance error is usually acceptable, for example an error of the order of 5 ohms.
  • the lead frame 20A can receive an electrical signal to the semiconductor device 300 with a standard 50 ohm characteristic impedance.
  • the package frame 100 comprises a first dielectric layer having a first dielectric constant and a second dielectric layer having a second dielectric constant different from the first dielectric constant. And. This increases the degree of freedom in the design of the configuration for impedance matching using the frame. Therefore, impedance matching can be performed more sufficiently using the package frame.
  • the size of the frame 100 can be reduced by applying a dielectric having a high dielectric constant to a region where a capacitor having a high capacitance is formed. At this time, a dielectric having a lower dielectric constant may be applied to a region requiring a high withstand voltage in favor of insulation reliability.
  • the element connection portions 121A and 121B of the frame 100 are electrically separated from the lead frames 20A and 20B on the frame upper surface S2.
  • the matching circuit provided between the element connection portions 121A and 121B and the lead frames 20A and 20B is not limited to the circuit shorted on the frame upper surface S2. Therefore, impedance matching using the package frame 100 can be more easily performed.
  • a circuit such as the output matching circuit 100B (FIG. 3) can be easily configured.
  • the frame 100 has at least one via electrode 140 penetrating at least one of the plurality of dielectric layers 110.
  • the degree of freedom in design of a configuration for performing impedance matching using the frame 100 can be enhanced. Therefore, impedance matching can be performed more sufficiently using the package frame.
  • At least one via electrode 140 includes a via electrode 140 connected to the element connection portions 121A and 121B of the frame 100.
  • the via electrode 140 includes the via electrode 140 connected to the frame connection portions 122A and 122B.
  • an electrical path made of metal can be provided from the lead frames 20A and 20B to the inside of the laminate of the dielectric layer 110.
  • the frame 100 has at least one electrode layer 130 sandwiched between a plurality of dielectric layers 110.
  • the degree of freedom in design of a configuration for performing impedance matching using the frame 100 can be enhanced. Therefore, impedance matching can be performed more sufficiently using the package frame.
  • the terminals 312A and 312B of the semiconductor device 300 often output electrical signals from the semiconductor device 300 with a characteristic impedance of 5 ohms or less.
  • the lead frame 20B can output the electrical signal with a characteristic impedance of 50 ohms. This allows an output with a standard output impedance of 50 ohms without adding further matching circuits outside the semiconductor device 700.
  • the configuration of the frame 100 can be appropriately changed according to the required impedance matching. Specifically, all of the plurality of dielectric layers 110 may have the same dielectric constant.
  • the element connection portions 121A and 121B may not be electrically separated from the lead frames 20A and 20B on the frame upper surface S2.
  • the via electrode 140 may be omitted. Any of the via electrodes 140 may be separated from the element connection portions 121A and 121B of the frame 100.
  • the frame connection portions 122A and 122B may be omitted. Any of the via electrodes 140 may be separated from the frame connection portions 122A and 122B.
  • the electrode layer 130 may be omitted.
  • the base connector 125 may be omitted.
  • the number of dielectric layers 110 is four in FIG. 1, but may be any number of two or more. If the number of dielectric layers 110 is two, then no intermediate dielectric layer is present. In addition to the matching circuit, another circuit may be configured by the frame 100.
  • the matching circuit is substantially constituted by the frame 100, but the matching circuit may be constituted by the frame and another member.
  • FIG. 4 is a cross-sectional view showing a semiconductor device 700V of such a modified example.
  • the semiconductor device 700 V is different from the semiconductor device 700 in that a dielectric element 801 constituting an input matching circuit with the frame 100 and a dielectric element 802 constituting an output matching circuit together with the frame 100 are provided.
  • the element connection portion 121A of the frame 100 and the semiconductor element 300 are connected by the wiring portion 400A via the dielectric element 801.
  • the element connection portion 121 B of the frame 100 and the semiconductor element 300 are connected by the wiring portion 400 B via the dielectric element 802.
  • the dielectric elements 801 and 802 may be mounted on the mounting area 11.

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Abstract

パッケージは、ベース板（１０）と、枠体（１００）と、リードフレーム（２０Ａ，２０Ｂ）とを有している。ベース板（１０）は、半導体素子（３００）が実装されることになる実装領域（１１）と実装領域（１１）を囲む枠領域（１２）とを有しており、金属からなる。枠体（１００）は、ベース板（１０）の枠領域（１２）上に設けられており、枠領域（１２）に面する第１の面（Ｓ１）と第１の面（Ｓ１）の反対の第２の面（Ｓ２）とを有している。リードフレーム（２０Ａ，２０Ｂ）は枠体（１００）の第２の面（Ｓ２）に接合されている。枠体（１００）は、積層構造を有する複数の誘電体層（１１０）と、半導体素子（３００）に電気的に接続されることになる素子接続部（１２１Ａ，１２１Ｂ）とを含む。複数の誘電体層（１１０）は、第１の誘電率を有する第１の誘電体層と、第１の誘電率と異なる第２の誘電率を有する第２の誘電体層とを含む。

Description

パッケージおよび半導体装置
　本発明は、パッケージおよび半導体装置に関し、特に、リードフレームを有するパッケージと、パッケージを有する半導体装置とに関するものである。
　電力増幅器などの半導体装置は、多くの場合、半導体素子と、それが実装されるパッケージとを有している。パッケージには、多くの場合、複数のリードフレームが設けられている。リードフレームは、半導体装置の入力端子または出力端子としての機能を有し得る。入力端子および出力端子のそれぞれは、特性インピーダンスとして、入力インピーダンスおよび出力インピーダンスを有しており、これらの値は、外部の電気系統と整合されていることが望まれる。電気系統の特性インピーダンスは、典型的な例として、５０オームに標準化される。半導体装置の特性インピーダンスが所望のものから大きくずれている場合は、特性インピーダンスを調整するための整合回路を必要とする。この整合回路の機能をパッケージ自体が有していれば、パッケージ外に整合回路を付加する必要がなくなる。これにより部品数を削減することができる。また、整合回路を含む装置のサイズを、全体として抑えやすい。
　特開２０１４－１０７３９８号公報（特許文献１）に記載の技術は、高周波装置のフィードスルー部にインピーダンスの調整機能を付加することを開示している。具体的には、高周波装置は、主面を有するベース板と、誘電体と、信号ラインと、島パターンと、金属フレームと、リードフレームと、半導体チップと、ワイヤとを有している。誘電体は、上記ベース板の一側面に沿うように上記主面に形成されている。信号ラインは、上記誘電体の上に、上記一側面側から上記主面の中央部へ伸びるように形成されている。島パターンは、上記誘電体の上の上記信号ラインの隣に、上記一側面側から上記中央部へ伸び、かつ上記信号ラインに接しないように金属で形成されている。金属フレームは、上記主面と接する接触部と、上記信号ラインの一部および上記島パターンの一部に形成された追加誘電体を介して上記信号ラインおよび上記島パターンの上に形成された橋状部とを有している。上記接触部と上記橋状部とが全体として上記中央部を囲んでいる。リードフレームは、上記信号ラインのうち上記金属フレームの外側に位置する部分である外側信号ラインと接続されている。半導体チップは上記中央部に固定されている。ワイヤは、上記半導体チップと、上記信号ラインのうち上記金属フレームに囲まれた部分である内側信号ラインとを接続している。
特開２０１４－１０７３９８号公報
　上記公報に記載の技術を単に用いるのみでは、特性インピーダンスを微調整することはできるにしても、十分なインピーダンス整合を得ることが困難なことがある。特に、１オーム程度の低い出力インピーダンスを有する半導体素子が実装されている場合に、この半導体素子からの信号を出力するリードフレームの出力インピーダンスを５０オーム程度へ調整することは、大きなインピーダンス調整が必要であり、上記技術では困難である。
　本発明は以上のような課題を解決するためになされたものであり、その目的は、インピーダンス整合をより十分に行なうことができるパッケージを提供することである。
　本発明の一の局面に従うパッケージは、ベース板と、枠体と、リードフレームとを有している。ベース板は、半導体素子が実装されることになる実装領域と、実装領域を囲む枠領域とを有しており、金属からなる。枠体は、ベース板の枠領域上に設けられており、枠領域に面する第１の面と、第１の面の反対の第２の面とを有している。リードフレームは枠体の第２の面に接合されている。枠体は、積層構造を有する複数の誘電体層と、半導体素子に電気的に接続されることになる素子接続部とを含む。複数の誘電体層は、第１の誘電率を有する第１の誘電体層と、第１の誘電率と異なる第２の誘電率を有する第２の誘電体層とを含む。
　本発明の他の局面に従うパッケージは、ベース板と、枠体と、リードフレームとを有している。ベース板は、半導体素子が実装されることになる実装領域と、実装領域を囲む枠領域とを有しており、金属からなる。枠体は、ベース板の枠領域上に設けられており、枠領域に面する第１の面と、第１の面の反対の第２の面とを有している。リードフレームは枠体の第２の面に接合されている。枠体は、積層構造を有する複数の誘電体層と、半導体素子に電気的に接続されることになる素子接続部とを含む。素子接続部は第２の面上においてリードフレームから電気的に分離されている。
　本発明の一の局面に従うパッケージによれば、パッケージの枠体は、第１の誘電率を有する第１の誘電体層と、第１の誘電率と異なる第２の誘電率を有する第２の誘電体層とを含む。これにより枠体を用いてインピーダンス整合を行う構成の設計の自由度が高められる。よってパッケージの枠体を用いてのインピーダンス整合をより十分に行なうことができる。
　本発明の他の局面に従うパッケージによれば、素子接続部は枠体の第２の面上においてリードフレームから電気的に分離されている。これにより、素子接続部とリードフレームとの間に設けられる整合回路が、枠体の第２の面上で短絡された回路に限定されなくなる。よって枠体を用いてのインピーダンス整合をより十分に行ないやすくなる。
本発明の実施の形態における半導体装置の構成を図２の線Ｉ－Ｉに沿って概略的に示す断面図である。 本発明の実施の形態における半導体装置の構成を、蓋体の図示を省略しつつ、概略的に示す平面図である。 本発明の実施の形態における半導体装置の等価回路の一例を示す回路図である。 変形例の半導体装置の構成を示す断面図である。
　以下、図面に基づいて本発明の実施の形態について説明する。
　図１は、本実施の形態における半導体装置７００の構成を図２の線Ｉ－Ｉに沿って概略的に示す断面図である。図２は、半導体装置７００の構成を、蓋体５００の図示を省略しつつ、概略的に示す平面図である。
　半導体装置７００は、半導体素子３００と、配線部４００Ａ，４００Ｂと、蓋体５００と、パッケージとを有している。パッケージは、ベース板１０と、枠体１００と、リードフレーム２０Ａ，２０Ｂとを有している。蓋体５００は、枠体１００上に取り付けられることによって、枠体１００に囲まれたキャビティＣＶ（図１）を封止するものである。蓋体５００は絶縁体からなる。蓋体５００の取り付けは、例えば、接着剤を用いて行い得る。
　ベース板１０は、半導体素子３００が実装されることになる実装領域１１と、実装領域１１を囲む枠領域１２とを有している。ベース板１０は金属からなる。
　半導体素子３００は、ベース板１０の実装領域１１上に実装されている。半導体素子３００は、半導体部３０１と、端子３１２Ａ，３１２Ｂと、裏面電極３１１とを有している。
　リードフレーム２０Ａ，２０Ｂは枠体１００の枠上面Ｓ２に接合されている。リードフレーム２０Ａ，２０Ｂは、平面レイアウト（図２の視野）において、枠体１００の外側へ突出している。リードフレーム２０Ａ，２０Ｂは金属からなる。
　枠体１００は、ベース板１０の枠領域１２上に設けられている。枠体１００は、枠領域１２に面する枠下面Ｓ１（第１の面）と、枠上面Ｓ２（第１の面の反対の第２の面）とを有している。枠体１００は、積層構造を有する複数の誘電体層１１０と、素子接続部１２１Ａ，１２１Ｂと、少なくとも１つのビア電極１４０（図１に示された例においては複数のビア電極１４０と、フレーム接続部１２２Ａ，１２２Ｂと、少なくとも１つの電極層１３０（図１に示された例においては複数の電極層１３０）と、ベース接続部１２５とを有している。
　素子接続部１２１Ａ，１２１Ｂは枠上面Ｓ２上に設けられている。素子接続部１２１Ａ，１２１Ｂは金属からなる。素子接続部１２１Ａ，１２１Ｂは、半導体素子３００に電気的に接続されている。素子接続部１２１Ａ，１２１Ｂは枠上面Ｓ２上においてリードフレーム２０Ａ，２０Ｂから電気的に分離されている。
　複数の誘電体層１１０は、図１に示された例においては、下部誘電体層１１１と、上部誘電体層１１２と、中間誘電体層１１３，１１４とを有している。下部誘電体層１１１は、直接またはベース接続部１２５を介して、枠体１００の枠下面Ｓ１をなしている。上部誘電体層１１２は、直接または電極構造を介して、枠体１００の枠上面Ｓ２をなしており、この電極構造は、フレーム接続部１２２Ａ，１２２Ｂまたは素子接続部１２１Ａ，１２１Ｂである。中間誘電体層１１３，１１４は下部誘電体層１１１と上部誘電体層１１２との間に挟まれている。
　複数の誘電体層１１０は、第１の誘電率を有する第１の誘電体層と、第１の誘電率と異なる第２の誘電率を有する第２の誘電体層とを含む。具体的には、第１の誘電体層および第２の誘電体層の材料は、以下の５つの種類
　　誘電体（１）：ＢａＯ－Ａｌ２Ｏ３－ＳｉＯ２－Ｂｉ２Ｏ３　（ｋ＝７）
　　誘電体（２）：ＢａＯ－ＴｉＯ２－ＺｎＯ　（ｋ＝２７）
　　誘電体（３）：ＢａＯ－Ｎｄ２Ｏ３－Ｂｉ２Ｏ３－ＴｉＯ２　（ｋ＝８１）
　　誘電体（４）：ＢａＯ－Ｒ２Ｏ３－ＴｉＯ２　（ｋ＝１２５）
　　誘電体（５）：ｈｉｇｈ－ｋ材　（ｋ≧１０００）
のいずれかであることが好ましい。なお上記において、括弧内の値ｋは、典型的な比誘電率である。第１の誘電体層の誘電体と第２の誘電体層の誘電体とは、互いに異なるように選択される。よって第１および第２誘電体層の少なくともいずれかは、上記誘電体（１）～（４）のいずれかであることが好ましい。ｈｉｇｈ－ｋ材は、例えばチタン酸バリウムまたはチタン酸バリウム系材料であってよい。以上のような材料選択によって、誘電体層１１０の積層体を、その内部に電極構造を設けつつ、低温同時焼成セラミックス（Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｃｏ－ｆｉｒｅｄ　Ｃｅｒａｍｉｃｓ（ＬＴＣＣ））として容易に形成し得る。
　電極層１３０は、複数の誘電体層１１０の間に挟まれている。ビア電極１４０は、複数の誘電体層１１０の少なくともいずれかを貫通している。ビア電極１４０の一方端は素子接続部１２１Ａまたは１２１Ｂにつながっていてもよい。またビア電極１４０は電極層１３０につながっていてもよい。ビア電極１４０はフレーム接続部１２２Ａまたは１２２Ｂにつながっていてもよい。ベース接続部１２５はベース板１０の枠領域１２に接合されている。
　フレーム接続部１２２Ａ，１２２Ｂは、枠体１００の枠上面Ｓ２上に設けられている。言い換えれば、フレーム接続部１２２Ａ，１２２Ｂは、上部誘電体層１１２上に設けられている。フレーム接続部１２２Ａ，１２２Ｂは、金属からなる。フレーム接続部１２２Ａおよび１２２Ｂのそれぞれは、リードフレーム２０Ａおよび２０Ｂに接続されている。素子接続部１２１Ａ，１２１Ｂは、枠上面Ｓ２上においてリードフレーム２０Ａ，２０Ｂから電気的に分離されている。
　配線部４００Ａは、枠体１００の素子接続部１２１Ａと、半導体素子３００の端子３１２Ａとの間を接続している。配線部４００Ｂは、枠体１００の素子接続部１２１Ｂと、半導体素子３００の端子３１２Ｂとの間を接続している。配線部４００Ａ，４００Ｂは、典型的には、ボンディングワイヤである。
　図３は、半導体装置７００の等価回路の一例を示す回路図である。本例においては、半導体装置７００は、入力端子としてのリードフレーム２０Ａと、出力端子としてのリードフレーム２０Ｂとを有する電力増幅装置である。入力インピーダンスおよび出力インピーダンスのそれぞれを最適化するために、枠体１００を用いて入力整合回路１００Ａおよび出力整合回路１００Ｂが構成されている。入力整合回路１００Ａは、図示されているように、キャパシタ１８１と、インダクタ１８２とを有している。出力整合回路１００Ｂは、キャパシタ１８３，１８４と、インダクタ１８５とを有している。これらキャパシタおよびインダクタは、主に枠体１００によって構成されるものであるが、リードフレーム２０Ａ，２０Ｂ、ベース板１０および配線部４００Ａ，４００Ｂからの寄与があってもよい。本実施の形態の枠体１００によれば、より単純な内部構造しか有しない枠体が用いられる場合に比して、図示された等価回路を容易に実現し得る。
　なお、前述した誘電体（１）からなる誘電体層を用いることで、高Ｑを有するインダクタを形成することができる。また、前述した誘電体層（３）～（５）の少なくともいずれかを用いることによって、単位面積当たり高キャパシタンスを有するキャパシタを形成することができる。また、耐電圧を確保する観点で誘電体の種類が選択されてもよい。
　また本例においては、半導体素子３００は、入力端子としての端子３１２Ａと、出力端子としての端子３１２Ｂと、接地端子としての裏面電極３１１とを有する電力増幅素子である。端子３１２Ｂは、半導体素子３００からの電気信号を５オーム以下の特性インピーダンスで出力するものであり得る。そのような場合であっても、出力整合回路１００Ｂが用いられることによって、リードフレーム２０Ｂは、上記電気信号を、標準的な５０オームの特性インピーダンスで出力することが可能である。なお、標準的な５０オームの出力インピーダンスが期待される場合であっても、ある程度のインピーダンス誤差は、通常、許容されるものであり、例えば誤差５オーム程度は許容される。同様に、入力整合回路１００Ａが用いられることによって、リードフレーム２０Ａは、半導体素子３００への電気信号を、標準的な５０オームの特性インピーダンスで受け入れることが可能である。
　（効果）
　本実施の形態によれば、パッケージの枠体１００は、第１の誘電率を有する第１の誘電体層と、第１の誘電率と異なる第２の誘電率を有する第２の誘電体層とを含む。これにより枠体を用いてインピーダンス整合を行う構成の設計の自由度が高められる。よってパッケージの枠体を用いてのインピーダンス整合をより十分に行なうことができる。例えば、高キャパシタンスを有するキャパシタが形成される領域に、高い誘電率を有する誘電体を適用することによって、枠体１００のサイズを抑えることができる。このとき、高い耐電圧を要する領域には、絶縁信頼性を優先して、より低い誘電率を有する誘電体が適用されてよい。
　枠体１００の素子接続部１２１Ａ，１２１Ｂは枠上面Ｓ２上においてリードフレーム２０Ａ，２０Ｂから電気的に分離されている。これにより、素子接続部１２１Ａ，１２１Ｂとリードフレーム２０Ａ，２０Ｂとの間に設けられる整合回路が、枠上面Ｓ２上で短絡された回路に限定されなくなる。よってパッケージの枠体１００を用いてのインピーダンス整合をより十分に行ないやすくなる。特に、出力整合回路１００Ｂ（図３）のような回路を構成しやすくなる。
　枠体１００は、複数の誘電体層１１０の少なくともいずれかを貫通する少なくとも１つのビア電極１４０を有している。これにより枠体１００を用いてインピーダンス整合を行う構成の設計の自由度が高められる。よってパッケージの枠体を用いてのインピーダンス整合をより十分に行なうことができる。
　少なくとも１つのビア電極１４０は、枠体１００の素子接続部１２１Ａ，１２１Ｂにつながるビア電極１４０を含む。これにより枠体１００を用いてインピーダンス整合を行う構成の設計の自由度が高められる。よってパッケージの枠体を用いてのインピーダンス整合をより十分に行なうことができる。ビア電極１４０は、フレーム接続部１２２Ａ，１２２Ｂにつながるビア電極１４０を含む。これにより、リードフレーム２０Ａ，２０Ｂから誘電体層１１０の積層体内部へと、金属からなる電気的経路を設けることができる。
　枠体１００は、複数の誘電体層１１０の間に挟まれた少なくとも１つの電極層１３０を有している。これにより枠体１００を用いてインピーダンス整合を行う構成の設計の自由度が高められる。よってパッケージの枠体を用いてのインピーダンス整合をより十分に行なうことができる。
　半導体素子３００の端子３１２Ａ，３１２Ｂは、半導体素子３００からの電気信号を５オーム以下の特性インピーダンスで出力するものであることがしばしばある。本実施の形態のパッケージが出力整合回路１００Ｂ（図３）として機能することで、リードフレーム２０Ｂは、上記電気信号を５０オームの特性インピーダンスで出力することができる。これにより、半導体装置７００外にさらなる整合回路を付加することなく、５０オームという標準的な出力インピーダンスでの出力が可能となる。
　（変形例）
　枠体１００の構成は、求められるインピーダンス整合に応じて適宜変更され得る。具体的には、複数の誘電体層１１０のすべてが、同じ誘電率を有していてもよい。素子接続部１２１Ａ，１２１Ｂは、枠上面Ｓ２上においてリードフレーム２０Ａ，２０Ｂから電気的に分離されていなくてもよい。ビア電極１４０は省略されてもよい。ビア電極１４０のいずれもが、枠体１００の素子接続部１２１Ａ，１２１Ｂから分離されていてもよい。フレーム接続部１２２Ａ，１２２Ｂは省略されてもよい。ビア電極１４０のいずれもがフレーム接続部１２２Ａ，１２２Ｂから分離されていてもよい。電極層１３０は省略されてもよい。ベース接続部１２５は省略されてもよい。複数の誘電体層１１０の数は、図１においては４つであるが、２つ以上の任意の数であってよい。複数の誘電体層１１０の数が２つである場合、中間誘電体層は存在しない。なお枠体１００によって、整合回路に加えてさらに他の回路が構成されてもよい。
　また上記実施の形態における半導体装置７００はその整合回路が実質的に枠体１００によって構成されているが、整合回路は、枠体と、他の部材とによって構成されていてもよい。図４は、このような変形例の半導体装置７００Ｖを示す断面図である。半導体装置７００との相違点として、半導体装置７００Ｖにおいては、枠体１００と共に入力整合回路を構成する誘電体素子８０１と、枠体１００と共に出力整合回路を構成する誘電体素子８０２とが設けられている。枠体１００の素子接続部１２１Ａと半導体素子３００との間は誘電体素子８０１を介して配線部４００Ａによって接続されている。また枠体１００の素子接続部１２１Ｂと半導体素子３００との間は誘電体素子８０２を介して配線部４００Ｂによって接続されている。誘電体素子８０１および８０２は実装領域１１上に実装されていてよい。
　この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
　ＣＶ　キャビティ
　Ｓ１　枠下面（第１の面）
　Ｓ２　枠上面（第２の面）
　１０　ベース板
　１１　実装領域
　１２　枠領域
　１２１Ａ，１２１Ｂ　素子接続部
　２０Ａ，２０Ｂ　リードフレーム
　１００　枠体
　１００Ａ　入力整合回路
　１００Ｂ　出力整合回路
　１１０　誘電体層
　１２２Ａ，１２２Ｂ　フレーム接続部
　１３０　電極層
　１４０　ビア電極
　１８１，１８３，１８４　キャパシタ
　１８２，１８５　インダクタ
　３００　半導体素子
　３０１　半導体部
　３１１　裏面電極
　３１２Ａ，３１２Ｂ　端子
　４００Ａ，４００Ｂ　配線部
　５００　蓋体
　７００　半導体装置

Claims (9)

  1. 　半導体素子（３００）が実装されることになる実装領域（１１）と前記実装領域（１１）を囲む枠領域（１２）とを有し、金属からなるベース板（１０）と、
    　前記ベース板（１０）の前記枠領域（１２）上に設けられ、前記枠領域（１２）に面する第１の面（Ｓ１）と前記第１の面（Ｓ１）の反対の第２の面（Ｓ２）とを有する枠体（１００）と、
    　前記枠体（１００）の前記第２の面（Ｓ２）に接合されたリードフレーム（２０Ａ，２０Ｂ）と、
    を備え、
    　前記枠体（１００）は、積層構造を有する複数の誘電体層（１１０）と、前記半導体素子（３００）に電気的に接続されることになる素子接続部（１２１Ａ，１２１Ｂ）とを含み、前記複数の誘電体層（１１０）は、第１の誘電率を有する第１の誘電体層と、前記第１の誘電率と異なる第２の誘電率を有する第２の誘電体層とを含む、
    パッケージ。
  2. 　前記枠体（１００）の前記素子接続部（１２１Ａ，１２１Ｂ）は前記第２の面（Ｓ２）上において前記リードフレーム（２０Ａ，２０Ｂ）から電気的に分離されている、請求項１に記載のパッケージ。
  3. 　半導体素子（３００）が実装されることになる実装領域（１１）と前記実装領域（１１）を囲む枠領域（１２）とを有し、金属からなるベース板（１０）と、
    　前記ベース板（１０）の前記枠領域（１２）上に設けられ、前記枠領域（１２）に面する第１の面（Ｓ１）と前記第１の面（Ｓ１）の反対の第２の面（Ｓ２）とを有する枠体（１００）と、
    　前記枠体（１００）の前記第２の面（Ｓ２）に接合されたリードフレーム（２０Ａ，２０Ｂ）と、
    を備え、
    　前記枠体（１００）は、積層構造を有する複数の誘電体層（１１０）と、前記半導体素子（３００）に電気的に接続されることになる素子接続部（１２１Ａ，１２１Ｂ）とを含み、前記素子接続部（１２１Ａ，１２１Ｂ）は前記第２の面（Ｓ２）上において前記リードフレーム（２０Ａ，２０Ｂ）から電気的に分離されている、
    パッケージ。
  4. 　前記枠体（１００）は、前記複数の誘電体層（１１０）の少なくともいずれかを貫通する少なくとも１つのビア電極（１４０）を有している、請求項１から３のいずれか１項に記載のパッケージ。
  5. 　前記少なくとも１つのビア電極（１４０）は、前記枠体（１００）の前記素子接続部（１２１Ａ，１２１Ｂ）につながるビア電極（１４０）を含む、請求項４に記載のパッケージ。
  6. 　前記枠体（１００）は、前記リードフレーム（２０Ａ，２０Ｂ）に接続されたフレーム接続部（１２２Ａ，１２２Ｂ）を有しており、
    　前記少なくとも１つのビア電極（１４０）は、前記フレーム接続部（１２２Ａ，１２２Ｂ）につながるビア電極（１４０）を含む、請求項４または５に記載のパッケージ。
  7. 　前記枠体（１００）は、前記複数の誘電体層（１１０）の間に挟まれた少なくとも１つの電極層（１３０）を有している、請求項１から６のいずれか１項に記載のパッケージ。
  8. 　請求項１から７のいずれか１項に記載のパッケージと、
    　前記パッケージの前記ベース板（１０）の前記実装領域（１１）上に実装され、端子（３１２Ａ，３１２Ｂ）を有する半導体素子（３００）と、
    　前記パッケージの前記枠体（１００）の前記素子接続部（１２１Ａ，１２１Ｂ）と、前記半導体素子（３００）の前記端子（３１２Ａ，３１２Ｂ）との間を接続する配線部（４００Ａ，４００Ｂ）と、
    を備える、半導体装置（７００）。
  9. 　前記半導体素子（３００）の前記端子（３１２Ａ，３１２Ｂ）は、前記半導体素子（３００）からの電気信号を５オーム以下の特性インピーダンスで出力するものであり、前記リードフレーム（２０Ａ，２０Ｂ）は、前記電気信号を５０オームの特性インピーダンスで出力するものである、請求項８に記載の半導体装置（７００）。
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