JPH0340452A - 半導体集積回路用パッケージ - Google Patents
半導体集積回路用パッケージInfo
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- JPH0340452A JPH0340452A JP1175975A JP17597589A JPH0340452A JP H0340452 A JPH0340452 A JP H0340452A JP 1175975 A JP1175975 A JP 1175975A JP 17597589 A JP17597589 A JP 17597589A JP H0340452 A JPH0340452 A JP H0340452A
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- 239000000758 substrate Substances 0.000 claims abstract description 9
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- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
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- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路が実装された半導体集積回路用
パッケージに関し、特に実装された回路の誤動作を防止
するものに関するものである。
パッケージに関し、特に実装された回路の誤動作を防止
するものに関するものである。
従来、この種の半導体集積回路(IC)用パッケージは
、パッケージ基体上にICチップが載置され、このパッ
ケージ基体にキャップが覆われて封止されることにより
構成されている。このパッケージ基体の上部表面上には
一枚の導電性の材質からなるグランド・パターンが形成
され、このグランド・パターン上にはICチップ等の回
路素子が実装されている。このグランド・パターンは接
地電位に固定され、ICチップ等の回路素子へ供給され
る電源電圧およびこれら回路素子に授受される信号の基
準電位になっている。さらに、各回路素子へ供給される
電源インピーダンスを下げるため、電源とグランド・パ
ターンとの間にはバイパス・コンデンサが介押されてい
る。
、パッケージ基体上にICチップが載置され、このパッ
ケージ基体にキャップが覆われて封止されることにより
構成されている。このパッケージ基体の上部表面上には
一枚の導電性の材質からなるグランド・パターンが形成
され、このグランド・パターン上にはICチップ等の回
路素子が実装されている。このグランド・パターンは接
地電位に固定され、ICチップ等の回路素子へ供給され
る電源電圧およびこれら回路素子に授受される信号の基
準電位になっている。さらに、各回路素子へ供給される
電源インピーダンスを下げるため、電源とグランド・パ
ターンとの間にはバイパス・コンデンサが介押されてい
る。
しかしながら、上記構成の従来のパッケージにあっては
、外部回路とパッケージ内部に実装されたICチップ等
の回路素子との間に比較的大きな電流値を有する信号の
授受が行われたり、高周波信号の授受が行われると、グ
ランド・パターンには電位傾斜が生じる。このため、グ
ランド・パターンからコンデンサを介して供給電源に信
号成分が回り込み、各回路素子に供給される電源電圧が
変動し、ICチップ等の回路素子が誤動作を起すという
課題が有った。
、外部回路とパッケージ内部に実装されたICチップ等
の回路素子との間に比較的大きな電流値を有する信号の
授受が行われたり、高周波信号の授受が行われると、グ
ランド・パターンには電位傾斜が生じる。このため、グ
ランド・パターンからコンデンサを介して供給電源に信
号成分が回り込み、各回路素子に供給される電源電圧が
変動し、ICチップ等の回路素子が誤動作を起すという
課題が有った。
本発明はこのような課題を解消するためになされたもの
で、電気的絶縁性を有する基板と、この基板上に載置さ
れたICチップと、このICチ・シブに供給される電源
電圧の基準電位になる第1の配線パターンと、ICチッ
プに授受される信号の基準電位になる第2の配線パター
ンとを備えたものである。
で、電気的絶縁性を有する基板と、この基板上に載置さ
れたICチップと、このICチ・シブに供給される電源
電圧の基準電位になる第1の配線パターンと、ICチッ
プに授受される信号の基準電位になる第2の配線パター
ンとを備えたものである。
供給電源の基準電位に・なる第1の配線パターンの電位
は、信号の基準電位になる第2の配線パターンの電位の
変動の影響を受けなくなる。
は、信号の基準電位になる第2の配線パターンの電位の
変動の影響を受けなくなる。
第1図は本発明を混成集積回路()1イブリツじIC)
を構成するICパッケージに適用した場合の一実施例を
示し、ICパッケージ内部の斜視図を示している。この
ICパッケージはLCC(、リードレス・チップ・キャ
リア)構造に形成されている。
を構成するICパッケージに適用した場合の一実施例を
示し、ICパッケージ内部の斜視図を示している。この
ICパッケージはLCC(、リードレス・チップ・キャ
リア)構造に形成されている。
セラミック基板1はアルミナ(Ag203)等の電気的
絶縁材料から構成され、このセラミック基板1上には2
つのグランド・パターン2.3が形成されている。各グ
ランド・パターン2,3の端部はセラミック裁板1の側
壁にも形成され、外部端子2a、3aが形成されている
。これらグランド・パターン2.3は、メタライズされ
た銅箔がエツチング技術等によりバターニングされるこ
とにより得られる。このメタライズの際には、パッケー
ジ外部との信号の授受およびパッケージ外部からの電源
電圧供給のための外部端子4が併せて形成されている。
絶縁材料から構成され、このセラミック基板1上には2
つのグランド・パターン2.3が形成されている。各グ
ランド・パターン2,3の端部はセラミック裁板1の側
壁にも形成され、外部端子2a、3aが形成されている
。これらグランド・パターン2.3は、メタライズされ
た銅箔がエツチング技術等によりバターニングされるこ
とにより得られる。このメタライズの際には、パッケー
ジ外部との信号の授受およびパッケージ外部からの電源
電圧供給のための外部端子4が併せて形成されている。
グランド・パターン2はICチップ5の内部に形成され
た回路と外部回路との間で授受される信号の基準電位に
電気的に固定される。グランド・パターン3はICチッ
プ5に供給される電源電圧の基準電位に電気的に固定さ
れる。また、高周波信号による容量粘合が無視できる程
度の間隔が各グランド・パターン2,3間には確保され
ている。
た回路と外部回路との間で授受される信号の基準電位に
電気的に固定される。グランド・パターン3はICチッ
プ5に供給される電源電圧の基準電位に電気的に固定さ
れる。また、高周波信号による容量粘合が無視できる程
度の間隔が各グランド・パターン2,3間には確保され
ている。
ICチップ5は、セラミック基板1のほぼ中央部に位置
するグランド・パターン3上にグイ・ボンディングされ
ている。このICチップ5の裏面こは、電?R電圧の基
準電位になる接地電極が形成されており、グランド・パ
ターン3に電気的に接続されている。また、グランド・
パターン3上にはバイパス・コンデンサ・チップ6.7
がダイ・ボンディングされており、このコンデンサ・チ
ップ6.7の各裏面に形成された一方の端子電極はグラ
ンド・パターン3に電気的に接続されている。
するグランド・パターン3上にグイ・ボンディングされ
ている。このICチップ5の裏面こは、電?R電圧の基
準電位になる接地電極が形成されており、グランド・パ
ターン3に電気的に接続されている。また、グランド・
パターン3上にはバイパス・コンデンサ・チップ6.7
がダイ・ボンディングされており、このコンデンサ・チ
ップ6.7の各裏面に形成された一方の端子電極はグラ
ンド・パターン3に電気的に接続されている。
また、コンデンサ・チップ6.7の各表面に形成された
他方の端子7G極は、ICチップ5に供給される電源電
圧電位に接続された端子にワイヤ・ボンディングされて
いる。一方、ICチップ5に授受される信号の25 陽
電位になる数本の接地端子は、グランド・パターン2に
ワイヤ・ボンディングされている。
他方の端子7G極は、ICチップ5に供給される電源電
圧電位に接続された端子にワイヤ・ボンディングされて
いる。一方、ICチップ5に授受される信号の25 陽
電位になる数本の接地端子は、グランド・パターン2に
ワイヤ・ボンディングされている。
これらICチップ基体8上に実装されたICチップ5お
よびコンデンサ・チップ6.7は図示しないキャップに
より覆われ、ハーメチックシール等によって窒素雰囲気
中に封止されることにより、各回路素子は外部雰囲気か
ら隔離され、素子の劣化が抑止される。
よびコンデンサ・チップ6.7は図示しないキャップに
より覆われ、ハーメチックシール等によって窒素雰囲気
中に封止されることにより、各回路素子は外部雰囲気か
ら隔離され、素子の劣化が抑止される。
このような構成において、ICの動作中に電流値の大き
い信号が外部回路との間に授受されると、グランド・パ
ターン2には電位の傾斜が現れる。
い信号が外部回路との間に授受されると、グランド・パ
ターン2には電位の傾斜が現れる。
しかし、この電位傾斜は電源電圧には何等影響を与えな
い。つまり、ICチップ5に供給される電源電圧は、グ
ランド・パターン3の電位が基準になっているため、グ
ランド・パターン2の電位変化からは全く影響を受けな
い。従って、IC7+−ツブ5の内部に形成された各回
路素子は、電流値の大きい信号の授受が有ったとしても
、何等影響を受けずに正常動作を続行する。このため、
従来のように電流値の大きい信号が授受されるこ六によ
って四路が誤動作を起すといったことはなくなる。
い。つまり、ICチップ5に供給される電源電圧は、グ
ランド・パターン3の電位が基準になっているため、グ
ランド・パターン2の電位変化からは全く影響を受けな
い。従って、IC7+−ツブ5の内部に形成された各回
路素子は、電流値の大きい信号の授受が有ったとしても
、何等影響を受けずに正常動作を続行する。このため、
従来のように電流値の大きい信号が授受されるこ六によ
って四路が誤動作を起すといったことはなくなる。
また、グランド・パターン2,3間には所定の間隔が確
保されているため、ICチップ5に高周波信号が授受さ
れても、高周波信号成分はグランド・パターン2からグ
ランド・パターン3へは回り込まない。このため、IC
チップ5へ供給される電源電圧の安定性は確保され、回
路の正常動作は妨げられない。
保されているため、ICチップ5に高周波信号が授受さ
れても、高周波信号成分はグランド・パターン2からグ
ランド・パターン3へは回り込まない。このため、IC
チップ5へ供給される電源電圧の安定性は確保され、回
路の正常動作は妨げられない。
以上説明したように本発明によれば、供給電源の基準電
位になる第1の配線パターンの電位は、信号の基準電位
になるff12の配線パターンの電位の変動の影響を受
けなくなる。
位になる第1の配線パターンの電位は、信号の基準電位
になるff12の配線パターンの電位の変動の影響を受
けなくなる。
このため、従来のように供給電源に信号成分が回り込ん
で回路素子に供給される電R,電圧が変動し、ICが誤
動作を起すといったことはなくなり、ICの正常動作が
常に確保されるという効果を有する。
で回路素子に供給される電R,電圧が変動し、ICが誤
動作を起すといったことはなくなり、ICの正常動作が
常に確保されるという効果を有する。
第1図は本発明の一実施例の構成を示すICパッケージ
内部の斜視図である。 1・・・セラミック基板、2・・・信号の基準電位にな
るグランド・パターン、3・・・電源電圧の基準電位に
なるグランド・パターン、4・・・外部端子、5・・・
ICチップ、6.7・・・コンデンサ・チップ、8・・
・ICチップ基体。
内部の斜視図である。 1・・・セラミック基板、2・・・信号の基準電位にな
るグランド・パターン、3・・・電源電圧の基準電位に
なるグランド・パターン、4・・・外部端子、5・・・
ICチップ、6.7・・・コンデンサ・チップ、8・・
・ICチップ基体。
Claims (1)
- 電気的絶縁性を有する基板と、この基板上に載置された
半導体集積回路チップと、この半導体集積回路チップに
供給される電源電圧の基準電位になる前記基板上に形成
された第1の配線パターンと、前記半導体集積回路チッ
プに授受される信号の基準電位になる前記基板上に形成
された第2の配線パターンとを備えて構成された半導体
集積回路用パッケージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1175975A JPH0340452A (ja) | 1989-07-07 | 1989-07-07 | 半導体集積回路用パッケージ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1175975A JPH0340452A (ja) | 1989-07-07 | 1989-07-07 | 半導体集積回路用パッケージ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0340452A true JPH0340452A (ja) | 1991-02-21 |
Family
ID=16005520
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1175975A Pending JPH0340452A (ja) | 1989-07-07 | 1989-07-07 | 半導体集積回路用パッケージ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0340452A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5504370A (en) * | 1994-09-15 | 1996-04-02 | National Semiconductor Corporation | Electronic system circuit package directly supporting components on isolated subsegments |
-
1989
- 1989-07-07 JP JP1175975A patent/JPH0340452A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5504370A (en) * | 1994-09-15 | 1996-04-02 | National Semiconductor Corporation | Electronic system circuit package directly supporting components on isolated subsegments |
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