JP3367481B2 - 液晶表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は複数個の薄膜トラン
ジスタが設けられたアクティブマトリクス型等の液晶表
示装置に関し、特に、映像信号の波形なまりにより生じ
る明度の低下等の映像むらを防止することができる液晶
表示装置に関する。
ジスタが設けられたアクティブマトリクス型等の液晶表
示装置に関し、特に、映像信号の波形なまりにより生じ
る明度の低下等の映像むらを防止することができる液晶
表示装置に関する。
【０００２】
【従来の技術】従来、アクティブマトリックス型の液晶
表示装置においては、画素ごとに設けられた薄膜トラン
ジスタを駆動するソースドライバが設けられている。図
１０は従来の液晶表示装置の構造を示す回路図である。
表示装置においては、画素ごとに設けられた薄膜トラン
ジスタを駆動するソースドライバが設けられている。図
１０は従来の液晶表示装置の構造を示す回路図である。
【０００３】従来の液晶表示装置においては、マトリク
ス状に配置された各画素ごとに薄膜トランジスタが設け
られている。第１列をなす複数個の薄膜トランジスタＴ
１１、…、Ｔｍ１、…、Ｔｎ１、…のドレインはドレイ
ンラインＤ１に共通接続されている。同様に、第２列を
なす複数個の薄膜トランジスタＴ１２、…、Ｔｍ２、
…、Ｔｎ２、…のドレインはドレインラインＤ２に共通
接続されている。このように、第ａ列をなす複数個の薄
膜トランジスタＴ１ａ、…、Ｔｍａ、…、Ｔｎａ、…の
ドレインはドレインラインＤａに共通接続されている。
ス状に配置された各画素ごとに薄膜トランジスタが設け
られている。第１列をなす複数個の薄膜トランジスタＴ
１１、…、Ｔｍ１、…、Ｔｎ１、…のドレインはドレイ
ンラインＤ１に共通接続されている。同様に、第２列を
なす複数個の薄膜トランジスタＴ１２、…、Ｔｍ２、
…、Ｔｎ２、…のドレインはドレインラインＤ２に共通
接続されている。このように、第ａ列をなす複数個の薄
膜トランジスタＴ１ａ、…、Ｔｍａ、…、Ｔｎａ、…の
ドレインはドレインラインＤａに共通接続されている。
【０００４】そして、各ドレインラインには、ソースド
ライバ１１に設けられた出力バッファＢ１、Ｂ２、Ｂ
３、Ｂ４、…が接続されている。
ライバ１１に設けられた出力バッファＢ１、Ｂ２、Ｂ
３、Ｂ４、…が接続されている。
【０００５】また、第１行をなす複数個の薄膜トランジ
スタＴ１１、Ｔ１２、Ｔ１３、Ｔ１４，…のゲートはゲ
ートラインＧ１に共通接続されている。同様に、第ｍ行
をなす複数個の薄膜トランジスタＴｍ１、Ｔｍ２、Ｔｍ
３、Ｔｍ４、…のゲートはゲートラインＧｍに共通接続
され、第ｎ行をなす複数個の薄膜トランジスタＴｎ１、
Ｔｎ２、Ｔｎ３、Ｔｎ４、…のゲートはゲートラインＧ
ｎに共通接続されている。このように、第ｂ行をなす複
数個の薄膜トランジスタＴｂ１、Ｔｂ２、Ｔｂ３、Ｔｂ
４、…のゲートはゲートラインＧｂに共通接続されてい
る。
スタＴ１１、Ｔ１２、Ｔ１３、Ｔ１４，…のゲートはゲ
ートラインＧ１に共通接続されている。同様に、第ｍ行
をなす複数個の薄膜トランジスタＴｍ１、Ｔｍ２、Ｔｍ
３、Ｔｍ４、…のゲートはゲートラインＧｍに共通接続
され、第ｎ行をなす複数個の薄膜トランジスタＴｎ１、
Ｔｎ２、Ｔｎ３、Ｔｎ４、…のゲートはゲートラインＧ
ｎに共通接続されている。このように、第ｂ行をなす複
数個の薄膜トランジスタＴｂ１、Ｔｂ２、Ｔｂ３、Ｔｂ
４、…のゲートはゲートラインＧｂに共通接続されてい
る。
【０００６】このように構成された従来の液晶表示装置
においては、各出力バッファＢ１、Ｂ２、…から夫々ド
レインラインＤ１、Ｄ２、…に映像信号が供給される。
また、各ゲートラインＧ１、…、Ｇｍ、…Ｇｎ、…に
は、垂直ドライバ（図示せず）から制御信号が供給さ
れ、この制御信号に基づいて各薄膜トランジスタがオン
／オフする。そして、薄膜トランジスタがオンとなった
ときに、そのドレインラインに供給されている映像信号
がその画素の液晶に印加され、映像信号に基づく映像が
ディスプレイに映し出される。
においては、各出力バッファＢ１、Ｂ２、…から夫々ド
レインラインＤ１、Ｄ２、…に映像信号が供給される。
また、各ゲートラインＧ１、…、Ｇｍ、…Ｇｎ、…に
は、垂直ドライバ（図示せず）から制御信号が供給さ
れ、この制御信号に基づいて各薄膜トランジスタがオン
／オフする。そして、薄膜トランジスタがオンとなった
ときに、そのドレインラインに供給されている映像信号
がその画素の液晶に印加され、映像信号に基づく映像が
ディスプレイに映し出される。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
従来の液晶表示装置においては、ドレインラインに抵抗
及び容量が寄生しており、その時定数が出力バッファ側
の入力端から反対側の最終端に向かって増加しているた
め、映像信号に波形なまりが発生するという問題点があ
る。
従来の液晶表示装置においては、ドレインラインに抵抗
及び容量が寄生しており、その時定数が出力バッファ側
の入力端から反対側の最終端に向かって増加しているた
め、映像信号に波形なまりが発生するという問題点があ
る。
【０００８】即ち、図１０に示すように、一の映像信号
が出力バッファＢ１からドレインラインＤ１に出力され
た場合、第１行のゲートラインＧ１に接続された薄膜ト
ランジスタＴ１１には、方形の正常な信号が供給される
が、第ｍ行のゲートラインＧｍに接続された薄膜トラン
ジスタＴｍ１には、波形が鈍った信号が供給される。更
に出力バッファＢ１から離れた位置に設けられた第ｎ行
のゲートラインＧｎに接続された薄膜トランジスタＴｎ
１には、より一層波形が鈍った信号が供給される。そし
て、出力バッファＢ１からの距離が一定値を超えると、
信号の立ち下がり時の波高が所定のものより低くなって
しまう。
が出力バッファＢ１からドレインラインＤ１に出力され
た場合、第１行のゲートラインＧ１に接続された薄膜ト
ランジスタＴ１１には、方形の正常な信号が供給される
が、第ｍ行のゲートラインＧｍに接続された薄膜トラン
ジスタＴｍ１には、波形が鈍った信号が供給される。更
に出力バッファＢ１から離れた位置に設けられた第ｎ行
のゲートラインＧｎに接続された薄膜トランジスタＴｎ
１には、より一層波形が鈍った信号が供給される。そし
て、出力バッファＢ１からの距離が一定値を超えると、
信号の立ち下がり時の波高が所定のものより低くなって
しまう。
【０００９】画素には、信号の立ち下がり時の信号電圧
が記憶されるため、この値が低下すると、輝度が変化し
て映像むらが生じる。例えば、ディスプレイ全面に白色
を表示しようとした場合、出力バッファから遠ざかるほ
ど、明度が低下する。
が記憶されるため、この値が低下すると、輝度が変化し
て映像むらが生じる。例えば、ディスプレイ全面に白色
を表示しようとした場合、出力バッファから遠ざかるほ
ど、明度が低下する。
【００１０】そこで、ソースドライバからの距離により
生じる映像むらを防止すべく、ドレインラインの両側か
ら映像信号を出力する液晶表示装置が提案されている
（特開平１０−２７４７６２号公報）。
生じる映像むらを防止すべく、ドレインラインの両側か
ら映像信号を出力する液晶表示装置が提案されている
（特開平１０−２７４７６２号公報）。
【００１１】この公報に記載された従来の液晶表示装置
によれば、それまでのものと比べれば映像むらを低減す
ることはできたが、波形なまりに関する欠点は解消され
ておらず、ドレインラインの中央部では、映像むらが生
じている。また、場合によっては、２個のドライバが必
要になるため、省面積化及び低コスト化という観点から
十分なものとはいえない。
によれば、それまでのものと比べれば映像むらを低減す
ることはできたが、波形なまりに関する欠点は解消され
ておらず、ドレインラインの中央部では、映像むらが生
じている。また、場合によっては、２個のドライバが必
要になるため、省面積化及び低コスト化という観点から
十分なものとはいえない。
【００１２】本発明はかかる問題点に鑑みてなされたも
のであって、ドレインラインの寄生抵抗及び寄生容量に
より発生する映像むらを防止することができる液晶表示
装置を提供することを目的とする。
のであって、ドレインラインの寄生抵抗及び寄生容量に
より発生する映像むらを防止することができる液晶表示
装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明に係る液晶表示装
置は、マトリクス状に配置された複数個の画素と、前記
複数個の画素の各列に設けられたドレインラインと、前
記複数個の画素の各行に設けられたゲートラインと、前
記ドレインラインに供給される映像信号を出力する複数
個の出力バッファと、この出力バッファの出力信号に補
正信号を重畳する映像補正信号発生器と、を有し、前記
映像補正信号発生器は、前記映像信号を供給する画素と
の間の前記ドレインラインの長さが長くなるほど前記補
正信号の波高値を高くする補正信号変化手段を有するこ
とを特徴とする。
置は、マトリクス状に配置された複数個の画素と、前記
複数個の画素の各列に設けられたドレインラインと、前
記複数個の画素の各行に設けられたゲートラインと、前
記ドレインラインに供給される映像信号を出力する複数
個の出力バッファと、この出力バッファの出力信号に補
正信号を重畳する映像補正信号発生器と、を有し、前記
映像補正信号発生器は、前記映像信号を供給する画素と
の間の前記ドレインラインの長さが長くなるほど前記補
正信号の波高値を高くする補正信号変化手段を有するこ
とを特徴とする。
【００１４】本発明においては、映像補正信号発生器が
出力バッファの出力信号に補正信号を重畳するので、ド
レインラインに寄生する抵抗及び容量により波形なまり
が発生しても、所望の画素に供給される際の映像信号の
立ち下がり時の波高を適切なものとすることが可能であ
る。この結果、映像むらを防止することが可能となる。
また、映像補正信号発生器に補正信号変化手段を設ける
ことにより、ドレインラインに寄生する抵抗及び容量に
応じて各ゲートラインに設けられた画素に適切な映像信
号を供給することが可能となる。
出力バッファの出力信号に補正信号を重畳するので、ド
レインラインに寄生する抵抗及び容量により波形なまり
が発生しても、所望の画素に供給される際の映像信号の
立ち下がり時の波高を適切なものとすることが可能であ
る。この結果、映像むらを防止することが可能となる。
また、映像補正信号発生器に補正信号変化手段を設ける
ことにより、ドレインラインに寄生する抵抗及び容量に
応じて各ゲートラインに設けられた画素に適切な映像信
号を供給することが可能となる。
【００１５】なお、前記映像補正信号発生器は、前記出
力バッファの出力信号の立ち上がり時及び立ち下がり時
の少なくともいずれか一方に前記補正信号を重畳するも
のであってもよく、前記ゲートラインが駆動されるタイ
ミングに同期して前記補正信号を変化させるものであっ
てもよい。
力バッファの出力信号の立ち上がり時及び立ち下がり時
の少なくともいずれか一方に前記補正信号を重畳するも
のであってもよく、前記ゲートラインが駆動されるタイ
ミングに同期して前記補正信号を変化させるものであっ
てもよい。
【００１６】本発明に係る他の液晶表示装置は、マトリ
クス状に配置された複数個の画素と、前記複数個の画素
の各列に設けられたドレインラインと、前記複数個の画
素の各行に設けられたゲートラインと、前記ドレインラ
インに供給される映像信号を出力する複数個の出力バッ
ファと、この出力バッファの出力信号に補正信号を重畳
する映像補正信号発生器と、を有し、前記画素は、前記
ドレインラインにドレインが接続された薄膜トランジス
タと、この薄膜トランジスタのソースに直列に接続され
た抵抗素子と、を有し、前記抵抗素子の抵抗値は、前記
映像補正信号発生器から前記画素までの距離に拘らずに
前記画素において所望の輝度が得られるようにその画素
と前記映像補正信号発生器との間のドレインラインの長
さが長くなるほど小さく設定されていることを特徴とす
る。本発明においては、所定の抵抗値の抵抗素子を薄膜
トランジスタのソースに直列接続することにより、画素
に大きな映像信号が入力された場合であっても、液晶に
印加される電圧を適切なものとすることが可能となる。
クス状に配置された複数個の画素と、前記複数個の画素
の各列に設けられたドレインラインと、前記複数個の画
素の各行に設けられたゲートラインと、前記ドレインラ
インに供給される映像信号を出力する複数個の出力バッ
ファと、この出力バッファの出力信号に補正信号を重畳
する映像補正信号発生器と、を有し、前記画素は、前記
ドレインラインにドレインが接続された薄膜トランジス
タと、この薄膜トランジスタのソースに直列に接続され
た抵抗素子と、を有し、前記抵抗素子の抵抗値は、前記
映像補正信号発生器から前記画素までの距離に拘らずに
前記画素において所望の輝度が得られるようにその画素
と前記映像補正信号発生器との間のドレインラインの長
さが長くなるほど小さく設定されていることを特徴とす
る。本発明においては、所定の抵抗値の抵抗素子を薄膜
トランジスタのソースに直列接続することにより、画素
に大きな映像信号が入力された場合であっても、液晶に
印加される電圧を適切なものとすることが可能となる。
【００１７】更にまた、前記映像補正信号発生器は、前
記各出力バッファの出力信号を夫々微分する微分器と、
前記各微分器の出力信号と前記各出力バッファの出力信
号とを加算する加算器と、を有し、前記各加算器の出力
信号を対応する前記各ドレインラインへ出力するもので
あってもよく、外部から入力される基準パルスを微分す
る微分器と、この微分器の出力信号と前記各出力バッフ
ァの出力信号とを夫々加算する加算器と、を有し、前記
各加算器の出力信号を対応する前記各ドレインラインへ
出力するものであってもよい。
記各出力バッファの出力信号を夫々微分する微分器と、
前記各微分器の出力信号と前記各出力バッファの出力信
号とを加算する加算器と、を有し、前記各加算器の出力
信号を対応する前記各ドレインラインへ出力するもので
あってもよく、外部から入力される基準パルスを微分す
る微分器と、この微分器の出力信号と前記各出力バッフ
ァの出力信号とを夫々加算する加算器と、を有し、前記
各加算器の出力信号を対応する前記各ドレインラインへ
出力するものであってもよい。
【００１８】微分器により出力バッファの出力信号又は
基準パルスの立ち上がり時及び立ち下がり時の少なくと
もいずれか一方に適当なピークの信号が発生される。ま
た、微分器をドレインライン間で共有させることによ
り、回路の占有面積を低減することが可能である。
基準パルスの立ち上がり時及び立ち下がり時の少なくと
もいずれか一方に適当なピークの信号が発生される。ま
た、微分器をドレインライン間で共有させることによ
り、回路の占有面積を低減することが可能である。
【００１９】
【００２０】
【００２１】また、前記映像補正信号発生器は、前記出
力バッファの出力信号を微分する微分器と、この微分器
の出力信号を積分し入力される第１のディスイネーブル
信号に関連づけて積分結果を出力する積分器と、前記微
分器の出力信号を反転して積分し入力される第２のディ
スイネーブル信号に関連づけて積分結果を出力する反転
積分器と、前記積分器の出力信号と前記反転積分器の出
力信号とを加算する第１の加算器と、この第１の加算器
の出力信号と前記出力バッファの出力信号とを加算する
第２の加算器と、を有してもよく、外部から入力される
基準パルスを微分する微分器と、この微分器の出力信号
を積分し入力される第１のディスイネーブル信号に関連
づけて積分結果を出力する積分器と、前記微分器の出力
信号を反転して積分し入力される第２のディスイネーブ
ル信号に関連づけて積分結果を出力する反転積分器と、
前記積分器の出力信号と前記反転積分器の出力信号とを
加算する第１の加算器と、この第１の加算器の出力信号
と前記出力バッファの出力信号とを加算する第２の加算
器と、を有してもよい。
力バッファの出力信号を微分する微分器と、この微分器
の出力信号を積分し入力される第１のディスイネーブル
信号に関連づけて積分結果を出力する積分器と、前記微
分器の出力信号を反転して積分し入力される第２のディ
スイネーブル信号に関連づけて積分結果を出力する反転
積分器と、前記積分器の出力信号と前記反転積分器の出
力信号とを加算する第１の加算器と、この第１の加算器
の出力信号と前記出力バッファの出力信号とを加算する
第２の加算器と、を有してもよく、外部から入力される
基準パルスを微分する微分器と、この微分器の出力信号
を積分し入力される第１のディスイネーブル信号に関連
づけて積分結果を出力する積分器と、前記微分器の出力
信号を反転して積分し入力される第２のディスイネーブ
ル信号に関連づけて積分結果を出力する反転積分器と、
前記積分器の出力信号と前記反転積分器の出力信号とを
加算する第１の加算器と、この第１の加算器の出力信号
と前記出力バッファの出力信号とを加算する第２の加算
器と、を有してもよい。
【００２２】微分器及び積分器等をドレイン間で共有さ
せることにより、回路の占有面積を低減することが可能
である。
せることにより、回路の占有面積を低減することが可能
である。
【００２３】更に、前記微分器は、シフトレジスタと、
このシフトレジスタの出力信号に関連づけて出力端の電
位を切り替える電位切替手段と、を有することができ
る。
このシフトレジスタの出力信号に関連づけて出力端の電
位を切り替える電位切替手段と、を有することができ
る。
【００２４】
【発明の実施の形態】以下、本発明の実施例に係る液晶
表示装置について、添付の図面を参照して具体的に説明
する。図１は本発明の第１の実施例に係る液晶表示装置
の構造を示すブロック図であり、図２は図１における微
分器１の具体的な構造を示す回路図である。
表示装置について、添付の図面を参照して具体的に説明
する。図１は本発明の第１の実施例に係る液晶表示装置
の構造を示すブロック図であり、図２は図１における微
分器１の具体的な構造を示す回路図である。
【００２５】第１の実施例においては、図１に示すよう
に、マトリクス状に配置された各画素ごとに薄膜トラン
ジスタが設けられている。第１列をなす複数個の薄膜ト
ランジスタＴ１１、…、Ｔｍ１、…、Ｔｎ１、…のドレ
インはドレインラインＤ１に共通接続されている。同様
に、第２列をなす複数個の薄膜トランジスタＴ１２、
…、Ｔｍ２、…、Ｔｎ２、…のドレインはドレインライ
ンＤ２に共通接続され、第３列をなす複数個の薄膜トラ
ンジスタＴ１３、…、Ｔｍ３、…、Ｔｎ３、…のドレイ
ンはドレインラインＤ３に共通接続され、第４列をなす
複数個の薄膜トランジスタＴ１４、…、Ｔｍ４、…、Ｔ
ｎ４、…のドレインはドレインラインＤ４に共通接続さ
れている。このように、第ａ列をなす複数個の薄膜トラ
ンジスタＴ１ａ、…、Ｔｍａ、…、Ｔｎａ、…のドレイ
ンはドレインラインＤａに共通接続されている。
に、マトリクス状に配置された各画素ごとに薄膜トラン
ジスタが設けられている。第１列をなす複数個の薄膜ト
ランジスタＴ１１、…、Ｔｍ１、…、Ｔｎ１、…のドレ
インはドレインラインＤ１に共通接続されている。同様
に、第２列をなす複数個の薄膜トランジスタＴ１２、
…、Ｔｍ２、…、Ｔｎ２、…のドレインはドレインライ
ンＤ２に共通接続され、第３列をなす複数個の薄膜トラ
ンジスタＴ１３、…、Ｔｍ３、…、Ｔｎ３、…のドレイ
ンはドレインラインＤ３に共通接続され、第４列をなす
複数個の薄膜トランジスタＴ１４、…、Ｔｍ４、…、Ｔ
ｎ４、…のドレインはドレインラインＤ４に共通接続さ
れている。このように、第ａ列をなす複数個の薄膜トラ
ンジスタＴ１ａ、…、Ｔｍａ、…、Ｔｎａ、…のドレイ
ンはドレインラインＤａに共通接続されている。
【００２６】また、第１行をなす複数個の薄膜トランジ
スタＴ１１、Ｔ１２、Ｔ１３、Ｔ１４，…のゲートはゲ
ートラインＧ１に共通接続されている。同様に、第ｍ行
をなす複数個の薄膜トランジスタＴｍ１、Ｔｍ２、Ｔｍ
３、Ｔｍ４、…のゲートはゲートラインＧｍに共通接続
され、第ｎ行をなす複数個の薄膜トランジスタＴｎ１、
Ｔｎ２、Ｔｎ３、Ｔｎ４、…のゲートはゲートラインＧ
ｎに共通接続されている。このように、第ｂ行をなす複
数個の薄膜トランジスタＴｂ１、Ｔｂ２、Ｔｂ３、Ｔｂ
４、…のゲートはゲートラインＧｂに共通接続されてい
る。
スタＴ１１、Ｔ１２、Ｔ１３、Ｔ１４，…のゲートはゲ
ートラインＧ１に共通接続されている。同様に、第ｍ行
をなす複数個の薄膜トランジスタＴｍ１、Ｔｍ２、Ｔｍ
３、Ｔｍ４、…のゲートはゲートラインＧｍに共通接続
され、第ｎ行をなす複数個の薄膜トランジスタＴｎ１、
Ｔｎ２、Ｔｎ３、Ｔｎ４、…のゲートはゲートラインＧ
ｎに共通接続されている。このように、第ｂ行をなす複
数個の薄膜トランジスタＴｂ１、Ｔｂ２、Ｔｂ３、Ｔｂ
４、…のゲートはゲートラインＧｂに共通接続されてい
る。
【００２７】そして、各ドレインラインには、加算器２
が接続されている。加算器２の入力端には、出力バッフ
ァＢ１、Ｂ２、Ｂ３、Ｂ４、…のいずれか及び微分器１
の出力端が接続されている。微分器１の入力端には、出
力バッファＢ１、Ｂ２、Ｂ３、Ｂ４、…の出力端が接続
されている。そして、各加算器２の出力信号が各ドレイ
ンラインに接続された薄膜トランジスタに供給される。
第１の実施例においては、微分器１及び加算器２から映
像補正信号発生器が構成されている。
が接続されている。加算器２の入力端には、出力バッフ
ァＢ１、Ｂ２、Ｂ３、Ｂ４、…のいずれか及び微分器１
の出力端が接続されている。微分器１の入力端には、出
力バッファＢ１、Ｂ２、Ｂ３、Ｂ４、…の出力端が接続
されている。そして、各加算器２の出力信号が各ドレイ
ンラインに接続された薄膜トランジスタに供給される。
第１の実施例においては、微分器１及び加算器２から映
像補正信号発生器が構成されている。
【００２８】微分器１には、図２に示すように、出力バ
ッファＢａと加算器２との間に接続された容量素子Ｃが
設けられている。また、液晶に印加される電圧の中間電
圧であるコモン電圧を供給する直流電源Ｖが設けられて
おり、この直流電源Ｖと容量素子Ｃの加算器２側との間
に複数個の抵抗素子Ｒが相互に直列に接続されている。
各抵抗素子Ｒ間及び最も容量素子Ｃに近い位置に接続さ
れた抵抗素子Ｒの容量素子Ｃ側には、例えばトランジス
タからなるスイッチ素子Ｓが接続されている。スイッチ
素子Ｓの他端は直流電源Ｖに接続されており、スイッチ
素子Ｓのオン／オフを切り替えるシフトレジスタＳＲが
設けられている。
ッファＢａと加算器２との間に接続された容量素子Ｃが
設けられている。また、液晶に印加される電圧の中間電
圧であるコモン電圧を供給する直流電源Ｖが設けられて
おり、この直流電源Ｖと容量素子Ｃの加算器２側との間
に複数個の抵抗素子Ｒが相互に直列に接続されている。
各抵抗素子Ｒ間及び最も容量素子Ｃに近い位置に接続さ
れた抵抗素子Ｒの容量素子Ｃ側には、例えばトランジス
タからなるスイッチ素子Ｓが接続されている。スイッチ
素子Ｓの他端は直流電源Ｖに接続されており、スイッチ
素子Ｓのオン／オフを切り替えるシフトレジスタＳＲが
設けられている。
【００２９】なお、図２に示すように、各出力バッファ
Ｂａの入力端には、サンプルホールド回路ＳＨが接続さ
れている。
Ｂａの入力端には、サンプルホールド回路ＳＨが接続さ
れている。
【００３０】シフトレジスタＳＲにより、クロック信号
ＶＣＫ及びシフトパルスＶＳＰに基づいて複数個のスイ
ッチ素子Ｓのオン／オフが切り替えられる。具体的に
は、映像信号が入力される画素と出力バッファＢａとの
間のドレインラインの長さが長くなるほど、微分量が多
くなるように多くのスイッチ素子Ｓがオフとされる。
ＶＣＫ及びシフトパルスＶＳＰに基づいて複数個のスイ
ッチ素子Ｓのオン／オフが切り替えられる。具体的に
は、映像信号が入力される画素と出力バッファＢａとの
間のドレインラインの長さが長くなるほど、微分量が多
くなるように多くのスイッチ素子Ｓがオフとされる。
【００３１】次に、上述のように構成された第１の実施
例の液晶表示装置の動作について説明する。図３は本発
明の第１の実施例に係る液晶表示装置の動作を表にして
示す波形図である。なお、図３には、比較のため、図１
０に示す従来の液晶表示装置のドレインラインにおける
波形をも示す。
例の液晶表示装置の動作について説明する。図３は本発
明の第１の実施例に係る液晶表示装置の動作を表にして
示す波形図である。なお、図３には、比較のため、図１
０に示す従来の液晶表示装置のドレインラインにおける
波形をも示す。
【００３２】サンプルホールド回路ＳＨから出力バッフ
ァＢ１、Ｂ２、Ｂ３、Ｂ４、…に映像信号が入力される
と、出力バッファＢ１、Ｂ２、Ｂ３、Ｂ４、…はその映
像信号を出力する。出力バッファＢ１、Ｂ２、Ｂ３、Ｂ
４、…から出力された映像信号は、微分器１及び加算器
２に入力される。例えば、第１行のゲートラインＧ１に
接続された薄膜トランジスタＴ１１、Ｔ１２、Ｔ１３、
Ｔ１４、…を駆動する場合、微分器１においては、全て
のスイッチ素子Ｓがオンとされ、微分を行わない。この
ため、加算器２から出力される信号は、出力バッファＢ
１、…から出力された映像信号と同一である。しかし、
この場合には、ゲートラインＧ１と出力バッファＢ１、
…との間のドレインラインＤ１、Ｄ２、Ｄ３、Ｄ４、…
の長さが短いため、薄膜トランジスタに供給されるまで
に波形なまりは生じないので、図３に示すように、正常
な波形がゲートラインＧ１に接続された薄膜トランジス
タＴ１１、Ｔ１２、…を介して各画素に入力される。
ァＢ１、Ｂ２、Ｂ３、Ｂ４、…に映像信号が入力される
と、出力バッファＢ１、Ｂ２、Ｂ３、Ｂ４、…はその映
像信号を出力する。出力バッファＢ１、Ｂ２、Ｂ３、Ｂ
４、…から出力された映像信号は、微分器１及び加算器
２に入力される。例えば、第１行のゲートラインＧ１に
接続された薄膜トランジスタＴ１１、Ｔ１２、Ｔ１３、
Ｔ１４、…を駆動する場合、微分器１においては、全て
のスイッチ素子Ｓがオンとされ、微分を行わない。この
ため、加算器２から出力される信号は、出力バッファＢ
１、…から出力された映像信号と同一である。しかし、
この場合には、ゲートラインＧ１と出力バッファＢ１、
…との間のドレインラインＤ１、Ｄ２、Ｄ３、Ｄ４、…
の長さが短いため、薄膜トランジスタに供給されるまで
に波形なまりは生じないので、図３に示すように、正常
な波形がゲートラインＧ１に接続された薄膜トランジス
タＴ１１、Ｔ１２、…を介して各画素に入力される。
【００３３】一方、第ｍ行のゲートラインＧｍに接続さ
れた薄膜トランジスタＴｍ１、Ｔｍ２、Ｔｍ３、Ｔｍ
４、…を駆動する場合、微分器１においては、容量素子
Ｃ側から複数個のスイッチ素子Ｓをオフとし、所定量の
微分を行う。この結果、微分器１の出力波形は、図３に
示すように、映像信号の立ち上がり及び立ち下がりに若
干のピークを有する信号が付加されたものとなる。この
ため、加算器２から出力された信号は、出力バッファＢ
１、…から出力された映像信号に若干のピークを有する
信号が加算されたものとなる。その後、この信号がドレ
インラインに出力されるが、ゲートラインＧｍに接続さ
れた薄膜トランジスタＴｍ１、…まで到達する前に、ゲ
ートラインに寄生する抵抗及び容量により波形がなま
る。この結果、これらの薄膜トランジスタＴｍ１、…に
映像信号が供給される際には、図３に示すように、正常
な波形に戻っている。そして、この正常な波形がゲート
ラインＧｍに接続された薄膜トランジスタＴｍ１、Ｔｍ
２、…を介して各画素に入力される。
れた薄膜トランジスタＴｍ１、Ｔｍ２、Ｔｍ３、Ｔｍ
４、…を駆動する場合、微分器１においては、容量素子
Ｃ側から複数個のスイッチ素子Ｓをオフとし、所定量の
微分を行う。この結果、微分器１の出力波形は、図３に
示すように、映像信号の立ち上がり及び立ち下がりに若
干のピークを有する信号が付加されたものとなる。この
ため、加算器２から出力された信号は、出力バッファＢ
１、…から出力された映像信号に若干のピークを有する
信号が加算されたものとなる。その後、この信号がドレ
インラインに出力されるが、ゲートラインＧｍに接続さ
れた薄膜トランジスタＴｍ１、…まで到達する前に、ゲ
ートラインに寄生する抵抗及び容量により波形がなま
る。この結果、これらの薄膜トランジスタＴｍ１、…に
映像信号が供給される際には、図３に示すように、正常
な波形に戻っている。そして、この正常な波形がゲート
ラインＧｍに接続された薄膜トランジスタＴｍ１、Ｔｍ
２、…を介して各画素に入力される。
【００３４】また、第ｎ行のゲートラインＧｎに接続さ
れた薄膜トランジスタＴｎ１、Ｔｎ２、Ｔｎ３、Ｔｎ
４、…を駆動する場合、微分器１においては、容量素子
Ｃ側から複数個のスイッチ素子Ｓをオフとし、所定量の
微分を行う。この場合にオフとされるスイッチ素子Ｓの
数は、第ｍ行のゲートラインＧｍの場合と比して多い。
この結果、微分器１の出力波形は、図３に示すように、
映像信号の立ち上がり及び立ち下がりに第ｍ行のゲート
ラインＧｍの場合より高いピークを有する信号が付加さ
れたものとなる。このため、加算器２から出力された信
号は、出力バッファＢ１、…から出力された映像信号に
高いピークを有する信号が加算されたものとなる。その
後、この信号がドレインラインに出力されるが、ゲート
ラインＧｎに接続された薄膜トランジスタＴｎ１、…ま
で到達する前に、ゲートラインに寄生する抵抗及び容量
により波形がなまる。ゲートラインＧｎは、ゲートライ
ンＧｍと比して出力バッファＢａからより遠くに位置し
ているので、波形なまりの程度は大きい。この結果、こ
れらの薄膜トランジスタＴｎ１、…に映像信号が供給さ
れる際には、図３に示すように、正常な波形に戻ってい
る。そして、この正常な波形がゲートラインＧｎに接続
された薄膜トランジスタＴｎ１、Ｔｎ２、…を介して各
画素に入力される。
れた薄膜トランジスタＴｎ１、Ｔｎ２、Ｔｎ３、Ｔｎ
４、…を駆動する場合、微分器１においては、容量素子
Ｃ側から複数個のスイッチ素子Ｓをオフとし、所定量の
微分を行う。この場合にオフとされるスイッチ素子Ｓの
数は、第ｍ行のゲートラインＧｍの場合と比して多い。
この結果、微分器１の出力波形は、図３に示すように、
映像信号の立ち上がり及び立ち下がりに第ｍ行のゲート
ラインＧｍの場合より高いピークを有する信号が付加さ
れたものとなる。このため、加算器２から出力された信
号は、出力バッファＢ１、…から出力された映像信号に
高いピークを有する信号が加算されたものとなる。その
後、この信号がドレインラインに出力されるが、ゲート
ラインＧｎに接続された薄膜トランジスタＴｎ１、…ま
で到達する前に、ゲートラインに寄生する抵抗及び容量
により波形がなまる。ゲートラインＧｎは、ゲートライ
ンＧｍと比して出力バッファＢａからより遠くに位置し
ているので、波形なまりの程度は大きい。この結果、こ
れらの薄膜トランジスタＴｎ１、…に映像信号が供給さ
れる際には、図３に示すように、正常な波形に戻ってい
る。そして、この正常な波形がゲートラインＧｎに接続
された薄膜トランジスタＴｎ１、Ｔｎ２、…を介して各
画素に入力される。
【００３５】このように、本実施例によれば、映像信号
が供給される薄膜トランジスタが接続されているゲート
ラインに応じて微分器１により微分量を調節し、微分器
１の出力信号と出力バッファＢａの出力信号を加算器２
により加算してドレインラインに出力しているので、映
像信号が所定の薄膜トランジスタまで到達する際には所
望の波形となっている。これにより、映像むらが防止さ
れ、画素と出力バッファとの距離に拘わらず、所望の輝
度の画像を得ることができる。
が供給される薄膜トランジスタが接続されているゲート
ラインに応じて微分器１により微分量を調節し、微分器
１の出力信号と出力バッファＢａの出力信号を加算器２
により加算してドレインラインに出力しているので、映
像信号が所定の薄膜トランジスタまで到達する際には所
望の波形となっている。これにより、映像むらが防止さ
れ、画素と出力バッファとの距離に拘わらず、所望の輝
度の画像を得ることができる。
【００３６】次に、本発明の第２の実施例について説明
する。第１の実施例では、各ドレインラインに微分器１
及び加算器２が設けられているが、これらの動作はドレ
インライン間で共通であるので、微分器を各ドレインラ
イン間で共有させることが可能である。第２の実施例
は、微分器を各ドレインライン間で共有させたものであ
る。なお、第２の実施例は、ドット反転型の液晶表示装
置である。図４は本発明の第２の実施例に係る液晶表示
装置の構造を示すブロック図である。なお、図４に示す
第２の実施例において、図１及び２に示す第１の実施例
と同一の構成要素には、同一の符号を付してその詳細な
説明は省略する。
する。第１の実施例では、各ドレインラインに微分器１
及び加算器２が設けられているが、これらの動作はドレ
インライン間で共通であるので、微分器を各ドレインラ
イン間で共有させることが可能である。第２の実施例
は、微分器を各ドレインライン間で共有させたものであ
る。なお、第２の実施例は、ドット反転型の液晶表示装
置である。図４は本発明の第２の実施例に係る液晶表示
装置の構造を示すブロック図である。なお、図４に示す
第２の実施例において、図１及び２に示す第１の実施例
と同一の構成要素には、同一の符号を付してその詳細な
説明は省略する。
【００３７】第２の実施例には、出力バッファの出力信
号ではなく基準信号として極性反転信号ＰＬ／ＮＬが入
力される微分器３が設けられている。微分器３において
は、第１の実施例におけるコモン電圧の替わりに接地電
位が供給されている。なお、微分器３の出力端には、反
転アンプＡＭＰ１及び非反転ＡＭＰ２が接続されてい
る。反転アンプ１及び非反転アンプＡＭＰ２のゲインは
等しい。
号ではなく基準信号として極性反転信号ＰＬ／ＮＬが入
力される微分器３が設けられている。微分器３において
は、第１の実施例におけるコモン電圧の替わりに接地電
位が供給されている。なお、微分器３の出力端には、反
転アンプＡＭＰ１及び非反転ＡＭＰ２が接続されてい
る。反転アンプ１及び非反転アンプＡＭＰ２のゲインは
等しい。
【００３８】また、各ドレインラインＤ１、Ｄ２、Ｄ
３、Ｄ４、Ｄ５、Ｄ６、…には、第１の実施例と同様
に、夫々加算器２の出力端が接続されている。各加算器
２の一方の入力端には、夫々サンプルホールド回路（図
示せず）に接続された出力バッファＢ１、Ｂ２、Ｂ３、
Ｂ４、Ｂ５、Ｂ６、…が接続されている。加算器２の他
方の入力端には、第１列から交互に非反転アンプＡＭＰ
２、反転アンプＡＭＰ１が接続されている。第２の実施
例においては、微分器３、加算器２、反転アンプＡＭＰ
１及び非反転アンプＡＭＰ２から映像補正信号発生器が
構成されている。
３、Ｄ４、Ｄ５、Ｄ６、…には、第１の実施例と同様
に、夫々加算器２の出力端が接続されている。各加算器
２の一方の入力端には、夫々サンプルホールド回路（図
示せず）に接続された出力バッファＢ１、Ｂ２、Ｂ３、
Ｂ４、Ｂ５、Ｂ６、…が接続されている。加算器２の他
方の入力端には、第１列から交互に非反転アンプＡＭＰ
２、反転アンプＡＭＰ１が接続されている。第２の実施
例においては、微分器３、加算器２、反転アンプＡＭＰ
１及び非反転アンプＡＭＰ２から映像補正信号発生器が
構成されている。
【００３９】次に、上述のように構成された第２の実施
例の液晶表示装置の動作について説明する。
例の液晶表示装置の動作について説明する。
【００４０】シフトレジスタＳＲは、クロック信号ＶＣ
Ｋ及びシフトパルスＶＳＰに基づき駆動すべき薄膜トラ
ンジスタが接続されたゲートラインの位置に応じて複数
個のスイッチ素子Ｓのオン／オフを切り替える。具体的
な動作は第１の実施例と同様であるため、ここではその
説明は省略する。この結果、極性反転信号ＰＬ／ＮＬが
微分され、その結果得られた信号が反転アンプＡＭＰ１
及び非反転アンプＡＭＰ２に入力される。これらの反転
アンプＡＭＰ１及び非反転アンプＡＭＰ２に入力される
信号の大きさは、ゲートラインの位置が出力バッファか
ら離れているほど大きいものである。
Ｋ及びシフトパルスＶＳＰに基づき駆動すべき薄膜トラ
ンジスタが接続されたゲートラインの位置に応じて複数
個のスイッチ素子Ｓのオン／オフを切り替える。具体的
な動作は第１の実施例と同様であるため、ここではその
説明は省略する。この結果、極性反転信号ＰＬ／ＮＬが
微分され、その結果得られた信号が反転アンプＡＭＰ１
及び非反転アンプＡＭＰ２に入力される。これらの反転
アンプＡＭＰ１及び非反転アンプＡＭＰ２に入力される
信号の大きさは、ゲートラインの位置が出力バッファか
ら離れているほど大きいものである。
【００４１】次いで、反転アンプＡＭＰ１は、入力され
た信号を所定のゲインで増幅すると共に、その極性を反
転して出力する。一方、非反転アンプＡＭＰ２は、入力
された信号を所定のゲインで増幅して出力する。
た信号を所定のゲインで増幅すると共に、その極性を反
転して出力する。一方、非反転アンプＡＭＰ２は、入力
された信号を所定のゲインで増幅して出力する。
【００４２】反転アンプＡＭＰ１から出力された信号は
偶数列に配置された加算器２に入力され、非反転アンプ
ＡＭＰ２から出力された信号は奇数列に配置された加算
器２に入力される。また、各加算器２には、夫々出力バ
ッファＢ１、…から映像信号が入力される。そして、映
像信号に微分器３による微分信号が加算された信号が奇
数列に配置された加算器２からドレインラインＤ１、Ｄ
３、Ｄ５、…に出力され、映像信号に微分器３による微
分信号が反転された信号が加算された信号が偶数列に配
置された加算器２からドレインラインＤ２、Ｄ４、Ｄ
６、…に出力される。
偶数列に配置された加算器２に入力され、非反転アンプ
ＡＭＰ２から出力された信号は奇数列に配置された加算
器２に入力される。また、各加算器２には、夫々出力バ
ッファＢ１、…から映像信号が入力される。そして、映
像信号に微分器３による微分信号が加算された信号が奇
数列に配置された加算器２からドレインラインＤ１、Ｄ
３、Ｄ５、…に出力され、映像信号に微分器３による微
分信号が反転された信号が加算された信号が偶数列に配
置された加算器２からドレインラインＤ２、Ｄ４、Ｄ
６、…に出力される。
【００４３】これらの加算器２からドレインラインＤ
１、…に出力された信号の波形は、第１の実施例と同様
に、ドレインラインに寄生する抵抗及び容量によりなま
るため、所定のゲートラインに接続された薄膜トランジ
スタまで達する際には、正常な波形が得られる。そし
て、この正常な波形がそのゲートラインに接続された薄
膜トランジスタを介して各画素に入力される。
１、…に出力された信号の波形は、第１の実施例と同様
に、ドレインラインに寄生する抵抗及び容量によりなま
るため、所定のゲートラインに接続された薄膜トランジ
スタまで達する際には、正常な波形が得られる。そし
て、この正常な波形がそのゲートラインに接続された薄
膜トランジスタを介して各画素に入力される。
【００４４】このように、第２の実施例によれば、第１
の実施例と同様に、映像信号が所定の薄膜トランジスタ
まで到達する際には所望の波形となっている。これによ
り、映像むらが防止され、画素と出力バッファとの距離
に拘わらず、所望の輝度の画像を得ることができる。ま
た、微分器３が各ドレインラインに共有されているの
で、映像補正信号発生器による占有面積を第１の実施例
のそれよりも小さくすることができる。
の実施例と同様に、映像信号が所定の薄膜トランジスタ
まで到達する際には所望の波形となっている。これによ
り、映像むらが防止され、画素と出力バッファとの距離
に拘わらず、所望の輝度の画像を得ることができる。ま
た、微分器３が各ドレインラインに共有されているの
で、映像補正信号発生器による占有面積を第１の実施例
のそれよりも小さくすることができる。
【００４５】次に、本発明の第３の実施例について説明
する。第３の実施例においては、出力バッファと加算器
との間の構成が第１の実施例と相異している。図５は本
発明の第３の実施例に係る液晶表示装置の構造を示すブ
ロック図である。なお、図５に示す第３の実施例におい
て、図１及び２に示す第１の実施例と同一の構成要素に
は、同一の符号を付してその詳細な説明は省略する。
する。第３の実施例においては、出力バッファと加算器
との間の構成が第１の実施例と相異している。図５は本
発明の第３の実施例に係る液晶表示装置の構造を示すブ
ロック図である。なお、図５に示す第３の実施例におい
て、図１及び２に示す第１の実施例と同一の構成要素に
は、同一の符号を付してその詳細な説明は省略する。
【００４６】第３の実施例においては、出力バッファＢ
ａの出力端に微分器４が接続されており、この微分器４
の微分量は、第１及び第２の実施例と同様に、ドレイン
ラインの長さに関連づけて変化する。微分器４の出力端
には、積分器５及び反転積分器６が接続されている。積
分器５には、出力バッファＢａの出力信号が立ち上がる
際にロウとなるディスイネーブル信号ＤＥ１が入力さ
れ、反転積分器６には、出力バッファＢａの出力信号が
立ち下がる際にロウとなるディスイネーブル信号ＤＥ２
が入力される。更に、第３の実施例には、積分器５及び
反転積分器６の出力信号を加算する加算器７が設けられ
ている。加算器７の出力信号が加算器２に入力され、加
算器２から出力バッファＢａの出力信号と加算器７の出
力信号との和がドレインラインＤａに出力される。第３
の実施例においては、微分器４、積分器５、反転積分器
６、加算器７、加算器２から映像補正信号発生器が構成
されている。
ａの出力端に微分器４が接続されており、この微分器４
の微分量は、第１及び第２の実施例と同様に、ドレイン
ラインの長さに関連づけて変化する。微分器４の出力端
には、積分器５及び反転積分器６が接続されている。積
分器５には、出力バッファＢａの出力信号が立ち上がる
際にロウとなるディスイネーブル信号ＤＥ１が入力さ
れ、反転積分器６には、出力バッファＢａの出力信号が
立ち下がる際にロウとなるディスイネーブル信号ＤＥ２
が入力される。更に、第３の実施例には、積分器５及び
反転積分器６の出力信号を加算する加算器７が設けられ
ている。加算器７の出力信号が加算器２に入力され、加
算器２から出力バッファＢａの出力信号と加算器７の出
力信号との和がドレインラインＤａに出力される。第３
の実施例においては、微分器４、積分器５、反転積分器
６、加算器７、加算器２から映像補正信号発生器が構成
されている。
【００４７】次に、上述のように構成された第３の実施
例の液晶表示装置の動作について説明する。図６は本発
明の第３の実施例に係る液晶表示装置の動作を示すタイ
ミングチャートである。なお、図６中に示す、、
、、、及びは、図５中で同じ番号で示す位置
における波形であり、図６中に示す及びは、夫々デ
ィスイネーブル信号ＤＥ１及びＤＥ２が入力されなかっ
た場合の積分器５及び反転積分器６の出力信号を示す波
形である。
例の液晶表示装置の動作について説明する。図６は本発
明の第３の実施例に係る液晶表示装置の動作を示すタイ
ミングチャートである。なお、図６中に示す、、
、、、及びは、図５中で同じ番号で示す位置
における波形であり、図６中に示す及びは、夫々デ
ィスイネーブル信号ＤＥ１及びＤＥ２が入力されなかっ
た場合の積分器５及び反転積分器６の出力信号を示す波
形である。
【００４８】出力バッファＢａから微分器４に入力され
た信号は、微分器４により微分されて出力される。微分
器４の出力信号のピークは、図６のに示すように、徐
々に大きくなる。
た信号は、微分器４により微分されて出力される。微分
器４の出力信号のピークは、図６のに示すように、徐
々に大きくなる。
【００４９】微分器４の出力信号を単に積分した場合に
は、図６のに示す波形が得られ、微分器４の出力信号
を単に反転積分した場合には、図６のに示す波形が得
られるが、本実施例では、積分器５及び反転積分器６に
図６のに示すディスイネーブル信号ＤＥ１及びＤＥ
２が入力されているので、ディスイネーブル信号がロウ
となったときの信号に対応したものが出力される。これ
が図６のに示す波形となる。
は、図６のに示す波形が得られ、微分器４の出力信号
を単に反転積分した場合には、図６のに示す波形が得
られるが、本実施例では、積分器５及び反転積分器６に
図６のに示すディスイネーブル信号ＤＥ１及びＤＥ
２が入力されているので、ディスイネーブル信号がロウ
となったときの信号に対応したものが出力される。これ
が図６のに示す波形となる。
【００５０】そして、加算器７は、積分器５及び反転積
分器６の出力信号の和をとるので、図６のを足し合
わせたものとして図６のに示す波形の信号を出力す
る。
分器６の出力信号の和をとるので、図６のを足し合
わせたものとして図６のに示す波形の信号を出力す
る。
【００５１】その後、この信号と出力バッファＢａの映
像信号との和が加算器２からドレインラインＤａに出力
される。このとき出力される映像信号には、徐々にピー
クが大きくなる信号が重畳されている。従って、ドレイ
ンラインＤａに寄生する抵抗及び容量による波形なまり
が生じるが、所定のゲートラインに接続された薄膜トラ
ンジスタに到達する際には、重畳した分程度のなまりに
より正常が波形が得られる。従って、第１及び第２の実
施例と同様に、映像むらが防止される。
像信号との和が加算器２からドレインラインＤａに出力
される。このとき出力される映像信号には、徐々にピー
クが大きくなる信号が重畳されている。従って、ドレイ
ンラインＤａに寄生する抵抗及び容量による波形なまり
が生じるが、所定のゲートラインに接続された薄膜トラ
ンジスタに到達する際には、重畳した分程度のなまりに
より正常が波形が得られる。従って、第１及び第２の実
施例と同様に、映像むらが防止される。
【００５２】また、第３の実施例において映像信号に重
畳される信号のピークの高さは、第１及び第２の実施例
で重畳された信号のそれよりも低くなる。これは、第１
及び第２の実施例では、微分により得られた信号がその
まま重畳されているが、第３の実施例では、その後にそ
の積分信号及び反転積分信号の和がとられているからで
ある。図７（ａ）は第１の実施例で重畳される信号を示
す模式図、（ｂ）は第３の実施例で重畳される信号を示
す模式図である。第３の実施例においてピークの高さが
低くなっていても、ピーク部分の面積はほぼ同一となる
ように設定すれば、第１の実施例と同様の映像むら防止
の効果が得られる。更に、このようにピークの高さを低
くした場合には、加算器のダイナミックレンジを従来の
ものから広げなくても対応することができる。一方、第
１の実施例の場合には、重畳される信号のピークの高さ
によってはダイナミックレンジを広げる必要が生じる場
合があり、この場合には新たなドライバが必要になる。
畳される信号のピークの高さは、第１及び第２の実施例
で重畳された信号のそれよりも低くなる。これは、第１
及び第２の実施例では、微分により得られた信号がその
まま重畳されているが、第３の実施例では、その後にそ
の積分信号及び反転積分信号の和がとられているからで
ある。図７（ａ）は第１の実施例で重畳される信号を示
す模式図、（ｂ）は第３の実施例で重畳される信号を示
す模式図である。第３の実施例においてピークの高さが
低くなっていても、ピーク部分の面積はほぼ同一となる
ように設定すれば、第１の実施例と同様の映像むら防止
の効果が得られる。更に、このようにピークの高さを低
くした場合には、加算器のダイナミックレンジを従来の
ものから広げなくても対応することができる。一方、第
１の実施例の場合には、重畳される信号のピークの高さ
によってはダイナミックレンジを広げる必要が生じる場
合があり、この場合には新たなドライバが必要になる。
【００５３】次に、本発明の第４の実施例について説明
する。第４の実施例は、第２の実施例と第３の実施例と
を組合わせた構成を有する。即ち、図４に示す微分器３
の替わりに図５に示す微分器４、積分器５、反転積分器
６及び加算器７が設けられている。また、微分器４に
は、出力バッファからの映像信号ではなく極性反転信号
が入力される。
する。第４の実施例は、第２の実施例と第３の実施例と
を組合わせた構成を有する。即ち、図４に示す微分器３
の替わりに図５に示す微分器４、積分器５、反転積分器
６及び加算器７が設けられている。また、微分器４に
は、出力バッファからの映像信号ではなく極性反転信号
が入力される。
【００５４】このように構成された第４の実施例によれ
ば、映像むらの防止という効果だけでなく、第２の実施
例による省占有面積の効果及び第３の実施例によるダイ
ナミックレンジの拡張不要という効果が得られる。
ば、映像むらの防止という効果だけでなく、第２の実施
例による省占有面積の効果及び第３の実施例によるダイ
ナミックレンジの拡張不要という効果が得られる。
【００５５】次に、本発明の第５の実施例について説明
する。前述の第１乃至第４の実施例においては、ゲート
ラインごとに異なる信号を映像信号に重畳しているが、
第５の実施例では、予め大きな信号を重畳しておき液晶
に印加される前で調節する構成となっている。図８は本
発明の第５の実施例に係る液晶表示装置の構造を示すブ
ロック図である。なお、図８に示す第５の実施例におい
て、図１に示す第１の実施例と同一の構成要素には、同
一の符号を付してその詳細な説明は省略する。
する。前述の第１乃至第４の実施例においては、ゲート
ラインごとに異なる信号を映像信号に重畳しているが、
第５の実施例では、予め大きな信号を重畳しておき液晶
に印加される前で調節する構成となっている。図８は本
発明の第５の実施例に係る液晶表示装置の構造を示すブ
ロック図である。なお、図８に示す第５の実施例におい
て、図１に示す第１の実施例と同一の構成要素には、同
一の符号を付してその詳細な説明は省略する。
【００５６】第５の実施例においては、出力バッファＢ
１、Ｂ２、…の出力が分岐しており、その一方と各加算
器２との間に微分器８が接続されている。微分器８は、
第１の実施例において出力バッファから最も遠い位置に
設けられた画素に映像信号を供給する場合と同等の量で
入力された信号を微分するものである。
１、Ｂ２、…の出力が分岐しており、その一方と各加算
器２との間に微分器８が接続されている。微分器８は、
第１の実施例において出力バッファから最も遠い位置に
設けられた画素に映像信号を供給する場合と同等の量で
入力された信号を微分するものである。
【００５７】また、第１行のトランジスタＴ１１、Ｔ１
２、…と液晶との間に抵抗素子Ｒ１が接続され、第ｍ行
のトランジスタＴｍ１、Ｔｍ２、…と液晶との間に抵抗
素子Ｒｍが接続され、第ｎ行のトランジスタＴｎ１、Ｔ
ｎ２、…と液晶との間に抵抗素子Ｒｎが接続されてい
る。抵抗素子Ｒ１の抵抗値は抵抗素子Ｒｍのそれより大
きく、抵抗素子Ｒｍの抵抗値は抵抗素子Ｒｎのそれより
も大きい。即ち、出力バッファＢ１、Ｂ２、…との間の
ドレインラインの長さが長い画素に設けられた抵抗素子
ほど、その抵抗値が小さく設定されている。第５の実施
例においては、微分器８及び加算器２から映像補正信号
発生器が構成されている。
２、…と液晶との間に抵抗素子Ｒ１が接続され、第ｍ行
のトランジスタＴｍ１、Ｔｍ２、…と液晶との間に抵抗
素子Ｒｍが接続され、第ｎ行のトランジスタＴｎ１、Ｔ
ｎ２、…と液晶との間に抵抗素子Ｒｎが接続されてい
る。抵抗素子Ｒ１の抵抗値は抵抗素子Ｒｍのそれより大
きく、抵抗素子Ｒｍの抵抗値は抵抗素子Ｒｎのそれより
も大きい。即ち、出力バッファＢ１、Ｂ２、…との間の
ドレインラインの長さが長い画素に設けられた抵抗素子
ほど、その抵抗値が小さく設定されている。第５の実施
例においては、微分器８及び加算器２から映像補正信号
発生器が構成されている。
【００５８】次に、上述のように構成された第５の実施
例の液晶表示装置の動作について説明する。図９は本発
明の第５の実施例に係る液晶表示装置の動作を表にして
示す波形図である。なお、図９には、比較のため、図１
０に示す従来の液晶表示装置のドレインラインにおける
波形をも示す。
例の液晶表示装置の動作について説明する。図９は本発
明の第５の実施例に係る液晶表示装置の動作を表にして
示す波形図である。なお、図９には、比較のため、図１
０に示す従来の液晶表示装置のドレインラインにおける
波形をも示す。
【００５９】サンプルホールド回路（図示せず）から出
力バッファＢ１、Ｂ２、…に映像信号が入力されると、
出力バッファＢ１、Ｂ２、…はその映像信号を出力す
る。出力バッファＢ１、Ｂ２、…から出力された映像信
号は、微分器８及び加算器２に入力される。微分器８に
入力された信号は、微分されて加算器２に入力される。
このときの微分量は、出力バッファＢ１、Ｂ２、…から
最も離れた画素に映像信号を供給する際に、波形なまり
によっても消滅しない程度のものであることが好まし
い。
力バッファＢ１、Ｂ２、…に映像信号が入力されると、
出力バッファＢ１、Ｂ２、…はその映像信号を出力す
る。出力バッファＢ１、Ｂ２、…から出力された映像信
号は、微分器８及び加算器２に入力される。微分器８に
入力された信号は、微分されて加算器２に入力される。
このときの微分量は、出力バッファＢ１、Ｂ２、…から
最も離れた画素に映像信号を供給する際に、波形なまり
によっても消滅しない程度のものであることが好まし
い。
【００６０】そして、各加算器２により出力バッファＢ
１、Ｂ２、…の映像信号と微分器８からの微分信号との
和が各ドレインラインＤ１、Ｄ２、…に出力される。こ
の出力された信号には、図９に示すように、加算器２か
ら離れるほど大きな波形なまりが生じるが、微分信号が
重畳されているので、原波形より小さくなることはな
い。
１、Ｂ２、…の映像信号と微分器８からの微分信号との
和が各ドレインラインＤ１、Ｄ２、…に出力される。こ
の出力された信号には、図９に示すように、加算器２か
ら離れるほど大きな波形なまりが生じるが、微分信号が
重畳されているので、原波形より小さくなることはな
い。
【００６１】このように、本実施例においては、薄膜ト
ランジスタに出力される信号の波形は正常なものにいく
らかの信号が重畳されたものとなる。そして、ゲートラ
インＧ１、Ｇｍ、Ｇｎの制御信号により薄膜トランジス
タがオンとなると、薄膜トランジスタのドレインに供給
されている信号が抵抗素子Ｒ１、Ｒｍ、Ｒｎに入力さ
れ、波形なまりを生じさせてから液晶に印加される。こ
のとき、抵抗素子Ｒ１、Ｒｍ、Ｒｎの間には、前述の関
係があるので、波形なまりの程度は、加算器２の近くに
配置されているものほど大きい。この結果、図９に示す
ように、正常な波形を有する電圧が液晶に印加される。
ランジスタに出力される信号の波形は正常なものにいく
らかの信号が重畳されたものとなる。そして、ゲートラ
インＧ１、Ｇｍ、Ｇｎの制御信号により薄膜トランジス
タがオンとなると、薄膜トランジスタのドレインに供給
されている信号が抵抗素子Ｒ１、Ｒｍ、Ｒｎに入力さ
れ、波形なまりを生じさせてから液晶に印加される。こ
のとき、抵抗素子Ｒ１、Ｒｍ、Ｒｎの間には、前述の関
係があるので、波形なまりの程度は、加算器２の近くに
配置されているものほど大きい。この結果、図９に示す
ように、正常な波形を有する電圧が液晶に印加される。
【００６２】このように、第５の実施例によっても、液
晶に印加される電圧の波形は所望の波形となっている。
これにより、映像むらが防止され、画素と出力バッファ
との距離に拘わらず、所望の輝度の画像を得ることがで
きる。
晶に印加される電圧の波形は所望の波形となっている。
これにより、映像むらが防止され、画素と出力バッファ
との距離に拘わらず、所望の輝度の画像を得ることがで
きる。
【００６３】次に、本発明の第６の実施例について説明
する。第６の実施例は、第２の実施例と第５の実施例と
を組合わせた構成を有する。即ち、図４に示す微分器３
の替わりに図８に示す微分器８が設けられている。ま
た、微分器８には、出力バッファからの映像信号ではな
く極性反転信号が入力される。
する。第６の実施例は、第２の実施例と第５の実施例と
を組合わせた構成を有する。即ち、図４に示す微分器３
の替わりに図８に示す微分器８が設けられている。ま
た、微分器８には、出力バッファからの映像信号ではな
く極性反転信号が入力される。
【００６４】このように構成された第６の実施例によっ
ても、映像むらの防止という効果だけでなく、第２の実
施例による省占有面積の効果が得られる。
ても、映像むらの防止という効果だけでなく、第２の実
施例による省占有面積の効果が得られる。
【００６５】なお、出力バッファから出力された映像信
号に重畳される信号は、前述のものに限定されず、映像
信号のレベルが変化する点において波形なまりを見込ん
で重畳されるものであればよい。例えば、波形が方形状
の信号が重畳されてもよい。
号に重畳される信号は、前述のものに限定されず、映像
信号のレベルが変化する点において波形なまりを見込ん
で重畳されるものであればよい。例えば、波形が方形状
の信号が重畳されてもよい。
【００６６】また、前述のように、液晶表示装置の画素
には、供給された信号の立ち下がり時の信号レベルが記
憶されるので、立ち下がり時の信号レベルが所定のもの
であれば、波形の立ち上がりに波形なまりが生じていて
も本発明の効果は得られる。
には、供給された信号の立ち下がり時の信号レベルが記
憶されるので、立ち下がり時の信号レベルが所定のもの
であれば、波形の立ち上がりに波形なまりが生じていて
も本発明の効果は得られる。
【００６７】従って、第５及び第６の実施例において
は、画素ごとに抵抗素子が設けられているが、全ての画
素において立ち下がり時の信号レベルが正常なものとな
るのであれば、一部又は全ての抵抗素子が設けられてい
なくてもよい。
は、画素ごとに抵抗素子が設けられているが、全ての画
素において立ち下がり時の信号レベルが正常なものとな
るのであれば、一部又は全ての抵抗素子が設けられてい
なくてもよい。
【００６８】更に、加算器及び微分器は、出力バッファ
が設けられたソースドライバの内部に設けられていても
よく、外部に設けられていてもよいが、少なくとも出力
バッファの出力側に設けられている必要がある。
が設けられたソースドライバの内部に設けられていても
よく、外部に設けられていてもよいが、少なくとも出力
バッファの出力側に設けられている必要がある。
【００６９】
【発明の効果】以上詳述したように、本発明によれば、
出力バッファの出力信号に補正信号を重畳する映像補正
信号発生器を設けているので、ドレインラインに寄生す
る抵抗及び容量により波形なまりが発生しても、所望の
画素に供給される際の映像信号の立ち下がり時の波高を
適切なものとすることができる。この結果、映像むらを
防止することができる。
出力バッファの出力信号に補正信号を重畳する映像補正
信号発生器を設けているので、ドレインラインに寄生す
る抵抗及び容量により波形なまりが発生しても、所望の
画素に供給される際の映像信号の立ち下がり時の波高を
適切なものとすることができる。この結果、映像むらを
防止することができる。
【００７０】また、画素を構成する薄膜トランジスタの
ソースに所定の抵抗値の抵抗素子を直列接続することに
より、画素に大きな映像信号が入力された場合であって
も、液晶に印加される電圧を適切なものとすることがで
きる。
ソースに所定の抵抗値の抵抗素子を直列接続することに
より、画素に大きな映像信号が入力された場合であって
も、液晶に印加される電圧を適切なものとすることがで
きる。
【００７１】更に、映像補正信号発生器に微分器を設け
ることにより、出力バッファの出力信号又は基準パルス
の立ち上がり時及び立ち下がり時の少なくともいずれか
一方に適当なピークの信号を発生させることができる。
また、この微分器等をドレインライン間で共有させるこ
とにより、回路の占有面積を低減することができる。
ることにより、出力バッファの出力信号又は基準パルス
の立ち上がり時及び立ち下がり時の少なくともいずれか
一方に適当なピークの信号を発生させることができる。
また、この微分器等をドレインライン間で共有させるこ
とにより、回路の占有面積を低減することができる。
【図１】本発明の第１の実施例に係る液晶表示装置の構
造を示すブロック図である。
造を示すブロック図である。
【図２】図１における微分器１の具体的な構造を示す回
路図である。
路図である。
【図３】本発明の第１の実施例に係る液晶表示装置の動
作を表にして示す波形図である。
作を表にして示す波形図である。
【図４】本発明の第２の実施例に係る液晶表示装置の構
造を示すブロック図である。
造を示すブロック図である。
【図５】本発明の第３の実施例に係る液晶表示装置の構
造を示すブロック図である。
造を示すブロック図である。
【図６】本発明の第３の実施例に係る液晶表示装置の動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図７】（ａ）は第１の実施例で重畳される信号を示す
模式図、（ｂ）は第３の実施例で重畳される信号を示す
模式図である。
模式図、（ｂ）は第３の実施例で重畳される信号を示す
模式図である。
【図８】本発明の第５の実施例に係る液晶表示装置の構
造を示すブロック図である。
造を示すブロック図である。
【図９】本発明の第５の実施例に係る液晶表示装置の動
作を表にして示す波形図である。
作を表にして示す波形図である。
【図１０】従来の液晶表示装置の構造を示す回路図であ
る。
る。
１、３、４、８；微分器
２、７；加算器
５；積分器
６；反転積分器
１１；ソースドライバ
Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６、Ｂａ；出力バッ
ファ Ｇ１、Ｇｍ、Ｇｎ；ゲートライン Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄａ；ドレイン
ライン Ｒ１、Ｒｍ、Ｒｎ；抵抗素子
ファ Ｇ１、Ｇｍ、Ｇｎ；ゲートライン Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄａ；ドレイン
ライン Ｒ１、Ｒｍ、Ｒｎ；抵抗素子
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G02F 1/133 550
G09G 3/36
Claims (9)
- 【請求項１】 マトリクス状に配置された複数個の画素
と、前記複数個の画素の各列に設けられたドレインライ
ンと、前記複数個の画素の各行に設けられたゲートライ
ンと、前記ドレインラインに供給される映像信号を出力
する複数個の出力バッファと、この出力バッファの出力
信号に補正信号を重畳する映像補正信号発生器と、を有
し、前記映像補正信号発生器は、前記映像信号を供給す
る画素との間の前記ドレインラインの長さが長くなるほ
ど前記補正信号の波高値を高くする補正信号変化手段を
有することを特徴とする液晶表示装置。 - 【請求項２】 マトリクス状に配置された複数個の画素
と、前記複数個の画素の各列に設けられたドレインライ
ンと、前記複数個の画素の各行に設けられたゲートライ
ンと、前記ドレインラインに供給される映像信号を出力
する複数個の出力バッファと、この出力バッファの出力
信号に補正信号を重畳する映像補正信号発生器と、を有
し、前記画素は、前記ドレインラインにドレインが接続
された薄膜トランジスタと、この薄膜トランジスタのソ
ースに直列に接続された抵抗素子と、を有し、前記抵抗
素子の抵抗値は、前記映像補正信号発生器から前記画素
までの距離に拘らずに前記画素において所望の輝度が得
られるようにその画素と前記映像補正信号発生器との間
のドレインラインの長さが長くなるほど小さく設定され
ていることを特徴とする液晶表示装置。 - 【請求項３】 前記映像補正信号発生器は、前記出力バ
ッファの出力信号の立ち上がり時及び立ち下がり時の少
なくともいずれか一方に前記補正信号を重畳するもので
あることを特徴とする請求項１又は２に記載の液晶表示
装置。 - 【請求項４】 前記映像補正信号発生器は、前記ゲート
ラインが駆動されるタイミングに同期して前記補正信号
を変化させるものであることを特徴とする請求項１乃至
３のいずれか１項に記載の液晶表示装置。 - 【請求項５】 前記映像補正信号発生器は、前記各出力
バッファの出力信号を夫々微分する微分器と、前記各微
分器の出力信号と前記各出力バッファの出力信号とを加
算する加算器と、を有し、前記各加算器の出力信号を対
応する前記各ドレインラインへ出力することを特徴とす
る請求項１乃至４のいずれか１項に記載の液晶表示装
置。 - 【請求項６】 前記映像補正信号発生器は、外部から入
力される基準パルスを微分する微分器と、この微分器の
出力信号と前記各出力バッファの出力信号とを夫々加算
する加算器と、を有し、前記各加算器の出力信号を対応
する前記各ドレインラインへ出力することを特徴とする
請求項１乃至４のいずれか１項に記載の液晶表示装置。 - 【請求項７】 前記映像補正信号発生器は、前記出力バ
ッファの出力信号を微分する微分器と、この微分器の出
力信号を積分し入力される第１のディスイネーブル信号
に関連づけて積分結果を出力する積分器と、前記微分器
の出力信号を反転して積分し入力される第２のディスイ
ネーブル信号に関連づけて積分結果を出力する反転積分
器と、前記積分器の出力信号と前記反転積分器の出力信
号とを加算する第１の加算器と、この第１の加算器の出
力信号と前記出力バッファの出力信号とを加算する第２
の加算器と、を有することを特徴とする請求項１乃至４
のいずれか１項に記載の液晶表示装置。 - 【請求項８】 前記映像補正信号発生器は、外部から入
力される基準パルスを微分する微分器と、この微分器の
出力信号を積分し入力される第１のディスイネーブル信
号に関連づけて積分結果を出力する積分器と、前記微分
器の出力信号を反転して積分し入力される第２のディス
イネーブル信号に関連づけて積分結果を出力する反転積
分器と、前記積分器の出力信号と前記反転積分器の出力
信号とを加算する第１の加算器と、この第１の加算器の
出力信号と前記出力バッファの出力信号とを加算する第
２の加算器と、を有することを特徴とする請求項１乃至
４のいずれか１項に記載の液晶表示装置。 - 【請求項９】 前記微分器は、シフトレジスタと、この
シフトレジスタの出力信号に関連づけて出力端の電位を
切り替える電位切替手段と、を有することを特徴とする
請求項５乃至８のいずれか１項に記載の液晶表示装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24401999A JP3367481B2 (ja) | 1999-08-30 | 1999-08-30 | 液晶表示装置 |
| US09/649,488 US6720945B1 (en) | 1999-08-30 | 2000-08-28 | Liquid crystal display device having a video correction signal generator |
| TW089117460A TW546517B (en) | 1999-08-30 | 2000-08-29 | Liquid crystal display device |
| KR10-2000-0050829A KR100382806B1 (ko) | 1999-08-30 | 2000-08-30 | 액정 디스플레이 장치 |
| US10/717,270 US7091943B2 (en) | 1999-08-30 | 2003-11-19 | Liquid crystal display device having a video correction signal generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24401999A JP3367481B2 (ja) | 1999-08-30 | 1999-08-30 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001066572A JP2001066572A (ja) | 2001-03-16 |
| JP3367481B2 true JP3367481B2 (ja) | 2003-01-14 |
Family
ID=17112510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24401999A Expired - Lifetime JP3367481B2 (ja) | 1999-08-30 | 1999-08-30 | 液晶表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6720945B1 (ja) |
| JP (1) | JP3367481B2 (ja) |
| KR (1) | KR100382806B1 (ja) |
| TW (1) | TW546517B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3730161B2 (ja) | 2001-11-28 | 2005-12-21 | シャープ株式会社 | 液晶表示装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62215929A (ja) * | 1986-03-18 | 1987-09-22 | Toshiba Electric Equip Corp | 大型液晶デイスプレイ装置 |
| JPH0318821A (ja) * | 1989-06-15 | 1991-01-28 | Matsushita Electric Ind Co Ltd | 映像信号補正装置 |
| JPH03132721A (ja) | 1989-10-19 | 1991-06-06 | Matsushita Electric Ind Co Ltd | マトリクス型画像表示装置の駆動方法及び駆動回路 |
| JP3288142B2 (ja) * | 1992-10-20 | 2002-06-04 | 富士通株式会社 | 液晶表示装置およびその駆動方法 |
| JPH06138439A (ja) * | 1992-10-27 | 1994-05-20 | Sharp Corp | 液晶表示装置 |
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| JPH09329806A (ja) * | 1996-06-11 | 1997-12-22 | Toshiba Corp | 液晶表示装置 |
| JPH10274967A (ja) | 1997-03-31 | 1998-10-13 | Sanyo Electric Co Ltd | 信号波形整形回路 |
| JPH10274762A (ja) | 1997-03-31 | 1998-10-13 | Sanyo Electric Co Ltd | 駆動回路内蔵型液晶表示装置 |
| JPH10293564A (ja) * | 1997-04-21 | 1998-11-04 | Toshiba Corp | 表示装置 |
-
1999
- 1999-08-30 JP JP24401999A patent/JP3367481B2/ja not_active Expired - Lifetime
-
2000
- 2000-08-28 US US09/649,488 patent/US6720945B1/en not_active Expired - Lifetime
- 2000-08-29 TW TW089117460A patent/TW546517B/zh not_active IP Right Cessation
- 2000-08-30 KR KR10-2000-0050829A patent/KR100382806B1/ko not_active IP Right Cessation
-
2003
- 2003-11-19 US US10/717,270 patent/US7091943B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010030176A (ko) | 2001-04-16 |
| US7091943B2 (en) | 2006-08-15 |
| US20040104876A1 (en) | 2004-06-03 |
| TW546517B (en) | 2003-08-11 |
| US6720945B1 (en) | 2004-04-13 |
| KR100382806B1 (ko) | 2003-05-09 |
| JP2001066572A (ja) | 2001-03-16 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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