JPH10274967A - 信号波形整形回路 - Google Patents

Abstract

(57)【要約】 【課題】 信号の遅延による波形を補正する。 【解決手段】 入力信号を所定期間遅延する遅延回路
1、遅延回路からの出力と原入力信号とを減算する減算
回路2、減算回路2からの出力信号の振幅を、この振幅の
大きさに合わせて調整する振幅調整回路3、振幅調整回
路3からの出力と原入力信号とを加算する加算回路4から
なる。減算回路2からの出力信号は、振幅調整回路3にて
原入力信号の立ち上がり変化量に合わせて振幅が最適に
設定され、原入力信号に加えられる補正信号となる。補
正された出力信号は、立ち上がりエッジが最適に強調さ
れ、信号遅延が抑えられる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、信号波形整形回
路、および、信号波形整形回路を有した表示装置の駆動
回路に関する。

【０００２】

【従来の技術】近年、テレビジョン、ＶＴＲ（video ta
pe recorder）、コンピュータ、カーナビゲーションな
どの普及により、ディスプレイ装置の開発が活発に行わ
れている。特に、光変調部材として液晶を用いた液晶表
示装置即ちＬＣＤは、小型、薄型、低消費電力等の点で
有利で、ＡＶ機器、ＯＡ機器に多く用いられている。以
下、表示装置としてＬＣＤを挙げて説明する。

【０００３】図６は従来のＬＣＤモジュールの構成を示
すブロック図である。図の左側のマトリクス回路はＬＣ
Ｄパネル部であり、走査線であるゲートライン（ＧＬ）
と信号線であるドレインライン（ＤＬ）が縦横に配置さ
れて交差しており、その各交点には、電界効果薄膜トラ
ンジスタ即ちＴＦＴ（ＳＥ）が形成されている。各ＴＦ
Ｔ（ＳＥ）には液晶容量（ＬＣ）及び補助容量（ＳＣ）
が互いに並列に接続形成されている。これらＴＦＴ（Ｓ
Ｅ）、ゲートライン（ＧＬ）、ドレインライン（Ｄ
Ｌ）、補助容量（ＳＣ）、及び、液晶容量（ＬＣ）の一
方の電極は１枚の基板上に形成され、液晶容量の他方の
電極は他方の基板に一体的に形成されている。これら２
枚の基板間には液晶が介在され、液晶容量（ＬＣ）の誘
電層となっている。ゲートライン（ＧＬ）は、主にシフ
トレジスタからなるゲートドライバー（ＧＤ）により駆
動され、ドレインライン（ＤＬ）は、主にシフトレジス
タ、サンプリング回路、必要によりホールド回路からな
るドレインドライバー（ＤＤ）により駆動される。

【０００４】図の右側は、コントローラ部である。外部
から受信された複合映像信号は、色復調、輝度補正など
を行うビデオインタフェース回路（ＶＤＩＮＴ）に入力
され、ここで原画信号が作成されてドレインドライバー
（ＤＤ）に供給される。複合映像信号はまた、同期分離
回路（ＳＹＮ）に入力されて、垂直及び水平同期信号が
取り出される。同期分離回路（ＳＹＮ）では、水平同期
パルス及び垂直同期パルスが作成され、水平同期パルス
は、更に位相比較器（ＰＤ）に入力される。位相比較器
（ＰＤ）は、電圧制御発振器（ＶＣＯ）、ローパスフィ
ルター（ＬＰＦ）とともに閉ループを成し、周知のＰＬ
Ｌ（phase locked loop）回路を構成している。同期パ
ルスにより位相が調整されて安定した発信周波数に制御
されたＶＣＯ発信クロックは、水平カウンタ及び水平デ
コーダからなる水平タイミング制御部（ＨＣＤ）に入力
される。ここでＶＣＯ発振クロックは分周および計数が
行われ、水平クロックパルス、水平スタートパルスが作
成されて、ドレインドライバー（ＤＤ）に供給されると
ともに、垂直クロックパルスが作成されてゲートドライ
バー（ＧＤ）に供給される。水平タイミング制御部（Ｈ
ＣＤ）のクロックパルスは、更に、垂直カウンタ及び垂
直デコーダからなる垂直タイミング制御部（ＶＣＤ）に
供給されて分周され、垂直スタートパルス、極性反転信
号などが作成される。また、垂直同期パルスは垂直タイ
ミング制御部（ＶＣＤ）に供給され、カウンターをリセ
ットすることにより原画信号との同期を取っており、垂
直スタートパルスはゲートドライバー（ＧＤ）に供給さ
れる。

【０００５】このように、同期信号により位相制御され
たＰＬＬ発信クロックは、水平カウンタ及び垂直カウン
タにより分周されて、１水平期間または１垂直期間に同
期したクロックパルス及び各スタートパルスが作成され
る。ゲートドライバーは、１垂直期間を更に走査線数で
割って得られる１水平期間毎に、ゲートライン（ＧＬ）
を順次選択走査してＨレベルを印加していく。一方、ド
レインドライバー（ＤＤ）においては、ビデオインタフ
ェース（ＶＤＩＮＴ）より各画素に割り当てられる画素
信号電圧がシリーズに配列された原画信号が供給されて
いる。そして、１水平期間を更に信号線数で割って得ら
れる期間毎に原画信号より画素信号電圧をサンプリング
して、場合によっては１ライン分の全データが揃うまで
ホールドキャパシタに一時保持した後に各ドレインライ
ン（ＤＬ）に供給していく。この時、１水平期間に同期
して選択されたゲートライン（ＧＬ）上のＴＦＴ（Ｓ
Ｅ）が全てＯＮされ、各液晶容量（ＬＣ）に電圧が印加
される。１水平期間について行われるこのような作業を
全走査線についても順次行うことにより、１フレーム分
の画面が作成され、更にこのような作業が繰り返し行わ
れることにより、全画素について書き換えが続けられ、
動画の表示が行われる。

【０００６】最近では、透明な基板上に、移動度が数百
ｃｍ2／Ｖ・ｓに達する多結晶シリコン（ｐ−Ｓｉ）を
作成する技術を用いることにより、画素のスイッチング
用のＴＦＴ（ＳＥ）のみならず、Ｎ−ｃｈとＰ−ｃｈの
ＴＦＴを作成してＣＭＯＳを構成することにより、ゲー
トドライバー（ＧＤ）およびドレインドライバー（Ｄ
Ｄ）をも同一の基板上に作り込み、ドライバー（ＧＤ，
ＤＤ）部をＬＣＤパネル内に内蔵した駆動回路内蔵型Ｌ
ＣＤが開発されている。

【０００７】駆動回路内蔵型では、全てのＬＣＤパネル
内の全てのトランジスタ素子が、ｐ−ＳｉＴＦＴにより
形成されている。ｐ−ＳｉＴＦＴの動作速度は、画素部
のスイッチングには十分であるが、ドライバー（ＧＤ，
ＤＤ）部を構成するにはやや不十分である。即ち、ｐ−
ＳｉＴＦＴによりドライバー回路の作成は可能となる
が、動作速度の点で十分とは言えない。従って、原画信
号を複数に分割してできるだけ低い周波数で供給すると
いった工夫が成されている。

【０００８】図７は、ｐ−ＳｉＴＦＴＬＣＤのドレイン
ドライバー（ＤＤ）の構成例である。上段部にシフトレ
ジスタ（Ｓ／Ｈ）、中段部に原画信号が供給されたビデ
オデータライン（ＶＬ１，２，３，４）、下段部にサン
プリング用トランスファゲート（ＳＷ）がある。ここで
は、点順次駆動を挙げている。即ち、サンプリングゲー
ト（ＳＷ）は、シフトレジスタからの各出力段（Ｓ／
Ｒ）によりオンオフが制御され、各ビデオデータライン
（ＶＬ１，２，３，４）に供給される原画データＶＤＬ
から、各々の列に割り当てるべき画素データを選択し
て、各ドレインライン（ＤＬ）へと送出する。

【０００９】図８は、原画データＶＤＬ１，２，３，４
と、画素データＰＸＤ（Ｄn，Ｄn+1・・・）との関係を
示すタイミング図である。ここでの例は４分割であり、
各ビデオデータライン（ＶＬ１，２，３，４）には、４
画素毎の画素データ（Ｄn，Ｄn+1・・・）が、１／４周
波数のアナログ信号としてシリアルに供給されている。
即ち、４ドット期間同一の画素データが供給される。サ
ンプリング期間は、これら４ドット期間の最後の１ドッ
ト期間であるので、サンプリング時には原画信号の遅延
分が回復され、正確な画素信号電圧がサンプリングされ
る。

【００１０】

【発明が解決しようとする課題】原画信号は、ドレイン
ドライバー（ＤＤ）内での寄生抵抗および寄生容量から
なる積分回路により波形の歪みが生じるが、このような
歪みは、画素信号電圧の振幅が減少し、輝度あるいはコ
ントラスト比が低下する問題を招いていた。特に、原画
信号の供給端から遠い側の端部、あるいは、画面の中央
部、更に、基板の大型化に伴って顕著になっている。

【００１１】このような問題は、図７および図８に示す
ように、原画信号を複数に分割し、周波数を低くするこ
とにより、ある程度は解消される。更に、前の画素信号
電圧と後の画素信号電圧との差が大きい場合には、前の
画素信号電圧と後の画素信号電圧との差が小さい場合よ
りも、前の画素信号電圧が後の画素信号電圧に及ぼす影
響が大きくなるといった問題がある。即ち、前の画素信
号電圧と後の画素信号電圧との差が大きいと、原画信号
電圧の変化に長時間を要するため、前の画素信号電圧の
レベルによって、後の画素信号電圧が変化してしまう。

【００１２】４分割の場合、ある列の表示が４列後の列
に影響を及すが、更に、点順次駆動では、サンプリング
以降、即ち、ドレインライン（ＤＬ）の寄生抵抗と寄生
容量、及び、ＴＦＴ（ＳＥ）と液晶容量（ＬＣ）及び補
助容量（ＳＣ）からなる積分回路によっても信号が歪ま
されるので、最終的に画素に書き込まれるデータの歪み
は無視できないものとなる。このように、ある位置の表
示情報が遠くの表示位置にも影響を及ぼすと、表示画面
全体として見れば、ゴーストとして視認され、表示品位
を悪化させることとなっていた。

【００１３】このようなゴーストは、分割数を増加する
ことで解消されるが、原画信号の処理、および、ドレイ
ンドライバー（ＤＤ）の複雑化を招き、コスト的に好ま
しくない。

【００１４】

【課題を解決するための手段】本発明は前述の課題に鑑
みて成され、入力信号の波形の立ち上がりまたは／およ
び立ち下がりエッジを強調することにより、出力信号の
波形を整形する信号波形整形回路において、前記入力信
号を所定量遅延する遅延回路と、前記入力信号と前記遅
延回路から出力された信号とを減算する減算回路と、前
記減算回路から出力された信号の振幅を前記減算回路か
ら出力された振幅に基づいて調整する振幅調整回路と、
前記入力信号に前記振幅調整回路から出力された信号を
加算する加算回路とを有し、前記入力信号の一部の振幅
を増大する構成である。

【００１５】また、入力信号の波形の立ち上がりまたは
／および立ち下がりエッジを強調することにより、出力
信号の波形を整形する信号波形整形回路において、前記
入力信号を所定量遅延する遅延回路と、前記入力信号と
前記遅延回路から出力された信号とを比較する比較回路
と、前記比較回路から出力された信号の振幅を前記比較
回路から出力された振幅に基づいて調整する振幅調整回
路と、前記入力信号に前記振幅調整回路から出力された
信号を加算する加算回路とを有し、前記入力信号の一部
の振幅を増大する構成である。

【００１６】これにより、立ち上がりあるいは立ち下が
りの前後の振幅差の大きさに合わせて最適な補正が行わ
れるので、信号の遅延による歪みが解消され、より原信
号に近い波形の信号が得られる。

【００１７】

【発明の実施の形態】図１は本発明の実施形態に係る信
号波形整形回路の概念図である。この回路は、例えば、
図６において、ビデオインタフェース（ＶＤＩＮＴ）と
ドレインドライバー（ＤＤ）の間に介在され、原画信号
の波形整形を行うものである。信号波形整形回路は、遅
延回路（１）、減算回路（２）、振幅調整回路（３）お
よび加算回路（４）から構成されている。

【００１８】図２に、図１の各地点における信号波形を
示す。原画信号等の波形整形すべき信号は、遅延回路
（１）、減算回路（２）および加算回路（４）に供給さ
れる。遅延回路（１）では、供給された原画信号Ａが所
定量、ここでは、４分割された原画信号の周期の１／４
周期、即ち、１ドット期間遅延される。減算回路（２）
からは、この遅延された原画信号Ｂと基の原画信号Ａと
の差分が出力される。この差分信号Ｃは、振幅調整回路
（３）にて所望の振幅にされて補正信号Ｄとして、加算
回路（４）に供給される。加算回路（４）では、この補
正信号Ｄが基の原画信号Ａに加えられ、波形が整形され
た原画信号Ｅが得られる。

【００１９】振幅調整回路（３）は、与えられた差分信
号の振幅を、その振幅に依存して調整するものである。
ここでは、前の振幅と後の振幅との差分が小さい場合に
は、補正信号Ｄの振幅は大幅に減少され、前の振幅と後
の振幅との差分が大きい場合には、小幅に減少されて基
の原画信号に加えられる。例えば、振幅調整回路（３）
は、減算回路（３）から差分信号Ｃを受け、その振幅が
所定の値以上であるか否かを判別しして、その振幅の増
幅幅を変えるものである。

【００２０】また、振幅調整回路（３）では、基の原画
信号Ａの極性、即ち、立ち上がりであるか立ち下がりで
あるかを判別して、振幅の増幅幅を変えるものである。
ｐ−ＳｉのＣＭＯＳからなるドライバー内では、供給さ
れた信号の立ち上がりと立ち下がりで遅延量が異なるこ
とがあるので、遅延量が大きい場合には補正量も大き
く、遅延量が小さい場合には補正量も小さくなるように
設定されている。

【００２１】図３は、本発明の他の実施の形態にかかる
信号波形整形回路の概念図である。図１の実施の形態に
おける減算回路（２）に換えて比較回路（５）を用いて
いる。図４は、ドレインドライバー（ＤＤ）に供給され
る同一の原画信号で立ち上がり（あるいは立ち下がり）
の前と後の振幅差が比較的小さい場合、ドライバー内の
ビデオデータライン（ＶＬ）における実際の信号波形を
比較したものである。

【００２２】図４（ａ）は原画信号の波形、図４（ｂ）
は本発明により補正された入力波形、図４（ｃ）はその
入力波形が遅延された実際の出力波形、図４（ｄ）は原
信号波形の整形を行わない従来の場合、図４（ｅ）はそ
の時の出力波形、図４（ｆ）は信号波形の整形を一定の
補正量で行った比較例、図４（ｇ）はその時の出力波形
である。

【００２３】図４（ｂ）（ｃ）より、立ち上がり（立ち
下がり）部のエッジを最適に強調した波形に整形されて
いるので、信号の遅延があっても、歪みは小さいものに
抑えられている。また図４（ｄ）（ｅ）では、波形整形
を行っていないが、立ち上がり（立ち下がり）前後の変
化幅が小さいので、複数分割構成により各ビデオデータ
ラインの周波数が小さくされているので、信号の遅延が
回復する余地があるのでサンプリング時には影響は出な
い。

【００２４】ところが、図４（ｆ）（ｇ）より、立ち上
がり（立ち下がり）前後の差分が小さいにも関わらず、
一定の補正、この場合、大きすぎる補正のために、強調
されたエッジの影響がサンプリング時にまで残ってしま
い、結局、前の画素信号電圧が後の画素信号電圧に影響
を及ぼしていることが分かる。図５は、ドレインドライ
バー（ＤＤ）に供給される同一の原画信号で立ち上がり
（あるいは立ち下がり）の前と後の振幅差が比較的大き
い場合、ドライバー内のビデオデータライン（ＶＬ）で
の実際の信号波形を比較したものである。

【００２５】図５の各波形に関する信号処理は、図４と
同じである。但し、図５（ａ）で原画信号の振幅は大き
く、また、それに伴って、図５（ｂ）の補正量は図４の
場合のよりも大きくなっている。このため、図５（ｃ）
からわかるように、原信号の変化幅が大きくなっても、
その変化量に合わせて補正量も十分に大きくされている
ので、信号遅延の影響サンプリング時には消されてい
る。

【００２６】図５（ｄ）（ｅ）では、原画信号の変化量
が大きいので、周波数を低下させただけでは信号遅延の
回復が間に合わず、サンプリング時に影響が出ている。
図５（ｆ）（ｇ）は、立ち上がり（立ち下がり）前後の
差分が大きいので、一定の補正、この場合、小さすぎる
補正のために、強調されたエッジの効果が不足してサン
プリング時に、前の画素信号電圧が後の画素信号電圧に
影響を及ぼしている。

【００２７】

【発明の効果】以上の説明より明らかな如く、原信号の
立ち下がり、あるいは、立ち下がりの前後の変化量に合
わせて、変化量が小さいときはより小さい、変化量が大
きいときはより大きな補正を行うことで、原信号の遅延
の影響が抑えられた。これにより、原画信号から表示用
の画素信号電圧をサンプリングする際にも、所望の大き
さの振幅が得られるので、輝度やコントラスト比の低
下、あるいは、サンプリング時に、前の画素の表示が後
の画素に影響を及ぼし、表示品位を悪化させると言った
問題が防がれた。

【図面の簡単な説明】

【図１】本発明の実施の形態にかかる信号波形整形回路
の概念図である。

【図２】本発明の実施の形態にかかる信号波形整形回路
の各地点の波形図である。

【図３】本発明の他の実施の形態にかかる信号波形整形
回路の概念図である。

【図４】本発明の作用効果を示す波形図である。

【図５】本発明の作用効果を示す波形図である。

【図６】従来のＬＣＤモジュールの構成図である。

【図７】ドレインドライバーの構成図である。

【図８】ドレインドライバーの波形図である。

【符号の説明】

１ 遅延回路 ２ 減算回路 ３ 振幅調整回路 ４ 加算回路 ５ 比較回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力信号の波形の立ち上がりまたは／お
   よび立ち下がりエッジを強調することにより、出力信号
   の波形を整形する信号波形整形回路において、 前記入力信号を所定量遅延する遅延回路と、前記入力信
   号と前記遅延回路から出力された信号とを減算する減算
   回路と、前記減算回路から出力された信号の振幅をその
   振幅に基づいて調整する振幅調整回路と、前記入力信号
   に前記振幅調整回路から出力された信号を加算する加算
   回路とを有し、前記入力信号の一部の振幅を増大するこ
   とを特徴とする信号波形整形回路。
2. 【請求項２】 入力信号の波形の立ち上がりまたは／お
   よび立ち下がりエッジを強調することにより、出力信号
   の波形を整形する信号波形整形回路において、 前記入力信号を所定量遅延する遅延回路と、前記入力信
   号と前記遅延回路から出力された信号とを比較する比較
   回路と、前記比較回路から出力された信号の振幅をその
   振幅に基づいて調整する振幅調整回路と、前記入力信号
   に前記振幅調整回路から出力された信号を加算する加算
   回路とを有し、前記入力信号の一部の振幅を増大するこ
   とを特徴とする信号波形整形回路。