JPH03132721A - マトリクス型画像表示装置の駆動方法及び駆動回路 - Google Patents
マトリクス型画像表示装置の駆動方法及び駆動回路Info
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- JPH03132721A JPH03132721A JP27284789A JP27284789A JPH03132721A JP H03132721 A JPH03132721 A JP H03132721A JP 27284789 A JP27284789 A JP 27284789A JP 27284789 A JP27284789 A JP 27284789A JP H03132721 A JPH03132721 A JP H03132721A
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- signal
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- 238000000034 method Methods 0.000 title claims description 15
- 239000004973 liquid crystal related substance Substances 0.000 claims description 48
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- 239000010409 thin film Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、アクティブマトリクス型液晶パネルに代表さ
れるような、マトリクス型画像表示装置の駆動方法及び
駆動回路に関する。
れるような、マトリクス型画像表示装置の駆動方法及び
駆動回路に関する。
従来の技術
従来、液晶パネルの各画素毎に薄膜トランジスタでスイ
ッチング素子を設けたアクティブマトリクス型液晶パネ
ルが知られている。また、近年、アクティブマトリクス
型液晶パネルの高密度化、画素数の増大によりソース駆
動回路を複数カスケードに並べて液晶パネルを駆動する
方法が取られている。以下、図面を参照しながら、従来
のアクティブマトリクス型液晶パネルの駆動方法及び駆
動回路の具体例について説明する。
ッチング素子を設けたアクティブマトリクス型液晶パネ
ルが知られている。また、近年、アクティブマトリクス
型液晶パネルの高密度化、画素数の増大によりソース駆
動回路を複数カスケードに並べて液晶パネルを駆動する
方法が取られている。以下、図面を参照しながら、従来
のアクティブマトリクス型液晶パネルの駆動方法及び駆
動回路の具体例について説明する。
第４図に従来のアクティブマトリクス型液晶パネルの駆
動回路を示す、第４図において、駆動回路はゲートバス
ラインｘＪを駆動するゲート駆動回路４１とソースバス
ラインラインｙ１を駆動する２つのソース駆動回路４２
．４３で構成され、ソース駆動回路はｍビットのシフト
レジスタ４７とサンプルホールド回路４８とからなる。
動回路を示す、第４図において、駆動回路はゲートバス
ラインｘＪを駆動するゲート駆動回路４１とソースバス
ラインラインｙ１を駆動する２つのソース駆動回路４２
．４３で構成され、ソース駆動回路はｍビットのシフト
レジスタ４７とサンプルホールド回路４８とからなる。
アクティブマトリクス型液晶パネル４４の各画素は、ス
イッチング素子としての薄膜トランジスタ５１と液晶セ
ル５２によって構成される。薄膜トランジスタ５１のソ
ースはソースバスラインｙ＋に接続され、ゲートはゲー
トバスラインＸ、に接続され、液晶セル５２は薄膜トラ
ンジスタ５１のドレインとコモン電極５３に接続される
。
イッチング素子としての薄膜トランジスタ５１と液晶セ
ル５２によって構成される。薄膜トランジスタ５１のソ
ースはソースバスラインｙ＋に接続され、ゲートはゲー
トバスラインＸ、に接続され、液晶セル５２は薄膜トラ
ンジスタ５１のドレインとコモン電極５３に接続される
。
以上のように構成されたアクティブマトリクス型液晶パ
ネルの駆動回路について、以下その動作について説明す
る。−走査線分の映像信号は、まず第１のソース駆動回
路４２のクロックＳで動作するシフトレジスタ４７によ
ってサンプルホールド回路４８に順次書き込まれ保持さ
れる。クロックＳのｍ番目（ｍは整数）で、映像信号を
第１のソース駆動回路４２のシフトレジスタ４７がサン
プルホールド回路４８に書き込んだ後、映像信号はクロ
ックＳの（ｍ＋１）番目から第２のソース駆動回路４３
のシフトレジスタ４９によってサンプルホールド回路５
０に書き込まれ保持される。
ネルの駆動回路について、以下その動作について説明す
る。−走査線分の映像信号は、まず第１のソース駆動回
路４２のクロックＳで動作するシフトレジスタ４７によ
ってサンプルホールド回路４８に順次書き込まれ保持さ
れる。クロックＳのｍ番目（ｍは整数）で、映像信号を
第１のソース駆動回路４２のシフトレジスタ４７がサン
プルホールド回路４８に書き込んだ後、映像信号はクロ
ックＳの（ｍ＋１）番目から第２のソース駆動回路４３
のシフトレジスタ４９によってサンプルホールド回路５
０に書き込まれ保持される。
ゲートバスラインＸＪがゲート駆動回路４１によってオ
ンしたとき、サンプルホールド回路４８に保持された映
像信号はソースバスラインｙ１を介し液晶セル５２に印
加される。この様な動作をゲート駆動回路４１がゲート
バスラインを順次走査することにより、映像信号は一走
査線ずつ液晶セルに印加される。
ンしたとき、サンプルホールド回路４８に保持された映
像信号はソースバスラインｙ１を介し液晶セル５２に印
加される。この様な動作をゲート駆動回路４１がゲート
バスラインを順次走査することにより、映像信号は一走
査線ずつ液晶セルに印加される。
発明が解決しようとする課題
しかしながら、上記のような構成では複数のＹ駆動回路
の出力バラツキなどにより、Ｙ駆動回路間の継目で液晶
セルに印加される映像信号に定常的な電位差が生じ、結
果として得られた画像のＹ駆動回路間の継目に輝度差が
生じ、画質をそこねるという問題点があった。
の出力バラツキなどにより、Ｙ駆動回路間の継目で液晶
セルに印加される映像信号に定常的な電位差が生じ、結
果として得られた画像のＹ駆動回路間の継目に輝度差が
生じ、画質をそこねるという問題点があった。
本発明は、Ｙ駆動回路を複数カスケードに並べて液晶パ
ネルを駆動しても、得られた画像のＹ駆動回路間の継目
に輝度差が生じないマトリクス型画像表示装置の駆動方
法を得ることを目的としており、さらに、Ｙ駆動回路を
複数カスケードに並べて液晶パネルを駆動しても得られ
た画像℃Ｙ駆動回路の継目に輝度差が生しないためのマ
トリクス型画像表示装置の駆動回路を提供することを目
的としている。
ネルを駆動しても、得られた画像のＹ駆動回路間の継目
に輝度差が生じないマトリクス型画像表示装置の駆動方
法を得ることを目的としており、さらに、Ｙ駆動回路を
複数カスケードに並べて液晶パネルを駆動しても得られ
た画像℃Ｙ駆動回路の継目に輝度差が生しないためのマ
トリクス型画像表示装置の駆動回路を提供することを目
的としている。
課題を解決するための手段
上記目的を達成するために、本発明のマトリクス型画像
表示装置の駆動方法は、液晶パネルのＹ方向のバスライ
ンを駆動する複数のＹ駆動回路のうち隣合うＹ駆動回路
の所定の出力ピンの出力電圧を比較することによって、
前記隣合うＹ駆動回路のうち一方のＹ駆動回路に入力さ
れる映像信号の電圧を補正するものである。また、本発
明のマトリクス型画像表示装置の駆動回路は、液晶パネ
ルのＹ方向のバスラインに信号を印加する複数のＹ駆動
回路のうち隣合うＹ駆動回路の所定の出力ピンの出力信
号を比較する信号比較手段と、前記信号比較手段の出力
信号によりＹ駆動回路に入力される映像信号を補正する
信号補正手段を有するものである。
表示装置の駆動方法は、液晶パネルのＹ方向のバスライ
ンを駆動する複数のＹ駆動回路のうち隣合うＹ駆動回路
の所定の出力ピンの出力電圧を比較することによって、
前記隣合うＹ駆動回路のうち一方のＹ駆動回路に入力さ
れる映像信号の電圧を補正するものである。また、本発
明のマトリクス型画像表示装置の駆動回路は、液晶パネ
ルのＹ方向のバスラインに信号を印加する複数のＹ駆動
回路のうち隣合うＹ駆動回路の所定の出力ピンの出力信
号を比較する信号比較手段と、前記信号比較手段の出力
信号によりＹ駆動回路に入力される映像信号を補正する
信号補正手段を有するものである。
作用
上記のように隣合うＹ駆動回路の所定の出力ピンの出力
信号を比較する信号比較手段と、前記信号比較手段の出
力信号によりＹ駆動回路に入力される映像信号を補正す
ることにより、Ｙ駆動回路を複数カスケードに並べて液
晶パネルを駆動しても、隣合うＹ駆動回路間の継目で液
晶セルに印加される映像信号に定常的な電位差が生じな
いため、得られた画像のＹ駆動回路間の継目に輝度差が
生じない高品質の画像が得られる。
信号を比較する信号比較手段と、前記信号比較手段の出
力信号によりＹ駆動回路に入力される映像信号を補正す
ることにより、Ｙ駆動回路を複数カスケードに並べて液
晶パネルを駆動しても、隣合うＹ駆動回路間の継目で液
晶セルに印加される映像信号に定常的な電位差が生じな
いため、得られた画像のＹ駆動回路間の継目に輝度差が
生じない高品質の画像が得られる。
実施例
以下本発明の一実施例のマトリクス型画像表示装置の駆
動方法について、図面を参照しながら説明する。
動方法について、図面を参照しながら説明する。
第１図に本発明のアクティブマトリクス型液晶パネルの
駆動方法を示す。第１図において、駆動回路はゲートバ
スラインＸＪを駆動するゲート駆動回路１とソースバス
ラインラインｙ を駆動する２つのソース駆動回路２，
３で構成され、ソース駆動回路２，３は（ｍ＋１）ビッ
トのシフトレジスタ７．９とサンプルホールド回路８，
１０と（ｍ＋１）個の出力端子１４からなる。アクティ
ブマトリクス型液晶パネル４の各画素は、スインチング
素子としての薄膜トランジスタ１１と液晶セル１２によ
って構成される。薄膜トランジスタ１１のソースはソー
スバスラインｙ１に接続され、ゲートはゲートバスライ
ンＸＪに接続され、液晶セル１２は薄膜トランジスタ１
１のドレインとコモン電極１３に接続される。また、第
１のソース駆動回路２の（ｍ＋１）番１の出力端子と第
２のソース駆動回路３の１番目の出力端子は、電圧比較
器５に接続され、電圧比較器５は映像信号補正回路６に
接続され映像信号補正回路６では電圧比較器５の結果に
よって第２のソース駆動回路３に入力される映像信号を
補正する。
駆動方法を示す。第１図において、駆動回路はゲートバ
スラインＸＪを駆動するゲート駆動回路１とソースバス
ラインラインｙ を駆動する２つのソース駆動回路２，
３で構成され、ソース駆動回路２，３は（ｍ＋１）ビッ
トのシフトレジスタ７．９とサンプルホールド回路８，
１０と（ｍ＋１）個の出力端子１４からなる。アクティ
ブマトリクス型液晶パネル４の各画素は、スインチング
素子としての薄膜トランジスタ１１と液晶セル１２によ
って構成される。薄膜トランジスタ１１のソースはソー
スバスラインｙ１に接続され、ゲートはゲートバスライ
ンＸＪに接続され、液晶セル１２は薄膜トランジスタ１
１のドレインとコモン電極１３に接続される。また、第
１のソース駆動回路２の（ｍ＋１）番１の出力端子と第
２のソース駆動回路３の１番目の出力端子は、電圧比較
器５に接続され、電圧比較器５は映像信号補正回路６に
接続され映像信号補正回路６では電圧比較器５の結果に
よって第２のソース駆動回路３に入力される映像信号を
補正する。
以上のように構成されたアクティブマトリクス型液晶パ
ネルにおいて、以下その駆動方法について説明する。−
走査線分の映像信号は、まず第１のソース駆動回路２の
クロックＳで動作するシフトレジスタ７によってサンプ
ルホールド、回路８に順次書き込まれ保持される。クロ
ックＳＯｍ番目（ｍは整数）で、映像信号を第１のソー
ス駆動回路２のシフトレジスタ７のｍビット目がサンプ
ルホールド回路８に書き込んだ後、映像信号はクロック
Ｓの（ｍ＋１）番目で第１のソース駆動回路２のシフト
レジスタ７の（ｍ＋１）ビット目がサンプルホールド回
路８に書き込まれると同時に、第２のソース駆動回路３
のシフトレジスタ９の１ビツト目でサンプルホールド回
路１０に書き込まれ保持される。その後、映像信号は、
第２のソース駆動回路３のクロックＳで動作するシフト
レジスタ９によってサンプルホールド回路１０に順次書
き込まれ保持される。ゲートバスラインＸｊがゲート駆
動回路１によってオンしたとき、サンプルホールド回路
８に保持された映像信号は出力端子１４から出力されソ
ースバスラインｙ・を介し液晶セル１２に印加される。
ネルにおいて、以下その駆動方法について説明する。−
走査線分の映像信号は、まず第１のソース駆動回路２の
クロックＳで動作するシフトレジスタ７によってサンプ
ルホールド、回路８に順次書き込まれ保持される。クロ
ックＳＯｍ番目（ｍは整数）で、映像信号を第１のソー
ス駆動回路２のシフトレジスタ７のｍビット目がサンプ
ルホールド回路８に書き込んだ後、映像信号はクロック
Ｓの（ｍ＋１）番目で第１のソース駆動回路２のシフト
レジスタ７の（ｍ＋１）ビット目がサンプルホールド回
路８に書き込まれると同時に、第２のソース駆動回路３
のシフトレジスタ９の１ビツト目でサンプルホールド回
路１０に書き込まれ保持される。その後、映像信号は、
第２のソース駆動回路３のクロックＳで動作するシフト
レジスタ９によってサンプルホールド回路１０に順次書
き込まれ保持される。ゲートバスラインＸｊがゲート駆
動回路１によってオンしたとき、サンプルホールド回路
８に保持された映像信号は出力端子１４から出力されソ
ースバスラインｙ・を介し液晶セル１２に印加される。
その時、第１のソース駆動回路２のシフトレジスタ７の
（ｍ＋１）ビット目がサンプルホールド回路８に書き込
み（ｍ＋ １ ）番目の出力端子から出力される映像信
号と、第２のソース駆動回路３のシフトレジスタ９の１
ビツト目でサンプルホールド 力される映像信号は、電圧比較器５に入力され電圧を比
較される。映像信号補正回路６においては、電圧比較器
５の比較結果により映像信号を補正し第２のソース駆動
回路３に入力する。例えば、第１のソース駆動回路２と
第２のソース駆動回路３に同じレベルの映像信号を入力
したとしても、ソース駆動回路のバラツキにより出力端
子１４から出力される信号レベルが第１のソース駆動回
路２より第２のソース駆動回路３の方が高いとする。
（ｍ＋１）ビット目がサンプルホールド回路８に書き込
み（ｍ＋ １ ）番目の出力端子から出力される映像信
号と、第２のソース駆動回路３のシフトレジスタ９の１
ビツト目でサンプルホールド 力される映像信号は、電圧比較器５に入力され電圧を比
較される。映像信号補正回路６においては、電圧比較器
５の比較結果により映像信号を補正し第２のソース駆動
回路３に入力する。例えば、第１のソース駆動回路２と
第２のソース駆動回路３に同じレベルの映像信号を入力
したとしても、ソース駆動回路のバラツキにより出力端
子１４から出力される信号レベルが第１のソース駆動回
路２より第２のソース駆動回路３の方が高いとする。
即ち、クロックＳの（ｍ＋ｌ）番目で第１のソース駆動
回路２のシフトレジスタ７の（ｍ＋ｌ）ビット目がサン
プルホールド回路８に書き込む映像信号と第２のソース
駆動回路３のシフトレジスタ９の１ビツト目でサンプル
ホールド回路１０に書き込む映像信号は同一レベルであ
るにもかかわらず、第１のソース駆動回路２の（ｍ＋
１ ）番目の出力端子から出力される信号レベルより第
２のソース駆動回路３の１番目の信号レベルは高くなる
。
回路２のシフトレジスタ７の（ｍ＋ｌ）ビット目がサン
プルホールド回路８に書き込む映像信号と第２のソース
駆動回路３のシフトレジスタ９の１ビツト目でサンプル
ホールド回路１０に書き込む映像信号は同一レベルであ
るにもかかわらず、第１のソース駆動回路２の（ｍ＋
１ ）番目の出力端子から出力される信号レベルより第
２のソース駆動回路３の１番目の信号レベルは高くなる
。
第１のソース駆動回路２の（ｍ＋１）番目の出力端子か
ら出力される映像信号と第２のソース駆動回路３の１番
目の映像信号は、電圧比較器５に入力され電圧を比較さ
れる。電圧比較器５によって第１のソース駆動回路２の
（ｍ＋ １ ）番目の出力端子から出力される信号レベ
ルより第２のソース駆動回路３の１番目の信号レベルの
方が高いと判断された場合、第２のソース駆動回路３に
入力される映像信号は、映像信号補正回路６によって第
１のソース駆動回路２の（ｍ＋１）番目の出力端子から
出力される信号レベルと第２のソース駆動回路３の１番
目の出力端子から出力される信号レベルが等しくなるよ
うに下げられる。従って、第１のソース駆動回路２と第
２のソース駆動回路３との継目で液晶セルに印加される
映像信号にソース駆動回路のバラツキによる定常的な電
位差が生じないため、得られた画像の第１のソース駆動
回路２と第２のソース駆動回路３との継目に輝度差が生
じない。
ら出力される映像信号と第２のソース駆動回路３の１番
目の映像信号は、電圧比較器５に入力され電圧を比較さ
れる。電圧比較器５によって第１のソース駆動回路２の
（ｍ＋ １ ）番目の出力端子から出力される信号レベ
ルより第２のソース駆動回路３の１番目の信号レベルの
方が高いと判断された場合、第２のソース駆動回路３に
入力される映像信号は、映像信号補正回路６によって第
１のソース駆動回路２の（ｍ＋１）番目の出力端子から
出力される信号レベルと第２のソース駆動回路３の１番
目の出力端子から出力される信号レベルが等しくなるよ
うに下げられる。従って、第１のソース駆動回路２と第
２のソース駆動回路３との継目で液晶セルに印加される
映像信号にソース駆動回路のバラツキによる定常的な電
位差が生じないため、得られた画像の第１のソース駆動
回路２と第２のソース駆動回路３との継目に輝度差が生
じない。
以上の説明では、ソース駆動回路が２この場合を説明し
たが、ソース駆動回路がいくつの場合でも応用可能なこ
とは言うまでもない。
たが、ソース駆動回路がいくつの場合でも応用可能なこ
とは言うまでもない。
次に、本発明の一実施例のマトリクス型画像表示装置の
駆動回路について、図面を参照しながら説明する。
駆動回路について、図面を参照しながら説明する。
第２図に本発明のアクティブマトリクス型液晶パネルの
駆動回路を示す。第２図において、入力された映像信号
はＡ／Ｄ変換器３４でデジタル信号に変換され第１のラ
インメモリ３５及び第２のラインメモリ３７に入力され
る。第１のラインメモリ３５に入力されたデジタル信号
は時間軸伸長され第１のＤ／Ａ変換器３６でアナログ信
号に変換され第１のソース駆動回路２２に入力される。
駆動回路を示す。第２図において、入力された映像信号
はＡ／Ｄ変換器３４でデジタル信号に変換され第１のラ
インメモリ３５及び第２のラインメモリ３７に入力され
る。第１のラインメモリ３５に入力されたデジタル信号
は時間軸伸長され第１のＤ／Ａ変換器３６でアナログ信
号に変換され第１のソース駆動回路２２に入力される。
第２のラインメモリ３７に入力されたデジタル信号は時
間軸伸長され第２のＤ／Ａ変換器３８でアナログ信号に
変換され映像信号補正回路２６を経て第２のソース駆動
回路２３に入力される。ソースバスラインラインｙ、を
駆動する２つのソース駆動回路２２．２３は（ｍ＋１）
ビットのシフトレジスタ２７．２９とサンプルホールド
回路２８゜３０と（ｍ＋１）個の出力端子３４からなる
。ゲートバスラインＸ１はゲート駆動回路２１によって
駆動される。アクティブマトリクス型液晶パネル２４の
各画素は、スイッチング素子としての薄膜トランジスタ
３１と液晶セル３２によって構成される。薄膜トランジ
スタ３１のソースはソースバスラインｙ・に接続され、
ゲートはゲートバスラインＸ、に接続され、液晶セル２
２は薄膜トランジスタ３１のドレインとコモン電極３３
に接続される。また、第１のソース駆動回路２２の（ｍ
＋１）番Ｈの出力端子と第２のソース駆動回路２３の１
番目の出力端子は、電圧比較器２５に接続され、電圧比
較器２５は映像信号補正回路２６に接続され映像信号補
正回路２６では電圧比較器２５の結果によって第２のソ
ース駆動回路２３に入力される映像信号を補正する。
間軸伸長され第２のＤ／Ａ変換器３８でアナログ信号に
変換され映像信号補正回路２６を経て第２のソース駆動
回路２３に入力される。ソースバスラインラインｙ、を
駆動する２つのソース駆動回路２２．２３は（ｍ＋１）
ビットのシフトレジスタ２７．２９とサンプルホールド
回路２８゜３０と（ｍ＋１）個の出力端子３４からなる
。ゲートバスラインＸ１はゲート駆動回路２１によって
駆動される。アクティブマトリクス型液晶パネル２４の
各画素は、スイッチング素子としての薄膜トランジスタ
３１と液晶セル３２によって構成される。薄膜トランジ
スタ３１のソースはソースバスラインｙ・に接続され、
ゲートはゲートバスラインＸ、に接続され、液晶セル２
２は薄膜トランジスタ３１のドレインとコモン電極３３
に接続される。また、第１のソース駆動回路２２の（ｍ
＋１）番Ｈの出力端子と第２のソース駆動回路２３の１
番目の出力端子は、電圧比較器２５に接続され、電圧比
較器２５は映像信号補正回路２６に接続され映像信号補
正回路２６では電圧比較器２５の結果によって第２のソ
ース駆動回路２３に入力される映像信号を補正する。
以上のように構成されたアクティブマトリクス型液晶パ
ネルの駆動回路について、以下その動作について説明す
る。映像信号は、Ａ／Ｄ変換器３４に入力されデジタル
信号に変換される。第３図にデジタル信号に変換された
映像信号を示す。第３図ＡはＡ／Ｄ変換器３４より出力
されるデジタル信号で、Ｂに示すクロックで１から（ｍ
＋ １ ）のデータは第１のラインメモリ３５へ、（ｍ
＋１）から（２ｍ＋１）のデータは第２のラインメモリ
３７へ書き込む。次にラインメモリ３５．３７に書き込
んだデータを第３図Ｃに示すクロック、即ちクロックＢ
の１／２の周波数をもつクロックで読み出すと、第１の
ラインメモリ３５からはデジタル信号Ａを２倍に時間軸
伸長したＤに示すような１から（ｍ＋１）のデジタル信
号が、またラインメモリ３７からは已に示すような（ｍ
＋ｌ）から（２ｍ＋１）のデジタル信号が得られる。デ
ジタル信号りはＤ／Ａ変換器３６でアナログ信号に変換
し、ソース駆動回路２２に入力する。デジタル信号Ｅは
Ｄ／Ａ変換器３日でアナログ信号に変換し、映像信号補
正回路２６を経てソース駆動回路２３に入力する。ソー
ス駆動回路２２には、クロックＣと等しい周波数のクロ
ックＳで動作するシフトレジスタ２７によってサンプル
ホールド回路２日にデジタル信号りの１から（ｍ＋１）
までに相当するアナログデータが順次書き込まれ保持さ
れる。同時に、ソース駆動回路２３には、クロックＳで
動作するシフトレジスタ２９によってサンプルホールド
回路３０にデジタル信号Ｅの（ｍ＋１）から（２ｍ＋１
）までに相当するアナログデータが順次書き込まれ保持
される。ゲートバスラインＸ、がゲート駆動回路２１に
よってオンしたとき、サンプルホールド回路２８．３０
に保持された映像信号は出力端子３４から出力されソー
スバスラインｙ１を介し液晶セル３３に印加される。
ネルの駆動回路について、以下その動作について説明す
る。映像信号は、Ａ／Ｄ変換器３４に入力されデジタル
信号に変換される。第３図にデジタル信号に変換された
映像信号を示す。第３図ＡはＡ／Ｄ変換器３４より出力
されるデジタル信号で、Ｂに示すクロックで１から（ｍ
＋ １ ）のデータは第１のラインメモリ３５へ、（ｍ
＋１）から（２ｍ＋１）のデータは第２のラインメモリ
３７へ書き込む。次にラインメモリ３５．３７に書き込
んだデータを第３図Ｃに示すクロック、即ちクロックＢ
の１／２の周波数をもつクロックで読み出すと、第１の
ラインメモリ３５からはデジタル信号Ａを２倍に時間軸
伸長したＤに示すような１から（ｍ＋１）のデジタル信
号が、またラインメモリ３７からは已に示すような（ｍ
＋ｌ）から（２ｍ＋１）のデジタル信号が得られる。デ
ジタル信号りはＤ／Ａ変換器３６でアナログ信号に変換
し、ソース駆動回路２２に入力する。デジタル信号Ｅは
Ｄ／Ａ変換器３日でアナログ信号に変換し、映像信号補
正回路２６を経てソース駆動回路２３に入力する。ソー
ス駆動回路２２には、クロックＣと等しい周波数のクロ
ックＳで動作するシフトレジスタ２７によってサンプル
ホールド回路２日にデジタル信号りの１から（ｍ＋１）
までに相当するアナログデータが順次書き込まれ保持さ
れる。同時に、ソース駆動回路２３には、クロックＳで
動作するシフトレジスタ２９によってサンプルホールド
回路３０にデジタル信号Ｅの（ｍ＋１）から（２ｍ＋１
）までに相当するアナログデータが順次書き込まれ保持
される。ゲートバスラインＸ、がゲート駆動回路２１に
よってオンしたとき、サンプルホールド回路２８．３０
に保持された映像信号は出力端子３４から出力されソー
スバスラインｙ１を介し液晶セル３３に印加される。
その時、第１のソース駆動回路２２のシフトレジスタ２
７の（ｍ＋ｌ）ピント目がサンプルホールド回路２８に
書き込み（ｍ＋１）番目の出力端子から出力される映像
信号と、第２のソース駆動回路２３のシフトレジスタ２
９の１ビツト目でサンプルホールド回路３０に書き込み
１番目の出力端子から出力される映像信号は、電圧比較
器２５に入力され電圧を比較される。映像信号補正回路
２６においては、電圧比較器２５の比較結果により映像
信号を補正し第２のソース駆動回路２３に入力する。本
来、ソース駆動回路２２の（ｍ＋１）番目の出力端子か
ら出力される映像信号とソース駆動回路２３の１番目の
出力端子から出力される映像信号は、デジタル信号りの
（ｍ＋］、）及びデジタル信号Ｅの（ｍ＋１）に相当す
るアナログ信号、即ちデジタル信号Ａの（ｍ＋１）に相
当するアナログ信号であり等しい電圧でなければならな
い。ところが、例えばソース駆動回路２２とソース駆動
回路２３に同じレベルの映像信号を入力したとしても、
ソース駆動回路のバラツキにより出力端子から出力され
る信号レベルがソース駆動回路２２よりソース駆動回路
２３の方が高いとする。すると、ソース駆動回路２２の
（ｍ＋１）番目の出力端子から出力される信号レベルよ
りソース駆動回路２３の１番目の出力端子から出力され
る信号レベルは高くなる。ソース駆動回路２２の（ｍ＋
１）番目の出力端子から出力される映像信号とソース駆
動回路２３の１番目の映像信号は、電圧比較器２５に入
力され電圧を比較される。電圧比較器２５によってソー
ス駆動回路２２の（ｍ＋１）番目の出力端子から出力さ
れる信号レベルよりソース駆動回路２３の１番目の信号
レベルの方が高いと判断された場合、ソース駆動回路２
３に入力される映像信号は、映像信号補正回路２６によ
ってソース駆動回路２２の（ｍ＋１）番目の出力端子か
ら出力される信号レベルとソース駆動回路２３０１番目
の出力端子から出力される信号レベルが等しくなるよう
に下げられる。従って、ソース駆動回路２２と２３との
継目で液晶セルに印加される映像信号にソース駆動回路
のバラツキによる定常的な電位差が生じないため、得ら
れた画像のソース駆動回路２２と２３との継目に輝度差
が生じない。
７の（ｍ＋ｌ）ピント目がサンプルホールド回路２８に
書き込み（ｍ＋１）番目の出力端子から出力される映像
信号と、第２のソース駆動回路２３のシフトレジスタ２
９の１ビツト目でサンプルホールド回路３０に書き込み
１番目の出力端子から出力される映像信号は、電圧比較
器２５に入力され電圧を比較される。映像信号補正回路
２６においては、電圧比較器２５の比較結果により映像
信号を補正し第２のソース駆動回路２３に入力する。本
来、ソース駆動回路２２の（ｍ＋１）番目の出力端子か
ら出力される映像信号とソース駆動回路２３の１番目の
出力端子から出力される映像信号は、デジタル信号りの
（ｍ＋］、）及びデジタル信号Ｅの（ｍ＋１）に相当す
るアナログ信号、即ちデジタル信号Ａの（ｍ＋１）に相
当するアナログ信号であり等しい電圧でなければならな
い。ところが、例えばソース駆動回路２２とソース駆動
回路２３に同じレベルの映像信号を入力したとしても、
ソース駆動回路のバラツキにより出力端子から出力され
る信号レベルがソース駆動回路２２よりソース駆動回路
２３の方が高いとする。すると、ソース駆動回路２２の
（ｍ＋１）番目の出力端子から出力される信号レベルよ
りソース駆動回路２３の１番目の出力端子から出力され
る信号レベルは高くなる。ソース駆動回路２２の（ｍ＋
１）番目の出力端子から出力される映像信号とソース駆
動回路２３の１番目の映像信号は、電圧比較器２５に入
力され電圧を比較される。電圧比較器２５によってソー
ス駆動回路２２の（ｍ＋１）番目の出力端子から出力さ
れる信号レベルよりソース駆動回路２３の１番目の信号
レベルの方が高いと判断された場合、ソース駆動回路２
３に入力される映像信号は、映像信号補正回路２６によ
ってソース駆動回路２２の（ｍ＋１）番目の出力端子か
ら出力される信号レベルとソース駆動回路２３０１番目
の出力端子から出力される信号レベルが等しくなるよう
に下げられる。従って、ソース駆動回路２２と２３との
継目で液晶セルに印加される映像信号にソース駆動回路
のバラツキによる定常的な電位差が生じないため、得ら
れた画像のソース駆動回路２２と２３との継目に輝度差
が生じない。
以上の説明では、ソース駆動回路が２この場合を説明し
たが、ソース駆動回路がいくつの場合でも応用可能なこ
とは言うまでもない。
たが、ソース駆動回路がいくつの場合でも応用可能なこ
とは言うまでもない。
なお本発明のマトリクス型画像表示装置の駆動方法およ
び駆動回路は、単純マトリクス型液晶パネル、ＥＬパネ
ルにも応用可能なことは言うまでもない。
び駆動回路は、単純マトリクス型液晶パネル、ＥＬパネ
ルにも応用可能なことは言うまでもない。
発明の効果
以上のように本発明によれば、液晶パネルのＹ方向のバ
スラインを駆動する複数のＹ駆動回路のうち隣合うＹ駆
動回路の所定の出力ピンの出力電圧を比較することによ
って、隣合うＹ駆動回路のうち一方のＹ駆動回路に入力
される映像信号の電圧を補正する駆動方法、または、液
晶パネルのＹ方向のバスラインに信号を印加する複数の
Ｙ駆動回路のうち隣合うＹ％ＩＫ動回路の所定の出力ピ
ンの出力信号を比較する信号比較手段と、信号比較手段
の出力信号によりＹ駆動回路に入力される映像信号を補
正する信号補正手段を有する駆動回路を用いることによ
り、Ｙ駆動回路を複数カスケードに並べて液晶パネルを
駆動しても、隣合うＹ駆動回路の継目で液晶セルに印加
される映像信号に定常的な電位差が生じないため、得ら
れた画像のＹ駆動回路間の継目に輝度差が生じない高品
質の画像が得られる。
スラインを駆動する複数のＹ駆動回路のうち隣合うＹ駆
動回路の所定の出力ピンの出力電圧を比較することによ
って、隣合うＹ駆動回路のうち一方のＹ駆動回路に入力
される映像信号の電圧を補正する駆動方法、または、液
晶パネルのＹ方向のバスラインに信号を印加する複数の
Ｙ駆動回路のうち隣合うＹ％ＩＫ動回路の所定の出力ピ
ンの出力信号を比較する信号比較手段と、信号比較手段
の出力信号によりＹ駆動回路に入力される映像信号を補
正する信号補正手段を有する駆動回路を用いることによ
り、Ｙ駆動回路を複数カスケードに並べて液晶パネルを
駆動しても、隣合うＹ駆動回路の継目で液晶セルに印加
される映像信号に定常的な電位差が生じないため、得ら
れた画像のＹ駆動回路間の継目に輝度差が生じない高品
質の画像が得られる。
第１図は本発明の一実施例のマトリクス型液晶パネルの
駆動方法を説明する駆動回路の要部構成図、第２図は本
発明の一実施例のマトリクス型液晶パネルの駆動回路の
要部構成図、第３図は映像信号のデジタル信号のタイミ
ングチャート、第４図は従来のマトリクス型液晶パネル
の駆動回路の要部構成図である。 １．２１・・・・・・ゲート駆動回路、２，３．２２゜
２３・・・・・・ソース駆動回路、４，２４・・・・・
・アクティブマトリクス型液晶パネル、５，２５・・・
・・・電圧比較器、６，２６・・・・・・映像信号補正
回路、７，９゜２７．２９・・・・・・シフトレジスタ
、８．１０．２８３０・・・・・・サンプルホールド回
路、１１．３１・・・・・・薄膜トランジスタ、１２．
３２・・・・・・液晶セル。
駆動方法を説明する駆動回路の要部構成図、第２図は本
発明の一実施例のマトリクス型液晶パネルの駆動回路の
要部構成図、第３図は映像信号のデジタル信号のタイミ
ングチャート、第４図は従来のマトリクス型液晶パネル
の駆動回路の要部構成図である。 １．２１・・・・・・ゲート駆動回路、２，３．２２゜
２３・・・・・・ソース駆動回路、４，２４・・・・・
・アクティブマトリクス型液晶パネル、５，２５・・・
・・・電圧比較器、６，２６・・・・・・映像信号補正
回路、７，９゜２７．２９・・・・・・シフトレジスタ
、８．１０．２８３０・・・・・・サンプルホールド回
路、１１．３１・・・・・・薄膜トランジスタ、１２．
３２・・・・・・液晶セル。
Claims (5)
- （１）アクティブマトリクス型液晶パネルであって、前
記液晶パネルのＹ方向のバスラインを駆動する複数のＹ
駆動回路にはそれぞれ映像信号が入力され、前記複数の
Ｙ駆動回路のうち隣合うＹ駆動回路の所定の出力ピンの
出力電圧を比較することによって、前記隣合うＹ駆動回
路のうち少なくとも一方のＹ駆動回路に入力される映像
信号の電圧を補正することを特徴とするマトリクス型画
像表示装置の駆動方法。 - （２）アクティブマトリクス型液晶パネルであって、前
記液晶パネルのＹ方向のバスラインに信号を印加する複
数のＹ駆動回路のうち隣合うＹ駆動回路の所定の出力ピ
ンの出力信号を比較する信号比較手段と、前記信号比較
手段の出力信号によりＹ駆動回路に入力される映像信号
を補正する信号補正手段とを具備することを特徴とする
マトリクス型画像表示装置の駆動回路。 - （３）Ｙ駆動回路はシフトレジスタとサンプルホールド
回路を内蔵することを特徴とする請求項（２）記載のマ
トリクス型画像表示装置の駆動回路。 - （４）Ｙ駆動回路の出力ピンのうち少なくとも１ピンは
Ｙ方向のバスラインに接続されないことを特徴とする請
求項（２）記載のマトリクス型画像表示装置の駆動回路
。 - （５）映像データを記憶する複数の映像メモリを具備し
、入力映像信号を前記複数の映像メモリに書き込み、書
き込みクロックよりも周波数の低い読み出しクロックで
前記映像メモリに記憶された映像データを読み出すこと
により得た複数の時分割され時間軸伸長された映像信号
を、それぞれ複数のＹ駆動回路に入力することを特徴と
する請求項（２）記載のマトリクス型画像表示装置の駆
動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27284789A JPH03132721A (ja) | 1989-10-19 | 1989-10-19 | マトリクス型画像表示装置の駆動方法及び駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27284789A JPH03132721A (ja) | 1989-10-19 | 1989-10-19 | マトリクス型画像表示装置の駆動方法及び駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03132721A true JPH03132721A (ja) | 1991-06-06 |
Family
ID=17519605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27284789A Pending JPH03132721A (ja) | 1989-10-19 | 1989-10-19 | マトリクス型画像表示装置の駆動方法及び駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03132721A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100382806B1 (ko) * | 1999-08-30 | 2003-05-09 | 닛뽕덴끼 가부시끼가이샤 | 액정 디스플레이 장치 |
| JP2005284026A (ja) * | 2004-03-30 | 2005-10-13 | Sanyo Electric Co Ltd | 表示装置 |
| JP2010237564A (ja) * | 2009-03-31 | 2010-10-21 | Casio Computer Co Ltd | 表示装置及びデータドライバの出力補正方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61219023A (ja) * | 1985-03-23 | 1986-09-29 | Sharp Corp | 液晶表示装置 |
| JPH01200397A (ja) * | 1988-02-05 | 1989-08-11 | Toshiba Corp | 液晶表示装置 |
-
1989
- 1989-10-19 JP JP27284789A patent/JPH03132721A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61219023A (ja) * | 1985-03-23 | 1986-09-29 | Sharp Corp | 液晶表示装置 |
| JPH01200397A (ja) * | 1988-02-05 | 1989-08-11 | Toshiba Corp | 液晶表示装置 |
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| KR100382806B1 (ko) * | 1999-08-30 | 2003-05-09 | 닛뽕덴끼 가부시끼가이샤 | 액정 디스플레이 장치 |
| US6720945B1 (en) | 1999-08-30 | 2004-04-13 | Nec Lcd Technologies, Ltd. | Liquid crystal display device having a video correction signal generator |
| JP2005284026A (ja) * | 2004-03-30 | 2005-10-13 | Sanyo Electric Co Ltd | 表示装置 |
| JP4543725B2 (ja) * | 2004-03-30 | 2010-09-15 | セイコーエプソン株式会社 | 表示装置 |
| JP2010237564A (ja) * | 2009-03-31 | 2010-10-21 | Casio Computer Co Ltd | 表示装置及びデータドライバの出力補正方法 |
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