JP3361049B2 - 液晶表示装置 - Google Patents

液晶表示装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置、特
に液晶層を積層した積層型の液晶表示装置に関する。
【０００２】
【従来の技術】液晶ディスプレイは、薄型で低消費電力
であり、ノート型パソコンなどに広く用いられている。
特に、消費電力が小さいことが他のＣＲＴ、プラズマデ
ィスプレイなどのディスプレイと比べて優れた特徴であ
り、今後は携帯情報機器への応用が期待されている。携
帯機器の場合、ディスプレイの消費電力が５００ｍＷ以
下、できれば数ｍＷと小さいことが望ましく、バックラ
イトが不要で消費電力の少ない反射型の液晶表示装置が
望まれている。カラー表示の反射型ＬＣＤとしては、カ
ラーフィルタを用いた並置型のものがあるが、色純度を
上げると光の利用効率が１／３以下に低下するため反射
率が低下してしまう。
【０００３】そこで、液晶層を積層させた積層型の反射
型表示装置が提案されている（例えば、特開平８−３１
３９３９）。特開平８−３１３９３９に開示された反射
型液晶表示装置は、液晶層としてシアン、マゼンタ、イ
エローのゲストホスト液晶を用い、これらの各液晶層に
電圧を印加するために液晶層を挟むように画素電極を配
置し、液晶層の下部にアクティブマトリクス基板を設け
て、各画素電極とＴＦＴなどの能動素子を柱状電極にて
接続している。画素電極間の電位差によって各液晶層に
所定の電圧を印加することにより所望の表示が得られ
る。この積層型の液晶表示装置は、光の利用効率が高く
明るい反射画像を得ることができるが、駆動に際して各
液晶層に差分の電圧を印加する必要がある。
【０００４】差分の電圧を印加する方法として、特開平
９−８０４８８には、各画素層（サブ画素）を時分割で
駆動し（時分割差分駆動）、ある画素層に電圧を印加す
る際に他の画素層をフローティングにすることで画素内
で差分電圧を発生させる方式が提案されている。しかし
ながら、フローティングとなる画素電極は走査線や信号
線等とのカップリングによって電位変動を受けやすく、
そのためクロストークが発生するなど画質劣化の原因と
なる。
【０００５】また、時分割差分駆動において補助容量を
設ける際に、走査線や信号線等とのカップリングを効果
的に低減するための補助容量の接続や配置については、
十分に検討されていないのが現状である。
【０００６】
【発明が解決しようとする課題】このように、積層され
た各画素（サブ画素）に時分割で所望の電圧を印加して
表示を行う液晶表示装置において、従来は下層側に設け
られた走査線や信号線等とのカップリングを抑制するた
めの駆動技術や補助容量の配置等について、効果的な方
策がなされていなかった。
【０００７】本発明は上記従来の課題に対してなされた
ものであり、積層された各画素に時分割で所望の電圧を
印加して表示を行う液晶表示装置において、下層側に設
けられた走査線や信号線等とのカップリングを効果的に
抑制することのできる構成を提供することを目的として
いる。
【０００８】
【課題を解決するための手段】本発明に係る液晶表示装
置は、交互に積層された複数の画素電極及び複数の液晶
層と、最下層の画素電極よりも下層側に設けられたシー
ルド電極と、このシールド電極に最上層の画素電極に供
給する電圧に対応した電圧を供給する手段とを有するこ
とを特徴とする（請求項１）。
【０００９】前記シールド電極に最上層の画素電極に供
給する電圧に対応した電圧を供給する手段は、該シール
ド電極と最上層の画素電極とを電気的に短絡する手段で
あることが好ましい（請求項２）。
【００１０】また、本発明に係る液晶表示装置は、交互
に積層された複数の画素電極及び複数の液晶層と、最下
層の画素電極よりも下層側に設けられたシールド電極
と、前記各画素電極に電圧を供給して最上層の液晶層以
外の各液晶層に所望の電圧を印加する第１の制御手段
と、この第１の制御手段によって最上層の液晶層以外の
各液晶層に所望の電圧を印加した後に、最上層の画素電
極以外の画素電極をフローティング状態にするととも
に、最上層の画素電極に電圧を供給して最上層の液晶層
に所望の電圧を印加し、且つ前記シールド電極に最上層
の画素電極に供給する電圧に対応した電圧を供給する第
２の制御手段とを有することを特徴とする（請求項
３）。
【００１１】なお、最上層の画素電極のさらに上層側に
液晶層（最上層の液晶層）を挟んで共通電極を設けるこ
とが好ましく、この場合には第２の制御手段により最上
層の画素電極と共通電極とに電圧を供給して最上層の液
晶層に所望の電圧を印加すればよい。
【００１２】請求項１〜３に係る発明では、最上層以外
の液晶層に所望の電圧（表示に対応した電圧）を印加し
た後、最上層の以外の液晶層をフローティング状態にし
て最上層の液晶層に所望の電圧（表示に対応した電圧）
が印加される。このとき、最下層の画素電極よりも下層
側に設けられたシールド電極の電位が最上層の画素電極
の電位と連動して変化するため、シールド電極の下層側
に信号線、走査線、能動素子などの所定の電位が与えら
れる領域があっても、これらの領域とのカップリングに
よって画素電極に電位変動が生じることを抑制すること
ができ、液晶層に印加された電圧（電位差）を保持する
ことができる。
【００１３】また、本発明に係る液晶表示装置は、交互
に積層された複数の画素電極及び複数の液晶層と、最下
層の画素電極よりも下層側に設けられたシールド電極
と、前記各画素電極に電圧を供給して最下層の液晶層以
外の各液晶層に所望の電圧を印加する第１の制御手段
と、この第１の制御手段によって最下層の液晶層以外の
各液晶層に所望の電圧を印加した後に、最下層の画素電
極以外の画素電極をフローティング状態にするととも
に、最下層の画素電極及びシールド電極にそれぞれ電圧
を供給して最下層の液晶層に所望の電圧を印加する第２
の制御手段とを有することを特徴とする（請求項４）。
【００１４】請求項４に係る発明では、最下層以外の液
晶層に所望の電圧（表示に対応した電圧）を印加した
後、最下層の以外の液晶層をフローティング状態にして
最下層の液晶層に所望の電圧（表示に対応した電圧）が
印加される。このとき、最下層の画素電極よりも下層側
に設けられたシールド電極が所定の電位になっているた
め、シールド電極の下層側に信号線、走査線、能動素子
などの所定の電位が与えられる領域があっても、これら
の領域とのカップリングによって画素電極に電位変動が
生じることを抑制することができ、液晶層に印加された
電圧（電位差）を保持することができる。なお、シール
ド電極は最下層の液晶層の共通電極となっていることが
好ましい。
【００１５】なお、最上層或いは最下層の画素電極と
は、液晶層に所望の電圧を印加するために実質的に機能
する積層された画素電極のなかの最上層或いは最下層の
ものをさす。
【００１６】また、本発明に係る液晶表示装置は、交互
に積層された複数の画素電極及び複数の液晶層と、これ
ら複数の液晶層と並列に且つ最下層の液晶層よりも下層
側に設けられた複数の補助容量の電極をなし、対応する
電圧が供給される画素電極の積層順と逆順に積層された
複数の補助容量電極とを有することを特徴とする（請求
項５）。
【００１７】なお、最下層の画素電極と最上層の補助容
量電極とを共通化して、両電極の機能を兼ねるようにし
てもよい。
【００１８】また、本発明に係る液晶表示装置は、交互
に積層された複数の画素電極及び複数の液晶層と、これ
ら複数の液晶層と並列に且つ最下層の液晶層よりも下層
側に設けられた複数の補助容量の電極をなし、対応する
電圧が供給される画素電極の積層順と逆順に積層された
複数の補助容量電極と、前記各画素電極及び対応する補
助容量電極に電圧を供給して最上層の液晶層以外の各液
晶層に所望の電圧を印加する第１の制御手段と、この第
１の制御手段によって最上層の液晶層以外の各液晶層に
所望の電圧を印加した後に、最上層の画素電極以外の画
素電極をフローティング状態にするとともに、最上層の
画素電極及び対応する補助容量電極に電圧を供給して最
上層の液晶層に所望の電圧を印加する第２の制御手段と
を有することを特徴とする（請求項６）。
【００１９】なお、最上層の画素電極のさらに上層側に
液晶層（最上層の液晶層）を挟んで共通電極を設けるこ
とが好ましく、この場合には第２の制御手段により最上
層の画素電極と共通電極とに電圧を供給して最上層の液
晶層に所望の電圧を印加すればよい。
【００２０】また、本発明に係る液晶表示装置は、交互
に積層された複数の画素電極及び複数の液晶層と、これ
ら複数の液晶層と並列に且つ最下層の液晶層よりも下層
側に設けられた複数の補助容量の電極をなし、対応する
電圧が供給される画素電極の積層順と逆順に積層された
複数の補助容量電極と、前記各画素電極及び対応する補
助容量電極に電圧を供給して最下層の液晶層以外の各液
晶層に所望の電圧を印加する第１の制御手段と、この第
１の制御手段によって最下層の液晶層以外の各液晶層に
所望の電圧を印加した後に、最下層の画素電極以外の画
素電極をフローティング状態にするとともに、最下層の
画素電極及び対応する補助容量電極に電圧を供給して最
下層の液晶層に所望の電圧を印加する第２の制御手段と
を有することを特徴とする（請求項７）。
【００２１】なお、最下層の画素電極のさらに下層側に
液晶層（最下層の液晶層）を挟んで共通電極を設けるこ
とが好ましく、この場合には第２の制御手段により最下
層の画素電極と共通電極とに電圧を供給して最下層の液
晶層に所望の電圧を印加すればよい。
【００２２】請求項５〜７に係る発明では、補助容量電
極がシールドとして機能することになるが、最下層の補
助容量電極のさらに下層側に信号線、走査線、能動素子
などの所定の電位が与えられている領域があっても、こ
れらの領域とのカップリングによって画素電極に電位変
動が生じることを抑制することができ、液晶層に印加さ
れた電圧（電位差）を保持することができる。また、下
層側の画素電極ほど下部領域とのカップリングの影響を
強く受け、上層側の補助容量電極ほど画素電極に対する
シールド効果が大きくなるが、対応する画素電極と補助
容量電極の積層順が互いに逆順であるため、カップリン
グの影響を最も強く受ける最下層の画素電極とシールド
効果の最も大きい最上層の補助容量電極とを同電位にで
き、カップリングの影響を最小に抑えることができる。
【００２３】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。
【００２４】［第１の実施形態］本実施形態の基本的な
構成を図１に示す。すなわち、シアン、マゼンタ、イエ
ローに対応する３層の液晶層ＬＣ１〜ＬＣ３が積層さ
れ、積層された３層の画素電極Ｐ１〜Ｐ３と対向電極Ｃ
ＯＭに挟まれて三つのサブ画素ＳＰ１〜ＳＰ３が設けら
れ、これにより１画素が構成されている。最下層の画素
電極Ｐ１の下には絶縁層を挟んでシールド電極ＰＳが配
置され、さらにその下に設けられたスイッチング素子
（薄膜トランジスタ等）ＳＷ１〜ＳＷ３及び配線ＬＩＮ
Ｅに対するシールドとしての機能を果たしている。スイ
ッチング素子ＳＷ１〜ＳＷ３はそれぞれ画素電極Ｐ１〜
Ｐ３に接続されている。
【００２５】駆動に際しては、まず、スイッチング素子
ＳＷ１〜ＳＷ３を介してサブ画素ＳＰ１及びＳＰ２に所
望の電圧を印加する。その後、画素電極Ｐ１及びＰ２を
フローティング状態（ＳＷ１及びＳＷ２をオフ状態）に
してサブ画素ＳＰ３（画素電極Ｐ３及び対向電極ＣＯＭ
間）に所望の電圧を印加する。このとき、シールド電極
ＰＳには画素電極Ｐ３に供給される電圧に対応する電圧
（実質的には同一の電圧）を印加する。これにより、サ
ブ画素ＳＰ１及びＳＰ２に印加されていた電圧はそのま
ま保持されることになる。
【００２６】シールド電極ＰＳに画素電極Ｐ３に供給さ
れる電圧に対応する電圧を供給するには、シールド電極
ＰＳと画素電極Ｐ３を電気的にショートさせる（図
２）、シールド電極ＰＳにアンプ（バッファ）を介して
画素電極Ｐ３に供給する電圧と同一の電圧を供給する
（図３）、別に設けたスイッチング素子ＳＷ４からシー
ルド電極ＰＳに画素電極Ｐ３に供給する電圧と同一の電
圧を供給する（図４）、他の容量成分（液晶層や補助容
量の容量成分）に比べて十分大きな容量を有するキャパ
シタを介してシールド電極ＰＳに画素電極Ｐ３に供給す
る電圧と同一の電圧を供給する（図５）、といった手段
が考えられる。
【００２７】以下、図２の方法、すなわちシールド電極
ＰＳと画素電極Ｐ３を電気的にショートさせる場合を例
に説明する。
【００２８】図６は画素部の回路構成を示した図、図７
は表示装置全体の構成を示したブロック図である。
【００２９】ｍ列ｎ行目の画素に対して、シアン、マゼ
ンタ、イエローの３層の液晶層ＬＣ１〜ＬＣ３が設けら
れ、３つの画素電極Ｐ１〜Ｐ３と対向電極ＣＯＭ（電
位：Ｖｃｏｍ）に挟まれて３つのサブ画素ＳＰ１〜ＳＰ
３が構成される。
【００３０】画素電極Ｐ１〜Ｐ３の電位Ｖｐ１〜Ｖｐ３
を決めるために、能動素子、ここでは薄膜トランジスタ
（ＴＦＴ、Ｔｒ１〜Ｔｒ４）が画素電極に接続されてい
る。ＴＦＴには、アモルファスシリコンＴＦＴ、多結晶
シリコンＴＦＴ、結晶シリコンＴＥＴ等を用いることが
できるが、他の半導体材料を用いたものでもよい。画素
電極Ｐ１にはトランジスタＴｒ１のドレインが、Ｐ２に
はトランジスタＴｒ４のドレインが、Ｐ３にはトランジ
スタＴｒ２及びＴｒ３のドレインがそれぞれ接続されて
いる。Ｔｒ１のソースには信号線Ｓｉｇｍ１、ゲートに
は走査線Ｇｎ１が、Ｔｒ２のソースには信号線Ｓｉｇｍ
２、ゲートには走査線Ｇｎ１が、Ｔｒ３のソースには信
号線Ｓｉｇｍ３、ゲートには走査線Ｇｎ２がそれぞれ接
続されている。Ｔｒ４のソースには液晶にとって交流と
なる画像信号のほぼ中心電圧が供給される配線Ｖｃが、
ゲートには走査線Ｇｎ１がそれぞれ接続されている。能
動素子、信号線、走査線等の配線は、１つの基板上に形
成するのが望ましい。画素電極Ｐ１と信号線Ｓｉｇｍ
ｉ、走査線Ｇｎｉ、能動素子などとの少なくとも一部の
間には画素シールド電極ＰＳｍｎが設けられ、画素電極
Ｐ３と同電位になるように電気的に接続されている。
【００３１】それぞれの画素電極には補助容量Ｃｓ１〜
Ｃｓ３が設けられ、液晶のリークやカップリング等で起
る液晶印加電圧の変動を抑えるようにしている。サブ画
素１のための補助容量Ｃｓ１の一方の電極は画素電極Ｐ
１に、他方は画素電極Ｐ３に接続され、サブ画素２のた
めの補助容量Ｃｓ２の一方の電極は画素電極Ｐ２に、他
方は画素電極Ｐ３に接続され、サブ画素３のための補助
容量Ｃｓ３の一方の電極は画素電極Ｐ３に、他方は所定
の電位を持つ配線（ここではＶｃ）に接続されている。
なお、補助容量の接続方法は後述の駆動方法に依存して
いるが、補助容量Ｃｓ１は、一方の電極を画素電極Ｐ１
に、他方の電極を画素電極Ｐ２に接続してもよい。ま
た、Ｃｓ３の一方の電極を画素電極Ｐ３に、他方の電極
を１ライン前の走査線に接続してもよい（図１１参
照）。Ｃｓ３はレイアウト上の簡略化から走査線Ｇｎ１
に接続してもよい。
【００３２】図７に示すように、信号線Ｓｉｇｍｉは信
号線ドライバー回路に接続され、液晶の交流駆動に対応
したｍライン目の画像信号が供給される。走査線Ｇｎｉ
は走査線ドライバー回路に接続され、Ｇｎ１、Ｇｎ２の
順番に選択レベル（画素のトランジスタＴｒ１〜４がｎ
チャネルの場合、ハイレベル）が供給される。これらの
ドライバー回路には、ドライバー回路のクロックやスタ
ートパルスなどの制御信号、交流駆動に対応した画像信
号が、制御回路から供給される。
【００３３】図９は、本例における各信号波形を示した
ものである。走査線Ｇｎ１がハイレベル（ｎチャネルト
ランジスタの場合、以下特に断りがない限り、選択レベ
ルをハイレベルとする）にするとＴｒ１、Ｔｒ２、Ｔｒ
４がオンし、画素電極Ｐ１、Ｐ２、Ｐ３にそれぞれ信号
線電圧Ｖｓｉｇｍ１、配線電圧Ｖｃ、信号線電圧Ｖｓｉ
ｇｍ２が印加される。Ｖｃは信号線電圧の中心電圧Ｖｓ
ｉｇｃにほぼ等しくする。これにより、走査線Ｇｎ１が
ハイレベルの期間に液晶層ＬＣ１への印加電圧ＶLC1 は
Ｖｐ１−Ｖｐ２＝Ｖｓｉｇｍ１−Ｖｓｉｇｃとなり、液
晶層ＬＣ２への印加電圧ＶLC2 はＶｐ３−Ｖｐ２＝Ｖｓ
ｉｇｍ２−Ｖｓｉｇｃとなり、それぞれ所定の信号電圧
がサブ画素ＳＰ１、ＳＰ２に印加される。
【００３４】続いて、走査線Ｇｎ１がローレベルとな
り、Ｔｒ１、２、４がオフした後に走査線Ｇｎ２がハイ
レベルとなり、トランジスタＴｒ３がオンする。これに
より、画素電極Ｐ３は信号線電圧Ｖｓｉｇｍ３と同電位
となる。また、Ｔｒ１、２、４がオフしているので、画
素電極Ｐ１、Ｐ２の画素電位Ｖｐ１、Ｖｐ２がそれぞれ
フローティングとなり、Ｖｐ３がＴｒ３がオンする前の
電圧（信号線電圧Ｖｓｉｇｍ２からＧｎ１の立ち下がり
で発生する突抜け電圧ΔＶｐ３１下がった電圧）からＶ
ｓｉｇｍ３に変動する時に、その差分相当の電圧変動Δ
Ｖｐ３ｗが発生する。このとき、シールド電極ＰＳｍｎ
がＶｐ３と同電位であり、トランジスタＴｒ３によって
電位が確定されるため、画素電極Ｐ１と配線とのカップ
リングが抑えられ、画素電極Ｐ１がほぼΔＶｐ３ｗだけ
変化できるようになる。画素電極Ｐ２は画素電極Ｐ１と
Ｐ３に挟まれており、Ｐ１及びＰ３の電位がどちらもΔ
Ｖｐ３ｗ変動すれば、画素電極Ｐ２もほぼ同じ変動とな
る。また、走査線Ｇｎ２が立ち下がる際に画素電位Ｖｐ
３に突抜け電圧がΔＶｐ３２が発生するが、この変動も
前述のようにＶｐ１、Ｖｐ２の変動を与え、ＶLC1 、Ｖ
LC2 は走査線Ｇｎ１がハイレベルの際に書込んだ電圧が
維持される。Ｖｐ３はΔＶｐ３２程度信号が変化するた
め、対向電極電圧ＶｃｏｍをＶｓｉｇｍ３の中心電圧Ｖ
ｓｉｇｍ３ｃよりもΔＶｐ３２程度低くすることで、交
流電圧の正負のバランスが取れるようになる。
【００３５】信号線ドライバー回路には、従来のＴＦＴ
−ＬＣＤと同じ回路を用いることができる。図８は、本
例で用いることができる信号線ドライバー回路の一例を
示したものである。シフトレジスタの出力を受けて、３
列あるサンプル・ホールド回路のサンプリングタイミン
グが決められ、ＣＭＹ画像信号のｍライン目にあたる信
号がサンプリングされる。アナログバッファを通して信
号線Ｓｉｇｍｉが駆動される。なお、信号線ドライバー
回路には、これ以外にも、参照信号を選択する方式、デ
ジタル信号をラッチしてＤＡコンバータで信号線への電
圧を形成する方式などを用いることも可能である。いず
れの方式でも、従来のＴＦＴ−ＬＣＤと同じ信号線ドラ
イバー回路を用いることができ、階調信号の制御性も高
く維持することができる。
【００３６】走査線ドライバー回路は、１画素あたり２
本の走査線Ｇｎ１、Ｇｎ２を駆動するため、信号線ドラ
イバー回路の速度を従来と同じにすれば、倍の速度で走
査を行う必要がある。Ｇｎ１とＧｎ２のパルスが同時に
ハイレベルにならないようにするための回路を付加して
おくとよい。
【００３７】以上のように、シールド電極ＰＳｍｎを設
けることにより、サブ画素ＳＰ１〜ＳＰ３で構成される
１画素の書込みを行う際に、フローティング状態となる
画素電極が所定の変化を受けるようにすることができ
る。すなわち、信号線や走査線等と画素電極との間のカ
ップリングを抑えることができ、画素電極がフローティ
ング状態の際に変動しにくくなることを改善することが
できる。これにより、サブ画素の電圧制御を精密に行う
ことができ、クロストークなどのない良好な画像表示を
得ることができる。
【００３８】図１０、図１１は本例におけるＴＦＴアレ
イ基板の平面レイアウトを模式的に示した図であり、図
１２は液晶層を含めた断面図（図１０、図１１のそれぞ
れＡ−Ａ’における断面図）を示したものである。以
下、製造工程等について説明する。
【００３９】ガラス基板、プラスティック基板、プラス
ティックフィルムなどによるアレイ基板上に信号線、走
査線、ＴＦＴ、補助容量を形成する。これらの上に感光
性アクリル樹脂等の絶縁膜１を約２μｍ塗布し、上部と
の接続部となるスルーホールを開口する。さらに、Ｍｏ
をスパッタで２００ｎｍ堆積した後、フォトレジスト工
程でパターンを形成し、これをマスクにＭｏをエッチン
グして画素シールド電極ＰＳｍｎを形成する。このシー
ルド電極ＰＳｍｎは画素電極Ｐ３への配線と接続され
る。続いて、感光性アクリル樹脂等の絶縁膜２を約２μ
ｍ塗布し、スルーホールや表面の凹凸形状などのパター
ン形成を行う。その後、Ａｌ、Ａｇ、Ａｌ合金などをス
パッタによって２００ｎｍ堆積し、画素電極Ｐ１をパタ
ーニングする。ここで画素電極Ｐ１には反射電極として
の機能も付与させている。続いて、マイクロカプセルに
封じたゲストホスト液晶を印刷によって塗布することに
より液晶層ＬＣ１を形成し、さらにＩＴＯを分散させた
樹脂により透明画素電極Ｐ２を形成する。その後、液晶
層ＬＣ２、透明画素電極Ｐ３を順次形成し、さらに液晶
層ＬＣ３を形成後、対向電極ＣＯＭを設けた対向基板を
真空ラミネート法で密着させて液晶パネルを完成させ
る。
【００４０】ここで、絶縁膜１及び絶縁膜２としては、
ＢＣＢ、非感光性樹脂などの有機樹脂の他、スピンオン
ガラス或いはＣＶＤやスパッタ法などによるシリコン酸
化膜やシリコン窒化膜などの無機絶縁膜などを用いるこ
とができる。絶縁膜の膜厚は厚い方がカップリングが減
少してよいが、画素電極Ｐ１とシールド電極ＰＳｍｎの
間で補助容量を形成することも可能であり、その場合は
所定の厚さ（例えば２００〜４００ｎｍ）としてもよ
い。通常は絶縁膜の厚さを１〜５μｍとすることが望ま
しい。
【００４１】液晶層としてはマイクロカプセルを用いた
が、モノマーと液晶を混合して光や熱等でモノマーを重
合させて隔壁を形成してもよい。また、薄いフィルム
（誘電率は高い方が望ましい）で液晶層間の隔壁とする
ことも可能である。
【００４２】画素電極は、ＩＴＯの他、ＳｎＯx やＩｎ
Ｏx −ＺｎＯx 、さらに導電性透明樹脂でもよく、樹脂
中に分散させる微粒子もＩＴＯ以外の材料でもよい。
【００４３】液晶には、吸収−透過モードのゲストホス
ト液晶以外に、ホログラフィックＰＤＬＣやコレステリ
ック液晶などの反射−透過モードのものでもよい。後者
のモードでは、画素電極Ｐ１を透明電極として絶縁膜２
を光吸収層としたり、画素電極Ｐ１自体をカーボン分散
樹脂などの光吸収型にしてもよい。
【００４４】画素電極と下部電極を接続する柱状電極
は、画素電極Ｐ２、Ｐ３の形成と同時に同じ材料で形成
してもよいが、メッキや樹脂柱の土手の側面に電極を形
成したものなどでもよく、あらかじめ柱状電極を形成し
てから液晶層を形成しても後から柱状電極を形成しても
よい。
【００４５】本例では、図１０、図１１に示すように、
シールド電極ＰＳｍｎは画素電極Ｐ１とほぼ同じ形状で
画素電極Ｐ１の下に設けている。これにより、画素電極
Ｐ１と信号線、走査線、ＴＦＴ、補助容量などの所定の
電位を有するものとの間を効果的にシールドすることが
できる。絶縁膜１の厚さと信号線等の電極面積、補助容
量を適当な値とすることで、シールド電極ＰＳｍｎとの
カップリングが問題にならないようにすることができ
る。また、画素シールド電極ＰＳｍｎの下に電位を固定
したシールド電極（画面全体で同一電位でよい）を設け
ることにより、信号線が他の画素の信号を供給すること
で画素電圧が変動することがなくなり、クロストーク等
の画質劣化をより低減することができる。
【００４６】図１３及び図１４は、本第１の実施形態の
変形例を示したものである。これは、画素電極Ｐ２の電
位Ｖｃを与える配線を信号線Ｓｉｇｍ１〜Ｓｉｇｍ３に
対して平行して設けずに、走査線Ｇｎ１、Ｇｎ２に対し
て平行に配線Ｃｓｎとして設けたものである。このよう
にすることで、信号線の間に設けるよりも広い間隔で配
線を配置できるため、歩留りが向上する。
【００４７】なお、以上説明した第１の実施形態では、
画素電極Ｐ２の電位Ｖｃを与える配線の電位を一定にす
る他、対向電極電位Ｖｃｏｍと連動して例えば走査線１
本或いは数本ごとに液晶印加電圧の極性を変化させるた
めに、信号振幅程度変動させることも可能である。この
ようにすることで、信号線ドライバー回路の出力は片極
性分の出力電圧幅を有すればよく、ドライバーの耐圧を
低減することができる。なお、この駆動の場合、図６の
Ｃｓ３はＶｃに接続する方がよい。
【００４８】［第２の実施形態］次に、本発明の第２の
実施形態の一例について、図１５及び図１６を参照して
説明する。
【００４９】本例の画素部の特徴は、第１の実施形態に
おけるトランジスタＴｒ１、Ｔｒ２及びＴｒ４を制御す
る走査線Ｇｎ１を、前段の画素のトランジスタＴｒ３を
制御する走査線Ｇn-1 と共通化したことにある。これに
より、走査線Ｇｎの選択時間を第１の実施形態の２倍に
することができる。
【００５０】ただし、信号線の電圧供給方法を変える必
要がある。すなわち、（ｍ，ｎ）画素の１つ前の走査線
Ｇn-1 が選択されているときに、信号線Ｓｉｇｍ３には
（ｍ，ｎ−１）画素のサブ画素ＳＰ３の画像信号を画素
電極Ｐ３に供給すると同時に、信号線Ｓｉｇｍ１、Ｓｉ
ｇｍ２には（ｍ，ｎ）画素のサブ画素ＳＰ１、ＳＰ２の
画像信号を供給できるようにする。このためには、画像
信号を１ライン分記憶するラインメモリを設けて、積層
液晶の内の一部の画像信号を１走査期間分遅らせればよ
い。このラインメモリは信号線ドライバー回路の内部に
設けてもよい。
【００５１】図１７は、ラインメモリを用いて信号線ド
ライバー回路への画像信号を遅延させる方式を説明する
ブロック図である。液晶パネルの構成は図１５、図１６
で示したものであり、走査線ドライバー回路は画素ごと
に１走査線を駆動するようになっている。信号線ドライ
バー回路は図７で示したものと同様である。
【００５２】ここでサブ画素の構成の説明のため、サブ
画素ＳＰ１をイエロー（Ｙ）、サブ画素ＳＰ２をマゼン
タ（Ｍ）、サブ画素ＳＰ３をシアン（Ｃ）とする。外部
からの画像信号は、制御回路で所定の変換がされた後、
サブ画素ＳＰ３（Ｃ）へのＣ画像信号をラインメモリに
入れて１走査期間分保持される。信号線ドライバー回路
へは、Ｍ画像信号及びＹ画像信号をリアルタイムで入れ
るとともに、Ｃ画像信号としてラインメモリに記憶され
た１走査期間前の信号を入れる。このようにすれば、ｎ
−１ライン目の走査線Ｇn-1 をハイレベルにする際に、
Ｓｉｇｍ１、Ｓｉｇｍ２にｎ行目のＭ、Ｙ信号が供給さ
れ、Ｔｒ１、Ｔｒ２を通して（ｍ，ｎ）画素のＭ、Ｙサ
ブ画素への信号書込みがなされ、Ｔｒ３’を通して
（ｍ，ｎ−１）画素のＣサブ画素への信号書込みがなさ
れる。
【００５３】図１８は、信号線ドライバー回路の内部に
メモリ機能を付与した例である。信号線ドライバー回路
のうち１画素列分の回路を示したものであるが、１ビッ
ト分のシフトレジスタからの出力を受けて、２つのサン
プルホールド回路（ＣＭＹ３色分）、ＳＨａ及びＳＨｂ
のサンプリングタイミングが決まる。制御線の信号で１
走査期間ごとに切り替える制御を行い、一方のサンプル
ホールド回路で信号をサンプリングする。信号線Ｓｉｇ
ｍ１及びＳｉｇｍ２とＳｉｇｍ３とで別のサンプルホー
ルド回路からの出力を受けるようにすることで、Ｓｉｇ
ｍ３には１走査期間前の信号を生成して送ることができ
る。なお、ＤＡコンバータ方式等でも類似の考え方を用
いることができる。
【００５４】図１６によりアレイ基板のレイアウトの特
徴をさらに説明する。本例では、走査線Ｇｎ、Ｇｎ−１
が画素ごとに１本でよいため、走査線を画素と画素の間
に設けることができる。従って、画素電極と走査線との
オーバラップをなくす或いは減少させることができる。
その結果、走査線と画素電極Ｐ１及び画素シールド電極
ＰＳｍｎとのカップリングが減少し、走査線のパルス立
ち下がり時におけるカップリングによる突抜け電圧が低
減できる。そのため、保持時の電圧が不必要に低下しな
くなり、トランジスタをオフするためのゲートの電圧幅
を低減することができるので、消費電力を低減すること
ができる。また、突抜け電圧のバラツキ量も低減でき、
画質を向上させることができる。
【００５５】さらに、図１６の例（第１の実施形態等で
も同様）では、補助容量Ｃｓ３をＳｉｇｍ２とＳｉｇｍ
３の間に形成するばかりでなく、Ｖｃラインの近傍に形
成することも可能である。
【００５６】［第３の実施形態］次に、本発明の第３の
実施形態について、図１９及び図２０（図１９のＡ−
Ａ’断面図）を用いて説明する。本例では、画素シール
ド電極を画素全体にわたって設けるのではなく、最も面
積が広くカップリングが問題となる補助容量部を中心に
設けたものである。
【００５７】以下では、本実施形態の製造プロセスの一
例として、逆スタッガ型アモルファスシリコンＴＦＴを
用いた例を説明する。
【００５８】ガラス基板やプラスティック基板上にＭｏ
Ｗ、Ａｌ、Ａｌ合金などを１００〜５００ｎｍスパッタ
により形成し、これをパターニングして走査線及びトラ
ンジスタのゲート電極を形成する。同時に、Ｃｓ線、補
助容量Ｃｓ１の下部電極１、Ｃｓ２の下部電極２、Ｃｓ
３の下部電極３、信号線Ｓｉｇｍ２と交差する配線を走
査線と同じ材料及び同じパターニング工程で形成する。
【００５９】続いて、ＳｉＮx やＳｉＮx ／ＳｉＯx 積
層などのゲート絶縁膜（絶縁膜ａ、１００〜５００ｎ
ｍ）、アモルファスシリコン膜（２０〜２００ｎｍ）、
ＳｉＮx （１００〜５００ｎｍ）などの上部絶縁膜を順
次プラズマＣＶＤ法等で成膜し、上部絶縁膜を裏面露光
でパターン形成後、ｎ+ 半導体層をプラズマＣＶＤ法等
で成膜する。これを適宜パターニング後、下部電極との
接続用スルーホールを形成し、Ｍｏ、Ｍｏ／Ａｌ積層、
ＩＴＯ、その他の導電材料をスパッタ等で成膜してこれ
をパターニングし、ソース・ドレイン及び信号線となる
電極を形成する。同時に、補助容量Ｃｓ１、Ｃｓ２の上
部電極１、２、補助容量Ｃｓ３の上部電極３を形成す
る。
【００６０】続いて、チャネル上のｎ+ 半導体をエッチ
ング後、ＳｉＮx 等のパッシベーション絶縁膜（絶縁膜
ｃ）を成膜し、さらに層間絶縁膜（絶縁膜ｂ）を感光性
アクリル樹脂、ＢＣＢなどの有機絶縁膜により１〜１０
μｍ厚で適当なコンタクトホールとともに形成する。こ
の上に、画素電極Ｐ１、液晶層ＬＣ１、画素電極Ｐ２、
液晶層ＬＣ２、画素電極Ｐ３、液晶層ＬＣ３を順次形成
し、これらの上に対向電極が形成された対向基板を配置
して完成する。
【００６１】なお、ＴＦＴは多結晶ＳｉＴＦＴ等でもよ
く、その場合はエキシマレーザアニールを行うなどプロ
セスが異なり、ＴＦＴ構造もプレーナ型になるなどの違
いがあるが、それに応じて電極形成や絶縁膜形成を変更
することができる。
【００６２】補助容量Ｃｓｉを大きくするためには面積
を広くする必要があり、画素電極とのカップリングが大
きくなる。そこで、図１９、図２０に示すように、上部
電極３を画素電極Ｐ３と同電位となるように配置するこ
とで、面積が大きく、電位が固定されているＣｓ線を画
素電極Ｐ１からシールドすることができる。すなわち、
上部電極３が画素シールド電極と同等の働きを有するこ
とになる。
【００６３】なお、駆動については第２の実施形態と類
似の回路構成となるので、第２の実施形態と同様でよ
い。信号線等と画素電極Ｐ１とのカップリングはゼロで
はないが、層間絶縁膜を厚く、配線幅を小さく、補助容
量を大きくすることで、実用上問題がないレベルにする
ことは可能である。特に階調数を多くとらないデバイス
に適用することが好ましい。
【００６４】図２１は、本発明によるカップリング低減
の効果を示した模式的な回路図である。
【００６５】液晶層及び補助容量による各サブ画素の容
量をＣ１、Ｃ２、Ｃ３とし、画素電極Ｐ１と配線等との
間の寄生容量をＣstとする。第１の実施形態の駆動方法
では、Ｖp3の電圧にΔＶp3w 〜Ｖsigm3 −Ｖsigm2 の変
動を与えた際の画素電極Ｐ１、Ｐ２の変動量をΔＶp13
w、ΔＶp23wとすると、それぞれ ΔＶp13w＝ΔVp3w（C1C2＋C2Cst ）／（C1C2＋C1Cst ＋
C2Cst ） ΔＶp23w＝ΔVp3w（C1C2）／（C1C2＋C1Cst ＋C2Cst ） で表わされる。Ｃ１＝Ｃ２＝Ｃ、Ｃst＝αＣと簡略化す
ると、 ΔＶp13w＝ΔVp3w（１＋α）／（１＋２α） ΔＶp23w＝ΔVp3w／（１＋２α） となる。
【００６６】ΔＶp3w は最大Ｖsigmaxとなるので５Ｖ程
度である。ΔＶp13w、ΔＶp23wの変化量を１０ｍＶ以下
にするには、αが０．００１以下であることが必要とな
る。液晶層をε＝５、層厚を５μｍ、画素面積を１５０
μｍ角の９０％とすると、液晶層の容量Ｃlcは０．１８
ｐＦとなる。信号線幅を５μｍ、画素電極Ｐ１の層間絶
縁膜を誘電率３、膜厚２μｍの有機膜とすると、Ｃstは
９．５×１０-15 Ｆとなるから、比は０．０５３であ
り、目標のαに比べ５３倍となる。補助容量を設けてＣ
１、Ｃ２、Ｃ３がＣlcの１桁アップであれば、５倍の５
０ｍＶの変動に抑えられる。これでも階調数が少なけれ
ば階調反転には至らず許容できるレベルといえる。
【００６７】［第４の実施形態］本実施形態の基本的な
構成を図２２に示す。すなわち、シアン、マゼンタ、イ
エローに対応する３層の液晶層ＬＣ１〜ＬＣ３が積層さ
れ、積層された３層の画素電極Ｐ１〜Ｐ３とシールド電
極ＰＳに挟まれて三つのサブ画素ＳＰ１〜ＳＰ３が設け
られ、これにより１画素が構成されている。シールド電
極ＰＳは、最下層の画素電極Ｐ１よりも下層側に設けら
れ、さらにその下に設けられたスイッチング素子（薄膜
トランジスタ等）ＳＷ１〜ＳＷ３及び配線ＬＩＮＥに対
するシールドとしての機能を果たしている。スイッチン
グ素子ＳＷ１〜ＳＷ３はそれぞれ画素電極Ｐ１〜Ｐ３に
接続されている。
【００６８】駆動に際しては、まず、スイッチング素子
ＳＷ１〜ＳＷ３を介してサブ画素ＳＰ２及びＳＰ３に所
望の電圧を印加する。その後、画素電極Ｐ２及びＰ３を
フローティング状態（ＳＷ２及びＳＷ３をオフ状態）に
してサブ画素ＳＰ１（画素電極Ｐ１及びシールド電極Ｐ
Ｓ間）に所望の電圧を印加する。このとき、シールド電
極ＰＳには例えばコモン電圧を印加する。これにより、
サブ画素ＳＰ２及びＳＰ３に印加されていた電圧はその
まま保持されることになる。
【００６９】図２３は本実施形態の第１の例を示したも
のである。本例では、サブ画素ＳＰ２、ＳＰ３をまず駆
動するために、画素電極Ｐ２にＶｃからコモン電圧を印
加するとともに、画素電極Ｐ１、Ｐ３にそれぞれＳｉｇ
ｍ２，Ｓｉｇｍ３からＴｒ２、Ｔｒ４を通して所定の信
号電圧を書込む。続いて、画素電極Ｐ２及びＰ３をフロ
ーティングにして、シールド電極ＰＳmn（画素電極とし
ても作用する）にＶｃからコモン電圧を、画素電極Ｐ１
にＳｉｇｍ１から所定の信号電圧を供給する。このと
き、画素をほぼ覆うシールド電極ＰＳmnにより、サブ画
素ＳＰ２、ＳＰ３は印加されている電圧を維持しながら
シフトできるようになる。本例では、シールド電極ＰＳ
mnを全画素で接続し共通電極とすることができる。
【００７０】図２４は本実施形態の第２の例を示したも
のである。本例では、サブ画素ＳＰ２、ＳＰ３をまず駆
動するために、画素電極Ｐ２に共通電圧Ｖｃを印加する
とともに、画素電極Ｐ１、Ｐ３にそれぞれＳｉｇｍ２，
Ｓｉｇｍ３からＴｒ２、Ｔｒ４を通して所定の信号電圧
を書込む。続いて、画素電極Ｐ２及びＰ３をフローティ
ングにして、シールド電極ＰＳmn（画素電極としても作
用する）にＳｉｇｍ１から所定の信号電圧を、画素電極
Ｐ１にＶｃからコモン電圧を供給する。このとき、画素
をほぼ覆うシールド電極ＰＳmnにより、サブ画素ＳＰ
２、ＳＰ３は印加されている電圧を維持しながらシフト
できるようになる。
【００７１】なお、図２３、図２４の例では、補助容量
Ｃｓ１〜３は隣接する画素電極間に入れているが、画素
電極１〜３は寄生容量を含めてシールド電極ＰＳmnとの
間に容量を有していてもよい。また、図２３、図２４の
例では、図６の例と同様に１画素当り２本の走査線を用
いて駆動しているが、図１６の例と同様に画素当り１本
の走査線を用いる駆動にも適用できる。
【００７２】シールド電極は表面に凹凸を設けて反射板
として機能させることも可能である。さらに、シールド
電極を透明にして、その下に反射面、ホログラフィック
反射面、白ペイント面等を設けてもよい。
【００７３】なお、以上の第１〜第４の実施形態では、
液晶層は３層を例に示したが、ＣＭＹに白黒の層を入れ
た４層でも、さらに５層以上でも同様の考えを適用する
ことができる。４層の場合は、例えば第１の実施形態に
対応するものとしては、さらにもう一つの画素電極（Ｐ
４）及び液晶層（ＬＣ４）を対向電極の下層側に設けて
さらにもう一つのサブ画素を構成し、画素電極Ｐ１〜４
に電圧を供給してサブ画素ＳＰ１〜３に所望の電圧を印
加し、その後に画素電極Ｐ１〜３をフローティングにす
るとともに、画素電極Ｐ４及びシールド電極に同一の電
圧を供給してサブ画素ＳＰ４に所望の電圧を印加すれば
よい。
【００７４】また、画素電極への書込みをサブ画素毎に
時分割にしてもよく、例えば第１の実施形態では、サブ
画素ＳＰ１の電位を決めた後にサブ画素ＳＰ２の電位を
決め、最後にサブ画素３の電位を決めるようにしてもよ
い。
【００７５】［第５の実施形態］次に、本発明の第５の
実施形態について説明するが、具体的な説明の前に、従
来の製造技術による反射型積層液晶表示素子に時分割差
分駆動技術を適用した際に生じる問題及びその解決方法
について説明する。
【００７６】まず、補助容量電極の並置に伴う問題及び
その解決方法を説明する。
【００７７】時分割差分駆動される三層積層液晶表示素
子の一画素に対応する等価回路の例を図２５に示す。図
中、ＬＣ１〜ＬＣ３は液晶層、ＳＷ１〜ＳＷ３は駆動素
子、Ｇ１〜Ｇ３はゲート信号配線、Ｓ１〜Ｓ３は画像信
号配線である。ＣＯＭは対向電極用の電極である。Ｊ１
〜Ｊ３は駆動素子給電点である。
【００７８】時分割差分駆動は、図２６に示したタイミ
ングチャートに従って行われる。まず、期間Ｔ１におい
て、Ｇ１及びＧ２の電位をＨ状態とし、ＳＷ１及びＳＷ
２を導通させる。期間中、Ｓ１にはＬＣ１用画素電位
（信号基準電位Ｖｓｉｇ−ｃから画像用電位Ｖｓｉｇ１
変位させた電位、以下同様）を、Ｓ２にはコモン電位
（Ｖｓｉｇ−ｃから対向電極電位Ｖｃｏｍ変位させた電
位、以下同様）を設定することで、ＬＣ１間に所定の電
位差を与える。
【００７９】Ｔ１期間経過後、Ｇ１の電位をＬ状態に戻
し、ＬＣ１をフローティング状態にする。この状況下で
ＳＷ２側の電位が変動しても、ＬＣ１間に印加された電
位差は保持される。Ｔ１期間直後から始まる期間Ｔ２に
おいて、Ｇ３の電位をＨ状態とし、ＳＷ２及びＳＷ３を
導通させる。期間中、Ｓ２電位はＬＣ２用画素電位に切
り替え、Ｓ３にはコモン電位を設定することで、ＬＣ２
間に所定の電位差を与える。
【００８０】Ｔ２期間経過後、Ｇ２の電位をＬ状態に戻
し、ＬＣ２もフローティング状態にする。これでＬＣ１
及びＬＣ２間の電位差が保持される。Ｔ２期間直後から
始まる期間Ｔ３において、Ｇ３の電位をＨ状態に保った
ままＳ３の電位をＬＣ３用画素電位に切り替え、対向電
極との間でＬＣ３に所定の電位差を与える。Ｔ３期間経
過後、Ｇ３の電位をＬ状態に戻し、一画素分の電位設定
を完了する。
【００８１】なお、図２６におけるＳ１〜Ｓ３用信号波
形では、隣接層毎に基準電圧に対する極性を反転させた
が、層間極性関係は種々設定可能である。
【００８２】上記駆動方法の前提で、液晶層の電圧保持
特性を補うため補助容量を設ける場合は、図２７に示す
ように、ＬＣ１〜ＬＣ３の各層に対応した補助容量ＣＳ
１〜ＣＳ３を、対応層と並列に、且つ容量同士は直列に
設置する必要がある。
【００８３】一方、三層積層反射型液晶表示素子におけ
る駆動素子及び信号配線は、表示領域確保、製造コスト
低減の観点から、反射電極の直下で一括形成することが
望ましい。この場合、各液晶層に対応する駆動素子の給
電点と画素電極を結ぶため、図２８に示すように、画素
領域脇に垂直導通部を設置する。
【００８４】上記構造の前提で、従来構造のように一回
のプロセスで画像信号配線、垂直導通部用給電パッド、
給電パッドに接続した補助容量電極を同一平面内にパタ
ーニングし、（ゲート配線用等の）別プロセスでパター
ニングした電極との間で容量を形成する構造（例えば図
２９に断面を示す構造（駆動素子と補助容量電極とは紙
面とは別断面で接続しているとする））にすると、その
等価回路は図３０に示すものとなり、前記の等価回路と
は一致しなくなる。この回路構成では、ＬＣ１及びＬＣ
２がフローティング状態に成り得ない（図２９、図３０
の構造ではＣＳ−ＣＯＭで示した補助容量対向電極を共
通化したが、各層独立に設置しても上記事情は変わらな
い）。すなわち、補助容量電極を単純に並置させる構造
では、時分割差分駆動が実現できないという問題があ
る。
【００８５】本実施形態では、上記の問題を解決するた
め、補助容量電極を積層設置する構造を採用する。本構
造の製造には、従来製法に比べ補助容量電極パターニン
グのプロセスが増加する。工程数増加を最小限に抑える
には、フローティング電極化が必須となるＳＷ２給電点
（図２７のＪ２点）及びＳＷ３給電点（図２７のＪ３
点）に各々接続する二枚の電極のみを積層形成すればよ
い。この場合は、ＣＳ１を形成するもう一方の電極は、
ＬＣ１の表示電極（反射電極）で兼ねることになる。た
だし、反射特性制御のため電極に凹凸を導入する場合も
多く、この場合には電極間距離の空間変動により容量値
決定が困難になるので、ＣＳ１も別途設置する方が望ま
しい。このときの断面構造の概念を図３１に示す。結
局、補助容量電極の積層順が対応する画素電極の積層順
と逆である場合に、最小の追加工程数で図２７に示す等
価回路が実現することになる。
【００８６】次に、補助容量の平面配置に関する問題と
その解決方法を説明する。
【００８７】通常、電圧保持機能（容量値確保）の観点
からは、補助容量電極は反射電極直下の一部領域に形成
すれば十分である。ところが、この構造の場合、反射電
極とその直下に設置された導電体（信号配線、電極、垂
直導通部）との間で無視できない値の容量が形成され、
走査期間中に発生する電位変動の度に容量カップリング
による反射電極電位変動が発生する。特に、時分割差分
駆動時には、信号配線電位が複数回切り替わり、従来駆
動に比べ電位変動発生率が高くなる。
【００８８】本発明では、電位変動を抑制するため、補
助容量電極を可能な限り広く形成する。この場合、平面
電極のもつ電位シールド効果によって電極の上下間の電
極によるカップリングは非常に小さくなる。特に、純粋
なシールド効果を狙って、反射電極とＪ２点接続電極と
の間にＪ１点接続電極を設けることも効果的である。さ
らに、積層電極がＪ３点接続電極、Ｊ２点接続電極、Ｊ
１点接続電極又は反射電極の順で面積が広くなるように
し、各補助容量電極によって関連配線を極力被覆するよ
うな平面配置とすることが望ましい。電極面積を特定の
比率で変化させても、電極間隔或いは電極間絶縁膜の比
誘電率を調整することにより、任意の容量値は達成可能
である。
【００８９】補助容量電極による配線被覆の効率を考慮
すると、下層ほど被覆できる信号電極の数が限られるの
で、最上層用画像信号配線Ｓ３を内側に、下位液晶層用
の画像信号配線Ｓ１、Ｓ２を外側に設置することが望ま
しい。要件を満たす補助電極及び信号配線の平面配置例
の透視図を図３２に示す。駆動素子の直上、画像信号配
線と同じ高さに配置された電極群をドットで示した。Ｃ
ＳＥ１〜ＣＳＥ３は補助容量電極である。ＣＳＥ１は最
下層用反射画素電極と兼用してもよいが、エンボス加工
を施す等、反射電極の下面に凹凸があるような場合に
は、別途設ける方が望ましい。補助容量用対向電極はゲ
ート配線と同じ高さかその下に設置されるが、図３２で
は省略している。ＰＡＤ１〜ＰＡＤ３は垂直導通部との
接続電極であり、駆動素子給電部の近傍に設置すると上
部に位置する画素電極への給電の際に損失が少ない。
【００９０】また、最下層用ゲート配線Ｇ１を内側に、
上位液晶層用のゲート配線Ｇ２、Ｇ３を外側にする配置
を採用し、時分割差分駆動方式を併用することで、最下
層用ゲート配線と補助容量対向電極とを兼ねさせること
もできる（図２６に示したように、最下層用ゲートオン
期間と最上層用ゲートオン期間とは重ならない波形設定
が可能なため）。本構成により周辺回路の構成がさらに
単純化される。要件を満たす補助電極及びゲート配線の
下層２層分の平面配置例の透視図を図３３に示した。ゲ
ート配線と同じ高さに配置された補助容量対向電極ＣＳ
−ＣＯＭをドットで示した。
【００９１】なお、本実施形態で用いられる補助容量電
極の形成材料としては、Ａｌ，Ｍｏ，Ｃｒ，Ｔａ，Ｗ等
の金属、或いはそれらの組み合わせによる合金があげら
れる。ＣＳＥ１として、下面の影響を電気的に遮蔽する
機能だけを持たせるなら、この他に有機導電性物質を用
いることもできる。
【００９２】補助容量を形成する層間絶縁膜材料として
は、駆動素子との接合性の良好な材料が望ましい。特
に、駆動素子がＳｉによるトランジスタである場合に
は、窒化物（ＳｉＮｘ）、酸化物（ＳｉＯｘ）が一般的
に用いられる。より高い誘電性（すなわち電場収束効
果）が要求される場合には、ＴａやＴｉの酸化物が用い
られる。より低い誘電性（すなわち電場遮蔽効果）が要
求される場合は、有機物が用いられる。
【００９３】液晶物質としては、フッ素系液晶、シアノ
系液晶、エステル系液晶などがある。電圧無印加時に光
を吸収するモードで表示を行うので、誘電異方性は正で
あることが望ましい。
【００９４】二色性色素分子としては、例えば、以下の
化学式（１）〜（９）に示すイエロー色素、化学式（１
０）〜（１７）に示すマゼンタ色素、化学式（１８）〜
（２１）に示すシアン色素が用いられる。
【００９５】
【化１】
【００９６】
【化２】
【００９７】
【化３】
【００９８】
【化４】
【００９９】
【化５】
【０１００】
【化６】
【０１０１】
【化７】
【０１０２】
【化８】
【０１０３】
【化９】
【０１０４】
【化１０】
【０１０５】
【化１１】
【０１０６】
【化１２】
【０１０７】
【化１３】
【０１０８】
【化１４】
【０１０９】
【化１５】
【０１１０】
【化１６】
【０１１１】
【化１７】
【０１１２】
【化１８】
【０１１３】
【化１９】
【０１１４】
【化２０】
【０１１５】
【化２１】
【０１１６】二色性色素の液晶物質に対する重量比は、
０．０１〜１０％、好ましくは０．１〜５％である。重
量比が小さい場合には、コントラストが十分に向上しな
い。重量比が高すぎる場合には、電圧印加時でも着色が
残り、やはりコントラストが低下する。
【０１１７】バインダー樹脂としては、ポリエチレン
類；塩素化ポリエチレン類；エチレン・酢酸ビニル共重
合体、エチレン・アクリル酸・無水マレイン酸共重合体
等のエチレン共重合体；ポリブタジエン類；ポリエチレ
ンテレフタレート、ポリブチレンテレフタレート、ポリ
エチレンナフタレート等のポリエステル類；ポリプロピ
レン類；ポリイソブチレン類；ポリ塩化ビニル類；ポリ
塩化ビニリデン類；ポリ酢酸ビニル類；ポリビニルアル
コール類；ポリビニルアセタール類；ポリビニルブチラ
ール類；四フッ化エチレン樹脂類；三フッ化塩化エチレ
ン樹脂類；フッ化エチレン・プロピレン樹脂類；フッ化
ビニリデン樹脂類；フッ化ビニル樹脂類；四フッ化エチ
レン・パーフルオロアルコキシエチレン共重合体、四フ
ッ化エチレン・パーフルオロアルキルビニルエーテル共
重合体、四フッ化エチレン・六フッ化プロピレン共重合
体、四フッ化エチレン・エチレン共重合体等の四フッ化
エチレン共重合体；含フッ素ポリベンゾオキサゾール等
のフッ素樹脂類；アクリル樹脂類；ポリメタクリル酸メ
チル等のメタクリル樹脂類；ポリアクリロニトリル類；
アクリロニトリル・ブタジエン・スチレン共重合体等の
アクリロニトリル共重合体；ポリスチレン類；ハロゲン
化ポリスチレン類；スチレン・メタクリル酸共重合体、
スチレン・アクリロニトリル共重合体等のスチレン共重
合体；ポリスチレンスルホン酸ナトリウム、ポリアクリ
ル酸ナトリウム等のイオン性ポリマー；アセタール樹脂
類；ナイロン６６等のポリアミド類；ゼラチン；アラビ
アゴム；ポリカーボネート類；ポリエステルカーボネー
ト類；セルロース系樹脂類；フェノール樹脂類；ユリア
樹脂類；エポキシ樹脂類；不飽和ポリエステル樹脂類；
アルキド樹脂類；メラミン樹脂類；ポリウレタン類；ジ
アリールフタレート樹脂類；ポリフェニレンオキサイド
類；ポリフェニレンスルフィド類；ポリスルフォン類；
ポリフェニルサルフォン類；シリコーン樹脂類；ポリイ
ミド類；ビスマレイミドトリアジン樹脂類；ポリイミド
アミド類；ポリエーテルスルフォン類；ポリメチルペン
テン類；ポリエーテルケトン類；ポリエーテルイミド
類；ポリビニルカルバゾール類；ノルボルネン系非晶質
ポリオレフィン類等の熱可塑性樹脂を用いることができ
る。
【０１１８】マイクロカプセル化技術としては、界面重
合法、ｉｎ ｓｉｔｕ重合法、液中硬化被覆法、水溶液
系からの相分離法、有機溶液系からの相分離法、融解分
散冷却法、気中懸濁法、スプレードライング法等があ
り、記録媒体の用途、形態等に応じて適宜選択すること
ができる。マイクロカプセルの被膜としては、メラミン
樹脂、エポキシ樹脂、尿素樹脂、フェノール樹脂、フラ
ン樹脂等の縮合系ポリマー、スチレン−ジビニルベンゼ
ン共重合体、メチルメタクリレート−ビニルアクリレー
ト共重合体等の三次元架橋ビニルポリマー等の熱硬化性
樹脂や、組成物を分散させるバインダー樹脂として開示
した熱可塑性樹脂を適宜用いることができる。また、上
記の熱硬化性樹脂及び熱可塑性樹脂から選択される二種
以上を用いて、マイクロカプセルを構成する多層の被膜
を形成してもよい。この場合、マイクロカプセルの熱安
定性を向上させる観点から、被膜の最外殻には熱硬化性
樹脂を用いることが好ましい。
【０１１９】以下、本第５実施形態における具体的な例
について説明する。
【０１２０】（実施例１）以下の構造式（２２）で示さ
れるイエロー色のアントラキノン系二色性色素をフッ素
系液晶混合物Ｌｉｘｏｎ−５０３５ＸＸ（チッソ社製
商品名）に溶解させた。
【０１２１】
【化２２】
【０１２２】この液晶組成物を８０重量部、モノマーと
してメチルメタクリレートモノマー３重量部とオクタデ
シルメタクリレートモノマー１１重量部、架橋剤として
ジビニルベンゼンを１重量部を混合溶解した。膜乳化装
置（伊勢化学製）を用い、平均孔径１μｍの親水性多孔
質ガラスチューブにこの混合液を通し、静圧力１．５気
圧を加えて、０．３重量％のポリビニルアルコール水溶
液流の中に押し出し、エマルジョンを得た。５０ｒｐｍ
で攪拌しながら、エマルジョン（液晶組成物）を８５℃
で１時間重合した後、純水とともにイオン交換樹脂製多
孔質管中を通し精製した。得られたイエロー色素入り液
晶マイクロカプセルの形状を顕微鏡で観察したところ、
平均直径６μｍの球形であった。
【０１２３】以下の構造式（２３）で示されるマゼンタ
色のアントラキノン系二色性色素を用いることにより、
同様の工程にて、マゼンタ色素入り液晶マイクロカプセ
ルを作製した。
【０１２４】
【化２３】
【０１２５】以下の構造式（２４）で示されるシアン色
のアントラキノン系二色性色素を用いることにより、同
様の工程にて、シアン色素入り液晶マイクロカプセルを
作製した。
【０１２６】
【化２４】
【０１２７】０．７ｍｍ厚のガラス基板上にＭｏ−Ｔａ
合金を２５０ｎｍ堆積し、これをパターニングして１画
素につき３系統のゲート電極及び補助容量対向電極を、
図３４に示す配置で形成した。
【０１２８】この上にゲート絶縁膜としてＳｉＯx を３
００ｎｍ、ＳｉＮx を５０ｎｍそれぞれ堆積した後、連
続して活性層のａ−Ｓｉを５０ｎｍ、チャネル保護膜と
してＳｉＮx を２００ｎｍ、それぞれ堆積した。チャネ
ル保護膜を島状にエッチング形成した後、オーミックコ
ンタクト層としてのｎ+ ａ−Ｓｉを５０ｎｍ堆積し、ａ
−Ｓｉ及びｎ+ ａ−Ｓｉを島状にエッチングし、１画素
につき３系統のチャネルを、図３５の位置に形成した。
その後、ゲート電極の取り出し部のゲート絶縁膜を除去
した。
【０１２９】続いて、Ｃｒ、Ａｌをそれぞれ５０ｎｍ、
３００ｎｍ堆積し、これをパターニングした。これによ
り、３系統の信号電極とそれにつながるドレイン電極を
対応するチャネルの片側に、第１の系統のチャネルのも
う片側には第１の系統のソース電極とそれにつながる第
１の系統の接続パッド電極を、第２の系統のチャネルの
もう片側には第２の系統のソース電極とそれにつながる
第２の系統の接続パッド電極を、第３の系統のチャネル
のもう片側には第３の系統のソース電極とそれにつなが
る第３の系統の垂直導通部接続パッド電極及び第３の系
統の補助容量電極を、それぞれ形成した（図３６）。
【０１３０】信号電極をマスクとして、ソース−ドレイ
ン間のｎ+ ａ−Ｓｉをチャネル保護膜に対して選択的に
エッチング除去した。ＳｉＮx を３００ｎｍ堆積し、第
１及び第２の系統の接続パッド電極上、第３の系統の垂
直導通部接続パッド電極上、マトリクス状電極群の端部
パッド電極上及びソース電極上のＳｉＮx をエッチング
除去した。Ｍｏを３００ｎｍ堆積し、これをパターニン
グして、第２の系統の垂直導通部接続パッド電極及び第
BR>２の系統の補助容量電極を、第２の系統の接続パッ
ド電極とつながるように形成した（図３７）。
【０１３１】ＳｉＮx を４００ｎｍ堆積し、第１の系統
の接続パッド電極上、第２及び第３の系統の垂直導通部
接続パッド電極上、マトリクス状電極群の端部パッド電
極上及びソース電極上のＳｉＮx をエッチング除去し
た。Ｍｏを３００ｎｍ堆積し、これをパターニングし
て、第１の系統の垂直導通部接続パッド電極及び第一の
系統の補助容量電極を、第１の系統の接続パッド電極と
つながるように形成した（図３８）。
【０１３２】ＳｉＮx を２００ｎｍ堆積し、第１から第
３までの系統の垂直導通部接続パッド電極上、マトリク
ス状電極群の端部パッド電極上及びソース電極上のＳｉ
Ｎxをエッチング除去した。この上に反射板形成下地層
としてのポリイミド１μｍを成膜し、第１から第３まで
の系統の垂直導通部接続パッド電極上をエッチング除去
した。この表面に、型押しによりディンプル加工を施し
た後、Ａｌを２００ｎｍ成膜し、反射画素電極をパター
ニングした。
【０１３３】疎水性導電ペーストにより、第１の系統の
垂直導通部接続パッド電極と反射画素電極とを接続し、
同時に第２の系統の垂直導通部接続パッド電極上には高
さ１０μｍの第１の電極柱を、第３の系統の垂直導通部
接続パッド電極上には高さ２２μｍの第２の電極柱を、
それぞれ形成した。
【０１３４】この上に、上記イエロー色素入り液晶マイ
クロカプセル延伸膜をスクリーン印刷法にて塗布し、イ
エロー調光層を形成した。
【０１３５】上記第２層膜上に、保護膜として、液晶マ
イクロカプセル膜には親和性を示し（接触角５度未
満）、電極柱には親和性を示さない（接触角５０度
超）、ヒドロキシメチエチルセルロース水溶液をスリッ
トコートし、液晶マイクロカプセルのガラス転移温度以
下の１２０℃にて乾燥した。さらに、この積層膜全体に
空気雰囲気中でアニールを施し、保護膜の表面を疎水化
するとともに、液晶マイクロカプセルと基板との密着性
を促進した。この上に、保護膜及び電極柱に親和性を示
す疎水性のＩＴＯフィラー分散液（ポリエステルのトル
エン溶液）を電極形状に選択的に塗布し、常温、窒素雰
囲気下で乾燥の後、中心波長１４７ｎｍの紫外光を照射
して硬化と導電性の付与とを同時に行い、上記第１の電
極柱上部との電気的接続を確保した。
【０１３６】続いて、上記工程の繰り返しにより、シア
ン色素入り液晶マイクロカプセルから成るシアン調光
層、保護膜を順に形成し、空気雰囲気中でアニールを施
し、保護膜の全表面を疎水化するとともに、液晶マイク
ロカプセルと基板との密着性を促進した。この上に、保
護膜及び電極柱に親和性を示す疎水性のＩＴＯフィラー
分散液（ポリエステルのトルエン溶液）を電極形状に選
択的に塗布し、常温、窒素雰囲気下で乾燥の後、中心波
長１４７ｎｍの紫外光を照射して硬化と導電性の付与と
を同時に行い、上記第２の電極柱上部との電気的接続を
確保した。
【０１３７】最後に、マゼンタ色素入り液晶マイクロカ
プセルから成るマゼンタ調光層、保護膜を同様の工程に
て順に形成し、最上部に透明電極が形成されたガラス基
板を加熱、圧着して、図３１に示すような断面構造の三
層積層型液晶表示素子を作製した。
【０１３８】この液晶表示素子の画素部を顕微鏡で観察
したところ、三つの調光層全てに関し、カプセル破損は
なく、液晶分子の配向は基板に対してほぼ平行であっ
た。また、この液晶表示素子は中間基板を有さないた
め、積層構造で生じる視差や液晶マイクロカプセル内の
液晶の配向不良も無かった。ＴＡＢによりドライバＩＣ
を実装し、図２６に示すタイミングチャートに従って、
三層間に最大信号振幅５Ｖの交流電圧を独立に印加する
ことにより、白黒コントラスト比５：１が得られ、色調
も良好な６４階調のカラー表示が可能であった。
【０１３９】（実施例２）（実施例１）と同様の製法に
より、平均粒径６μｍの球形のイエロー、マゼンタ、シ
アンの各色素入り液晶マイクロカプセルを各々作製し
た。
【０１４０】０．７ｍｍ厚のガラス基板上に、Ｍｏ−Ｔ
ａ合金を２５０ｎｍ堆積し、これをパターニングして１
画素につき３系統のゲート電極を形成した。この際、第
１の系統のゲート電極を補助容量対向電極とするため、
図３３中に示した下層の形状に形成した。
【０１４１】以下、（実施例１）と同様の製造工程によ
り、ガラス基板直上２層の配線形状が図３３の配置であ
ることを除き、（実施例１）と同様の断面構造を有する
３層積層型液晶表示素子を作製した。
【０１４２】ＴＡＢによりドライバＩＣを実装し、図２
６に示すタイミングチャートに従って、３層間に最大信
号振幅５Ｖの交流電圧を独立に印加することにより、白
黒コントラスト比５：１が得られ、色調も良好な６４階
調のカラー表示が可能であった。
【０１４３】（実施例３）１画素につき３系統のＴＦＴ
及びその配線を形成する方法は、（実施例１）と同様で
ある。
【０１４４】この上に反射板形成下地層としてのポリイ
ミドを１μｍ成膜し、第１から第３までの系統の垂直導
電部接続パッド電極上をエッチング除去した。この表面
に型押しによりディンプル加工を施した後、Ａｌを２０
０ｎｍ成膜し、反射画素電極兼対向電極をパターニング
した。
【０１４５】第１の系統の垂直導電部接続パッド電極上
には高さ３４μｍの第１の電極柱を、第２の系統の垂直
導電部接続パッド電極上には高さ２２μｍの第２の電極
柱を、第３の系統の垂直導電部接続パッド電極上には高
さ１０μｍの第３の電極柱を、それぞれ形成した。
【０１４６】（実施例１）と同様の製造工程により、こ
の上にイエロー色素入り液晶マイクロカプセルからなる
イエロー調光層を形成し、第３の電極柱上部との電気的
接続を確保した。同様に、シアン色素入り液晶マイクロ
カプセルからなるシアン調光層を形成し、第２の電極柱
上部との電気的接続を確保した。同様に、マゼンタ色素
入り液晶マイクロカプセルからなるマゼンタ調光層を形
成し、第１の電極柱上部との電気的接続を確保した。
【０１４７】最上部にガラス基板を加熱圧着して、図３
９に示す断面構造の三層積層型液晶表示素子を作製し
た。ＴＡＢによりドライバＩＣを実装し、図２６に示す
タイミングチャートにしたがって、三層間に最大信号振
幅５Ｖの交流電圧を独立に印加することにより、白黒コ
ントラスト５：１が得られ、色調も良好な６４階調のカ
ラー表示が可能であった。
【０１４８】（比較例１）（実施例１）と同様の製法に
より、平均粒径６μｍの球形のイエロー、マゼンタ、シ
アンの各色素入り液晶マイクロカプセルを各々作製し
た。３系統の駆動素子付き下側基板は、以下の要領にて
作製した。
【０１４９】３系統のチャネル形成工程とそれに続くゲ
ート絶縁膜除去工程までは、（実施例１）と同様であ
る。ただし、ゲート電極及びチャネルの平面配置は図４
０のようにした。
【０１５０】Ｃｒ、Ａｌをそれぞれ５０ｎｍ、３００ｎ
ｍ堆積し、これをパターニングして、３系統の信号電極
とそれにつながるドレイン電極を対応するチャネルの片
側に、３系統のソース電極とそれにつながる垂直導通部
接続パッド電極及び補助容量電極を対応するチャネルの
もう片側に、それぞれ形成した（図４１）。
【０１５１】信号電極をマスクとしてソース−ドレイン
間のｎ+ ａ−Ｓｉをチャネル保護膜に対して選択的にエ
ッチング除去した。ＳｉＮx を２００ｎｍ堆積し、３系
統の垂直導通部接続パッド電極上、マトリクス状電極群
の端部パッド電極上及びソース電極上のＳｉＮx をエッ
チング除去した。この上に反射板形成下地層としてのポ
リイミド２μｍを成膜し、３系統の垂直導通部接続パッ
ド電極上をエッチング除去した。この表面に、型押しに
よりディンプル加工を施した後、Ａｌを２００ｎｍ成膜
し、反射画素電極をパターニングした。
【０１５２】この上に、（実施例１）と同様の素子組み
立て工程により、図２９に示す断面構造の三層積層型液
晶表示素子を作製した。
【０１５３】ＴＡＢによりドライバＩＣを実装し、図２
６に示すタイミングチャートに従って、３層間に最大信
号振幅５Ｖの交流電圧を独立に印加したところ、白黒コ
ントラスト比は５：１であったが、カラー表示時の色調
が黄色味を帯びたり、逆に青味を帯びたりして一定せ
ず、色再現性に問題があった。
【０１５４】以上、本発明の実施形態について説明した
が、本発明はこれらの実施形態に限定されるものではな
く、その趣旨を逸脱しない範囲内において種々変形して
実施することが可能である。
【０１５５】
【発明の効果】本発明によれば、シールド電極の接続や
電圧印加の仕方を改善したことにより、下部領域に走査
線や信号線等があっても画素電極とこれらとの間のカッ
プリングを効果的に抑制することが可能となり、表示性
能に優れた液晶表示装置を得ることができる。
【０１５６】また、本発明によれば、画素電極と補助容
量電極とのそれぞれの積層順を互いに逆順にしたことに
より、画素電極に対するカップリングの影響を最小に抑
えることが可能となり、表示性能に優れた液晶表示装置
を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の基本的な概念構成を
示した図。
【図２】図１の基本的な概念構成のより具体的な概念構
成を示した図。
【図３】図１の基本的な概念構成のより具体的な概念構
成を示した図。
【図４】図１の基本的な概念構成のより具体的な概念構
成を示した図。
【図５】図１の基本的な概念構成のより具体的な概念構
成を示した図。
【図６】本発明の第１の実施形態の一例についてその等
価回路を示した図。
【図７】本発明の第１の実施形態の一例についてその駆
動回路構成を示した図。
【図８】図７における信号線ドライバーについて示した
図。
【図９】本発明の第１の実施形態の一例について各部の
信号波形を示した図。
【図１０】本発明の第１の実施形態の一例についてアレ
イ基板の平面的構成について示した図。
【図１１】本発明の第１の実施形態の一例についてアレ
イ基板の平面的構成について示した図。
【図１２】本発明の第１の実施形態の一例についてアレ
イ基板の断面構成について示した図。
【図１３】本発明の第１の実施形態の変形例についてそ
の等価回路を示した図。
【図１４】本発明の第１の実施形態の変形例についてそ
の駆動回路構成を示した図。
【図１５】本発明の第２の実施形態の一例についてその
等価回路を示した図。
【図１６】本発明の第２の実施形態の一例についてアレ
イ基板の平面的構成について示した図。
【図１７】本発明の第２の実施形態の一例についてその
駆動回路構成を示した図。
【図１８】図１７における信号線ドライバーについて示
した図。
【図１９】本発明の第３の実施形態の一例についてアレ
イ基板の平面的構成について示した図。
【図２０】本発明の第３の実施形態の一例についてアレ
イ基板の断面構成について示した図。
【図２１】各部の容量カップリングの計算に用いる等価
回路を示した図。
【図２２】本発明の第４の実施形態の基本的な概念構成
を示した図。
【図２３】本発明の第４の実施形態の一例についてその
等価回路を示した図。
【図２４】本発明の第４の実施形態の他の例についてそ
の等価回路を示した図。
【図２５】時分割差分駆動方式の液晶表示素子の等価回
路を示した図。
【図２６】時分割差分駆動方式における各部の駆動波形
を示した図。
【図２７】本発明の第５の実施形態の一例についてその
等価回路を示した図。
【図２８】積層型液晶表示素子の断面構成について示し
た図。
【図２９】従来技術に係る積層型液晶表示素子の断面構
成について示した図。
【図３０】従来技術に係る積層型液晶表示素子の等価回
路を示した図。
【図３１】本発明の第５の実施形態の一例についてその
断面構成を示した図。
【図３２】本発明の第５の実施形態の一例についてその
平面構成を示した図。
【図３３】本発明の第５の実施形態の他の例についてそ
の平面構成を示した図。
【図３４】本発明の第５の実施形態の一例についてその
製造過程の一部を示した図。
【図３５】本発明の第５の実施形態の一例についてその
製造過程の一部を示した図。
【図３６】本発明の第５の実施形態の一例についてその
製造過程の一部を示した図。
【図３７】本発明の第５の実施形態の一例についてその
製造過程の一部を示した図。
【図３８】本発明の第５の実施形態の一例についてその
製造過程の一部を示した図。
【図３９】本発明の第５の実施形態の他の例についてそ
の断面構成を示した図。
【図４０】本発明の第５の実施形態の比較例について示
した図。
【図４１】本発明の第５の実施形態の比較例について示
した図。
【符号の説明】
ＳＰ１〜ＳＰ３…サブ画素 ＬＣ１〜ＬＣ３…液晶層 Ｐ１〜Ｐ３…画素電極 ＰＳ、ＰＳｍｎ…シールド電極 ＣＯＭ…対向電極 ＳＷ１〜ＳＷ３…スイッチ ＬＩＮＥ…配線 ＣＳ１〜ＣＳ３…補助容量 Ｔｒ１〜Ｔｒ５…薄膜トランジスタ Ｇｎ、Ｇ１〜Ｇ３…ゲート線 Ｓｉｇｍ、Ｓ１〜Ｓ３…信号線 Ｊ１〜Ｊ３…給電点 ＣＳＥ１〜ＣＳＥ３…補助容量電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1343 G02F 1/1347 G02F 1/1368

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】交互に積層された複数の画素電極及び複数
    の液晶層と、最下層の画素電極よりも下層側に設けられ
    たシールド電極と、このシールド電極に最上層の画素電
    極に供給する電圧に対応した電圧を供給する手段とを有
    することを特徴とする液晶表示装置。
  2. 【請求項２】前記シールド電極に最上層の画素電極に供
    給する電圧に対応した電圧を供給する手段は、該シール
    ド電極と最上層の画素電極とを電気的に短絡する手段で
    あることを特徴とする請求項１に記載の液晶表示装置。
  3. 【請求項３】交互に積層された複数の画素電極及び複数
    の液晶層と、最下層の画素電極よりも下層側に設けられ
    たシールド電極と、前記各画素電極に電圧を供給して最
    上層の液晶層以外の各液晶層に所望の電圧を印加する第
    １の制御手段と、この第１の制御手段によって最上層の
    液晶層以外の各液晶層に所望の電圧を印加した後に、最
    上層の画素電極以外の画素電極をフローティング状態に
    するとともに、最上層の画素電極に電圧を供給して最上
    層の液晶層に所望の電圧を印加し、且つ前記シールド電
    極に最上層の画素電極に供給する電圧に対応した電圧を
    供給する第２の制御手段とを有することを特徴とする液
    晶表示装置。
  4. 【請求項４】交互に積層された複数の画素電極及び複数
    の液晶層と、最下層の画素電極よりも下層側に設けられ
    たシールド電極と、前記各画素電極に電圧を供給して最
    下層の液晶層以外の各液晶層に所望の電圧を印加する第
    １の制御手段と、この第１の制御手段によって最下層の
    液晶層以外の各液晶層に所望の電圧を印加した後に、最
    下層の画素電極以外の画素電極をフローティング状態に
    するとともに、最下層の画素電極及びシールド電極にそ
    れぞれ電圧を供給して最下層の液晶層に所望の電圧を印
    加する第２の制御手段とを有することを特徴とする液晶
    表示装置。
  5. 【請求項５】交互に積層された複数の画素電極及び複数
    の液晶層と、これら複数の液晶層と並列に且つ最下層の
    液晶層よりも下層側に設けられた複数の補助容量の電極
    をなし、対応する電圧が供給される画素電極の積層順と
    逆順に積層された複数の補助容量電極とを有することを
    特徴とする液晶表示装置。
  6. 【請求項６】交互に積層された複数の画素電極及び複数
    の液晶層と、これら複数の液晶層と並列に且つ最下層の
    液晶層よりも下層側に設けられた複数の補助容量の電極
    をなし、対応する電圧が供給される画素電極の積層順と
    逆順に積層された複数の補助容量電極と、前記各画素電
    極及び対応する補助容量電極に電圧を供給して最上層の
    液晶層以外の各液晶層に所望の電圧を印加する第１の制
    御手段と、この第１の制御手段によって最上層の液晶層
    以外の各液晶層に所望の電圧を印加した後に、最上層の
    画素電極以外の画素電極をフローティング状態にすると
    ともに、最上層の画素電極及び対応する補助容量電極に
    電圧を供給して最上層の液晶層に所望の電圧を印加する
    第２の制御手段とを有することを特徴とする液晶表示装
    置。
  7. 【請求項７】交互に積層された複数の画素電極及び複数
    の液晶層と、これら複数の液晶層と並列に且つ最下層の
    液晶層よりも下層側に設けられた複数の補助容量の電極
    をなし、対応する電圧が供給される画素電極の積層順と
    逆順に積層された複数の補助容量電極と、前記各画素電
    極及び対応する補助容量電極に電圧を供給して最下層の
    液晶層以外の各液晶層に所望の電圧を印加する第１の制
    御手段と、この第１の制御手段によって最下層の液晶層
    以外の各液晶層に所望の電圧を印加した後に、最下層の
    画素電極以外の画素電極をフローティング状態にすると
    ともに、最下層の画素電極及び対応する補助容量電極に
    電圧を供給して最下層の液晶層に所望の電圧を印加する
    第２の制御手段とを有することを特徴とする液晶表示装
    置。
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