JP3313671B2 - デジタル制御型発振回路 - Google Patents
デジタル制御型発振回路Info
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- 230000010355 oscillation Effects 0.000 claims description 75
- 239000003990 capacitor Substances 0.000 claims description 8
- 239000000919 ceramic Substances 0.000 claims description 3
- 238000000034 method Methods 0.000 claims description 3
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 239000010453 quartz Substances 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 1
- 230000007423 decrease Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
- H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
- H03B5/36—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device
- H03B5/364—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device the amplifier comprising field effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B2201/00—Aspects of oscillators relating to varying the frequency of the oscillations
- H03B2201/02—Varying the frequency of the oscillations by electronic means
- H03B2201/025—Varying the frequency of the oscillations by electronic means the means being an electronic switch for switching in or out oscillator elements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J2200/00—Indexing scheme relating to tuning resonant circuits and selecting resonant circuits
- H03J2200/10—Tuning of a resonator by means of digitally controlled capacitor bank
Description
【０００１】
【発明の属する技術分野】本発明は、振動素子と容量素
子を備え、デジタル信号を用いて容量素子の容量を変更
すると発振周波数が変化するデジタル制御型発振回路に
関する。
子を備え、デジタル信号を用いて容量素子の容量を変更
すると発振周波数が変化するデジタル制御型発振回路に
関する。
【０００２】
【従来の技術】振動素子を利用した発振回路は、発振周
波数の精度及び安定度が高い。振動素子は、水晶振動子
又はセラミック振動子である。振動素子には、負荷が必
要である。この負荷には、容量素子が利用される。この
発振回路は、容量素子の容量を変更すると発振周波数が
変化する。
波数の精度及び安定度が高い。振動素子は、水晶振動子
又はセラミック振動子である。振動素子には、負荷が必
要である。この負荷には、容量素子が利用される。この
発振回路は、容量素子の容量を変更すると発振周波数が
変化する。
【０００３】発振回路を一定の製造工程で製造しても、
発振回路の発振周波数にバラツキが生じる。発振周波数
が許容範囲を外れた場合、発振周波数は、容量素子の容
量を変更して許容範囲に収められる。
発振回路の発振周波数にバラツキが生じる。発振周波数
が許容範囲を外れた場合、発振周波数は、容量素子の容
量を変更して許容範囲に収められる。
【０００４】容量素子の容量を変更して発振周波数を調
整する発振回路は、特開昭57-132406号及び特開平5-218
738号に開示されている。特開昭57-132406号には、圧電
振動子の特性に応じて容量素子の容量を変更する技術が
開示されている。特開平5-218738号には、温度変化に応
じて容量素子の容量を変更する技術が開示されている。
整する発振回路は、特開昭57-132406号及び特開平5-218
738号に開示されている。特開昭57-132406号には、圧電
振動子の特性に応じて容量素子の容量を変更する技術が
開示されている。特開平5-218738号には、温度変化に応
じて容量素子の容量を変更する技術が開示されている。
【０００５】図８は、従来の発振回路を示す。図に示し
た発振回路は、振動素子１と、基本容量素子群２と、追
加容量素子群３と、増幅器４と、第１抵抗１５と、第２
抵抗１６からなる。基本容量素子群２は、第１基本容量
素子５と、第２基本容量素子６とからなる。追加容量素
子群３は、容量素子７と、スイッチ８とからなる。増幅
回路４は、トランジスタ９と定電流源１０とからなる。
た発振回路は、振動素子１と、基本容量素子群２と、追
加容量素子群３と、増幅器４と、第１抵抗１５と、第２
抵抗１６からなる。基本容量素子群２は、第１基本容量
素子５と、第２基本容量素子６とからなる。追加容量素
子群３は、容量素子７と、スイッチ８とからなる。増幅
回路４は、トランジスタ９と定電流源１０とからなる。
【０００６】振動素子１の一端は、第１電位線１１に接
続されている。振動素子１の他端は、第２電位線１２に
接続されている。基本容量素子５の一端は、第１電位線
１１に接続されている。第１基本容量素子５の他端は、
接続点１３を介して第２基本容量素子６の一端に接続さ
れている。第２基本容量素子６の他端は、第２電位線１
２に接続されている。追加容量素子７の一端は、スイッ
チ８を介して第１電位線１１に接続されている。追加容
量素子７の他端は、第２電位線に接続されている。
続されている。振動素子１の他端は、第２電位線１２に
接続されている。基本容量素子５の一端は、第１電位線
１１に接続されている。第１基本容量素子５の他端は、
接続点１３を介して第２基本容量素子６の一端に接続さ
れている。第２基本容量素子６の他端は、第２電位線１
２に接続されている。追加容量素子７の一端は、スイッ
チ８を介して第１電位線１１に接続されている。追加容
量素子７の他端は、第２電位線に接続されている。
【０００７】トランジスタ９のドレインには、ドレイン
電圧VDDが印加されている。トランジスタ９のゲート
は、第１電位線１１に接続されている。トランジスタ９
のソースは、定電流源１０の入力側及び接続点１３に接
続されている。定電流源１０の出力側は、第２電位線１
２に接続されている。第１抵抗１５の一端には、ドレイ
ン電圧VDDが印加されている。第１抵抗１５の他端は、
第１電位線１１に接続されている。第２抵抗１５の一端
は、第１電位線１１に接続されている。第２抵抗１５の
他端は、第２電位線１２に接続されている。
電圧VDDが印加されている。トランジスタ９のゲート
は、第１電位線１１に接続されている。トランジスタ９
のソースは、定電流源１０の入力側及び接続点１３に接
続されている。定電流源１０の出力側は、第２電位線１
２に接続されている。第１抵抗１５の一端には、ドレイ
ン電圧VDDが印加されている。第１抵抗１５の他端は、
第１電位線１１に接続されている。第２抵抗１５の一端
は、第１電位線１１に接続されている。第２抵抗１５の
他端は、第２電位線１２に接続されている。
【０００８】第１抵抗１５と第２抵抗１６は、ドレイン
電圧VDDと第２電位線１５の間の電位を分圧する。第１
電位線１１には、第１抵抗１５と第２抵抗１６で分圧し
た電位が発生する。第２電位線１２には、接地電位が発
生する。
電圧VDDと第２電位線１５の間の電位を分圧する。第１
電位線１１には、第１抵抗１５と第２抵抗１６で分圧し
た電位が発生する。第２電位線１２には、接地電位が発
生する。
【０００９】トランジスタ９のゲートは、増幅回路４の
入力である。トランジスタ９のソースは、増幅回路４の
出力である。増幅回路４の入力電圧はＶＡである。増幅
回路４の出力電圧はＶＢである。振動素子１と基本容量
素子群２と追加容量素子群３と増幅回路４は、帰還回路
を形成している。この帰還回路の利得は、電圧VAと電圧
VBの比で表される。
入力である。トランジスタ９のソースは、増幅回路４の
出力である。増幅回路４の入力電圧はＶＡである。増幅
回路４の出力電圧はＶＢである。振動素子１と基本容量
素子群２と追加容量素子群３と増幅回路４は、帰還回路
を形成している。この帰還回路の利得は、電圧VAと電圧
VBの比で表される。
【００１０】図９に従来の発振回路に係る等価回路を示
す。帰還回路の利得は、電圧VAと電圧VBの比で表され
る。電圧VBが一定であれば、電圧VAの値は、追加容量素
子７の容量Ｃ３と基本容量素子５の容量Ｃ１の比で決定
される。その利得は、VA/VB=C1/(C1+C3)で表される。こ
の式は、容量Ｃ３の値が増大すると利得が低下し、容量
Ｃ３の値が減少すると利得が上昇することを表してい
る。
す。帰還回路の利得は、電圧VAと電圧VBの比で表され
る。電圧VBが一定であれば、電圧VAの値は、追加容量素
子７の容量Ｃ３と基本容量素子５の容量Ｃ１の比で決定
される。その利得は、VA/VB=C1/(C1+C3)で表される。こ
の式は、容量Ｃ３の値が増大すると利得が低下し、容量
Ｃ３の値が減少すると利得が上昇することを表してい
る。
【００１１】
【発明が解決しようとする課題】発振回路の発振状態
は、帰還回路の利得を"１"以上に設定すると安定する。
帰還回路の利得が"１"未満になると、発振回路の発振状
態が不安定になる。発振回路の発振状態が不安定になる
と、最悪の場合、発振回路の発振が停止する。このよう
な事態を回避するため、容量素子の容量値の変更は、帰
還回路の利得が"１"以上に保たれる範囲に制限されてい
る。
は、帰還回路の利得を"１"以上に設定すると安定する。
帰還回路の利得が"１"未満になると、発振回路の発振状
態が不安定になる。発振回路の発振状態が不安定になる
と、最悪の場合、発振回路の発振が停止する。このよう
な事態を回避するため、容量素子の容量値の変更は、帰
還回路の利得が"１"以上に保たれる範囲に制限されてい
る。
【００１２】容量素子の容量値の変更幅に制限がある
と、負荷容量を変更しても所定の発振周波数を得られな
い、という事態が発生する。これは、製造バラツキが大
きい場合に発生する。所定の発振周波数が得られない発
振回路は、歩留まり悪化の原因となる。
と、負荷容量を変更しても所定の発振周波数を得られな
い、という事態が発生する。これは、製造バラツキが大
きい場合に発生する。所定の発振周波数が得られない発
振回路は、歩留まり悪化の原因となる。
【００１３】本発明の目的は、容量素子の容量値の変更
幅が広いデジタル制御型発振回路を提供することにあ
る。
幅が広いデジタル制御型発振回路を提供することにあ
る。
【００１４】
【課題を解決するための手段】本発明によるデジタル制
御型発振回路は、一端が第１電位線（３３）に結合さ
れ、且つ、他端が第２電位線（３４）に結合された振動
素子（２１）と、一端が前記第１電位線（３３）に結合
された第１基本容量素子（２５）と、他端が前記第２電
位線（３４）に結合された第２基本容量素子（２６）を
備える基本容量素子群（２２）と、前記第１基本容量素
子（２５）の他端と前記第２基本容量素子（２６）の一
端が第１接続点（３５）を介して接続され、一端が前記
第１電位線（３３）に結合された第１追加容量素子（２
７）と、他端が前記第２電位線（３４）に結合された第
２追加容量素子（２８）を備える追加容量素子群（２
３）と、前記第１追加容量素子（２７）の他端と前記第
２追加容量素子（２８）の一端が第２接続点（３６）を
介して接続され、前記第１追加容量素子（２７）と前記
第１電位線（３３）との結合を断続する第１スイッチ
（２９）と、前記第１接続点（３５）と前記第２接続点
（３６）の接続を断続する第２スイッチ（３０）とから
なり、前記第１基本容量素子（２５）と前記第２基本容
量素子（２６）の容量（Ｃ１，Ｃ２）の比と前記第１追
加容量素子（２７）と前記第２追加容量素子（２８）の
容量（Ｃ５，Ｃ６）の比が適正化される。
御型発振回路は、一端が第１電位線（３３）に結合さ
れ、且つ、他端が第２電位線（３４）に結合された振動
素子（２１）と、一端が前記第１電位線（３３）に結合
された第１基本容量素子（２５）と、他端が前記第２電
位線（３４）に結合された第２基本容量素子（２６）を
備える基本容量素子群（２２）と、前記第１基本容量素
子（２５）の他端と前記第２基本容量素子（２６）の一
端が第１接続点（３５）を介して接続され、一端が前記
第１電位線（３３）に結合された第１追加容量素子（２
７）と、他端が前記第２電位線（３４）に結合された第
２追加容量素子（２８）を備える追加容量素子群（２
３）と、前記第１追加容量素子（２７）の他端と前記第
２追加容量素子（２８）の一端が第２接続点（３６）を
介して接続され、前記第１追加容量素子（２７）と前記
第１電位線（３３）との結合を断続する第１スイッチ
（２９）と、前記第１接続点（３５）と前記第２接続点
（３６）の接続を断続する第２スイッチ（３０）とから
なり、前記第１基本容量素子（２５）と前記第２基本容
量素子（２６）の容量（Ｃ１，Ｃ２）の比と前記第１追
加容量素子（２７）と前記第２追加容量素子（２８）の
容量（Ｃ５，Ｃ６）の比が適正化される。
【００１５】本発明によるデジタル制御型発振回路は、
前記第１基本容量素子（２５）と前記第２基本容量素子
（２６）の容量（Ｃ１，Ｃ２）の比率と、前記第１追加
容量素子（２７）と前記第２追加容量素子（２８）の容
量（Ｃ５，Ｃ６）の比率が等しい。
前記第１基本容量素子（２５）と前記第２基本容量素子
（２６）の容量（Ｃ１，Ｃ２）の比率と、前記第１追加
容量素子（２７）と前記第２追加容量素子（２８）の容
量（Ｃ５，Ｃ６）の比率が等しい。
【００１６】本発明によるデジタル制御型発振回路は、
複数の前記追加容量素子群（２３，23-1〜23-n、２３，
50-1〜50-n）を備える。
複数の前記追加容量素子群（２３，23-1〜23-n、２３，
50-1〜50-n）を備える。
【００１７】本発明によるデジタル制御型発振回路は、
前記第１スイッチ（２９）と前記第２スイッチ（３０）
が同期してオンオフする。
前記第１スイッチ（２９）と前記第２スイッチ（３０）
が同期してオンオフする。
【００１８】本発明によるデジタル制御型発振回路は、
基本容量素子群（２２）に代えて複数の追加容量素子群
（２３）を備える。
基本容量素子群（２２）に代えて複数の追加容量素子群
（２３）を備える。
【００１９】本発明によるデジタル制御型発振回路は、
振動素子（２１）が、水晶振動子であるデジタル制御型
発振回路。
振動素子（２１）が、水晶振動子であるデジタル制御型
発振回路。
【００２０】本発明によるデジタル制御型発振回路は、
振動素子（２１）が、セラミック振動子である。
振動素子（２１）が、セラミック振動子である。
【００２１】本発明によるデジタル制御型発振回路は、
第１追加容量素子（２７）の容量（Ｃ５）が第１基本容
量素子（２５）の容量（Ｃ１）の２ｎ倍に設定され、第
２追加容量素子２８の容量（Ｃ６）が第２基本容量素子
（２６）の容量（Ｃ２）の２ ｎ倍に設定される。
第１追加容量素子（２７）の容量（Ｃ５）が第１基本容
量素子（２５）の容量（Ｃ１）の２ｎ倍に設定され、第
２追加容量素子２８の容量（Ｃ６）が第２基本容量素子
（２６）の容量（Ｃ２）の２ ｎ倍に設定される。
【００２２】
【発明の実施の形態】図１は、本発明によるデジタル制
御型発振回路の実施の形態を示している。発振回路２０
は、図１に示されるように、振動素子２１と、基本容量
素子群２２と、追加容量素子群２３と、増幅器２４とか
らなる。基本容量素子群２２は、第１基本容量素子２５
と、第２基本容量素子２６と、第１抵抗３８と、第２抵
抗３９からなる。追加容量素子群１３は、第１追加容量
素子２７と、第２追加容量素子２８と、スイッチ２９，
３０とからなる。増幅回路２４は、トランジスタ３１と
定電流源３２とからなる。
御型発振回路の実施の形態を示している。発振回路２０
は、図１に示されるように、振動素子２１と、基本容量
素子群２２と、追加容量素子群２３と、増幅器２４とか
らなる。基本容量素子群２２は、第１基本容量素子２５
と、第２基本容量素子２６と、第１抵抗３８と、第２抵
抗３９からなる。追加容量素子群１３は、第１追加容量
素子２７と、第２追加容量素子２８と、スイッチ２９，
３０とからなる。増幅回路２４は、トランジスタ３１と
定電流源３２とからなる。
【００２３】振動素子２１の一端は、第１電位線３３に
接続されている。振動素子２１の他端は、第２電位線３
４に接続されている。基本容量素子２５の一端は、第１
電位線３３に接続されている。第１基本容量素子２５の
他端は、第１接続点３５を介して第２基本容量素子２６
の一端に接続されている。第２基本容量素子２６の他端
は、第２電位線３４に接続されている。追加容量素子２
７の一端は、スイッチ２９を介して第１電位線３３に接
続されている。追加容量素子２７の他端は、第２接続点
３６を介して第２追加容量素子２８の一端に接続されて
いる。第２追加容量素子２８の他端は、第２電位線３４
に接続されている。第１接続点３５と第２接続点３６
は、スイッチ３０を介して接続されている。
接続されている。振動素子２１の他端は、第２電位線３
４に接続されている。基本容量素子２５の一端は、第１
電位線３３に接続されている。第１基本容量素子２５の
他端は、第１接続点３５を介して第２基本容量素子２６
の一端に接続されている。第２基本容量素子２６の他端
は、第２電位線３４に接続されている。追加容量素子２
７の一端は、スイッチ２９を介して第１電位線３３に接
続されている。追加容量素子２７の他端は、第２接続点
３６を介して第２追加容量素子２８の一端に接続されて
いる。第２追加容量素子２８の他端は、第２電位線３４
に接続されている。第１接続点３５と第２接続点３６
は、スイッチ３０を介して接続されている。
【００２４】トランジスタ３１のドレインには、ドレイ
ン電圧VDDが印加されている。トランジスタ３１のゲー
トは、第１電位線３３に接続されている。トランジスタ
３１のソースは、第３接続点３７を介して定電流源３２
の入力側に接続されている。定電流源３２の出力側は、
第２電位線３４に接続されている。第３接続点３７は、
第１接続点３５に接続されている。第２抵抗３８の一端
は、第１電位線３３に接続されている。第２抵抗３９の
他端は、第２電位線３４に接続されている。
ン電圧VDDが印加されている。トランジスタ３１のゲー
トは、第１電位線３３に接続されている。トランジスタ
３１のソースは、第３接続点３７を介して定電流源３２
の入力側に接続されている。定電流源３２の出力側は、
第２電位線３４に接続されている。第３接続点３７は、
第１接続点３５に接続されている。第２抵抗３８の一端
は、第１電位線３３に接続されている。第２抵抗３９の
他端は、第２電位線３４に接続されている。
【００２５】第１抵抗３８と第２抵抗３９は、ドレイン
電圧VDDと第２電位線３４の間の電位を分圧する。第１
電位線３３には、第１抵抗３８と第２抵抗３９で分圧し
た電位が発生する。第２電位線３４には、接地電位が発
生する。
電圧VDDと第２電位線３４の間の電位を分圧する。第１
電位線３３には、第１抵抗３８と第２抵抗３９で分圧し
た電位が発生する。第２電位線３４には、接地電位が発
生する。
【００２６】スイッチ２９，３０は、制御信号に基づい
て、同期してオンオフする。トランジスタ３１のゲート
は、増幅回路２４の入力である。トランジスタ３１のソ
ースは、増幅回路２４の出力である。増幅回路２４の入
力電圧は、ＶＡである。増幅回路２４の出力電圧は、Ｖ
Ｂである。振動素子２１と基本容量素子群２２と追加容
量素子群２３と増幅回路２４は、帰還回路を形成してい
る。この帰還回路の利得は、電圧VAと電圧VBの比で表さ
れる。
て、同期してオンオフする。トランジスタ３１のゲート
は、増幅回路２４の入力である。トランジスタ３１のソ
ースは、増幅回路２４の出力である。増幅回路２４の入
力電圧は、ＶＡである。増幅回路２４の出力電圧は、Ｖ
Ｂである。振動素子２１と基本容量素子群２２と追加容
量素子群２３と増幅回路２４は、帰還回路を形成してい
る。この帰還回路の利得は、電圧VAと電圧VBの比で表さ
れる。
【００２７】第１基本容量素子２５の容量Ｃ１及び第２
基本容量素子２６の容量Ｃ２と、第１追加容量素子２７
の容量Ｃ５及び第２追加容量素子２８の容量Ｃ６には、
C1:C2=C5:C6の関係が成り立つ値が設定される。容量の
比率を一定に保つと、追加容量素子群２３が、活性状態
又は非活性状態の何れの状態であっても、帰還回路の利
得が変化しない。
基本容量素子２６の容量Ｃ２と、第１追加容量素子２７
の容量Ｃ５及び第２追加容量素子２８の容量Ｃ６には、
C1:C2=C5:C6の関係が成り立つ値が設定される。容量の
比率を一定に保つと、追加容量素子群２３が、活性状態
又は非活性状態の何れの状態であっても、帰還回路の利
得が変化しない。
【００２８】容量Ｃ１，Ｃ２の比率は、C1:C2＝1:Aで表
される。（Ａは所望の値）第１電位線３３と第２接続点
３６の間の容量と、第２接続点３６と第２電位線３４の
間の容量の比率も、１：Ａに設定される。追加容量素子
群２３が活性化されても、合成容量の比率は、C1+C5：C
2+C6＝1:Aに保たれる。
される。（Ａは所望の値）第１電位線３３と第２接続点
３６の間の容量と、第２接続点３６と第２電位線３４の
間の容量の比率も、１：Ａに設定される。追加容量素子
群２３が活性化されても、合成容量の比率は、C1+C5：C
2+C6＝1:Aに保たれる。
【００２９】容量の比率が維持されると、電圧VAと電圧
VBの比例関係が維持される。電圧VAと電圧VBの比例関係
が一定であれば、帰還回路の利得は一定である。
VBの比例関係が維持される。電圧VAと電圧VBの比例関係
が一定であれば、帰還回路の利得は一定である。
【００３０】図２は、図１に示される発振回路に等価で
ある等価回路を示す。図２は、図１に示した発振回路２
０を、電圧VAと電圧VBに着目して簡略化した。この発振
回路の利得は、電圧VAと電圧VBの比で表される。電圧VB
の値は、第２基本容量素子２６の容量Ｃ２と第２追加容
量素子２８の容量Ｃ６と定電流源３２との相互作用で決
定される。電圧VAの値は、容量Ｃ１と容量Ｃ５の合成容
量の値で決定される。容量Ｃ１と容量Ｃ５との合成容量
が増加すると、容量Ｃ２と容量Ｃ６の合成容量が増加す
る。従って、電圧VAと電圧VBが比例して変化する。等価
回路は、このような比例関係に基づいて、電圧VAについ
てのみ示した。電圧VAは、第１追加容量素子２７の容量
Ｃ５の変化に応じて変化する。電圧VAの変動に比例し
て、電圧VBも変動するため、電圧VAと電圧VBの関係は一
定に保たれる。利得も電圧VA,VBの関係と同様に一定に
保たれる。
ある等価回路を示す。図２は、図１に示した発振回路２
０を、電圧VAと電圧VBに着目して簡略化した。この発振
回路の利得は、電圧VAと電圧VBの比で表される。電圧VB
の値は、第２基本容量素子２６の容量Ｃ２と第２追加容
量素子２８の容量Ｃ６と定電流源３２との相互作用で決
定される。電圧VAの値は、容量Ｃ１と容量Ｃ５の合成容
量の値で決定される。容量Ｃ１と容量Ｃ５との合成容量
が増加すると、容量Ｃ２と容量Ｃ６の合成容量が増加す
る。従って、電圧VAと電圧VBが比例して変化する。等価
回路は、このような比例関係に基づいて、電圧VAについ
てのみ示した。電圧VAは、第１追加容量素子２７の容量
Ｃ５の変化に応じて変化する。電圧VAの変動に比例し
て、電圧VBも変動するため、電圧VAと電圧VBの関係は一
定に保たれる。利得も電圧VA,VBの関係と同様に一定に
保たれる。
【００３１】図３は、本発明によるデジタル制御型発振
回路の周辺回路を示す。周辺回路は、バッファ４１と制
御回路４２とからなる。バッファ４１は、制御回路４２
に接続している。制御回路４２は、デジタル制御型発振
回路（DCXO）２０に接続している。DCXO２０は、バッフ
ァ４１に接続している。
回路の周辺回路を示す。周辺回路は、バッファ４１と制
御回路４２とからなる。バッファ４１は、制御回路４２
に接続している。制御回路４２は、デジタル制御型発振
回路（DCXO）２０に接続している。DCXO２０は、バッフ
ァ４１に接続している。
【００３２】バッファ４１は、デュアルフリップフロッ
プである。バッファ４１は、D入力と、C入力と、Q出力
を備えている。D入力には、DCXO２０の負荷容量を設定
する設定データが入力する。C入力には、DCXO２０が出
力するクロック信号が入力する。Q出力からは、設定デ
ータに対応したシリアルデータが出力される。制御回路
４２は、シリアルデータに対応した制御信号を出力す
る。この制御信号は、DCXO２０のスイッチ２９，３０の
オンオフ制御に使用される。
プである。バッファ４１は、D入力と、C入力と、Q出力
を備えている。D入力には、DCXO２０の負荷容量を設定
する設定データが入力する。C入力には、DCXO２０が出
力するクロック信号が入力する。Q出力からは、設定デ
ータに対応したシリアルデータが出力される。制御回路
４２は、シリアルデータに対応した制御信号を出力す
る。この制御信号は、DCXO２０のスイッチ２９，３０の
オンオフ制御に使用される。
【００３３】DCXO２０の負荷容量を増大させて発振周波
数を下げる場合、設定データが有効になる。その設定デ
ータは、バッファ４１の中でシリアルデータに変換され
る。制御回路４２は、シリアルデータの内容に応じて、
スイッチ２９，３０をオンする。振動素子２１の負荷容
量は、容量Ｃ１＋Ｃ５と容量Ｃ２＋Ｃ６の直列合成容量
となる。
数を下げる場合、設定データが有効になる。その設定デ
ータは、バッファ４１の中でシリアルデータに変換され
る。制御回路４２は、シリアルデータの内容に応じて、
スイッチ２９，３０をオンする。振動素子２１の負荷容
量は、容量Ｃ１＋Ｃ５と容量Ｃ２＋Ｃ６の直列合成容量
となる。
【００３４】DCXO２０の負荷容量を低下させて発振周波
数を上げる場合、設定データが無効になる。制御回路４
２は、シリアルデータの内容に応じてスイッチ２９，３
０をオフする。振動素子２１の負荷容量は、容量Ｃ１と
容量Ｃ２の合成容量に依存する。
数を上げる場合、設定データが無効になる。制御回路４
２は、シリアルデータの内容に応じてスイッチ２９，３
０をオフする。振動素子２１の負荷容量は、容量Ｃ１と
容量Ｃ２の合成容量に依存する。
【００３５】図４は、本発明によるデジタル発振回路の
負荷容量と利得の関係を示す。図４は、本発明による発
振回路２０に係るデータと、図８に示した従来の発振回
路に係るデータを示す。発振回路２０は、合成容量を５
pFから２０pFに変更した場合、利得が10.26dBから9.07d
Bに変化する。概ね１２％の変化率である。従来の発振
回路は、合成容量の値を、５pFから２０pFに変更する
と、その利得は8.44dBから4.98dBに変化する。概ね４１
％の変化率である。本発明による変化率は、従来の変化
率のおよそ三分の一である。本発明による発振回路２０
は、理論上、利得変化が発生しないが、実際には増幅回
路２４の駆動特性や回路の浮遊容量の影響によりわずか
な利得変化が発生する。
負荷容量と利得の関係を示す。図４は、本発明による発
振回路２０に係るデータと、図８に示した従来の発振回
路に係るデータを示す。発振回路２０は、合成容量を５
pFから２０pFに変更した場合、利得が10.26dBから9.07d
Bに変化する。概ね１２％の変化率である。従来の発振
回路は、合成容量の値を、５pFから２０pFに変更する
と、その利得は8.44dBから4.98dBに変化する。概ね４１
％の変化率である。本発明による変化率は、従来の変化
率のおよそ三分の一である。本発明による発振回路２０
は、理論上、利得変化が発生しないが、実際には増幅回
路２４の駆動特性や回路の浮遊容量の影響によりわずか
な利得変化が発生する。
【００３６】図５は、本発明によるデジタル制御型発振
回路の他の実施例を示す。図は、追加容量素子群２３と
追加容量素子群23-1〜23-nのみを示す。その他の構成
は、図１に示したものと同一なので省略した。追加容量
素子群２３，23-1〜23-nには、制御信号線Ｓ0〜Ｓnが結
合されている。追加容量素子群２３は、図１に示したも
のと同一である。追加容量素子群23-1〜23-nは、それぞ
れ第１追加容量素子27-1〜27-nを備える。追加容量素子
群23-1〜23-nは、それぞれ第２追加容量素子28-1〜28-n
を備える。追加容量素子群23-1〜23-nは、それぞれスイ
ッチ29-1〜29-nを備える。追加容量素子群23-1〜23-n
は、それぞれスイッチ30-1〜30-ｎを備える。
回路の他の実施例を示す。図は、追加容量素子群２３と
追加容量素子群23-1〜23-nのみを示す。その他の構成
は、図１に示したものと同一なので省略した。追加容量
素子群２３，23-1〜23-nには、制御信号線Ｓ0〜Ｓnが結
合されている。追加容量素子群２３は、図１に示したも
のと同一である。追加容量素子群23-1〜23-nは、それぞ
れ第１追加容量素子27-1〜27-nを備える。追加容量素子
群23-1〜23-nは、それぞれ第２追加容量素子28-1〜28-n
を備える。追加容量素子群23-1〜23-nは、それぞれスイ
ッチ29-1〜29-nを備える。追加容量素子群23-1〜23-n
は、それぞれスイッチ30-1〜30-ｎを備える。
【００３７】制御線Ｓ０〜Ｓｎを有効設定すると、基本
容量素子群2２と追加容量素子群2３，23-1〜23-nが形成
する合成負荷容量が変更される。制御線Ｓ０〜Ｓｎは、
制御線Ｓ０から制御線Ｓｎに向けて、順次１本ずつ有効
に設定される。制御線Ｓ０〜Ｓｎは、任意の線を１本又
は複数本ずつ有効に設定されても良い。
容量素子群2２と追加容量素子群2３，23-1〜23-nが形成
する合成負荷容量が変更される。制御線Ｓ０〜Ｓｎは、
制御線Ｓ０から制御線Ｓｎに向けて、順次１本ずつ有効
に設定される。制御線Ｓ０〜Ｓｎは、任意の線を１本又
は複数本ずつ有効に設定されても良い。
【００３８】図６は、本発明によるデジタル制御型発振
回路の他の実施例を示す。図は、追加容量素子群２３と
追加容量素子群50-1〜50-nのみを示す。その他の構成
は、図１に示したものと同一なので省略した。追加容量
素子群２３，50-1〜50-nには、制御信号線S0〜Snが結合
されている。追加容量素子群２３は、図１に示したもの
と同一である。追加容量素子群50-1〜50-nは、それぞれ
第１追加容量素子51-1〜51-nを備える。追加容量素子群
50-1〜50-nは、それぞれ第２追加容量素子52-1〜52-nを
備える。追加容量素子群50-1〜50-nは、それぞれスイッ
チ29-１〜29-nを備える。追加容量素子群５0-1〜５0-n
は、それぞれスイッチ30-1〜30-nを備える。
回路の他の実施例を示す。図は、追加容量素子群２３と
追加容量素子群50-1〜50-nのみを示す。その他の構成
は、図１に示したものと同一なので省略した。追加容量
素子群２３，50-1〜50-nには、制御信号線S0〜Snが結合
されている。追加容量素子群２３は、図１に示したもの
と同一である。追加容量素子群50-1〜50-nは、それぞれ
第１追加容量素子51-1〜51-nを備える。追加容量素子群
50-1〜50-nは、それぞれ第２追加容量素子52-1〜52-nを
備える。追加容量素子群50-1〜50-nは、それぞれスイッ
チ29-１〜29-nを備える。追加容量素子群５0-1〜５0-n
は、それぞれスイッチ30-1〜30-nを備える。
【００３９】第１追加容量素子51-1の容量C5-1は、第１
追加容量素子２７の２倍の容量である。第１追加容量素
子51-2の容量C5-2は、第１追加容量素子２７の４倍の容
量である。第１追加容量素子51-nの容量C5-nは、第１追
加容量素子２７の２ｎ倍の容量である。第２追加容量素
子52-1の容量C6-1は、第２追加容量素子２８の２倍の容
量である。第２追加容量素子52-2の容量C6-2は、第２追
加容量素子２８の４倍の容量である。第２追加容量素子
52-nの容量C6-nは、第２追加容量素子２８の２ｎ倍の容
量である。
追加容量素子２７の２倍の容量である。第１追加容量素
子51-2の容量C5-2は、第１追加容量素子２７の４倍の容
量である。第１追加容量素子51-nの容量C5-nは、第１追
加容量素子２７の２ｎ倍の容量である。第２追加容量素
子52-1の容量C6-1は、第２追加容量素子２８の２倍の容
量である。第２追加容量素子52-2の容量C6-2は、第２追
加容量素子２８の４倍の容量である。第２追加容量素子
52-nの容量C6-nは、第２追加容量素子２８の２ｎ倍の容
量である。
【００４０】制御線Ｓ０〜Ｓｎを有効設定すると、基本
容量素子群２２と追加容量素子群2３，50-1〜50-nが形
成する合成負荷容量が変更される。制御線Ｓ０〜Ｓ
ｎは、制御線Ｓ０から制御線Ｓｎに向けて、順次１本ず
つ有効に設定される。制御線Ｓ０〜Ｓｎは、任意の線を
１本又は複数本ずつ有効に設定することができる。
容量素子群２２と追加容量素子群2３，50-1〜50-nが形
成する合成負荷容量が変更される。制御線Ｓ０〜Ｓ
ｎは、制御線Ｓ０から制御線Ｓｎに向けて、順次１本ず
つ有効に設定される。制御線Ｓ０〜Ｓｎは、任意の線を
１本又は複数本ずつ有効に設定することができる。
【００４１】図６に示した追加容量素子群は、図５に示
した追加容量素子群に比べて、制御線の数が同じ場合、
容量の変更範囲を広く設定できる。
した追加容量素子群に比べて、制御線の数が同じ場合、
容量の変更範囲を広く設定できる。
【００４２】図７は、本発明によるデジタル制御型発振
回路の動作を示す。図は、図５に示した回路に255個の
追加容量素子群２３〜23-254を設けた場合の動作を示し
ている。105個の追加容量素子群が有効に設定された場
合、発振回路は基準周波数で発振する。有効に設定する
追加容量素子群を変更すると、発振周波数を変更でき
る。３０個の追加容量素子群を有効にすると、基準周波
数から＋５０ppm偏差した周波数が得られる。160個の追
加容量素子群を有効にすると、基準周波数から−５０pp
m偏差した周波数が得られる。
回路の動作を示す。図は、図５に示した回路に255個の
追加容量素子群２３〜23-254を設けた場合の動作を示し
ている。105個の追加容量素子群が有効に設定された場
合、発振回路は基準周波数で発振する。有効に設定する
追加容量素子群を変更すると、発振周波数を変更でき
る。３０個の追加容量素子群を有効にすると、基準周波
数から＋５０ppm偏差した周波数が得られる。160個の追
加容量素子群を有効にすると、基準周波数から−５０pp
m偏差した周波数が得られる。
【００４３】本発明によるデジタル制御型発振回路２０
は、１チップの集積回路として実現できる。
は、１チップの集積回路として実現できる。
【００４４】第１スイッチ２９，29-1〜29-n及び第２ス
イッチ３０，30-1〜30-nは、オンオフを繰り返す必要が
無い場合、ヒューズスイッチである。
イッチ３０，30-1〜30-nは、オンオフを繰り返す必要が
無い場合、ヒューズスイッチである。
【００４５】本発明の他の実施例は、有効に設定される
制御信号の数及び組み合わせを任意に設定する構成を含
む。
制御信号の数及び組み合わせを任意に設定する構成を含
む。
【００４６】
【発明の効果】本発明によるデジタル制御型発振回路
は、負荷容量を変更しても、帰還回路の利得が激変しな
い。この結果、負荷容量の変更幅を広く取ることができ
る。負荷容量の変更幅が広いと発振周波数を調整できな
い事態を回避することができる。製品の歩留まりが向上
する。
は、負荷容量を変更しても、帰還回路の利得が激変しな
い。この結果、負荷容量の変更幅を広く取ることができ
る。負荷容量の変更幅が広いと発振周波数を調整できな
い事態を回避することができる。製品の歩留まりが向上
する。
【図１】図は、本発明によるデジタル制御型発振回路を
示す。
示す。
【図２】図は、本発明に係る等価回路を示す。
【図３】図は、本発明によるデジタル制御型発振回路の
周辺回路を示す。
周辺回路を示す。
【図４】図は、本発明によるデジタル発振回路の負荷容
量と利得の関係を示す。
量と利得の関係を示す。
【図５】図は、本発明によるデジタル制御型発振回路の
他の実施例を示す。
他の実施例を示す。
【図６】図は、本発明によるデジタル制御型発振回路の
他の実施例を示す。
他の実施例を示す。
【図７】図は、本発明によるデジタル制御型発振回路の
動作を示す。
動作を示す。
【図８】図は、従来の発振回路を示す。
【図９】図は、従来の発振回路に係る等価回路を示す。
２１：振動素子 ２２：基本容量素子群 ２３：追加容量素子群 ２４：増幅回路 ２５：第１基本容量素子 ２６：第２基本容量素子 ２７：第１追加容量素子 ２８：第２追加容量素子 ２９：第１スイッチ ３０：第２スイッチ ３１：トランジスタ ３２：定電流源 ３３：第１電位線 ３４：第２電位線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平10−56330（ＪＰ，Ａ) 特開 平２−264503（ＪＰ，Ａ) 特開2000−151281（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03B 5/32
Claims (8)
- 【請求項１】一端が第１電位線に結合され、且つ、他端
が第２電位線に結合された振動素子と、 一端が前記第１電位線に結合された第１基本容量素子と
他端が前記第２電位線に結合された第２基本容量素子を
備える基本容量素子群と、 前記第１基本容量素子の他端と前記第２基本容量素子の
一端が第１接続点を介して接続され、 一端が前記第１電位線に結合された第１追加容量素子と
他端が前記第２電位線に結合された第２追加容量素子を
備える追加容量素子群と、 前記第１追加容量素子の他端と前記第２追加容量素子の
一端が第２接続点を介して接続され、 前記第１追加容量素子と前記第１電位線との結合を断続
する第１スイッチと、 前記第１接続点と前記第２接続点の接続を断続する第２
スイッチとからなり、 前記第１基本容量素子と前記第２基本容量素子の容量の
比と前記第１追加容量素子と前記第２追加容量素子の容
量の比が適正化されたデジタル制御型発振回路。 - 【請求項２】前記第１基本容量素子と前記第２基本容量
素子の容量の比率と、前記第１追加容量素子と前記第２
追加容量素子の容量の比率が等しい請求項１に記載のデ
ジタル制御型発振回路。 - 【請求項３】複数の前記追加容量素子群を備えた請求項
１又は２に記載のデジタル制御型発振回路。 - 【請求項４】前記第１スイッチと前記第２スイッチが同
期してオンオフする請求項１乃至３の何れか一項に記載
のデジタル制御型発振回路。 - 【請求項５】前記基本容量素子群に代えて前記追加容量
素子群を備えた請求項１乃至４の何れか一項に記載のデ
ジタル制御型発振回路。 - 【請求項６】前記振動素子が、水晶振動子である請求項
１乃至５の何れか一項に記載のデジタル制御型発振回
路。 - 【請求項７】前記振動素子が、セラミック振動子である
請求項１乃至５の何れか一項に記載のデジタル制御型発
振回路。 - 【請求項８】前記第１追加容量素子の容量が前記第１基
本容量素子の容量の２ｎ倍に設定され、 前記第２追加容量素子の容量が前記第２基本容量素子の
容量の２ｎ倍に設定された請求項１乃至７の何れか一項
に記載のデジタル制御型発振回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22820199A JP3313671B2 (ja) | 1999-08-12 | 1999-08-12 | デジタル制御型発振回路 |
| US09/628,356 US6304152B1 (en) | 1999-08-12 | 2000-07-28 | Digital-control Colpitts oscillator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22820199A JP3313671B2 (ja) | 1999-08-12 | 1999-08-12 | デジタル制御型発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001053549A JP2001053549A (ja) | 2001-02-23 |
| JP3313671B2 true JP3313671B2 (ja) | 2002-08-12 |
Family
ID=16872793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22820199A Expired - Fee Related JP3313671B2 (ja) | 1999-08-12 | 1999-08-12 | デジタル制御型発振回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6304152B1 (ja) |
| JP (1) | JP3313671B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001007648A (ja) * | 1999-06-18 | 2001-01-12 | Toyo Commun Equip Co Ltd | 圧電発振器 |
| US7006589B2 (en) * | 2001-04-25 | 2006-02-28 | Texas Instruments Incorporated | Frequency synthesizer with phase restart |
| JP4796722B2 (ja) * | 2001-09-28 | 2011-10-19 | 京セラキンセキ株式会社 | 圧電発振器用基板 |
| DE10324392A1 (de) * | 2003-05-28 | 2004-12-23 | Siemens Ag | Vorrichtung zum Einstellen einer Frequenz |
| US20070004362A1 (en) * | 2005-06-30 | 2007-01-04 | Lawrence Der | Methods and apparatus to generate small frequency changes |
| US7587184B2 (en) * | 2005-06-30 | 2009-09-08 | Silicon Laboratories Inc. | Controlling fine frequency changes in an oscillator |
| US7280001B2 (en) * | 2005-09-14 | 2007-10-09 | Silicon Laboratories Inc. | Capacitor array segmentation |
| DE102005060944B4 (de) * | 2005-12-20 | 2012-02-16 | Infineon Technologies Ag | Abstimmschaltung zu einer Frequenzabstimmung, Verwendung der Abstimmschaltung und Verfahren zur Frequenzabstimmung |
| JP4668085B2 (ja) * | 2006-02-16 | 2011-04-13 | セイコーインスツル株式会社 | 電子時計 |
| JP5060749B2 (ja) * | 2006-07-31 | 2012-10-31 | 日本電波工業株式会社 | 感知装置 |
| US7532079B2 (en) * | 2007-06-18 | 2009-05-12 | Nanoamp Solutions, Inc. (Cayman) | Digital tuning of crystal oscillators |
| US7639092B2 (en) * | 2007-08-10 | 2009-12-29 | Nanoamp Solutions Inc. (Cayman) | Crystal oscillator frequency tuning circuit |
| WO2009043017A1 (en) * | 2007-09-27 | 2009-04-02 | Nanoamp Solutions, Inc. (Cayman) | A transmitter for multiple standards |
| US7868710B1 (en) * | 2009-02-04 | 2011-01-11 | Rf Micro Devices, Inc. | Digitally-controlled crystal oscillator circuit |
| CN104349808A (zh) | 2012-05-30 | 2015-02-11 | 赛诺菲-安万特德国有限公司 | 用于药物输送装置的活塞杆主体的轴承、活塞杆组合体和活塞杆主体 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57132406A (en) | 1981-02-09 | 1982-08-16 | Nippon Telegr & Teleph Corp <Ntt> | Digital control type piezoelectric oscillating circuit |
| JPH05218738A (ja) | 1992-01-31 | 1993-08-27 | Nippon Dempa Kogyo Co Ltd | デジタル温度補償発振器 |
| US5493715A (en) * | 1994-08-01 | 1996-02-20 | Motorola, Inc. | Multi-range voltage controlled resonant circuit |
| JPH0879069A (ja) * | 1994-09-08 | 1996-03-22 | Mitsubishi Electric Corp | Ｖｃｏ回路及びｐｌｌ回路 |
-
1999
- 1999-08-12 JP JP22820199A patent/JP3313671B2/ja not_active Expired - Fee Related
-
2000
- 2000-07-28 US US09/628,356 patent/US6304152B1/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2001053549A (ja) | 2001-02-23 |
| US6304152B1 (en) | 2001-10-16 |
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| Date | Code | Title | Description |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080531 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100531 Year of fee payment: 8 |
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