KR920009457B1

KR920009457B1 - 발진기

Info

Publication number: KR920009457B1
Application number: KR1019890002526A
Authority: KR
Inventors: 요오이찌 마스다
Original assignee: 가부시끼가이샤 도시바; 아오이 죠이찌
Priority date: 1988-02-27
Filing date: 1989-02-27
Publication date: 1992-10-16
Also published as: EP0335493B1; DE68924922D1; KR890013873A; EP0335493A3; DE68924922T2; EP0335493A2; US4897621A

Abstract

내용 없음.

Description

발진기

제1도는 본 발명의 한 실시예와 관계된 회로구성도.

제2도는 제10도는 각각 본 발명의 실시예 또는 변형예를 나타낸 회로 구성도.

제11도는 종래예를 나타내는 회로구성도.

* 도면의 주요부분에 대한 부호의 설명

1 : 직류전원 2 : ＂2＂포트형 탄성 표면파 공진자

3, 4 : 포트 5, 6 : 트랜지스터

7 : 직류전류원 8, 9 : 저항

10 : 바이어스 회로 11, 12, 31, 32 : 저항

13, 14 : 출력단자 20 : 바이어스 회로

21, 22, 27, 28 : 트랜지스터 29, 30 : 다이오드

39 : 콘덴서

본 발명은 탄성 표면파 공진자등의 압전소자를 이용한 고안정 발진회로에 관한 것으로 특히 집적화에 적합한 발진기에 관한 것이다.

종래의 TV기기 및 통신기기 등에는 저 잡음의 안정된 주파수원을 필요로 하는 부분에 탄성표면파 공진자 및 수정진동자 등의 압전공진자를 이용한 발진기가 많이 이용되어 왔다.

그 일례를 들면 탄성 표면파 공진자를 이용한 일반적인 콜피츠형(colpitts type) 발진회로를 제11도에 나타냈다.

제11도에서 트랜지스터(51)는 발진용 트랜지스터이며 그 베이스는 저항(52)을 통해 직류전원(1)의 양극단자에, 저항(53)을 통해 음극단자에 각각 접속되고, 콜렉터는 저항(54)을 통해 전원(1)의 양극단자에 에미터는 저항(55)을 통해 전원(1)의 음극단자에 접속됨으로서 트랜지스터(51)에 직류바이어스 전압·전류가 공급된다.

저항(55)과 병렬로 고주파전류를 바이어스 하기 위한 콘덴서(58)가 접속되고, 트랜지스터(51)의 베이스와 전원(1)의 음극단자 사이에 콘덴서(56)가, 트랜지스터(51)의 콜렉터와 전원 ＂1＂의 음극단자 사이에 콘덴서(57)가 각각 접속되어 있다.

이들 콘덴선(56)(57)는 트랜지스터(51)의 클렉터와 베이스 사이에 콘덴서(59)를 통해 병렬로 접속된 탄성표면파 공진자(49)의 임피던스와 이 발진회로의 임피던스와의 정합을 취하며 발진을 발생시킨다.

그리고 트랜지스터(51)의 증폭도가 적당히 크면 이상과 같은 회로구성에 의해 탄성 표면파 공진자(49)의 공진 주파수로 발진하여 트랜지스터(51)의 콜렉터에 접속된 출력단자(61)에서 상기 주파수의 신호가 출력된다.

제11도에서 탄성 표면파 공진자(49)와 직렬로 접속된 콘덴서(59)와 병렬로 접속된 저항(60)은 탄성표면파 공진자(49)에 직류 전압이 인가되지 않도록 하기 위한 것이다.

즉 이것은 탄성 표면파 공진자(49)의 인터디지탈 전극(50)의 전극간격은 수 μm로 매우 좁아지며 수증기의 수분 및 먼지가 부착된 경우 직류 전압이 전극사이에 인가되면 전극이 전기적으로 부식되거나 방전이 일어나 파괴되기 때문이다.

최근 TV기기 및 통신기기에 있어서는 장치의 소형경량화, 저가격화를 꾀하기 위해 회로의 집적화가 추진되고 있다.

따라서 상기 장치에 사용되는 발진기에 대해서도 집적화가 요구된다.

그러나 탄성 표면파 공진자등의 압전 공진자는 타회로와 같이 기판상에 집적시키기가 곤란하므로 공진자를 제외한 발진회로 부분의 집적화가 검토되고 있다.

그런데 제11도에 표시한 바와 같은 회로의 경우 콘덴서가 4개나 필요하므로 집적회로화에 적합하지 않다.

왜냐하면 집적회로에 있어서 콘덴서는 다른 트랜지스터 및 저항에 비해 그 형상이 매우 크기 때문이다.

특히 제11도에 있어서 콘덴서(59)의 용량은 탄성표면파 공진자(49)의 전극간용량보다 커야하며 수십 PF-수백PF용량이 필요하다.

또한 콘덴서(58)는 임피던스의 절대치가 발진 주파수에 있어서 저항(55)의 저항치 보다 작아야하며 이를 위해서는 역시 수십 PF-수백 PF 용량이 필요하다.

그리고 이 정도의 용량을 집적회로 상에서 실현하기 위해서는 10000μm²-1mm²정도의 면적이 필요하지만, 1개의 콘덴서를 위해 이 정도의 면적을 허비하는 것은, 집적회로에 있어서는 극히 비경제적이다.

또한 제11도에 표시한 회로에 있어서는 트랜지스터(51)의 콜렉터에 흐르는 고주파 전규가저항(54)과 콘덴서(58)를 통해서 전원(1)으로 흐르지만, 전원(1)에 다른 회로가 접속되면 이의의 회로에 의해 고주파 전류는 잡음원이 된다.

반대로 다른 회로로 부터의 잡음이 전원(1)의 라인에 진입된 경우, 제11도에 표시한 회로는 비평형 형이므로 그 잡음이 저항(52)(54) 및 다른 소자를 통해 회로내에 진입하여 발진 주파수가 변조되거나 출력신호에 잡읍이 생기게 된다.

이들 영향은 특히 제11도의 발진기와 기타 회로를 동일 집적회로 기판상에 배치했을 때 현저해진다.

이와 같이 제11도에 표시한 종래의 발진회로를 그대로 집적회로화 시키기가 매우 곤란하였다.

이상과 같이 탄성 표면파 공진자등의 압전 공진자를 이용한 종래의 발진회로는 다른 회로의 잡음원이 되고, 다른 회로로부터의 잡음 영향을 받기 쉬우며 용량이 큰 콘덴서가 필요하므로 그대로 집적회로화 하는 데는 문제가 있었다.

본 발명은 이러한 문제점을 해결하기 위한 것으로 그 목적은 공진자에 직류 전압이 인가되지 않고 더우기 다른 회로에 대한 잡음원이 되지 않으며, 다른 회로로부터의 영향도 잘받지 않게 하기 위한 직접 회로화에 적합한 발진회로를 제공하는데 있다.

제1발명은 한쌍의 트랜지스터의 각 클렉터를 각각 동일 저항치의 저항을 통해 직류전원의 한 끝에 접속시킴과 동시에 각 에미터를 공통된 전류원을 통해 전술한 직류 전원의 다른 끝에 접속시켜 각 베이스에 바이어스 전압을 인가하는 바이어스 회로를 접속시킴으로써 차동 증폭회로를 구성하며 전술한 트랜지스터의 각 클렉터간의 동일 기판상에 적어도 2조의 포트를 갖는 압전 소자의 한쪽 포트를 접속시키고 각 베이스간에 다른 폭 포트를 접속시켜 구성한 것이다.

또한 제2의 발명은 한쌍의 전계효과 트랜지스터의 각 드레인을 각각 동일 저항치의 저항을 통해 직류 전원의 한 끝에 접속시킴과 동시에 각 소스를 공통의 전류원을 통해 전술한 직류전원의 다른 끝에 접속하여 각 게이트에 바이어스 전압을 인가하는 바이어스 회로를 접속시킴으로써 차동 증폭회로를 구성하고, 전술한 전계효과 트랜지스터의 각 드레인간의 동일 기판상에 적어도 2조의 포트를 갖는 압전소자의 한쪽포트를 접속시킴으로써 각 게이트간에 다른쪽의 포트를 접속시켜 구성된 것이다.

제1발명은 전술한 바와 같은 구성에 의해 적어도 ＂2＂포트형의 압전 소자를 통해 차동 증폭회로의 출력 즉, 한쌍의 트랜지스터의 각 콜렉터 사이에서 차동 증폭회로의 입력 즉, 한쌍의 트랜지스터의 각 베이스간에, ＂2＂포트형 압전소자의 공진 주파수에 있어서 정귀환이 실시되고, 회로가 발진하여 차동 증폭회로의 출력으로부터 발진 출력을 얻을 수 있다.

본 발명에 의하면 회로전체가 완전한 평형 구성이 있다. 그리고 한쌍의 트랜지스터는 직류적으로는 대칭동작이 되며 콜렉터, 베이스, 에미터의 각전류 전위는 양쪽의 트랜지스터에 있어서 동일하다.

따라서 각 클렉터간에 접속된 ＂2＂포트형 압전소자의 한쪽 포트의 전극간에 직류전압은 인가되지 않으며 동일한각 베이스간에 접속된 다른 한쪽의 전극간에도 직류전압은 인가되지 않는다.

또한 한쌍의 트랜지스터는 차동 증폭회로로써 동작하며 한폭 전류가 증가하면 다른쪽 전류가 감소하므로 전체 전류는 항상 일정하게 되며 직류전원에 발진시의 고주파 전류는 흐르지 않는다.

제2발명은 전술한 구성에 의해 적어도 ＂2＂ 포트형의 압전소자를 통해 차동 증폭회로의 출력 즉, 한쌍의 전계효과 트랜지스터의 각 드레인 사이로부터 차동 증폭회로의 입력 즉, 한쌍의 전계효과 트랜지스터의 각 게이트간의 ＂2＂포트형 압전소자의 공진주파수에 있어서 정귀환이 실시되고 회로가 발진하여 차동 증폭회로의 출력으로부터 발진 출력을 얻게 된다.

본 발명에 의하면 회로 전체가 완전한 평형 구성이 된다.

그리고 한쌍의 전계효과 트랜지스터는 직류적으로는 대칭 동작이 되며 드레인, 게이트, 소스의 각 전류전위는 쌍방의 전계효과 트랜지스터와 동일하다.

따라서 각 드레인 사이에 접속된 ＂2＂ 포트형의 압전소자 한쪽의 포트 전극간에 직류전압은 인가되지 않고 마찬가지로 각 게이트간에 접속된 또 한쪽의 전극간에도 직류 전압은 인가되지 않는다.

또한 한쌍의 전계효과 트랜지스터는 차동 증폭회로로 동작하며 한쪽 전류가 증가하면 다른쪽의 전류가 감소하므로 전체 전류는 항상 일정하게 되고 직류전원에 발진시의 고주파 전류는 흐르지 않는다.

본 발명의 한 실시예에 대해서 도면을 참조하여 상세히 설명한다.

제1도는 본 발명의 한 실시예에 관련된 회로 구성도이다.

제1도에서 트랜지스터(5), (6)는 차동 증폭기의 트랜지스터쌍이며 각 콜렉터는 각각 같은 저항치의 저항(8)(9)을 통해서 직류전원(1)의 한 끝에 접속 되어있다.

또한 각 에미터는 공통의 직류전원(7)을 통해서 직류전원(1)의 또다른 한쪽 끝에 접속되고 각 베이스는 각각 같은 저항치의 저항(11)(12)을 통해 바이어스 회로(10)의 출력단자에 접속되어 있다.

바이어스 회로(10)는 직류전원(1)에서 전원을 얻는다.

이상의 회로에 의해 차동 증폭회로가 구성되며, 그 출력 즉 트랜지스터(5)(6)의 각 콜렉터 사이에 ＂2＂포트형 탄성표면파 공진자(2)의 한쪽 포트(3)가 접속되고, 차동 증폭회로의 입력 즉 트랜지스터(5)(6)의 각 베이스간에 또다른쪽의 포트(4)가 접속되어 있다.

그리고 트랜지스터(5)(6)의 베이스간에 입력된 고류전압은 증폭되어 콜렉터 사이로부터 출력되지만, 그 위상은 반전되므로 ＂2＂포트형 탄성표면파 공진자(2)의 포트(3)(4)는 공진시의 각각 포트에 발생하는 전압이 역상이 되도록 극성에 접속된다.

단, 수백 MHz의 고주파에 있어서는 저항(8)(9)과 트랜지스터(5)(6)의 콜렉터 베이스간 기생용량 및 ＂2＂포트형 탄성 표면 공진자(2)의 전극간 용량등의 시정수에 의해 트랜지스터(5)(6)의 각 콜렉터간에 발생하는 출력 전압 위상이 많이 늦어지는 경우가 있다.

이같은 경우에는 공진시에 포트(3)와 포트(4)에 발생하는 전압이 동상이 되도록 극성에 접속하는 쪽이 발진하기 쉬워진다.

포트(3)(4)에 발생하는 전압을 역상에서 동상 또는 동상에서 역상으로 하기 위해서는 어느쪽이든 한쪽 포트의 접속 극성을 발전하는 것만으로도 되지만 경우에 따라서는 ＂2＂포트형 탄성 표면파 공진자(2)의 설계를 변경하여 포트(3)(4)와의 음향적인 거리를 1/2파장으로 해도 가능하다.

이 회로의 발진출력은 트랜지스터(5)(6)의 콜렉터에 각각 접속된 출력단자(13)(14)에서 차동 출력으로 출력된다.

＂2＂포트형 탄성 표면파 공진자(2)를 제외한 타소자에 의해 구성된 차동 증폭회로의 입출력간 전력증폭도 즉, 트랜지스터(5)(6)의 베이스간에 입력된 전력과 콜렉터로부터 얻어진 전력과의 비는 ＂2＂포트형 탄성표면 공진자(2)의 손실을 충분히 보충하도록 설정한다.

이는, 트랜지스터(5)(6)의 특성, 직류 전류원(7)의 전류값, 저항(8)(9)의 저항값 등에 의해 결정된다.

이상과 같은 구성에 의해 제1도의 회로는 트랜지스터(5)(6)의 콜렉터 사이 즉, 차동 증폭회로의 출력으로부터 ＂2＂포트형 탄성표면파 공진자의 (2)의 포트 (3)(4)를 통해서 트랜지스터(5)(6)의 베이스 사이 즉, 차동 증폭회로의 입력에 정귀환이 되고 회로가 발진하여 출력단자(13)(14)사이로부터 발진출력을 얻게된다.

이때의 발진 주파수는 ＂2＂포트형 탄성표면파 공진자(2)의 포트(3)과 포트(4) 사이의 임피던스가 낮아지는 주파수 즉, 공진주파수가 되나 엄밀하게는 ＂2＂포트형 탄성표면파 공진자(2)의 포트(3)에서 포트(4)로 전달되는 전압의 위상 변화량과 트랜지스터(5)(6)의 베이스 사이로부터 콜렉터 간으로의 전달, 증폭되는 전압위상 변화량과의 합 0˚또는 360˚의 정수 배가되는 주파수가 된다.

＂2＂포트형 탄성표면파 공진자(2)는 그 공진주파수를 중심으로 하는 극히 좁은 주파수 범위에 있어서 급격히 포트사이의 전압 위상 변화량이 약 180˚변화한다.

따라서 회로는 이 공진 주파수를 중심으로 하는 극히 좁은 주파수 범위의 전술한 위상 변화량의 합의 조건을 만족하는 주파수로 발진한다.

단, 공진주파수로부터 떨어짐에 따라 포트(3)와 포트(4)사이의 임피던스가 크게되어 손실이 증가되므로 그만큼 차동 증폭회로의 증폭도가 필요해진다.

제1도 실시예의 효과를 보면 우선 제1도에 대해 트랜지스터(5)(6)의 콜렉터, 베이스, 에미터의 각 직류전위는 쌍방의 트랜지스터에 있어서 동일하다.

따라서 각 콜렉터간에 접속된 ＂2＂포트형 탄성표면파 공진자(2)의 포트(3)에는 직류 전압이 인가되지 않는다.

마찬가지로 각 베이스간에 접속된 포트(4)에도 직류전압은 인가되지 않는다.

이에 따라 ＂2＂포트형 탄성표면파 공진자(2)의 열화, 파괴를 방지할 수 있다.

특히 포트(3)와 포트(4)와의 사이에는 직류전압이 인가되므로 탄성 표면파 공진자(2)는 필요한 경우 포트간격에 따라 설계된다.

또한 제1도의 회로에 있어서 직류전원(1)으로부터 흐르는 전원전류는 바이어스 회로(10)로 흐르는 전류와, 저항(8)(9)과 트랜지스터(5)(6)를 통해 직류전류원(7)으로 흐르는 전류 뿐이다.

따라서 직류전원(1)에 흐르는 전류는 직류뿐이며 발진 주파수의 고주파 전류는 흐르지 않는다.

왜냐하면 바이어스 회로(10)는 트랜지스터(5)(6)에 직류 바이어스 전압을 공급할 뿐이므로 직류밖에 흐르지 않으며 직류 전류원(7)에는 일정한 직류 전류밖에 흐르지 않으므로 트랜지스터(5)와 (6)은 한쪽 전류가 증가하면 다른쪽 전류가 감소하는 차동 동작이 되며 저항(8)과 저항(9)에 흐르는 전류합은 항상 일정해지기 때문이다.

이에 따라 직류전원(1)에 다른 회로를 접속하더라도 제1도의 회로가 그 회로에 대해 잡음원이 되는 일은 없다.

역으로 직류전원(1)에서 공급되는 직류전압에 잡음이 발생한 경우 제1도의 회로에는 바이어스 회로를 통해서 트랜지스터(5)와 (6)의 각 베이스에 인가되는 잡음은 동상이 되므로, 차동동작에 의해 소멸되고 콜렉터간의 출력전압에는 나타나지 않는다.

또한 저항(8)과 (9)을 통해서 진입하는 잡음에 대해서도 동일하다.

특히 제1도의 회로는 콘덴서를 사용하지 않으므로 직접회로화에 매우 적합하다.

본 발명은 상기 실시예에 한정되는 것이 아니고 여러종류로 변형해서 실시할 수 있다.

제2도는 본 발명의 다른 실시예에 관계된 회로 구성도이다.

본 실시예의 회로는 트랜지스터(5)와 트랜지스터(6)의 에미터 접속점과 직류전원의 한끝 사이에 정전류원으로 동작하는 저항(15)을 접속한 것이다.

이같은 접속이라도 트랜지스터(5)(6)는 차동 쌍으로 동작하므로 전술한 실시예와 거의 같은 효과를 얻을 수 있다.

제3도는 바이어스 회로를 저항만으로 구성한 것으로 매우 간단히 실시할 수 있는 실시예의 회로 구성도이다.

즉, 본 실시예에서는 직류전원(1)의 전압을 저항(16)과 저항(17)으로 분압해서 트랜지스터(5)의 베이스에 바이어스 전압을 인가하고 마찬가지로 직류전원(1)의 전압을 저항(18)과 저항(19)으로 분압해서 트랜지스터(6)의 베이스에 바이어스 전압을 인가하고 있다.

이 경우 저항(16)과 저항(18)의 저항치, 저항(17)과 저항(19)의 저항치는 각각 동일한 값이다.

제4도는 고주파 사용에 적합한 실시예에 관련된 회로 구성도이다.

본 실시예에서는 트랜지스터(5)의 콜렉터와 직렬로 트랜지스터(21)의 콜렉터-에미터간이, 트랜지스터(6)의 콜렉터와 직렬로 트랜지스터(22)의 콜렉터-에미터 간이 각각 접속되고, 트랜지스터(21)와 (22)의 베이스에는 바이어스 회로(20)로부터 공통된 바이어스 전압이 인가되어 있다.

이와 같은 접속에 의해 제1도의 실시예 보다도 고주파로 사용할 수 있다.

왜냐하면 제4도에서 트랜지스터(5)와 (6)의 콜렉터 전위는, 바이어스 회로(20)로부터 트랜지스터(21)와 (22)의 베이스에 인가되는 전압에서 트랜지스터(21)와 (22)의 베이스-에미터 간 전압 약 0.7V를 줄인 값에 고정되어 회로가 발진상태에 있어도 거의 일정해진다.

이 때문에 특히 고주파로 인해 문제가 되는 트랜지스터(5)와 (6)의 콜렉터-베이스간 기생용량에 의해 콜렉터 교류 전압이 베이스에 음귀환되어 트랜지스터(5)와 (6)의 증폭도가 등가적으로 저하되는 효과를 저감시킬 수 있기 때문이다.

기타의 회로동작에 대해서는 트랜지스터(5)와 (6)의 콜렉터 전류가 각각 트랜지스터(21)와 트랜지스터(22)를 통해 흐르는 것만으로 제1도의 회로와 같다.

제5도는 본 발명의 실시예에 관한 회로 구성도이다.

본 실시예는 ＂2＂포트형 탄성 표면파 공진자(2)의 한쪽포트(3)의 전극간 및 또 한쪽 포트(4)의 전극간의 각각에 직류전압이 인가되지 않을뿐 아니라 더나아가 포트(3)와 포트(4)의 사이에도 직류전압이 인가되지 않도록 한 것이다.

도면에서 콜렉터가 직류전원(1)의 한 끝에 접속된 트랜지스터(27)의 베이스가 트랜지스터(5)의 콜렉터에 접속되어 있으며 트랜지스터(27)의 에미터는 다이오드(29)와 저항(31)을 통해서 직류전원(1)의 또다른 한쪽단자에 접속되어 있다.

마찬가지로 콜렉터가 직류전원(1)의 한 끝에 접속된 트랜지스터(28)의 베이스가 트랜지스터(6)의 콜렉터에 접속되고, 트랜지스터(28)의 에미터는 다이오드(30)와 저항(32)을 통해서 직류전원(1)의 또다른 한쪽 단자에 접속된다.

그리고 ＂2＂포트형 탄성표면파 공진자(2)의 포트(3)는 트랜지스터(5)와 트랜지스터(6)의 각각 콜렉터가 아닌, 다이오드(29)와 저항(31)과의 접속점 다이오드(30)와 저항(32)의 접속점과의 사이에 접속되어 있다.

이 회로에 있어서 바이어스 회로(10)에 의해 트랜지스터(5)와 트랜지스터(6)의 각각 베이스에 인가되는 전압 및 저항(8)과 저항(9)의 저항값 및 직류전류원(7)의 전류값에 의해 결정된 트랜지스터(5)와 트랜지스터(6)의 콜렉터-베이스간의 직류 바이어스 전압값은 트랜지스터(27)(28)의 베이스-에미터간 전압과, 다이오드(29)(30)의 양끝 전압의 합의 전압값과 같도록 설계된다.

즉, ＂2＂포트형 탄성 표면파 공진자(2)의 포트(3)의 직류 전위와 포트(4)의 전위와는 같다.

이와 같이 본 실시예에 의하면 ＂2＂포트형 탄성 표면파 공진자(2)의 포트(3) 전극간 및 포트(4)의 전극간뿐 아니라 포트(3)와 포트(4)와의 사이에도 직류전압이 인가되지 않도록 할 수 있다.

제5도에 있어서 출력단자(13)(14)는 각각 트랜지스터(5)(6)의 각 콜렉터에 접속되어 있으나, 트랜지스터(27)(28)의 각 에미터 또는 포트(3)의 양끝이라도 무방하다.

제6도 역시 제5도에 다이오드(29)(30)가 각각 저항(33)과 저항(34)으로 변경되어 있으며 또한 저항(31)(32)이 각각 직류전류원(35)과 직류전류원(36)으로 각각 변경되어 있다.

제6도의 회로에 있어서 트랜지스터(5)와 트랜지스터(6)의 콜렉터-베이스간의 직류 바이어스 전압값은 트랜지스터(27)(28)의 베이스-에미터간 전압과, 저항(33)(34)의 양끝 전압의 합이 전압값과 같도록 설계된다.

저항(33)과 저항(34)과의 양끝 전압은, 저항(33)(34)의 저항값과 직류전류원(35)(36)의 전류값에 의해 결정된다.

이상의 구성, 설계에 의해 ＂2＂포트형 탄성표면파 공진자(2)의 포트(3)의 직류전위와 포트(4)의 직류 전위와는 같아진다.

이처럼 본 실시예에 의해서도 ＂2＂포트형 탄성표면파 공진자(2)의 포트(3) 전극간 및 포트(4)의 전극간, 티나가 포트(3)와 포트(4)사이에 직류전압이 인가되지 않도록 할 수 있다.

제6도에 있어서 출력단자(13)(14)는 각각 트랜지스터(5)(6)의 각 콜렉터에 접속되어 있으나, 트랜지스터(270(28)의 베이스-에미터간 전압 즉, 약 0.7V가 되도록 설정한다.

제7도는 본 발명의 다른 실시예에 관련된 회로구성도이다.

본 실시예에서는 트랜지스터(5)와 트랜지스터(6)의 에미터는 직류 전류원에는 접속되지 않고 각각 저항(37)과 저항(38)을 토어해 직류전원(1)의 한 끝에 접속된다.

그리고 트랜지스터(5)의 에미터와 트랜지스터(6)의 에미터 사이에 콘덴서(39)와 저항(40)이 접속된다.

여기서 콘덴서(39)의 용량값은 ＂2＂포트형 탄성표면파 공진자(2)의 공진주파수에 있어서 그 임피던스의 절대값이 저항(40)의 저항값 보다 작도록 선정된다.

이와 같은 구성에 의해 ＂2＂포트형 탄송표면파 공진자(2)의 공진주파수에 있어서는 콘덴서(39)의 임피던스가 훨씬 작으므로 등가적으로 제7도의 회로는 제2도의 회로와 거의 같게 발진한다.

또한 낮은 주파수에 있어서는 콘덴서(39)의 임피던스가 커지므로 트랜지스터(5)와 트랜지스터(6)에 의한 차동증폭기의 증폭도가 저하되어 불필요한 발진이 방지된다.

여기서 불필요한 발진이란 ＂2＂포트형 탄성표면파 공진자의 스퓨리어스 및 등가 병렬용량, 기타가 원인이 되는 공진주파수 이외의 발진을 말한다.

제7도의 회로는 콘덴서(39)의 용량값을 작게 함으로써 ＂2＂포트형 탄성표면파 공진자(2)의 제2차, 제3차 고주파 또는 그 이외의 고주파 주파수로 발진시킬 수 있다.

이상의 실시예, 변형예에서는 트랜지스터(5)와 트랜지스터(6)를 모두 바이폴라 트랜지스터로 나타내었으나 이에 한정되지 않고 예를 들면 전계효과 트랜지스터 등도 무방하다.

제8도는 이와 같은 전계효과 트랜지스터를 이용한 경우의 회로 구성도이며 바이폴라 트랜지스터 대신 전계효과형 트랜지스터(23)(24)가 접속되어 있다.

또한 공진자에 대해서도 탄성 표면파 공진자에만 한정되지 않고 예를 들면, 탄성표면파 필터, 탄성표면파 지연선 ＂2＂포트형 수정 발진자등의 2조 포트를 갖는 전압 수자라도 무방하다.

제9도는 이와 같은 ＂2＂포트형 수정 진동자를 이용한 경우의 회로 구성도이며 ＂2＂포트형 탄성 표면파 공진자 대신 ＂2＂포트형 수정진동자(44)가 접속되어 있다.

전술한 실시에에 있어서는 ＂2＂포트형 탄성표면파 공진자를 이용해서 설명했으나 본 발명은 여기에 한정되는 것은 아니다.

즉, 탄성표면파 공진자는 2개의 인터디지탈 전극을 가질 뿐만 아니라 3개 이상의 인터디지탈 전극을 갖는 것이라도 좋다. 이 3개 이상의 인터디지털 전극을 갖는 탄성 표면파 공진자를 본 발명의 발진기에 이용하는 경우 1개 또는 복수의 인터디지털 전극이 병렬 또는 직렬 접속되어 한폭의 포트로 이용된다.

전술한 접속방법은 다전극의 탄성표면파 필터 및 탄성표면파 지연선을 이용한 경우도 같다.

제10도를 참조해서 3개의 인터 디지털전극을 갖는 탄성 표면파 필터를 발진회로에 이용한 경우의 회로구성을 설명한다.

제10도에서는 탄성표면파 필터(45)의 인터디지탈 전극(46)과 인터디지탈 전극(47)으로 구성된 한쪽의 포트는 트랜지스터(5)와 트랜지스터(6)의 각 콜렉터 사이에 접속되어 있으며 인터디지탈 전극(48)으로 구성되는 또 한쪽 포트는 트랜지스터(5)와 트랜지스터(6)의 각 베이스 사이에 접속되어 있다.

전술한 접속을 함으로써 제1도에 표시한 실시예와 동등한 동작, 효과를 얻게 된다.

이외에 예를 들면 5개의 인터디지탈 전극을 갖는 탄성표면파 필터의 2개의 인터디지털 전극을 한쪽의 포트로 이용하고 나머지 3개의 인터디지탈 전극을 다른 한쪽의 포트로 이용하는 것 또한 가능하다.

이상, 여러 가지의 실시예, 변형예에 대해서 설명했으나, 이들 예에서 발진 주파수의 미세한 조정이 가능하다.

예를 들면, 제1도의 실시예에 의하면 트랜지스터(5)와 트랜지스터(6)의 콜렉터 사이 또는 베이스간, 또는 트랜지스터(5)의 콜렉터와 직류 전원(1)의 한끝 또는 트랜지스터(5)의 베이스와 직류전원(1)의 한끝 및 트랜지스터(6)의 베이스와 직류전원(1)의 한끝등에 콘덴서를 접속해서 이 콘덴서의 용량값에 의해 발진 주파수의 미세 조정을 하면 좋다.

다른 실시예, 변형예에 대해서도 동일하다.

이상 설명한 모든 실시에에 있어서 출력단자는 차동 증폭회로의 출력에 접속되어 있으나 이 출력단자는 차동 증폭회로의 입력이라도 좋다.

즉, 압전소자 중 어느 포트의 양끝에서부터라도 출력을 할 수 있다.

이상, 본 발명의 실시예, 변형예에 대해 설명했으나 요컨대 본 발명은 그 요지를 벗어나지 않는 범위에서 다양하게 변형해서 실시할 수 있다.

또한 이상 설명한 실시예, 변형예를 여러개 조합해서 실시할 수도 있다.

본 발명에 의하면 ＂2＂포트형 압전 공진자의 각 포트 전극간에 직류전압이 인가되지 않으므로 이 공진자의 열화를 방지할 수 있다.

또한 회로가 완전한 대칭 구성이 되어 전원으로부터는 직류 전류밖에 흐르지 않는다.

이 때문에 전원에 접속된 다른 회로의 잡음원이 되지 않고, 타회로로부터의 잡음 영향도 받지 않게 된다.

더욱이 큰 용량의 콘덴서를 필요로 하지 않으므로 집적 회로화에 매우 적합하다.

Claims

3단자 능동소자를 포함하는 증폭회로를 가지며 이 증폭회로의 출력을 압전소자를 통해 전술한 증폭회로의 입력에 귀환하여 특정한 주파수를 갖는 연속파를 발진하는 발진 회로에 있어서, 전술한 증폭회로는 한쌍의 트랜지스터(5)(6)의 각 콜렉터를 각각 저항(8)(9)을 통해 직류전원(1)의 한 끝에 접속시키고, 각 에미터를 공통의 전류원(7)을 통해 전술한 직류전원(1)의 다른 끝에 접속하여 각 베이스에 바이어스 전압을 인가하는 바이어스 회로(10)를 접속한 차동 증폭기로 구성되며, 전술한 압전소자(2)는 동일 기판상에 적어도 2조의 포트(3)(4)를 가지며 이 압전소자(2)의 한쪽조의 포트(3)의 전술한 트랜지스터(5)(6)의 각 콜렉터간에 접속되며, 다른 조의 포트(4)는 전술한 트랜지스터(5)(6)의 각 베이스 사이에 접속되는 것을 특징으로 하는 발진기.
제1항에 있어서, 압전소자가 탄성 표면파 공진자인 것을 특징으로 하는 발진기.
제1항에 있어서, 압전소자가 수정 진동자인 것을 특징으로 하는 발진기.
제2항에 있어서, 압전소자가 2조의 포트를 갖는 것을 특징으로 하는 발진기.
제1항에 있어서, 압전소자가 3조의 포트를 갖는 것을 특징으로 하는 발진기.
제1항에 있어서, 바이어스 회로가 저항으로 구성되는 것을 특징으로 하는 발진기.
제1항에 있어서, 제3 및 제4트랜지스터의 각 에미터를 전술한 제1 및 제2의 트랜지스터 콜렉터에 접속하고 제3 및 제4의 트랜지스터의 각 콜렉터를 압전소자의 적어도 1조의 포트와 접속하고, 제3 및 제4의 트랜지스터의 각 베이스를 바이어스 회로에 접속하는 것을 특징으로 하는 발진기.
제1항에 있어서, 제3의 트랜지스터 콜렉터가 전술한 직류 전원 한 끝에 접속되고 전술한 제3의 트랜지스터 에미터가 제1의 다이오드 및 제3의 저항을 통해 직류전원의 다른 끝에 접속되고 제3의 트랜지스터 베이스가 제1의 트랜지스터 콜렉터에 접속되고, 제4의 트랜지스터 콜렉터가 직류전원의 한 끝에 접속되고, 제4의 트랜지스터 에미터가 제2의 다이오드 및 제4의 저항을 통해 직류전원의 다른 끝에 접속되고, 제4의 트랜지스터 베이스가 제2의 트랜지스터의 콜렉터에 접속되고 압전소자의 적어도 1조의 포트가 제1의 다이오드와 제3의 저항 접속점 및 제2의 다이오드와 제4의 저항 접속점 간에 접속되는 것을 특징으로 하는 발진기.
제1항에 있어서, 제3의 트랜지스터 콜렉터가 전술한 직류전원의 한 끝에 접속되고, 제3의 트랜지스터 에미터가 제3의 저항 및 제2의 전류원을 통해 직류전원의 다른 끝에 접속되고 제3의 트랜지스터 베이스가 제1트랜지스터 콜렉터에 접속되고 제4의 트랜지스터 콜렉터가 직류전원의 한 끝에 접속되고, 제4의 트랜지스터 에미터가 제4의 저항 및 제3의 전류원을 통해 직류전원의 다른 끝에 접속되고, 제4의 트랜지스터 베이스가 제2의 트랜지스터 콜렉터에 접속되고, 전압소자의 적어도 1조의 포트가 제3의 저항과 제2의 전류원 접속점 및 제4의 저항과 제3의 전류원 접속점 사이에 접속되는 것을 특징으로 하는 발진기.
3단자 능동소자를 포함한 증폭 회로를 가지며 이 증폭 회로의 출력을 압전소자를 통해 전술한 증폭회로의 입력에 귀환해서 특정한 주파수를 갖는 연속파를 발진하는 발진회로에 있어서, 전술한 증폭회로는 한쌍의 전계효과 트랜지스터(23)(24)의 각 드레인을 각각 저항(8)(9)을 통해 직류전원(1)의 한 끝에 접속시킴과 동시에 각 소스를 공통의 전류원(7)을 통해 직류전원(1)의 다른 끝에 접속시키고, 각 게이트에 바이어스 전압을 인가하는 바이어스 회로(10)를 접속한 차동 증폭기로 구성되며, 압전소자(2)는 동일 기판에 적어도 2조의 포트(3)(4)를 가지며 이 압전소자(2)의 한쪽조의 포트(3)는 전술한 트랜지스터(23)(24)의 각 드레인 간에 접속되며, 다른 조의 포트(4)는 트랜지스터(23)(24)의 각 게이트 간에 접속되는 것을 특징으로 하는 발진기.
제10항에 있어서, 저항장치는 저항인 것을 특징으로 하는 발진기.
제10항에 있어서, 저항장치가 제1 및 제2의 트랜지스터의 각 에미터간에 병렬로 순차 접속된 콘덴서와 제3의 저항과 더나아가 각 에미터와 직류전류와의 사이에 직렬로 접속된 제4 및 제5의 저항으로 구성되는 것을 특징으로 하는 발진기.
제1 및 제2의 전계효과 트랜지스터의 각 드레인을 각각 제1 및 제2의 저항을 통해 직류전원의 한 끝에 접속시키고, 각 소스를 공통의 제1전류원을 통해 직류전원의 다른 끝에 접속하여 각 게이트에 바이어스 전압을 인가하는 바이어스 회로를 접속시킴으로써 차동 증폭회로를 구성하며, 제1 및 제2의 전계효과 트랜지스터의 각 드레인간의 동일 기판상에 적어도 2조의 포트를 갖는 압전소자의 적어도 1조의 포트를 접속시킴과 동시에 각 게이트간에 남은 조의 포트를 접속시키는 것을 특징으로 하는 발진기.
제1 및 제2의 전계효과 트랜지스터의 각 드레인을 각각 제1 및 제2의 저항을 통해 직류전원의 한 끝에 접속시키고 각 소스를 공통의 저항을 통해 직류 전원의 다른 끝에 접속하며 각 게이트에 바이어스 전압을 인가하는 바이어스 회로를 접속시킴으로써 차동 증폭회로를 구성하며, 제1 및 제2의 전계효과 트랜지스터의 각 드레인간의 동일 기판상에 적어도 2조의 포트를 갖는 압전소자의 적어도 1조의 포트를 접속시킴과 동시에 각 게이트간에 나머지 조의 포트를 접속시키는 것을 특징으로 하는 발전기.