KR960005682B1 - 전압제어 발진회로 - Google Patents

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Abstract

내용 없음.

Description

전압제어 발진회로
제 1 도는 종래의 푸쉬-푸쉬형 전압제어 발생회로의 블록 구성도.
제 2 도는 본 발명에 따른 푸쉬-푸쉬형 전압제어 발진회로의 블록구성도.
제 3 도는 본 발명의 첫번째 실시예에 따른 전압제어 발진회로의 상세도.
제 4 도는 본 발명의 두번째 실시예에 따른 전압제어 발진회로의 상세도.
제 5 도는 마이크로스트립에서의 공진 파형에 대한 기본파와 제 2 고조파의 특성도.
* 도면의 주요부분에 대한 부호의 설명
T1: 탱크회로 MR1: 마이크로스트립 공진회로
RC1, RC2: 공진주파수 조절회로 O1, O2: 발진회로
P1, P2: 위상조절회로 B1: 버퍼 증폭기
본 발명의 이동체 통신기기등에 적용되는 전압제어 발진기(VCO)에 관한 것으로, 특히 발진주파수 공진용 탱크회로를 공유하는 2개의 발진회로를 캐스코드(Cascode) 증폭회로로 구성한 푸쉬-푸쉬(push-push)형 전압제어 발진회로에 관한 것이다.
종래의 푸쉬-푸쉬형 전압제어 발진회로는, 제 1 도에서 보이고 있는 바와같이 튜닝전압(VT)에 따라 공진 주파수를 결정하는 탱크회로(T1)와, 상기 탱크회로(T1)의 공진주파수를 증폭하는 제1, 2증폭기(A1, A2) 및 이들 제1, 2증폭기(A1, A2)에 연결되는 회로(O1, O2)와, 상기 제 1, 2 발진회로(O1, O2)의 발진출력을 합산하는 합산기(M1)를 포함한다.
상기 제1, 2증폭기(A1, A2)는 각각 B+회로전압에 의해 독립적으로 DC 바이어스되며, 합산기(M1)는 실질적으로 공통노드이다.
이러한 종래의 전압제어 발진회로는 탱크회로(T1)에서 결정된 공진주파수에 기초하여 제1, 2발진회로(O1, O2)가 동일크기의 주파수를 서로 반대의 위상을 가지고 발진하게 되므로, 상기 제1, 2발진회로(O1, O2)의 발진출력주파수의 기본파는 합산기(M1)에서 서로 상세되고 제 2 고조파 성분만이 서로 중첩되어 최종 발진주파수 신호로 출력되게 된다.
원칙적으로 제1, 2발진회로(O1, O2)는 동일한 소자 구성에 따른 동일한 발진 특성이 나타나야 하지만, 실제로는 개별 구성 소자의 정격오차나 바이어스 전류오차등에 의해서 각각의 기본파 출력의 크기와 위상에 오차가 존재한다.
이러한 기본파 출력오차는 합산기(M1)에서의 기본파 성분의 완전한 제거를 달성시킬 수 없어 정밀한 발진출력을 얻을 수 없다.
특히, 제1, 2발진회로(O1, O2)에는 각각 독립적인 DC 바이어스를 요구하기 때문에, 큰 바이어스 전류원을 필요로 하게 되므로 발진 소비전력의 증가를 초래한다.
본 발명의 목적은 푸쉬-푸쉬형 전압제어 발진회로에서의 저소비전력화를 달성하려는데 있다.
본 발명의 또다른 목적은 푸쉬-푸쉬형 전압제어 발진회로의 제1, 2발진회로의 출력위상오차를 제거하여 정밀한 발진출력을 얻으려는데 있다.
본 발명은 마이크로스트립 공진회로를 공유하는 한쌍의 발진회로의 발진증폭 트랜지스터를 단일의 전류 바이어스에 의해 구동하도록 캐스코드 증폭회로로 구성하고, 상기 각 발진회로의 출력측에는 각각의 위상에러를 보상하기 위한 위상 에러 조절회로를 마련한다는데 특징이 있다.
이하 첨부한 도면에 기초하여 본 발명을 설명하면 다음과 같다.
제 2 도는 본 발명의 전압제어 발진회로의 블록 구성도로서, 각각의 피드백 커패시터(CF1, CF2)와 발진증폭기(A1, A2)를 포함하는 상기 제1, 2발진회로(O1, O2)를 하나의 B+회로전압에 의해 직렬 DC 바이어스되도록 캐스코드 형태로 구성하고, 상기 제1, 2 발진증폭기(A1, A2)의 출력은 각각의 제1, 2위상 조절회로(P1, P2)에서 발진출력의 위상이 교정된 후 합산기(M1)에서 합산되어 출력되게 구성하고 있다.
제 3 도는 본 발명에 따른 전압제어 발진회로의 첫번째 실시예에 대한 상세한 회로 구성도로써 , 탱크회로(T1)는 마이크로스트립 공진회로(MR1)와 상기 마이크로스트립 공진회로(MR1)의 양단에 설치되며 튜닝전압(VT)으로 제어되는 제1, 2공진주파수 조절회로(RC1, RC2)를 포함한다.
상기 마이크로스트립 공진회로(MR1)는 마이크로스트립 라인(L0)과 공진 커패시터(C0)의 병렬회로로 구성된다.
상기 제 1 공진주파수 조절회로(RC1)는 마이크로스트립 공진회로(MR1)의 제 1 단자와 그라운드 사이에 직렬로 연결된 바랙터 다이오드(VD1) 및 캐패시터(C7)와 이 바랙터 다이오드(VD1)에 튜닝전압(VT)을 공급하기 위한 저항(R6)으로 구성된다.
상기 제 2 공진주파수 조절회로(RC2)는 마이크로스트립 공진회로(MR1)의 제 2 단자와 그라운드 사이에 직렬로 연결된 바랙터 다이오드(VD2) 및 커패시터(C8)와 이 바랙터 다이오드(VD2)에 튜닝 전압(VT)을 공급하기 위한 저항(R10)으로 구성된다.
제 1 발진회로(O1)는 베이스 바이어스 저항(R3, R9) 및 에미터 바이어스 저항(R1)에 의해 DC 바이어스가 형성되는 발진증폭 트랜지스터(Q1)와, 이 발진증폭 트랜지스터(Q1)의 베이스-에미터 사이에 연결된 피드백 커패시터(CF1)와 그의 콜렉터를 AC적으로 그라운드시키기 위한 콜렉터 바이패스 커패시터(CF1)와, 그의 에미터에 연결된 출력 커패시터(C3)를 포함한다.
상기 제 1 발진회로(O1)는 탱크회로(T1)의 제 2 단자에 나타나는 공진주파수 신호를 커플링 커패시터(C1)를 거쳐 발진증폭 트랜지스터(Q1)의 베이스로 입력한 후 이를 에미터로 출력하게 되는 공통 콜렉터 증폭회로로 구성된다.
제 2 발진회로(O2)는 베이스 바이어스 저항(R7,R8) 및 에미터 바이어스 저항(R5)에 의해 DC 바이어스가 형성되는 발진증폭 트랜지스터(Q2)와, 이 발진증폭트랜지스터(Q2)의 베이스-에미터 사이에 연결된 피드백 커패시터(CF2)와, 그의 콜렉터를 AC적으로 그라운드시키기 위한 콜렉터 바이패스 커패시터(CB2)와, 그의 에미터에 연결된 출력 커패시터(C5)를 포함한다.
상기 제 2 발진회로(O2)는 탱크회로(T1)의 제 1 단자에 나타나는 공진주파수 신호를 커플링 커패시터(C2)를 거쳐 발진증폭 트랜지스터(Q2)의 베이스로 입력한 후 이를 에미터로 출력하게 되는 공통 콜렉터 증폭회로로 구성된다.
상기 제 1 발진회로(O1)의 발진증폭 트랜지스터(O1)의 콜렉터 바이어스 전류는 RF 쵸크코일(L1)을 통한 제 2 발진회로(O2)의 발진증폭 트랜지스터(Q2)의 에미터 전류로 공급되게 연결하고, 상기 발진증폭 트랜지스터(Q1)의 베이스 전류는 RF 쵸크코일(L2)을 통한 발진증폭 트랜지스터(Q2)의 베이스 전류로 공급되게 연결함으로서, 이들 제1, 2발진회로(O1, O2)는 캐스코드 증폭회로로 마련된다.
상기 제1, 2발진회로(O1, O2)의 출력단에 마련된 제1, 2위상조절회로(P1, P2)는 각각 커패시터(C4) 및 저항(R2)의 병렬회로와 커패시터(C6) 및 저항(R4)의 병렬회로로 구성된다.
상기 제1, 2위상조절회로(P1, P2)를 거친 발진 신호는 공통노드에서 합산된 후 버퍼증폭기(B1)를 통하여 출력되게 구성한다.
상기 탱크회로(T1)는 외부에서 가해지는 튜닝전압(V)의 크기에 따라 바랙터 다이오드(VD1, VD2)의 커패시턴스가 동일하게 변화되므로 마이크로스트립 공진회로(MR1)의 제1, 2단자에 걸리는 커패스턴스는 동일하기 때문에, 마이크로스트립 라인(Lo)의 양단에는, 제 5 도에서 보이고 있는 바와같이, 위상은 반대이고 크기의 절대값은 동일한 기본파(Fo) 위상 및 크기가 동일한 제 2 고조파(2Fo) 성분을 가지는 공진주파수 신호가 나타난다.
이러한 공진주파수 신호는 각각의 커플링 커패시터(C1, C2)를 통하여 공통 콜렉터 방식으로 캐스코드 결합된 제1, 2발진회로(O1, O2)에 입력되어 발진하게 된다.
상기 제1, 2발진회로(O1, O2)는 RF 쵸크코일(L1, L2)에 의해 DC적으로는 캐스코드 결합되어 있으나, AC적으로는 완전히 분리되게 된다.
따라서 제1, 2발진회로(O1, O2)의 제1, 2발진 신호는 상호간에 어떠한 영향도 미치지 않는 완전히 분리된 신호로 나타나게 된다.
그런데, 동일한 공진주파수 신호가 입력되더라도 제1, 2발진회로(O1, O2)의 구성소자의 특성 편차에 의해서 제1, 2발진 신호 출력의 위상에 오차가 나타날 수 있다.
이러한 제1, 2발진 신호의 위상오차는 제1, 2위상조절회로(P1, P2)의 각 저항(R2, R4)를 조정하거나 각 커패시터(C4, C6)를 조정하는 것으로, 제1, 2 발진 신호의 기본파의 위상을 정확히 180°차이가 나도록 보정된다.
따라서 공통노드에서 제1, 2발진 신호를 합산하게 되면 서로 위상이 반대이고 크기의 절대값이 같은 두발진 신호의 기본파(Fo) 성분은 제거되고 위상과 크기가 같은 제 2 고조파(2Fo) 성분만이 중첩되어, 버퍼 증폭기(B1)를 거쳐 최종 발진 신호로 출력된다.
한편 제 4 도는 본 발명에 따른 전압제어 발진회로의 두번째 실시예로서, 여기에서는 제1, 2발진회로(O1, O2)가 공통베이스 증폭회로로 구성된 것을 제외하고는 제1, 2발진회로가 캐스코드 결합에 의한 단일 B+전압으로 DC 바이어스되는 결합구조와 탱크회로(T1) 및 제1, 2위상조절회로(P1, P2)의 구성은 앞에서 설명한 제 3 도의 구성 및 그 동작과 완전 동일하다.
제 4 도에서 제 1 발진회로(O1)는 궤환 커패시터(CF3) 및 커패시터(C11, C13)를 가지는 발진증폭 트랜지스터(Q3)와, 상기 발진증폭 트랜지스터(Q3)의 베이스 신호를 그라운드로 바이패스시키기 위한 베이스 바이패스 커패시터(CB3)와, 에이터 DC 바이어스 저항(R11) 및 베이스 DC 바이어스 저항(R13, R15)를 포함한다.
또한 상기 발진증폭 트랜지스터(Q3)의 콜렉터에는 공통베이스회로에서 콜렉터 임피던스 부하역할을 하는 RF 쵸크코일(L2)이 설치되며, 이 RF 쵸크코일에 의해 제 2 발진회로(O2)와 제 1 발진회로(O1)가 단일 B+회로전압으로 구동되는 캐스코드 결합이 이루어지게 된다.
제 2 발진회로(O2)는 궤한 커패시터(CF4) 및 커패시터(C21, C23)를 가지는 발진증폭 트랜지스터(Q4)와, 상기 발진증폭 트랜지스터(Q4)의 베이스 신호를 그라운드로 바이패스시키기 위한 베이스 바이패스 커패시터(CB4)와, 베이스 DC 바이어스 저항(R17, R19)을 포함한다.
또한 상기 발진증폭 트랜지스터(Q4)의 콜렉터에는 전원단과의 아이솔레이션을 위한 RF 쵸크코일(L21)을 설치하고, 또한 그의 베이스에는 IF 쵸크코일(L17)과 AC 바이패스 커패시터(CB5)를 설치한다.
이에 따라 제1, 2발진회로(O1, O2)는 RF 쵸크코일(L1, L2)에 의해서, AC적으로는 완전한 신호 분리가 이루어지면서 DC 바이어스 통로를 형성하게 되는 캐스코드 결합을 이루게 되므로, 각 발진회로의 DC 구동전류가 기존의 독립적인 DC 바이어스 조건에 비하여 1/2로 줄어들게 된다.
이상에서 설명한 바와같이 본 발명은 푸쉬-푸쉬형 전압제어 발진회로에서 요구되는 두개의 발진회로를 하나의 전류구동 패스를 가지는 캐스코드 결합을 통하여 DC 바이어스하게 되므로, 발진회로의 구동전류를 1/2로 줄일 수 있게 된다.
또한 각 발진회로 구성소자의 특성편차에 따른 위상오차를 RC 위상조절회로에서 정확하게 보상할 수 있는 수단을 마련하는 것으로 정밀한 전압제어 발진 신호를 얻을 수 있게 된다.

Claims (5)

  1. 중첩된 제2고조파 신호가 발진출력주파수 신호로 출력되는 푸쉬-푸쉬형 전압제어 발진회로에 있어서, 마이크로스트립 공진회로를 구비한 탱크회로와, 상기 마이크로스트립 공진회로의 제 1 단자로부터 발진신호를 입력받아 증폭하고, 베이스 바이어스 저항과 에미터 바이어스 저항에 의해 직류 바이어스가 형성되는 제 1 발진회로와, 상기 마이크로스트립 공진회로의 제 2 단자로부터 발진 신호를 입력받아 증폭하고, 상기 제 1 발진회로의 베이스 바이어스 저항과 직렬로 연결된 베이스 바이어스 저항과 상기 제 1 발진회로의 에미터 바이어스 저항과 직렬로 연결된 에미터 바이어스 저항에 의해 직류 바이어스가 형성되는 제 2 발진회로와, 상기 제 1 발진회로의 베이스 바이어스 저항과 상기 제 2 발진회로의 베이스 바이어스 저항 사이에 직렬로 연결된 제 1 쵸크코일과, 상기 제 1 발진회로의 에미터 바이어스 저항과 상기 제 2 발진회로의 에미터 바이어스 저항사이에 직렬로 연결된 제 2 쵸크코일을 구비하는 것을 특징으로 하는 전압제어 발진회로.
  2. 제 1 항에 있어서, 제1, 2발진회로(O1, O2)의 출력단에 각각의 발진출력주파수 신호의 위상을 보정하기 위한 제1, 2위상조절회로(P1, P2)가 더 마련된 것을 특징으로 하는 전압제어 발진회로.
  3. 제 2 항에 있어서, 제1, 2위상조절회로(P1P2)는 각각 RC 병렬회로로 구성된 것을 특징으로 하는 전압제어 발진회로.
  4. 제 1 항 또는 제 2 항에 있어서, 제1, 2발진회로(O1, O2)는 공통 콜렉터 발진회로로 구성된 것을 특징으로 하는 전압제어 발진회로.
  5. 제 1 항 또는 제 2 항에 있어서, 제1, 2발진회로(O1, O2)는 공통베이스 발진회로로 구성된 것을 특징으로 하는 전압제어 발진회로.
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