KR100835130B1 - 발진기 회로 - Google Patents

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KR100835130B1
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안드레아스 루즌야크
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프리스케일 세미컨덕터, 인크.
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Abstract

발진기 회로(300)는: 입력(IN)과 출력(OUT) 사이에 접속된 공진기(Q)와; 출력 접속된 노드를 통해 직렬로 접속된 제 1 및 제 2 구동기 트랜지스터들(MP, MN)을 갖는 인버터와; 구동기 트랜지스터들을 바이어스하기 위한 제 1 및 제 2 바이어싱 트랜지스터들(MPD, MND)과; 각각 구동기 트랜지스터들의 게이트 전극들과 상기 출력 사이의 제 1 및 제 2 제한 수단들을 포함한다. CMOS 회로는 구동기 트랜지스터들을 올바르게 분극화하기 위해 잘 제어된 DC 전류원들의 필요없이, 그리고 회로가 파워 온 될 때 두 구동기 트랜지스터들이 포화 상태에 머무르는 것을 보장하기 위한 스타트-업 회로의 필요 없이 발진 진폭의 조절을 허용한다. 간단한 발진기 회로(600)는 그 입력이 용량적으로 입력(IN)에 결합된 인버터와, 인버터 입력과 출력(OUT) 사이에 결합된 제 1 제한 수단과, 입력(IN)과 출력(OUT) 사이에 결합된 제 2 제한 수단을 갖는다.
발진기, 공진기, 인버터, 트랜지스터, 제한 수단

Description

발진기 회로{Oscillator circuit}
본 발명은 집적 회로들에 사용하기 위한 발진기 회로들에 관한 것이다.
현재 IC에 가장 많이 사용되고 있는 아날로그 회로들 중의 하나가 피어스 타입(Pierce-type)의 2핀 발진기이다. 통상적으로, 이러한 타입의 발진기는 마이크로프로세서들 및 다른 집적 시스템들에서 클럭 신호들을 발생시키기 위해 사용된다.
이러한 발진기는 통상적으로 접지에 접속된 두 개의 커패시터들 사이 및 인버터의 입력과 출력 사이에 내장된(embedded) 공진기에 의해 형성된다. 도 1은 이러한 발진기의 개략적인 회로를 도시한다.
이 발진기는 간단한 구조이지만, 몇몇의 단점들이 있다:
출력에서의 진폭이 EMC(electro-magnetic coupling) 문제들을 일으킬 수 있는 고조파를 발생시키는 비선형성들에 의해 제한된다.
공진기 양단의 진폭이 높아서, 공진기에서 높은 전원 손실을 일으키고, 긴 시간의 주파수 안정성을 제한한다.
인버터를 구성하는 두 개의 트랜지스터들이 대부분의 진동 주기 동안 동시에 도통해서, 발진기가 높은 전력 소비를 갖는다.
보정 바이어싱을 보장하기 위해 인버터의 입력과 출력 사이에서 고 임피던스 전류 경로(high impedance current path)가 필요하다. 이 경로에 접속된 외부의 구성 성분들의 누설은 발진기의 동작 상태들을 바꿀 수 있다.
이러한 단점들을 처리하기 위해 몇몇의 해결책들이 제안되었다. 도 2는 발진 진폭의 조절에 의해 위에서 언급한 단점들을 회피하는 미국 특허 출원 번호 제 4,405,906 호로부터 알려진 기존의 회로를 도시한다. 이러한 알려진 회로에서는 두 개의 DC 바이어스 전류원들이 구동기 트랜지스터들을 분극시키고(polarize) 이러한 전류원들로부터 전류들이 구동기 트랜지스터들의 공통 드레인 및 그들의 게이트 사이에서 접속된 트랜지스터들을 지나가는 공급 레일들로 빠진다.
이러한 알려진 회로는 두 개의 커다란 단점들이 있다. 첫 번째로, 잘 제어된 DC 전류원들이 구동기 트랜지스터들을 올바르게 분극시키는데 필요하다. 두 번째로, 두 구동기 트랜지스터들이 회로가 전원이 온(on)인 상태일 때 포화(saturation)에 있는 것을 보장하기 위해 스타트-업 회로가 필요하다.
미국 특허 출원 번호 제 3,902,141 호에서, 소스들, 게이트들 및 드레인들이 전원 공급 장치를 구비한 장치와 병렬로 접속되어 있는 두 개의 상보적인 반도체들에 의해 형성된 증폭기, 드레인들과 게이트들 사이에 접속된 수정 결정판, 게이트들과 소스들 사이에 접속된 검출 커패시터, 소스들 및 드레인들 사이에 접속된 충전 커패시터를 갖는 수정 발진기 회로가 알려져 있다. 집적 커패시터는 반도체들의 게이트들 사이에 접속되어 발진 진폭에 의존하여 증폭기의 동작의 클래스를 제어한다.
매우 낮은 전류의 피어스 발진기가 미국 특허 출원 번호 제 4,360,789 호에 알려져 있다.
삭제
본 발명의 목적은 위에서 언급된 단점들이 극복되거나 적어도 완화된 발진기 회로를 제공하는 것이다.
발명의 요약
본 발명의 제 1 특징에 따라 청구항 제 1 항에 청구된 발진기 회로가 제공된다.
본 발명의 제 2 특징에 따라 청구항 제 11 항에 청구된 발진기 회로가 제공된다.
발명을 구성하는 다섯 개의 발진기 회로들이 첨부한 도면들을 참조로 단지 예시의 방법으로 이제 설명될 것이다.
도 1은 알려진 피어스 타입의 2핀 발진기 회로의 개략적인 회로도를 도시한 도면.
도 2는 진폭 조절을 갖는 알려진 발진기 회로의 개략적인 회로도를 도시한 도면.
도 3은 본 발명을 구현한 제 1 발진기 회로의 개략적인 회로도를 도시한 도면.
도 4는 본 발명을 구현한 제 2 발진기 회로의 개략적인 회로도를 도시한 도면.
도 5는 본 발명을 구현한 제 3 발진기 회로의 개략적인 회로도를 도시한 도면.
도 6은 본 발명을 구현한 간단한 제 4 발진기 회로의 개략적인 회로도를 도시한 도면.
도 7은 본 발명을 구현하고 개선된 진폭 조절을 제공하는 구성성분을 구성하는 도 6의 간단한 발진기 회로에 기초하여, 제 5 발진기 회로의 개략도를 도시한 도면.
상세한 설명
도 1을 참조하면, 피어스 타입 2핀 발진기(100)는 두 개의 커패시터들(C1 및 C2) 사이에 끼워 넣어진 공진기(Q)에 의해 형성된다. 커패시터들은 공통적으로 공진기(Q)로부터 멀리 떨어진 단자들에서 전압 노드(VSS)에 접속되어 있다. CMOS 트랜지스터 쌍(MP, MN)은 전압 노드들(VDDA 및 VSS) 사이에서 직렬로 접속된 소스 및 드레인 전극들을 갖는다. CMOS 트랜지스터들(MP 및 MN)은 그 입력(IN)이 트랜지스터들의 게이트 전극들에 접속되고 그 출력(OUT)이 트랜지스터들의 전류 전극들 사이의 점에 접속되는 인버터를 형성한다. 입력(IN)과 출력(OUT)은 각각 전압 노드(VSS)로부터 멀리 떨어진 단자들에서 커패시터들(C1 및 C2)에 접속된다. 저항(R0)은 입력(IN)과 출력(OUT) 사이에 접속된다.
위에서 논의된 바와 같이, 알려진 피어스 타입 2핀 발진기(100)가 간단한 구조의 장점을 가지고 있긴 하지만, 이것은 몇몇의 단점들을 나타낸다: (i) 출력에서의 진폭이 EMC(electro-magnetic coupling) 문제들을 일으킬 수 있는 고조파를 발생시키는 비선형성들에 의해 제한되고; (ii) 공진기(Q) 양단의 진폭이 높아서, 공진기에서 높은 전력 손실을 일으키고, 장기간의 주파수 안정성을 제한하며; (iii) 인버터를 구성하는 두 개의 트랜지스터들(MP 및 MN)이 발진의 주기 대부분동안 동시에 도통해서, 발진기가 높은 전류를 소비하고; 및 (iv) 그의 보정 바이어싱을 보장하기 위해서 고 임피던스 전류 경로(R)가 인버터의 입력(IN)과 출력(OUT)사이에서 필요하고, 이 경로에 접속된 외부의 구성성분들의 누설로 발진기의 동작 상태들이 바뀔 수 있다.
이제 도 2를 참조하면, 알려진 발진기 회로(200)가 이러한 단점들을 피한다. 발진기 회로(200), 공진기(Q), 트랜지스터들(T1 및 T2) 및 커패시터(C2)는 각각 도 1의 공진기(Q), 트랜지스터들(MP 및 MN), 및 커패시터(C2)와 유사하다. 도 2의 커패시터들(C3' 및 C4')(커패시터들 C3 및 C4와 함께)은 도 1의 커패시터(C1)와 유사하다. 발진기 회로(200)에서, 노드들(a 및 b)은 각각 입력 및 출력 노드들로 작용한다.
발진기 회로(200)는 발진 진폭의 조절에 의해 발진기 회로(100)의 위의 언급된 단점들을 피한다. 발진기 회로(200)에서 발진 진폭은 구동기 트랜지스터들(T1 및 T2)을 분극시키는 두 개의 DC 바이어스 전류원들(각각 트랜지스터들 T3 및 T4에 의해 형성된)에 의해 조절되고, 이러한 전류원들로부터의 전류들은 구동기 트랜지스터들의 공통 드레인 및 그들의 게이트 사이에 접속된 트랜지스터들(T5, T6 및 T8)을 지나가는 공급 레일들(P 및 M)로 들어간다.
그러나, 위에서 논의된 바와 같이, 발진기 회로(200)가 발진기 회로(100)의 단점들을 피함에도 불구하고, 발진기 회로(200)는 두 개의 커다란 단점들을 갖는다. 첫 번째로, 잘 제어된 DC 전류원들(T3 및 T4)이 구동기 트랜지스터들(T1 및 T2)을 바르게 분극시키기 위해 필요하다. 두 번째로, 두 구동기 트랜지스터들이 회로가 전원이 온(on) 상태일 때 포화(saturation)에 있다는 것을 보장하기 위해서 스타트-업 회로(도시되지 않음)가 필요하다.
이제 도 3을 참조하면, 발진기 회로(300)는 위에 언급된 도 1 및 도 2의 알려진 회로들의 장점들을 나타내지만, 이상에서 언급된 그들의 단점들은 피한다.
발진기 회로(300)에서 공진기(Q)는 두 개의 커패시터들(C1 및 C2) 사이에 내장된다. 커패시터들은 일반적으로 공진기(Q)로부터 멀리 떨어진 단자들에서 전압 노드(VSS)로 접속된다. CMOS 트랜지스터 쌍(MP, MN)은 전압 노드들(VDDA 및VSS) 사이에서 직렬로 결합된 소스 및 드레인 전극들을 갖는다. CMOS 트랜지스터들(MP 및 MN)은 입력(IN)이 각각 커패시터들(CP 및 CN)을 통해 트랜지스터들의 게이트 전극들로 접속되고, 출력(OUT)이 트랜지스터들의 전류 전극들 사이의 점에 접속된 인버터를 형성한다. 입력(IN) 및 출력(OUT)은 각각 전압 노드(VSS)로부터 멀리 떨어진 단자들에서 커패시터들(C1 및 C2)에 접속된다. 트랜지스터들(MP 및 MN)의 게이트 전극들(각각 노드들(PG 및 NG)에서)은 두 개의 직렬 결합된 저항들(PX 및 NX)을 통해 접속된다. 저항들(PX 및 NX) 사이의 점은 출력(OUT)으로 접속된다. 트랜지스터들(MP 및 MN)의 게이트 전극들(각각 노드들(PG 및 NG)에서)은 각각 다이오드 접속된 CMOS 트랜지스터들(MND 및 MNP)을 통해 노드(NF)로 접속되고, 이것은 증폭기(A)를 통해 출력(OUT)으로 접속된다.
도 3의 발진기(300)에서, 구동기 트랜지스터들(MN 및 MP)의 보정 바이어싱 조건은 이러한 구동기 트랜지스터들의 출력 및 그들의 게이트들 사이의 트랜지스터들(NX 및 PX)을 통하는 고 임피던스 경로들에 의해 확실해진다. 이러한 방법에서 스타트-업 때에 구동기 트랜지스터들(MN 및 MP)은 포화에 있다.
다이오드 구조에 접속된, 트랜지스터들(MND 및 MPD)은 도 1의 기존 기술의 회로에서와 유사한 방법으로 진폭 조절을 달성한다. 구동기 트랜지스터들(MN 및 MP)의 게이트들 및 노드(NF) 사이에 접속된 트랜지스터들(MND 및 MPD)은 발진기 출력(OUT)에서의 진폭이 상승할 때 고 임피던스 경로들에 의해 소스된 전류를 낮출 수 있다. 정상 상태(steady state)에서, 트랜지스터들(MND 및 MPD)을 통해 주기적으로 전송된 전하는 저항들(NX 및 PX) 각각을 통해 고 임피던스 경로들에 의해 제공된 것과 동일하다.
이러한 방법에서 도 3의 발진기 회로(300)는 위에서 논의된 도 1 및 도 2의 알려진 회로들의 장점들을 보이지만, 상기 논의된 그들의 단점들은 피한다는 것이 이해될 것이다.
도 4는 도 3의 발진기 회로(300)의 실제적인 실시예를 도시한다. 도 4의 발진기 회로(400)에서, 구동기 트랜지스터들(MPD, MND)의 출력 및 그들의 게이트들의 사이에서 도 3의 발진기 회로(300)의 고 임피던스 저항들(PX 및 NX)이 각각 알맞게 제어된 긴 채널 CMOS 트랜지스터들(MPX 및 MNX)로 실현된다. 또한, 도 4의 발진기 회로(400)에서, 트랜지스터들(MPD 및 MND)로의 접속들이 이하와 같이 배열된다.
구동기 트랜지스터들(MP 및 MN)과 병렬로, CMOS 트랜지스터들(MP1 및 MN1)의 쌍과 커패시터들(CP2 및 CN2)은 직렬 결합된다. 트랜지스터(MP1)는 그의 소스 전극(노드(PF)에서)과 구동기 트랜지스터(MPD)의 드레인 전극에 접속된 그의 게이트 전극을 갖는다. 커패시터(CP1)는 트랜지스터(MP1)의 소스 및 드레인 전극들 사이에서 접속되어 있다. 트랜지스터(MN1)는 그의 소스 전극(노드(NF)에서) 및 구동기 트랜지스터(MND)의 드레인 전극에 접속된 그의 게이트 전극을 갖는다. 커패시터(CN1)는 트랜지스터(MN1)의 소스와 드레인 전극들 사이에서 접속되어 있다.
도 4의 발진기 회로(400)에서, 진폭 조절은 커패시터들(CN2, CP2)에 저장된 전하 또는 노드들(NG, PG)로 전송된 전하에 의해 발생한다. 본 실시예에서 증폭기들을 설치할 필요가 없다는 것이 이해될 것이다. 위와 같이 미리 규정된 상태들 하에서의 완전한 회로의 전류 소비는 IN과 OUT 상에서의 전압이 공급 전압의 10% 내지 90% 사이에서 발진할 때 0.25mA이다.
도 5는 도 3의 발진기 회로(300)의 다른 실제적인 실시예를 도시한다. 도 5의 발진기 회로(500)에서, 트랜지스터들(MPD 및 MND)로의 접속들은 다음과 같이 배열된다.
구동기 트랜지스터들(MP 및 MN)의 게이트 전극들 사이에서(노드들 PG 및 NG에서), CMOS 트랜지스터들(MPX 및 MNX)의 쌍이 직렬로 결합되고, 트랜지스터들(MPX 및 MNX)사이의 점은 구동기 트랜지스터들(MP 및 MN)사이의 점에 접속된다. 트랜지스터들(MPX 및 MNX)의 게이트 전극들 사이에서(노드들(PC 및 NC)에서), 다이오드 접속된 CMOS 트랜지스터들(MNA0 및 MPA0)의 쌍은 직렬로 결합되고, 트랜지스터들(MPA1 및 MPA2) 사이의 점은 노드(DIV)를 형성한다. 트랜지스터들(MPA1 및 MPA2)은 노드(DIV)에 공통적으로 접속된 게이트 전극들을 가지며, 공통적으로 전압 노드(VDDA)에 접속된 소스 전극들을 갖는다. 트랜지스터(MPA1)는 노드(DIV)에 접속된 드레인 전극을 갖는다. 트랜지스터(MPA2)는 노드(NC)에 접속된 드레인 전극을 갖는다. 트랜지스터들(MNA1 및 MNA2)은 노드(DIV)에 공통적으로 접속된 게이트 전극들을 가지며, 전압 노드(VSS)에 공통적으로 접속된 소스 전극들을 갖는다. 트랜지스터(MNA1)는 노드(DIV)에 접속된 드레인 전극을 갖는다. 트랜지스터(MNA2)는 노드(PC)에 접속된 드레인 전극을 갖는다.
도 5의 발진기 회로(500)의 동작에서, 출력 단자(OUT)의 전압이 올라가는 것은 트랜지스터들(MND, MPD)이 열리도록 하고, 따라서 각각 트랜지스터들(MNX 및 MPX)에 의해 공급 전류가 들어가게 한다.
발진기 출력된과 구동기 트랜지스터들의 게이트들 사이의 고 임피던스 접속들을 나타내는 트랜지스터들(MNX, MPX)의 제어 전압은 스타트업의 출력 단자(OUT)상의 DC 전압 플러스 트랜지스터들(MNX, MPX)의 임계 전압에서 조절된다. 이러한 방법으로, 이러한 트랜지스터들의 트랙 절차, 온도 및 공급 전압 변화들에 의해 제공된 전류들은 다른 회로에서 성능 변화들에 대항한다.
필요하다면, 트랜지스터들(MNX 및 MPX)에 의해 제공된 전류가 집적된 커패시 터의 값에 비례하는 DC 전류를, 공급 전압 및 발진기 자신의 주파수로 발생시키는 보조 회로(도시되지 않음)에 의해 안정화될 수 있다는 것이 이해될 것이다.
도 5의 발진기 회로(500)의 다른 양상은 CMOS 트랜지스터들(TG1 및 TG2)에 의해 형성되고 입력(IN) 및 출력(OUT) 사이에 접속된 저항성 전송 게이트를 포함하는 것이다. 트랜지스터들(TG1 및 TG2)의 게이트 전극들은 각각 공급 전압들(VDDA 및 VSS)에 접속된다. 이러한 전송 게이트의 효과는 입력상의 전압을 저주파수에 규정한다는 것이 이해될 것이다. 원한다면, 이러한 전송 게이트는 도 3의 발진기 회로(300) 및/또는 도 4의 발진기 회로(400)에 편입될 수 있다는 것이 또한 이해될 것이다.
도 3, 도 4 및 도 5의 모든 발진기 회로들이 구동기 트랜지스터들을 올바르게 분극시키기 위해 잘 제어된 DC 전류원들을 필요로 하지 않고, 회로가 파워 온될 때 두 구동기 트랜지스터들이 포화 상태에 있는 것을 보장하기 위한 스타트-업 회로에 대한 필요없이, 발진기 진폭의 간단하고 효율적인 조절을 제공하는 것이 이해될 것이다.
이제 도 6을 또한 참조하면, 본 발명의 제 2 양상은 현 기술이 적어도 1MHz 범위 또는 그 이상의 주파수들에 대해서 큰 단점들 없이 입력상의 용량성 결합을 허용한다는 이해에 기초한다. 실제로 대부분의 마이크로프로세서들 및 디지털 신호 프로세서들이 현재 4MHz 이상에서 동작하기 때문에 이것은 중대한 단점이 아니다.
도 6에 도시된 바와 같이, 발진기 회로(600)에서 공진기(Q)는 2개의 커패시터들(C1 및 C2) 사이에 끼워 넣어진다. 커패시터들은 공진기(Q)로부터 멀리 떨어진 단자들에 공통적으로 접속된다. 커패시터들(C1 및 C2)은 그들의 공통적으로 접속된 단자들에서 멀리 떨어진 단자들에서, 입력 노드(IN) 및 출력 노드(OUT)에 각각 접속된다. CMOS 인버터(INV)는 입력 노드(IN)에 접속된 커패시터(C3)를 통해 입력 노드(IN) 및 출력 노드(OUT) 사이에 접속된다. 저항기(RI)는 인버터(INV)와 병렬로 접속되어 있고, 저항기(RL)는 입력 노드(IN) 및 출력 노드(OUT) 사이에 접속되어 있다. 위의 도 3, 4 및 5의 발진기 회로들에서와 같이, 저항기들(RI 및 RL)은 고 임피던스 트랜지스터들의 형태를 취할 수 있다는 것이 이해될 것이다.
간단한 발진기 회로(600)가 (i) 입력(IN) 상의 용량성 결합(캐패시터(C3)를 통해)과, (ii) 출력(OUT)과 입력(IN) 사이의 고 임피던스 결합(저항(RL)을 통해) 및 출력(OUT)과 내부(용량적으로 결합된) 입력 사이의 고 임피던스 결합을 제공한다는 것이 이해될 것이다. 이러한 방식에서 인버터(600)가 누설에 둔감하고 전자기적 결합에 대한 개선된 감수성을 보인다는 것이 이해될 것이다. 부가적으로, 진폭 조절이 주파수 안정성을 증진시키는데 도움을 준다.
이제 또한 도 7을 참조하면, 도 6의 간단한 발진기 회로(600)에 기초한 제 5 발진기 회로(700)는 개선된 진폭 조절을 제공하기 위한 구성요소를 갖는다. 따라서, 발진기 회로(700)에서 발진기 회로(600)의 인버터(INV)는 그 전류 전극들이 출력 노드(OUT)를 통해 직렬로 접속되는 CMOS 트랜지스터 쌍(MP, MN)에 의해 형성된다. 트랜지스터들(MP 및 MN)의 게이트 전극들(PG 및 NG)은 개별적인 결합 커패시터들(C3P 및 C3N)을 통해 입력 노드(IN)에 각각 접속된다. 트랜지스터들(MP, MN)의 각각은 각각의 CMOS 트랜지스터들(PX, NX)을 통해 출력 노드(OUT)에 접속된 게이트 전극을 갖는다.
트랜지스터들(MP 및 MN)에 대한 별개의 용량성 입력 결합 및 트랜지스터들(MP 및 MN)의 게이트 전극들(PG 및 NG)의 별개의 출력 결합을 제공함으로써, 개선된 진폭 조절이 얻어진다는 것이 이해될 것이다. 따라서, 발진기 회로(700)가 누설 불감수성과 전자기적 결합에 대한 개선된 감수성, 동작에 대한 양호한 안정성을 제공하고 (발진기 회로들 300, 400, 500 및 600과 같이) 스타트-업 회로를 필요로 하지 않는다는 것이 이해될 것이다.
발진기 회로(700)에서 진폭 조절은 (i) 트랜지스터들(MP 및 MN)의 게이트 전극들 상의 전압들을 트랜지스터들(PX 및 NX)의 게이트 전극들 상의 각각의 전압들의 함수로서 바꾸는 것에 의해 또는 (ii) 고정된 트랜지스터들(PX 및 NX)의 게이트 전극들 상의 전압들을 갖는 것과 트랜지스터들(MP 및 MN)의 게이트 전극들과 출력 노드(OUT) 사이의 다이오드들(도시되지 않음)을 갖는 것에 의해 이루어 질 수 있다는 것이 이해될 것이다.
도 3, 도 4, 도 5, 도 6 및 도 7의 모든 발진기 회로들이 CMOS 집적 회로 프로세스 기술로 완전하게 제작될 수 있어 발진기 회로가 필요로 하는 반도체 다이의 크기를 최소화하며, 회로의 전력 요건들을 줄일 수 있음이 이해될 것이다.

Claims (13)

  1. 발진기 회로에 있어서,
    공진기를 그 사이에 접속하도록 배열된 입력 및 출력;
    상기 출력을 통해 직렬로 결합된 제 1 구동기 트랜지스터 및 제 2 구동기 트랜지스터를 갖는 인버터 수단;
    상기 제 1 구동기 트랜지스터를 바이어싱하기 위해 상기 출력과 상기 제 1 구동기 트랜지스터의 제어 전극 사이에 결합된 제 1 바이어싱 소자, 및 상기 제 2 구동기 트랜지스터를 바이어싱하기 위해 상기 출력과 상기 제 2 구동기 트랜지스터의 제어 전극 사이에 결합된 제 2 바이어싱 소자를 갖는 바이어싱 수단;
    상기 제 1 구동기 트랜지스터의 제어 전극과 상기 출력에서의 신호를 나타내는 신호를 수신하기 위한 제 1 노드 사이에 결합된 제 1 제한 수단, 및 상기 제 2 구동기 트랜지스터의 제어 전극과 상기 출력에서의 신호를 나타내는 신호를 수신하기 위한 제 2 노드 사이에 결합된 제 2 제한 수단을 포함하고;
    상기 제 1 구동기 트랜지스터 및 제 2 구동기 트랜지스터의 제어 입력들은 상기 입력에 용량적으로 결합되는, 발진기 회로.
  2. 제 1 항에 있어서,
    상기 출력에 결합된 입력을 갖고 상기 출력에서의 상기 신호를 나타내는 신호를 수신하기 위한 상기 노드들에 결합된 출력을 갖는 증폭기 수단을 더 포함하는, 발진기 회로.
  3. 제 1 항에 있어서,
    상기 출력과 상기 출력에서의 신호를 나타내는 신호를 수신하기 위한 상기 제 1 노드 사이에 결합된 제 1 용량성 수단;
    상기 제 1 제한 수단에 흐르는 전류를 한정하기 위한 제 1 전류 한정 수단;
    상기 출력과 상기 출력에서의 신호를 나타내는 신호를 수신하기 위한 상기 제 2 노드 사이에 결합된 제 2 용량성 수단; 및
    상기 제 2 제한 수단에 흐르는 전류를 한정하기 위한 제 2 전류 한정 수단을 더 포함하는, 발진기 회로.
  4. 제 3 항에 있어서,
    상기 제 1 전류 한정 수단은 상기 출력에서의 신호를 나타내는 신호를 수신하기 위한 제 1 노드와 제 1 공급 노드 사이의 커패시터 및 다이오드 접속된 트랜지스터를 포함하고, 상기 제 2 전류 한정 수단은 상기 출력에서의 신호를 나타내는 신호를 수신하기 위한 상기 제 2 노드와 제 2 공급 노드 사이의 커패시터 및 다이오드 접속된 트랜지스터를 포함하는, 발진기 회로.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 바이어싱 수단은 제어 전극들을 갖는 저항성 트랜지스터들을 포함하는, 발진기 회로.
  6. 제 5 항에 있어서,
    상기 제 1 바이어싱 수단 및 제 2 바이어싱 수단의 저항성 트랜지스터들의 제어 전극들은 상기 제 2 공급 노드 및 제 1 공급 노드에 각각 결합되는, 발진기 회로.
  7. 제 5 항에 있어서,
    상기 저항성 트랜지스터들의 제어 전극들은 상기 구동기 트랜지스터들의 상기 제어 전극들 상의 전압이 상기 출력 상의 스타트-업 전압(start-up voltage)보다 낮을 때 상기 저항성 트랜지스터들이 도통함을 보증하기 위한 제어 전압들을 제공하는 수단에 결합되는, 발진기 회로.
  8. 제 7 항에 있어서,
    제어 전압들을 제공하는 상기 수단은,
    상기 스타트-업 전압을 나타내는 전압과 상기 바이어싱 수단의 임계 전압들을 나타내는 전압들을 제공하는 수단, 및
    그로부터 상기 제어 전압들을 생성하는 수단을 포함하는, 발진기 회로.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    낮은 주파수들에서 상기 입력상의 전압을 한정하기 위해 상기 입력과 상기 출력 사이에 결합된 저항성 전송 게이트를 더 포함하는, 발진기 회로.
  10. 제 9 항에 있어서,
    상기 저항성 전송 게이트는 상기 제 1 공급 노드 및 제 2 공급 노드에 각각 결합되는 제어 전극들을 갖는, 발진기 회로.
  11. 발진기 회로에 있어서,
    공진기를 그 사이에 접속하도록 배열된 입력 및 출력;
    입력을 가지며 상기 회로의 출력에 결합된 출력을 갖는 인버터 수단;
    상기 회로의 입력과 상기 인버터 수단의 입력 사이에 결합된 커패시턴스 수단;
    상기 인버터 수단의 입력과 상기 발진기 회로의 출력 사이에 결합된 제 1 제한 수단; 및
    상기 회로의 입력과 상기 회로의 출력 사이에 결합된 제 2 제한 수단을 포함하는, 발진기 회로.
  12. 제 11 항에 있어서,
    상기 인버터 수단은 직렬 접속된 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고,
    상기 커패시턴스 수단은 상기 회로의 입력과 상기 제 1 트랜지스터 및 제 2 트랜지스터 각각의 제어 전극 사이에 결합된 제 1 커패시턴스 및 제 2 커패시턴스를 포함하고,
    상기 제 1 제한 수단은 상기 회로의 출력과 상기 제 1 트랜지스터 및 제 2 트랜지스터 각각의 제어 전극 사이에 결합된 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는, 발진기 회로.
  13. 제 1 항 내지 제 4 항, 제 11 항 또는 제 12 항 중 어느 한 항에 있어서,
    상기 트랜지스터들은 CMOS 트랜지스터들인, 발진기 회로.
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