KR20030013412A - 발진기 회로 - Google Patents

발진기 회로 Download PDF

Info

Publication number
KR20030013412A
KR20030013412A KR1020027015153A KR20027015153A KR20030013412A KR 20030013412 A KR20030013412 A KR 20030013412A KR 1020027015153 A KR1020027015153 A KR 1020027015153A KR 20027015153 A KR20027015153 A KR 20027015153A KR 20030013412 A KR20030013412 A KR 20030013412A
Authority
KR
South Korea
Prior art keywords
output
transistors
input
circuit
oscillator circuit
Prior art date
Application number
KR1020027015153A
Other languages
English (en)
Other versions
KR100835130B1 (ko
Inventor
안드레아스 루즌야크
Original Assignee
모토로라 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모토로라 인코포레이티드 filed Critical 모토로라 인코포레이티드
Publication of KR20030013412A publication Critical patent/KR20030013412A/ko
Application granted granted Critical
Publication of KR100835130B1 publication Critical patent/KR100835130B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/20—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising resistance and either capacitance or inductance, e.g. phase-shift oscillator
    • H03B5/24—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising resistance and either capacitance or inductance, e.g. phase-shift oscillator active element in amplifier being semiconductor device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
    • H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
    • H03B5/36—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device
    • H03B5/364—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device the amplifier comprising field effect transistors

Landscapes

  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
  • Oscillators With Electromechanical Resonators (AREA)

Abstract

발진기 회로(300)는: 입력(IN)과 출력(OUT) 사이에 연결된 공진기(Q)와; 출력 연결된 노드를 통해 직렬로 연결된 제 1 및 제 2 구동기 트랜지스터들(MP, MN)을 갖는 인버터와; 구동기 트랜지스터들을 바이어스하기 위한 제 1 및 제 2 바이어싱 트랜지스터들(MPD, MND)과; 각각 구동기 트랜지스터들의 게이트 전극들과 상기 출력 사이의 제 1 및 제 2 제한 수단들을 포함한다. CMOS 회로는 구동기 트랜지스터들을 바르게 분극화하기 위해 잘 제어된 DC 전류원들의 필요없이, 그리고 회로가 전원 온 상태일 때 두 구동기 트랜지스터들이 포화상태에 머무르는 것을 보장하기 위한 스타트업 회로의 필요 없이 발진 진폭의 조절을 허용한다. 간단한 발진기 회로(600)는 입력이 용량적으로 입력(IN)에 연결된 인버터와, 인버터 입력과 출력(OUT) 사이에 연결된 제 1 제한 수단과, 입력(IN)과 출력(OUT) 사이에 연결된 제 2 제한 수단에 연결된 인버터를 갖는다.

Description

발진기 회로{Oscillator circuit}
현재 IC에 가장 많이 사용되고 있는 아날로그 회로들 중의 하나가 피어스 타입(Pierce-type)의 2핀 발진기이다. 통상적으로, 발진기의 이러한 타입은 마이크로프로세서들 및 다른 집적 시스템들에서 클럭 신호들을 발생시키기 위해 사용된다.
이러한 발진기는 통상적으로 접지와 연결된 두 개의 커패시터들 사이 및 인버터의 입력과 출력 사이에 내장된(embedded) 공진기에 의해 형성된다. 도 1은 이러한 발진기의 개략적인 회로를 도시한다.
이 발진기는 간단한 구조이지만, 몇몇의 단점들이 있다:
출력에서의 진폭이 EMC(electro-magnetic coupling) 문제들을 일으킬 수 있는 고조파를 발생시키는 비선형성들에 의해 제한된다.
공진기를 지나가는 진폭이 높아서, 공진기에서 높은 전원 손실을 일으키고, 긴 시간의 주파수 안정성을 제한한다.
인버터를 구성하는 두 개의 트랜지스터들이 진동 주기의 큰 부분동안 동시에도통해서, 발진기가 높은 전력 소비를 갖는다.
보정 바이어싱을 보장하기 위해 인버터의 입력과 출력 사이에서 높은 임피던스 전류 경로가 필요하다. 이 경로에 연결된 외부의 구성성분들의 누설은 발진기의 동작 상태들을 바꿀 수 있다.
이러한 단점들을 처리하기 위해 몇몇의 해결책들이 제안되었다. 도 2는 위에서 언급한 단점들을 발진 진폭의 조절에 의해 피하는 미국 특허 출원 번호 4,405,906로부터 알려진 기존의 회로를 도시한다. 이러한 알려진 회로에서는 두 개의 DC 바이어스 전류원들이 구동기 트랜지스터들을 분극시키고(polarize) 이러한 전류원들로부터 전류들이 구동기 트랜지스터들의 공통 드레인 및 그들의 게이트 사이에서 연결된 트랜지스터들을 지나가는 공급 레일들로 빠진다.
이러한 알려진 회로는 두 개의 커다란 단점들이 있다. 첫 번째로, 잘 제어된 DC 전류원들이 구동기 트랜지스터들을 올바르게 분극시키는데 필요하다. 두 번째로, 스타트업 회로가 두 구동기 트랜지스터들이 회로가 전원이 온(on)인 상태일 때 포화(saturation)에 있는 것을 보장하기 위해 필요하다.
미국 특허 출원 번호 3,902,141에 소스들, 게이트들 및 드레인들이 전원 공급 장치와 다른 배열에 평행하게 연결되어 있는 두 개의 상보적인 반도체들에 의해 형성된 증폭기, 드레인들과 게이트들 사이에서 연결된 수정 크리스탈, 게이트들과 소스들 사이에서 연결된 검출 커패시터, 소스들 및 드레인들 사이에서 연결된 충전 커패시터를 갖는 수정 발진기 회로가 알려져 있다. 집적 커패시터는 반도체들의 게이트들 사이에 연결되어 발진 진폭에 의존하여 증폭기의 동작의 클래스를 제어한다.
매우 낮은 전류의 피어스 발진기가 미국 특허 출원 번호 4,360,789에 알려져 있다.
본 발명의 목적은 위에서 언급된 단점들이 극복되거나 적어도 완화된 발진기 회로를 제공하는 것이다.
본 발명은 집적 회로들에 사용하기 위한 발진기 회로들에 관한 것이다.
도 1은 알려진 피어스 타입의 2핀 발진기 회로의 개략적인 회로도를 도시한다.
도 2는 진폭 조절을 갖는 알려진 발진기 회로의 개략적인 회로도를 도시한다.
도 3은 본 발명을 구현한 제 1 발진기 회로의 개략적인 회로도를 도시한다.
도 4는 본 발명을 구현한 제 2 발진기 회로의 개략적인 회로도를 도시한다.
도 5는 본 발명을 구현한 제 3 발진기 회로의 개략적인 회로도를 도시한다.
도 6은 본 발명을 구현한 간단한 제 4 발진기 회로의 개략적인 회로도를 도시한다.
도 7은 본 발명을 구현하고 개선된 진폭 조절을 제공하는 구성성분을 구성하는 도 6의 간단한 발진기 회로에 기초하여, 제 5 발진기 회로의 개략도를 도시한다.
발명의 요약
본 발명의 제 1 양상에 따라 청구항 제 1 항에 청구된 발진기 회로가 제공된다.
본 발명의 제 2 양상에 따라 청구항 제 11 항에 청구된 발진기 회로가 제공된다.
발명을 구성하는 다섯 개의 발진기 회로들이 첨부한 도면들을 참조로 단지 예시의 방법으로 이제 설명될 것이다.
도 1을 참조하면, 피어스 타입 2핀 발진기(100)는 두 개의 커패시터들(C1 및 C2) 사이에 내장된 공진기(Q)에 의해 형성된다. 커패시터들은 공통적으로 공진기(Q)로부터 멀리 떨어진 단자들에서 전압 노드(VSS)로 연결되어 있다. CMOS 트랜지스터 쌍(MP, MN)은 전압 노드들(VDDA 및 VSS) 사이에서 직렬로 연결된 그들의 소스 및 드레인 전극들을 갖는다. CMOS 트랜지스터들(MP 및 MN)은 그의 입력(IN)이 트랜지스터들의 게이트 전극들에 연결되고 그의 출력(OUT)이 트랜지스터들의 전류 전극들 사이의 포인트로 연결된 인버터를 형성한다. 입력(IN)과 출력(OUT)은 각각 전압 노드(VSS)로부터 멀리 떨어진 단자들에서 커패시터들(C1 및 C2)에 연결된다. 저항(R0)은 입력(IN)과 출력(OUT) 사이에서 연결된다.
위에서 논의된 바와 같이, 알려진 피어스 타입 2핀 발진기(100)가 간단한 구조의 장점을 가지고 있긴 하지만, 이것은 몇몇의 단점들을 나타낸다: (i) 출력에서의 진폭이 EMC(electro-magnetic coupling) 문제들을 일으킬 수 있는 고조파를 발생시키는 비선형성들에 의해 제한되고; (ii) 공진기(Q)를 지나가는 진폭이 높아서, 공진기에서 높은 전력 손실을 일으키고, 긴 시간 주파수 안정성을 제한하며; (iii) 인버터를 구성하는 두 개의 트랜지스터들(MP 및 MN)이 진동의 주기의 큰 부분동안 동시에 도통해서, 발진기가 높은 전류 소비를 갖고; 및 (iv) 그의 보정 바이어싱을 보장하기 위해서 높은 임피던스 전류 경로(R)가 인버터의 입력(IN)과 출력(OUT)사이에서 필요하고, 이 경로에 연결된 외부의 구성성분들의 누설로 발진기의 동작 상태들이 바뀔 수 있다.
이제 도 2를 참조하면, 알려진 발진기 회로(200)가 이러한 단점들을 피한다. 발진기 회로(200), 공진기(Q), 트랜지스터들(T1 및 T2) 및 커패시터(C2)는 각각 도 1의 공진기(Q), 트랜지스터들(MP 및 MN), 및 커패시터(C2)와 유사하다. 도 2의 커패시터들(C3' 및 C4')(커패시터들 C3 및 C4와 함께)은 도 1의 커패시터(C1)와 유사하다. 발진기 회로(200)에서, 노드들(a 및 b)은 각각 입력 및 출력 노드들로 작용한다.
발진기 회로(200)는 발진 진폭의 조절에 의해 발진기 회로(100)의 위의 언급된 단점들을 피한다. 발진기 회로(200)에서 발진 진폭은 구동기 트랜지스터들(T1 및 T2)을 분극시키는 두 개의 DC 바이어스 전류원들(각각 트랜지스터들 T3 및 T4에 의해 형성된)에 의해 조절되고, 이러한 전류원들로부터의 전류들은 구동기 트랜지스터들의 공통 드레인 및 그들의 게이트 사이에서 연결된 트랜지스터들(T5, T6 및T8)을 지나가는 공급 레일들(P 및 M)로 들어간다.
그러나, 위에서 논의된 바와 같이, 발진기 회로(200)가 발진기 회로(100)의 단점들을 피함에도 불구하고, 발진기 회로(200)는 두 개의 커다란 단점들을 갖는다. 첫 번째로, 잘 제어된 DC 전류원들(T3 및 T4)이 구동기 트랜지스터들(T1 및 T2)을 바르게 분극시키기 위해 필요하다. 두 번째로, 두 구동기 트랜지스터들이 회로가 전원이 온(on) 상태일 때 포화에 있다는 것을 보장하기 위해서 스타트업 회로(도시되지 않음)가 필요하다.
이제 도 3을 참조하면, 발진기 회로(300)는 위에 언급된 도 1 및 도 2의 알려진 회로들의 장점들을 나타내지만, 이상에서 언급된 그들의 단점들은 피한다.
발진기 회로(300)에서 공진기(Q)는 두 개의 커패시터들(C1 및 C2) 사이에 내장된다. 커패시터들은 일반적으로 공진기(Q)로부터 멀리 떨어진 단자들에서 전압 노드(VSS)로 연결된다. CMOS 트랜지스터 쌍(MP, MN)은 전압 노드들(VDDA 및VSS) 사이에서 직렬로 연결된 그들의 소스 및 드레인 전극들을 갖는다. CMOS 트랜지스터들(MP 및 MN)은 그의 입력(IN)이 각각 커패시터들(CP 및 CN)을 통해 트랜지스터들의 게이트 전극들로 연결되고, 그의 출력(OUT)이 트랜지스터들의 전류 전극들 사이의 포인트로 연결된 인버터를 형성한다. 입력(IN) 및 출력(OUT)은 각각 전압 노드(VSS)로부터 멀리 떨어진 단자들의 커패시터들(C1 및 C2)에 연결된다. 트랜지스터들(MP 및 MN)의 게이트 전극들(각각 노드들(PG 및 NG)에서)은 두 개의 직렬 연결된 저항들(PX 및 NX)을 통해 연결된다. 저항들(PX 및 NX) 사이의 포인트는 출력(OUT)으로 연결된다. 트랜지스터들(MP 및 MN)의 게이트 전극들(각각 노드들(PG및 NG)에서)은 각각 다이오드 연결된 CMOS 트랜지스터들(MND 및 MNP)을 통해 노드(NF)로 연결되고, 이것은 증폭기(A)를 통해 출력(OUT)으로 연결된다.
도 3의 발진기(300)에서, 구동기 트랜지스터들(MN 및 MP)의 보정 바이어싱 조건은 이러한 구동기 트랜지스터들의 출력 및 그들의 게이트들 사이의 트랜지스터들(NX 및 PX)을 통하는 높은 임피던스 경로들에 의해 확실해진다. 이러한 방법에서 스타트업 때에 구동기 트랜지스터들(MN 및 MP)은 포화에 있다.
다이오드 구조로 연결된, 트랜지스터들(MND 및 MPD)은 도 1의 기존 기술의 회로에서와 유사한 방법으로 진폭 조절을 달성한다. 구동기 트랜지스터들(MN 및 MP)의 게이트들 및 노드(NF) 사이에 연결된 트랜지스터들(MND 및 MPD)은 발진기 출력(OUT)에서의 진폭이 상승할 때 높은 임피던스 경로들에 의해 소스된 전류로 들어갈 수 있다. 정상 상태(steady state)에서, 트랜지스터들(MND 및 MPD)을 통해 주기적으로 전송된 전하는 각각 저항들(NX 및 PX)을 통해 높은 임피던스 경로들에 의해 제공된 것과 동일하다.
이러한 방법에서 도 3의 발진기 회로(300)는 위에서 논의된 도 1 및 도 2의 알려진 회로들의 장점들을 보이지만, 상기 논의된 그들의 단점들은 피한다는 것이 이해될 것이다.
도 4는 도 3의 발진기 회로(300)의 실제적인 실시예를 도시한다. 도 4의 발진기 회로(400)에서, 구동기 트랜지스터들(MPD,MND)의 출력 및 그들의 게이트들의 사이에서 도 3의 발진기 회로(300)의 높은 임피던스 저항들(PX 및 NX)이 각각 알맞게 제어된 긴 채널 CMOS 트랜지스터들(MPX 및 MNX)로 실현된다. 또한, 도 4의 발진기 회로(400)에서, 트랜지스터들(MPD 및 MND)로의 연결들이 다음과 같이 배열된다.
구동기 트랜지스터들(MP 및 MN)과 병렬로, CMOS 트랜지스터들(MP1 및 MN1)의 쌍과 커패시터들(CP2 및 CN2)은 직렬 연결된다. 트랜지스터(MP1)는 그의 소스 전극(노드(PF)에서)과 구동기 트랜지스터(MPD)의 드레인 전극에 연결된 그의 게이트 전극을 갖는다. 커패시터(CP1)는 트랜지스터(MP1)의 소스 및 드레인 전극들 사이에서 연결되어 있다. 트랜지스터(MN1)는 그의 소스 전극(노드(NF)에서) 및 구동기 트랜지스터(MND)의 드레인 전극에 연결된 그의 게이트 전극을 갖는다. 커패시터(CN1)는 트랜지스터(MN1)의 소스와 드레인 전극들 사이에서 연결되어 있다.
도 4의 발진기 회로(400)에서, 진폭 조절은 커패시터들(CN2, CP2)에 저장된 전하 또는 노드들(NG, PG)로 전송된 전하에 의해 발생한다. 본 실시예에서 증폭기들을 설치할 필요가 없다는 것이 이해될 것이다. 위와 같이 미리 정의된 상태들 하에서의 완전한 회로의 전류 소비는 IN과 OUT 상에서의 전압이 공급 전압의 10% 내지 90% 사이에서 진동할 때 0.25mA이다.
도 5는 도 3의 발진기 회로(300)의 다른 실제적인 실시예를 도시한다. 도 5의 발진기 회로(500)에서, 트랜지스터들(MPD 및 MND)로의 연결들은 다음과 같이 배열된다.
구동기 트랜지스터들(MP 및 MN)의 게이트 전극들 사이에서(노드들 PG 및 NG에서), CMOS 트랜지스터들(MPX 및 MNX)의 쌍이 직렬로 연결되고, 트랜지스터들(MPX 및 MNX)사이의 포인트는 구동기 트랜지스터들(MP 및 MN)사이의 포인트로 연결된다.트랜지스터들(MPX 및 MNX)의 게이트 전극들 사이에서(노드들(PC 및 NC)에서), 다이오드 연결된 CMOS 트랜지스터들(MNA0 및 MPA0)의 쌍은 직렬로 연결되고, 트랜지스터들(MPA1 및 MPA2) 사이의 포인트는 노드(DIV)를 형성한다. 트랜지스터들(MPA1 및 MPA2)은 노드(DIV)에 공통적으로 연결된 그들의 게이트 전극들을 갖고, 공통적으로 전압 노드(VDDA)로 연결된 그들의 소스 전극들을 갖는다. 트랜지스터(MPA1)는 노드(DIV)에 연결된 그의 드레인 전극을 갖는다. 트랜지스터(MPA2)는 노드(NC)에 연결된 그의 드레인 전극을 갖는다. 트랜지스터들(MNA1 및 MNA2)은 노드(DIV)에 공통적으로 연결된 그들의 게이트 전극들을 갖고, 전압 노드(VSS)에 공통적으로 연결된 그들의 소스 전극들을 갖는다. 트랜지스터(MNA1)는 노드(DIV)에 연결된 그의 드레인 전극을 갖는다. 트랜지스터(MNA2)는 노드(PC)에 연결된 그의 드레인 전극을 갖는다.
도 5의 발진기 회로(500)의 동작에서, 출력 단자(OUT)의 전압이 올라가는 것은 트랜지스터들(MND, MPD)이 열리도록 하고, 따라서 각각 트랜지스터들(MNX 및 MPX)에 의해 공급된 전류가 들어가게 한다.
발진기 출력과 구동기 트랜지스터들의 게이트들 사이의 높은 임피던스 연결들을 나타내는 트랜지스터들(MNX, MPX)의 제어 전압은 스타트업의 출력 단자(OUT)상의 DC 전압 플러스 트랜지스터들(MNX, MPX)의 문턱 전압에서 조절된다. 이러한 방법으로, 이러한 트랜지스터들의 트랙 절차, 온도 및 공급 전압 변화들에 의해 제공된 전류들은 다른 회로에서 성능 변화들에 대항한다.
필요하다면, 트랜지스터들(MNX 및 MPX)에 의해 제공된 전류가 집적된 커패시터의 값에 비례하는 DC 전류를, 공급 전압 및 발진기 자신의 주파수로 발생시키는 보조 회로(도시되지 않음)에 의해 안정화될 수 있다는 것이 이해될 것이다.
도 5의 발진기 회로(500)의 다른 양상은 CMOS 트랜지스터들(TG1 및 TG2)에 의해 형성되고 입력(IN) 및 출력(OUT) 사이에 연결된 저항성 전송 게이트를 포함하는 것이다. 트랜지스터들(TG1 및 TG2)의 게이트 전극들은 각각 공급 전압들(VDDA 및 VSS)에 연결된다. 이러한 전송 게이트의 결과가 낮은 주파수들에서 입력 상의 전압으로 정의된다는 것이 이해될 것이다. 원한다면, 이러한 전송 게이트는 도 3의 발진기 회로(300) 및/또는 도 4의 발진기 회로(400)로 연결될 수 있다는 것이 또한 이해될 것이다.
도 3, 도 4 및 도 5의 모든 발진기 회로들이 구동기 트랜지스터들을 바르게 분극시키기 위해 잘 제어된 DC 전류원들을 필요로 하지 않고, 회로가 전원 온 상태일 때 두 구동기 트랜지스터들이 포화에 있는 것을 보장하기 위한 스타트업 회로에 대한 필요없이, 발진기 진폭의 간단하고 효율적인 조절을 제공한다.
이제 도 6을 또한 참조하면, 본 발명의 제 2 양상은 현재의 기술이 적어도 1MHz 범위 또는 그 이상에서의 주파수들에 대해 큰 단점들 없이 입력상의 용량성의 연결을 허용하는 구현에 기초한다. 대부분의 마이크로프로세서들 및 디지털 신호 프로세서들이 현재 4MHz 이상에서 동작하기 때문에 실제로 이것은 중대한 단점이 아니다.
도 6에 도시된 바와 같이, 발진기 회로(600)에서 공진기(Q)는 두 개의 커패시터들(C1 및 C2)사이에 내장된다. 커패시터들은 공진기(Q)로부터 멀리 떨어진 단자들에 공통적으로 연결되어 있다. 커패시터들(C1 및 C2)은 각각 그들의 공통적으로 연결된 단자들에서 멀리 떨어진 단자들에서, 입력 노드(IN) 및 출력 노드(OUT)로 연결된다. CMOS 인버터(INV)는 입력 노드(IN)에 연결된 커패시터(C3)를 통해 입력 노드(IN) 및 출력 노드(OUT)사이에서 연결되어 있다. 저항기(RI)는 인버터(INV)에 평행하게 연결되어 있고, 저항기(RL)는 입력 노드(IN) 및 출력 노드(OUT) 사이에서 연결되어 있다. 위의 도 3,4 및 5의 발진기 회로들에서와 같이, 저항기들(RI 및 RL)은 높은 임피던스 트랜지스터들의 형태를 취할 수 있다는 것이 이해될 것이다.
간단한 발진기 회로(600)가 (i)입력(IN) 상의 용량성의 연결(캐패시터(C3)를 통해)과 (ii)출력(OUT)과 입력(IN) 및, 출력(OUT)과 내부(용량적으로 연결된) 입력 사이의 높은 임피던스 연결(저항(RL)을 통해서)을 제공한다는 것이 이해될 것이다. 이러한 방식에서 인버터(600)가 누설에 둔감하고 전자기적 연결에 대한 개선된 민감성을 보인다는 것이 이해될 것이다. 부가적으로, 진폭 조절이 주파수 안정성을 증진시키는데 도움을 준다.
이제 또한 도 7을 참조하면, 도 6의 간단한 발진기 회로(600)에 기초한 다섯 번째 발진기 회로(700)가 개선된 진폭 조절을 제공하기 위해 구성된다. 따라서, 발진기 회로(700)에서 발진기 회로(600)의 인버터(INV)가 그들의 전류 전극들에 출력 노드(OUT)를 통해 직렬로 연결된 CMOS 트랜지스터 쌍(MP, MN)에 의해 형성된다. 트랜지스터들(MP 및 MN)의 게이트 전극들(PG 및 NG)은 각각 개별적인 연결 커패시터들(C3P 및 C3N)을 통해 입력 노드(IN)로 연결된다. 트랜지스터들(MP, MN)의 각각은각각 CMOS 트랜지스터들(PX, NX)을 통해 출력 노드(OUT)에 연결된 그들의 게이트 전극을 갖는다.
트랜지스터들(MP 및 MN)에 대한 별개의 용량성 입력 연결 및 트랜지스터들(MP 및 MN)의 게이트 전극들(PG 및 NG)의 별개의 출력 연결을 제공함으로써, 개선된 진폭 조절이 얻어진다는 것이 이해될 것이다. 따라서, 발진기 회로(700)가 누설 둔감성과 전자기적 연결에 대한 개선된 민감성, 동작에 대한 좋은 안정성을 제공하고 (발진기 회로들 300, 400, 500 및 600과 같이) 스타트업 회로를 필요로 하지 않는다는 것이 이해될 것이다.
발진기 회로(700)에서 진폭 조절이 (i)각각 트랜지스터들(MP 및 MN)의 게이트 전극들 상의 전압들의 함수로서 변화하는 트랜지스터들(PX 및 NX)의 게이트 전극들 상의 전압들을 갖는 것 또는 (ii)고정된 트랜지스터들(PX 및 NX)의 게이트 전극들 상의 전압들을 갖는 것과 트랜지스터들(MP 및 MN)의 게이트 전극들과 출력 노드(OUT) 사이의 다이오드들(도시되지 않음)을 갖는 것에 의해 이루어 질 수 있다는 것이 이해될 것이다.
도 3, 도 4, 도 5, 도 6 및 도 7의 모든 발진기 회로들이 발진기 회로가 요구하는 반도체 다이(die)의 크기를 줄이며, 회로의 전원 요구들을 감소시키면서 CMOS 집적 회로 프로세스 기술에서 완전하게 제작될 수 있다는 것이 이해될 것이다.

Claims (13)

  1. 발진기 회로에 있어서:
    공진기의 연결을 위해 배열된 입력 및 출력과;
    상기 출력을 통해 직렬로 연결된 제 1 구동기 트랜지스터 및 제 2 구동기 트랜지스터를 갖는 인버터 수단과;
    상기 제 1 구동기 트랜지스터를 바이어싱하기 위해 상기 출력과 상기 제 1 구동기 트랜지스터의 제어 전극 사이에 연결된 제 1 바이어싱 요소와, 상기 제 2 구동기 트랜지스터를 바이어싱하기 위해 상기 출력과 상기 제 2 구동기 트랜지스터의 제어 전극 사이에 연결된 제 2 바이어싱 요소를 갖는 바이어싱 수단과;
    상기 출력의 신호를 나타내는 신호를 수신하기 위한 제 1 노드와 상기 제 1 구동기 트랜지스터의 제어 전극 사이에서 연결된 제 1 제한 수단과, 상기 출력의 신호를 나타내는 신호를 수신하기 위한 제 2 노드와 상기 제 2 구동기 트랜지스터의 상기 제어 전극사이에 연결된 제 2 제한 수단을 포함하며;
    상기 제 1 및 제 2 구동기 트랜지스터들의 상기 제어 입력들은 상기 입력에 용량적으로 연결되는, 발진기 회로.
  2. 제 1 항에 있어서, 상기 출력에 연결된 입력을 갖고 상기 출력의 신호를 나타내는 신호를 수신하기 위한 상기 노드들에 연결된 출력을 갖는 증폭기 수단을 더 포함하는, 발진기 회로.
  3. 제 1 항에 있어서:
    상기 출력의 신호를 나타내는 신호를 수신하기 위한 상기 제 1 노드와 상기 출력 사이에 연결된 제 1 용량성 수단과;
    상기 제 1 제한 수단에 흐르는 전류를 정의하기 위한 제 1 전류 정의 수단과;
    상기 출력의 신호를 나타내는 신호를 수신하기 위한 상기 제 2 노드와 상기 출력 사이에서 연결된 제 2 용량성 수단과;
    상기 제 2 제한 수단에 흐르는 전류를 정의하기 위한 제 2 전류 정의 수단을 더 포함하는, 발진기 회로.
  4. 제 3 항에 있어서, 상기 제 1 전류 정의 수단은 상기 출력의 상기 신호를 나타내는 신호를 수신하기 위한 제 1 노드와 제 1 공급 노드 사이에 커패시터 및 다이오드 연결된 트랜지스터를 포함하고, 상기 제 2 전류 정의 수단은 상기 출력의 상기 신호를 나타내는 신호를 수신하기 위한 제 2 노드와 제 2 공급 노드 사이에 커패시터 및 다이오드 연결된 트랜지스터를 포함하는, 발진기 회로.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 바이어싱은 제어 전극들을 갖는 저항성 트랜지스터들을 포함하는, 발진기 회로.
  6. 제 5 항에 있어서, 상기 제 1 및 제 2 바이어싱 수단들의 상기 저항성 트랜지스터들의 상기 제어 전극들은 각각 상기 제 2 및 제 1 공급 노드들에 연결되어 있는, 발진기 회로.
  7. 제 5 항에 있어서, 상기 저항성 트랜지스터들의 상기 제어 전극들은 상기 구동기 트랜지스터들의 상기 제어 전극들 상의 전압이 상기 출력 상의 스타트업 전압보다 낮을 때 상기 저항성 트랜지스터들이 도통하는 것을 보장하기 위한 제어 전압들을 제공하기 위한 수단에 연결되어 있는, 발진기 회로.
  8. 제 7 항에 있어서, 제어 전압들을 제공하기 위한 상기 수단은,
    상기 스타트업 전압을 나타내는 전압과 상기 바이어싱 수단의 문턱 전압들을 나타내는 전압들을 제공하기 위한 수단과,
    그로부터 상기 제어 전압들을 발생하기 위한 수단을 포함하는, 발진기 회로.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서, 낮은 주파수들에서 상기 입력 상의 전압을 정의하기 위해 상기 입력과 상기 출력 사이에 연결된 저항성 전송 게이트를 더 포함하는, 발진기 회로.
  10. 제 9 항에 있어서, 상기 저항성 전송 게이트는 상기 제 1 및 제 2 공급 노드들에 각각 연결된 제어 전극들을 갖는, 발진기 회로.
  11. 발진기 회로에 있어서:
    공진기의 연결을 위해 배열된 입력 및 출력과;
    입력을 갖고 상기 회로의 상기 출력에 연결된 출력을 갖는 인버터 수단과;
    상기 회로의 상기 입력과 상기 인버터의 상기 입력 사이에 연결된 커패시턴스 수단과;
    상기 인버터의 상기 입력과 상기 회로의 상기 출력 사이에 연결된 제 1 제한 수단과;
    상기 회로의 상기 입력과 상기 회로의 상기 출력 사이에 연결된 제 2 제한 수단을 포함하는, 발진기 회로.
  12. 제 11 항에 있어서, 상기 인버터는 직렬 연결된 제 1 및 제 2 트랜지스터들을 포함하고,
    상기 커패시턴스 수단은 상기 회로의 상기 입력과 상기 제 1 및 제 2 트랜지스터들의 상기 제어 전극들 사이에 각각 연결된 제 1 및 제 2 커패시턴스들을 포함하고,
    상기 제 1 제한 수단은 상기 회로의 상기 출력과 상기 제 1 및 제 2 트랜지스터들의 상기 제어 전극들 사이에 각각 연결된 제 1 및 제 2 트랜지스터들을 포함하는, 발진기 회로.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서, 상기 트랜지스터들은 CMOS 트랜지스터들인, 발진기 회로.
KR1020027015153A 2000-05-12 2001-05-11 발진기 회로 KR100835130B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
GB0011558.4 2000-05-12
GB0011558A GB2362276A (en) 2000-05-12 2000-05-12 A low power clock oscillator with regulated amplitude
PCT/EP2001/005481 WO2001086803A1 (en) 2000-05-12 2001-05-11 Oscillator circuit

Publications (2)

Publication Number Publication Date
KR20030013412A true KR20030013412A (ko) 2003-02-14
KR100835130B1 KR100835130B1 (ko) 2008-06-05

Family

ID=9891531

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020027015153A KR100835130B1 (ko) 2000-05-12 2001-05-11 발진기 회로

Country Status (9)

Country Link
US (1) US6759914B2 (ko)
EP (1) EP1284046B1 (ko)
JP (1) JP2003533115A (ko)
KR (1) KR100835130B1 (ko)
CN (1) CN1178377C (ko)
AU (1) AU2001262287A1 (ko)
DE (1) DE60104111T2 (ko)
GB (2) GB2362276A (ko)
WO (1) WO2001086803A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200449528Y1 (ko) * 2010-05-10 2010-07-20 백민규 우산 탈수장치

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004096711A (ja) * 2002-07-10 2004-03-25 Seiko Epson Corp 発振回路、電子機器、時計
US7123113B1 (en) * 2004-06-11 2006-10-17 Cypress Semiconductor Corp. Regulated, symmetrical crystal oscillator circuit and method
US7183868B1 (en) 2004-09-09 2007-02-27 Sandia Corporation Triple inverter pierce oscillator circuit suitable for CMOS
US7205823B2 (en) * 2005-02-23 2007-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. Oscillating buffer with single gate oxide devices
US7859355B2 (en) * 2005-03-24 2010-12-28 Cypress Semiconductor Corporation Regulated capacitive loading and gain control of a crystal oscillator during startup and steady state operation
US8035455B1 (en) 2005-12-21 2011-10-11 Cypress Semiconductor Corporation Oscillator amplitude control network
US7902933B1 (en) 2006-03-29 2011-03-08 Cypress Semiconductor Corporation Oscillator circuit
US7639097B2 (en) 2007-10-11 2009-12-29 Freescale Semiconductor, Inc. Crystal oscillator circuit having fast start-up and method therefor
JP5771489B2 (ja) * 2011-09-15 2015-09-02 ルネサスエレクトロニクス株式会社 半導体装置
US8957740B2 (en) * 2013-03-14 2015-02-17 Intel Mobile Communications GmbH Low power oscillator with negative resistance boosting
CN104104331B (zh) * 2013-04-15 2018-12-14 深圳先进技术研究院 跨导增强电路单元及晶体振荡器电路
US9007138B2 (en) 2013-05-31 2015-04-14 Freescale Semiconductor, Inc. Oscillator with startup circuitry
CN104038156B (zh) * 2014-06-12 2017-01-11 珠海市杰理科技股份有限公司 晶体振荡器
JP6442262B2 (ja) * 2014-12-09 2018-12-19 エイブリック株式会社 電圧検出回路
CN108449083B (zh) * 2018-02-27 2021-07-09 博流智能科技（南京）有限公司 一种自适应易启动的振荡器幅度控制电路

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2262782C2 (de) 1972-12-21 1975-01-30 Siemens Ag, 1000 Berlin Und 8000 Muenchen MH komplementären Transistoren in Gegentaktschaltung aufgebauter Oszillator
CH893373A4 (ko) 1973-06-20 1977-06-15
US4211985A (en) * 1975-09-03 1980-07-08 Hitachi, Ltd. Crystal oscillator using a class B complementary MIS amplifier
JPS5855685B2 (ja) 1975-09-03 1983-12-10 株式会社日立製作所 ゾウフクカイロ
US4095195A (en) * 1977-03-25 1978-06-13 Kabushiki Kaisha Meidensha Low power dissipation crystal oscillator
JPS5484958A (en) * 1977-11-22 1979-07-06 Seiko Epson Corp Crystal oscillation circuit
JPS5553906A (en) * 1978-10-17 1980-04-19 Citizen Watch Co Ltd Cmos crystal oscillator
US4282496A (en) 1979-08-29 1981-08-04 Rca Corporation Starting circuit for low power oscillator circuit
JPS5690604A (en) * 1979-12-24 1981-07-22 Seiko Instr & Electronics Ltd Quartz oscillating circuit
US4459565A (en) * 1980-06-09 1984-07-10 Texas Instruments Incorporated Low current electronic oscillator system
CH640693B (fr) * 1980-07-21 Asulab Sa Circuit oscillateur c-mos.
JPH07154146A (ja) * 1993-11-30 1995-06-16 Nippon Precision Circuits Kk 発振用集積回路および発振回路
GB2305319B (en) 1995-09-16 2000-03-15 Motorola Inc A low power amplifier and an oscillating circuit incorporating the amplifier

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200449528Y1 (ko) * 2010-05-10 2010-07-20 백민규 우산 탈수장치

Also Published As

Publication number Publication date
US6759914B2 (en) 2004-07-06
DE60104111T2 (de) 2005-08-25
DE60104111D1 (de) 2004-08-05
CN1178377C (zh) 2004-12-01
JP2003533115A (ja) 2003-11-05
WO2001086803A1 (en) 2001-11-15
KR100835130B1 (ko) 2008-06-05
AU2001262287A1 (en) 2001-11-20
CN1419738A (zh) 2003-05-21
GB0011558D0 (en) 2000-06-28
EP1284046A1 (en) 2003-02-19
EP1284046B1 (en) 2004-06-30
US20030107445A1 (en) 2003-06-12
GB2362276A (en) 2001-11-14
GB0017894D0 (en) 2000-09-06

Similar Documents

Publication Publication Date Title
KR100835130B1 (ko) 발진기 회로
KR960006437B1 (ko) Cmos 데이타 클럭 발진기
US7852164B2 (en) Piezoelectric oscillator
US20060220754A1 (en) Voltage controlled oscillator
US6696899B2 (en) Differential oscillator circuit including an electro-mechanical resonator
US8183947B2 (en) Low power consuming quartz oscillator circuit with active polarisation
JP4536364B2 (ja) 高品質並列共振発振器
US7362190B2 (en) Oscillator circuit with high pass filter and low pass filter in output stage
KR920009457B1 (ko) 발진기
KR100618059B1 (ko) 집적 오실레이터
Van Den Homberg A universal 0.03-mm/sup 2/one-pin crystal oscillator in CMOS
US7768358B2 (en) Oscillatory signal output circuit for capacitive coupling an oscillating signal with bias voltage applied
CA1202694A (en) Switched capacitor oscillator
US7928810B2 (en) Oscillator arrangement and method for operating an oscillating crystal
US7038550B2 (en) Smart current controlled (SCC) resonator driver
KR960005682B1 (ko) 전압제어 발진회로
GB2136651A (en) Improvements in or relating to oscillators
US10666196B2 (en) Crystal oscillator control circuit and associated oscillation device
KR19990064076A (ko) 발진기
CN116827269A (zh) 一种易启动低功耗的晶体振荡器电路、芯片及电子设备
JP2881237B2 (ja) 発振回路
JP2721213B2 (ja) 発振器
JPH066594Y2 (ja) オ−バ−ト−ン水晶発振回路
JPH066136A (ja) 圧電発振回路
KR19990026233A (ko) 전압 제어 발진 회로

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130509

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140514

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150512

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190430

Year of fee payment: 12