JP3303002B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 46
- 238000007667 floating Methods 0.000 claims description 84
- 210000002569 neuron Anatomy 0.000 claims description 44
- 230000008878 coupling Effects 0.000 claims description 37
- 238000010168 coupling process Methods 0.000 claims description 37
- 238000005859 coupling reaction Methods 0.000 claims description 37
- 238000000034 method Methods 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 19
- 238000010586 diagram Methods 0.000 description 102
- 230000006870 function Effects 0.000 description 80
- 238000013461 design Methods 0.000 description 53
- 238000006243 chemical reaction Methods 0.000 description 18
- 230000008859 change Effects 0.000 description 16
- 238000005516 engineering process Methods 0.000 description 14
- 230000010354 integration Effects 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 238000002438 flame photometric detection Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 230000008569 process Effects 0.000 description 6
- 238000011960 computer-aided design Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 238000012546 transfer Methods 0.000 description 4
- 238000011161 development Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000004458 analytical method Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 210000004027 cell Anatomy 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 230000037230 mobility Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000007493 shaping process Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910001374 Invar Inorganic materials 0.000 description 1
- 210000004556 brain Anatomy 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000003550 marker Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000003334 potential effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/5013—Half or full adders, i.e. basic adder cells for one denomination using algebraic addition of the input signals, e.g. Kirchhoff adders
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/49—Computations with a radix, other than binary, 8, 16 or decimal, e.g. ternary, negative or imaginary radices, mixed radix non-linear PCM
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
- G06N3/065—Analogue means
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/005—Electric analogue stores, e.g. for storing instantaneous values with non-volatile charge storage, e.g. on floating gate or MNOS
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/48—Indexing scheme relating to groups G06F7/48 - G06F7/575
- G06F2207/4802—Special implementations
- G06F2207/4818—Threshold devices
- G06F2207/482—Threshold devices using capacitive adding networks
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/48—Indexing scheme relating to groups G06F7/48 - G06F7/575
- G06F2207/4802—Special implementations
- G06F2207/4818—Threshold devices
- G06F2207/4826—Threshold devices using transistors having multiple electrodes of the same type, e.g. multi-emitter devices, neuron-MOS devices
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/561—Multilevel memory cell aspects
- G11C2211/5611—Multilevel memory cell with more than one control gate
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- Engineering & Computer Science (AREA)
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Description
技術分野 本発明は、半導体装置に係り、特に半導体論理集積回
路の超高集積化、超高機能化を実現するための、全く新
しいアーキテクチャーを有する半導体集積回路装置を提
供するものである。 技術背景 現在、半導体集積回路技術の進展は実に驚くべき速度
で進んでおり、例えばダイナミックメモリを例にとるな
ら、４メガビットから16メガビットがすでに量産体制に
あり、64メガビット以上の容量をもった超々高密度メモ
リもすでに開発が終了している。64メガビットのメモリ
チップは、せいぜい1cm四方のシリコンのチップ上に実
に約１億2000万個ものMOSトランジスタが集積されてい
る。今日のLSI技術の驚異的な進歩は、素子の微細化
と、微細加工技術の進歩により達成されたものである。
従って、半導体メモリのように同一構造をもったメモリ
セルをただ単に数多く１チップ上に集積化するだけで容
量の増大する半導体メモリは実に驚くべき進歩を遂げる
ことができたのである。 しかし、論理LSIは、メモリの様にはかばかしい進歩
を遂げていないのが現実である。確かに、16ビットから
32ビット、64ビットといった高機能CPUや、様々な高機
能論理LSIが開発されているが、超々LSIの時代を迎え、
論理LSIの設計、製作は大きな困難に直面している。 まず第一の問題はいかに設計するかという問題であ
る。論理LSIは、スイッチング素子であるMOSトランジス
タを組合わせて１と０の２値信号で論理を構成してい
る。この方式では、簡単な論理関数を構成するためにも
数多くのトランジスタを相互接続しなければならないた
め、 （１）集積度の向上に限界がある、 （２）レイアウトパターンが複雑である、 （３）配線数が増加する 等の問題である。（１）の問題を解決するためには、レ
イアウトに工夫をこらし、無駄な面積をできるだけ少な
くする必要がある。 従来８ビットのマイクロプロセサ等の設計では、熟練
者がたん念にこれを行なっていたが、論理回路の規模の
増大、素子数の増大に伴い人手でこれを行なうのは天文
学的な時間を必要とし、事実上不可能となってしまっ
た。これは、メモリLSIのように、全く同じ構造のメモ
リセルやセンスアップのパターンを、数多く平面的に繰
り返し並べるだけで、レイアウト設計ができるのとは、
論理LSIが本質的に異っている点である。論理LSIの回路
及びレイアウト設計をコンピュータを用いて行なういわ
ゆるCAD（Computer Aided Design）が盛んに研究開発さ
れているが、人手の場合と同様の高い集積度を得るに
は、まだはるかに程遠い状況にある。現在広く用いられ
ているCADは、AND（論理積）、OR（論理和）、XOR（排
他的論理和）といった基本ゲートか、フリップフロップ
等をビルディングブロックとしてこれをチップ上に並
べ、相互配線を行なうというやり方である。 確かに設計に要する時間は短縮されるが、集積度の向
上は望めない。さらに、素子と素子を接続する配線が縦
横無尽に多数走るため、配線における信号伝播の遅延が
論理LSIの動作速度を決めることになり、高速化にも多
くの問題をもっている。この配線増加の問題に関して
は、多値論理回路の導入が有効である。つまり、論理変
数を「１」と「０」という２値の値ではなく、例えば0,
1,2,3といった４値を導入することである。これによっ
て論理LSIにおける配線数を大幅に減少させることが可
能であることが分っている。 しかし、現状の技術で多値論理回路を構成するには、
更に複雑な回路が必要になり、また製造プロセスが複雑
になるなど様々な問題点を抱えており、実用化にはまだ
程遠い状況にある。 以上の、現状の論理LSIのもつ問題点を例を用いて以
下に分り易く説明する。 図35（ａ），（ｂ）は、それぞれ３つの２進数入力、
A,B,Cに対し、 Y1＝（Ａ＋Ｂ＋Ｃ）・（＋＋） 及び Y2＝Ａ・Ｂ・Ｃ＋・・ を計算する論理回路である。 図において3501,3502はそれぞれ３入力、２入力のNOR
回路、3503はインバータである。又、3504,3505はそれ
ぞれ３入力、２入力のNAND回路である。インバータ、３
入力のNOR、及び３入力のNAND回路は、例えばCMOS技術
をもって構成すると同図（ｃ）、（ｄ）、（ｅ）の如く
なる。図において、Ｎ及びＰと記したのは、NMOSトラン
ジスタ3506及びPMOSトランジスタ3507を示している。 図35（ａ），（ｂ）より明らかように、簡単な論理関
数を表現するのに相当複雑な回路を要求されることが理
解できる。これらの回路に必要とされるMOSトランジス
タの数は、Y1の回路、Y2の回路ともに22個である。図36
に示したのは、Y2を計算する回路であり、図35（ｂ）と
は異なる構成である。ANDとNORを一個のCMOSゲート3601
で実現しており、少し簡略化されてトランジスタ数は20
個に減少している。同様の構成でY1を計算する回路を実
現するには、最終段のインバータ3402を除けばよいので
必要なトランジスタ数はさらに減少し、18個となる。し
かし回路構成は、複雑であり、多くの信号線が交叉しな
がらトランジスタを相互接続しており、パターンレイア
ウトに多くの問題が生じることは明らかである。 次に多値論理回路について述べる。 図37（ａ）は、多値論理で重要な働きをする２値多重
しきい論理素子の特性の一例を示したものであり、同図
（ｂ）はそれを実現する回路の一例である。２値多重し
きい論理素子とは、図37（ａ）に示したように、0Vから
VDD（例えば5V）まで変化する入力電圧ｘに対し、出力
電圧が０（0V）又は１（VDD）を出力する素子である。
図で、a,b,c,dは特性が１から０、あるいは０から１に
変化する入力電圧を示しており、それぞれ、（1/5）
VDD,（2/5）VDD,（4/5）VDD,（9/10）VDDである。これ
を実現するためには図37（ｂ）に示した回路が用いられ
る。 図37（ｂ）の回路は簡単のためNMOSトランジスタ（37
01,3702,3703,3704）と抵抗3705を組合せた回路で示し
てある。抵抗3705の替りに負荷素子としてデプレッショ
ンモードMOSトランジスタを用いたE/D構成の回路を用い
てもよい。図において、VTH＝a,VTH＝ｂ等と示してある
のは、それぞれのインバーターを構成するドライバート
ランジスタの閾値である。この場合、インバータの反転
電圧（０と１が反転する入力電圧）は、ほぼこの閾値に
等しいとする。この回路の動作は簡単に理解できる。０
＜ｘ＜ａのとき、インバータ3706,3707,3708はすべてOF
F状態にあり、VDDを出力している。従って、トランジス
タ3701,3704はONしているが、3702,3703がOFFしている
ため、ｙはハイレベルVDDに等しくなっている。ａ＜ｘ
＜ｂとなるとトランジスタ3703がONするためｙは０とな
る。ｂ＜ｘ＜ｃでは、3704がOFFするためｙは再びVDDと
なる。ｃ＜ｘ＜ｄでは3702がONするため出力は０となる
が、ｄ＜ｘでは、3701がOFFしてｙはまたVDDとなるので
ある。 この回路を構成するためには、NMOSのドライバトラン
ジスタが８ケ、負荷用のトランジスタ（E/D構成とした
場合）が５ケで合計13個のトランジスタが必要となる。
しかし、E/R構成やE/D構成では、インバータがONの場合
に、直流電流が流れ、消費電力が増大するため超高集積
化には不利である。消費電力を小さくするために、図37
（ｂ）の回路をCMOSで構成したとすると、負荷側のPMOS
の数が増加し、合計で16個のトランジスタ（NMOS8個,PM
OS8個）が必要となる。 このように多くのトランジスタを必要とするため高集
積化を考えた場合、不利となる。しかし、これ以上に重
大な問題は、閾値の異なる数多くのトランジスタを必要
とすることである。例えば、この図の例では、少なくと
もa,b,c,d4種類の閾値が必要である。通常閾値の調整
は、イオン注入法を用いて、チャネル領域に不純物イオ
ンを導入し、その濃度を変えることによって行うため、
少くとも４回の閾値調整用のイオン注入が必要である。 さらにCMOSインバーターでは、そのインバータの反転
電圧は、NMOSとPMOSの両者の閾値の関数として決まるた
め、PMOSの閾値も調整する必要がある。つまり最低８回
のイオン注入によって、８種類の閾値を正確にコントロ
ールしなければならないことになる。どれか１つのトラ
ンジスタの閾値が設計値よりづれても回路は正常な動作
をしなくなるため、製造プロセスのマージンが非常に小
さくなる。工程が非常に長くなることに加え、製造プロ
セスに非常に高度な制御を要求されることから、多値論
理回路の実用化は、まだ余り進んでいないのである。 また多値論理回路を２値論理のデジタル論理回路と接
続し、データをやりとりするためには、２値と多値の変
数変換が重要である。とくに多値を２値信号に変換する
にはA/D変換器が必要であるが、これには多くの素子を
必要とし、高集積化が非常に困難である。 例えば、図38は、パラレル型の高速A/Dコンバータの
回路例であり、アナログ信号入力Vaを３ビットの２値信
号A2,A1,A0に変換する回路である。この回路の詳しい動
作の説明は省略するが、７個のコンパレータ、７個のレ
ジスタ及び組合せ論理回路から構成されており、非常に
数多くの素子を必要とするだけでなく、配線数も非常に
多いことが分る。このような回路の高集積化は非常に困
難である。 以上のように、従来技術を用いた論理回路は、簡単な
論理機能を実現するためにも、数多くの素子を必要と
し、集積度が上がらない。さらに複雑な論理回路を簡単
に設計し、レイアウトする有効な手法がないため、大規
模な論理回路の設計には、多くの時間が必要とされる。
計算機を用いたCADもビルディングブロック方式であ
り、複雑な配線が集積度や、動作速度の向上を制限して
いる。配線数を減少させるのに極めて有効な方法として
注目されている多値論理LSIに関しても、従来の素子技
術や回路技術を用いている限り、回路は複雑となり、製
造プロセスにも大きな負担が要求される結果となり、実
用化は極めて困難な状況にある。 さらに加えるならば、従来の論理回路構成とは、全く
異った新しい、アーキテクチャをもった論理LSIの出現
も待望されているのが現状である。なぜなら現状のLSI
の構成は、ハードウェアは一度作ってしまったら変更は
不可能であり、回路に与えるデータやプログラムの変更
により様々な演算を実行させている。超々LSI時代を迎
え、様々な問題を解決するための新しいブレークスルー
が強く求められているのである。 そこで本発明は、以上の問題点を解決するためになさ
れたものであり、従来の回路と同じ機能を有する回路
を、非常に少ない数の素子で実現するとともに、複雑な
論理関数を簡単に設計し、レイアウトもできる半導体装
置を提供するものである。 発明の開示 本発明の半導体装置は、基板上に一導電型の半導体領
域を有し、この領域内に設けられた反対導電型のソース
及びドレイン領域を有し、前記ソース及びドレイン領域
を隔てる領域に第１の絶縁膜を介して設けられた電位的
にフローティング状態にあるフローティングゲート電極
を有し、前記フローティングゲート電極と第２の絶縁膜
を介して容量結合する複数の制御ゲート電極を有するニ
ューロンMOSトランジスタを一個以上用いて構成された
半導体装置において、第１のニューロンMOSトランジス
タの第１の制御ゲート電極に第１の信号が入力されると
ともに前記第１の信号が少なくとも一段の第１のインバ
ータに入力され、その出力が前記第１の制御ゲート電極
以外の制御ゲート電極の１つである第２の制御ゲート電
極に入力されるようにしたことを特徴としている。 作用 本発明の半導体装置は、従来にくらべ非常に少ない数
の素子で論理LSIが実現できるため、超高集積化が可能
であり、また配線数の減少により回路の高速化が可能と
なった。さらに、複雑な論理関数を表現する回路の設計
が、極めて簡単に行なえるため、設計に要する時間が短
縮できるばかりではなく、自動設計にも容易に対応する
ことが可能となった。さらに、同じハードウエア構成の
ままで、回路に加える制御信号をかえるだけでその機能
を自在にかえることができるとい全く新しい概念の論理
回路構成が可能となり、これにより論理LSIの新しいア
ーキテクチャ発展を可能にした。また、多値論理回路と
２値論理回路相互間の信号との変換も自在に行なえるよ
うになったのである。 図面の簡単な説明
路の超高集積化、超高機能化を実現するための、全く新
しいアーキテクチャーを有する半導体集積回路装置を提
供するものである。 技術背景 現在、半導体集積回路技術の進展は実に驚くべき速度
で進んでおり、例えばダイナミックメモリを例にとるな
ら、４メガビットから16メガビットがすでに量産体制に
あり、64メガビット以上の容量をもった超々高密度メモ
リもすでに開発が終了している。64メガビットのメモリ
チップは、せいぜい1cm四方のシリコンのチップ上に実
に約１億2000万個ものMOSトランジスタが集積されてい
る。今日のLSI技術の驚異的な進歩は、素子の微細化
と、微細加工技術の進歩により達成されたものである。
従って、半導体メモリのように同一構造をもったメモリ
セルをただ単に数多く１チップ上に集積化するだけで容
量の増大する半導体メモリは実に驚くべき進歩を遂げる
ことができたのである。 しかし、論理LSIは、メモリの様にはかばかしい進歩
を遂げていないのが現実である。確かに、16ビットから
32ビット、64ビットといった高機能CPUや、様々な高機
能論理LSIが開発されているが、超々LSIの時代を迎え、
論理LSIの設計、製作は大きな困難に直面している。 まず第一の問題はいかに設計するかという問題であ
る。論理LSIは、スイッチング素子であるMOSトランジス
タを組合わせて１と０の２値信号で論理を構成してい
る。この方式では、簡単な論理関数を構成するためにも
数多くのトランジスタを相互接続しなければならないた
め、 （１）集積度の向上に限界がある、 （２）レイアウトパターンが複雑である、 （３）配線数が増加する 等の問題である。（１）の問題を解決するためには、レ
イアウトに工夫をこらし、無駄な面積をできるだけ少な
くする必要がある。 従来８ビットのマイクロプロセサ等の設計では、熟練
者がたん念にこれを行なっていたが、論理回路の規模の
増大、素子数の増大に伴い人手でこれを行なうのは天文
学的な時間を必要とし、事実上不可能となってしまっ
た。これは、メモリLSIのように、全く同じ構造のメモ
リセルやセンスアップのパターンを、数多く平面的に繰
り返し並べるだけで、レイアウト設計ができるのとは、
論理LSIが本質的に異っている点である。論理LSIの回路
及びレイアウト設計をコンピュータを用いて行なういわ
ゆるCAD（Computer Aided Design）が盛んに研究開発さ
れているが、人手の場合と同様の高い集積度を得るに
は、まだはるかに程遠い状況にある。現在広く用いられ
ているCADは、AND（論理積）、OR（論理和）、XOR（排
他的論理和）といった基本ゲートか、フリップフロップ
等をビルディングブロックとしてこれをチップ上に並
べ、相互配線を行なうというやり方である。 確かに設計に要する時間は短縮されるが、集積度の向
上は望めない。さらに、素子と素子を接続する配線が縦
横無尽に多数走るため、配線における信号伝播の遅延が
論理LSIの動作速度を決めることになり、高速化にも多
くの問題をもっている。この配線増加の問題に関して
は、多値論理回路の導入が有効である。つまり、論理変
数を「１」と「０」という２値の値ではなく、例えば0,
1,2,3といった４値を導入することである。これによっ
て論理LSIにおける配線数を大幅に減少させることが可
能であることが分っている。 しかし、現状の技術で多値論理回路を構成するには、
更に複雑な回路が必要になり、また製造プロセスが複雑
になるなど様々な問題点を抱えており、実用化にはまだ
程遠い状況にある。 以上の、現状の論理LSIのもつ問題点を例を用いて以
下に分り易く説明する。 図35（ａ），（ｂ）は、それぞれ３つの２進数入力、
A,B,Cに対し、 Y1＝（Ａ＋Ｂ＋Ｃ）・（＋＋） 及び Y2＝Ａ・Ｂ・Ｃ＋・・ を計算する論理回路である。 図において3501,3502はそれぞれ３入力、２入力のNOR
回路、3503はインバータである。又、3504,3505はそれ
ぞれ３入力、２入力のNAND回路である。インバータ、３
入力のNOR、及び３入力のNAND回路は、例えばCMOS技術
をもって構成すると同図（ｃ）、（ｄ）、（ｅ）の如く
なる。図において、Ｎ及びＰと記したのは、NMOSトラン
ジスタ3506及びPMOSトランジスタ3507を示している。 図35（ａ），（ｂ）より明らかように、簡単な論理関
数を表現するのに相当複雑な回路を要求されることが理
解できる。これらの回路に必要とされるMOSトランジス
タの数は、Y1の回路、Y2の回路ともに22個である。図36
に示したのは、Y2を計算する回路であり、図35（ｂ）と
は異なる構成である。ANDとNORを一個のCMOSゲート3601
で実現しており、少し簡略化されてトランジスタ数は20
個に減少している。同様の構成でY1を計算する回路を実
現するには、最終段のインバータ3402を除けばよいので
必要なトランジスタ数はさらに減少し、18個となる。し
かし回路構成は、複雑であり、多くの信号線が交叉しな
がらトランジスタを相互接続しており、パターンレイア
ウトに多くの問題が生じることは明らかである。 次に多値論理回路について述べる。 図37（ａ）は、多値論理で重要な働きをする２値多重
しきい論理素子の特性の一例を示したものであり、同図
（ｂ）はそれを実現する回路の一例である。２値多重し
きい論理素子とは、図37（ａ）に示したように、0Vから
VDD（例えば5V）まで変化する入力電圧ｘに対し、出力
電圧が０（0V）又は１（VDD）を出力する素子である。
図で、a,b,c,dは特性が１から０、あるいは０から１に
変化する入力電圧を示しており、それぞれ、（1/5）
VDD,（2/5）VDD,（4/5）VDD,（9/10）VDDである。これ
を実現するためには図37（ｂ）に示した回路が用いられ
る。 図37（ｂ）の回路は簡単のためNMOSトランジスタ（37
01,3702,3703,3704）と抵抗3705を組合せた回路で示し
てある。抵抗3705の替りに負荷素子としてデプレッショ
ンモードMOSトランジスタを用いたE/D構成の回路を用い
てもよい。図において、VTH＝a,VTH＝ｂ等と示してある
のは、それぞれのインバーターを構成するドライバート
ランジスタの閾値である。この場合、インバータの反転
電圧（０と１が反転する入力電圧）は、ほぼこの閾値に
等しいとする。この回路の動作は簡単に理解できる。０
＜ｘ＜ａのとき、インバータ3706,3707,3708はすべてOF
F状態にあり、VDDを出力している。従って、トランジス
タ3701,3704はONしているが、3702,3703がOFFしている
ため、ｙはハイレベルVDDに等しくなっている。ａ＜ｘ
＜ｂとなるとトランジスタ3703がONするためｙは０とな
る。ｂ＜ｘ＜ｃでは、3704がOFFするためｙは再びVDDと
なる。ｃ＜ｘ＜ｄでは3702がONするため出力は０となる
が、ｄ＜ｘでは、3701がOFFしてｙはまたVDDとなるので
ある。 この回路を構成するためには、NMOSのドライバトラン
ジスタが８ケ、負荷用のトランジスタ（E/D構成とした
場合）が５ケで合計13個のトランジスタが必要となる。
しかし、E/R構成やE/D構成では、インバータがONの場合
に、直流電流が流れ、消費電力が増大するため超高集積
化には不利である。消費電力を小さくするために、図37
（ｂ）の回路をCMOSで構成したとすると、負荷側のPMOS
の数が増加し、合計で16個のトランジスタ（NMOS8個,PM
OS8個）が必要となる。 このように多くのトランジスタを必要とするため高集
積化を考えた場合、不利となる。しかし、これ以上に重
大な問題は、閾値の異なる数多くのトランジスタを必要
とすることである。例えば、この図の例では、少なくと
もa,b,c,d4種類の閾値が必要である。通常閾値の調整
は、イオン注入法を用いて、チャネル領域に不純物イオ
ンを導入し、その濃度を変えることによって行うため、
少くとも４回の閾値調整用のイオン注入が必要である。 さらにCMOSインバーターでは、そのインバータの反転
電圧は、NMOSとPMOSの両者の閾値の関数として決まるた
め、PMOSの閾値も調整する必要がある。つまり最低８回
のイオン注入によって、８種類の閾値を正確にコントロ
ールしなければならないことになる。どれか１つのトラ
ンジスタの閾値が設計値よりづれても回路は正常な動作
をしなくなるため、製造プロセスのマージンが非常に小
さくなる。工程が非常に長くなることに加え、製造プロ
セスに非常に高度な制御を要求されることから、多値論
理回路の実用化は、まだ余り進んでいないのである。 また多値論理回路を２値論理のデジタル論理回路と接
続し、データをやりとりするためには、２値と多値の変
数変換が重要である。とくに多値を２値信号に変換する
にはA/D変換器が必要であるが、これには多くの素子を
必要とし、高集積化が非常に困難である。 例えば、図38は、パラレル型の高速A/Dコンバータの
回路例であり、アナログ信号入力Vaを３ビットの２値信
号A2,A1,A0に変換する回路である。この回路の詳しい動
作の説明は省略するが、７個のコンパレータ、７個のレ
ジスタ及び組合せ論理回路から構成されており、非常に
数多くの素子を必要とするだけでなく、配線数も非常に
多いことが分る。このような回路の高集積化は非常に困
難である。 以上のように、従来技術を用いた論理回路は、簡単な
論理機能を実現するためにも、数多くの素子を必要と
し、集積度が上がらない。さらに複雑な論理回路を簡単
に設計し、レイアウトする有効な手法がないため、大規
模な論理回路の設計には、多くの時間が必要とされる。
計算機を用いたCADもビルディングブロック方式であ
り、複雑な配線が集積度や、動作速度の向上を制限して
いる。配線数を減少させるのに極めて有効な方法として
注目されている多値論理LSIに関しても、従来の素子技
術や回路技術を用いている限り、回路は複雑となり、製
造プロセスにも大きな負担が要求される結果となり、実
用化は極めて困難な状況にある。 さらに加えるならば、従来の論理回路構成とは、全く
異った新しい、アーキテクチャをもった論理LSIの出現
も待望されているのが現状である。なぜなら現状のLSI
の構成は、ハードウェアは一度作ってしまったら変更は
不可能であり、回路に与えるデータやプログラムの変更
により様々な演算を実行させている。超々LSI時代を迎
え、様々な問題を解決するための新しいブレークスルー
が強く求められているのである。 そこで本発明は、以上の問題点を解決するためになさ
れたものであり、従来の回路と同じ機能を有する回路
を、非常に少ない数の素子で実現するとともに、複雑な
論理関数を簡単に設計し、レイアウトもできる半導体装
置を提供するものである。 発明の開示 本発明の半導体装置は、基板上に一導電型の半導体領
域を有し、この領域内に設けられた反対導電型のソース
及びドレイン領域を有し、前記ソース及びドレイン領域
を隔てる領域に第１の絶縁膜を介して設けられた電位的
にフローティング状態にあるフローティングゲート電極
を有し、前記フローティングゲート電極と第２の絶縁膜
を介して容量結合する複数の制御ゲート電極を有するニ
ューロンMOSトランジスタを一個以上用いて構成された
半導体装置において、第１のニューロンMOSトランジス
タの第１の制御ゲート電極に第１の信号が入力されると
ともに前記第１の信号が少なくとも一段の第１のインバ
ータに入力され、その出力が前記第１の制御ゲート電極
以外の制御ゲート電極の１つである第２の制御ゲート電
極に入力されるようにしたことを特徴としている。 作用 本発明の半導体装置は、従来にくらべ非常に少ない数
の素子で論理LSIが実現できるため、超高集積化が可能
であり、また配線数の減少により回路の高速化が可能と
なった。さらに、複雑な論理関数を表現する回路の設計
が、極めて簡単に行なえるため、設計に要する時間が短
縮できるばかりではなく、自動設計にも容易に対応する
ことが可能となった。さらに、同じハードウエア構成の
ままで、回路に加える制御信号をかえるだけでその機能
を自在にかえることができるとい全く新しい概念の論理
回路構成が可能となり、これにより論理LSIの新しいア
ーキテクチャ発展を可能にした。また、多値論理回路と
２値論理回路相互間の信号との変換も自在に行なえるよ
うになったのである。 図面の簡単な説明
【図１】 （ａ）本発明の第１実施例を示す回路の構成図 （ｂ）インバータ105の出力（Ｙ）とフローティングゲ
ートの電位φF1との関係図 （ｃ）インバータ106の回路構成図 （ｄ）インバータ106の回路の構成図 （ｅ）D/A変換器107における入出力特性を示す図
ートの電位φF1との関係図 （ｃ）インバータ106の回路構成図 （ｄ）インバータ106の回路の構成図 （ｅ）D/A変換器107における入出力特性を示す図
【図２】 （ａ）４入力のＮチャネルνMOSトランジスタの断面構
造の一例を示した図 （ｂ）νMOS動作を解析するために簡略化した図
造の一例を示した図 （ｂ）νMOS動作を解析するために簡略化した図
【図３】 （ａ）本発明の第１実施例における、V1とφＦを関係を
示した図 （ｂ）本発明の第１実施例における、V1とφＦの関係を
示した図 （ｃ）図１（ｅ）の縦軸と横軸を入れ換えた図
示した図 （ｂ）本発明の第１実施例における、V1とφＦの関係を
示した図 （ｃ）図１（ｅ）の縦軸と横軸を入れ換えた図
【図４】 （ａ）本発明の第２の実施例を示す回路図 （ｂ）νMOS401のFPD図
【図５】 （ａ）本発明の第３の実施例の示す回路図 （ｂ）制御ゲート電極505bを２つに分割したインバータ
構成図
構成図
【図６】 （ａ）本発明の第４の実施例を示す回路図 （ｂ）制御ゲート電極を２つに分割したインバータ構成
図
図
【図７】 ４入力のCMOS構成のニューロンMOSゲートの断面構造模
式図
式図
【図８】 （ａ）本発明の第５の実施例を示す回路図 （ｂ）Ｎ−νMOS,P−νMOSに流れる電流In,IpをφＦ−
Ｚの関数として示した図 （ｃ）図８（ａ）のレイアウトパターンの設計図 （ｄ）図８（ｃ）における材質の凡例を示した図
Ｚの関数として示した図 （ｃ）図８（ａ）のレイアウトパターンの設計図 （ｄ）図８（ｃ）における材質の凡例を示した図
【図９】 （ａ）本発明の第６の実施例を示す回路図 （ｂ）入力ライン902の電位VFを決めるための簡単化し
た図
た図
【図１０】 （ａ）本発明の第７の実施例を示す回路図 （ｂ）νMOSゲートの構造図 （ｃ）FPDの一例におけるフローティングゲート1009の
電位φＦと制御ゲート電極1010の電位V1の関係を示す図 （ｄ）すべての制御を２値信号だけで行う場合の回路図 （ｅ）すべての制御を２値信号だけで行う場合の別の回
路図 （ｆ）フリップ・フロップの出力を直接接続し制御信号
によってデータを取り込むことにより制御する場合の回
路図 （ｇ）図10（ａ）において反転電圧可変インバータを用
いた場合の機能を表現した図
電位φＦと制御ゲート電極1010の電位V1の関係を示す図 （ｄ）すべての制御を２値信号だけで行う場合の回路図 （ｅ）すべての制御を２値信号だけで行う場合の別の回
路図 （ｆ）フリップ・フロップの出力を直接接続し制御信号
によってデータを取り込むことにより制御する場合の回
路図 （ｇ）図10（ａ）において反転電圧可変インバータを用
いた場合の機能を表現した図
【図１１】 （ａ）〜（ｐ）表２に示した関数に対応するFPD図
【図１２】 （ａ）本発明第８の実施例を示す回路図 （ｂ）本実施例の反転電圧可変インバータの回路図
【図１３】 （ａ）本発明第９の実施例を示す回路図 （ｂ）本実施例の反転電圧可変インバータの回路図 （ｃ）インバータ1301のFPD
【図１４】 図13（ａ）の回路のレイアウトパターン図
【図１５】 （ａ）本発明の第11の実施例を示す回路図 （ｂ）本実施例の反転電圧可変インバータの回路図
【図１６】 （ａ）本発明の第12の実施例を示す回路図 （ｂ）本実施例の反転電圧可変インバータの回路図 （ｃ）インバータ1601のFPD
【図１７】 （ａ）本発明の第13の実施例を示す回路図 （ｂ）本実施例の反転電圧可変インバータの回路図
【図１８】 （ａ）本発明の第14の実施例を示す回路図 （ｂ）インバータ1802のFPD
【図１９】 （ａ）本発明の第15の実施例を示す回路図 （ｂ）本実施例の反転電圧可変インバータの回路図 （ｃ）インバータ1901のFPD
【図２０】 （ａ）本発明の第16の実施例を示す回路図 （ｂ），（ｃ）インバータ2001、2002のFPD
【図２１】 （ａ）本発明の第17の実施例を示す回路図 （ｂ），（ｃ）インバータ2101、2102のFPD
【図２２】 （ａ）本発明の第18の実施例を示す回路図 （ｂ）〜（ｅ）インバータ2202のFPD
【図２３】 （ａ）本発明の第19の実施例を示す回路図 （ｂ）VaとA0の関係を示した図 （ｃ）VaとA1の関係を示した図 （ｂ）VaとA2の関係を示した図 （ｅ）図23の回路設計例のνMOSゲート2301のFPD （ｆ）図23の回路設計例のνMOSゲート2302のFPD
【図２４】 （ａ）本発明の第20の実施例を示す回路図 （ｂ）図24の回路設計例のνMOSゲート2401のFPD （ｃ）図24の回路設計例のνMOSゲート2402のFPD
【図２５】 （ａ）本発明の第21の実施例を示すブロックダイヤグラ
ム図 （ｂ）図25（ａ）におけるD/A変換回路2501回路図 （ｃ）Ｔと（X1,X0）の関係を示す図 （ｄ）Ｔ＝３としてVDDのでる特性を示す図 （ｅ）（ｄ）の特性を得るための回路図
ム図 （ｂ）図25（ａ）におけるD/A変換回路2501回路図 （ｃ）Ｔと（X1,X0）の関係を示す図 （ｄ）Ｔ＝３としてVDDのでる特性を示す図 （ｅ）（ｄ）の特性を得るための回路図
【図２６】 （ａ）本発明の第22の実施例を示すダイヤグラム図 （ｂ）T1,T2の入出力特性を示す図 （ｃ）T1を実現するための構成図 （ｄ）L1,L2の入出力特性を示す図 （ｅ）T2を出力するための回路図 （ｆ）L3,L4の入出力特性を示す図
【図２７】 （ａ）本発明の第23実施例を示すブロックダイヤグラム
図 （ｂ）多値／アナログ変換回路2301を実現した一例を示
した回路図
図 （ｂ）多値／アナログ変換回路2301を実現した一例を示
した回路図
【図２８】 （ａ）本発明の第24の実施例を示す回路図 （ｂ）第24の実施例の多値多重しきい関数の特性を示す
図 （ｃ）Ｘの関数としてy1を出力する回路のFPD図 （ｄ）Ｘの関数としてy0を出力する回路のFPD図
図 （ｃ）Ｘの関数としてy1を出力する回路のFPD図 （ｄ）Ｘの関数としてy0を出力する回路のFPD図
【図２９】 （ａ）本発明の第25の実施例を示す回路図 （ｂ）VaとＹとの関係を示す図
【図３０】 （ａ）本発明の第26の実施例を示す回路図 （ｂ）VaとＹとの関係を示す図
【図３１】 νMOSの構成を示す断面図
【図３２】 （ａ）本発明の第27の実施例を示す回路図 （ｂ）本発明の第28の実施例を示す回路図 （ｃ）本発明の第29の実施例を示す回路図
【図３３】 （ａ）本発明の第30の実施例を示す回路図 （ｂ）本発明の第31の実施例を示す回路図
【図３４】 （ａ）本発明の第32の実施例を示す回路図 （ｂ）本発明の第33の実施例を示す回路図
【図３５】 （ａ）それぞれ３つの２進数入力、A,B,Cに対し Y1＝（Ａ＋Ｂ＋Ｃ）・（＋＋） を計算する論理回路図 （ｂ）それぞれ３つの２進数入力、A,B,Cに対し Y2＝Ａ・Ｂ・Ｃ＋・・ を計算する論理回路図 （ｃ）CMOS技術におけるインバータ回路構成図 （ｄ）CMOS技術における３入力のNOR回路構成図 （ｅ）CMOS技術における３入力のNAND回路構成図
【図３６】 図35（ｂ）とは異なる構成のY2を計算する回路図
【図３７】 （ａ）２値多重しきい論理素子の特性の一例を示した図 （ｂ）図37（ａ）の特性を実現する回路の一例
【図３８】 パラレル型の高速A/Dコンバータの回路図
101 Ｎチャネル・ニューロンMOSトランジスタ 101a ドレイン 101b ソース 102 フローティングゲート 103a,103b,103c 制御ゲート電極 104 負荷抵抗（R1） 105,106 インバータ 106a NMOSトランジスタ 107 D/A変換器 108 ＮチャネルνMOS 109 抵抗（R2） 111a,111b,111c,111d 制御ゲート電極 112 出力端子 発明を実施するための最良の形態 （第１の実施例） 図１（ａ）は、本発明の第１の実施例を示す回路の構
成図であり、X1,X2,X3の３ビットの２進信号入力に対
し、図35（ａ）のY1を計算する回路となっている。すな
わち、 Ｙ＝（X1＋X2＋X3）・（１＋２＋３） である。表１に入力信号と出力の関係を示した。 図において、101はＮチャンネル・ニューロンMOSトラ
ンジスタであり、102はフローティングゲート、103a,10
3b,103cはその３つの制御ゲート電極である。ニューロ
ンMOSトランジスタは、脳を構成する神経細胞であるニ
ューロンと同様の働きをするトランジスタであり、ニュ
ーロンコンピュータを実現するために発明された全く新
しい概念のMOS型トランジスタである（発明者：柴田
直、大見忠弘、特開平３−6679号公報）。以下、このト
ランジスタをνMOSと略称する。 このνMOSは、非常に強力な機能を有するトランジス
タであり、本発明は、このνMOSを基本素子として用い
たところに大きな特徴がある。νMOSの構造、及び機能
については、別途図２を用いて説明する。νMOS101のド
レイン101aは負荷抵抗（R1）104と接続され、１段のイ
ンバータ105を構成している。このフローティングゲー
トから見たνMOSトランジスタ101の閾値（VTH1 ＊）は、
0.45VDDに設定されている。VTH1 ＊の意味は、通常のMOS
トランジスタと同様であり、フローティングゲート102
の電位がソース101bの電位に対し閾値VTH1 ＊より大とな
ったときにチャネルが形成され、ソース101bとドレイン
101aが導通するのである。抵抗R1を、νMOSのチャネル
抵抗に較べて十分大きくとっておくと、このインバータ
105の出力（Ｙ）とフローティングゲートの電位φF1と
の関係は略々図（ｂ）の様になる。 106はインバータ回路であり、その反転電圧VTHはVDD/
8に設定されている、これは例えば、図１（ｃ）の様な
回路で構成することができ、NMOSトランジスタ106aの閾
値を（1/8）VDDとし、抵抗値R0をNMOSトランジスタ106a
のON抵抗にくらべて十分大きくとっておくとその入出力
特性は図１（ｄ）の如くになる。このインバータの出力
は、νMOS101の１つの制御ゲート電極103bに接続されて
いる。 107は３ビットの入力信号X1,X2,X3をアナログ信号に
変換するD/A変換器であり、１つのＮチャネルνMOS108
と抵抗R2（109）を接続したソースフォロワー回路とな
っている。110はνMOS108のフローティングゲートであ
り、フローティングゲートからみた閾値VTH2 ＊は、−
（1/16）VDDに設定されている。111a,111b,111c,111dは
制御ゲート電極であり、111a,111b,111cにはそれぞれ
X1,X2,X3の信号が入力され111dは接地されている。この
D/A変換器107の出力端子112の電位をＺとすると、 Ｚ＝（VDD/8）（X1＋2X2＋4X3）＋（VDD/16） …（１） となるように設計されている。ここでX1,X2,X3は２進変
数であり、「０」は0V、「１」はVDDに対応している。X
1,X2,X3の値とＺの関係を図１（ｅ）に示す。尚、
（１）式のような特性を得るためのνMOSの設計法につ
いては、まずνMOS自体の動作についての簡単な説明を
行なってから述べることにする。 図１（ａ）の回路の動作を説明するために、まず最初
にνMOSの構造と動作原理について説明する。図２
（ａ）は４入力のＮチャネルνMOSトランジスタの断面
構造の一例を示したものであり、201は例えばＰ型のシ
リコン基板、202,203はN+拡散層で形成されたソース及
びドレイン、204はソース・ドレイン間のチャネル領域2
05上に設けられたゲート絶縁膜（例えばSiO2膜）、206
は電気的に絶縁され電位的にフローティングの状態にあ
るフローティングゲート電極、207は例えばSiO2等の絶
縁膜、208a,208b,208c,208dは制御ゲート電極である。
図２（ｂ）は、νMOS動作を解析するためにさらに簡略
化した図面である。各制御ゲート電極とフローティング
ゲート間の容量結合係数を図の様にC1,C2,C3,C4,フロー
ティングゲートとシリコン基板間の容量結合係数をC0と
すると、フローティングゲートの電位φＦは次式で与え
られる。 φＦ＝（1/CTOT）（C1V1＋C2V2＋C3V3＋C4V4） …（２） 但し、CTOT＝C0＋C1＋C2＋C3＋C4 V1,V2,V3,V4はそれぞれ入力ゲート208a,208b,208c,208d
に印加されている電圧であり、シリコン基板の電位は0
V、すなわちアースされているとした。 今、ソース202の電位を0Vとする。即ちすべての電極
の電位をソースを基準として測定した値とする。そうす
れば、図２に示したνMOSは、フローティングゲート206
を通常のゲート電極とみなせば通常のＮチャネルMOSト
ランジスタと同じであり、そのゲート電位φＦが閾値
（VTH ＊）より大となるソース202、ドレイン203間の領
域205に電子のチャネル（Ｎチャネル）が形成され、ソ
ース・ドレイン間が電気的に接続される。即ち（２）式
より （1/CTOT）（C1V1＋C2V2＋C3V3＋C4V4）＞VTH ＊ …（３） の条件が満たされたときνMOSは導通する（ONする）の
である。 以上はＮチャネルνMOSトランジスタについての説明
であるが、図２（ａ）においてソース202、ドレイン203
及び基板201をすべて反対導電型にしたデバイスも存在
する。即ち、基板はＮ型であり、ソース・ドレインがP+
拡散層で形成されたνMOSであり、これをＰチャネルνM
OSトランジスタと呼ぶ、 上の関係を用いて図１のD/A変換器107の動作について
説明する。この回路の出力端子112の電位Ｚは、 Ｚ＝φＦ−VTH2 ＊ …（４） に等しい。電極111a,111b,111c,111dとフローティング
ゲート間の容量結合係数をそれぞれC1,C2,C3,C4とする
と、（２）式を用いて、 Ｚ＝（1/CTOT）（C1V1＋C2V2＋C3V3＋C4V4）−VTH2 ＊ V1＝X1VDD, V2＝X2VDD, V3＝X3VDD, V4＝０ であり、 VTH2 ＊＝−（VDD/16） であるから、 Ｚ＝VDD｛（C1/CTOT）X1＋（C2/CTOT）X2＋（C3/CTOT）X3｝＋（VDD/16） …（５） となる。 ここでνMOS108の各容量結合係数を、 C1＝（1/8）CTOT, C2＝（1/4）CTOT, C3＝（1/2）CTOT に設定すれば、 Ｚ＝（VDD/8）（X1＋2X2＋4X3）＋（VDD/16） …（６） となり（１）式の結果及び図１（ｅ）の特性が得られる
のである。 ここでフローティングゲート110と基板間の容量結合
係数C0の値を例えばC0＝（1/10）CTOTとすると、C0＋C1
＋C2＋C3＋C4＝CTOTよりC4＝（1/40）CTOTとなる。以上
が、D/Aコンバータ回路の特性と設計に関する説明であ
る。 次にνMOSインバータ回路105の動作について説明す
る。νMOS101は、３入力のＮチャネルνMOSトランジス
タである。３つの制御ゲート電極103a,103b,103cとフロ
ーティングゲート102の間の容量結合係数をそれぞれC1,
C2,C3,それぞれのゲートに入力される電圧をV1,V2,V3,
フローティングゲート102と基板間の容量結合係数をC0
とすると、フローティングゲート102の電位φＦは、 φＦ＝（1/CTOT）（C1V1＋C2V2＋C3V3） …（７） となる。但しCTOT＝C0＋C1＋C2＋C3である。例えばこの
νMOSのC1,C2,C3の値を次の様に設計する。 C1＝（1/2）（CTOT−C0） …（８） C2＝（7/16）（CTOT−C0） …（９） C3＝（1/16）（CTOT−C0） …（10） また、フローティングゲートからみたνMOSの閾値を、
例えば、 VTH1 ＊＝（1/2）VDD（（CTOT−C0）／（CTOT） …（11） となる様に設計する。CTOTやC0は素子の形状や酸化膜の
膜により決る値であり、これらの値に従い、VTH1 ＊を決
める。VTH1 ＊の調整には、例えばイオン注入法を用いれ
ばよい。ここで、例えば、C0＝（1/10）CTOTとすると、 C1＝0.9CTOT×（1/2）＝0.45CTOT C2＝0.9CTOT×（7/16）＝0.394CTOT …（12） C3＝0.9CTOT×（1/16）＝0.056CTOT VTH1 ＊＝0.9VDD×（1/2）＝0.45VDD となる。 （８），（９），（10）式を（７）式に代入すると、 φＦ＝γ（（1/2）V1＋（7/16）V2＋（1/16）V3） …（13） γ≡（（CTOT−C0）/CTOT） となる。 今ここでV2＝V3＝０とし、V1を０からVDDまで変化さ
せたときのφＦの変化を図３（ａ）に直線301で示し
た。同図の直線302はV2＝0,V3＝VDDとしたときのφＦと
V1の関係であり、直線301より（1/16）γVDDだけかさ上
げされているのが分る。 また、303は、V2＝V3＝VDDとしたときの関係であり、
さらに（7/16）γVDDかさ上げされている。直線304は、
φＦ＝（1/2）γVDDのレベルを表す水平線であり、フロ
ーティングゲートからみた閾値0.45VDDを表している。
図１（ａ）の回路図をみると、V3＝VDD（一定）である
が、V2はインバータ106の出力電圧が入力されている。
つまりV2はV1に対し図１（ｄ）のような変化をするの
で、０≦V1≦（1/8）VDDではV2＝VDD,V1＞（1/8）VDDで
はV2＝０となる。即ち図１（ａ）の回路では、φＦとV1
の関係は図３（ｂ）の実線305のようになる。 水平線304は、φＦ＝（1/2）γVDDであり、フローテ
ィングゲートからみたνMOS101の閾値（VTH1 ＊＝0.45
V）のレベルを表している。つまり実線305が水平線304
より上にある場合には、φＦ＞VTH1 ＊となりνMOS101は
ONし出力電圧Ｙは０となる。一方実線305が水平線304よ
り下にある場合は、φＦ＜VTH1 ＊となりνMOS101はOFF
し、Ｙ＝VDDとなる（図１（ｂ）参照）。 図３（ｃ）はV1（＝Ｚ）とX1,X2,X3の関係を表したグ
ラフであり、図１（ｅ）のたて軸と横軸を入れかえたも
のである。図３（ｂ）（ｃ）を合わせてみればX1,X2,X3
とＹの関係が即座に分かる。例えば、（X3,X2,X1）＝
（0,1,1）に対してはV1＝（7/16）VDDであり、φＦ＜V
TH1 ＊となりＹ＝１となる。Ｙ＝０となるのは、φＦ＞V
TH1 ＊となる（X3,X2,X1）＝（0,0,0）及び（1,1,1）の
場合のみであり、図１（ａ）の回路は正しくX1,X2,X3の
３入力に対し、 （X1＋X2＋X3）＋（１＋２＋３） で定義される関数Y1を計算する回路となっていることが
分る。 この回路を構成しているのは、νMOSトランジスタ２
ケ、通常のMOSトランジスタ１ケ及び抵抗３ケであり、
合計たったの６素子で構成されている。従来技術で構成
した回路が（図35（ａ））合計22個のMOSトランジスタ
を必要としたことを考えると、素子数が実に（1/3）以
下に減少していることが分る。つまり本発明により、極
めて少数の素子で高度な機能を実現できることが分る。 以上、本発明の第１の実施例の説明に際し、Y1とφＦ
の関係を表す図３（ａ），（ｂ）を用いたが、この図は
νMOSの動作を解析したりνMOS回路を設計する上で非常
に便利な図面である。この図面のことをFloating Poten
tial Diagram）（FPD）と呼んでおり、今後本発明のそ
の他の実施例の説明にはこのFPDを用いて行なうことに
する。 （第２の実施例） 本発明の第２の実施例を示す回路図を図４（ａ）に示
す。これはX1,X2,X3の３入力に対し、図35（ｂ）のY2を
計算する回路である。即ち、 Ｙ＝X1・X2・X3＋１・２・３ で表されるＹを出力する回路である。 図１（ａ）のY1回路と異るのは、νMOS401の制御ゲー
ト電極402の入力がVDDではなく0Vになっていること及
び、インバータ回路403の反転電圧VTHが（7/8）VDDに設
定されることだけである。これ以外はすべて図１（ａ）
と全く同じである。つまりνMOSトランジスタ401,404に
おける各電極間の容量結合係数の値やフローティングゲ
ートからみた閾値等は、すべて同じ値に設定されてい
る。 図４（ｂ）にνMOS401のFPD（Floating Potential Di
agramを示す。（X1,X2,X3）＝（0,0,0）あるいは（1,1,
1）のときのみφＦ＜VTH1 ＊でＹ＝１となり、それ以外
の入力に対してはＹ＝０となり、正しく、 Ｙ＝X1・X2・X3・１・２・３ を計算する回路となっていることが分る。つまり、本発
明の第２の実施例によれば、図35（ｂ）のY2の回路が図
１（ａ）の回路と同様、たった６個の素子で実現できる
ことが分る。従来技術による回路が、例えば図35（ｂ）
に示したように、全部で22個の素子を必要としたのに較
べると、非常に少ない数の素子で同じ機能が実現できて
いるのである。 また図36は、20個のMOSトランジスタで構成した従来
技術による３入力A,B,Cに対するY2の回路の別の一例で
あるが、非常に複雑である。特に本発明の第１、第２の
実施例とくらべると、配線が非常に複雑となっている。
即ち、従来技術で論理関数を実現しようとすると、単に
素子数が増大するだけではなく、素子と素子を互に接続
する配線の数が増大し、配線における信号伝播の遅延が
回路の動作速度を制限したり、あるいはクロストークに
よるエラーを発生したり様々な問題を生じていた。しか
し、本発明によれば、必要な素子数が減少するだけでな
く、配線が非常に簡単となるため、これらの問題がすべ
て簡単に解決できるのである。 さらに本発明のもう一つの大事な点は、全く異る回路
機能を、ほとんど同じ回路構成で実現できることであ
る。つまり本発明の第１の、第２の実施例で異るのは、
インバータ（106,403）の反転電圧と制御ゲート電極（1
03c,402）に印加する電圧だけである。従ってこれらを
可変としてやれば、全く同じ回路で異った機能を実現し
てやることができる。このような例を示したのが図５に
示す本発明の第３の実施例である。 （第３の実施例） 図５（ａ）において、νMOSインバータ501は図１
（ａ）の105と全く同じであるが、制御ゲート電極502に
加えられる電圧が固定ではなく、mlという入力信号とな
っている。510は107と全く同じD/A変換器であるのでこ
こでは図のように記号で示してある。 図１（ａ）あるいは図４（ａ）の回路と大きく異るの
は、従来のNMOSインバータ（106,403,及び図１（ｃ）を
参照）に替り、２入力のＮチャネルνMOSトランジスタ
と抵抗R0により構成したνMOSインバータ503を用いてい
ることである。制御ゲート505a,505bとフローティング
ゲート間の容量をそれぞれC1,C2,フローティングゲート
からみたνMOS504の閾値（インバータ503の反転電圧に
等しい）をVTH ＊とすると、 φＦ＝（C1/CTOT）V1＋（C2/CTOT）V2＞VTH ＊ でνMOSがONする。この式から、νMOSがONするためのV1
に対する条件を求めると、 V1＞（CTOT/C1）VTH ＊−（C2/C1）V2 となる。 従って制御ゲート電極505aからみたνMOSトランジス
タの504の閾値VTHは（インバータ503の反転電圧V1に等
しい）、 VTH＝（CTOT/C1）VTH ＊−（C2/C1）V2 …（14） となる。 ここで例えば、C1＝C2とし、且つVTH ＊を（11）式と
同様に、 VTH ＊＝（1/2）VDD（（CTOT−C0）/CTOT） …（15） と設定すると、（14）式より、 VI＝VDD−V2 …（16） となり、インバータ503の反転電圧は、（16）式に従
い、V2の値によって簡単に変更できるようになる。従っ
て、m2＝（7/8）VDDとすればVI＝（1/8）VDDとなる。そ
こでm1＝VDDとしてやれば図５（ａ）の回路は、図１
（ａ）と全く同じとなり、図35（ａ）のY1の回路とな
る。また、m2＝（1/8）VDD,m1＝０としてやれば図４
（ａ）と全く同じとなり、図35（ｂ）のY2の回路とな
る。 すなわち、本発明の第３の実施例によれば、全く同じ
ハードウェア構成を用いて、制御信号m1,m2の値をかえ
ることだけで回路の機能を全くかえることができるので
ある。従来技術では、例えば図35（ａ）と（ｂ）のよう
にハードウェア構成そのものを変更しなければ機能をか
えることができなかった。従って、これは本発明の画期
的な特徴である。信号電圧によってハードウェアの機能
変更が可能な図５（ａ）の様な回路をやわらかいハード
ウェア論理回路、Soft−hardware logicと呼ぶ。 本発明の第７の実施例において、もっと一般的なSoft
−hardware logicについて説明する。ここでは、VIとし
て式（16）のような簡単な関係式を得るために、C1＝C2
とし、且つ（15）式を満たすようにVTH ＊を設定した
が、これはあくまでも一例である。VIは（14）式で与え
られるのであるから、C1≠C2とし、V2（＝m2）として異
る値を用いてもよいことはいうまでもない。 なお、図５（ａ）においては、νMOS504の２番目の制御
ゲート電極505bを１つとしたが、例えば２つに分割し図
５（ｂ）に示したようなインバータを構成し、インバー
タ503の替りに用いてもよい。この場合、制御ゲート電
極507,508とフローティングゲート506の結合係数を例え
ばそれぞれC2',C2"とし、C2'＝（7/16）（CTOT−C0）,C
2"＝（1/16）（CTOT−C0）とすれば、n1＝m1＝VDD,n2＝
０のときに図５（ａ）の回路は図35（ａ）のY1の回路、
n1＝m1＝0,n2＝VDDのときに図35（ｂ）のY2の回路とな
る。 さて、第1,第2,第３の実施例では、ＮチャネルνMOS
と抵抗を組合わせた回路を例に述べてきた。これはあく
までも本発明の原理を分かり易く説明するのが目的であ
る。抵抗のかわりに例えばＮチャネルデプレションモー
ドトランジスタやエンハンスメントモードトランジスタ
を用いてもよい。またνMOSを含め、すべてをＰチャネ
ルトランジスタで構成してもよいことはいうまでもな
い。 しかし以上の例では、いづれかのトランジスタがONし
た場合、VDDからアースに直流電流が流れるため、消費
電力が大きくなってしまう。即ち、消費電力の上限に制
限がある場合には、高集積化に対して不利な回路構成で
ある。 電力消費を伴わず、且つ高度な機能を数少ないトラン
ジスタで実現するにはCMOS構成のニューロンMOSゲート
を用いればよい。 （第４の実施例） 図６（ａ）は、本発明の第４の実施例を示す回路図で
あり、図５（ａ）に示した第３の実施例と同じ機能をも
った回路をCMOS構成のニューロンMOSゲート601,602を用
いて構成した例である。603,604はＮチャネルνMOSトラ
ンジスタ、605,606はＰチャネルνMOSトランジスタであ
り、いづれのインバータ601,602においてもＮチャネル
νMOSとＰチャネルνMOSのフローティングゲートは電気
的に接続されている。 またＮチャネルνMOSのソース609,610はアースに、Ｐ
チャネルνMOSのソース611,612はVDDに、またＮ−νMOS
とＰ−νMOSのドレインは接続され、それぞれCMOSニュ
ーロンMOSゲートの出力端子613,614となっている。 図７は、一例として４入力のCMOS構成のニューロンMO
Sゲートの断面構造を模式的に表したものである。701は
Ｐ型シリコン基板、702はＮ型のウェル、703a,703bはそ
れぞれN+型のソース及びドレイン、704a,704bはそれぞ
れP+型のソース及びドレイン、705はフローティングゲ
ート、706a〜ｄはそれぞれ入力ゲートの電極である。70
7、708は例えばSiO2等の絶縁膜、709はフィールド酸化
膜である。 図６（ａ）において、νMOSの各制御ゲート電極とフ
ローティングゲート間の容量結合係数は、図５（ａ）の
回路と同じ値に設定されている。フローティングゲート
と基板との間の容量結合係数C0はフローティングゲート
とＰ型基板間の容量結合係数C0 N及びＮ型基板との間の
結合係数C0 Pの和に等しい。即ち C0＝C0 N＋C0 P …（17） である。 フローティングゲート607よりみたインバータ601の反
転電圧（１と０が反転する閾電圧）をVI ＊とすると、 で与えられる。 ここで、VTn ＊,VTp ＊は、それぞれフローティングゲ
ート607よりみた、ＮチャネルνMOS603,及びＰチャネル
νMOS605の閾値であり、βＲはベータ比であり次式で与
えられる。 βＲ≡（βＮチャネル／βＰチャネル）＝（（W/L）
Ｎμe/（W/L）ｐμｈ） …（19） ここで、W,Lはチャネル幅及びチャネル長、μe,μｈ
はそれぞれ電子とホールの移動度である。 例えばβＲ＝１となるように設計すると、（18）式
は、 VI ＊＝（VDD/2）＋（（VTn ＊＋VTp ＊）/2） …（20） となる。例えば、インバータ501と同様、601のインバー
タの反転電圧VI ＊が（11）式で与えられるとすると、 VTn ＊＋VTp ＊＝−（C0/CTOT）VDD …（21） となる。これには例えば、C0＝0.1CTOT,VDD＝5Vとする
と、 VTn ＊＝|VTp ＊｜−0.5 とすればよい。 従って、例えばVTn ＊＝0.5Vの場合には、VTp ＊＝−1.
0Vとなる。 インバータ602においてもβＲ＝１、各νMOSトランジ
スタの閾値を（21）式の様に設定してやれば、制御ゲー
ト電極616からみたインバータ602の反転電圧は、VI＝V
DD−m2となり、図６（ａ）の回路は図５（ａ）と全く同
じ機能をもった回路となる。602のインバータは、例え
ば図６（ｂ）に示したようなインバータでおきかえても
よい。これは、602のm2の入力されている制御ゲート電
極を２つに分割した場合であり、容量結合係数C1,C2',C
2"は、図５（ｂ）の回路と全く同じ値に設定すればよ
い。このインバータを用いた回路の動作も第３の実施例
と同じである。 この第４の実施例の特徴は、消費電力を非常に小さく
できる点にある。つまり、各インバータにおいて、導通
しているのは、ＮチャネルνMOSかＰチャネルνMOSのど
ちらか一方であり、直流電流の流れることがないからで
ある。CMOS構成にしてもトータルの素子数は６個であ
り、第１〜第３の実施例と全くかわらない。 本発明の第４の実施例では、D/A変換器615として、第
１〜第３の実施例と全く同じ回路を用いている。この回
路は、例えば図１の107のように１つのＮチャネルνMOS
108と１つの抵抗109で構成されており、この回路には、 Ｉ＝（Z/R2） …（22） なる直流電流が流れている（Ｚは、D/A変換器の出力電
圧）。この電流を小さくし、電流消費を小さくするに
は、R2を十分大きくとればよい。しかし、R2を大きくす
るD/A変換器の時間応答が遅くなり回路の高速動作を妨
げることになる。そこで考案したのが能動負荷を用いた
D/A変換器であり、これを用いた本発明の第５の実施例
を次に説明する。 （第５の実施例） 図８（ａ）は、本発明の第５の実施例を示す回路図で
ある。本実施例の特徴は、第１〜第４の実施例とは異な
り、消費電力の小さなD/A変換器801を用いた点にある。
このD/A変換器は直流電流がほとんど流れないため、消
費電力を非常に小さくすることができると同時に、高速
の動作が可能であるという大きな特徴を有する。 図において、802,803はそれぞれＰチャネルνMOSトラ
ンジスタ及びＮチャネルνMOSトランジスタであり両者
のソースは互いに接続され出力端子804となっている。
この出力は、νMOSで構成された回路805に入力される。
この回路805は例えば、図１（ａ），図４（ａ），図５
（ａ），図６（ａ）に用いられているような回路を表し
ているが、同様の構成を有する本発明の回路であればい
かなる回路であってもよい。 806はフローティングゲートであり、Ｎ−νMOSのフロ
ーティングゲートとＰ−νMOSのフローティングゲート
は互いに電気的に接続されている。807a,807b,807c,807
dは４つの制御ゲート電極であり、例えば図１（ａ）の
回路では、111a,111b,111c,111dに対応している。ここ
ではあくまで説明の都合上４入力にしたものであり、入
力数はもっと少くしてもよいし、あるいは、もっと多く
なってもよい。V1,V2,V3,V4は各制御ゲート電極への入
力電圧、Ｚはこの回路の出力電圧である。各電極間の容
量結合係数は図に示した通りである。 まず最初にフローティングゲートの電位φＦと出力電
圧Ｚの関係を求める。この構成では、νMOS802,803はと
もに飽和領域で動作し、両者に流れる電流は等しくなる
から次式が成立つ。 （1/2）βＮ｛（φＦ−Ｚ）−VTn ＊｝２＝（1/2）βＰ｛（φＦ−Ｚ）−VTp ＊｝
２ …（23） ここで βＮ＝（W/L）COXμｅ …（24） βＰ＝（W/L）COXμｈ …（25） W,Lはそれぞれトランジスタのチャネル幅とチャネル
長、COXは単位面積当りのゲート酸化膜容量、μe,μｈ
はそれぞれ電子とホールの反転層における移動度であ
る。また、VTn ＊,VTp ＊は、それぞれフローティングゲ
ート806よりみたＮ−νMOS803及びＰ−νMOS802の閾値
である。βＲ≡（βN/βＰ）とすると、 の関係が得られる。今、簡単のためにβＲ＝１とする
と、 Ｚ＝φＦ−（（VTn ＊＋VTp ＊）/2） …（27） と表される。βＲ＝１はあくまでも１つの設計例であ
り、もっと他の値に設定してももちろんかまわない。 フローティングゲートの電位φＦは（２）式で与えら
れるから、（26）式より V1,V2,V3に２進信号X1,X2,X3を入力すると、V1＝X1VDD,
V2＝X2VDD,V3＝X3VDDとなり、（28）式は、 となる。 出力Ｚを（１）式、あるいは図１（ｅ）のようにする
には、 （C1/CTOT）＝（1/8）， （C2/CTOT）＝（1/4）， （C3/CTOT）＝（1/2） とすると同時に、 となるようにしなければならない。 式（30）を満足させるためには、C4の値やV4の値、あ
るいはβR,VTn ＊,VTp ＊の値を適宜選ぶことにより実現
できる。一番簡単な例としてV4＝0,βＲ＝１とすると、 VTn ＊＋VTp ＊＝−（1/8）VDD …（31） を満足させばよい。上の関係をみたす限り、VTn ＊はあ
る程度任意に選ぶことができるが、次の点に注意する必
要がある。 図８（ｂ）は、Ｎ−νMOS,P−νMOSに流れ電流In,Ip
をφＦ−Ｚの関数として表した図であり、両者の電流が
等しくなる点、即ち両特性の交点が回路に流れる直流電
流I0及び出力電流を決める。In,Ipの特性を交点をもつ
ためには、 VTn ＊≦VTp ＊ …（32） の関係が満足されねばならない。このとき回路には、 なる直流電流が流れる。従ってVTn ＊＝VTp ＊とすれば、
I0＝０となり、電力消費が最も小さくなる。今簡単の
為、βＲ＝１とすると（31）式より、 VTn ＊＝VTp ＊＝−（1/16）VDD となりＮ−νMOSはデプレション型とせねばならないこ
とが分る。しかし、例えば（30）式でV4＝VDDとして（C
4/CTOT）＞（1/16）としてやれば、 となりＮ−νMOSはエンハンスメント型のトランジスタ
となる。いずれのやり方でもよいことは言うまでもな
い。 あるいは、VTn ＊＜VTp ＊としてもよい。こうすれば
（33）式に従い直流電流が流れるが、VTn ＊−VTp ＊の値
を十分小さくとることで十分小さな電流値とすることが
可能である。この場合、各トランジスタ802,803の電流
駆動能力が増加し、回路動作を高速化することができ
る。 また逆に、（32）式とは反するが、VTn ＊＞VTp ＊とし
てもよい。この場合、出力電位は、VTp ＊≦Ｚ≦VTn ＊の
範囲の任意の値をとることになるが、VTn ＊−VTp ＊の値
を必要とされる精度以下としておけば問題はない。この
場合、直流電流は完全にゼロとなり、非常に低消費電力
の回路を実現することができる。 図８の（ａ）に示したD/A変換回路は、Ｎ−νMOS、Ｐ
−νMOSのいずれもがほぼOFFの状態で出力電圧を保持す
るため、従来の抵抗負荷を用いたソース・フォロワ回路
（図１（ａ）の107）に較らべ格段に消費電力を小さく
することができる。 しかも回路の動作が高速である。その理由は以下の通
りである。出力レベルが上昇する際は、上のＮ−νMOS8
03がONして電流が流れるが、このとき下のＰ−νMOS802
はOFFしているのですべての電流は、出力線804を充電す
るためにのみ用いられ、それだけ電圧の上昇する時間が
短くなる。107の回路では、電流は、抵抗R2にも流れる
ためその分充電電流が少なくなり、時間がかかるのであ
る。また出力レベルが下がる場合には、下のＰ−νMOS
がONして出力線804の電化を放電するので、高速にレベ
ルを下げることができる。従来の107の回路では抵抗R2
を介して放電していたため、消費電力を小さくするため
にR2を大きくすると、放電の時間が長くなり、特にレベ
ルを下げる場合に応答速度が遅くなったのである。 本発明の第５の実施例により、高速で、低消費電力の
D/A変換回路を実現することができた。801の回路は、CM
OSインバータで丁度NMOSとPMOSを入れかえた形となって
いるので、逆CMOS転送増幅器（Reciprocal CMOS Transf
er Amplifier）と名付ける。 次に本発明の第５の実施例である、図８（ａ）のレイ
アウトパターンを図８（ｃ）に示す。但し805のνMOS回
路に関しては、図６の回路を用いたが、インバータ602
は第２制御ゲート電極２分割型の図６（ｂ）の回路を用
いたものである。図の各部に付した番号は、図６、図８
と共通である。また、各部のパターンがいかなる材料で
できているかの凡例を図８（ｄ）に示す。またVDD、VSS
に関しては、パターンをみやすくするためにAl配線を省
略してある。パターン設計に際しては次のことを仮定し
た。 μｅ＝２μｈと仮定し、Ｎ−νMOSはＬ＝0.8μm,W＝
３μm,P−νMOSはＬ＝0.8μm,W＝６μｍとする。これで
βＲ＝１となる。ゲート酸化膜厚を150Åとしフローテ
ィングゲート上の絶縁膜は例えばSiO2/Si3N4/SiO2の３
層膜とし、酸化膜換算でtOX＝150Åとする。C0＝C0 n＋C
0 p＝（1/10）CTOTとする。これらの前提で、パターンを
設計した結果が図８（ｃ）に示されている。 以上の例では、V1,V2,V3に２値のデジタル信号を入
れ、それぞれに1,4,8の重みをかけた信号をＺに出力す
る場合について述べたが、必要に応じて、この重みをか
えてもよい。またV1,V2,V3への入力は、必ずしも２値の
デジタル信号である必要はなく、例えば、３値、４値等
の多値論理信号であってもかまわない。例えば、３入力
の３値信号をX1,X2,X3とすると、それぞれの重みを1,3,
9としてやれば３値信号のアナログ変換ができる。ま
た、連続的なアナログ信号を入力してもよいことは言う
までもない。 （第６の実施例） 図９（ａ）は本発明の第６の実施例を示す回路図であ
る。この回路は図６（ａ）のD/A変換器を901に示した回
路におきかえたものであり、901以外の部分は図６
（ａ）の第４の実施例と同じであり、図６（ａ）と同じ
番号が付してある。 本実施例ではインバータ601,602への入力ライン902を
フローティングとし、容量結合で入力信号、V1,V2,V3を
入力している。入力ライン902の電位をVFとし、同図
（ｂ）に電位を決めるための簡単化した図面を示した。
図において、φF1,φF2は、フローティングゲート607,6
08の電位であり、Ca,Cbはそれぞれの制御ゲート電極90
3,904との容量結合係数である。図より明らかなよう
に、 VF＝（1/CTOT）（C1V1＋C2V2＋C3V3＋CaφF1＋CbφF2） となる。 この式より、VFの電位は、V1,V2,V3以外にφF1,φF2
の値によっても変動をうけるということが分かる。従っ
て他の電極の電位の変動がφF1,φF2を通して影響を与
えるため、これは精度上好ましくない。これを防ぐに
は、C1,C2,C3をCa、Cbにくらべて十分大きくとればよ
い。即ちC1,C2,C3≫Ca、Cbとすればよいのである。こう
すれば入力信号は、ソース・フォロワ回路を介さず直接
入力ラインに入るため、回路動作の高速化には極めて有
利である。 （第７の実施例） 次に本発明の第７の実施例を図10（ａ）に示す。図10
（ａ）の回路は、２ビットの２進入力信号に対し、論理
演算を行い、Ｙにその演算結果を出力する回路である
が、Va,Vb,Vcの３つの端子に加える信号により、任意の
論理演算ができるのである。例えばVa＝Vb＝（1/4）
VDD,Vc＝VDDとすれば Ｙ＝（X1X2）， 即ちXORが出力され、Va＝Vc＝VDD,Vb＝０とすれば、Ｙ
＝X1・X2即ちAND回路となる。つまり、本実施例の回路
は２ビットの入力信号に関するあらゆる論理演算を全く
同一のハードウェアをもちいてすべて行なえるのであ
る。機能をかえるには、単にコントロール信号Va,Vb,Vc
の値を変化させるだけでよい。即ち、この回路は、非常
に高機能なSoft−Hardware Logic回路なのである。 表２は、２ビットの入力X1,X2に対して存在するすべ
ての関数を一覧表に示したものであり、f0〜f15の16個
の関数が存在する。f1はAND、f14はNAND、f7はOR、f8は
NOR、f6はXOR、f9はXNORと呼ばれている関数である。 表３は、これらの関数を実現するために必要な、コン
トロール信号Va,Vb,Vcの値である。表において、0,1は
それぞれ0V,VDDをあらわし、（1/4），（1/2），（3/
4）はそれぞれ（1/4）VDD,（1/2）VDD,（3/4）VDDを表
す。 図10（ａ）の回路において、1001はCMOS構成のνMOS
インバータゲートであり、1002,1003,1004は、インバー
タの反転電圧が可変なインバータである。それぞれ反転
電圧VI1,VI2,VI3を有し、その値は、Va,Vb,Vcにより制
御される。1005は図８で説明したD/A変換器である。D/A
変換器1005は例えば次の様に設計すればよい。 C1＝（1/4）CTOT C2＝（1/2）CTOT C3＝C0 n＋C0 p＝（1/4）CTOT m0＝０ VTn ＊＋VTp ＊＝−（1/4）VDD βＲ＝１ これらの設定値を（29）式に代入すると Ｚ＝VDD｛（1/4）X1＋（1/2）X2｝＋（VDD/8） …（34） となる。 X1,X2の組み合わせと1005の回路の出力電圧Ｚ（ある
いはV1）との関係を図10（ｃ）のFPD（Floating Potent
ial Diagram）の横軸上に示した。すなわち、（X2,X1）
＝（0,0），（0,1），（1,0），（1,1）に対し、Ｚ＝V1
＝（1/8）VDD,（3/8）VDD,（5/8）VDD,（7/8）VDDとな
る。 反転電圧可変インバータ、1002,1003,1004は、それぞ
れ例えば、図10（ｂ）の様な回路を用いればよい。この
回路の設計は、例えば次の様に行なう。 C1＝C2 …（34） VTn ＊＋VTp ＊＝−（C0/CTOT）VDD …（35） （C0＝C0 n＋C0 p,CTOT＝C0＋C1＋C2） βＲ＝１ 式（35）を式（20）に代入すれば、 VI ＊＝（C1/CTOT）VDD …（36） 式（34），（36）を式（14）に代入すれば、 VI＝VDD−Vm …（37） VIは、制御ゲート電極1006からみた、インバータの反転
電圧であり、もう１つの制御ゲート電極1007に入力する
電圧の大きさVmによってコントロールすることができ
る。従ってインバータ1002,1003,1004の反転電圧は、そ
れぞれ次式で与えられる。 VI1＝VDD−Va …（38） VI2＝VDD−Vb …（39） VI3＝VDD−Vc …（40） 次に演算を行なうCMOS構成ニューロンゲート1001につ
いて述べる。1001の設計は例えば次の様に行えばよい。 C1＝（1/2）（CTOT−C0） …（41） C2＝（1/4）（CTOT−C0） …（42） C3＝C4＝（1/8）（CTOT−C0） …（43） VTn ＊＋VTp ＊＝−（C0/CTOT）VDD …（44） βＲ＝１ …（45） 1008は一般のインバータである。これは、νMOSゲー
ト1001の出力信号を整形するために入力されたインバー
タであり、必ずしも必要ではない。第１〜第６の実施例
のようになくてもよい。ただし、これを入れることによ
り、１と０の出力の精度を高くすることができる。 次に、図10（ａ）の回路が表２に示したすべての機能
を実現する回路となっていることを次に説明する。説明
にはFPDを用いて行なうので、もう一度FPDの見方につい
て整理しておく。図10（ｃ）は、FPDの一例であり、縦
軸はフローティングゲート1009の電位φＦ、横軸は制御
ゲート電極1010の電位V1を表している。尚、X1,X2の値
に対応したV1の値も横軸に対し矢印で示されている。水
平のラインを閾値ラインと呼び、フローティングゲート
1009からみたインバータ1001の反転電圧を表している。
（44）式を（20）式に代入すると VI ＊＝（1/2）（（CTOT−C0）/CTOT）VDD …（46） となる。 図では、φＦ＝（1/2）γVDDのところに閾値ラインが
引かれている｛γ≡（（CTOT−C0）/CTOT）｝。 ベースラインは、V2＝V3＝V4＝０の場合のφＦとV1の
関係である。その他のななめのラインは、その他の制御
ゲート電極1011,1012,1013のいずれかにVDDの入力が加
った場合のラインを示しており、φＦがベースラインよ
り一定値だけ上方にシフトしているのが分かる。このシ
フトの大きさに関しては、（1/8）γVDDを基準として数
えることにする。つまり（1/8）γVDDのシフトをレベル
１のシフト、（2/8）γVDDをレベル２のシフトと呼ぶ。
図では、レベル１とレベル３のシフトがベースラインに
重畳している。 ただし、レベル３のシフトは、V1＝（1/4）VDDまでで
終っている。このFPDにおいてφＦの値が閾値ラインを
越えた領域において1001の出力は０となる。従って１段
のインバータを通した値であるＹは１となる。 すなわち、φＦが閾値ラインを越えた場合に、１が出
力されるのである。 図の例では、（X2,X1）＝（0,0）と（1,1）の場合に
のみ１が出力され、図10（ａ）の回路はXNORを計算する
回路、即ちf9となっていることが分る。これがFPDの見
方である。 それでは以下で、FPDを用いた２ビット入力のSoft Ha
rdware Logicの設計法について説明し、これにより図10
（ａ）の回路動作を説明することにする。 図11（ａ）〜（ｐ）は、表２に示したすべての関数に
対応するFPDである。それぞれの関数を表現するための
φＦとV1の関係が示されている。φＦの信号波形をつく
るために必要な信号レベルの組合せは以下の通りであ
る。 レベル０………………（f0） レベル１………………（f1） レベル２………………（f2,f3） レベル３………………（f4,f6,f7） レベル２＋レベル１…（f5） レベル４………………（f8,f12,f14,f15） レベル３＋レベル１…（f9,f13） レベル２＋レベル２…（f10,f11） 以上の分類から分るように、レベル1,2,3,4すべての
信号レベルが必要である。しかし２入力のFPDでは最大
で４レベルしかシフトできない。そこでレベル１の信号
を２つとレベル２の信号を１つ用意すればすべての場合
をつくすことができる。レベル３は１と２を加えればよ
く、レベル４はすべてを加えればよい。もう少し具体的
に説明するなら、たとえばf6（XOR）を実現するには、
図11（ｇ）はレベル１の信号とレベル２の信号をV1＝０
〜（3/4）VDDの範囲でφＦに加えればよいことを示して
いる。 レベル２の信号をφＦに重畳するには、例えば図10の
1001でC2＝（1/8）（CTOT−C0）×２としV2＝VDDとして
やればよい。（42）式のC2の設計値は、このようにして
決めたのである。V1≧（3/4）VDDでは、V2＝０としなけ
ればならないから、インバータ1002の反転電圧VI1＝（3
/4）VDDとする必要がある。従って（38）式より Va＝（1/4）VDD …（47） またレベル１の信号をφＦに重畳させるには、図10の10
01でC3＝（1/8）（CTOT−C0）としV3＝VDDとすればよ
い。（43）式のC3はこのようにして決定した。C4につい
ても同様である。レベル１の信号もV1≧（3/4）VDDでは
切らないといけないから、VI2＝（3/4）VDD、即ち（3
8）式より Vb＝（1/4）VDD …（48） もう１つのレベル１の信号は常に切っておかないとなら
ないから、VI3＝０、即ち、 Vc＝VDD …（49） である。式（47）（48）（49）の結果が表３のf6の欄に
記入してある。他の関数に関しても全く同様の考察によ
り、Va,Vb,Vcの値を求めることができる。 図10（ａ）の回路は、νMOSトランジスタ10ケと、通
常のMOSトランジスタ２ケとの、合計たった12個のきわ
めて少数の素子で構成されている。それにもかかわら
ず、AND,OR,NAND,NOR,XOR,XNORを含む、２ビットの信号
に対する、すべての論理演算を実行できるのである。 従来の技術では、例えば図36の様なCMOS回路で２入力
のXNOR回路を構成すると、MOSトランジスタが14個必要
である。しかも機能をかえるためには、すべてハードウ
ェアを別につくりかえなければならなかった。即ち16個
の関数を表現しようと思えば、16個の別個の回路が必要
であり、それぞれ必要に応じて切りかえる回路も必要と
なり、本発明のような簡単な回路ですべての機能を実現
することは全く不可能であった。これが本発明によりは
じめて可能となったのである。 なお、図10（ａ）の回路では、インバータ1002,1003,
1004は各々νMOSゲートが一段であるが、これは例えば
通常のインバータを一段以上さらにつけ加えてもよい。 すなわち、例えば、1002の出力を通常のインバータに
入れその出力を制御ゲート1011に加えてやってもよい。
またこのインバータは２段あるいはそれ以上でもよい。
こうすることによりインバータの出力波形を正確に１と
０に整形することができる。同様にインバータ1008はも
う１段以上つけ加えてもよいことは言うまでもない。 反転電圧可変のインバータ1002〜1004に関しては、図
10（ｂ）の様な２入力のνMOSゲートを用いた。この場
合１つの制御ゲート1007に加える信号の大きさを0,（1/
4）VDD,（1/2）VDD,（3/4）VDD,VDDと５種類の値にかえ
ることにより、もう一方の制御ゲート1006からみた反転
電圧VIを、それぞれVDD,（3/4）VDD,（1/2）VDD,（1/
4）VDD,0と変化させることができた（式（38）〜（4
0））。すなわち、図10（ａ）の回路の機能変更には、
５値の入力信号が必要である。すべての制御を２値信号
だけで行なう場合には例えば図10（ｄ）の様な回路を図
10（ｂ）の回路の替りに用いればよい。 図において、 C1＝（1/2）（CTOT−C0） C2＝（1/8）（CTOT−C0） C3＝（2/8）（CTOT−C0） C4＝（1/8）（CTOT−C0） VTn ＊＋VTp ＊＝−（C0/CTOT）VDD βＲ＝１ とすれば、式（20）及び（14）より VI＝VDD−（1/4）（a1＋2a2＋a3） となる、従ってa1,a2,a3を0VあるいはVDDとすることでV
Iのすべての必要な値を設定することができる。 あるいは、図10（ｅ）のような回路を用いてもよい。
この場合は、C1＝（1/2）（CTOT−C0）,C2＝C3＝C4＝C5
＝（1/8）（CTOT−C0）とすれば、 VI＝VDD−（1/4）（a1＋a2＋a3＋a4） となり、a1〜a4の４入力のうち、VDDのレベルとなって
いる入力の数をｎとすると、VI＝１−（n/4））VDDとな
り、ｎの数でVIの値を設定することができる。 これらの実施例では、a1,a2,a3,a4等の２値信号を信
号ラインを介して直接供給してもよいが、例えば図10
（ｆ）に示したように、フリップ・フロップ1020a,1020
b,1020cの出力を直接接続し、このフリップ・フロップ
に制御信号Ｘ（1021）によってデータをとり込むことに
より制御してもよい。とり込むデータは必要に応じメモ
リ等に記憶してある値をとりこめばよい。 （第８の実施例） 図１（ａ）、図４（ａ）、図５（ａ）、図６（ａ）、
図８（ａ）、図10（ａ）等に示したνMOS論理回路は、
全て入力段にD/A変換器を備えた構成となっている。し
かし、これらD/A変換器を省いても同一の機能をもった
論理回路を構成することができる。 D/A変換器を用いないで構成したνMOS論理回路の一例
を、本発明の第８の実施例として図12（ａ）に示す。こ
の回路は機能的には，図10（ａ）に示した２ビットSoft
Hardware Logic回路と全く同じである。同図におけるD
/A変換器1005を省略し、２ビットのバイナリ信号X1,X2
が直接νMOSインバータ1201の制御ゲート1202、1203に
入力されている。また、入力ゲート1204、1205はそれぞ
れ0V及びVDDの固定バイアスが加えられている。これら
の入力ゲートとフローティングゲート間の容量結合係数
は次式で与えられる。 C11＝（1/8）（CTOT−C0） （50） C12＝（1/4）（CTOT−C0） （51） C13＝（1/16）（CTOT−C0） （52） C14＝（1/16）（CTOT−C0） （53） ここで、C0＝C0 n＋C0 pである。 νMOSインバータ1201に関するその他の設計パラメー
タは図10（ａ）の1001と同じにすればよい。即ち、C2,C
3,C4は（42），（43）式で与えられ、各νMOSの閾値及
びβＲはそれぞれ（44），（45）式で与えられる。 V2＝V3＝V4＝０としたとき、1201のフローティングゲ
ートの電位φＦは、 φＦ＝VDD｛（1/8）X1＋（1/4）X2＋1/16｝ で与えられるので、FPDは図10（ｃ）と全く同じとな
る。 尚、入力ゲート1202,1203,1204,1205の容量結合係数
の和は、他の入力ゲートの容量結合係数の和に等しくな
っている。即ち、 C11＋C12＋C13＋C14＝C2＋C3＋C4 ＝（1/2）（CTOT−C0） が成り立っている。 反転電圧可変インバータ1206,1207,1208に関しても従
来の一本の入力（図10（ａ）のＺ）に代わり、４本の入
力が入ることになる。その入力ゲートの構造を図12
（ｂ）に示す。C11〜C14は、1201のインバータの入力と
同じであり、それぞれ（50）〜（53）式で与えられる。
C2は、図10（ｂ）と同じであり、 C2＝（1/2）（CTOT−C0） で与えられる。 図12（ａ）の回路は図10（ａ）の回路と比較するとD/
A変換器を省くことができるため素子数がさらに少なく
なる。さらに入力信号が直接νMOSインバータに入るた
めそれだけ演算速度が速くなる。信号線が図10（ａ）で
は、Ｚの信号線１本でよかったが、これが４本に増えた
分、配線が増えたことになる。しかし、これは後に図14
で第10の実施例として示すようにレイアウトの工夫によ
り、全く問題にならないのである。 （第９の実施例） 図13（ａ）に、本発明の第９の実施例の論理回路を示
す。この回路の機能は、図10（ａ）及び図12（ａ）の回
路と全く同じであり、２入力X1,X2に対するSoft Hardwa
re Logic回路である。図12（ａ）の第８の実施例に比べ
ると0V及びVDDの入力ライン（それぞれ1204及び1205）
がなくなっており、入力はX1,X2用のライン、1302と130
3の２本だけである。即ち、それだけ構造が簡略化され
ている。 1301のνMOSインバータの設計値は以下通りである。 C11＝（1/7）（CTOT−C0） （54） C12＝（2/7）（CTOT−C0） （55） C2＝（2/7）（CTOT−C0） （56） C3＝（1/7）（CTOT−C0） （57） C4＝（1/7）（CTOT−C0） （58） である。その他の設計値は図10（ａ）の1001と同じであ
る。また、反転電圧可変インバータ1304〜1306は図13
（ｂ）に示した構造になっている。その設計パラメータ
については、C11,C12は1301と同じであり、それぞれ（5
4）及び（55）で与えられる。また、C2は C2＝（4/7）（CTOT−C0） （59） で与えられる。もちろん、反転電圧可変インバータは、
他の形式、即ち図10の（ｄ），（ｅ），（ｆ）等の構成
をとってもよいことは言うまでもない。この時、入力信
号（V1またはＺ）は、X1,X2の２入力となる。 1301のインバータのフローティングポテンシャル図
（FPD）を図13（ｃ）に示す。図10（ｃ）のFPDと比較す
ると、ベースラインの位置や、（X2,X1）の組み合わせ
に対応する横軸の位置が異なっている。このFPDは、（X
2,X1）が（0,0）あるいは（1,1）の時のみ１を出力する
回路、即ちXNOR回路を表現している。この機能を与える
ためには、Va＝Vb＝（3/4）VDD,Vc＝０とすればよく、
これは図10（ａ）の場合と全く同じである。即ち、図13
（ａ）の回路はVa,Vb,Vcの値として表３の値を用いれ
ば、図10（ａ）の回路と全く同様に２入力バイナリ・デ
ジタル信号に対するあらゆるブール関数を表現すること
ができるのである。 以上第８、第９の実施例に示したように、D/A変換器
を用いなくてもνMOS論理回路を簡単に構成できる。D/A
変換器を省略することによりさらに素子数が減少し且つ
高速化が可能となる。 （第10の実施例） 図14に、本発明の第10の実施例を示す。同図は図13
（ａ）の回路をCMOS構成でレイアウトしたパターンの一
例である。各部の記号は、図８（ｄ）で用いたものと同
じである。図８（ｄ）に含まれていない、第２層Al配線
及び、第１層及び第２層Al配線を互いに接続するスルー
ホールは直接図中に示してある。 フローティングゲート1401と各入力ゲート（Va,Vb,
Vc,X1,X2）の容量結合部はＮウェルとＰウェルの境界線
1402の近傍、即ちウェル境界部上のフィールド酸化膜上
に設けられている。 通常、ラッチアップ防止のため、トランジスタはウェ
ル境界線1402からは十分距離をとって形成されるためこ
の領域に容量結合部を設置すれば、チップ上に余分な面
積をとる必要がなく、高集積化に有利である。 また、X1,X2の信号は第２層ポリシリコンで直接フロ
ーティングゲートと容量結合により伝達されるが、これ
はもっと抵抗の低いシリサイドを用いてもよい。あるい
は、第２層Al配線を平行に走らせ、所々でコンタクトを
とり、実効的に抵抗を下げる等の対策が高速化には有効
である。 本発明の第8,9,10の実施例では、入力段のD/Aコンバ
ータを省略したために、入力信号を伝えるのに従来１信
号線ものがX1,X22本の信号線が必要となっている。しか
し、図14のレイアウトより明らかなように、X1,X2の信
号線は全デバイス上を平行に走るのみであり交差しな
い。従って、レイアウトパターンが複雑化するなどの問
題が全く発生しない。即ち、入力段のD/Aコンバータを
省略した論理回路はスピードの点でも、また、高集積化
の点でも優れていることが分かる。 （第11の実施例） 図10（ｆ）の様な反転電圧可変インバータを用いた、
図10（ａ）の回路、及び本発明の第8,9,10の実施例の回
路は、図10（ｇ）の様な記号でその機能を表現すること
ができる。即ち、２値の入力信号 に対し論理演算を行い１あるいは０の演算結果 を出力する。どのような演算を行なうかは、制御信号 によって決定されるのである。 図10（ｇ）の回路を１つのビルディングブロックとし
て複数個組合わせたSoft hardware logic回路を図15
（ａ）に示す。これは本発明第11の実施例を示すブロッ
クダイヤグラムである。 1501a,1501b,1501eは２ビット入力のSoft hardware回
路であり、本発明の第７の実施例で示した構成を有する
回路である。1051c,1501dは３ビット入力のSoft hardwa
reであり、例えば本発明の第９の実施例で説明するよう
な回路を用いればよい。 各ブロックにはコントロール信号のバスライン1502よ
り1,0の信号が送られ、それぞれの回路の機能を規定し
ている。これらのデータは例えばメモリ回路より各ブロ
ックに転送され、例えば図10（ｆ）のような回路でフリ
ップ・フロップ1020a〜1020cにラッチされるようにして
ある。即ち、各ブロックにラッチされる信号を適宜変更
することにより、図15（ａ）の回路はその機能を、変幻
自在に変えることができるのである。 同図（ｂ），（ｃ）はこのような例を２つ示したもの
である。即ち、本発明を用いた論理LSIは、概念的には
同図（ｄ）のようになる。同一のハードウェアを有した
回路でありながら、外からの命令により任意にその演算
機能を、あたかもハードウェアをつくりかえたかのよう
に変更できるのである。それは、論理回路構成の全く新
しい概念であり、新しいコンピュータのアーキテクチャ
の構築を可能にする重大な発明である。今後の論理回路
の発展に与える影響の大きさにははかりしれないものが
ある。 （第12の実施例） 図16は、本発明の第12の実施例を示す回路図であり、
３ビットの２進信号入力X1,X2,X3に対し、すべての論理
演算を実行することのできる回路である。回路構成は、
図10（ａ）の第７の実施例と同様の構成となっており、
７入力のνMOSゲート1601、６個の反転電圧可変のイン
バータ（1602〜1607）及び３ビットのD/A変換器1608で
主要部分が構成されている。1609は、出力波形整形のた
めのインバータである。 本回路のCMOS構成νMOSインバータゲート1601は、例
えば以下のように設計されている。 C1＝（1/2）（CTOT−C0） …（60） C2＝C3＝（1/8）（CTOT−C0） …（61） C4＝C5＝C6＝C7＝（1/16）（CTOT−C0） …（62） VTn ＊＋VTp ＊＝−（C0/CTOT）VDD …（63） βＲ＝１ 図11で説明したのと同様のFPD解析を行った結果、レ
ベル２の信号入力が２個、レベル１の信号入力が４個で
すべての機能が実現できることが分った。 これらの信号のON,OFFを制御するのが、インバータ16
02〜1607であり、各インバータの反転電圧はVa,Vb,…Vf
等の入力電圧により式（37）に従って制御される。これ
らのインバータは、例えば、図10（ｂ）の回路をそのま
ま用いればよい。 この場合、Va,Vb,Vc,…Vfの値を（VDD/8）×ｎ（n:整
数、０〜８）のいづれかの値に設定することにより256
すべての関数形を表せるのである。ここでは詳しい値の
表はのせないが図11で説明した、FPDの手法を用いて簡
単に求めることができる。 この回路の応用は、単にSoft−hardware logicとして
用いるばかりではなく、固定機能の回路としても用いら
れる。このときVa〜Vf等の端子に与える電圧は、例えば
抵抗分割で発生させた電位を個々に与えてやればよい。
直流電位を与えるだけであり、入力インピーダンスは無
限大（∞）だから十分大きな抵抗を用いることで消費電
力は十分小さな値に抑えることができる。こうすればす
べて同じパターンのくり返しで回路を構成し、Va〜Vf等
の端子電圧を決定するパターンのみを必要に応じてパタ
ーン変更してやればよいので、回路パタン設計が非常に
簡単になる。 計算機を用いたパターン設計（CAD）を系統的に且つ
簡単に行なうことができる。Va〜Vfの電位の決定に抵抗
分割を用いると、やはり全体として電力の消費が増加す
る。これを防ぐには、1602〜1607のインバータとして、
例えば、図10（ｄ），（ｅ）等の回路を用い、必要に応
じてa1,a2,a3,a4等をVDDあるいはVSSに接続してやれば
よい。このように結線だけで論理回路の設計が行えるの
である。ゲートアレイに応用すると、各単位素子で高度
な論理機能が選べるので、設計が容易になるだけでな
く、機能の集積度も格段に向上させることができる。あ
るいは、図６（ｂ）の様なインバータを用いてもよい。
V1端子から満た反転電圧V1は、 VI＝VDD−（（C2'/C1）n1＋（C2"/C1）n2） と表される。 C1＝C2'＋C2" だから、例えば、 n1＝VDD,n2＝０ とすれば、 VI＝VDD−（C2'/C1）n1 …（64） となり、C2'の値を変更することで、VIの値を所定の値
に設定できる。これは、例えば図８（ｃ）のようなレイ
アウトでコントロールゲート電極821,822とフローティ
ングゲート電極823とのオーバーラップ面積を、変化さ
せることで実現できる。つまりパタン設計のみでインバ
ータの反転電圧やトランジスタの閾値を自在に設定でき
るのである。 従来の図37（ｂ）のような回路では、イオン注入のド
ーズ量を１つ１つのトランジスタに対し打ち分けること
により閾値を調整する必要があったが、本発明の素子で
は、パターン設計のみで対応できるのでプロセスが複雑
になったり、プロセスの製造マージンがなくなり歩留り
が低下するなどの問題がすべて解決されることになる。 すなわち本発明は、Soft hardware logicを簡単に実
現できるという画期的な特徴に加え、固定機能を有する
回路も簡単なプロセスで実現でき、しかも回路設計の自
動化が非常に簡単に行える等々の数々の優れた特徴を有
しているのである。 さらに図16の回路は、Ｚを入力信号と考えればこれは
図37（ａ）に示したような、２値多重しきい論理素子で
あり、この多値論理回路の基本となる素子も簡単に実現
できることが分る。 （第13の実施例） なお、図16の回路は入力段にD/Aコンバータ1608を設
けた構造となっているが、これは省略してもよい。即
ち、例えば本発明の第９の実施例（図13（ａ））のよう
に、Ｚの信号線１本にかわり、３本の信号線X1,X2,X3を
νMOSインバータ1601と共に、反転電圧可変のインバー
タ1602〜1607）に入力してやればよい。このような回路
の一例を図17（ａ）に示す。これは本発明の第13の実施
例である。 1701は９入力のνMOSインバータ、1702〜1707は、反
転電圧可変のインバータである。1701の設計は、 C11＝（1/15）（CTOT−C0） （65） C12＝（2/15）（CTOT−C0） （66） C13＝（4/15）（CTOT−C0） （67） C2＝C3＝（2/15）（CTOT−C0） （68） C4＝C5＝C6＝C7＝（1/15）（CTOT−C0） （69） ここで、C0＝C0 n＋C0 pである。 また、反転電圧可変インバータの構成例を図17（ｂ）
に示す。ここで、C11,C12,C13は式（65），（66），（6
7）で与えられる。また、 C2＝（8/15）（CTOT−C0） である。もちろん、反転電圧可変インバータは、もっと
別の形式でもよいことは言うまでもない、即ち、図10の
（ｄ），（ｅ），（ｆ）等の構成を用いてもよい。この
場合、入力信号（V1またはＺ）が、３入力となることは
言うまでもない。 なお、第13の実施例では、第９の実施例と同様の回路
について述べたため、入力信号線は３本となった。これ
は、第８の実施例で説明したような回路、即ちX1,X2,X3
以外にアース線とVDDにつながるラインをもった回路と
してもよいことは言うまでもない。 本実施例では、入力段のD/Aコンバータを省略したた
めに、入力信号を伝えるのに従来１信号線のものがX1,X
2、X33本の信号線が必要となっている。しかし、図14と
同様にレイアウトすることにより、X1,X2、X3の信号線
は全デバイス上を平行に走るのみであり交差したりしな
いため、レイアウトパターンが複雑化するなどの問題は
全く発生しない。即ち、入力段のD/Aコンバータを省略
した論理回路はスピードの点でも、また、高集積化の点
でも優れていることが分かる。 以上、第8,9,10,13の実施例では、可変閾値インバー
タを有するSoft Hardware Logic回路に関してのみD/A変
換器を省略する方法について述べたが、これに限る必要
はない。固定論理機能をもったνMOS論理回路にも全て
適用できることは言うまでもない。 （第14の実施例） これまでの実施例では、すべて入力信号に重みをつけて
νMOSに入力していた。例えば、第10図（ａ）の回路で
は、C1＝（1/4）CTOT,C2＝（1/2）CTOTとなっており、X
1,X2にそれぞれ1:2の重みがつけられていた。しかしこ
れは、例えばC1＝C2として２つの信号にかける重みを同
じとしてもよい。C1＝C2とした本発明の第14の実施例を
図18（ａ）に示す。入力段のD/A変換器1801に関して
は、設計は以下のようになっている。 C1＝C2＝（1/3）CTOT ……（70） C3＋C0 n＋C0 p＝（1/3）CTOT ……（71） VTp ＊＋VTn ＊＝−（1/3）VDD ……（72） βＲ＝１ ……（73） mo＝０ ……（74） （70）〜（74）式を（27）式に代入すると、D/A変換器
の出力Ｚは、 Ｚ＝VDD（（1/3）X1＋（1/3）X2）＋VDD/6……（75） で与えられる。またνMOSインバータ1802の設計は、 C1＝（1/2）（CTOT−C0） ……（76） C2＝（1/3）（CTOT−C0） ……（77） C3＝（1/6）（CTOT−C0） ……（78） であり、その他の設計パラメタは図10（ａ）のνMOSイ
ンバータ1001と同じである。1803,1804は反転電圧可変
インバータであり、その構成は、例えば図10（ｂ），
（ｄ），（ｅ）のようなものを用いればよい。これらの
反転電圧可変インバータとして、例えば10図（ｂ）のよ
うな、２入力ゲートのνMOSインバータを用い、その制
御信号入力端子Va,Vbにそれぞれ（2/3）VDD,0を印加し
たとすると、インバータ1803,1804の閾値は、（38）式
（39）式よりそれぞれ（1/3）VDD,VDDとなる。従って、
νMOSインバータ1802のフローティングゲートポテシシ
ャルの変化は、図18（ｂ）に示したFPDの如くになる。
このときこの回路は、X1,X2が両方ともに「０」，もし
くは「１」のときのみＹ＝１を出力する回路、即ち、XN
OR回路となっている。Va,Vbの値を変化させれば、X1、X
2に関するその他の関数を表するSoft Hardware論理回路
として機能することは言うまでもない。 但し、X1、X2に関しては重みが同じであるため、X1、
X2の入れ換えに対して変化しない関数、即ちX1、X2に関
し対称的な関数のみが実現可能である。表２でいれば
f0,f1,f6,f7,f8,f9,f14,f15の関数がこれにあたる。実
際につかう論理関数としてはこれら対象関数がほとんど
であり、本発明の第14の実施例の回路を用いても、図15
に示したような新しいアーキテクチャの論理回路を構成
できることは言うまでもない。 図18（ａ）の回路は、図10（ａ）の回路にくらべ反転
電圧可変インバータの数が１つ少く、それだけ簡略化さ
れている。また、図10（ｃ）と図18（ｂ）のFPDを比較
すれば明らかなように、区別すべき信号レベルが前者で
は４レベルであるのに対し後者では３レベルである。そ
れだけ後者の方がノイズマージンを大きくできるという
特徴がある。 （第15の実施例） 図19は本発明の第15の実施例を表す回路図である。 本実施例は、第14の実施例（図18（ａ））と同じ機能
をもった回路であるが、入力段のD/A変換器が省略され
ている。即ち,2つの入力X1,X2は、νMOSインバータ1901
の入力ゲート1902,1903に直接入力されている。νMOSイ
ンバータ1901の容量結合係数は、 C11＝C12＝（1/5）（CTOT−C0） ……（79） C2＝（2/5）（CTOT−C0） ……（80） C3＝（1/5）（CTOT−C0） ……（81） となっている。また、反転電圧可変インバータ1904,190
5は、例えば図19（ｂ）の様な構成をとればよい。図19
（ｂ）において、 C12＝C11＝（1/5）（CTOT−C0） C2＝（3/5）（CTOT−C0） である。可変閾値インバータの制御信号入力端子Va,Vb
に、例えばそれぞれ、（2/3）VDD,0を入力してやると、
νMOSインバータ1901のFPDは、図19（ｃ）の様になる。
このときこの回路は、X1、X2が両方ともに「０」もしく
は「１」のときのみＹ＝１を出力する回路、即ちXNOR回
路となっている。Va,Vbの値を変化させるだけでX1,X2の
２入力に対するすべての対象関数を表現できるSoft Har
dware Logic回路となっている。 図19（ａ）の回路は、図18（ａ）の回路にくらべ入力
段のD/A変換器を省略した分，素子数が少くなり、且つ
動作速度もはやくなっている。 第14,第15の実施例では２入力の対称関数を表現するS
oft Hardware Logic回路について述べたが、もっと入力
数を多くしても良いことは言うまでもない。この時、各
信号の入力されるゲートはすべて、容量結合係数を等し
くとればよい。 （第16の実施例） ３入力の変数に対する対称形論理関数（固定論理関
数）の一例として、いわゆるFull Adder回路の構成につ
いて述べる。図20（ａ）は、本発明の第16の実施例であ
り、μMOSを用いて構成したFull Adder回路を示してい
る。 A,Bの２つのバイナリデジタル信号とケタ上げ信号Ｃ
の加算を行い、和（SUM）とケタ上げ（CARRY）を計算し
出力する回路である。SUMは、A,B,Cのうち１の数が奇数
なら１を出力し、偶数ならば０を出力する。またCARRY
は、A,B,Cのうち１の数が２以上なら１を出力し、１以
下なら０を出力する。各νMOSインバータ2001,2002の容
量結合係数は図中に示してある。また、2001,2002のイ
ンバータのFPDをそれぞれ図20（ｂ），（ｃ）に示す。 本実施例は、入力段のD/A変換器をもたない構成を示
したが、もちろん図18（ａ）と同様、D/A変換器を用い
てもかまわない。 （第17の実施例） 図21（ａ）は、本発明の第17の実施例を示す回路図で
あり、図20（ａ）と同じFull Adder回路である。νMOS
インバータ2101,2102の容量結合係数の値は、図中に示
してあり、それぞれのFPDを図21（ｂ），（ｃ）に示し
てある。第17の実施例と第16の実施例の違いは、第16の
実施例ではVDD,VSS（0Volt）の固定バイアスの入力200
3,2004が設けられていたのに対し、第17の実施例ではこ
れらが省略されている。その結果FPDにおけるベースラ
インの傾きは実施例16よりも実施例17の方が大きくなっ
ている。このベースラインの傾きは、データ入力の変化
に応じてφＦが変化するその変化の大きさを表するた
め、大きければ大きい程ノイズマージンが大きくなる。
従って第17の実施例は第16の実施例にくらべノイズマー
ジンを大きくとることができるという特徴をもってい
る。 例えば図10（ａ）のSoft Hardware Logic回路はVa,
Vb,Vcの値を変化させることで、16種類の機能を実行で
きる回路である。Va,Vb,Vcは各々、0,（1/4）VDD,（1/
2）VDD,（3/4）VDD,VDDの５種類の値を選択できるの
で、Va,Vb,Vcの組合せは、全部で53＝125通りである。
つまり機能とVa,Vb,Vcの組合せは、表３の関係に限られ
ることはなく、様々な他の組合せでも同じ機能を実施す
ることができる。つまり上記回路は、関数の表現に関し
冗長度をもった回路である。この冗長度は重要である。
つまりVa,Vb,Vcをデータの集合と考えたとき、様々な集
合に対し、同じ機能を有する論理機能を対応させること
ができ、集合論理演算に用いることができる。 （第18の実施例） しかし、全く冗長度を持たない回路が必要となる場合
もある。この様な回路の一例が本発明の第18の実施例で
あり、図22（ａ）にその回路図を示した。構成は図10
（ａ）と同様であり、2201は入力段のD/A変換器、2202
はνMOSインバータである。2203〜2206は反転電圧可変
インバータであり、Va,Vb,Vc,Vdは制御信号の入力端子
である。同図には、反転電圧可変インバータの具体的な
構成も書いてある。図に1/2,1/4,1/8等の分数が示して
あるのは、各入力ゲートとフローティングゲート間の容
量結合係数であり、それぞれ、1/2（CTOT−C0），（1/
4）（CTOT−C0），（1/8）（CTOT−C0）等を意味してい
る。 本回路では、VA,Vb,Vc,Vdは、０または（VDD）の２値
信号が入力される。νMOSインバータ2202のFPDをVa＝Vb
＝Vc＝Vd＝１（VDD）の場合について示したのが図22
（ｂ）である。出力はすべての入力の組合せに対して０
となる。Va,Vb,Vc,Vdのその他の組合せに対するFPD及び
出力の一例を図22（ｂ），（ｃ），（ｄ），（ｅ）に示
した。Va,Vb,Vc,Vdに入力した信号の反転信号が（X2,
X1）＝（0,0），（0,1），（1,0），（1,1）に対応して
出力されていることが分る。出力パターンを直接Va〜Vd
によって指定して、関数形を決めることができるため、
関数の決定が容易に行えることが大きな特徴である。 尚、出力段に設けたインバータ2207を省略するか、あ
るいは、もう一段追加してやれば、出力は、Va,Vb,Vc,V
dに与えたデータを（X2,X1）の組合せに対し順次出力す
る回路となる。これはいわゆる４つの値から１つの値を
選び出すマルチプレクサと呼ばれる回路である。従来の
４対１のマルチプレクサは、少くとも66個のトランジス
タを必要としたのが、たった12個でできることになる
（出力段のインバータをとりのぞいた場合）。 さらに入力段のD/A変換器を省略し、本発明の第8,9の
実施例と同様な構成をとった場合には、さらに２ケ減っ
て10コで構成できることになる。 （第19の実施例） 本発明の第19の実施例を図23（ａ）に示す。本実施例
の回路は、アナログ信号入力Vaを、３ビットのデジタル
信号A0,A1,A2に変換する、いわゆるA/D変換回路をνMOS
トランジスタを用いて実現したものである。VaとA0,A1,
A2の関係は、それぞれ同図（ｂ），（ｃ），（ｄ）に示
した様になっている。 本回路は、２組のνMOSゲート2301,2302と、それぞれ
反転電圧の異る３つのインバータ2303a,2303b,2303cで
主要部分が構成されている。これら３つのインバータの
反転電圧は、図中に示してあるように、それぞれ（3/
4）VDD,（1/2）VDD,（1/4）VDDに設定されており、入力
信号の大きさを判断するコンパレータの働きをしてい
る。2304a,2304b,2304cは通常のインバータであり、出
力波形を整形する目的で設けてあるこれは多段に設けて
もよいし、あるいはとり除いてもよい。従来例で作製し
た同じく３ビットのA/D変換器（図38）と比較すると格
段に簡略化されていることが分る。 表４は、３ビットのA/Dコンバータに関し図38に示し
た従来のフラッシュA/Dコンバータと本発明によるνMOS
A/Dコンバータの比較を行ったものである。まずコンパ
レータの数は半分以下に減少している。それにレジスタ
ーや複雑なデコーダ回路（組合せ論理回路）が不要なた
め、トータルのゲート数は、従来技術の99個に対し、た
ったの８個と、激減しているのがわかる。 同じく表４は４ビットの場合について、比較したもの
であるが、従来技術との差は歴然である。 図23の回路の設計について述べる。Ｎ−νMOS,P−νM
OS等の構成については、例えば第4,第7,第12の実施例と
同様にしておけばよい。νMOSゲート2301においては、
例えば C1＝（4/7）（CTOT−C0） ……（82） C2＝C3＝C4＝（1/7）（CTOT−C0） ……（83） のように設計する。またνMOSゲート2302に関しては、 C1＝（2/3）（CTOT−C0） ……（84） C2＝（1/3）（CTOT−C0） ……（85） のように設計する。これにより所望の特性が得られるこ
とは、図23（ｅ）（ｆ）に示した、それぞれνMOSゲー
ト2301、2302のFPDをみれば自明である。 ここでφF1、φF2はそれぞれフローティングゲート23
05,2306の電位である。 同図（ｅ），（ｆ）のFPDは、これまで用いてきたFPD
（例えば図３（ａ），（ｂ）や図４（ｂ）等）と少し異
っている。それはベースライン2307,2308自身が閾値ラ
イン2309より一部上に出ていることで、このことによ
り、自分自身でも「１」の信号を発生している。 この様に設計した場合、νMOSの制御ゲートの構造は
最も簡単となる。 （第20の実施例） 図24（ａ）は、本発明の第20の実施例を示す回路図で
あり、やはり３ビットのA/Dコンバータを表している。
これは、従来のνMOS論理回路の設計と同様のFPDを用い
て設計した例であり、νMOSゲート2401、2402のFPDをそ
れぞれ同図（ｂ），（ｃ）に示した。このFPDの解析よ
り、インバータ2403a,2403b,2403cの反転電圧をそれぞ
れ（1/4）VDD,（1/2）VDD,（3/4）VDDと定めたのであ
る。 また容量結合係数は、νMOSゲート2401では， C1＝（1/2）（CTOT−C0） C2＝C3＝C4＝（1/8）（CTOT−C0） C5＝C6＝（1/16）（CTOT−C0）、 νMOSゲート2402では、 C1＝（1/2）（CTOT−C0） C2＝（1/4）（CTOT−C0） C3＝C4＝（1/8）（CTOT−C0） と設計してある。この設計法では、νMOSの制御ゲート
の数が第19の実施例にくらべて多くなり、例えば制御ゲ
ート、2406a,2406bはVDDに、2407a,2407bはアースにそ
れぞれつながっている。 どちらの設計を用いても大きな差のないことは容易に
分る。 図23（ａ），図24（Ａ）において、コンパレータの働
きをするインバータ2303a〜c,2403a〜ｃは通常のCMOSイ
ンバータで構成してもよい。しかしこの場合は、それぞ
れの反転電圧を制御するために各々のトランジスタに個
別にイオン注入を行って、閾値の調整をしなくてはなら
ない。 しかしこれらのインバータとして、例えば、図10
（ｂ）の様な回路を用いれば、Vmの値によってその反転
電圧をコントロールできる。Vmの値は、例えば、抵抗分
割等によってチップ内で直接与えてもよく、抵抗素子の
パターン設計によって任意の値を設定することができ
る。あるいは、図10（ｄ），（ｅ），図６（ｂ）等の回
路を用いれば、直流電流を流すことなくもっと簡単にパ
ターン設計によって反転電圧を任意の値に設定すること
ができる。いずれの方法を用いてもよいことは言うまで
もない。 次に多値論理と２値論理の変換について述べる。これ
らは次の４つの場合が存在する。 （ｉ）複数の２値変数（X0,X1,X2…Xn）を １個の多値変数に変換する。 （ii）複数の２値変数（X0、X1…Xn）を 複数の多値変数（T0,T1…Tm）に変換する。 （iii）１個の多値変数を複数の２値変数（X0、…Xn）
に変換する。 （iv）複数の多値変数（T0,T1…Tm）を 複数の２値変数（X0,…Xn）に変換する。 いづれの変換も、本発明により簡単に実現することがで
きる。 （第21の実施例） 図25（ａ）は、上記（ｉ）を実行するための本発明の
第21の実施例をブロックダイヤグラムで示したものであ
り、２ビットの２値信号X0,X1を、１個の４値信号T0に
変換する回路である。 2501は、D/A変換回路であり、例えば同図（ｂ）のよ
うな回路を用いればよい。フローティングゲート2502の
電位φＦは、 φＦ＝（C1/CTOT）X1＋（C2/CTOT）X0＋（C3/CTOT）Vm＋（C0/CTOT）V0 であり、ここで基板電位V0は0Vと仮定する。 Vm＝０として、C1/CTOT＝1/2,C2/CTOT＝1/4とし、VI
＊（フローティングゲートからみたインバータの反転電
圧）＝０とすると、 Ｔ＝（2/4）X1＋（1/4）X0となりＴと（X1,X0）は、
図25（ｃ）のような関係となる。Ｔ＝３に相当する値が
（3/4）VDDとなって、電源電圧まで達していない。 もしＴ＝３としてVDDの出る、図25（ｄ）の様な特性
を得たいならば、例えば同図（ｂ）の変換器並びに入力
信号のインバータの電源電圧を（4/3）VDDとしてやれば
よい（図25（ｅ）参照）あるいは、25図（ｂ）の回路に
おいてVmのゲートを取り除き、 C1,C2》C0とすればよい。こうすれば電源電圧はVDDの
ままでよい。 （第22の実施例） 図26は、（ii）を実現する一例である、本発明の第22
実施例を示すブロックダイヤグラムである。３ビットの
２値信号X2,X1,X0に対し２つの３値変数T1,T0を出力す
る回路であり、D/A変換器2601でアナログ信号Ｚに変換
した後、T1（2602）,T0（2603）等の回路を通してT1,T0
を出力している。これらの信号の関係を表６にまとめ
る。D/A変換器は例えば図８（ａ）や図25（ｂ）のよう
なものを３ビット入力にして用いればよい。T1,T0の入
出力特性を図26（ｂ）に示す。 T1を実現するには例えば同図（ｃ）のような構成をと
ればよく、最終段に用いた回路2604はやはり図８
（ａ），図25（ｂ）のような逆CMOS転送増幅回路を用い
ればよい。 図26（ｃ）のL1,L2とＺの関係は、同図（ｄ）に示し
てある。逆CMOS転送増幅回路2604の出力T1はT1＝L1＋L2
となり同図（ｂ）のT1の特性が得られる。 ただし、この場合C1＝C2とする。 同図（ｅ）はT0を出力するための回路で、L32605,L42
606のサブブロックからできている。 2607は2604と同じ逆CMOS転送増幅回路である。L3,L4
の入出力特性を示したのが同図（ｆ）であり、このよう
な回路は、例えば、本発明の第７の実施例である図10
（ａ）のような回路において、D/Aコンバータ1005を除
いた回路を用いて簡単に実現できる。 （iii）を実現するには、多量信号を例えば、本発明
の第19及び第20の実施例のようなA/D変換回路に入力す
ればよい。 （第23の実施例） （iv）を実現するための本発明の第23の実施例を示す
ブロックダイアグラムを図27（ａ）に示す２つの３値信
号T0,T1をまず多値／アナログ変換回路2701を通し、ア
ナログ信号Ｚに変換したのち、A/D変換器2702で３ビッ
トの２進数に変換する回路である。 2702は、例えば本発明の第19及び第20の実施例のよう
な回路を用いる。2701を実現した一例を同図（ｂ）に示
す。例えばC1＝（2/3）CTOT,C2＝（2/9）CTOT,Vm＝０と
すると、Ｚは、Ｚ＝（6/9）T1＋（2/9）T0となり、T0,T
1の電圧値、０、（1/3）VDD,（2/3）VDD,VDDをそれぞれ
T0、T1の0,1,2,3に対応させると、Ｚ＝（2/9）VDD（3T1
＋T0）となり、２個の３値信号をアナログ量に変換でき
ることが分かる。 以上のべたように、本発明によれば、多値と２値の変
換が自在にできるのである。さらに多値と多値どうしの
変換も同時に行えることは言うまでもない。 （第24の実施例） 図28（ａ）は本発明の第24の実施例を示す回路図であ
り、この回路はアナログ信号入力ｘに対し、例えば同図
（ｂ）に示したような多値多重しきい関数を発生する回
路である。2801,2802はνMOSゲートであり2805はD/Aコ
ンバータである。容量結合係数の設計値はすべて図面に
記した通りである。2803,2804はインバータであり、そ
れぞれ反転電圧の値が図に記入してある。2801,2802に
関してはβＲ＝1,VTN ＊＋VTP ＊＝−（C0/CTOT）VDDであ
り、これまでの本発明の実施例と同じである。 2805のD/Aコンバータに関しては、βＲ＝1,VTn ＊＋V
Tp ＊＝０に設定されている。 こうすれば、 ｙ＝（2y1＋y0）/4 ……（86） となる。 次に本回路の設計手順について述べる。図28（ｂ）の
関数を表にしたのが表７である。 ｘの各範囲に応じてｙは０〜３の値をとる。このｙの
値を２ビット２値数y1,y0表現した結果がやはり同表に
示してある。ｘの関数としてy1,及びy0を出力する回路
のFPDをそれぞれ図28（ｃ）、（ｄ）に示す。このFPDよ
り図28（ａ）が設計されるのである。表７のy1,y0の値
を（86）式に代入すれば同図（ｂ）の特性が得られる。 本発明の第24の実施例は、多値多重しきい論理を表現
する回路であり、多値論理回路で最も強力な演算機能を
もつ回路である。同様の手法により、いかなる関数形で
も表現できることは明らかである。また、インバータ28
03,2804の反転電圧を可変とすることで、ハードウェア
をかえないで関数形をかえることももちろん可能であ
る。以上にように本発明は、多値論理回路の構成にも極
めて有効に利用できることができ、これらの発明により
はじめて多値論理回路が実用化されるのである。 （第25の実施例） またνMOSを用いれば多値のデータをそのまま記憶す
る、多値フリップ・フロップを構成することができる。
その一例を図29（ａ）に示した。これは本発明の第25の
実施例である。 同回路を構成するνMOSインバータ2901,インバータ29
03a,2903b,2903c及び2904は、それぞれ図23に示したA/D
コンバータの（2301,2303a,2303b,2303c,2304a）と同じ
回路である。異なるのは出力信号Ｙが結線2902によって
入力側（Va）にフィードバックされていることである。 ここでフィードバックされている信号Ｙは、Ｎチャネ
ルνMOS2905及びＰチャネルνMOS2906のドレイン2907の
電位が、インバータ2904を通して出力された信号であ
り、Ｎ−νMOS及びＰ−νMOSのドレイン電圧によって一
意的に決定される信号である。VaとＹの関係を図29
（ｂ）に特性2908として示す。これは図23（ｂ）と同じ
特性である。図29（ａ）の回路ではＹ＝Vaとなるように
フィードバックがかけられているので、ＹとVaの関係は
直接2909上になくてはならない。即ち特性2908と2909の
交点2910〜2918がＹとVaのとり得る値を示している。 しかるに交点2911,2913,2915,2917は不安定であり回
路がこれらの点に相当する状態に安定に存在することは
ない。回路が安定な状態がとれるのは、2910,2912,291
4,2916,2918等の交点のいづれかである。 つまりこの回路は、Vaが０、（1/4）VDD,（1/2）VDD,
（3/4）VDD,VDDの５値を記憶できる回路となっている。
このようにして５値を記憶するフリップフロップを構成
することができる。 （第26の実施例） 図30（ａ）に本発明の第26の実施例を示す回路図を示
す。第25の実施例とのちがいは、出力後のインバータ29
04が図30（ａ）では省略されているだけであり、その他
はすべて同じである。従って各部の番号は図29と同じ符
号がつけてある。ＹとVaの関係を示したのが図30（ｂ）
の特性3001,3002でありこれらの交点が回路のとり得る
状態を表している。安定点は交点3003,3004,3005,3006
であり、この回路は、（1/8）VDD,（3/8）VDD,（5/8）V
DD,（7/8）VDDの４値を記憶できる多値フリップフロッ
プである。 以上のようにνMOSインバータの出力をνMOSの入力側
にフィードバックすることにより状態を記憶する機能が
実現できる。 このフィードバックは第26の実施例のように直接フィ
ードバックしてもよいし、あるいは第25の実施例のよう
に一段インバータを介してフィードバックしてもよい。
またνMOSインバータ等を介してフィードバックしても
よいことは言うまでもない。同様の構成で２値のフリッ
プフロップ、RSプリップフロップ、JKプリップフロッ
プ、単安定マルチバイブレータ、双安定マルチバイブレ
ータ等のバイナリデジタル回路が構成できることは明ら
かでありここではその詳細な回路図は省略する。 また、νMOSの構成方法であるが、図７、図８
（ｃ）、図14等では、フローティングゲートを第一層の
多結晶シリコン層705で形成し、入力ゲートをその上に
絶縁層708を介して設けた第２層目の各結晶シリコン層
で形成していた。これは例えば、図31（ａ）に示したよ
うに逆にしてもよい。即ち入力ゲートを第一層の多結晶
シリコン配線層3101a,3101b,3101cで形成し、その上に
第２層の多結晶シリコン層3102でフローティングゲート
を形成してもよい。3103はＮチャネルνMOSでありチャ
ネル幅方向に切断した断面を示している。このような構
成をとれば、フローティングゲートとシリコン3104間
の、フィールド酸化膜3105を介した容量結合を小さくす
ることができる。即ち、それだけC0の値を小さくできγ
を大きくとれるのである。つまりノイズマージンが大き
くできる。また入力ゲートは、図31（ｂ）に示したよう
に、N+拡散層3106,3107,3108を用いて行ってもよい。一
層の多結晶シリコンでデバイスをつくることができ工程
が簡略化できる。尚この場合は、Ｐ基板内に設けたN+拡
散層の場合を示したが、Ｎウエル内のP+拡散層を用いて
もよいことはいうまでもない。 多結晶シリコン以外の材料、例えばシリサイドやメタ
ルを用いてもよいことは本発明のすべての実施例につい
ていえることである。 （第27,28,29の実施例） 図32（ａ），（ｂ），（ｃ）は、それぞれ本発明の第
27,第28,第29の実施例を示す回路図である。機能は、本
発明第９の実施例（第13図（ａ））と同様の機能を有す
る回路であるが、設計の詳細については、省略する。 図32（ａ）において3201はνMOSインバータ、3202,32
03はバイナリデジタル信号X1,X2の入力信号線、3204,32
05,3206はνMOSで構成した反転電圧可変インバータであ
る。第９の実施例と異なるのは、通常のインバータ3207
が２段、追加して設けられている点である。通常のイン
バータとは、０と１の信号を反転するインバータであり
その閾値は通常０〜VDDの間の適当な値に設定される。
このように通常のインバータ3204〜3206の出力波形を整
形し、ノイズマージンを大きくできる効果がある。 ノイズマージン向上のための通常インバータの追加
は、例えば図32（ｂ）のように行ってもよい。即ち、反
転電圧可変インバータの後に通常インバータ3208を一段
だけ挿入し、もう一段のインバータ3209を入力の前にも
ってくるのである。即ち、入力信号X1,X2を反転した信
号 1,２ として加える。この様にしても同様の効果が得られる。 また、例えば同図（ｃ）のようにしてもよい。即ち、
一段のインバータ3210を通した信号を入力X1,X2とし
て、νMOSインバータ3201に入力する。そしてインバー
タ3210を通す前の値を反転電圧可変インバータ3204〜32
06及び通常のインバータ3211を通してからνMOSインバ
ータ3201に入力してやるのである。X1,X2の信号を実効
的に３段のインバータを通した信号がνMOSインバータ
に入力される。ここで述べたようなインバータの追加
は、本発明のその他のすべての実施例おいても適宜行っ
てもよいことは言うまでもない。いづれもノイズマージ
ンを向上させる効果がある。 （第30の実施例） 図33（ａ）に本発明の第30の実施例を示す。 3301は２入力のνMOSインバータであり、本発明の回
路の一部を代表させて示してある。そのフローティング
ガート3302は、Ｎ−MOSトランジスタ3303を介してアー
ス電位に接続されている。φは制御信号であり、回路が
論理演算をおこなっているときは０であり、フローティ
ングゲート3302をアースから切り離し、電位的フローテ
ィングの状態に保っている。従って、φ＝０の場合の回
路動作は、すべて他の実施例と同じである。回路が演算
を行っていないとき、必要に応じてφ＝VDDとなる。こ
のときフローティングゲートはアースと接続され、φＦ
＝０となる。すなわち、フローティングゲート内の電荷
がすべて流し出されるのである。通常このようなトラン
ジスタによるフローティングゲート中の電荷の放電は不
要である。なぜなら、通常、フローティングゲートは完
全に絶縁されており、一切の電荷の出入りがないからで
ある。しかし、ホットエレクトロン注入等の現象によ
り、わずかでも電荷の増減が生じればνMOSインバータ
の反転電圧が時間とともに変化し、回路の誤動作につな
がる。このような場合は、放電が必要となる。例えば、
νMOSを高電圧動作をさせたり、高速動作用にショート
チャネルのνMOSトランジスタを大電流駆動させたりす
る場合に電荷の注入が起こりやすい。このような場合に
には、本実施例のように、制御信号φを用い、必要に応
じて電荷を逃がしてやればよい。 また、φをシステムのクロックと連動させ、各演算サ
イクルの終了毎にφをVDDとしてフローティングゲート
電位φＦを毎回０としてもよい。そうすれば、各νMOS
インバータはすべてOFF状態となり、貫通電流が流れ続
けることが防止でき消費電力の低減が図れるという効果
もある。νMOSはφＦが０からVDDの間のさまざまな電位
をとるため、回路設計の方式によっては貫通電流が流れ
続ける場合がある。本実施例は、このような場合にも極
めて有効である。 （第31の実施例） 図33（ｂ）は本発明の第31の実施例であり、この回路
ではフローティングゲート3305はＮ−MOS3306を介して
信号入力Viにつながっている。制御信号φがVDDとなっ
たとき、フローティングゲート電位φＦはViに固定され
る。論理演算はφ＝０として、フローティングゲートを
電位的にフローティング状態にして行うが、Viの値によ
りνMOSインバータの反転電圧が変えられるため、必要
に応じて回路動作を変更できる。ソフトハードウェア回
路にも応用でき、νMOSの新しい応用が開拓できる。な
お、Viの値は、例えば、本発明のD/Aコンバータ回路を
用いて行ってもよい。こうすれば、様々な値の設定を簡
単に行うことができる。 （第32,33の実施例） 本発明の第32,第33の実施例をそれぞれ図34（ａ），
（ｂ）に示す。本実施例は、第30の実施例に関しても述
べたように、νMOSインバータに流れる貫通電流を遮断
し、電力消費を少なくする方法を提供するものである。 図34（ａ）は、CMOS構成のνMOSインバータ3401にＮ
−MOS3402とＰ−MOS3403を直列に接続し、それぞれクロ
ック信号φとその反転信号でスイッチングできるよう
にしたものである。νMOSが論理演算を行っているとき
はφ＝VDDとし、Ｎ−MOS,P−MOSは両方とも導通させる
が、演算が終了するとφ＝０として両方ともオフさせ、
νMOSを切り離してしまうのである。貫通電流をカット
できるだけでなく、出力端子3404のデータを保持するこ
ともできる。つまり、データをラッチすることもできる
ようになる。 図34（ｂ）は、論理演算をＮチャネルのνMOS3405の
みで行わせる場合を示している。φ＝０でＰ−MOS3406
がオンし、出力端子3407をプレチャージする。X1,X2の
論理入力が確定した後、φ＝VDDとすると、Ｐ−MOSはオ
フし、Ｎ−MOS3408がオンする。このとき、νMOS3405の
オン・オフに従って出力3407のロウかハイの論理レベル
が決まる。 この実施例の回路を用いれば、いわゆるドミノ論理回
路がνMOSを用いて極めて簡単に構成可能である。 以上述べたνMOS回路の設計では、すべての設計がC
TOT及びCTOT−C0を基準に行われている。C0はフローテ
ィングゲートとシリコン基板の間の容量であり、CMOS構
成のときは、 C0＝C0 n＋C0 p ……（87） となる。ここでC0 n,C0 pはそれぞれＮ−νMOS,P−νMOS
のフローティングゲート、基板間の容量である。 フローティングゲートの電位φＦは、制御ゲートの電
位をV1,V2,……Vnとして、 となる。 本明細書の説明では記述を簡単に行うためすべての場
合においてC0は一定でありV0（基板の電位）＝０として
扱った。しかしこれは必ずしも正しくない。動作条件に
よってC0自体が少し変化する。νMOSトランジスタがON
している場合には、C0≒COX（ゲート酸化膜可容量）と
考えてよい。またチャネルの電位はソースからドレイン
に向って変化するがこれは近似的にソース電位に等しい
とみてもそう大きな誤差は生じない。従って、Ｎ−νMO
SではV0＝０としてよい。 しかし、Ｎ−νMOSをソースフォロワで使う図１の107
や図８の801の場合では、ソースの電位は０ではなくな
る。また、ＰチャネルνMOSではV0≒VDDである。これら
の効果を考えても、上で述べた結果はほとんど変らない
が、より精度のよい設計をするには、例えばVTn ＊,VTp
＊やβＲの値を少し修正することで簡単に補正すること
ができる。 また、C0/CTOT《１とすればC0の効果は一切考慮する
必要がなくなる。あるいは次の様な対策をとることも可
能である。例えばｎ番目の制御ゲートを特定の調整用ゲ
ートとする。 （88）式より、 となる。C0V0の変動値を△（C0V0）とする。これはV0の
変化やC0の変化によるものを表しているが、 CnVn》△（C0V0） （90） としてやればこれらの変動は問題にならなくなる。この
場合、C0＋Cn→C0とすればすべての表式はそのままつか
える。 Vnとしては例えば0Vとしてもよいし、VDDとしてもよ
い。 あるいはその他の値を与えてもよい。Vnの値を所定の値
に調節することにより、νMOSゲートそのものの特性を
微調整することも可能である。 産業上の利用可能性 以上述べたように、本発明によれば、従来技術にくら
べ非常に少い数の素子で複雑な論理回路が構成できるた
め、論理回路の超高集積化に非常に有利である。 また配線数を非常に少なくすることができるため、回
路の動作速度を大幅に向上させることができる。また、
論理回路の設計が系統的に且つ非常に簡単に行えるた
め、設計に要する時間が激減しただけでなく、コンピュ
ータによる完全自動設計が可能となった。一方、本発明
では、制御信号によってその機能を全くかえることので
きる、いわゆるやわらかいハードウア回路が実現できる
という全く新しい結果が得られた。さらに多値と２値の
論理変換が自在にでき、しかも多値論理回路で重要な機
能ブロックが容易に実現できるなど数々の優れた結果が
得られた。
成図であり、X1,X2,X3の３ビットの２進信号入力に対
し、図35（ａ）のY1を計算する回路となっている。すな
わち、 Ｙ＝（X1＋X2＋X3）・（１＋２＋３） である。表１に入力信号と出力の関係を示した。 図において、101はＮチャンネル・ニューロンMOSトラ
ンジスタであり、102はフローティングゲート、103a,10
3b,103cはその３つの制御ゲート電極である。ニューロ
ンMOSトランジスタは、脳を構成する神経細胞であるニ
ューロンと同様の働きをするトランジスタであり、ニュ
ーロンコンピュータを実現するために発明された全く新
しい概念のMOS型トランジスタである（発明者：柴田
直、大見忠弘、特開平３−6679号公報）。以下、このト
ランジスタをνMOSと略称する。 このνMOSは、非常に強力な機能を有するトランジス
タであり、本発明は、このνMOSを基本素子として用い
たところに大きな特徴がある。νMOSの構造、及び機能
については、別途図２を用いて説明する。νMOS101のド
レイン101aは負荷抵抗（R1）104と接続され、１段のイ
ンバータ105を構成している。このフローティングゲー
トから見たνMOSトランジスタ101の閾値（VTH1 ＊）は、
0.45VDDに設定されている。VTH1 ＊の意味は、通常のMOS
トランジスタと同様であり、フローティングゲート102
の電位がソース101bの電位に対し閾値VTH1 ＊より大とな
ったときにチャネルが形成され、ソース101bとドレイン
101aが導通するのである。抵抗R1を、νMOSのチャネル
抵抗に較べて十分大きくとっておくと、このインバータ
105の出力（Ｙ）とフローティングゲートの電位φF1と
の関係は略々図（ｂ）の様になる。 106はインバータ回路であり、その反転電圧VTHはVDD/
8に設定されている、これは例えば、図１（ｃ）の様な
回路で構成することができ、NMOSトランジスタ106aの閾
値を（1/8）VDDとし、抵抗値R0をNMOSトランジスタ106a
のON抵抗にくらべて十分大きくとっておくとその入出力
特性は図１（ｄ）の如くになる。このインバータの出力
は、νMOS101の１つの制御ゲート電極103bに接続されて
いる。 107は３ビットの入力信号X1,X2,X3をアナログ信号に
変換するD/A変換器であり、１つのＮチャネルνMOS108
と抵抗R2（109）を接続したソースフォロワー回路とな
っている。110はνMOS108のフローティングゲートであ
り、フローティングゲートからみた閾値VTH2 ＊は、−
（1/16）VDDに設定されている。111a,111b,111c,111dは
制御ゲート電極であり、111a,111b,111cにはそれぞれ
X1,X2,X3の信号が入力され111dは接地されている。この
D/A変換器107の出力端子112の電位をＺとすると、 Ｚ＝（VDD/8）（X1＋2X2＋4X3）＋（VDD/16） …（１） となるように設計されている。ここでX1,X2,X3は２進変
数であり、「０」は0V、「１」はVDDに対応している。X
1,X2,X3の値とＺの関係を図１（ｅ）に示す。尚、
（１）式のような特性を得るためのνMOSの設計法につ
いては、まずνMOS自体の動作についての簡単な説明を
行なってから述べることにする。 図１（ａ）の回路の動作を説明するために、まず最初
にνMOSの構造と動作原理について説明する。図２
（ａ）は４入力のＮチャネルνMOSトランジスタの断面
構造の一例を示したものであり、201は例えばＰ型のシ
リコン基板、202,203はN+拡散層で形成されたソース及
びドレイン、204はソース・ドレイン間のチャネル領域2
05上に設けられたゲート絶縁膜（例えばSiO2膜）、206
は電気的に絶縁され電位的にフローティングの状態にあ
るフローティングゲート電極、207は例えばSiO2等の絶
縁膜、208a,208b,208c,208dは制御ゲート電極である。
図２（ｂ）は、νMOS動作を解析するためにさらに簡略
化した図面である。各制御ゲート電極とフローティング
ゲート間の容量結合係数を図の様にC1,C2,C3,C4,フロー
ティングゲートとシリコン基板間の容量結合係数をC0と
すると、フローティングゲートの電位φＦは次式で与え
られる。 φＦ＝（1/CTOT）（C1V1＋C2V2＋C3V3＋C4V4） …（２） 但し、CTOT＝C0＋C1＋C2＋C3＋C4 V1,V2,V3,V4はそれぞれ入力ゲート208a,208b,208c,208d
に印加されている電圧であり、シリコン基板の電位は0
V、すなわちアースされているとした。 今、ソース202の電位を0Vとする。即ちすべての電極
の電位をソースを基準として測定した値とする。そうす
れば、図２に示したνMOSは、フローティングゲート206
を通常のゲート電極とみなせば通常のＮチャネルMOSト
ランジスタと同じであり、そのゲート電位φＦが閾値
（VTH ＊）より大となるソース202、ドレイン203間の領
域205に電子のチャネル（Ｎチャネル）が形成され、ソ
ース・ドレイン間が電気的に接続される。即ち（２）式
より （1/CTOT）（C1V1＋C2V2＋C3V3＋C4V4）＞VTH ＊ …（３） の条件が満たされたときνMOSは導通する（ONする）の
である。 以上はＮチャネルνMOSトランジスタについての説明
であるが、図２（ａ）においてソース202、ドレイン203
及び基板201をすべて反対導電型にしたデバイスも存在
する。即ち、基板はＮ型であり、ソース・ドレインがP+
拡散層で形成されたνMOSであり、これをＰチャネルνM
OSトランジスタと呼ぶ、 上の関係を用いて図１のD/A変換器107の動作について
説明する。この回路の出力端子112の電位Ｚは、 Ｚ＝φＦ−VTH2 ＊ …（４） に等しい。電極111a,111b,111c,111dとフローティング
ゲート間の容量結合係数をそれぞれC1,C2,C3,C4とする
と、（２）式を用いて、 Ｚ＝（1/CTOT）（C1V1＋C2V2＋C3V3＋C4V4）−VTH2 ＊ V1＝X1VDD, V2＝X2VDD, V3＝X3VDD, V4＝０ であり、 VTH2 ＊＝−（VDD/16） であるから、 Ｚ＝VDD｛（C1/CTOT）X1＋（C2/CTOT）X2＋（C3/CTOT）X3｝＋（VDD/16） …（５） となる。 ここでνMOS108の各容量結合係数を、 C1＝（1/8）CTOT, C2＝（1/4）CTOT, C3＝（1/2）CTOT に設定すれば、 Ｚ＝（VDD/8）（X1＋2X2＋4X3）＋（VDD/16） …（６） となり（１）式の結果及び図１（ｅ）の特性が得られる
のである。 ここでフローティングゲート110と基板間の容量結合
係数C0の値を例えばC0＝（1/10）CTOTとすると、C0＋C1
＋C2＋C3＋C4＝CTOTよりC4＝（1/40）CTOTとなる。以上
が、D/Aコンバータ回路の特性と設計に関する説明であ
る。 次にνMOSインバータ回路105の動作について説明す
る。νMOS101は、３入力のＮチャネルνMOSトランジス
タである。３つの制御ゲート電極103a,103b,103cとフロ
ーティングゲート102の間の容量結合係数をそれぞれC1,
C2,C3,それぞれのゲートに入力される電圧をV1,V2,V3,
フローティングゲート102と基板間の容量結合係数をC0
とすると、フローティングゲート102の電位φＦは、 φＦ＝（1/CTOT）（C1V1＋C2V2＋C3V3） …（７） となる。但しCTOT＝C0＋C1＋C2＋C3である。例えばこの
νMOSのC1,C2,C3の値を次の様に設計する。 C1＝（1/2）（CTOT−C0） …（８） C2＝（7/16）（CTOT−C0） …（９） C3＝（1/16）（CTOT−C0） …（10） また、フローティングゲートからみたνMOSの閾値を、
例えば、 VTH1 ＊＝（1/2）VDD（（CTOT−C0）／（CTOT） …（11） となる様に設計する。CTOTやC0は素子の形状や酸化膜の
膜により決る値であり、これらの値に従い、VTH1 ＊を決
める。VTH1 ＊の調整には、例えばイオン注入法を用いれ
ばよい。ここで、例えば、C0＝（1/10）CTOTとすると、 C1＝0.9CTOT×（1/2）＝0.45CTOT C2＝0.9CTOT×（7/16）＝0.394CTOT …（12） C3＝0.9CTOT×（1/16）＝0.056CTOT VTH1 ＊＝0.9VDD×（1/2）＝0.45VDD となる。 （８），（９），（10）式を（７）式に代入すると、 φＦ＝γ（（1/2）V1＋（7/16）V2＋（1/16）V3） …（13） γ≡（（CTOT−C0）/CTOT） となる。 今ここでV2＝V3＝０とし、V1を０からVDDまで変化さ
せたときのφＦの変化を図３（ａ）に直線301で示し
た。同図の直線302はV2＝0,V3＝VDDとしたときのφＦと
V1の関係であり、直線301より（1/16）γVDDだけかさ上
げされているのが分る。 また、303は、V2＝V3＝VDDとしたときの関係であり、
さらに（7/16）γVDDかさ上げされている。直線304は、
φＦ＝（1/2）γVDDのレベルを表す水平線であり、フロ
ーティングゲートからみた閾値0.45VDDを表している。
図１（ａ）の回路図をみると、V3＝VDD（一定）である
が、V2はインバータ106の出力電圧が入力されている。
つまりV2はV1に対し図１（ｄ）のような変化をするの
で、０≦V1≦（1/8）VDDではV2＝VDD,V1＞（1/8）VDDで
はV2＝０となる。即ち図１（ａ）の回路では、φＦとV1
の関係は図３（ｂ）の実線305のようになる。 水平線304は、φＦ＝（1/2）γVDDであり、フローテ
ィングゲートからみたνMOS101の閾値（VTH1 ＊＝0.45
V）のレベルを表している。つまり実線305が水平線304
より上にある場合には、φＦ＞VTH1 ＊となりνMOS101は
ONし出力電圧Ｙは０となる。一方実線305が水平線304よ
り下にある場合は、φＦ＜VTH1 ＊となりνMOS101はOFF
し、Ｙ＝VDDとなる（図１（ｂ）参照）。 図３（ｃ）はV1（＝Ｚ）とX1,X2,X3の関係を表したグ
ラフであり、図１（ｅ）のたて軸と横軸を入れかえたも
のである。図３（ｂ）（ｃ）を合わせてみればX1,X2,X3
とＹの関係が即座に分かる。例えば、（X3,X2,X1）＝
（0,1,1）に対してはV1＝（7/16）VDDであり、φＦ＜V
TH1 ＊となりＹ＝１となる。Ｙ＝０となるのは、φＦ＞V
TH1 ＊となる（X3,X2,X1）＝（0,0,0）及び（1,1,1）の
場合のみであり、図１（ａ）の回路は正しくX1,X2,X3の
３入力に対し、 （X1＋X2＋X3）＋（１＋２＋３） で定義される関数Y1を計算する回路となっていることが
分る。 この回路を構成しているのは、νMOSトランジスタ２
ケ、通常のMOSトランジスタ１ケ及び抵抗３ケであり、
合計たったの６素子で構成されている。従来技術で構成
した回路が（図35（ａ））合計22個のMOSトランジスタ
を必要としたことを考えると、素子数が実に（1/3）以
下に減少していることが分る。つまり本発明により、極
めて少数の素子で高度な機能を実現できることが分る。 以上、本発明の第１の実施例の説明に際し、Y1とφＦ
の関係を表す図３（ａ），（ｂ）を用いたが、この図は
νMOSの動作を解析したりνMOS回路を設計する上で非常
に便利な図面である。この図面のことをFloating Poten
tial Diagram）（FPD）と呼んでおり、今後本発明のそ
の他の実施例の説明にはこのFPDを用いて行なうことに
する。 （第２の実施例） 本発明の第２の実施例を示す回路図を図４（ａ）に示
す。これはX1,X2,X3の３入力に対し、図35（ｂ）のY2を
計算する回路である。即ち、 Ｙ＝X1・X2・X3＋１・２・３ で表されるＹを出力する回路である。 図１（ａ）のY1回路と異るのは、νMOS401の制御ゲー
ト電極402の入力がVDDではなく0Vになっていること及
び、インバータ回路403の反転電圧VTHが（7/8）VDDに設
定されることだけである。これ以外はすべて図１（ａ）
と全く同じである。つまりνMOSトランジスタ401,404に
おける各電極間の容量結合係数の値やフローティングゲ
ートからみた閾値等は、すべて同じ値に設定されてい
る。 図４（ｂ）にνMOS401のFPD（Floating Potential Di
agramを示す。（X1,X2,X3）＝（0,0,0）あるいは（1,1,
1）のときのみφＦ＜VTH1 ＊でＹ＝１となり、それ以外
の入力に対してはＹ＝０となり、正しく、 Ｙ＝X1・X2・X3・１・２・３ を計算する回路となっていることが分る。つまり、本発
明の第２の実施例によれば、図35（ｂ）のY2の回路が図
１（ａ）の回路と同様、たった６個の素子で実現できる
ことが分る。従来技術による回路が、例えば図35（ｂ）
に示したように、全部で22個の素子を必要としたのに較
べると、非常に少ない数の素子で同じ機能が実現できて
いるのである。 また図36は、20個のMOSトランジスタで構成した従来
技術による３入力A,B,Cに対するY2の回路の別の一例で
あるが、非常に複雑である。特に本発明の第１、第２の
実施例とくらべると、配線が非常に複雑となっている。
即ち、従来技術で論理関数を実現しようとすると、単に
素子数が増大するだけではなく、素子と素子を互に接続
する配線の数が増大し、配線における信号伝播の遅延が
回路の動作速度を制限したり、あるいはクロストークに
よるエラーを発生したり様々な問題を生じていた。しか
し、本発明によれば、必要な素子数が減少するだけでな
く、配線が非常に簡単となるため、これらの問題がすべ
て簡単に解決できるのである。 さらに本発明のもう一つの大事な点は、全く異る回路
機能を、ほとんど同じ回路構成で実現できることであ
る。つまり本発明の第１の、第２の実施例で異るのは、
インバータ（106,403）の反転電圧と制御ゲート電極（1
03c,402）に印加する電圧だけである。従ってこれらを
可変としてやれば、全く同じ回路で異った機能を実現し
てやることができる。このような例を示したのが図５に
示す本発明の第３の実施例である。 （第３の実施例） 図５（ａ）において、νMOSインバータ501は図１
（ａ）の105と全く同じであるが、制御ゲート電極502に
加えられる電圧が固定ではなく、mlという入力信号とな
っている。510は107と全く同じD/A変換器であるのでこ
こでは図のように記号で示してある。 図１（ａ）あるいは図４（ａ）の回路と大きく異るの
は、従来のNMOSインバータ（106,403,及び図１（ｃ）を
参照）に替り、２入力のＮチャネルνMOSトランジスタ
と抵抗R0により構成したνMOSインバータ503を用いてい
ることである。制御ゲート505a,505bとフローティング
ゲート間の容量をそれぞれC1,C2,フローティングゲート
からみたνMOS504の閾値（インバータ503の反転電圧に
等しい）をVTH ＊とすると、 φＦ＝（C1/CTOT）V1＋（C2/CTOT）V2＞VTH ＊ でνMOSがONする。この式から、νMOSがONするためのV1
に対する条件を求めると、 V1＞（CTOT/C1）VTH ＊−（C2/C1）V2 となる。 従って制御ゲート電極505aからみたνMOSトランジス
タの504の閾値VTHは（インバータ503の反転電圧V1に等
しい）、 VTH＝（CTOT/C1）VTH ＊−（C2/C1）V2 …（14） となる。 ここで例えば、C1＝C2とし、且つVTH ＊を（11）式と
同様に、 VTH ＊＝（1/2）VDD（（CTOT−C0）/CTOT） …（15） と設定すると、（14）式より、 VI＝VDD−V2 …（16） となり、インバータ503の反転電圧は、（16）式に従
い、V2の値によって簡単に変更できるようになる。従っ
て、m2＝（7/8）VDDとすればVI＝（1/8）VDDとなる。そ
こでm1＝VDDとしてやれば図５（ａ）の回路は、図１
（ａ）と全く同じとなり、図35（ａ）のY1の回路とな
る。また、m2＝（1/8）VDD,m1＝０としてやれば図４
（ａ）と全く同じとなり、図35（ｂ）のY2の回路とな
る。 すなわち、本発明の第３の実施例によれば、全く同じ
ハードウェア構成を用いて、制御信号m1,m2の値をかえ
ることだけで回路の機能を全くかえることができるので
ある。従来技術では、例えば図35（ａ）と（ｂ）のよう
にハードウェア構成そのものを変更しなければ機能をか
えることができなかった。従って、これは本発明の画期
的な特徴である。信号電圧によってハードウェアの機能
変更が可能な図５（ａ）の様な回路をやわらかいハード
ウェア論理回路、Soft−hardware logicと呼ぶ。 本発明の第７の実施例において、もっと一般的なSoft
−hardware logicについて説明する。ここでは、VIとし
て式（16）のような簡単な関係式を得るために、C1＝C2
とし、且つ（15）式を満たすようにVTH ＊を設定した
が、これはあくまでも一例である。VIは（14）式で与え
られるのであるから、C1≠C2とし、V2（＝m2）として異
る値を用いてもよいことはいうまでもない。 なお、図５（ａ）においては、νMOS504の２番目の制御
ゲート電極505bを１つとしたが、例えば２つに分割し図
５（ｂ）に示したようなインバータを構成し、インバー
タ503の替りに用いてもよい。この場合、制御ゲート電
極507,508とフローティングゲート506の結合係数を例え
ばそれぞれC2',C2"とし、C2'＝（7/16）（CTOT−C0）,C
2"＝（1/16）（CTOT−C0）とすれば、n1＝m1＝VDD,n2＝
０のときに図５（ａ）の回路は図35（ａ）のY1の回路、
n1＝m1＝0,n2＝VDDのときに図35（ｂ）のY2の回路とな
る。 さて、第1,第2,第３の実施例では、ＮチャネルνMOS
と抵抗を組合わせた回路を例に述べてきた。これはあく
までも本発明の原理を分かり易く説明するのが目的であ
る。抵抗のかわりに例えばＮチャネルデプレションモー
ドトランジスタやエンハンスメントモードトランジスタ
を用いてもよい。またνMOSを含め、すべてをＰチャネ
ルトランジスタで構成してもよいことはいうまでもな
い。 しかし以上の例では、いづれかのトランジスタがONし
た場合、VDDからアースに直流電流が流れるため、消費
電力が大きくなってしまう。即ち、消費電力の上限に制
限がある場合には、高集積化に対して不利な回路構成で
ある。 電力消費を伴わず、且つ高度な機能を数少ないトラン
ジスタで実現するにはCMOS構成のニューロンMOSゲート
を用いればよい。 （第４の実施例） 図６（ａ）は、本発明の第４の実施例を示す回路図で
あり、図５（ａ）に示した第３の実施例と同じ機能をも
った回路をCMOS構成のニューロンMOSゲート601,602を用
いて構成した例である。603,604はＮチャネルνMOSトラ
ンジスタ、605,606はＰチャネルνMOSトランジスタであ
り、いづれのインバータ601,602においてもＮチャネル
νMOSとＰチャネルνMOSのフローティングゲートは電気
的に接続されている。 またＮチャネルνMOSのソース609,610はアースに、Ｐ
チャネルνMOSのソース611,612はVDDに、またＮ−νMOS
とＰ−νMOSのドレインは接続され、それぞれCMOSニュ
ーロンMOSゲートの出力端子613,614となっている。 図７は、一例として４入力のCMOS構成のニューロンMO
Sゲートの断面構造を模式的に表したものである。701は
Ｐ型シリコン基板、702はＮ型のウェル、703a,703bはそ
れぞれN+型のソース及びドレイン、704a,704bはそれぞ
れP+型のソース及びドレイン、705はフローティングゲ
ート、706a〜ｄはそれぞれ入力ゲートの電極である。70
7、708は例えばSiO2等の絶縁膜、709はフィールド酸化
膜である。 図６（ａ）において、νMOSの各制御ゲート電極とフ
ローティングゲート間の容量結合係数は、図５（ａ）の
回路と同じ値に設定されている。フローティングゲート
と基板との間の容量結合係数C0はフローティングゲート
とＰ型基板間の容量結合係数C0 N及びＮ型基板との間の
結合係数C0 Pの和に等しい。即ち C0＝C0 N＋C0 P …（17） である。 フローティングゲート607よりみたインバータ601の反
転電圧（１と０が反転する閾電圧）をVI ＊とすると、 で与えられる。 ここで、VTn ＊,VTp ＊は、それぞれフローティングゲ
ート607よりみた、ＮチャネルνMOS603,及びＰチャネル
νMOS605の閾値であり、βＲはベータ比であり次式で与
えられる。 βＲ≡（βＮチャネル／βＰチャネル）＝（（W/L）
Ｎμe/（W/L）ｐμｈ） …（19） ここで、W,Lはチャネル幅及びチャネル長、μe,μｈ
はそれぞれ電子とホールの移動度である。 例えばβＲ＝１となるように設計すると、（18）式
は、 VI ＊＝（VDD/2）＋（（VTn ＊＋VTp ＊）/2） …（20） となる。例えば、インバータ501と同様、601のインバー
タの反転電圧VI ＊が（11）式で与えられるとすると、 VTn ＊＋VTp ＊＝−（C0/CTOT）VDD …（21） となる。これには例えば、C0＝0.1CTOT,VDD＝5Vとする
と、 VTn ＊＝|VTp ＊｜−0.5 とすればよい。 従って、例えばVTn ＊＝0.5Vの場合には、VTp ＊＝−1.
0Vとなる。 インバータ602においてもβＲ＝１、各νMOSトランジ
スタの閾値を（21）式の様に設定してやれば、制御ゲー
ト電極616からみたインバータ602の反転電圧は、VI＝V
DD−m2となり、図６（ａ）の回路は図５（ａ）と全く同
じ機能をもった回路となる。602のインバータは、例え
ば図６（ｂ）に示したようなインバータでおきかえても
よい。これは、602のm2の入力されている制御ゲート電
極を２つに分割した場合であり、容量結合係数C1,C2',C
2"は、図５（ｂ）の回路と全く同じ値に設定すればよ
い。このインバータを用いた回路の動作も第３の実施例
と同じである。 この第４の実施例の特徴は、消費電力を非常に小さく
できる点にある。つまり、各インバータにおいて、導通
しているのは、ＮチャネルνMOSかＰチャネルνMOSのど
ちらか一方であり、直流電流の流れることがないからで
ある。CMOS構成にしてもトータルの素子数は６個であ
り、第１〜第３の実施例と全くかわらない。 本発明の第４の実施例では、D/A変換器615として、第
１〜第３の実施例と全く同じ回路を用いている。この回
路は、例えば図１の107のように１つのＮチャネルνMOS
108と１つの抵抗109で構成されており、この回路には、 Ｉ＝（Z/R2） …（22） なる直流電流が流れている（Ｚは、D/A変換器の出力電
圧）。この電流を小さくし、電流消費を小さくするに
は、R2を十分大きくとればよい。しかし、R2を大きくす
るD/A変換器の時間応答が遅くなり回路の高速動作を妨
げることになる。そこで考案したのが能動負荷を用いた
D/A変換器であり、これを用いた本発明の第５の実施例
を次に説明する。 （第５の実施例） 図８（ａ）は、本発明の第５の実施例を示す回路図で
ある。本実施例の特徴は、第１〜第４の実施例とは異な
り、消費電力の小さなD/A変換器801を用いた点にある。
このD/A変換器は直流電流がほとんど流れないため、消
費電力を非常に小さくすることができると同時に、高速
の動作が可能であるという大きな特徴を有する。 図において、802,803はそれぞれＰチャネルνMOSトラ
ンジスタ及びＮチャネルνMOSトランジスタであり両者
のソースは互いに接続され出力端子804となっている。
この出力は、νMOSで構成された回路805に入力される。
この回路805は例えば、図１（ａ），図４（ａ），図５
（ａ），図６（ａ）に用いられているような回路を表し
ているが、同様の構成を有する本発明の回路であればい
かなる回路であってもよい。 806はフローティングゲートであり、Ｎ−νMOSのフロ
ーティングゲートとＰ−νMOSのフローティングゲート
は互いに電気的に接続されている。807a,807b,807c,807
dは４つの制御ゲート電極であり、例えば図１（ａ）の
回路では、111a,111b,111c,111dに対応している。ここ
ではあくまで説明の都合上４入力にしたものであり、入
力数はもっと少くしてもよいし、あるいは、もっと多く
なってもよい。V1,V2,V3,V4は各制御ゲート電極への入
力電圧、Ｚはこの回路の出力電圧である。各電極間の容
量結合係数は図に示した通りである。 まず最初にフローティングゲートの電位φＦと出力電
圧Ｚの関係を求める。この構成では、νMOS802,803はと
もに飽和領域で動作し、両者に流れる電流は等しくなる
から次式が成立つ。 （1/2）βＮ｛（φＦ−Ｚ）−VTn ＊｝２＝（1/2）βＰ｛（φＦ−Ｚ）−VTp ＊｝
２ …（23） ここで βＮ＝（W/L）COXμｅ …（24） βＰ＝（W/L）COXμｈ …（25） W,Lはそれぞれトランジスタのチャネル幅とチャネル
長、COXは単位面積当りのゲート酸化膜容量、μe,μｈ
はそれぞれ電子とホールの反転層における移動度であ
る。また、VTn ＊,VTp ＊は、それぞれフローティングゲ
ート806よりみたＮ−νMOS803及びＰ−νMOS802の閾値
である。βＲ≡（βN/βＰ）とすると、 の関係が得られる。今、簡単のためにβＲ＝１とする
と、 Ｚ＝φＦ−（（VTn ＊＋VTp ＊）/2） …（27） と表される。βＲ＝１はあくまでも１つの設計例であ
り、もっと他の値に設定してももちろんかまわない。 フローティングゲートの電位φＦは（２）式で与えら
れるから、（26）式より V1,V2,V3に２進信号X1,X2,X3を入力すると、V1＝X1VDD,
V2＝X2VDD,V3＝X3VDDとなり、（28）式は、 となる。 出力Ｚを（１）式、あるいは図１（ｅ）のようにする
には、 （C1/CTOT）＝（1/8）， （C2/CTOT）＝（1/4）， （C3/CTOT）＝（1/2） とすると同時に、 となるようにしなければならない。 式（30）を満足させるためには、C4の値やV4の値、あ
るいはβR,VTn ＊,VTp ＊の値を適宜選ぶことにより実現
できる。一番簡単な例としてV4＝0,βＲ＝１とすると、 VTn ＊＋VTp ＊＝−（1/8）VDD …（31） を満足させばよい。上の関係をみたす限り、VTn ＊はあ
る程度任意に選ぶことができるが、次の点に注意する必
要がある。 図８（ｂ）は、Ｎ−νMOS,P−νMOSに流れ電流In,Ip
をφＦ−Ｚの関数として表した図であり、両者の電流が
等しくなる点、即ち両特性の交点が回路に流れる直流電
流I0及び出力電流を決める。In,Ipの特性を交点をもつ
ためには、 VTn ＊≦VTp ＊ …（32） の関係が満足されねばならない。このとき回路には、 なる直流電流が流れる。従ってVTn ＊＝VTp ＊とすれば、
I0＝０となり、電力消費が最も小さくなる。今簡単の
為、βＲ＝１とすると（31）式より、 VTn ＊＝VTp ＊＝−（1/16）VDD となりＮ−νMOSはデプレション型とせねばならないこ
とが分る。しかし、例えば（30）式でV4＝VDDとして（C
4/CTOT）＞（1/16）としてやれば、 となりＮ−νMOSはエンハンスメント型のトランジスタ
となる。いずれのやり方でもよいことは言うまでもな
い。 あるいは、VTn ＊＜VTp ＊としてもよい。こうすれば
（33）式に従い直流電流が流れるが、VTn ＊−VTp ＊の値
を十分小さくとることで十分小さな電流値とすることが
可能である。この場合、各トランジスタ802,803の電流
駆動能力が増加し、回路動作を高速化することができ
る。 また逆に、（32）式とは反するが、VTn ＊＞VTp ＊とし
てもよい。この場合、出力電位は、VTp ＊≦Ｚ≦VTn ＊の
範囲の任意の値をとることになるが、VTn ＊−VTp ＊の値
を必要とされる精度以下としておけば問題はない。この
場合、直流電流は完全にゼロとなり、非常に低消費電力
の回路を実現することができる。 図８の（ａ）に示したD/A変換回路は、Ｎ−νMOS、Ｐ
−νMOSのいずれもがほぼOFFの状態で出力電圧を保持す
るため、従来の抵抗負荷を用いたソース・フォロワ回路
（図１（ａ）の107）に較らべ格段に消費電力を小さく
することができる。 しかも回路の動作が高速である。その理由は以下の通
りである。出力レベルが上昇する際は、上のＮ−νMOS8
03がONして電流が流れるが、このとき下のＰ−νMOS802
はOFFしているのですべての電流は、出力線804を充電す
るためにのみ用いられ、それだけ電圧の上昇する時間が
短くなる。107の回路では、電流は、抵抗R2にも流れる
ためその分充電電流が少なくなり、時間がかかるのであ
る。また出力レベルが下がる場合には、下のＰ−νMOS
がONして出力線804の電化を放電するので、高速にレベ
ルを下げることができる。従来の107の回路では抵抗R2
を介して放電していたため、消費電力を小さくするため
にR2を大きくすると、放電の時間が長くなり、特にレベ
ルを下げる場合に応答速度が遅くなったのである。 本発明の第５の実施例により、高速で、低消費電力の
D/A変換回路を実現することができた。801の回路は、CM
OSインバータで丁度NMOSとPMOSを入れかえた形となって
いるので、逆CMOS転送増幅器（Reciprocal CMOS Transf
er Amplifier）と名付ける。 次に本発明の第５の実施例である、図８（ａ）のレイ
アウトパターンを図８（ｃ）に示す。但し805のνMOS回
路に関しては、図６の回路を用いたが、インバータ602
は第２制御ゲート電極２分割型の図６（ｂ）の回路を用
いたものである。図の各部に付した番号は、図６、図８
と共通である。また、各部のパターンがいかなる材料で
できているかの凡例を図８（ｄ）に示す。またVDD、VSS
に関しては、パターンをみやすくするためにAl配線を省
略してある。パターン設計に際しては次のことを仮定し
た。 μｅ＝２μｈと仮定し、Ｎ−νMOSはＬ＝0.8μm,W＝
３μm,P−νMOSはＬ＝0.8μm,W＝６μｍとする。これで
βＲ＝１となる。ゲート酸化膜厚を150Åとしフローテ
ィングゲート上の絶縁膜は例えばSiO2/Si3N4/SiO2の３
層膜とし、酸化膜換算でtOX＝150Åとする。C0＝C0 n＋C
0 p＝（1/10）CTOTとする。これらの前提で、パターンを
設計した結果が図８（ｃ）に示されている。 以上の例では、V1,V2,V3に２値のデジタル信号を入
れ、それぞれに1,4,8の重みをかけた信号をＺに出力す
る場合について述べたが、必要に応じて、この重みをか
えてもよい。またV1,V2,V3への入力は、必ずしも２値の
デジタル信号である必要はなく、例えば、３値、４値等
の多値論理信号であってもかまわない。例えば、３入力
の３値信号をX1,X2,X3とすると、それぞれの重みを1,3,
9としてやれば３値信号のアナログ変換ができる。ま
た、連続的なアナログ信号を入力してもよいことは言う
までもない。 （第６の実施例） 図９（ａ）は本発明の第６の実施例を示す回路図であ
る。この回路は図６（ａ）のD/A変換器を901に示した回
路におきかえたものであり、901以外の部分は図６
（ａ）の第４の実施例と同じであり、図６（ａ）と同じ
番号が付してある。 本実施例ではインバータ601,602への入力ライン902を
フローティングとし、容量結合で入力信号、V1,V2,V3を
入力している。入力ライン902の電位をVFとし、同図
（ｂ）に電位を決めるための簡単化した図面を示した。
図において、φF1,φF2は、フローティングゲート607,6
08の電位であり、Ca,Cbはそれぞれの制御ゲート電極90
3,904との容量結合係数である。図より明らかなよう
に、 VF＝（1/CTOT）（C1V1＋C2V2＋C3V3＋CaφF1＋CbφF2） となる。 この式より、VFの電位は、V1,V2,V3以外にφF1,φF2
の値によっても変動をうけるということが分かる。従っ
て他の電極の電位の変動がφF1,φF2を通して影響を与
えるため、これは精度上好ましくない。これを防ぐに
は、C1,C2,C3をCa、Cbにくらべて十分大きくとればよ
い。即ちC1,C2,C3≫Ca、Cbとすればよいのである。こう
すれば入力信号は、ソース・フォロワ回路を介さず直接
入力ラインに入るため、回路動作の高速化には極めて有
利である。 （第７の実施例） 次に本発明の第７の実施例を図10（ａ）に示す。図10
（ａ）の回路は、２ビットの２進入力信号に対し、論理
演算を行い、Ｙにその演算結果を出力する回路である
が、Va,Vb,Vcの３つの端子に加える信号により、任意の
論理演算ができるのである。例えばVa＝Vb＝（1/4）
VDD,Vc＝VDDとすれば Ｙ＝（X1X2）， 即ちXORが出力され、Va＝Vc＝VDD,Vb＝０とすれば、Ｙ
＝X1・X2即ちAND回路となる。つまり、本実施例の回路
は２ビットの入力信号に関するあらゆる論理演算を全く
同一のハードウェアをもちいてすべて行なえるのであ
る。機能をかえるには、単にコントロール信号Va,Vb,Vc
の値を変化させるだけでよい。即ち、この回路は、非常
に高機能なSoft−Hardware Logic回路なのである。 表２は、２ビットの入力X1,X2に対して存在するすべ
ての関数を一覧表に示したものであり、f0〜f15の16個
の関数が存在する。f1はAND、f14はNAND、f7はOR、f8は
NOR、f6はXOR、f9はXNORと呼ばれている関数である。 表３は、これらの関数を実現するために必要な、コン
トロール信号Va,Vb,Vcの値である。表において、0,1は
それぞれ0V,VDDをあらわし、（1/4），（1/2），（3/
4）はそれぞれ（1/4）VDD,（1/2）VDD,（3/4）VDDを表
す。 図10（ａ）の回路において、1001はCMOS構成のνMOS
インバータゲートであり、1002,1003,1004は、インバー
タの反転電圧が可変なインバータである。それぞれ反転
電圧VI1,VI2,VI3を有し、その値は、Va,Vb,Vcにより制
御される。1005は図８で説明したD/A変換器である。D/A
変換器1005は例えば次の様に設計すればよい。 C1＝（1/4）CTOT C2＝（1/2）CTOT C3＝C0 n＋C0 p＝（1/4）CTOT m0＝０ VTn ＊＋VTp ＊＝−（1/4）VDD βＲ＝１ これらの設定値を（29）式に代入すると Ｚ＝VDD｛（1/4）X1＋（1/2）X2｝＋（VDD/8） …（34） となる。 X1,X2の組み合わせと1005の回路の出力電圧Ｚ（ある
いはV1）との関係を図10（ｃ）のFPD（Floating Potent
ial Diagram）の横軸上に示した。すなわち、（X2,X1）
＝（0,0），（0,1），（1,0），（1,1）に対し、Ｚ＝V1
＝（1/8）VDD,（3/8）VDD,（5/8）VDD,（7/8）VDDとな
る。 反転電圧可変インバータ、1002,1003,1004は、それぞ
れ例えば、図10（ｂ）の様な回路を用いればよい。この
回路の設計は、例えば次の様に行なう。 C1＝C2 …（34） VTn ＊＋VTp ＊＝−（C0/CTOT）VDD …（35） （C0＝C0 n＋C0 p,CTOT＝C0＋C1＋C2） βＲ＝１ 式（35）を式（20）に代入すれば、 VI ＊＝（C1/CTOT）VDD …（36） 式（34），（36）を式（14）に代入すれば、 VI＝VDD−Vm …（37） VIは、制御ゲート電極1006からみた、インバータの反転
電圧であり、もう１つの制御ゲート電極1007に入力する
電圧の大きさVmによってコントロールすることができ
る。従ってインバータ1002,1003,1004の反転電圧は、そ
れぞれ次式で与えられる。 VI1＝VDD−Va …（38） VI2＝VDD−Vb …（39） VI3＝VDD−Vc …（40） 次に演算を行なうCMOS構成ニューロンゲート1001につ
いて述べる。1001の設計は例えば次の様に行えばよい。 C1＝（1/2）（CTOT−C0） …（41） C2＝（1/4）（CTOT−C0） …（42） C3＝C4＝（1/8）（CTOT−C0） …（43） VTn ＊＋VTp ＊＝−（C0/CTOT）VDD …（44） βＲ＝１ …（45） 1008は一般のインバータである。これは、νMOSゲー
ト1001の出力信号を整形するために入力されたインバー
タであり、必ずしも必要ではない。第１〜第６の実施例
のようになくてもよい。ただし、これを入れることによ
り、１と０の出力の精度を高くすることができる。 次に、図10（ａ）の回路が表２に示したすべての機能
を実現する回路となっていることを次に説明する。説明
にはFPDを用いて行なうので、もう一度FPDの見方につい
て整理しておく。図10（ｃ）は、FPDの一例であり、縦
軸はフローティングゲート1009の電位φＦ、横軸は制御
ゲート電極1010の電位V1を表している。尚、X1,X2の値
に対応したV1の値も横軸に対し矢印で示されている。水
平のラインを閾値ラインと呼び、フローティングゲート
1009からみたインバータ1001の反転電圧を表している。
（44）式を（20）式に代入すると VI ＊＝（1/2）（（CTOT−C0）/CTOT）VDD …（46） となる。 図では、φＦ＝（1/2）γVDDのところに閾値ラインが
引かれている｛γ≡（（CTOT−C0）/CTOT）｝。 ベースラインは、V2＝V3＝V4＝０の場合のφＦとV1の
関係である。その他のななめのラインは、その他の制御
ゲート電極1011,1012,1013のいずれかにVDDの入力が加
った場合のラインを示しており、φＦがベースラインよ
り一定値だけ上方にシフトしているのが分かる。このシ
フトの大きさに関しては、（1/8）γVDDを基準として数
えることにする。つまり（1/8）γVDDのシフトをレベル
１のシフト、（2/8）γVDDをレベル２のシフトと呼ぶ。
図では、レベル１とレベル３のシフトがベースラインに
重畳している。 ただし、レベル３のシフトは、V1＝（1/4）VDDまでで
終っている。このFPDにおいてφＦの値が閾値ラインを
越えた領域において1001の出力は０となる。従って１段
のインバータを通した値であるＹは１となる。 すなわち、φＦが閾値ラインを越えた場合に、１が出
力されるのである。 図の例では、（X2,X1）＝（0,0）と（1,1）の場合に
のみ１が出力され、図10（ａ）の回路はXNORを計算する
回路、即ちf9となっていることが分る。これがFPDの見
方である。 それでは以下で、FPDを用いた２ビット入力のSoft Ha
rdware Logicの設計法について説明し、これにより図10
（ａ）の回路動作を説明することにする。 図11（ａ）〜（ｐ）は、表２に示したすべての関数に
対応するFPDである。それぞれの関数を表現するための
φＦとV1の関係が示されている。φＦの信号波形をつく
るために必要な信号レベルの組合せは以下の通りであ
る。 レベル０………………（f0） レベル１………………（f1） レベル２………………（f2,f3） レベル３………………（f4,f6,f7） レベル２＋レベル１…（f5） レベル４………………（f8,f12,f14,f15） レベル３＋レベル１…（f9,f13） レベル２＋レベル２…（f10,f11） 以上の分類から分るように、レベル1,2,3,4すべての
信号レベルが必要である。しかし２入力のFPDでは最大
で４レベルしかシフトできない。そこでレベル１の信号
を２つとレベル２の信号を１つ用意すればすべての場合
をつくすことができる。レベル３は１と２を加えればよ
く、レベル４はすべてを加えればよい。もう少し具体的
に説明するなら、たとえばf6（XOR）を実現するには、
図11（ｇ）はレベル１の信号とレベル２の信号をV1＝０
〜（3/4）VDDの範囲でφＦに加えればよいことを示して
いる。 レベル２の信号をφＦに重畳するには、例えば図10の
1001でC2＝（1/8）（CTOT−C0）×２としV2＝VDDとして
やればよい。（42）式のC2の設計値は、このようにして
決めたのである。V1≧（3/4）VDDでは、V2＝０としなけ
ればならないから、インバータ1002の反転電圧VI1＝（3
/4）VDDとする必要がある。従って（38）式より Va＝（1/4）VDD …（47） またレベル１の信号をφＦに重畳させるには、図10の10
01でC3＝（1/8）（CTOT−C0）としV3＝VDDとすればよ
い。（43）式のC3はこのようにして決定した。C4につい
ても同様である。レベル１の信号もV1≧（3/4）VDDでは
切らないといけないから、VI2＝（3/4）VDD、即ち（3
8）式より Vb＝（1/4）VDD …（48） もう１つのレベル１の信号は常に切っておかないとなら
ないから、VI3＝０、即ち、 Vc＝VDD …（49） である。式（47）（48）（49）の結果が表３のf6の欄に
記入してある。他の関数に関しても全く同様の考察によ
り、Va,Vb,Vcの値を求めることができる。 図10（ａ）の回路は、νMOSトランジスタ10ケと、通
常のMOSトランジスタ２ケとの、合計たった12個のきわ
めて少数の素子で構成されている。それにもかかわら
ず、AND,OR,NAND,NOR,XOR,XNORを含む、２ビットの信号
に対する、すべての論理演算を実行できるのである。 従来の技術では、例えば図36の様なCMOS回路で２入力
のXNOR回路を構成すると、MOSトランジスタが14個必要
である。しかも機能をかえるためには、すべてハードウ
ェアを別につくりかえなければならなかった。即ち16個
の関数を表現しようと思えば、16個の別個の回路が必要
であり、それぞれ必要に応じて切りかえる回路も必要と
なり、本発明のような簡単な回路ですべての機能を実現
することは全く不可能であった。これが本発明によりは
じめて可能となったのである。 なお、図10（ａ）の回路では、インバータ1002,1003,
1004は各々νMOSゲートが一段であるが、これは例えば
通常のインバータを一段以上さらにつけ加えてもよい。 すなわち、例えば、1002の出力を通常のインバータに
入れその出力を制御ゲート1011に加えてやってもよい。
またこのインバータは２段あるいはそれ以上でもよい。
こうすることによりインバータの出力波形を正確に１と
０に整形することができる。同様にインバータ1008はも
う１段以上つけ加えてもよいことは言うまでもない。 反転電圧可変のインバータ1002〜1004に関しては、図
10（ｂ）の様な２入力のνMOSゲートを用いた。この場
合１つの制御ゲート1007に加える信号の大きさを0,（1/
4）VDD,（1/2）VDD,（3/4）VDD,VDDと５種類の値にかえ
ることにより、もう一方の制御ゲート1006からみた反転
電圧VIを、それぞれVDD,（3/4）VDD,（1/2）VDD,（1/
4）VDD,0と変化させることができた（式（38）〜（4
0））。すなわち、図10（ａ）の回路の機能変更には、
５値の入力信号が必要である。すべての制御を２値信号
だけで行なう場合には例えば図10（ｄ）の様な回路を図
10（ｂ）の回路の替りに用いればよい。 図において、 C1＝（1/2）（CTOT−C0） C2＝（1/8）（CTOT−C0） C3＝（2/8）（CTOT−C0） C4＝（1/8）（CTOT−C0） VTn ＊＋VTp ＊＝−（C0/CTOT）VDD βＲ＝１ とすれば、式（20）及び（14）より VI＝VDD−（1/4）（a1＋2a2＋a3） となる、従ってa1,a2,a3を0VあるいはVDDとすることでV
Iのすべての必要な値を設定することができる。 あるいは、図10（ｅ）のような回路を用いてもよい。
この場合は、C1＝（1/2）（CTOT−C0）,C2＝C3＝C4＝C5
＝（1/8）（CTOT−C0）とすれば、 VI＝VDD−（1/4）（a1＋a2＋a3＋a4） となり、a1〜a4の４入力のうち、VDDのレベルとなって
いる入力の数をｎとすると、VI＝１−（n/4））VDDとな
り、ｎの数でVIの値を設定することができる。 これらの実施例では、a1,a2,a3,a4等の２値信号を信
号ラインを介して直接供給してもよいが、例えば図10
（ｆ）に示したように、フリップ・フロップ1020a,1020
b,1020cの出力を直接接続し、このフリップ・フロップ
に制御信号Ｘ（1021）によってデータをとり込むことに
より制御してもよい。とり込むデータは必要に応じメモ
リ等に記憶してある値をとりこめばよい。 （第８の実施例） 図１（ａ）、図４（ａ）、図５（ａ）、図６（ａ）、
図８（ａ）、図10（ａ）等に示したνMOS論理回路は、
全て入力段にD/A変換器を備えた構成となっている。し
かし、これらD/A変換器を省いても同一の機能をもった
論理回路を構成することができる。 D/A変換器を用いないで構成したνMOS論理回路の一例
を、本発明の第８の実施例として図12（ａ）に示す。こ
の回路は機能的には，図10（ａ）に示した２ビットSoft
Hardware Logic回路と全く同じである。同図におけるD
/A変換器1005を省略し、２ビットのバイナリ信号X1,X2
が直接νMOSインバータ1201の制御ゲート1202、1203に
入力されている。また、入力ゲート1204、1205はそれぞ
れ0V及びVDDの固定バイアスが加えられている。これら
の入力ゲートとフローティングゲート間の容量結合係数
は次式で与えられる。 C11＝（1/8）（CTOT−C0） （50） C12＝（1/4）（CTOT−C0） （51） C13＝（1/16）（CTOT−C0） （52） C14＝（1/16）（CTOT−C0） （53） ここで、C0＝C0 n＋C0 pである。 νMOSインバータ1201に関するその他の設計パラメー
タは図10（ａ）の1001と同じにすればよい。即ち、C2,C
3,C4は（42），（43）式で与えられ、各νMOSの閾値及
びβＲはそれぞれ（44），（45）式で与えられる。 V2＝V3＝V4＝０としたとき、1201のフローティングゲ
ートの電位φＦは、 φＦ＝VDD｛（1/8）X1＋（1/4）X2＋1/16｝ で与えられるので、FPDは図10（ｃ）と全く同じとな
る。 尚、入力ゲート1202,1203,1204,1205の容量結合係数
の和は、他の入力ゲートの容量結合係数の和に等しくな
っている。即ち、 C11＋C12＋C13＋C14＝C2＋C3＋C4 ＝（1/2）（CTOT−C0） が成り立っている。 反転電圧可変インバータ1206,1207,1208に関しても従
来の一本の入力（図10（ａ）のＺ）に代わり、４本の入
力が入ることになる。その入力ゲートの構造を図12
（ｂ）に示す。C11〜C14は、1201のインバータの入力と
同じであり、それぞれ（50）〜（53）式で与えられる。
C2は、図10（ｂ）と同じであり、 C2＝（1/2）（CTOT−C0） で与えられる。 図12（ａ）の回路は図10（ａ）の回路と比較するとD/
A変換器を省くことができるため素子数がさらに少なく
なる。さらに入力信号が直接νMOSインバータに入るた
めそれだけ演算速度が速くなる。信号線が図10（ａ）で
は、Ｚの信号線１本でよかったが、これが４本に増えた
分、配線が増えたことになる。しかし、これは後に図14
で第10の実施例として示すようにレイアウトの工夫によ
り、全く問題にならないのである。 （第９の実施例） 図13（ａ）に、本発明の第９の実施例の論理回路を示
す。この回路の機能は、図10（ａ）及び図12（ａ）の回
路と全く同じであり、２入力X1,X2に対するSoft Hardwa
re Logic回路である。図12（ａ）の第８の実施例に比べ
ると0V及びVDDの入力ライン（それぞれ1204及び1205）
がなくなっており、入力はX1,X2用のライン、1302と130
3の２本だけである。即ち、それだけ構造が簡略化され
ている。 1301のνMOSインバータの設計値は以下通りである。 C11＝（1/7）（CTOT−C0） （54） C12＝（2/7）（CTOT−C0） （55） C2＝（2/7）（CTOT−C0） （56） C3＝（1/7）（CTOT−C0） （57） C4＝（1/7）（CTOT−C0） （58） である。その他の設計値は図10（ａ）の1001と同じであ
る。また、反転電圧可変インバータ1304〜1306は図13
（ｂ）に示した構造になっている。その設計パラメータ
については、C11,C12は1301と同じであり、それぞれ（5
4）及び（55）で与えられる。また、C2は C2＝（4/7）（CTOT−C0） （59） で与えられる。もちろん、反転電圧可変インバータは、
他の形式、即ち図10の（ｄ），（ｅ），（ｆ）等の構成
をとってもよいことは言うまでもない。この時、入力信
号（V1またはＺ）は、X1,X2の２入力となる。 1301のインバータのフローティングポテンシャル図
（FPD）を図13（ｃ）に示す。図10（ｃ）のFPDと比較す
ると、ベースラインの位置や、（X2,X1）の組み合わせ
に対応する横軸の位置が異なっている。このFPDは、（X
2,X1）が（0,0）あるいは（1,1）の時のみ１を出力する
回路、即ちXNOR回路を表現している。この機能を与える
ためには、Va＝Vb＝（3/4）VDD,Vc＝０とすればよく、
これは図10（ａ）の場合と全く同じである。即ち、図13
（ａ）の回路はVa,Vb,Vcの値として表３の値を用いれ
ば、図10（ａ）の回路と全く同様に２入力バイナリ・デ
ジタル信号に対するあらゆるブール関数を表現すること
ができるのである。 以上第８、第９の実施例に示したように、D/A変換器
を用いなくてもνMOS論理回路を簡単に構成できる。D/A
変換器を省略することによりさらに素子数が減少し且つ
高速化が可能となる。 （第10の実施例） 図14に、本発明の第10の実施例を示す。同図は図13
（ａ）の回路をCMOS構成でレイアウトしたパターンの一
例である。各部の記号は、図８（ｄ）で用いたものと同
じである。図８（ｄ）に含まれていない、第２層Al配線
及び、第１層及び第２層Al配線を互いに接続するスルー
ホールは直接図中に示してある。 フローティングゲート1401と各入力ゲート（Va,Vb,
Vc,X1,X2）の容量結合部はＮウェルとＰウェルの境界線
1402の近傍、即ちウェル境界部上のフィールド酸化膜上
に設けられている。 通常、ラッチアップ防止のため、トランジスタはウェ
ル境界線1402からは十分距離をとって形成されるためこ
の領域に容量結合部を設置すれば、チップ上に余分な面
積をとる必要がなく、高集積化に有利である。 また、X1,X2の信号は第２層ポリシリコンで直接フロ
ーティングゲートと容量結合により伝達されるが、これ
はもっと抵抗の低いシリサイドを用いてもよい。あるい
は、第２層Al配線を平行に走らせ、所々でコンタクトを
とり、実効的に抵抗を下げる等の対策が高速化には有効
である。 本発明の第8,9,10の実施例では、入力段のD/Aコンバ
ータを省略したために、入力信号を伝えるのに従来１信
号線ものがX1,X22本の信号線が必要となっている。しか
し、図14のレイアウトより明らかなように、X1,X2の信
号線は全デバイス上を平行に走るのみであり交差しな
い。従って、レイアウトパターンが複雑化するなどの問
題が全く発生しない。即ち、入力段のD/Aコンバータを
省略した論理回路はスピードの点でも、また、高集積化
の点でも優れていることが分かる。 （第11の実施例） 図10（ｆ）の様な反転電圧可変インバータを用いた、
図10（ａ）の回路、及び本発明の第8,9,10の実施例の回
路は、図10（ｇ）の様な記号でその機能を表現すること
ができる。即ち、２値の入力信号 に対し論理演算を行い１あるいは０の演算結果 を出力する。どのような演算を行なうかは、制御信号 によって決定されるのである。 図10（ｇ）の回路を１つのビルディングブロックとし
て複数個組合わせたSoft hardware logic回路を図15
（ａ）に示す。これは本発明第11の実施例を示すブロッ
クダイヤグラムである。 1501a,1501b,1501eは２ビット入力のSoft hardware回
路であり、本発明の第７の実施例で示した構成を有する
回路である。1051c,1501dは３ビット入力のSoft hardwa
reであり、例えば本発明の第９の実施例で説明するよう
な回路を用いればよい。 各ブロックにはコントロール信号のバスライン1502よ
り1,0の信号が送られ、それぞれの回路の機能を規定し
ている。これらのデータは例えばメモリ回路より各ブロ
ックに転送され、例えば図10（ｆ）のような回路でフリ
ップ・フロップ1020a〜1020cにラッチされるようにして
ある。即ち、各ブロックにラッチされる信号を適宜変更
することにより、図15（ａ）の回路はその機能を、変幻
自在に変えることができるのである。 同図（ｂ），（ｃ）はこのような例を２つ示したもの
である。即ち、本発明を用いた論理LSIは、概念的には
同図（ｄ）のようになる。同一のハードウェアを有した
回路でありながら、外からの命令により任意にその演算
機能を、あたかもハードウェアをつくりかえたかのよう
に変更できるのである。それは、論理回路構成の全く新
しい概念であり、新しいコンピュータのアーキテクチャ
の構築を可能にする重大な発明である。今後の論理回路
の発展に与える影響の大きさにははかりしれないものが
ある。 （第12の実施例） 図16は、本発明の第12の実施例を示す回路図であり、
３ビットの２進信号入力X1,X2,X3に対し、すべての論理
演算を実行することのできる回路である。回路構成は、
図10（ａ）の第７の実施例と同様の構成となっており、
７入力のνMOSゲート1601、６個の反転電圧可変のイン
バータ（1602〜1607）及び３ビットのD/A変換器1608で
主要部分が構成されている。1609は、出力波形整形のた
めのインバータである。 本回路のCMOS構成νMOSインバータゲート1601は、例
えば以下のように設計されている。 C1＝（1/2）（CTOT−C0） …（60） C2＝C3＝（1/8）（CTOT−C0） …（61） C4＝C5＝C6＝C7＝（1/16）（CTOT−C0） …（62） VTn ＊＋VTp ＊＝−（C0/CTOT）VDD …（63） βＲ＝１ 図11で説明したのと同様のFPD解析を行った結果、レ
ベル２の信号入力が２個、レベル１の信号入力が４個で
すべての機能が実現できることが分った。 これらの信号のON,OFFを制御するのが、インバータ16
02〜1607であり、各インバータの反転電圧はVa,Vb,…Vf
等の入力電圧により式（37）に従って制御される。これ
らのインバータは、例えば、図10（ｂ）の回路をそのま
ま用いればよい。 この場合、Va,Vb,Vc,…Vfの値を（VDD/8）×ｎ（n:整
数、０〜８）のいづれかの値に設定することにより256
すべての関数形を表せるのである。ここでは詳しい値の
表はのせないが図11で説明した、FPDの手法を用いて簡
単に求めることができる。 この回路の応用は、単にSoft−hardware logicとして
用いるばかりではなく、固定機能の回路としても用いら
れる。このときVa〜Vf等の端子に与える電圧は、例えば
抵抗分割で発生させた電位を個々に与えてやればよい。
直流電位を与えるだけであり、入力インピーダンスは無
限大（∞）だから十分大きな抵抗を用いることで消費電
力は十分小さな値に抑えることができる。こうすればす
べて同じパターンのくり返しで回路を構成し、Va〜Vf等
の端子電圧を決定するパターンのみを必要に応じてパタ
ーン変更してやればよいので、回路パタン設計が非常に
簡単になる。 計算機を用いたパターン設計（CAD）を系統的に且つ
簡単に行なうことができる。Va〜Vfの電位の決定に抵抗
分割を用いると、やはり全体として電力の消費が増加す
る。これを防ぐには、1602〜1607のインバータとして、
例えば、図10（ｄ），（ｅ）等の回路を用い、必要に応
じてa1,a2,a3,a4等をVDDあるいはVSSに接続してやれば
よい。このように結線だけで論理回路の設計が行えるの
である。ゲートアレイに応用すると、各単位素子で高度
な論理機能が選べるので、設計が容易になるだけでな
く、機能の集積度も格段に向上させることができる。あ
るいは、図６（ｂ）の様なインバータを用いてもよい。
V1端子から満た反転電圧V1は、 VI＝VDD−（（C2'/C1）n1＋（C2"/C1）n2） と表される。 C1＝C2'＋C2" だから、例えば、 n1＝VDD,n2＝０ とすれば、 VI＝VDD−（C2'/C1）n1 …（64） となり、C2'の値を変更することで、VIの値を所定の値
に設定できる。これは、例えば図８（ｃ）のようなレイ
アウトでコントロールゲート電極821,822とフローティ
ングゲート電極823とのオーバーラップ面積を、変化さ
せることで実現できる。つまりパタン設計のみでインバ
ータの反転電圧やトランジスタの閾値を自在に設定でき
るのである。 従来の図37（ｂ）のような回路では、イオン注入のド
ーズ量を１つ１つのトランジスタに対し打ち分けること
により閾値を調整する必要があったが、本発明の素子で
は、パターン設計のみで対応できるのでプロセスが複雑
になったり、プロセスの製造マージンがなくなり歩留り
が低下するなどの問題がすべて解決されることになる。 すなわち本発明は、Soft hardware logicを簡単に実
現できるという画期的な特徴に加え、固定機能を有する
回路も簡単なプロセスで実現でき、しかも回路設計の自
動化が非常に簡単に行える等々の数々の優れた特徴を有
しているのである。 さらに図16の回路は、Ｚを入力信号と考えればこれは
図37（ａ）に示したような、２値多重しきい論理素子で
あり、この多値論理回路の基本となる素子も簡単に実現
できることが分る。 （第13の実施例） なお、図16の回路は入力段にD/Aコンバータ1608を設
けた構造となっているが、これは省略してもよい。即
ち、例えば本発明の第９の実施例（図13（ａ））のよう
に、Ｚの信号線１本にかわり、３本の信号線X1,X2,X3を
νMOSインバータ1601と共に、反転電圧可変のインバー
タ1602〜1607）に入力してやればよい。このような回路
の一例を図17（ａ）に示す。これは本発明の第13の実施
例である。 1701は９入力のνMOSインバータ、1702〜1707は、反
転電圧可変のインバータである。1701の設計は、 C11＝（1/15）（CTOT−C0） （65） C12＝（2/15）（CTOT−C0） （66） C13＝（4/15）（CTOT−C0） （67） C2＝C3＝（2/15）（CTOT−C0） （68） C4＝C5＝C6＝C7＝（1/15）（CTOT−C0） （69） ここで、C0＝C0 n＋C0 pである。 また、反転電圧可変インバータの構成例を図17（ｂ）
に示す。ここで、C11,C12,C13は式（65），（66），（6
7）で与えられる。また、 C2＝（8/15）（CTOT−C0） である。もちろん、反転電圧可変インバータは、もっと
別の形式でもよいことは言うまでもない、即ち、図10の
（ｄ），（ｅ），（ｆ）等の構成を用いてもよい。この
場合、入力信号（V1またはＺ）が、３入力となることは
言うまでもない。 なお、第13の実施例では、第９の実施例と同様の回路
について述べたため、入力信号線は３本となった。これ
は、第８の実施例で説明したような回路、即ちX1,X2,X3
以外にアース線とVDDにつながるラインをもった回路と
してもよいことは言うまでもない。 本実施例では、入力段のD/Aコンバータを省略したた
めに、入力信号を伝えるのに従来１信号線のものがX1,X
2、X33本の信号線が必要となっている。しかし、図14と
同様にレイアウトすることにより、X1,X2、X3の信号線
は全デバイス上を平行に走るのみであり交差したりしな
いため、レイアウトパターンが複雑化するなどの問題は
全く発生しない。即ち、入力段のD/Aコンバータを省略
した論理回路はスピードの点でも、また、高集積化の点
でも優れていることが分かる。 以上、第8,9,10,13の実施例では、可変閾値インバー
タを有するSoft Hardware Logic回路に関してのみD/A変
換器を省略する方法について述べたが、これに限る必要
はない。固定論理機能をもったνMOS論理回路にも全て
適用できることは言うまでもない。 （第14の実施例） これまでの実施例では、すべて入力信号に重みをつけて
νMOSに入力していた。例えば、第10図（ａ）の回路で
は、C1＝（1/4）CTOT,C2＝（1/2）CTOTとなっており、X
1,X2にそれぞれ1:2の重みがつけられていた。しかしこ
れは、例えばC1＝C2として２つの信号にかける重みを同
じとしてもよい。C1＝C2とした本発明の第14の実施例を
図18（ａ）に示す。入力段のD/A変換器1801に関して
は、設計は以下のようになっている。 C1＝C2＝（1/3）CTOT ……（70） C3＋C0 n＋C0 p＝（1/3）CTOT ……（71） VTp ＊＋VTn ＊＝−（1/3）VDD ……（72） βＲ＝１ ……（73） mo＝０ ……（74） （70）〜（74）式を（27）式に代入すると、D/A変換器
の出力Ｚは、 Ｚ＝VDD（（1/3）X1＋（1/3）X2）＋VDD/6……（75） で与えられる。またνMOSインバータ1802の設計は、 C1＝（1/2）（CTOT−C0） ……（76） C2＝（1/3）（CTOT−C0） ……（77） C3＝（1/6）（CTOT−C0） ……（78） であり、その他の設計パラメタは図10（ａ）のνMOSイ
ンバータ1001と同じである。1803,1804は反転電圧可変
インバータであり、その構成は、例えば図10（ｂ），
（ｄ），（ｅ）のようなものを用いればよい。これらの
反転電圧可変インバータとして、例えば10図（ｂ）のよ
うな、２入力ゲートのνMOSインバータを用い、その制
御信号入力端子Va,Vbにそれぞれ（2/3）VDD,0を印加し
たとすると、インバータ1803,1804の閾値は、（38）式
（39）式よりそれぞれ（1/3）VDD,VDDとなる。従って、
νMOSインバータ1802のフローティングゲートポテシシ
ャルの変化は、図18（ｂ）に示したFPDの如くになる。
このときこの回路は、X1,X2が両方ともに「０」，もし
くは「１」のときのみＹ＝１を出力する回路、即ち、XN
OR回路となっている。Va,Vbの値を変化させれば、X1、X
2に関するその他の関数を表するSoft Hardware論理回路
として機能することは言うまでもない。 但し、X1、X2に関しては重みが同じであるため、X1、
X2の入れ換えに対して変化しない関数、即ちX1、X2に関
し対称的な関数のみが実現可能である。表２でいれば
f0,f1,f6,f7,f8,f9,f14,f15の関数がこれにあたる。実
際につかう論理関数としてはこれら対象関数がほとんど
であり、本発明の第14の実施例の回路を用いても、図15
に示したような新しいアーキテクチャの論理回路を構成
できることは言うまでもない。 図18（ａ）の回路は、図10（ａ）の回路にくらべ反転
電圧可変インバータの数が１つ少く、それだけ簡略化さ
れている。また、図10（ｃ）と図18（ｂ）のFPDを比較
すれば明らかなように、区別すべき信号レベルが前者で
は４レベルであるのに対し後者では３レベルである。そ
れだけ後者の方がノイズマージンを大きくできるという
特徴がある。 （第15の実施例） 図19は本発明の第15の実施例を表す回路図である。 本実施例は、第14の実施例（図18（ａ））と同じ機能
をもった回路であるが、入力段のD/A変換器が省略され
ている。即ち,2つの入力X1,X2は、νMOSインバータ1901
の入力ゲート1902,1903に直接入力されている。νMOSイ
ンバータ1901の容量結合係数は、 C11＝C12＝（1/5）（CTOT−C0） ……（79） C2＝（2/5）（CTOT−C0） ……（80） C3＝（1/5）（CTOT−C0） ……（81） となっている。また、反転電圧可変インバータ1904,190
5は、例えば図19（ｂ）の様な構成をとればよい。図19
（ｂ）において、 C12＝C11＝（1/5）（CTOT−C0） C2＝（3/5）（CTOT−C0） である。可変閾値インバータの制御信号入力端子Va,Vb
に、例えばそれぞれ、（2/3）VDD,0を入力してやると、
νMOSインバータ1901のFPDは、図19（ｃ）の様になる。
このときこの回路は、X1、X2が両方ともに「０」もしく
は「１」のときのみＹ＝１を出力する回路、即ちXNOR回
路となっている。Va,Vbの値を変化させるだけでX1,X2の
２入力に対するすべての対象関数を表現できるSoft Har
dware Logic回路となっている。 図19（ａ）の回路は、図18（ａ）の回路にくらべ入力
段のD/A変換器を省略した分，素子数が少くなり、且つ
動作速度もはやくなっている。 第14,第15の実施例では２入力の対称関数を表現するS
oft Hardware Logic回路について述べたが、もっと入力
数を多くしても良いことは言うまでもない。この時、各
信号の入力されるゲートはすべて、容量結合係数を等し
くとればよい。 （第16の実施例） ３入力の変数に対する対称形論理関数（固定論理関
数）の一例として、いわゆるFull Adder回路の構成につ
いて述べる。図20（ａ）は、本発明の第16の実施例であ
り、μMOSを用いて構成したFull Adder回路を示してい
る。 A,Bの２つのバイナリデジタル信号とケタ上げ信号Ｃ
の加算を行い、和（SUM）とケタ上げ（CARRY）を計算し
出力する回路である。SUMは、A,B,Cのうち１の数が奇数
なら１を出力し、偶数ならば０を出力する。またCARRY
は、A,B,Cのうち１の数が２以上なら１を出力し、１以
下なら０を出力する。各νMOSインバータ2001,2002の容
量結合係数は図中に示してある。また、2001,2002のイ
ンバータのFPDをそれぞれ図20（ｂ），（ｃ）に示す。 本実施例は、入力段のD/A変換器をもたない構成を示
したが、もちろん図18（ａ）と同様、D/A変換器を用い
てもかまわない。 （第17の実施例） 図21（ａ）は、本発明の第17の実施例を示す回路図で
あり、図20（ａ）と同じFull Adder回路である。νMOS
インバータ2101,2102の容量結合係数の値は、図中に示
してあり、それぞれのFPDを図21（ｂ），（ｃ）に示し
てある。第17の実施例と第16の実施例の違いは、第16の
実施例ではVDD,VSS（0Volt）の固定バイアスの入力200
3,2004が設けられていたのに対し、第17の実施例ではこ
れらが省略されている。その結果FPDにおけるベースラ
インの傾きは実施例16よりも実施例17の方が大きくなっ
ている。このベースラインの傾きは、データ入力の変化
に応じてφＦが変化するその変化の大きさを表するた
め、大きければ大きい程ノイズマージンが大きくなる。
従って第17の実施例は第16の実施例にくらべノイズマー
ジンを大きくとることができるという特徴をもってい
る。 例えば図10（ａ）のSoft Hardware Logic回路はVa,
Vb,Vcの値を変化させることで、16種類の機能を実行で
きる回路である。Va,Vb,Vcは各々、0,（1/4）VDD,（1/
2）VDD,（3/4）VDD,VDDの５種類の値を選択できるの
で、Va,Vb,Vcの組合せは、全部で53＝125通りである。
つまり機能とVa,Vb,Vcの組合せは、表３の関係に限られ
ることはなく、様々な他の組合せでも同じ機能を実施す
ることができる。つまり上記回路は、関数の表現に関し
冗長度をもった回路である。この冗長度は重要である。
つまりVa,Vb,Vcをデータの集合と考えたとき、様々な集
合に対し、同じ機能を有する論理機能を対応させること
ができ、集合論理演算に用いることができる。 （第18の実施例） しかし、全く冗長度を持たない回路が必要となる場合
もある。この様な回路の一例が本発明の第18の実施例で
あり、図22（ａ）にその回路図を示した。構成は図10
（ａ）と同様であり、2201は入力段のD/A変換器、2202
はνMOSインバータである。2203〜2206は反転電圧可変
インバータであり、Va,Vb,Vc,Vdは制御信号の入力端子
である。同図には、反転電圧可変インバータの具体的な
構成も書いてある。図に1/2,1/4,1/8等の分数が示して
あるのは、各入力ゲートとフローティングゲート間の容
量結合係数であり、それぞれ、1/2（CTOT−C0），（1/
4）（CTOT−C0），（1/8）（CTOT−C0）等を意味してい
る。 本回路では、VA,Vb,Vc,Vdは、０または（VDD）の２値
信号が入力される。νMOSインバータ2202のFPDをVa＝Vb
＝Vc＝Vd＝１（VDD）の場合について示したのが図22
（ｂ）である。出力はすべての入力の組合せに対して０
となる。Va,Vb,Vc,Vdのその他の組合せに対するFPD及び
出力の一例を図22（ｂ），（ｃ），（ｄ），（ｅ）に示
した。Va,Vb,Vc,Vdに入力した信号の反転信号が（X2,
X1）＝（0,0），（0,1），（1,0），（1,1）に対応して
出力されていることが分る。出力パターンを直接Va〜Vd
によって指定して、関数形を決めることができるため、
関数の決定が容易に行えることが大きな特徴である。 尚、出力段に設けたインバータ2207を省略するか、あ
るいは、もう一段追加してやれば、出力は、Va,Vb,Vc,V
dに与えたデータを（X2,X1）の組合せに対し順次出力す
る回路となる。これはいわゆる４つの値から１つの値を
選び出すマルチプレクサと呼ばれる回路である。従来の
４対１のマルチプレクサは、少くとも66個のトランジス
タを必要としたのが、たった12個でできることになる
（出力段のインバータをとりのぞいた場合）。 さらに入力段のD/A変換器を省略し、本発明の第8,9の
実施例と同様な構成をとった場合には、さらに２ケ減っ
て10コで構成できることになる。 （第19の実施例） 本発明の第19の実施例を図23（ａ）に示す。本実施例
の回路は、アナログ信号入力Vaを、３ビットのデジタル
信号A0,A1,A2に変換する、いわゆるA/D変換回路をνMOS
トランジスタを用いて実現したものである。VaとA0,A1,
A2の関係は、それぞれ同図（ｂ），（ｃ），（ｄ）に示
した様になっている。 本回路は、２組のνMOSゲート2301,2302と、それぞれ
反転電圧の異る３つのインバータ2303a,2303b,2303cで
主要部分が構成されている。これら３つのインバータの
反転電圧は、図中に示してあるように、それぞれ（3/
4）VDD,（1/2）VDD,（1/4）VDDに設定されており、入力
信号の大きさを判断するコンパレータの働きをしてい
る。2304a,2304b,2304cは通常のインバータであり、出
力波形を整形する目的で設けてあるこれは多段に設けて
もよいし、あるいはとり除いてもよい。従来例で作製し
た同じく３ビットのA/D変換器（図38）と比較すると格
段に簡略化されていることが分る。 表４は、３ビットのA/Dコンバータに関し図38に示し
た従来のフラッシュA/Dコンバータと本発明によるνMOS
A/Dコンバータの比較を行ったものである。まずコンパ
レータの数は半分以下に減少している。それにレジスタ
ーや複雑なデコーダ回路（組合せ論理回路）が不要なた
め、トータルのゲート数は、従来技術の99個に対し、た
ったの８個と、激減しているのがわかる。 同じく表４は４ビットの場合について、比較したもの
であるが、従来技術との差は歴然である。 図23の回路の設計について述べる。Ｎ−νMOS,P−νM
OS等の構成については、例えば第4,第7,第12の実施例と
同様にしておけばよい。νMOSゲート2301においては、
例えば C1＝（4/7）（CTOT−C0） ……（82） C2＝C3＝C4＝（1/7）（CTOT−C0） ……（83） のように設計する。またνMOSゲート2302に関しては、 C1＝（2/3）（CTOT−C0） ……（84） C2＝（1/3）（CTOT−C0） ……（85） のように設計する。これにより所望の特性が得られるこ
とは、図23（ｅ）（ｆ）に示した、それぞれνMOSゲー
ト2301、2302のFPDをみれば自明である。 ここでφF1、φF2はそれぞれフローティングゲート23
05,2306の電位である。 同図（ｅ），（ｆ）のFPDは、これまで用いてきたFPD
（例えば図３（ａ），（ｂ）や図４（ｂ）等）と少し異
っている。それはベースライン2307,2308自身が閾値ラ
イン2309より一部上に出ていることで、このことによ
り、自分自身でも「１」の信号を発生している。 この様に設計した場合、νMOSの制御ゲートの構造は
最も簡単となる。 （第20の実施例） 図24（ａ）は、本発明の第20の実施例を示す回路図で
あり、やはり３ビットのA/Dコンバータを表している。
これは、従来のνMOS論理回路の設計と同様のFPDを用い
て設計した例であり、νMOSゲート2401、2402のFPDをそ
れぞれ同図（ｂ），（ｃ）に示した。このFPDの解析よ
り、インバータ2403a,2403b,2403cの反転電圧をそれぞ
れ（1/4）VDD,（1/2）VDD,（3/4）VDDと定めたのであ
る。 また容量結合係数は、νMOSゲート2401では， C1＝（1/2）（CTOT−C0） C2＝C3＝C4＝（1/8）（CTOT−C0） C5＝C6＝（1/16）（CTOT−C0）、 νMOSゲート2402では、 C1＝（1/2）（CTOT−C0） C2＝（1/4）（CTOT−C0） C3＝C4＝（1/8）（CTOT−C0） と設計してある。この設計法では、νMOSの制御ゲート
の数が第19の実施例にくらべて多くなり、例えば制御ゲ
ート、2406a,2406bはVDDに、2407a,2407bはアースにそ
れぞれつながっている。 どちらの設計を用いても大きな差のないことは容易に
分る。 図23（ａ），図24（Ａ）において、コンパレータの働
きをするインバータ2303a〜c,2403a〜ｃは通常のCMOSイ
ンバータで構成してもよい。しかしこの場合は、それぞ
れの反転電圧を制御するために各々のトランジスタに個
別にイオン注入を行って、閾値の調整をしなくてはなら
ない。 しかしこれらのインバータとして、例えば、図10
（ｂ）の様な回路を用いれば、Vmの値によってその反転
電圧をコントロールできる。Vmの値は、例えば、抵抗分
割等によってチップ内で直接与えてもよく、抵抗素子の
パターン設計によって任意の値を設定することができ
る。あるいは、図10（ｄ），（ｅ），図６（ｂ）等の回
路を用いれば、直流電流を流すことなくもっと簡単にパ
ターン設計によって反転電圧を任意の値に設定すること
ができる。いずれの方法を用いてもよいことは言うまで
もない。 次に多値論理と２値論理の変換について述べる。これ
らは次の４つの場合が存在する。 （ｉ）複数の２値変数（X0,X1,X2…Xn）を １個の多値変数に変換する。 （ii）複数の２値変数（X0、X1…Xn）を 複数の多値変数（T0,T1…Tm）に変換する。 （iii）１個の多値変数を複数の２値変数（X0、…Xn）
に変換する。 （iv）複数の多値変数（T0,T1…Tm）を 複数の２値変数（X0,…Xn）に変換する。 いづれの変換も、本発明により簡単に実現することがで
きる。 （第21の実施例） 図25（ａ）は、上記（ｉ）を実行するための本発明の
第21の実施例をブロックダイヤグラムで示したものであ
り、２ビットの２値信号X0,X1を、１個の４値信号T0に
変換する回路である。 2501は、D/A変換回路であり、例えば同図（ｂ）のよ
うな回路を用いればよい。フローティングゲート2502の
電位φＦは、 φＦ＝（C1/CTOT）X1＋（C2/CTOT）X0＋（C3/CTOT）Vm＋（C0/CTOT）V0 であり、ここで基板電位V0は0Vと仮定する。 Vm＝０として、C1/CTOT＝1/2,C2/CTOT＝1/4とし、VI
＊（フローティングゲートからみたインバータの反転電
圧）＝０とすると、 Ｔ＝（2/4）X1＋（1/4）X0となりＴと（X1,X0）は、
図25（ｃ）のような関係となる。Ｔ＝３に相当する値が
（3/4）VDDとなって、電源電圧まで達していない。 もしＴ＝３としてVDDの出る、図25（ｄ）の様な特性
を得たいならば、例えば同図（ｂ）の変換器並びに入力
信号のインバータの電源電圧を（4/3）VDDとしてやれば
よい（図25（ｅ）参照）あるいは、25図（ｂ）の回路に
おいてVmのゲートを取り除き、 C1,C2》C0とすればよい。こうすれば電源電圧はVDDの
ままでよい。 （第22の実施例） 図26は、（ii）を実現する一例である、本発明の第22
実施例を示すブロックダイヤグラムである。３ビットの
２値信号X2,X1,X0に対し２つの３値変数T1,T0を出力す
る回路であり、D/A変換器2601でアナログ信号Ｚに変換
した後、T1（2602）,T0（2603）等の回路を通してT1,T0
を出力している。これらの信号の関係を表６にまとめ
る。D/A変換器は例えば図８（ａ）や図25（ｂ）のよう
なものを３ビット入力にして用いればよい。T1,T0の入
出力特性を図26（ｂ）に示す。 T1を実現するには例えば同図（ｃ）のような構成をと
ればよく、最終段に用いた回路2604はやはり図８
（ａ），図25（ｂ）のような逆CMOS転送増幅回路を用い
ればよい。 図26（ｃ）のL1,L2とＺの関係は、同図（ｄ）に示し
てある。逆CMOS転送増幅回路2604の出力T1はT1＝L1＋L2
となり同図（ｂ）のT1の特性が得られる。 ただし、この場合C1＝C2とする。 同図（ｅ）はT0を出力するための回路で、L32605,L42
606のサブブロックからできている。 2607は2604と同じ逆CMOS転送増幅回路である。L3,L4
の入出力特性を示したのが同図（ｆ）であり、このよう
な回路は、例えば、本発明の第７の実施例である図10
（ａ）のような回路において、D/Aコンバータ1005を除
いた回路を用いて簡単に実現できる。 （iii）を実現するには、多量信号を例えば、本発明
の第19及び第20の実施例のようなA/D変換回路に入力す
ればよい。 （第23の実施例） （iv）を実現するための本発明の第23の実施例を示す
ブロックダイアグラムを図27（ａ）に示す２つの３値信
号T0,T1をまず多値／アナログ変換回路2701を通し、ア
ナログ信号Ｚに変換したのち、A/D変換器2702で３ビッ
トの２進数に変換する回路である。 2702は、例えば本発明の第19及び第20の実施例のよう
な回路を用いる。2701を実現した一例を同図（ｂ）に示
す。例えばC1＝（2/3）CTOT,C2＝（2/9）CTOT,Vm＝０と
すると、Ｚは、Ｚ＝（6/9）T1＋（2/9）T0となり、T0,T
1の電圧値、０、（1/3）VDD,（2/3）VDD,VDDをそれぞれ
T0、T1の0,1,2,3に対応させると、Ｚ＝（2/9）VDD（3T1
＋T0）となり、２個の３値信号をアナログ量に変換でき
ることが分かる。 以上のべたように、本発明によれば、多値と２値の変
換が自在にできるのである。さらに多値と多値どうしの
変換も同時に行えることは言うまでもない。 （第24の実施例） 図28（ａ）は本発明の第24の実施例を示す回路図であ
り、この回路はアナログ信号入力ｘに対し、例えば同図
（ｂ）に示したような多値多重しきい関数を発生する回
路である。2801,2802はνMOSゲートであり2805はD/Aコ
ンバータである。容量結合係数の設計値はすべて図面に
記した通りである。2803,2804はインバータであり、そ
れぞれ反転電圧の値が図に記入してある。2801,2802に
関してはβＲ＝1,VTN ＊＋VTP ＊＝−（C0/CTOT）VDDであ
り、これまでの本発明の実施例と同じである。 2805のD/Aコンバータに関しては、βＲ＝1,VTn ＊＋V
Tp ＊＝０に設定されている。 こうすれば、 ｙ＝（2y1＋y0）/4 ……（86） となる。 次に本回路の設計手順について述べる。図28（ｂ）の
関数を表にしたのが表７である。 ｘの各範囲に応じてｙは０〜３の値をとる。このｙの
値を２ビット２値数y1,y0表現した結果がやはり同表に
示してある。ｘの関数としてy1,及びy0を出力する回路
のFPDをそれぞれ図28（ｃ）、（ｄ）に示す。このFPDよ
り図28（ａ）が設計されるのである。表７のy1,y0の値
を（86）式に代入すれば同図（ｂ）の特性が得られる。 本発明の第24の実施例は、多値多重しきい論理を表現
する回路であり、多値論理回路で最も強力な演算機能を
もつ回路である。同様の手法により、いかなる関数形で
も表現できることは明らかである。また、インバータ28
03,2804の反転電圧を可変とすることで、ハードウェア
をかえないで関数形をかえることももちろん可能であ
る。以上にように本発明は、多値論理回路の構成にも極
めて有効に利用できることができ、これらの発明により
はじめて多値論理回路が実用化されるのである。 （第25の実施例） またνMOSを用いれば多値のデータをそのまま記憶す
る、多値フリップ・フロップを構成することができる。
その一例を図29（ａ）に示した。これは本発明の第25の
実施例である。 同回路を構成するνMOSインバータ2901,インバータ29
03a,2903b,2903c及び2904は、それぞれ図23に示したA/D
コンバータの（2301,2303a,2303b,2303c,2304a）と同じ
回路である。異なるのは出力信号Ｙが結線2902によって
入力側（Va）にフィードバックされていることである。 ここでフィードバックされている信号Ｙは、Ｎチャネ
ルνMOS2905及びＰチャネルνMOS2906のドレイン2907の
電位が、インバータ2904を通して出力された信号であ
り、Ｎ−νMOS及びＰ−νMOSのドレイン電圧によって一
意的に決定される信号である。VaとＹの関係を図29
（ｂ）に特性2908として示す。これは図23（ｂ）と同じ
特性である。図29（ａ）の回路ではＹ＝Vaとなるように
フィードバックがかけられているので、ＹとVaの関係は
直接2909上になくてはならない。即ち特性2908と2909の
交点2910〜2918がＹとVaのとり得る値を示している。 しかるに交点2911,2913,2915,2917は不安定であり回
路がこれらの点に相当する状態に安定に存在することは
ない。回路が安定な状態がとれるのは、2910,2912,291
4,2916,2918等の交点のいづれかである。 つまりこの回路は、Vaが０、（1/4）VDD,（1/2）VDD,
（3/4）VDD,VDDの５値を記憶できる回路となっている。
このようにして５値を記憶するフリップフロップを構成
することができる。 （第26の実施例） 図30（ａ）に本発明の第26の実施例を示す回路図を示
す。第25の実施例とのちがいは、出力後のインバータ29
04が図30（ａ）では省略されているだけであり、その他
はすべて同じである。従って各部の番号は図29と同じ符
号がつけてある。ＹとVaの関係を示したのが図30（ｂ）
の特性3001,3002でありこれらの交点が回路のとり得る
状態を表している。安定点は交点3003,3004,3005,3006
であり、この回路は、（1/8）VDD,（3/8）VDD,（5/8）V
DD,（7/8）VDDの４値を記憶できる多値フリップフロッ
プである。 以上のようにνMOSインバータの出力をνMOSの入力側
にフィードバックすることにより状態を記憶する機能が
実現できる。 このフィードバックは第26の実施例のように直接フィ
ードバックしてもよいし、あるいは第25の実施例のよう
に一段インバータを介してフィードバックしてもよい。
またνMOSインバータ等を介してフィードバックしても
よいことは言うまでもない。同様の構成で２値のフリッ
プフロップ、RSプリップフロップ、JKプリップフロッ
プ、単安定マルチバイブレータ、双安定マルチバイブレ
ータ等のバイナリデジタル回路が構成できることは明ら
かでありここではその詳細な回路図は省略する。 また、νMOSの構成方法であるが、図７、図８
（ｃ）、図14等では、フローティングゲートを第一層の
多結晶シリコン層705で形成し、入力ゲートをその上に
絶縁層708を介して設けた第２層目の各結晶シリコン層
で形成していた。これは例えば、図31（ａ）に示したよ
うに逆にしてもよい。即ち入力ゲートを第一層の多結晶
シリコン配線層3101a,3101b,3101cで形成し、その上に
第２層の多結晶シリコン層3102でフローティングゲート
を形成してもよい。3103はＮチャネルνMOSでありチャ
ネル幅方向に切断した断面を示している。このような構
成をとれば、フローティングゲートとシリコン3104間
の、フィールド酸化膜3105を介した容量結合を小さくす
ることができる。即ち、それだけC0の値を小さくできγ
を大きくとれるのである。つまりノイズマージンが大き
くできる。また入力ゲートは、図31（ｂ）に示したよう
に、N+拡散層3106,3107,3108を用いて行ってもよい。一
層の多結晶シリコンでデバイスをつくることができ工程
が簡略化できる。尚この場合は、Ｐ基板内に設けたN+拡
散層の場合を示したが、Ｎウエル内のP+拡散層を用いて
もよいことはいうまでもない。 多結晶シリコン以外の材料、例えばシリサイドやメタ
ルを用いてもよいことは本発明のすべての実施例につい
ていえることである。 （第27,28,29の実施例） 図32（ａ），（ｂ），（ｃ）は、それぞれ本発明の第
27,第28,第29の実施例を示す回路図である。機能は、本
発明第９の実施例（第13図（ａ））と同様の機能を有す
る回路であるが、設計の詳細については、省略する。 図32（ａ）において3201はνMOSインバータ、3202,32
03はバイナリデジタル信号X1,X2の入力信号線、3204,32
05,3206はνMOSで構成した反転電圧可変インバータであ
る。第９の実施例と異なるのは、通常のインバータ3207
が２段、追加して設けられている点である。通常のイン
バータとは、０と１の信号を反転するインバータであり
その閾値は通常０〜VDDの間の適当な値に設定される。
このように通常のインバータ3204〜3206の出力波形を整
形し、ノイズマージンを大きくできる効果がある。 ノイズマージン向上のための通常インバータの追加
は、例えば図32（ｂ）のように行ってもよい。即ち、反
転電圧可変インバータの後に通常インバータ3208を一段
だけ挿入し、もう一段のインバータ3209を入力の前にも
ってくるのである。即ち、入力信号X1,X2を反転した信
号 1,２ として加える。この様にしても同様の効果が得られる。 また、例えば同図（ｃ）のようにしてもよい。即ち、
一段のインバータ3210を通した信号を入力X1,X2とし
て、νMOSインバータ3201に入力する。そしてインバー
タ3210を通す前の値を反転電圧可変インバータ3204〜32
06及び通常のインバータ3211を通してからνMOSインバ
ータ3201に入力してやるのである。X1,X2の信号を実効
的に３段のインバータを通した信号がνMOSインバータ
に入力される。ここで述べたようなインバータの追加
は、本発明のその他のすべての実施例おいても適宜行っ
てもよいことは言うまでもない。いづれもノイズマージ
ンを向上させる効果がある。 （第30の実施例） 図33（ａ）に本発明の第30の実施例を示す。 3301は２入力のνMOSインバータであり、本発明の回
路の一部を代表させて示してある。そのフローティング
ガート3302は、Ｎ−MOSトランジスタ3303を介してアー
ス電位に接続されている。φは制御信号であり、回路が
論理演算をおこなっているときは０であり、フローティ
ングゲート3302をアースから切り離し、電位的フローテ
ィングの状態に保っている。従って、φ＝０の場合の回
路動作は、すべて他の実施例と同じである。回路が演算
を行っていないとき、必要に応じてφ＝VDDとなる。こ
のときフローティングゲートはアースと接続され、φＦ
＝０となる。すなわち、フローティングゲート内の電荷
がすべて流し出されるのである。通常このようなトラン
ジスタによるフローティングゲート中の電荷の放電は不
要である。なぜなら、通常、フローティングゲートは完
全に絶縁されており、一切の電荷の出入りがないからで
ある。しかし、ホットエレクトロン注入等の現象によ
り、わずかでも電荷の増減が生じればνMOSインバータ
の反転電圧が時間とともに変化し、回路の誤動作につな
がる。このような場合は、放電が必要となる。例えば、
νMOSを高電圧動作をさせたり、高速動作用にショート
チャネルのνMOSトランジスタを大電流駆動させたりす
る場合に電荷の注入が起こりやすい。このような場合に
には、本実施例のように、制御信号φを用い、必要に応
じて電荷を逃がしてやればよい。 また、φをシステムのクロックと連動させ、各演算サ
イクルの終了毎にφをVDDとしてフローティングゲート
電位φＦを毎回０としてもよい。そうすれば、各νMOS
インバータはすべてOFF状態となり、貫通電流が流れ続
けることが防止でき消費電力の低減が図れるという効果
もある。νMOSはφＦが０からVDDの間のさまざまな電位
をとるため、回路設計の方式によっては貫通電流が流れ
続ける場合がある。本実施例は、このような場合にも極
めて有効である。 （第31の実施例） 図33（ｂ）は本発明の第31の実施例であり、この回路
ではフローティングゲート3305はＮ−MOS3306を介して
信号入力Viにつながっている。制御信号φがVDDとなっ
たとき、フローティングゲート電位φＦはViに固定され
る。論理演算はφ＝０として、フローティングゲートを
電位的にフローティング状態にして行うが、Viの値によ
りνMOSインバータの反転電圧が変えられるため、必要
に応じて回路動作を変更できる。ソフトハードウェア回
路にも応用でき、νMOSの新しい応用が開拓できる。な
お、Viの値は、例えば、本発明のD/Aコンバータ回路を
用いて行ってもよい。こうすれば、様々な値の設定を簡
単に行うことができる。 （第32,33の実施例） 本発明の第32,第33の実施例をそれぞれ図34（ａ），
（ｂ）に示す。本実施例は、第30の実施例に関しても述
べたように、νMOSインバータに流れる貫通電流を遮断
し、電力消費を少なくする方法を提供するものである。 図34（ａ）は、CMOS構成のνMOSインバータ3401にＮ
−MOS3402とＰ−MOS3403を直列に接続し、それぞれクロ
ック信号φとその反転信号でスイッチングできるよう
にしたものである。νMOSが論理演算を行っているとき
はφ＝VDDとし、Ｎ−MOS,P−MOSは両方とも導通させる
が、演算が終了するとφ＝０として両方ともオフさせ、
νMOSを切り離してしまうのである。貫通電流をカット
できるだけでなく、出力端子3404のデータを保持するこ
ともできる。つまり、データをラッチすることもできる
ようになる。 図34（ｂ）は、論理演算をＮチャネルのνMOS3405の
みで行わせる場合を示している。φ＝０でＰ−MOS3406
がオンし、出力端子3407をプレチャージする。X1,X2の
論理入力が確定した後、φ＝VDDとすると、Ｐ−MOSはオ
フし、Ｎ−MOS3408がオンする。このとき、νMOS3405の
オン・オフに従って出力3407のロウかハイの論理レベル
が決まる。 この実施例の回路を用いれば、いわゆるドミノ論理回
路がνMOSを用いて極めて簡単に構成可能である。 以上述べたνMOS回路の設計では、すべての設計がC
TOT及びCTOT−C0を基準に行われている。C0はフローテ
ィングゲートとシリコン基板の間の容量であり、CMOS構
成のときは、 C0＝C0 n＋C0 p ……（87） となる。ここでC0 n,C0 pはそれぞれＮ−νMOS,P−νMOS
のフローティングゲート、基板間の容量である。 フローティングゲートの電位φＦは、制御ゲートの電
位をV1,V2,……Vnとして、 となる。 本明細書の説明では記述を簡単に行うためすべての場
合においてC0は一定でありV0（基板の電位）＝０として
扱った。しかしこれは必ずしも正しくない。動作条件に
よってC0自体が少し変化する。νMOSトランジスタがON
している場合には、C0≒COX（ゲート酸化膜可容量）と
考えてよい。またチャネルの電位はソースからドレイン
に向って変化するがこれは近似的にソース電位に等しい
とみてもそう大きな誤差は生じない。従って、Ｎ−νMO
SではV0＝０としてよい。 しかし、Ｎ−νMOSをソースフォロワで使う図１の107
や図８の801の場合では、ソースの電位は０ではなくな
る。また、ＰチャネルνMOSではV0≒VDDである。これら
の効果を考えても、上で述べた結果はほとんど変らない
が、より精度のよい設計をするには、例えばVTn ＊,VTp
＊やβＲの値を少し修正することで簡単に補正すること
ができる。 また、C0/CTOT《１とすればC0の効果は一切考慮する
必要がなくなる。あるいは次の様な対策をとることも可
能である。例えばｎ番目の制御ゲートを特定の調整用ゲ
ートとする。 （88）式より、 となる。C0V0の変動値を△（C0V0）とする。これはV0の
変化やC0の変化によるものを表しているが、 CnVn》△（C0V0） （90） としてやればこれらの変動は問題にならなくなる。この
場合、C0＋Cn→C0とすればすべての表式はそのままつか
える。 Vnとしては例えば0Vとしてもよいし、VDDとしてもよ
い。 あるいはその他の値を与えてもよい。Vnの値を所定の値
に調節することにより、νMOSゲートそのものの特性を
微調整することも可能である。 産業上の利用可能性 以上述べたように、本発明によれば、従来技術にくら
べ非常に少い数の素子で複雑な論理回路が構成できるた
め、論理回路の超高集積化に非常に有利である。 また配線数を非常に少なくすることができるため、回
路の動作速度を大幅に向上させることができる。また、
論理回路の設計が系統的に且つ非常に簡単に行えるた
め、設計に要する時間が激減しただけでなく、コンピュ
ータによる完全自動設計が可能となった。一方、本発明
では、制御信号によってその機能を全くかえることので
きる、いわゆるやわらかいハードウア回路が実現できる
という全く新しい結果が得られた。さらに多値と２値の
論理変換が自在にでき、しかも多値論理回路で重要な機
能ブロックが容易に実現できるなど数々の優れた結果が
得られた。
【表１】
【表２】
【表３】
【表４】
【表５】
【表６】
【表７】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柴田 直 宮城県仙台市太白区日本平５番２号 (72)発明者 大見 忠弘 宮城県仙台市青葉区米ケ袋２の１の17の 301 (56)参考文献 特開 平３−6679（ＪＰ，Ａ) 特開 平２−264381（ＪＰ，Ａ) 特開 昭61−255070（ＪＰ，Ａ) 特開 昭59−175770（ＪＰ，Ａ) 特表 平４−503270（ＪＰ，Ａ) 米国特許5028810（ＵＳ，Ａ) 米国特許4999525（ＵＳ，Ａ) 米国特許4961002（ＵＳ，Ａ) 米国特許4950917（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 G06G 7/60 H01L 27/115 H01L 29/788 H01L 29/792
Claims (25)
- 【請求項１】基板上に一導電型の半導体領域を有し、こ
の領域内に設けられた反対導電型のソース及びドレイン
領域を有し、前記ソース及びドレイン領域を隔てる領域
に第１の絶縁膜を介して設けられた電位的にフローティ
ング状態にあるフローティングゲート電極を有し、前記
フローティングゲート電極と第２の絶縁膜を介して容量
結合する複数の制御ゲート電極を有するニューロンMOS
トランジスタを一個以上用いて構成された半導体装置に
おいて、第１のニューロンMOSトランジスタの第１の制
御ゲート電極に第１の信号が入力されるとともに、前記
第１の信号が少なくとも一段の第１のインバータに入力
され、その出力が前記第１の制御ゲート電極以外の制御
ゲート電極の１つである第２の制御ゲート電極に入力 されるようにしたことを特徴とする半導体装置。 - 【請求項２】前記第１のニューロンMOSトランジスタの
前記ソース、ドレイン及び半導体領域と、それぞれ反対
導電型のソース、ドレイン、及び半導体領域を有する第
２のニューロンMOSトランジスタを有し、前記第１、及
び第２のニューロンMOSトランジスタのフローティング
ゲート電極が電気的に接続されていることを特徴とする
請求項１記載の半導体装置。 - 【請求項３】信号が反転する反転電圧が、それぞれ所定
の値を有する複数個の第１のインバータを有し、前記第
１の信号が前記複数個の第１のインバータの各々に入力
され、各第１のインバータの出力が各々前記第１のニュ
ーロンMOSトランジスタのそれぞれ別個の制御ゲート電
極に入力されていることを特徴とする請求項１または請
求項２記載の半導体装置。 - 【請求項４】信号が反転する反転電圧が、それぞれ所定
の値を有する複数個の第１のインバータを有し、前記第
１の信号が前記複数個の第１のインバータの各々に入力
され、第１のインバータの出力が各々前記第１のニュー
ロンMOSトランジスタのそれぞれ別個の制御ゲート電極
に少なくとも一段以上の第２インバータを通して入力さ
れていることを特徴とする請求項１または請求項２記載
の半導体装置。 - 【請求項５】前記第１のニューロンMOSトランジスタの
複数の制御ゲート電極の１つである第３の制御ゲート電
極に第１の信号とは独立の第２信号が入力されているこ
とを特徴とする請求項１ないし請求項４のいずれか１項
記載の半導体装置。 - 【請求項６】前記第２の信号が所定の値をもつ直流電圧
であることを特徴とする請求項５記載の半導体装置。 - 【請求項７】前記第１の制御ゲート電極と前記第１のニ
ューロンMOSトランジスタのフローティングゲートとの
間の容量結合係数と、前記第１のニューロンMOSトラン
ジスタの前記第１の制御ゲート電極以外のすべての制御
ゲート電極と前記フローティングゲートとの間の容量結
合係数の総和が等しい値に設定されていることを特徴と
する請求項１ないし請求項６のいずれか１項記載の半導
体装置。 - 【請求項８】前記第１のインバータが、第４の制御ゲー
ト電極及び少なくとも１個の第５の制御ゲート電極を有
する第３のニューロンMOSトランジスタを用いて構成さ
れており、前記第４の制御ゲート電極には前記第１の信
号が入力され、前記第５の制御ゲート電極には、前記第
１の信号とは独立のそれぞれ所定の信号が入力されるよ
う構成されていることを特徴とする請求項１ないし請求
項７のいずれか１項記載の半導体装置。 - 【請求項９】前記第１の信号が複数の信号線により供給
される複数の信号であり、その各々の信号がそれぞれ別
個の複数の第１の制御ゲート電極に入力されると共に、
それぞれ別個の複数の第４の制御ゲート電極に入力され
ていることを特徴とする請求項８記載の半導体装置。 - 【請求項１０】前記複数の第１の制御ゲート電極と前記
第１のニューロンMOSトランジスタのフローティングゲ
ートとの間の容量結合係数が、各々等しい値に設定され
ていることを特徴とする請求項９記載の半導体装置。 - 【請求項１１】前記第３のニューロンMOSトランジスタ
の前記ソース、ドレイン及び半導体領域と、それぞれ反
対導電型のソース、ドレイン、及び半導体領域を有する
第４のニューロンMOSトランジスタを有し、前記第３及
び第４のニューロンMOSトランジスタのフローティング
ゲート電極が電気的に接続されていることを特徴とする
請求項８ないし請求項10のいずれか１項記載の半導体装
置。 - 【請求項１２】前記第３のニューロンMOSトランジスタ
が１個の前記第５の制御ゲート電極を有し、前記第４及
び第５の制御ゲート電極と、前記第３のニューロンMOS
トランジスタのフローティングゲートとの間の容量結合
係数が、それぞれ等しい値に設定されていることを特徴
とする請求項８または請求項11記載の半導体装置。 - 【請求項１３】前記第３のニューロンMOSトランジスタ
が複数個の前記第５の制御ゲート電極を有し、前記第４
の制御ゲート電極と、前記第３のニューロンMOSトラン
ジスタのフローティングゲートとの間の容量結合係数の
値が、前記第５の制御ゲート電極と前記フローティング
ゲート間の容量結合係数の総和と等しい値に設定されて
いることを特徴とする請求項８または請求項12記載の半
導体装置。 - 【請求項１４】前記第５の制御ゲート電極の少なくとも
１つが、２値信号を記憶するフリップフロップの出力に
接続されていることを特徴とする請求項８ないし請求項
13のいずれか１項記載の半導体装置。 - 【請求項１５】第５のニューロンMOSトランジスタのソ
ースに負荷素子が接続され、前記ソースが前記第１の制
御電極に接続されていることを特徴とする請求項１ない
し請求項14のいずれか１項記載の半導体装置。 - 【請求項１６】前記第５のニューロンMOSトランジスタ
が少なくともｎ個の制御ゲート電極を有し、各電極に
は、ｎビットの２値信号がそれぞれ入力されるよう構成
されていることを特徴とする請求項15記載の半導体装
置。 - 【請求項１７】前記ｎ個の制御ゲート電極と、前記第５
のニューロンMOSトランジスタのフローティングゲート
との間の客量結合係数が、各々等しい値に設定されてい
ることを特徴とする請求項16記載の半導体装置。 - 【請求項１８】前記ｎ個の制御ゲート電極と、前記第５
のニューロンMOSトランジスタのフローティングゲート
との間の容量結合係数をそれぞれC1、C2、C3、…Cnとし
たとき、C2＝２×C1、C3＝22×C1、C4＝23×C1、…、Cn
＝2n-1×C1となるよう構成されていることを特徴とする
請求項16記載の半導体装置。 - 【請求項１９】前記第５のニューロンMOSトランジスタ
が、少なくとも１個の第６の制御ゲート電極を有し、前
記第６の制御ゲート電極には一定の直流電圧が印加され
るよう構成されていることを特徴とする請求項15ないし
請求項18のいずれか１項記載の半導体装置。 - 【請求項２０】前記第５のニューロンMOSトランジスタ
がＮ型のソース及びドレインを有し、且つ前記負荷素子
がＰ型のソース及びドレインを有する第６のニューロン
MOSトランジスタで構成されていることを特徴とする請
求項15ないし請求項19のいずれか１項記載の半導体装
置。 - 【請求項２１】前記第５のニューロンMOSトランジスタ
のフローティングゲート電極からみた閾電圧（ソース・
ドレイン間にチャネルの形成されるソースから測ったフ
ローティングゲートの電位）をVTn ＊、前記第６のニュ
ーロンMOSトランジスタのフローティングゲートからみ
た閏電圧をVTP ＊としたときVTP ＊がVTn ＊に等しいか、
あるいはVTP ＊の方が大となるように設定されているこ
とを特徴とする請求項20記載の半導体装置。 - 【請求項２２】前記第５のニューロンMOSトランジスタ
のフローティングゲート電位が、そのソース電位に対し
て負の値を有するときに、ソース、ドレイン間にＮ型の
反転層が形成されるよう構成されたことを特徴とする請
求項20または請求項21記載の半導体装置。 - 【請求項２３】前記第１のニューロンMOSトランジスタ
のドレインの電位によってその値が決定される信号が、
前記第１のニューロンMOSトランジスタの制御ゲート電
極の少なくとも１つに入力されていることを特徴とする
請求項１乃至22のいずれか１項に記載の半導体装置。 - 【請求項２４】前記第１のニューロンMOSトランジスタ
のドレインの電位によってその値が決定される信号が、
少なくとも１つの前記第３のニューロンMOSトランジス
タの制御ゲート電極の少なくとも１つに入力されている
ことを特徴とする請求項８乃至23のいずれか１項に記載
の半導体装置。 - 【請求項２５】少なくとも１つのニューロンMOSトラン
ジスタにおいて、そのフローティングゲートが少なくと
も１つのMOS型トランジスタのソース又はドレインに接
続されていることを特徴とする請求項１乃至24のいずれ
か１項に記載の半導体装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8315291 | 1991-03-21 | ||
| JP3-83152 | 1991-03-21 | ||
| PCT/JP1992/000347 WO1992016971A1 (en) | 1991-03-21 | 1992-03-21 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP3303002B2 true JP3303002B2 (ja) | 2002-07-15 |
Family
ID=13794263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50673892A Expired - Fee Related JP3303002B2 (ja) | 1991-03-21 | 1992-03-21 | 半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5587668A (ja) |
| EP (1) | EP0578821B1 (ja) |
| JP (1) | JP3303002B2 (ja) |
| DE (1) | DE69229546T2 (ja) |
| TW (2) | TW208086B (ja) |
| WO (1) | WO1992016971A1 (ja) |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1991
- 1991-08-01 TW TW080106031A patent/TW208086B/zh active
- 1991-08-01 TW TW080106033A patent/TW203665B/zh active
-
1992
- 1992-03-21 EP EP92907111A patent/EP0578821B1/en not_active Expired - Lifetime
- 1992-03-21 WO PCT/JP1992/000347 patent/WO1992016971A1/ja active IP Right Grant
- 1992-03-21 JP JP50673892A patent/JP3303002B2/ja not_active Expired - Fee Related
- 1992-03-21 DE DE69229546T patent/DE69229546T2/de not_active Expired - Fee Related
-
1993
- 1993-03-21 US US08/119,157 patent/US5587668A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69229546T2 (de) | 2000-03-02 |
| TW203665B (ja) | 1993-04-11 |
| EP0578821A4 (en) | 1996-01-10 |
| WO1992016971A1 (en) | 1992-10-01 |
| EP0578821A1 (en) | 1994-01-19 |
| TW208086B (ja) | 1993-06-21 |
| EP0578821B1 (en) | 1999-07-07 |
| US5587668A (en) | 1996-12-24 |
| DE69229546D1 (de) | 1999-08-12 |
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