TW203665B - - Google Patents

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經汧部屮处ΐέΗ1-局R工消,.'κν('合作汰印製 A6 B6 五、發明說明（1) 本發明偽關於一種半導髏裝置，待別是提供一種具有 全新架_之半導體積蜃電路裝置，該架構用以實現半導髏 通輯積臁電路之超离稹龌化、超高功能丨匕。 目前，半導體稹腥電路技術正以極驚人之速度進展中 ，例如，以動態記億器為例，自4 M bH至16 M bit均已處於 量産體制，即連具有64 M bit以上容量之恃超高密度記億器 亦已開發完成。64 M bit之記億器晶K俱将約一僚二千II傾 MOS霉晶體積聚於頂多1 cm平方之矽之晶Μ上。今日之LSI 技術之驚人進步俱葙由元件之箱細化與精細加工技術之進 步而逹成。因此，如同半導體記億器，僅憑箸將多數具有 相同構造之記億格（aeiBory ceil )積聚於一餹晶Η上，容量加 大之半導臞記億器邸已能速到驚人之進步。 但是，邐辑LSI之進步未如同記億器般逹到預進之進 步刖為實情。的確地，雖然由16 bit至32 bit甚至64 bit2高功 能CPU及各種高功能通輯LSI正在被開發中，但是為迎接 待超LS I之時代，通轘LS I之設計、製作面臨大的困難。 首先，第一餹問題是如何設計的問題。邏輯LSI煤將 作為開蘭元件之MOS霉晶體予以組合，而以0及1之二值 來構成邏輯。依此方式，即使要構成簡單之邐輯函數亦必 須將多數之霣晶«予以互相連接，故⑴積髖度之改善有其 極限；⑵佈置圖型（Layout Pattern )複雜；⑶配線數增加等。 為了解決⑴之問題.必須於佈置上費心思，使無用之面積 盡量減小。 在以往8 bit之黴處理機等之設計，偽由熟練者細心施 本纸張尺度適用中8國家標準(CNS) Τ4規格(210x297公釐） (請先《讀讦面之注意事項再填寫本頁) .装· ά-· —9. ri A6 B6 五、發明説明（2 ) 行之，但随箸邐輯電路規模之增大、元件數之增多，以人 力施行之必須花費天文數字之時間•事實上為不可能。此 偽由於通輯LSI在本質上不同於記億器LSI,後者僅須將 構造完全相同之多數記慊格或感測放大器之麵型在平面上 反覆並排•邸可達成佈置設計。雖然使用霉腦來施行通輯 LSI之16路及佈置設計的所諝CAD (: Computer Aided Design )正 在稱極研究開發中，但是，欲達到與人工之場合相同之高 積體度，仍有相當差距。目前，廣被使用之CAD,偽採將 AND (邐輯積；及）、OR (邏輯和；或）、XOR (排他邏 輯和；互斥或）等基本閘或正反器（flip-flop )等當作積木 並排於晶片上，並施行相互配線的方式。 此一方式確可縮短設計所須之時間，但是無法冀求犢 體度之提高。又因連接元件舆元件之配線躱橫無數之走向 ,造成在配線之倍號傳送之運延決定了邏輯LSI的動作速 度，而對高速化亦造成諸多問題。闋於此一配線增加之問 題，多值暹輯電路之導入具有功效。亦即，遍緝變數並非 「1」與「〇」二值之值，而導入例如0、1、2、3等 四涵值。吾人知道，《此，乃可使在通輯LS[之配線數大 幅減少。 但是，欲以現狀之技術溝成多值邏輯電路，必須更複 雜之霉路，且製造過程複雜，而存在有各種問題點，離實 用化仍相當遙遠》 以下.就實施例易懂地說明前述目前之通輯LSI所具 有之問題點。 -4 - 本纸張尺度適用中aa家標準（CNS)T4規格（210x297公#) (锖先閱讀背面之注竞事項再填寫本页) -装. .訂. A6 B6 1、發明說明（3 ) 邏輯LS I偽將 XOR (以排他通輯和Φ表示> 及 XNOR ί = XOR ) 當作積木使用。將其再组合，而實現更複雜之功能，例如 加法器之上位功能。Η以XOR、XNOR為例，説明現狀之 電路。

第20圖（a)、（b)谋分別對三画二進數輸入值A、Β、C 計算 XOR ( Α θ Β Θ C ) XNOR ( Α θ Β Θ C ) 的邐輯電路。 在圖中，2001、2002分別為3輸入、2输入之NOR電路 ，而2083為反相器。又.2004、2册5分別為3輸入、2输入 之NAND電路。反相器、3輸入之NOR及3输入之NAND 電路若以例如CMOS技術來構成，邸如同圈（cK (d)、（e)。在 _中，瘭示為N及P者傜表示N MOS電晶髏2006及PMOS 電晶體2007。 由第20圖（a)、（b)可知，欲表現出簡單之邏輯凾數需要 相當複雜之電路。在此等電路中所需要之MOS電晶匾之數 目是XOR及XNOR均為22健。第21圈中所示者為XNOR電 路.此與第20圖（b)為不同之構成。以一般之CMOS閘2101 實現AND及NOR,稍予簡化，霉晶體之數目減少為20脑。 欲以相同之構成來實現XOR電路，由於最後段之反相器 2102可予除去，故必要之電晶體數乃更為減少，而成為18 -5 * 本纸張尺度適用中Η國家標準(CNS)甲4規格(210X297公釐) t請先閱讀计面之注意事項再邋寫本頁) •，:故· ‘p〇3 的 b A6 B6 史ίέι1-局铐工消^合作氏卬^ 五、發明説明（4 ) 脑。但是，電路構成後雜，諸多之信號線彼此交叉而將電 晶體互相連接，故於圔型佈置（Pattern Layout i會産生諸多之 間題乃為頭然之事。 其次，說明多值邏輯霉路。 第22 _ (a)顯示在多值纽輯中産生重要之作用的二值多 重睡限遢輯元件之特性的一例，同圖（b)為將其實現之電路 之一例。所謂二值多重臨限邏輯元件，偽如第22圖（a)所示 ,對於由0 V變化至Vdd (例如5 V )之输入電壓X ,其 輸出電壓為0 ( 0 V )或1 ( Vdd )的元件。在圖中，a、 b、c、d表示恃性為由1變化至0,或由0變化至1之 输入電壓，分別為（1/5 ) Vdd、（ 2/5 > Vdd、（4/5 i Vdd、 (9/10 ) Vdd。為了使其實現偽使用第22圖ib)所示電路。 為了簡便起見，第22围（b)之電路愾顯示為将N M0S電 晶讎（2201、22Θ2、2203、22Θ4 )與霉阻2205予以組合成之電路 。亦可使用以空乏式（depletion node >M0 S電晶體作為負載元 件的E/D構成之電路來代替霜阻器2205。於圖中，顯示有Vth =a, VTH=b等者.為構成各反相器之驅動霉晶體之臨 限值。於此場合，反相器之反相電魘（0與1逆轉之輸入 電壓）大致等於此®限值。此一電路之動作餹單邸能理解 。在0<父<&時，反相器2206、2207、2208均成0 F F狀態， 而輸出Vdd。故霉晶髏2201、2284雖為ON ,但因2202、2203為 OFF,故y成為舆高位準Vdd相等。一旦a<x<b，由 於電晶體2203成為0H,故y變成0。當b<x<c，由於 2204成OFF,故y再度成為Vdd。當c < X < d，由於2202 -6 - (锖先閱請背面之注意事邛再堪宵本页) 本纸張尺度適用中國a家標準(CNS}f4規格(2丨0x297公釐） A6 B6 五、發明説明（5 ) 成ON，故輸出變成〇。當d < X , 2281成OFF,而y再度變 成 V D G 〇 欲構成此一霉路，必須使甩8艏N M〇S電晶體及5餹 負載用之電晶髏（在E/D構成之場合），合計要13艟電晶 匾。但是，在E / R構成或E / D檐成•於反相器為0H之場合 ，由於有直流霭流流過，消耗费力增大，故不利於超高積 鳢化。為了降低消耗電力，若以CMOS來溝成第22圖（b)之 電路，則負載側之PMOS之數目增大，合計满要16涵電晶 鼸（NM〇S 8 艏，PMOS 8 餾）。 如此，由於需要許多霉晶體，故於考廉高樓體化之場 合相當不利。但是.較此更重大的問題是露要數目眾多之 不同臨限值的電晶鼸。例如，於此圖之例子中，至少需要 a、b、c、d四種之臨限值。由於通常之睡限值之調整 ，偽採用離子注入法，將不純物離子導入通道（channel > / 區域，以箩更其澳度之方式來施行之，故至少必須施行四 次之臨限值調整用之離子注入。 又，於CMOS反相器，由於其反相器之反相電壓偽以 NMOS及PMOS兩者之麴限值的凾數而決定，故PMOS之 臨限值亦有諝整之必要。亦即，必須》由最少8次之離子 注入，來正確控制8種之饞限值。由於任一餹電晶髏之饞 限值《離設計值均會造成電路無法正常作動，故製造程序 之邊限極小。由於加工步88甚長，更加上製造程序要求極 高度之控制，故多值埋輯霉路之實用化尚未有多大進展。 又，為了將多值邏輯電路與二值邐轘之數位邏輯電路 (請先閲讀卄面之注意事項再蜞寫本百) *装- _打· 本紙》尺度適用中8覉家樣準(CNS) f 4規格(210x297公釐） A6 B6 五、發明說明（6 ) (請先閱讀背面之注意事項再填寫本頁) 相連接而進行資訊之接受，二值與多值之爱數變換很重要 。恃別是，要將多值信號變換為二值信號必須有A/ D爱換 器，此需要許多之元件，造成高稹髏化非常困難。 例如，第23圖為並職型之高速A/D變換器之電路例， 此為將類比輸入信號Va變換成3 bit之二值倍號A2、Ax、A0 的電路。此一電路之詳細動作之說明予以省略，其偽由7 痼l:b較器、7傾暫存器及組合邐輯電路所構成，故不僅需 要極多之元件，且配線數亦非常多。此種電路之高積體化 非常困難。 •訂· 如上述，採用習知技術之邏輯電路，卽使連簡單功能 之實現亦須許多之元件，故積體度無法提高。由於並無有 效之方法以簡單地設計、佈置更複雜的通輯電路，故大規 模之邏輯電路之設計霈要許多時間。使用計算機之CAD也 採稱木方式，而造成複雜之配線限制了積疆度與動作速度 之改善。卽連對於配線數之減少極有效之方法而受到注目 之多值邐輯LSI,只要使用習知之元件技術及電路技術， 亦會使電路變複雜，而造成於製造過程中亦需要大的負擔 之結果，致使實用化處於極困難之狀況。 此外，目前吾人期待具有與習知之饉輯電路之構成完 全不同之新的架構的遢輯LSI之出現。因為目前之LSI之 構成偽硬體一旦製成後邸不能變更，而藉由給予霉路之數 據及程式之變更來施行各種演算。迎接特超LSI時代之來 臨，吾人強烈須求用以解決各種問題之新的突破。 因此，本發明偽為了解決前述問題點，而提供一種半 -S -本纸張尺度適用中a B家櫺準(CNS)甲4規格(210x297公釐） 5 19 2〇挪5 _Be_ 五、發明說明（7 ) 導髏装置，該半導髗装置能以極少數元件實現具有與習用 電路相同功能之電路，並能簡單地設計、佈置複雜之邏轘 函數。 本發明之半導«裝置偽使用一餹以上之神經元MOS電 晶黼而構成者，各該神經元MOS電晶體於其基板上具有一 導電型之半導龌領域，於此領域内設有相反導電型之源極 及汲極，在隔開該源極及汲極領域的領域中具有隔箸第~ 絕緣膜而設置之電位成浮動狀態的漯浮閛霱極，且具有隔 箸第二絕緣膜而與該漯浮閛作容量讲合的多數之控制闢電 極；於此半導髏装置中，其恃擻為：在第一神經元MOS電 晶髏之第一控制閛電搔輸入第一信號，且該第一倍號輸入 於至少一段之第一反相器，其輸出並輸入至該第一控制閛 電極以外的另一第二控制閘電極。 本發明之半導體装置較諸習知者能以極少數之元件實 現邏輯LSI,故可逢到超高稹腥化，更箱由配線數之減少 而可使電路高速化。又由於能搔簡單地施行表現複雜之通 轘函數的電路之設計，故不雀設計所需之時間可縮短，且 使容易地因應自動設計之情形得以實現。又，在相同之硬 髏構成中，僅改變加諸於霉路之控制倍號邸可自由地改變 其功能，而使新的通輯電路之架溝發展亦成為可能。且. 多值通輯電路與二值運輯霉路之變換亦可自由地施行。 〔實施例〕 (第一實施例） 第1圜（a)為顯示本發明之第一之實施例之電路的構成 (請先«1讀背面之注意事項再填寫本頁) •災- .線 本纸張尺度適用中國a家標準（CNS)甲4規格(210x297公it) Α6 Β6 五、發明説明& ) _ ,其偽形成對於Xi、X2、X3之3 bit的二進信號輸入，計 算XOR的電路。亦即： y = Xi e x2 e x：3 在表l中顯示輸入佶號與輸出之闢愾。 在圖中，101為N通道♦神經元MO S電晶體，102為漯浮 閜，103 a、103 b、103 c為其三餹控制閘電極。神經元MOS 電晶髏為與構成腦之神經細胞的神經元具有相同之作用的 電晶體，此偽為了實現神經元電腦而發明之全新概念之 MOS型電晶體（發明者為柴田直、大見忠弘，參考曰本持 開平3-6679號公報）。以下簡稱之為1/ MO S。 5 1—_ 經坍处桴--^-局；^工消';'合作：；1卬^ (請先閱讀计面之注意事項再填"本页) .1· 此一 vMOS為具有極強功能之霭晶臞，本發明之一大 持激為使用此vMOS作為基本元件。闢於i/MOS之構诰及 功能，Η另以第2圖加以說明。i/MOS 101之汲極101 a偽舆 負載電阻10財目連接，而溝成一段之反相器105。就此灌浮閑 觀察之MOS霉晶龌101之臨限值（VTH1*>愾設定為0.45 Vcd 。VthΘ之意義偽與通常之MOS電晶龌相同，當漂浮閑102 之電位相對於源極M b之電位較臨限值Vth0為大時，即 形成通道，源極101 b與汲極101 a乃成導通。若將電阻R:之 值取為較1/ MO S之通道阻抗充分地大，則此反柑器195之輸 出⑺與漂浮閘之電位之鼷偽大龌如圓（b)所示。 106為反相器電路，其反相電壓Vth被設定為Vdd/ 8 。此可由例如像第1醒（C)之電路構成之，将N MOS電晶體 106 a之鼸限值定為（1/8 ) Vdd ,且將電阻值R®成較NMOS 電晶髏1册a之0H阻抗充分地大，則其輸入输出特性成為如 -10 - 本纸張尺度適用中國國家標準（CNS> f 4規格(210x297公釐） 0 1 5 f.- 203605 α6 Β6 五、發明説明（9 ) 第1圖（d)所示。此一反相器之輪出被連接於y MO S101之一 画控制閛霉極103 b。 187^ — D / A變換器，用以將3 bit之输入信號Χι、X£、 X3爱換成類比倍號•其偽為一 N通道vMOS 188與霉阻R2 ( 1的）相連接而成之葱極随縝器。110為ν· MO S 1册之灌浮IW · 由灌浮蘭覼察之庙限值VTH2*被設定成一（1/16 > Vdd。 111 a、111 b、111 c、111 d 為控制閑電極。在 111 a、111 b、 111 c分別输入h、X2、X3之信號，而111 d被接地。若以Z 表示此一D /A變換器1Θ7之输出端子112^霉位，則Z被設計 成： Z = ( Vdd/8 ) ( Xi + 2 X2 + 4 X3 ) + ( Vdd/16 )……< 1 於此，X:、X2、X3為2進變數，「0 j對應於0 V , 「1 」對應於Vdd。h、Χ2、Χ3之值與Ζ之闢煤顯示於第1圈 (e)。又，蘭於用以播得如（1)式之特性的i/MOS之設計法. 首先，就i/MOS本身之動作予以簡箪說明後，再予描述。 為了說明第1圜ω之電路之動作，首先就i/MOS之檐 造與動作原理加以說明。第2圈ω顯示四输入之n通道v MOS電晶爨之剖面構造之一例，201為例如Ρ型之矽基板、 202及2Θ友| Η+擴敢層所形成之源極與汲極，284為設於源棰♦ 汲棰間之通道領域205上之闞緣膜（例如SiO*膜），206為受 到霣性絕緣而電位處於浮動狀態的漂浮閛電搔，207為例如 Si&等之絕緣膜，2Θ8 a、2册b、2Θ8 c、2册d為控制閘霣極 。第2圖（b)涤為了分析vMOS動作的更簡化之圈示。若將 各控制閛霉捶與灌浮閘間之容量耦合偽數表示為Ci、C2、 -11 - (請先閱績背面之注意事項再填寫本頁) .装. .訂· 本纸張尺度適用中國囲家標毕(CNS)甲4規格(210x297公釐） 0 1丄

5 1X A6 B6 五、發明説明（10 ) c3、C4.且将漂浮閘與矽基板間之容置繙合偽數表示為Co ，則漂浮闞之電位紅為： <^F= ( 1/Ct〇7 ) ( C1V1+ C2V2+ C3V3+ C4V4 ) ...... ( 2 ) 其中，Ctot = C® + Ci + C2 + Cs + C4 Vi、V2、V3、V4分別為加諸於輸入蘭288 a、208 b、208 c、 208 d之電壓，矽基板之霉位為0Ve亦卽將各電極之電位 取為以源極為基準而瀏定之值。如此，若將漂浮閛206當作 通常之閛電極，則第2圖所示之vMOS即舆通常之N通道 MOS電晶體相同；若其閛電位多f較臨限值（Vth* >為大 則於源極202與汲極203W之領域205形成電子之通道（N通道 )，而將源極♦汲極間作電性連結。亦邸，由⑵式，當下 式之條件滿足時，v MO S邸導通t ON )。 (:1/ C 丁 C T ) (C1V1+ C2V2+ C3V3+ C4V4 ) > Vth^ ...... ( 3 ) 以上，雖就N通道v MOS霉晶龌邡以說明，但於第2 圖（a)中，亦存在有使源極202、汲極203及基板201均成為相反 導電型的裝置。亦即，基板為N型，而源極*汲棰為P+擴 散靥所形成之V MOS,此稱之為P通道1/ MOS電晶體。 Η利用以上之闢偽，就第1圖之D/ A變換器107之動作 加以說明。此一霣路之输出端子112之霉位Z為： Z = Φ? — Vth2* ............... ( 4 ) 若令霉極m a、111 b、111 c、111 <3與漂浮閛間之容量縝合 换數分別為Ci、、Cs、C4 .則由（2)式可得： Z = ( 1/Ctot ) ( CiVi+ C2V2+ C3V3+ C4V4 J - VTH2* V 1 = X i V D D -12 - (請先閱讀背面之注意事項再填寫本页) -沃· .訂* 本纸張尺度適用中國國家標準(CNS) T4規格（210X297公釐） 5 5 1 d o 6 3 o 2

A B 五、發明説明（11 ) Va = Xs Vdd Vs = Xs Vdd V-ί = 0 由於 Vth2*= — (Vdd/16) 故 z = Vdd {( Ci / Ct。丁）Xi + ( C2/ C τ·〇τ> X2 + ( Cs/ Ctot) Xs} + ( Vdd/ 16 ) .................. ( 5 ) 於此，若將v MO S188之各容量I»合偽數設定成·· Ci = ( 1/8 ) Ctot Ca = ( 1/4 ) Ctot Cs = ( 1/2 ) Ctot 則 z = ( Vdd/ 8 ) ( Xi+ 2 X2+ 4 X3 ) + ( Vdd/ 16 )............( 而可得到⑴式之結果及第1國（e)之恃性。 於此，若令瀑浮蘭U0與基板間之容量讲合偽數Ca之值 為例如 Cs> =( 1/10 ) Ctot,則因 Ce + Ci + Cz + Cs + C4 = Ctot ，故C4 = ( V40 ) Ctot。以上，煤關於D / A愛换器電路之待 性與設計的說明。 其次，就vMOS反相器電路195之動作加以說明。i/MOS 101為三輸入之N通道v MOS鼋晶髏。若令三控制蘭電極 103 a、103 b、103 c與溧浮閘102®之容量银合愾數分別為Ci 、C2、Cs ,而輪人各餹閛之電壓為V:、V2、V3 ,且漯浮閘 102^基板間之容Μ锅合偽數為C0 ,則漂浮閛10Θ電位公f 為： · = ( 1/ Ctot ) ( C1V1+ CsV2+ C3V3 )……(7 ) 其中，Ctot = Ce + Ci + Ca + Cs。例如，此一 vMOS 之 Ci -13 - {請先M讀背面之注意事項再填寫本頁) .訂· 4' 本纸張尺度適用中8«家櫺準(0奶）〒4規格（210父297公*) A6 B6 Μ汧^工消^合作汰卬1 五、發明说明（12 ) 、（:2、C 3之值可設計成如下： Ci = ( 1/2 ) ( C丁〇丁 一 Co ) ............ ( 3 ) C2 = ( 7/16 ) ( Ctot - Co ) ............ i 9 ) Cs = ( 1/16 ) ( C tot — Co ) ............ ( 10 ) 又，自漂浮閘觀察之vMOS之臨限值設計為例如： Vthx^ = ( 1/2 ) Vdd [( Ctot - Co )/ Ctgt] ......... ( 11 > Ctot與C0偽由元件之形狀與氣化膜之膜所決定之值，嵌 此等值而決定出Vthi*，採取。欲調整Vthi*,採取例如 離子注入法即可。於此，例如令b=< 1/10 ) Ctot ·則·· Ci = 0.9 Ctot x ( 1/2 ) = 0.45 Ctot Ci = 0.9 Ctot x ( 7/16 ) = Θ.394 Ctot ............... ( 12 ) Cs = Θ.9 Ctot x ( 1/16 ) = 0.056 Ctot Vthi* = 0.9VddX ( 1/2 J = 0,45 Vdd 将（8)、（9)、（10)式代入（7)式中.即得到： 彡F = 7〔（ 1Z2 ) Vi+ ( 7/16 ) V2+ ( 1/16 ) Vs〕......... ( 13 ] 7 = [ ( C τ ο τ — C0 ) / C τ ο τ j 於此，將令V2 = V3 = 0 ,且使Vi由0癸化至Vdd時之 办F的變化在第3圖（a)中以直線301表示。同圖之直線302為 在h = 0、Vs = Vdd時之必f與Vi之關偽，吾人發現其較 直線 301高出（1/16 ) 7 Vdd。 又，303偽令V2 = Vs = Vdd時之顔偽，其更加高（7/16 ) γ Vdd。直線304¾¾表示k = (1/2> 7 Vdd之位準的水平線 ,頴示由灌浮閘觀察之臨限值0.45 Vdd。 若就第1圖（a)之電路圈觀之，Vs = Vdd (-定），而 -u - (請先閣讀背面之注青事邛再填寫本頁) .¾. •訂 "· 本纸張尺度適用中a Η家《準（GNS)甲4規格(210X297公釐） 15 經 濟|θ 標 f- M) 工 Ά Tc 合ΐψ ft 卬 製 Α6 Β6 五、發明説明（13 ) V2為反相器106之輸出電壓被输入者。亦即，由於V2對於Vi 盜呈如第1圖W)所示之變化，故在0忘Vi S U/8 ) Vdd時 ,V2=V：5c ;而在 ( 1/8 >Vdc 時，V2=0。亦即，在 第1 _ (a)之爾路中，Φ3與Vi之翻愾如第3圖（b)之實線305所 〇 水平線30瞒知=(1/2 ) 7 Vdd .表示由灌浮閛觀察之 VMOS101的臨限值（VTH0 = 0.45 V )之位準。亦即，在實 線305位於水平線306上方之場合，於f> Vthi + ,而1/MOS101 成為OH,輸出電壓Y變成〇。另一方面，在實線30¾立於水 平線306下方之場合，知<Vth3,而vMOS101成為OFF, Y = Vdd 〔參考第1圓⑹〕。 第3圖（c)為顯示Vi ( = Z )與X:、X2、XS之關涤的國形 ，此偽將第1圃⑷之縱軸與橫軸對調。將第3圖（b)、⑹合 併觀察，馬上可知悉Xi、X2、X3與Y之關偽。例如，對於 (X3 λ Χ2 > Χι ) = ( 0、1、1 )，得到 Vi = ( 7/16 ) Vdd ,Φψ < Vthi* ,而 Y= 1。Y=0 僅發生於（X3、X2、)= (0、0、0)及（1、1、1>而使必F> Vthi*的場合 ，第1圖（a)之電路成為正確計算Xi、χ2、χ3三艟輪入之 X0R的電路。 檐成此一電路者，為2餹vM〇S電晶驩、1餹通常之 M〇S電晶腥、及3艢電阻，合計僅由6脑元件嫌成。吾人 若考慮依習知技術構成之X0R電路〔第20圔（a)〕霈要合計 22豳之MOS鬣晶龌，即知元件數實際上已減少至1/3以下 。亦即，依本發明可以搔少數之元件實現高度之功能。 -15 - (請先閱讀背面之注意事項再填寫本頁) 装- .打· 本紙張尺度逋用中國國家標準(CKS>甲4規格（210x297公釐）

5 1X 經^中央櫺準局員工消t合作社印製 d ο d 3 ο

A B 五、發明説明（14 ) 以上，在說明本發明之第一實施例之際，偽使用表示 Vi與必f之關偽的第3圖（a)、（b),此画為對於v MO S之動 作之分析或v MO S電路之設計極方便之圖示。此圚稱為 FLOATING POTENTIAL DIAGRAM ( FPD ),以後在對本發明之其他實施 例之說明偽採用此一 FPD行之。 (第二實施例） 第4圖（a)為顯示本發明之第二S施例之電路圖。此為 對於X:、、X3等三艟輸入計算XNO R之電路。亦卽將以 下式表示之Υ輸出的電路。 Υ = Χι + Χ2 + Xs 與第1園（a)之XOR電路不同處，僅有v‘MOS401之控制 閛電極482之輸出並非Vdd而為0 V ,且反相器雷路483S反 相電壓Vth偽設定成（7/8 > Vdd。除此以外，完全與第Π 圖（a)相同。亦即，在y MO S電晶體401、404之各電極間之容 量耦合偽數之值及由漂浮閛觀察之臨限值等全部設定成相 同之值。 於第4圖（b冲，顯示1/MOS401之FPD。吾人發現，谨 於（Xi、Xs、Xs ) = ( 0、0、0 )或（1、1、1 )時 .才成為h <VTHi* , Y=l。對於其他之输入均為丫 = 0,而成為正確地計算XNOR之電路。亦即，依本發明之 第二實施例，XN0R電路與第11圖（a)之XOR同樣.僅由6 鰌元件邸能實現。依習知技術之電路則例如像第20團（b>所 示那樣.總共需要22®元件，與此相較，本發明只利甩甚 少數之元件即能實現同樣之功能。 (請先Kl讀背面之注意事項再填寫本頁) k. •訂· A. 本紙張尺度適用中國國家標準（CNS)甲4規格（210X297公釐） 0 A6 B6 五、發明説明（15 ) 又，第21圈為由20傾MO S電晶«構成之習用之三输入 之XNOR電路之另一例，其構造極複雜。尤其是與本發明 之第一、第二實施例相比，其配線非常地複雜。亦邸，若 欲以習知技術表現邐輯函數，不僅是元件數增大，且連結 於元件和元件彼此間之配線之數目亦增大，在配線之信號 傳播之埋延限制了電路之動作速度，或者因為串音而造成 誤差，産生各種問題。然而，依本發明，不僅必要之元件 減少了，且配線非常簡單，故此等問題均可簡單地解決^ 此外，本發明之另一重要之點為可以近乎相同之電路 檐成實現完全不同之電路功能。亦即.在本發明之第一與 第二實施例之相異點僅為加諸於反相器（1册、403 >之反相 電遯與控制閜電極（103 c、402 )的電壓而已。故若使此兩 者成為可變，則能以完全相同之電路實現不同之功能。顯 示此一例子者為第5圖所示本發明之霄路三實施例。 ί第三實施例） 在第5圖（a)中，vM〇S反相器501與第1圖（a)之105完全 相同，但加諸於控制閘電極502^電遯並非固定，而為nl之 輸入倍號。502為與107¾全相同之D / A受換器，故於此以圖 示之記號表示之。 與第1圔（a)或第4圈（a)之電路大為不同之點，偽在於 使用由二輸入之Ν通道ν MOS電晶髓與霉阻Re所構成之ν MOS反相器503,以取代習用之NMOS反相器〔參照106、403 及第1圖（c)〕。令控制閘505 a、505 b與_浮閛間之容量分 別為Ci、C2 ,而由灌浮鬮觀察之v MO S之S限值（等於反 -17 - 本纸張尺度通用中as家梂準（CNS)f 4規格（210x297公釐） (請先閱讀背面之注意事項再瑱窵本頁 装. .訂. 5 11 ^03〇〇δ 五、發明说明（16 ) 相器5022反相電饜）為Vth*，則若： 炎 p· r= (Cl / C T Ο T )Vi + ( Cs / C τοτ ) V2 > Vth* v MO S即成為OH。由此式求取使v MO S成為ON所痛之Vi的 條件，則得到： Vi > ( Ctot/Ci ) Vth^ — ( C2 / Ci ) Vs 因此，由控制閘霣搔505 3觀察之v MOS®晶體504^臨 限值（反相器5035：反相電壓）V τη為： Vth = ( C tot/Ci ) Vth* — ( Cs / Cl ) V2 ............ ( 14 ) 於此，例如令C: = C2 ,且將Vth*設定成與< 11 )式同樣 ,亦即： V τ η* = ( 1/2 ) V d D [( C τ οτ — Co ) / C τ ο τ j ......... ( 15 > 如此則< 14 )式成為 V i = Vdd- V2 ..................... < 16 ) 反相器503^反相霉壓依照（16 )式.可由V2之值簡單地加以 變更。因此，若取m£ = ( 7/8 ) Vdd,則V丨=ί l/δ ) Vdd。故 若令mi = Vdd,則第5圖（a)之電路變成與第1圖（a)完全相 同.成為XOR電路。又，若令m2 = ( 1/8 ) Vdd , mi = 0 . 則成為XNOR。 亦即，依本發明之第三實施例，使用完全相同之硬體 構成，僅改變控制倍號ΠΜ、m2之值，即可使電路之功能完 全改變。依習知技術，若不像例如第20画（a)、⑸那樣變更 硬醴構成即無法變更其功能。因此，此為本發明之劃時代 之特徽。將可藉由信號電壓而使硬體之功能變更成為可能 的如第5圖（a)所示之電路稱為柔硬髏運輯霉路、Soft- -18 - A6 B6 (請先閱讀卄面之注意事項再填寫本頁) .装· _打* ,·" 本纸張尺度適用中Η Η家標準(CNS)iM規格(210X297公釐) 10 屮 f- 消 合 if ft r:p t A6 B6 五、發明說明（17 ) hardware logic 〇 於本發明之第七實施例中，偽就更一般性之Soft-hardware logic加以說明。於此，為使V!得到如同(16 >式之簡單之闢 偽式，令Ci = C2,並設定Vth*使滿足（15 )式.但是此雀為 一例而已。由於Vi可由（14)式求得，當然吾人亦可令Ci关 C2 ,且Vs ( = m2 _)使用不同之值。 又，於第5画（a)中，雖然使用一画v MO S504之第二豳 之控制閑電極505 b ,但亦可例如分割為二齒而構成如第5 鼴（b)所示之反相器，以取代使用反相器503。於此場合，若 令控制閘電極587、5明與灌浮閛506之讲合俱數分別例如C2’、 Cs”，且令 Cs’= ( 7/16 > ( Ctot— Ce> h C2” = ( V16 ) ( Ctot-〇0),則於111=1711=\/。。且112 = 〇時.第5_(3)之電、路成 為XOR電路；且於ni=mi=0且n£ = Vdd時，第5圖（a) 之電路成為XNOR霉路。 在第一、第二、第三之實施例中，雖一直以N通道v MOS與電阻組合成之霉路為例加以說明。但是，其目的僅 在求以易懂方式説明本發明之原理。吾人亦可使用例如N 通道空乏型電晶臞或加強型電晶匾以取代電阻。又，包含 vMOS在内完全以P通道電晶體來構成當然也可以。 但是，在以上之例子中，於任一霉晶讎為洲之場合， 由於有直流電流自Vdd流往接地故消耗霉力變大。亦即， 在消耗電力之上限受限制之場合，成為不利於高積體化之 電路構成。 欲逹到不伴随發生霣力消耗且以少數之電晶鳢實現高 -19 - (锖先閱讀背面之注意事項再填寫本頁) .装. .打· 線. 本纸a尺度適用中國Η家櫺準(CNS) 規格(210x297公釐) 5 ⑽啦 Λ6 B6 五、發明説明（18 ) 度之功能.只要使用CMOS構成之神經元MOS蘭即可。 (第四實施例） 第6 _ (a)為顥示本發明之第四實施例之電路圖，其偽 使用CMOS構成之神經元MOSW 601、602以携成具有與第5 圖（a)所示第三實施例相同功能之電路的例子。嫩、604為N 通道V MO 5¾晶體。605、6明為P通道v MOS電晶釅。在任 —反相器601、602中，N通道vMOS與P通道vMOS之漯浮 閛均作電性連結。 又，N通道vMOS之源搔609、610接地，P通道i/MOS 之源極611、612連接於Vdd。且N- vMOS與P - y MOS之汲極 連接，分別成為CMO S溝成神經元MO S闞之輪出端子613、 614。 第7圖以模式方式顯示四輸入之CMOS播成之神經元 MO S閘之剖面構造的一例。701為P型矽基板。702為η型之 凹穴。703 a、703 b分別為Η+型之源極及汲搔。704 a、704 b 分別為P+型之源極及汲極。705為_浮閘。706 a〜d分別為輸 入閛之電極。707、708為例如Si〇2等之絕绨體。7Θ9為電場氣 化膜。 在第6圔（a)中，vMOS之各控制閛笛極與瀑浮闞間之 容童級合偽數，偽設定成與第5臞（a)之鬣路柑同之值。漂 浮閘與基板間之容*級合偽數Co愾等於灞浮閛與P型基板 間之容量耩合偽數C0和灌浮閛與n型基板間之容量锅合 偽數C0p之和。亦即 C0 = Cow+ Cop..................... (17 ) -20 - 本纸張尺度適用中國困家櫺準（CNS) f 4規格(210x297公釐） {沭先閱讀背面之注意事項再填铒本頁) .¾. .訂· ϊ;,ί郎十电^'"局锊工消^合作沐印災 A6 B6 五、發明說明（19 ) 若令由漂浮閘607觀察之反相器601之反相霉壓< 1與〇 逆轉之臨界電壓）為Vi气則

V DD +7/3 R V Τ η* + V T V !*= -—ζ. ............... ί 18〉 >//3 R + 1 於此，ντη*、ντρ*分別為由漂浮閛607®察之Ν通道V MOS 603及Ρ通道WMOS685之麴限值，/9R為貝他比，可由 下式求得： /3r as ( ^Mia / /3 Pa» ) = [( W/L )u we/ ( W/L )f uh )...... (. 19 ) 於此，W及L為通道寬及通道長，《e及^分別為霄 子與霄洞之移動度。 例如若設計成心=1 .則（18 )式邸成為： VP = ( Vdd/2 ) +〔（ VTn来 + Vtp* )/2〕……< 20 J 例如，若與反相器581同樣，使601之反相器的反相電壓Vi ★ 可由（11 )式求出.則：

Vt「,来 + Vt〆=一 （Ce / Cto丁）Vdd ......... ( 21 ) 於此式中，例如令C0 = 0.1 Ctot , Vdd = 5 V ,則只要令 Vrn*= i Vtp* I - 0,5 邸可。因此，例如在 Vth* = 0,5 V 之 場合，邸成為Vtp = - 1.0 V。 在反相器602中，若令；Qr=1,且將各i/MOS電晶膿之 饞限值設定成（21 )式之形態，則由控制閛電極616®察之反 相器6025·反相電S即成為V!=VD_D-na2,而第6圖（a)之 電路成為具有與第5_ (a)完全相同功能的電路。602之反相 器亦可由例如第6鼸（b)所示之反相器替代之。此偽将输入 602^ m2的控制閛電極分割為二之塲合.容董讲合偽數Ch 本紙張尺度適用中國國家標準(CNS>T4規格(210x297公¢) {請先閲讀背面之注意事項再填"本頁) .¾. •訂. 15 ；ϊϊ m 屮 \$ f- 局 fl 工 ;n it· 合 作 η 卬 t A6 B6 五、發明説明（20 ) C£ \ C2”只要設定成與第5圖（b)之電路完全相同之值即可 。使用此反相器之電路之動作亦與第三實施例相同。 此第四實施例之待激偽在於可使消簧電力掻度減少。 亦邸，在各反相器中，成導通狀態者為N通道i/MOS或P 通道i/MOS中之某一餹，此偽由於無直流電流流過之故。 即使採CMOS檐成，總共之元件數為6健，與第一至第三 實施例完全一樣。 於本g明之第四實施例，偽使用與第一至第三實施例 完全相同之電路作為D/A變換器615。此電路镞如同第1圖 之107由例如一餹N通道vMOS108及一鶴電阻1麵構成，於 此電路中有如下之直流電流流過： I = « Z / R 2 ) .................. ( 22 ) 其中，Z為D/A變換器之輸出電壓。欲使此電流減小，令 霣流消耗降低，只要使R2充分加大即可。但是，加大R2之 D /A愛換器的時間回蘸變慢，而妨礙到電路的高速動作。 因此，乃想出使用有源負載的D /A變換器，以下説明採用 此之本發明之第五實施例。 (第五實施例） 第8圈（a)為顯示本發明之第五實施例的電路画。本實 施例之特激與第一至第四實施例不同，其恃獻涤在於使用 消耗電力較小之D / A變換器801之黏。由於此一 D /A變換器 邸無直流霉流流遇，故可使消耗電力降至非常小·同時具 有可進行高速之動作的大待擞。 在圖中，册2、883分别為P通道MO S霉晶鼸及N通道 -22 - (請先閱讀卄面之注意事項再填究本頁) .¾. •訂· .綠 本纸張尺度適用中國國家櫺準（CNS>甲4規格（210x297公釐） 0 1 Μ^夬楛肀局工Λ*ν合作杜.5-¾ A6 __B6_ 五、發明說明（21 ) i/MOS霣晶髏，兩者之源極相連接而成输出端子804。此一 輸出被輪入至由i/MOS構成之電路805。此一電路册581顯示 為例如使用在第1画（a)、第4函（a)、第_ 5圃（a)、第6圈（a) 的電路，但只要是具有同樣構成之本發明之霄路，任何霉 路均可採用。 886¾漂浮閘，N—vMOS之漯浮繭與P —i/MOSINO之漂 浮閘彼此作電性連結。807 a、807 b、807 c、册7 d為四睡控 制閛電極，例如在第1圔（a)之電路中愾對應於Π1 a、111 b 、111c、111 d。於此純偽為了說明之方便而令其有四個输 入，亦可令其輸入數更減少，或者更增多。Vi、Vs、V3、 V4為對各控制閛電極之输入電Z為此一電路之输出電 壓。各電極間之容量縝合偽數傜如圃所示 首先，求取漂浮閘之霉位4 F與輪出霉SZ之翻偽。 於此構成中，vMOS 882、803均在飽和領域中動作，由於在 兩者中流過之電流相等，故下式成立。 (1/2 ) /9n {( φψ-Ζ ) - ντη^ } 2 =(1/2 ) {^f-Z - Vtp* } - ···.·. ( 23 ) 於此， = (W/L ) Cox we............... ( 24 ) βψ — (W/L ) Cox wh............... ( 25 ) W、L分別為電晶龌之通道寬度及通道長度，Cox為每單位 面稹之門氣化膜容量，《^«^分別為在電子與電洞之逆向 層的移勘度。又，VTn*、VTP*分別為由灌浮闞册6觀察之N -VMOS 883 及 P — VMOS 802 之睡限值。若令 /3R=(y9N/ -23 - 本紙張尺度適用中國S家檁準(CNS)甲4規格（210X297公釐） (沭先閱讀背面之注意事項再填寫本頁) ':.汊- •訂_ 五、發明說明（ βρ ),則可得到如下之關涤：

Ζ = Φ F /β~Β V 7 ,->* + VlF*J β Κ + 1 A6 B6 26 ) Η為簡便計，令沒r = 1 ,則成為： Ζ = Φγ— [! Vm^- + Vtf* )/2] ......... ί 27 )但是，3r=1谨為一鯉設計例而已，當然亦可設定為其他 之值。漂浮閛之電位f可由⑵式求得，由（26 )式可得到： Ζ 1 JWk VTn* + Vtf^· —(Cl Vi + Ca v2 + Cs Vs + C4 V4 )- + {請先閱讀背面之注意事項再填寫本页)

Cl Vi + Cs V2 + Cs V3 + c JWr Vtn^ + Vtf^ (28 C tct Jβ n + 1若將2進信號L、X2、X3輸入Vi、V2、Vs ,則 Vi = Xi Vdd, Ve = X2 Vdd, Vs = Xs Vdd, ( 28 >式變成· Z = Vdg ( CiXi / C tot + C2X2 / C tc,t + C:3Xs / C 丁。丁） C 4 ViS R Vt η1* + V丁P来 + V4 .打· 經消部屮史標平局朽工消^合作：：一卬製 C T 0 T >/ β R + 1欲使輸出z成為如⑴式或第1圏（e)所示.必須令 (Cl / Cror ) = ( 1/8 ) (C2 / C 丁。τ 1 = ( 1/4 ) (Cs / Ctot ) = ( 1/2 )同時須使下式成立： -24 - 本纸張尺度適用t as家梂準（CNS) f 4規格（210x297公蝥） A6 B6 五、發明說明（23 ) 〇4 JIl VTn^ + Vtf+ Vod -V4---- = ............. ( 30 ) {請先閲讀背面之注意事項再填艿本頁) C τοτ 」β 长 + 1 i 6 欲滿足（30 )式.只要適當地S择C4、V4、或召R、 ντη*、Vtp*之值邸可逹到。最簡革之例為令V4 = 0 , /3f=1,而使下式滿足邸可··

Vm*· + Vtp* = — ( 1/8 ) Vdd ............ ( 31 ) 只要滿足上面之關偽，Vtπ*雖可作某一程度任意之湮擇， 但須注意以下之點。 第8圖（b)為將流過N-vMOS、P- vMOS之電流In、Ip 以<6 f- Z之凾數表示的鼸形，兩者之電流成為相等之點， 亦卽兩待性之交點決定出流過電路之直流霄流1〇及輸出電 流。欲令In、Ip之待性具有交點，必須滿足下式之關偽：

Vt‘-·※含 Vtf* ............ ( 32 ) 於此時，在電路中有如下之直流電流Ιο流過： _ Λ· 1 Vlr* - VtP··* Ιο = — β μ ( - ) 2 ............... ( 33 > 2 1 +7J7 因此，若令Vth* = Vtf\則Ιο = ◦.而電力消耗成為最小 .Η為蔺單計，令/3 1 ,則由（31 )式得到

Vtd* = Vtp* = — ( 1/16 ) Vdc 由此可知，N-vMOS必須為空乏型。但是.例如在（30)式 ,令 V4 = Vdd , ( C4 / Ctot ) > ( 1/16 )則得到 JJr VTn* + Vtp* C4 1 ----(---)Vdd JWr +1 C tct 16 N-v MO S成為加強型之電晶臛。當然，採取任一方式均可。 -25 - 本紙張尺度適用中國困家標準（CNS)f 4規格(210X297公釐) ；0 桴 f- 忘i {1 工 :·1\ 合 ίΐ it 印 A6 B6 五、發明說明（24 ) 或者，亦可令Vxn* < Vtp*。如此.則依（33 1式·邸 有直流電流流過，只要將V-η* — νπ*之值取成充分地小 ,卽可使電流值成為充分地小。於此場合，各電晶饈802、 803^電流驅動能力增加，而可使電路動作高速化。 反之，亦可與（32 )式相反，令VTn* > Vtp*。於此場 合，輸出電位雖可取為Vtp*彡Z S ντθ之範圍内之任意 值，但只要將Vt「，一 Vtf*之值設定在必要之精度以下即 無問題。於此場合，直流電流完全變成零，而可》現極低 消耗電力之電路。 第8圖（a)中所示之D /' A變換電路，由於偽在N - I； MO S 及P-1/M0S兩者均大齷成OFF之狀態下保持输出電壓，故較 諸習用之採用電咀負載的源極隨網器電路（第1圖（a)之107 )可使消耗霣力大幅減少。 並且，電路之動作速度高，其理由如下。當输出位準 上升之際，上方之N-vMOS 803成為ON而有電流流過，此 時由於下方之P - y MOS 802成為OFF,故全部之電流均僅只 使用輸出線8042充電，電壓之上升時間亦隨之编短。在107 之電路中，由於電流亦流過電阻R2.充電電流因而減少， 故較花時間。又，於输出位準降低之場合.故可高速降低 位準。在習用之107之電路，由於介由電阻L放電，若欲降 低消耗電力而將Rs加大，刖放電時間變長，待別是在降低 位準之場合，回應速度變慢。 浓本發明之第五實施例·可實現高速且低消耗電力的 D / A變換電路。由於80〗之電路.偽成將CMOS反相器中之 -26 - {請先閱讀计面之注意事項再填寫本頁) .訂· .綠· 本紙》尺度通用中國a家標準(CNS)T4規格(210x297公釐） t q3o^^ A6 “ B6 五、發明説明（25 ) NMOS與PMOS對讕之形態，故定名為逆CMOS放大器（ Reciprocal CMOS Transfer Abpliner* )〇 其次.在第8圖（c)中顯示本發明之第五實施例，亦即 第8圖（a)之佈置画型。但是.蘭於805^ vMOS電路雖採用 第6圔之電路，而反相器602則採用第二控制閘電極二分割 型之第6圈<b)之電路。在出現於菌中各部份之場合，偽與 第6、8圖共通。又，第8圖（d)中顯示各部之圖型偽由何 種材料構成的例子。又，闘於VDD、VS3為了使圖型易於看 清楚而省略了 A1配線。在圖型設計之際，偽作如下之假定 〇 假定 we = 2 uh;於 N-1/MOS令 L = 8.8 «a , W = 3 «id ； 於 P-vM〇S,則令 L=0.SWb,W = 6//iii〇 因此./3s=l〇 使閛氣化膜厚度為150 & ,令漂浮閘上之絕緣膜為例如Si〇2/ SbiW Si〇2之三層膜。於氣化膜換箄，使t ox = 150 &。令Ca s CW+ Cop= ( 1/ 10 ) Ctot。於此等前提之下.圖型設計 之結果如第8圈（c)所示。 在以上之例中，雖就将二值之數位信號輸入Vi、V2、 V3分別施以1、4、8之加櫬所得信號由Z输出之場合加 以說明，但是視需要亦可改變此一加權方式。並且.對Vi 、V2、V3之输入並無必要限定為二值之數位倍號，亦可為 例如三值、四值等之多值邏輯倍號。例如，若令三輸入之 三值倍號為X:、X2、X3 ,使其各自之加權為1、3、9 , 即可施行三值倍號之類比變換。又，吾人當然亦可输入連 續性之類比倍號。 -27 - 本纸張尺度適用中國困家橾準(CNS)f 4規格（210x297公鳘) (請先閑讀背面之注意事項再填駕本頁) ·«.· .訂. •練. A6 B6 (〇3〇6b 五、發明説明（26 ) (第六實施例） {請先閏讀背面之注意事項再填钚本頁) 第9圈（a)為顔示本發明之第六實施例的電路圖。此電 路偽將第6 _ (a)之D / A變換器更換成901所示之電路，901以 外之部份與第6画（a)之第四實施例相同，故與第6圃（a)陚 予相同之號碼。 在本實施例中，對反相器B8K 682之輸入综902偽採浮動 式，Μ容量I»合而輸入Vi、V£、V3。令輸入線90Z2電位為 Ψ F,在同圖（b)中顯示用以決定電位的簡化之圖示。於圖中 ,0 f iΦ F2為漂浮蘭挪、608之電位，Ca、Cb為與各控制閘 電極903、904之容量貘合偽數。由此圖可知： i^F = ( 1/CxOT ) (ClVl+ C2V2+ C3V3+ Ca^ r i + Cb^ F2 ) 由上式可知，Vf之電位除Vi、1/2、V3外亦受办F i .、办F: 之值所影鬱。因此，其他電極之電位變動透過0F1、必F2 而加以影鬱，此在精度上並不佳。亦邸•只要令匕、C2、 Cs >>Ca、Cb即可。如此，由於輸入倍號不介由源極随耦器 電路而在直接進人輸入線，故對於電路動作之高速化極有 利。 (第七實施例） .特 f {1 工 作 ft 印 其次，在第10圖（a)中顯示本發明之第七實施例。第10 圖（a)之電路偽對於2 bit之二進输入倍號施行邏輯演算，將 其演算結果输出至Y的電路。葙由加諸於Va、Vb、Vc之三 餹端子的倍號，可施行任惠之邏輯演算。例如若令Va = Vb =(1/4 )Vdd 且 Vc = Vdd ,則 Y = Χι + X2 ,亦即输出 X〇R。 若令Va=Vc=VD〇且Vb=0,則Υ = Χι·Χ2·亦即成為 -28 - 本纸張尺度適用中國國家櫺準（CNS)甲4規格(210x297公釐） *:Ό 3 ο ί

A B 五、發明説明（27 ) AND電路。亦即，本實施例之電路可使用完全同一膣硬髏 ，施行有關於2 bit之输入信號的所有邋輯演算。欲愛更其 功能，只要改變控制信號Va、Vb、Vc之值即可。亦即，此 一電路為非常高功能之柔硬體邏輯電路（Soft-Hardware Logic® 路）〇 表2為顯示對於2 bit之輸入h、χ2所存在之全部之函 數的一覽表，共存在有f ο至f i s等16餾函數。f i被稱為AHD ,f i 4 為 HAHD , f ?為 OR , f s 為 HOR, f s為 XOR , f 3 為 XH0R。 表3為實現此等ώ數所須之控制信號Va、Vb、Vc的值 。在表中.0、1分別表示〇 V及Vod ,而U/4 )、（ 1/2 ) 、（3/4 )分別表示（1/4 )Vdd、（ 1Z2 >Vdc、（ 3/4 >Vdd。 在第10画（a)之電路中，1081為CMOS _成之vMOS反 相器閛。1002、1明3、1Θ04為反相器之反相電壓為可變之反相 器，其各具有反相霄壓Vu、V12、Vl3，其值可由Va、Vb 、Vc加以控制。1005為第8圃中說明過之D / A箩換器。 D / A箩渙器1005只要例如依以下方式設計邸可。

Ci = ( 1/4 ) Cτοτ Ca = ( 1/2 ) Ctot Cs + C©n+ Ci>p = ( 1/4 ) Ctot mo = 0

Vm^ + Vtf* = - ( 1/4 ) Vdd )9 r = 1 將此等設計值代入（29 )式中，邸得： Z = Vdd { ( 1/4 ) Xi + ( 1/2 )Xs }+ (Vdd/8) ...... ( 34 ) -29 - 本纸張尺Λ適用中B國家檁準(CNS)甲4規格(210X297公嫠） 5 r〇36〇^ 五、發明説明（28 ) 第10圖（c)之FPD中頭示（X:、K2 )與输出霄壓Z之關 愾。亦卽，對於（Χι , X2 ) = ( 0 . 0 )、（ 0 . 1 )、（ 1 , 0 > ^ ( 1 , 1 ) , Z = ( 1/8 )Vdd, ( )Vod, ( 5/8 )Vdd, (7/8 )Vdd〇 反相電壓可變反相器1002、1003、1084可分别採甩例如像 第10圈（b)之電路。此一電路之設計可揉取例如以下之方式 為之。 Ci = C2 ............... ( 34 ) VTn* + Vtf* = - ( Co /Ctot ) Vdd ......... ( 35 ) (Co = Con + C-)p, C丁。τ = Co = Ci > /3 r = 1 將（35 )式代人（2Θ )式中得到： V i ^ = (Ci / C τ c τ.) Vdd......... < 36 ) 將（34 )、（ 36 )式代入（14 )式中，得到·· V . = Vdd — Vie............... ( 37 > V!為由控制閘電極1006觀察之反相器之反相電壓*可薙由 输入於另一個控制閘電極1087之霄歷之大小V»加以控制。 因此，反相器1002、1083、1004之反相電壓可分別由以下式子 A6 B6 (請先閱讀背面之注意事項再填寫本頁) 装· •打· 求得： V i 1 = V d d — Va ............... ( 3δ ) Via = Vdd - Vb ............... ( 35H Vi3 = Vdd — Vc............... ( 40 ) 以下，說明施行演算的CMOS檐成神經元閛1册1。1册1 之設計採取例如以下方式為之即可。 -30 - 本紙張尺度適用中Η B家標準(CNS)甲4規格(210x297公釐） .線 10 經 p 夬 « 工 合 作 i.t 卬 % A6 _____ B6 五、發明說明（29) Ci = ( 1/2 ) ( Ctot-Co ) ............ ( 41 ) C2 = < 1/4 ) ( Ctct-Co ) ............ ( 42 ) C：3 = C-； = ( 1/8 ) ( Ctct —C-5 ) ............ ( 43 > Vtu* + Vtp^ = — ( Co / Ctot ) Vdd ......... ( 44 ) yS r = 1 ............... ( 45 ) 伽8為一般之反相器。此愾為了將i/MOS閛1001之輸 出信號加以整形而加入之反相器，並非絕對有必要。亦可 像第一至第六實施例那漾不加入之。但是，藉由將其加入 .可提高1與0之輸出之精度。 其次，說明第10圈（a)之電路為可實現表2所示之全部 功能的電路。於說明中，偽採用FPD施行之.故再度就 F P D之判讓方法加以整理第10疆（c)為F P D之一例，躱軸 表示漂浮閘1009之霄位办f,潢軸表示控制閘電極M0之電 位Vi。又，與Xi、X2之值對應的V:之值也對於潢軸以箭頭 表示出來。水平之線稱為臨界值限，表示由漂浮闞10Θ9觀 察之反相器1001之反相電壓。將（44 )式代人（20 )式中，即 得到： V[*=(l/2) [(Ctot-C® )/CtotjVdd......... ( 46 ) 於圈中，在鈔=(1/2 ) 7 Vdd之處畫一筷®限值線（ 7 s〔（ Ctot —Ca )/Ctgt〕} 〇 基線為在卩2=卩3=74=0之情況下的^與卩1之顔偽 。其他傾斜線表示在其他控制闞電極1011、1012、1013中之某 一者有Vdd輸入之情況的線，其必f均較基線向上方傾移 一定值。蘭於此饉移量之大小，偽以（1/8 W Vdd為基準而 ' 31 - (請先聞讀计面之注意事項再填寫本頁) .装· •線· 本纸張尺度適用中國國家標準(CNS)甲4規格（210x297公釐） 5 15 經濟电511*-局锊工消'|?合作^卬^ t 0 紗3 Α6 “ Β6 五、發明說明（30 ) 計算。亦邸（1/8 )7 Vdd之《移量稱為位準1之《移，（2/8 ) 7 Vdd稱為位準2之《移。於圈中，位準1與位準3之讎 移偽重叠於基線。 但是，位準3之編移延伸至Vt =( 1/4 ) Vdd而終止。 於此一 F P D中，在紅之值超遇豔限值線之領域内，1081之 輸出為0。因此，穿過一段之反相器的值Y成為1。 亦邸，在4 f超過跑限值線之場合，「1/被輸出。 於圈示之例中，僅於（Χι、X2) = ( 0 . 0 )與（1 , 1 > 之場合才輸出「1」。第10圖（a)之霄路為計算XNOR之雷 路，亦邸為f 9。此為FPD之判讀方法。 那麼，以下邸就使用FP D之2 bit輸入之Soft Hardware Logic 之設計方法加以說明，藉此而說明第10圖（a)之電路動作。 第11圖（a)〜(P)為舆第2函所示之所有的函數相對應之FPD 。顯示用以表琨各函數之鈐與卩：之關偽。形成F之倍號波 形所需要之信號位準之組合如下： 位準0 ............... ( 位準1 ............... < f :) 位準 2 ............... ( f £, f 3 ) 位準 3 ............... ( f 4、f ε、f 7 ) 位準2 +位準1 ............... ( fs ) 位準 4 ............... ( fs、fl£、f；L4、fl5 ) 位準3 +位準1 ............... ( f 9λ f 13 ) 位準 2 + 位準 2 ............... ( f 10、f 11 ) 由以上之分類可知，位準1、2、3、4等所有之信 -32 - (請先閲讀背面之注意事項再填寫本页) -¾. •打· 本紙張尺度適用中8H家標準（CNS)甲4規格(210x297公釐） A6 ______ B6_ 五、發明說明（3} M位準均為必要。但是，在二输入之F P D,頂多僅能傾移 4位準。因此，只要準備位準1之佶號二鯉及位準2之佶 號—豳，即可應付所有之情形。位準3只要將1與2相加 即可·而位準4只要將全部相加邸可。更具龌說明之，例 如欲實現f s ( XOR ),如第11圔（g)顥示，只要在Vl = 0 ( 3/4 ) ▽dd之範園内.將位準1之信號與位準2之信號加於彡ρ 上即可。 欲將位準2之倍號重疊於4 F上，例如在第10圖之1001 ，只要令 C2 = ( 1/8 } ( Ctot — C© )χ 2,並令 V2 = Vdd 即可。 (42 )式之Cs之設計值即偽如此決定的。於ν! 2 ( 3/4)Vgd , 必須使Vs = 〇 .故必須使反相器1002之反相電壓V 11 = (3/4 )Vgd。所以由（38 )式可得到：

Va = ( 1/4 )Vdd .................. ( 47 ) 又，欲令位準1之信號重叠於办f·例如在第10圖之1001,只 要令 Cs = ( 1/8 > ( Ctot-Co ),且令 Vs = Vdd 即可。（43 )式 之C3邸偽如此決定的。關於C·；亦是相同。由於位準1之信 號亦於V: g ( 3/4)Vdd之範圍必須切掉，故Vu = ( 3/4)Vdd ,亦邸由（38 )式得到：

Vb = ( 1/4 ) Vdd .................. ( 48 ) 另一餹位準1之信號必須經常切掉，故Vis = 0,亦邸：

Vc = Vdd .................. < 49 > (47 )、（ 48 )、（ 49 )三式之結果記入於表3之f s檷内，關於 其他函數亦可籍由完全同樣之程序而求取Va.、Vb、Vc之值 Ο -33 - 本紙Λ尺度適用中國國家標導(CNS)甲4規格(210x297公;¢) (請先閱讀背面之注意事邛再填荈本頁) ^φ 1 經濟郎屮办標-1Ί-局*=工消0合作杜卬¾ 5 1 Α6 _Β6_五、發明説明（32) 第10圈（a)之電路偽由10魅1/ MO S霉晶髏與2餹通常之 MOS電晶膿，合計谨只12值之極少數的元件搆成。雖然如 此，對於2 bit之信號可實行全部之遍辑演算（包含AHD、OR 、HAND 、 H0R 、 X0R 、 XN0R > 。 依習知技術，例如欲以像第21圈之CMOS電路溝成二 输入之XNOR電路，必須要用14餹MOS電晶體。並且，若 欲改變其功能，必須另外重新製造硬髏。亦即，若欲表現 1δ餹函數，必須有16餾不同之電路，亦必須有分別依照需 要而切換的電路，完全不可能像本發明以簡單之霉路實現 全部之功能。此黏愾依照本發明才首度成為可能者。 又，在第10圖（a)之電路中，反相器1002、1003、1004各具 有一段之i/MOS閘，此亦可例如再附加一段以上之通常的 反相器。 亦邸，亦可例如將1082之输出信號输入至通常之反相 器.再将其输出加諸於控制閘1011。又，此反相器亦可為二 段或二段以上。S此方式，乃可將反相器之输出波形正確 地整形為1與0。同樣地，反相器1008當然亦可再附加一 段以上。 聞I於反相電壓為可變之反相器1明2至10Θ4 ,供使用如 第10 _ (b)之二輪入的vMOS閘。於此場合，籍箸將加諸於 —騸控制閘1007之倍號大小變換成0、（ 1/4 )VDD、（ 1/2 ) Vdd、（3/4)\/〇〇、\^〇〇等五種之值的方式，即可使由另一値 控制閘1006觀察之反相電壓V:分別變化成Vdd、（ 3/4 )Vdd 、（1/2 )Vdd、（ 1/4 )Vdd、0〔參考（38 )至（40 )式〕。亦即， -34 - {請先閱讀背面之注意事項再填駕本頁) .¾. •訂· ，線 本纸張尺度適用中a 1家櫺年(CNS)甲4規格(210x297公釐>_ 0 1 .4 ύ ΰ β 3 ο

A B 五、發明説明（33 ) 改變第10圈（a)之電路之功能.須要5值之输入倍號。在全 部之控制僅以2值信號施行之場合，只要例如使用像第10 圃⑹之電路以取代第10画（b)之電路邸可。 於圔中，若令 C1 = ( 1/2 ) ( C τ。τ — C 3 } Cs = < 1/8 ) ( Ctot —Co ) C：3 = ( 2/8 ) ( C T 0 T — C -3 ) C4 = i 1/8 > ( Ctct —Cis i V T n * + V T F* = — ( Co / C T 0 T ) V D D y9 r = 1 則由（20 )及（14 )式得到： VI = V d d — ( 1/4 ) ( a l + 2 a a + a s ) 因此，只要令a:、as、a3為OV或Vdd.即可設定V:之所有 必要之值。 或者，亦可使用像第10圖（e)之電路。於此場合，若令 Ci = ( 1/2 ) ( Ctot-C® ), Ca = Ca = C4 = Cs = (1/8 ) ( Ctot-C® ),朗得到： Vi = V d d — ( 1/4 )ai + a2+a3 + a4 在a 1至a 4等4餹輪入之中，若令成為Vdd之位準的输入之 數目為η ,則Vi =〔 1 一（ n/4 )〕Vdd,由η之值即可設定Vi 之值。 於此等實施例中，雖可介由信號》直接供給ai、a2、 a 3、a 4等2值信號，但是亦可如第10躧（f)所示那樣，直接 連結正反器1020a、1020b、1020c之输出，並以控制倍號X -35 - {請先聞讀背面之注意事項再填寫本頁) -装. •打· 4-. 本纸張尺度適用中國Η家梂準（CNS)f4規格（2丨0x297公釐） 10 5 t A6 ^ B6 五、發明説明（34 ) (1021)将數據送入此正反器内而行控制。視須要.送入之數 據可取自記億在記慊器等之内的某一數值。 使用如第10圖（π之反相m壓為可變之反相器，第10圖 (a)的電路能以如第18圖（s)之記號表現其功能。亦卽，對於 如下之二值之輪入倍號 X = ( Xi . X2......) 施行邏輯演算，而将如下之1或〇的演算結果输出。 Y = f ί ( X ) 至於要施行何種演算，偽由下式之控制信號來決定。 A = (ai、a 2 > a 3.........) 以第10圖（g)之電路當作為一摘積木，将其多數傾組合而成 之soft hardware logic電路顯示於第12圈（a)中。此為顯示本發 明之第八實施例的方塊圖。 1201a、1201b、1291e 為 2 bit 輸入之 soft hardware logic 電路 ，此為具有本發明之第七實施例所示之樓成的電路。1201c 、1281d為3 bit輸人之soft hardware ，可使用例如本發明之第 九實施例中所說明的電路。 由控制信號之匯流棑線路1202將1、0之信號送入各 積木，而規定各電路之功能。此等數據葙由例如記慊器電 路而被轉送至各積木，例如以像第10圈（f)之霉路鎖定(latch) 於正反器1820a至1028c。亦卽，葙由適當地變更鎖定在各積 木之倍號的方式，第12画（a)之電路可自由地變更其功能。 同圖（b)、（c)顯示兩餹此種例子。亦即，使用本發明之 運輯LSI在概念上成為同麗（d)那樣。雖為具有同樣之硬髏的 -36 - . 本紙》尺度適用中B B家標準(CNS) Ή規格（210x297公釐） ................................... .............-:¾..............................打·：····._...................故 {請先聞讀背面之注意事項再填宵本百) 0

Mi'ifst处i?f-局对工消¢=合作杜印.^ 紗 b_B6_ 五、發明說明（35 ) 電路，但葙由外來之命令，可以像是重新製造過硬體般地 變更其邏輯功能。此為邏輯電路溝成之嶄新之概念，而為 使新電腦之架携清造的溝築成為可能之重大發明。對於今 後通輯電路之發展所造成影W之巨大實無從估測。 (第九實施例） 第13圖為頭示本發明之第九實施例的霉路圈，此為對 於3 bit之2進信號输入L、Xs、X3可施行所有之暹輯演算 的電路。電路溝成為與第10圖（a)之第七實施例同揉之溝成 。其主要部份偽由6輸入之vMOS閘1301、5餹反相霉麵可 變之反相器（1302至1306)、及3 bit之D/A受換器1307溝成。1308 為用以作輸出波形整形之反相器。 本電路之OTOS構成之vMOS反相器閛1201偽設計成例如 像以下之情形：

Ci = ( 1/2 > ( Cto丁一C.5 > ......... ( 50 >

Ca; = Cs = ί 1/15 ) ( C τ ο τ — C λ ) ......... (51 ) C4 = Ce = Ce = ( 1/8 ) ( Cτοτ —Co ) ......... ί. 52 )

Vrn^ + Vtf* = — v C-5 /Ctot ) Vdd ......... ί 53 ) ,βκ = 1 在第11圈說明過之FP盼析之結果，吾人登現以3餹位 準2之信號輸入，及2鰌位準1之信號輸入，即可實現全 部之功能。 控制此等倍號之ON、OFF者為反相器1302至13Θ6。各反 相器之反相電壓偽藉著Va、Vb……Ve等输入電壓，依（37 ) 式控制之。此等反相器可直接使用例如第10圖（b)之電路。 -37 - 本纸張尺度遴用中國Η家櫺準(CNS) >P4規格(210x297公嫠) ................................ί ...........:k..............................ir.............................：.......線 {請先Μ讀背面之注意事項再填寫本页) A6 B6 五、發明説明（36 ) (請先閱讀背面之注意事邛再填寫本頁) 於此場合，薛箸對Va、Vb、Vc、……扣之值：設定成i V二d/3 )Xn(n:整數，0至8)中2' — 2’值，可表琨忠 台計256種之函數形態。於此雖未列出誶钿值的表，但以第 11圖中説明過之FPD之手法簡單PJ1可求得。 此一電路之應用不僅可作為soft-hardware logic丨吏用，且 可作為固定功能之電路使用。此時，加諸於Va至ye等之端 之電壓只要將以電阻分割産生之電位分别加於各端子即可 。谨給予直流電位，由於輸入阻抗為無限大（·: !，故使用 充分大之電阻即可將消耗電力抑制成充分小之值。如此， 由於偽重複完全相同之画型而構成電路，且谨有決定h至 Ve等之端子電壓的圖型須依須要而變更圖型即可，故電路 圖型之設計乃極度簡化。 *訂· 吾人可有系統並簡單地施行使用計算機的圖型設計i CAD !。若採用電阻分割於Va至Ve之電位之決定，整體而言 ,電力之消耗仍會增加。為了防止此點，可使用例如第10 圖（d).、ie)等之電路作為1202至1206的反相器，必要時捋a : a 2 .、a 3、a 4等連接於V ΰ或V ·_ξ 3即可。如此，僅憑配線 可施行邏輯電路之設計。或者，亦可使用如第6圖（b)所示 之反相器。自h端子觀察之反相電壓V :為：

Vi = V dl — i, ( C=：' / C: > η ί + ί Cz " / C ： ) η ζ j 由於 Ci = C2’+ 若令 ni=VcD, n 2= 0 則得 V: = V sd — ( C.2 ' / Ci ) η ί ......... ( 54 ) 改變C2 ’之值，即可將V i之值設定成既定之值。此可依如下 -38 - 本纸法尺度適用中國國家樣準（CNS)f 規格（210x297公蝥） A6 B6 ^〇36C>b 五、發明説明（37 ) 方式實現，例如在第8画（c)之布置中，使控制閛電極821、 S22與漂浮閘電極82&重叠面樓改變。亦即，僅憑箸圖型設 計即可自由地設定反相器之反相電壓及電晶體之臨限值。 在習用之像第22圖（b)之雷路中，離子注入之劑量雖有 必要依對於一餾一舾之電晶髓予以分開之方式而調整臨限 值，但若採取本發明之元件，則僅憑圈型設計卽可處理， 故可完全解決製程複雜、製程無製造邊限而産率低劣等問 題。 亦即，本發明除具有可簡單地實現soft hardware logic之 剷時代恃敢之外，並具有可以簡單之程序實現具有固定功 能的電路，且電路設計之自動化極簡單即可施行等各種優 越之特激。 又，關於第13圖之電路，若將Z視為输入信號，則此 為如第22a圈所示之二值多重臨界通輯元件，且作為此多值 邏輯電路之基本的元件亦甚簡單邸能實現。 第14圈（a)顯示本發明之第十實施例。本實拖例之電路 為使用！/M0S電晶疆以實現將類比信號输入V’3變換成3 bit之 類位佶號Ac、At、A2的所諝A/暖換電路。Va與Ao、A:、A2 之闢偽分別如同圖（b)、（c)、（d)所示。 本電路之主要部分俱由2組vHOS闞1401、1402與反柑電 壓各不相同之3鰌反相器1403a、1403b、1403c所溝成。如圖 中所示，此三値反相器之反相霉壓分別設定成（3/4 )Vdd、 (1/2 )Vdc、（ 1/4 )Vdg,而産生用以判斷輸入倍號之大小的 比較器之作用。1404a、1404b、1040c為通常之反相器，基於 -39 - 本纸張尺戍適用中國國家梂準(CNS)甲4規格(2丨0x297公釐） ........................”.........··“ ............Γ 装..............................訂............................^ (請先閱讀计面之注意事項再填蔣本頁) *ί;·ΐϊ.#^-处 ίέι'-局 R 工-νί·;ν·合作ft卬¾ 5 經濟iff处栉工消费合作汰5-¾ A6 B6 〇36〇^ 五、發明説明（38 ) 對输出波形施以整形之目的而設置的此等反相器亦可設置 成多段或者亦可不設置。與依照習知例製造之同樣之3 bit 之A/D#換器（第23圖 > 相較，已大為簡化。 表4偽用以比較有關於3 bit之AZD受換器而顯示於第23 圖之習用之並列比較型A/ D變換器與依本發明之i/MOS A/D變換器。首先，比較器之數目減少至一半以下。並因 為不需要暫存器與複雜之解碼電路（组合通緝電路），故 其總共之閛數較諸習知技術的汹鰌，己激減為只有S髄。 同樣的，表4偽就4 bit之情形加以比較者，其與習知 技術之差別極顯著。 茲說明第14國之電路之設計。闋於N—vMOS與P—v MOS等之構成，只要令其與例如第4、7、9實施例同樣 邸可。於y MO S閛1401,可作瞽如如下之設計： C1 = ( 4/7 ) ( C τ ο τ — C e. ) ............ ( 54 ) C2 = Cs = C4 = ( 1/7 ) ( C τ ο τ — C ο ) ......... ί 55 ) 且關於y MO S閑1402,可作如下之設計··

Ci = ( 2/3 ) ( Ctot-C® ) ............ ί 56 ) C2 = ( 1/3 ) ( Ctot-Cs ) ............ ( 57 ) 藉此而得到所希望之待性.此顯示於第14圈（eK (f),觀察 各i/MOS閜1401、1402之FPD即可明白。 在圖中，炎f i及必F2分別為漂浮閜1405、1406的電位。 第】4圖（e)、（f)之F P D與前此一直使用之F P D (例如第 3圖（a)、（b)或第4圖（b)等）稍有不同。其不同即在於基線 1407、1488本身比臨限值線1409有一部份高出，因而其本身 -40 - 本纸》尺度適用中國Η家梯準（CNS)T<!規格（210x297公梦） (請先閑讀背面之注意事項再填寫本頁) '·:装- •打· .綠· 5 B6 五、發明説明（39 ) 亦産生「1」之倍號。 於如此設計之場合，vMOS之控制関之Wifi爱成簡 〇〇 早。 (第十一實施例） 第15圈ω為顯示本發明之第十一實施例的霉路圔，其 仍為顯示3 bit之A/D變換器。此為使用與習用之vM〇S m 輯電路之設計同樣之FP D而為設計的例子，^ M〇 S蘭1501 、15025： F P D分別顯示於同圖〇>)、（c)。由此一 F P D之分析， 反相器1503a、1503b、1503c之反相霄®分別定為（1/4 )Vdd、（ 1/2 )Vdd^ ( 3/4 )Vdd〇 又，讕於容量耩合偽數，在yMOS閛1501谋設計為：

Ci = ( 1/2 ) ( Ctct —C0 ) C2 = Cs = C4 = ( 1/8 } ( C丁。丁— Ci? > CS = Cs = ( 1/16 ) ( C TOT —C 0 ) 而在1/ MO S閘1502則設計為： C: = ( 1/2 ) ( Ctct —Cο ) C2 = ( 1/4 ) ( Ctot —Cii )

Cs = C4 = ( 1/8 ) ( Ctot-Co ) 依此設計法，v MO S之控制閑之數目較第十實施例變多， 例如控制閘1586a、1506b偽遽結於Vdd ,而1507a、1507b則分 別接地。 吾人易於昧解，不管採用何一設計均無多大差別。 在第14歷（a)、15(a)中·産生比較器之作用的反相器 1403a〜c及1503a〜c亦可由通常之CMO S反相器構成之。但是 -41 - 表纸張尺度適用中B a家櫺争(CNS)甲4規格(210x297公:¢) ...................................一.............…其..............................訂.......................:……#!.- {請先W讀背面之注意事項再瑱寫本页) ie 15 Μ 濟 屮 局 Μ 工 消 作 杜 印 t 五、發明説明（40 ) .於此場合，為了 體分別施行雞子注 然而，例如若 ，則可藉由Vb之值 罾如藉由電阻分割 伴之圖型設計設定 (e)、第6圖（b)等之 設計更簡單地將反 法均無不可。 其次.就多值 在於下列4種場合 ⑴將複數® 1痼之多值變數。 (ii)將後數 複數画之多值變數 ί'Πί)將1健 ......Χη )〇 (ίν)將複數 數餹2值變數（Χ0 · 不管何一變換均可 (第十二實施例） 第16圖（a)為以 第十二實施例，此 號T0的電路。 A6 B6 控制其各自之反相電齷，必須對各電晶 入而調整臨限值。 使用如第10圖（b)之電路作為此等反相器 以控制其反相電壓。商於VB之值，亦可 等方式在晶片内直接賦與，可依電阻元 為住意之值。或者，若使用第10圈（出、 電路，可不使直流電流流過，籍由圖型 相電壓設定為任意之值。不管採钶一方 邐輯與2值遷輯之變換加以說明。此存 2值變數（:X: , X2 , X3......... Χη )變換成 艏2值受數（Xi , Χ2 , ......... Χη )變換成 ί Τθ , Τι , ......... Tin )〇 多值變數變換成複數痼2值變數（Xe… 餹多值變數（To , , ····…·· Τη )變換成複 ........Χη )〇 依本發明簡單地予以實現。 方塊圖顯示用以實行上述（i)的本發明之 為將2 bit之2值倍號變換成1艢4值倍 -42 - (請先聞磺背面之注意事頊再填寫本頁) ♦装· 本纸張尺度適用中國國家標準(CNS)甲4規格(2丨0x297公釐） *0 5 -·▲ A6 B6 ^〇3〇^·>5 五、發明說明（4ΐ ) 1681為D /A變換器，可使用例如嫌同圜（b)的電路。漂 浮閛1682之電位炎f表示如下，其中，基板霜位偽假定 為0 V 〇 φ f — (Ci/Ctot)Xi + (C2/Ctot )X© + f Cs / Ctct ) Vn + Co / Ctot ) V0 若令 Vat = 0 , Ci / Ctot = 1/2 · C£ / Ctct = 1/4， Vj* (由溧浮閛覼察之反相電壓）=〇 ,則得到： T = ( 2/4 ) Xi + ( 1/4 ) Xo T與（Χι , Xo )之關涤如第16圖（c)所示。與T = 3相當之值 為（3/4 )Vdd,未逹於電源電壓。 令T = 3 ,若欲得到如第16圖（d)所示那樣産生Vdd之 恃性，則例如令同圈（b)之變換器及輸入佶號之反相器的電 源電壓為（4/3 )Vdd卽可〔參考第16鼷（e)]。或者.亦可在 第16圃（b)之電路中，將Vb之闞去除.並令Ci · Cs >> Cs。 如此，則電源電匯保持為Vcd邸可。 (第十三實施例） 第17圜為實現（ii)之一例.此為顯示本發明之第十三 實施例的方塊圔。此像對於3 bit之2值倍號X£、L·、X®輸 出2®3值變數的霄路，在利用D/A變換器1701變換成類 比倍號Ζ之後，經由( 1702 )、To ( 1703 )等電路而輸出Ti 、Τί>。此等信號之聞涤整理成表6„D/A變換器可採用例 如像第8圖（a)或第16圈（b)供3 bit输入之用。 、ΤΘ之輸入恃性顯示於第17圓（b)。 欲實現Ti可採用例如像同画<c)之構成。使用在最終段 -43 - {請先閲讀背面之注意事項再填寫本頁) •裝. •打· •綠. 表紙張尺度適用中困國家標準(CNS)甲4規格(210x297公釐） 0 1Χ

五、發明說明（42 ) 之電路1704也可使用像第3圖（a)、第16圖（b)之逆CMOS轉 移放大電路。 第17圖（C)之L· .、L2與Z之關偽顯示於同圖（出。逆<^0$ 轉移放大電路1794之輸出Τι為Ti = L· + La ,可得到同圖(b) 之Τι之恃性。 但是，於此場合令Cl = C2。 同圖（e)為用以輸出To的電路，此像由L:3 1705與L4 1706 之次方塊（卩ub-boock )所溝成。 1707為與1704相同之逆CMO S轉移放大電路。同圖（f) 頴示U、U之輸出輸入待性。此種電路可使用例如自本發 明之第七實施例的第10圖（a)之電路移去D / A變換器1册5而 成的電路，簡單地予以實現。 欲實現前述（Hi),只要將多值信號输入至例如像本發 明之第10及第11實施例的A / D變換電路卽可。 (第十四實施例） 第18圖（a)為用以實現本發明之第十四實施例的方塊圖 ，其偽使圈中所示2鮪3值信號To、先通過多值/類比 费換電路1801 ,在變換成信號Z之後，再以A/ D變換器 1802變換成3 bit之2進數的電路。 18Θ2可使用例如像本發明之第十及第十一實施例的電 路。同圖（b)為顯示用以實現18Θ1的一例。例如若令Ci=( 2/3 )Ctot, C2 = ( 2/9 )Ctct Vi = 8,則 Z 成為 Z = ( 6/9 ) Ti + ( 2/9 )Τθ。若令 Το、Τι 之電壓值 Ο、（ 1/3 >V3D、（ 2/3 > Vdd、Vdd 分別對應於 To、Τι 之 0、1、2、3 ,則 Ζ = -44 - (請先閱讀背面之注意事項再填其本頁) •Γ装. .訂· •線 本纸張尺度逋用中ΒΒ家標準（CNS)甲<1規格（210x297公 史 if- f- 局 工 消 if jl·. 印 lii A6 B6 五、發明説明（43 ) (2/9 )Vdd( 3 Ti + Ts > ,而可將2鯉3值倍號受換成類比之 量。 如上述，依照本發明，多值與2值之變換可自由地為 之。當然，多值與多值彼此間之變換亦可同時為之。 (第十五實施例） 第19 _ (a)為顯示本發明之第十五實施例的電路画，此 一電路偽對於類比信號輸入X發生例如像同圖（b)所示之多 值多重醮限函數的電路。1901、1902為v MO S閛，1905為D/A 受換器。容量耩合谋數之設計值完全如圃中所示。1903、1904 為反相器，其各自之反相電壓之值記入於圈中。關於1991、 1902 . /3r = 1 且 VTn* + Vtp+ = — (Ci) /Ctct )Vdd .此與 前述各實施例相同。 關於1905之D / A變換器，俱設定成召r = 1 ,且Vt3 + Vtp* = 0。如此，卽得到： y=(2yi + y0)/4 .................. ( 58 ) 其次，說明本電路之設計過程。表7顯示第19圖（b)之 凾數。 對應於X之各範圔，y之值為0至3,此一y之值以 2bit之2值數71、71表現之結果亦顯示於同一表中。第9 圖（c)、（d)分別顯示用以輸出作為X之凾數的y :及y ® 之電路的FPD。藉由此FPD,可設計出第19圖（a)。將表7 之yi、ye代入（58 )式中，即可得到同圖（b)之恃性。 本發明之第十五實施例為表現多值多重臨限邏輯的電 路，此為多值通輯電路中具有最強之演算功能的電路。顯 -45 - 本纸》尺度適用中a Η家樣準(CNS)T4規格(210x297公嫠） ..................................一 ............…装..............................ir..............................^ (請先《讀背面之注意事項再填寫本頁)

五、诠明説明(44 ) 經濟部中央標準局8工消費合-社印製 然地，依照同樣之方式，不論何種凾數形態均能表現出來 。又，藉箸令反相器1903、1904之反相電$成為可變之方式 ，當然亦可不改變硬腥而變更函數形態。如上述，本發明 亦可極有效地應用在多值邏輯霉路之構成，唯有轉由此等 發明多值邏輯霉路才得以實用化。 在前述v MO S電路之設計中，全部之設計均以C tot 及Cτοτ— Co為基準而施行之。Co為灌浮闞與矽基板間之容 量，在CMOS谦成的時候即成為：

Co = Con + C〇p ..................... I 59 ) 於此，CM及Cep分別為N-i/M〇SS P— vMOS的漂浮閛與 基板間之容量。 若令控制閛之電位為L、V2......... Vn ,則漂浮閛之電 位Φ F成為：

Co n Ci m φΡ = - + Σ -Vi ............... ( 66 ) G 丁τ i =1 C τοτ 在本説明書之説明中，為了簡單地進行描述，在所有 之場合均假定Co為一定，且令b (基板之電位）=0。但 是，此不一定正確。視動作條件之不同，b本身會有些許 變化。在v MO S電晶體為ON之場合，可認為Co — Cox (聞氣 化膜容量）。又，通道之電位偽由源極朝向汲極而有變化 ,將其近似地視為等於源極霄位亦不會發生多大之誤差。 因此，在N— vMOS*可令Vo=0。 但是，於在源極隨耦器使用N- v MO S的第1圖之107¾ 第8圖之801之場合，源極之電位並非零。又，於P通道v 本紙張尺度適用中國國家標準（CNS)甲4規格（210父297公楚) (請先閱讀背面之：立意事項再滇寫本百) k. 象· A6B6 經濟部中央櫺準局員工消費合作社印製 五、發明説明（45 ) MOS, Vo — Vcc。即使考廉此等效果，前述結果亦幾乎無 改變。但為了逹到精度佳之設計，吾人可例如稍激修正 Vh*、Vtp*、之值而簡單地予以補正。 又，若令Co / Ctot<< 1 ，則Co之效果邸毫無考處之 必要。或者，亦可採取如下之對策。例如，第η艢之控制 閘採用恃定之調整用閘。 由（60 )式，得到：1 η-1φ f — - ( Ca V0 + Cn Vn ) + Σ Ci Vi ............ ( 61 ) Ctot i=l 令Co Vo之變動值為Δ ( Co Vo )。此偽表示因Vo之變化或Co之 麥化而迪成的變動，但若令Cn Vn > > Δ ( Co Vo ) .................. ( 62 ) 則此等受動並不構成問題。於此場合，若令Co + Cn — Co , 則全部之式子卽可直接使用。 Vn可令其為例如0 V ,或令其為Vdd。亦可令其為其 他之值。葙著將Vn之值諝整為既定之值，亦可對v MO S閛 本身之恃性加以激調整。 如上述，依照本發明，可較諸習知技術以非常少數之 元件構成複雜之邏輯電路，故對邏輯電路之超高積髖化非 常有利。 又，因配線數可減至非常少，故可使電路之動作速度 大幅改善。且因a輯電路之設計不但有条统且可非常餺單 地施行，故不僅設計所須之時間可激減，且可利用計算機 逢成完全自動設計。另一方面，於本發明，得到了可實現-47 - (請先聞讀背面之注意事項再填寫本頁) •於· .線· 本紙張尺度適用中國國家標準（CNS)甲4規格（210 X 297公釐） 5 B6 五、發明説明（46 ) 所讀「柔硬體電路」的完全嶄新之结果，該柔硬腥電路可 藉由控制信號完全改變其功能。並且，獲得了多值與2值 之邏輯變換可自由為之，且可容易地實現在多值邏輯電路 中之重要之功能方塊等各種優越之結果。 圖式之簡單說明： 第1圖(a)為顯示本發明之第一實施例的電路之溝成圖 > (b) 為反相器105之输出（Y)與漂浮閛之電位必f i的 關傜圖； (c) 為反相器186之電路满成圖； (d) 為反相器106S電路溝成画； (e) 為顯示D / A變換器107之輸入输出恃性的圖示 > 第2鼴(a)為顯示4輸入之N通道MOS電晶體之剖S 溝造之一例的圏示； ib)為用以分析v MOS動作的簡化之圖示； 第3圖(a)為顯示在本發明之第一實施例中之h與多F 之關偽的圖示； (b) 為顯示在本發明之第一實施例中之V:與在f 之顏供的圖示； (c) 將第1圖（e)之橫軸與縱軸對讕而成之圖式； 第4圓(a)為顯示本發明之第二實施例之霜路圖； (b)為 v MOS 401 之 FPD圖； 第5圖(a)為顯示本發明之第三實施例的電路圖； -48 - 本紙張尺度適用中國國家標準（CNS)甲4規格（210x297公釐） (請先閱讀背面之注意事項再堪寫本頁) .¾. _訂· 5 11 •線· 經_中央標準局員工消費合作杜印製 15 經^中央標準局員工消费合作社印製 A6 B6

五、纶明説明（47 ) ib)為將控制閛電極505 b分割為二之反相器溝成 圖； 第6圖(a)為顯示本發明之第四實施例的電路圖； (V)為将控制閛霉極分割為二之反相器構成圖； v 第7圖為4輸入之CMO S構成之神經元MO S閛之剖面 構造模式圖； 第8圖(a)為顯示本發明之第五實施例的電路圖； (b) 為顯示流過N—i/MOS及P-i/MOS之電流In、 1痛心一2之函數翻铬的圖示； (c) 為第8圖（a)之佈置圖型之設計 (d) 為顯示第8圖（c)中之材料之例子的圖示； 第9圖(a)為顯示本發明之第六實施例的電路圈； <b>為用以決定输入線之電位VF的簡化之圖示； 第10圖(a)為顯示本發明之第t實施例的圖示； (b) 為vMOS閘之構造圖； (c) 為顯示在F P D之一例中之漂浮閘1009之電位 <6 f與控制閛電極1010之電位Vi之關偽的圖示； (d) 為在僅以2值倍號施行全部之控制之場合的 電路圖； (e) 為在僅以2值倍號施行全部之控制之場合的 另一電路圖； (f) 為直接連结正反器之輸出，並葙由控制倍號 而取入數據之方式以施行控制之場合的電路圃； (g) 為表現於第10圖（a)中，使用反相電壓可變式 -49 - (請先閱讀背面之注意事項再瑱荈本頁) •災_ •綠· 本紙張尺度適用中國國家標準（CNS)甲4規格（210x297公釐） 5 15 經$中央樣準局負工消费合作社印製

A B 五、發明説明（48; 反相器之場合之功能的圖示； 第11圖(a)至（P)為與表2所示函數相對應之F P D圖； 第12圖(a)至（c)為作為一傾積木而將其多數膣組合成Soft hardware丨ogic (柔硬灌通_丨電路圖； (d)為使用本發明之邏輯L S I之槪念圈； 第13 _為頴示本發明之第九實施例之電路圖； 第14圖(a)為顯示本發明之第十實施例之電路圖； (b) 為顯示知與Αθ之關僳的圔示； (c) 為顯示Va與之關偽的圖示； (d) 為顯示h與k之關傲的圔示； (e) 為第14圖之電路設計例的^ M〇S閛1401之 F P D _ ; (fi為第14圓之電路設計例的ν' MOS閛1402之 FPD 圖； 第15圖(a)為顯示本發明之第十一實施例之電路圔·· ib)為第15圖之霄路設計例的v MO S閘1501之 FPDS ; (c)為第15圖之電路設計例的p MOS閘1502之 FPD 圖； 第16圖(a)為顯示本發明之第十二實施例之方塊圃； (b) 為第16圖(a)中之D / A變換電路1601之電路圖 ♦ » (c) 為顯示T與（X i、X0 )之關偽的圔示； (d) 為顯示丁 = 3時産生Tdd之待性的圖示； -50 - 本紙張尺度適用中國國家標準（CNS)甲4規格（210x297公釐） (請先閱讀背面之注意事項再填寫本頁) • J· *線· 5 15 經務部中央標準局Λ工消费合作社印製

五、论明説明（49 ) (e)為用以得到（d)之恃性的圖示； 第17圖(a)為顯示本發明之第十三實施例之方塊圖.； (b)為顯示、T2之輸入輸出特性的圖示； (〇為用以實現Tt之構成圈； (d) 為顯示L i、L2之輸入输出待性的圈示； (e) 為用以輸出T2的電路圈I ; (f) 為顯示Ls、L4之輸入輸出待性的圖示； 第18圈(a)為顯示本發明之第十四實施例之方塊圖； (b)為顯示甩以實現多值/類比變換電路1801之 一例的電路圖； 第19圃(a)為顯示本發明之第十五實施例之電路圖； (b) 為顯示本發明之第十五實施例之多值多重臨 限凾數之待性的圔示； (c) 為用以將作為X之函數之乂：予以輸出之電路 的FPD圖； (d) 為用以將作為X之函數之yof以輸出之電路 的FPD圖； 第20圖(a)為對於3値2進數輸人A .、B、C分別計算 XOR的邏輯電路圓； (b) 為對於3偏2進數輸入A .、B .、C分別計算 XNOR的通輯電路圖； (c) 為在CMOS技術中之反相器電路構成圔； (d) 為在CMOS技術中之3輸入之NOR電路溝成 f請先閱讀背面之注意事項再填寫本頁) -¾. .線. 本紙張尺度適用中國國家標準（CNS)甲4規格（210x297公釐) 10 15 經¾¾中央標準局®工消費合作社印製 A 6 B6 五、發明說明（50 ) (e)為在CMOS技術中之3輸入之NAND電路溝 成圖； 第21圖為與第20圖（b)不同溝成之XNO R電路圖； 第22圖(a)為顯示2值多重臨限邏輯元件之持性之一例 的圖示； ib)為實現第22圈（a)之恃性之電路的一例； 第23圖為並聯型之高速A / D變換器之電路面。 ί符號説明） 101…Ν通道♦神經元MOS電晶體；101 a 101 b…源極；102···漂浮蘭； 103 a、103 b、103 c…控制閛電極； 伽…負載電阻（R: )·, 105、106…反相器； 106 a…N MOS電晶體；107··. D/ A變換器 108‘- N 通道 i/MOS ; 1Θ9…電阻（Rs:); 111 a、111 b、111 c、Π1 d…控制蘭電極 Π2··*输出端子。 汲極； (請先閱讀背面之注意事項再填寫本頁) .訂· .線. 52 本紙張尺度適用中國國家標準（CNS)甲4規格（210x297公釐)

Claims (1)

1. 5 1 經漪部2ί央櫺準局β工消1Ϊ·合作社.Μ'ίι 娜 b C7 ____D7_ 六、申請專利範ffl 1. ~種半導腥裝置，其谋使用一艟以上之神經元MOS 電晶體而灌成者，各該神經元MOS電晶體於其基板上具有 一導電型之半導鱧領域，於此領域内設有相反導電型之源 極及汲極，在隔開該源極及汲極領域的領域中具有隔著第 一絕緣膜而設置之電位成浮動狀態的漂浮閘電極，且具有 隔箸第二絕緣膜而與該漂浮閘作容量耦合的多數之控制蘭 電極； 於此半導髏裝置中，其恃激為： 在第一神經元M〇 S電晶體之第一控制閑電極輸入第 —信號，且該第一佶號輸入於至少一段之第一反相器，其 輸出並输入至該第一控制閛電極以外的另一第二控制閘電 極。 2. 如申請專利範圍第1.項所述之半導體裝置.其中， 該半導體裝置包含有第二神經元MOS電晶髏，其源搔、汲 極及半導髏領域分別與該第一神經元MO S電晶饈之源痊、 汲極及半導體領域成相反導電型，該第一及第二神經元 MO S電晶饉之漂浮閛電極波此作電性連結。 3. 如申謫專利範圍第1.或2.項所述之半導體装置，其 中，包含有多數傾第一反相器，其信號為反相之反相電壓 各具有既定之值，前述第一信號分別输入於該多數健第一 反相器，各第一反相器之輸出分別輸入於該第一神經元 MO S電晶腰之各不相同之控制閛電極。 4. 如申請專利範圍第1.或2.項所述之半導體裝置，其 中，包含有多數脑第一反相器，其倍號為反相之反相電鼷 (琦先W讀背面之注意事項再填寫本页 •Κ. -訂· .線 本紙任尺度適用中aa家榇準（CNS)甲4規格（210x297公釐） 5 5 1* 經濟部櫺枣局Α工消Λ-合作社.'-ι1^ »·** Α7 Β7 C7 D7 六、申請專利範面 各具有既定之值，前述第一倍號分別輸入於該多數痼第一 反相器，各第一反相器之輸出分別經由至少一段以上之第 二反相器而輸入於該第一神經元MO S電晶體之各不相同之 控制閛電極。 5, 如申請專利範圍第1.項所述之半導體装置，其中， 於該第一神經元MO S電晶體之多數控制閜電極之一的第三 控制閛電極，有舆該第一信號相獨立之第二倍號輸入至該 處〇 6, 如申請專利範圍第5.項所述之半導體裝置，其中， 該第二信號為具有既定之值的直流電流。 7, 如申諳專利範圍第1.項所述之半導髏裝置，其中， 該第一控制閛電搔與該第一神經元MOS電晶體之漂浮閘間 之容量耦合偽數.和該第一神經元MOS電晶饅之該第一控 制閛電極以外之所有之控制閑電搔與該潔浮閛間之容鼍级 合溱數的缌和，兩者約略設定成相等之值。 3,如申請專利範圔第1.項所述之半導體装置，其中， 該第一反相器涤使用具有第四控制閘電極及至少一膣第五 控制閘電極的第三神經元MO S電晶體所溝成者，該第一信 號输入至該第四控制閘電極，而與該第一倍號柑獨立之分 別之既定倍號則輸入於該第五控制閜電搔。 9.如申請專利範園第8.項所述之半導腥裝置.其中， 該半導髅裝置包含有第四神經元MOS®晶體，其源極、汲 極及半導體領域分別與該第三神經元MO S電晶體之源極、 汲極及半導體領域成反相導電型，該第三及第四神經元 -54 - (¾先聞讀背面之注意事頊再邋苒本页 -綠. 本紙張尺度適用中a B家櫺準（CNS)甲4規格（210x297公釐） ο Α7 Β7 C7 D7 六、申請專利範® MO S電晶體 10. 如申 該第三神經 四控制閛電 體之漂浮閑 11. 如申 中，該第三 極.而該第 浮閛間之容 漂浮閘間之 之漂浮閑電極 請專利範圍第 元Μ Ο S電晶髏 極及第五控制 間之容量耩合 請專利範圍第 神經元MOS電 四控制闞電極 量縝合偽數之 容量讲合偽數 彼此作霄 9.項所述 具有一画 閛電極和 愾數偽設 8.或9.項 晶髅具有 與該第三 值，和該 之總和， 性連结 之半導 第五控 該第三 定為約 所逑之 多數画 神經元 等第五 偽設定 體裝置 制閛電 神經元 略相等 半導髏 !.>> -r- MOS電 控制閛 成約略 ，其中. 極，該第 MOS電晶 之值σ 裝置，其 控制闊電 晶髏之漂 電極與該 相等之值 (請先閱讀背面之注意事項再填寫本頁 .it. 15 經 濟 部 2故 央 只 1 贝 工 消 1Ϊ· 合 作 社 12. 如申請專利範圍第S.項所述之半 該等第五控制閘電極中之至少一艟被連 倍號的正反器之輸出端。 13. 如申諳專利範圔第1.項所述之半 該第五神經元MOS電晶饈之源極連接有 極被連接於該第一控制閘電極。 14. 如申謫專利範圔第13項所述之半 該第五神經元MOS電晶體具有至少η艢 電極分別输入n biti二值倍號，如此而 15. 如申_專利範圍第14項所述之半 若令該njg控制閜電槿與该第五神經元 間之容量耦合偽數分別為Ci、C2、C3… X Cl, C3 = 22 X Cl , C4 = 23 X Ci -55 - 本纸張疋度適用中國國家揉準（CNS)甲4規格（210x297公釐） 導醱装置，其中， 接於用以記億2值 導體装置，其中， 負載元件，而該源 導髏裝置，其中， 控制閛電極，於各 構成。 導體装置，其中， MO S F E T之漂浮閛 • Cn ,則 C2 = 2 ,Cn = 2W-1 X Ci 51 0- 1—I 經濟部2^火戊準局工消1f合作社印31

   六、申請專利範圍 AT B7 ，如此而溝成n 16. 如电諳專利範圍第13項所述之半導疆装置，其中， 該第五神經元MO S電晶證具有至少-値第六控制閛電極， 於該第六倥制閛電極有一定之直流電壓加諸其上，如此面 溝成成。 17. 如申請專利範圍第13項所述之半導體装置，其中， 該第五神經元MO S電晶髏具有N型之源極及汲極，且該負 載元件偽由具有P型之源極及汲極的第六神經元M〇 S電晶 體所構成者。 1S.如申請專利範圍第17項所述之半導證裝置，其中， 若令由該第五神經元MO S電晶體之漂浮閜電搔觀察之極限 電壓（在源搔*汲極間形成有通道之由源搔測得漂浮閜之 電位）為ν-β,且令由該第六神經元MOS電晶體之漂浮閛 觀察之極限電歷為V T ，則V Γ F41烧：設定成約S§等於V τ ΰ + , 或設定成V-=4較大。 19.如申請專利範圍第17或13項所述之半導體裝置，其 中，在該第五神經元MO S電晶體之漂浮閛電位對於其源極 電位具有負值時，於源極及汲極間形成Ν型之反相層，如 此而構成。 -DO - 本纸法尺度適用中國圃家櫺準（CNS)甲4規格（210x297公釐） ..............................................it..............................訂............................A?, iJL-Μ先閲¾背面之注意事項再填寫本百-