JP3247663B2 - 電気的に再構成可能なゲートアレイロジックを用いる方法及び、これによって構成される装置 - Google Patents
電気的に再構成可能なゲートアレイロジックを用いる方法及び、これによって構成される装置Info
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Description
【０００１】
【発明の分野】本発明は、電気的に再構成可能なゲート
アレイロジック素子（ＥＲＣＧＡ）の使用に関するとと
もに、複数のこのようなロジック素子の相互接続を具
え、ラージデジタル回路網の電気的な表現を、シミュレ
ーション、プロトタイピング、実行及び／又は演算のた
めの相互接続されたロジック素子を用い、一時的に実際
動作するハードウエアの構成に変換する方法にも関する
ものである。
アレイロジック素子（ＥＲＣＧＡ）の使用に関するとと
もに、複数のこのようなロジック素子の相互接続を具
え、ラージデジタル回路網の電気的な表現を、シミュレ
ーション、プロトタイピング、実行及び／又は演算のた
めの相互接続されたロジック素子を用い、一時的に実際
動作するハードウエアの構成に変換する方法にも関する
ものである。
【０００２】
【発明の背景及び概要】説明の便宜上、本出願では、リ
アライザシステム（Realizer System）として本発明を
説明する。辞書には、後述するシステムの簡単な説明的
名称が欠けている。リアライザシステムは、ハードウエ
アとソフトウエアとを具えており、シミュレーション、
プロトタイピング、実行又は演算のために、ラージデジ
タルロジック回路網の表現を、一時的に実際動作するハ
ードウエアの構成に変換する。（数個の最も広く利用す
ることのできる構成可能なロジックデバイスを用いるこ
とによって、極めて多くのロジック機能を具えている場
合、デジタルロジック回路網をラージとみなすこととし
ている。）（専らではなく）一般的に用いられている適
切な用語を簡単に再検討することで、以下の説明を、よ
り理解し易いものとすることができる。何かを“実現す
る”とは、それを実際又は現実のものとすることであ
る。デジタルロジック回路網又は設計の全体又は一部を
実現するということは、それを永久的に組み立てること
なく、実際の動作を構成することである。“入力設計
部”とは、実現されるべきデジタルロジック回路網を表
している。この入力設計部は、計測デバイス又はユーザ
指定実デバイスと同様に、組合せロジック及び記憶を表
している基本要素と、基本要素の入出力ピン間の接続を
表現している回路網とを具えている。ロジックチップ又
は相互接続チップを“構成”するとは、その内部ロジッ
ク機能及び／又は相互接続を特定の方法で配置すること
である。入力設計部のためのリアライザシステムを構成
するとは、その内部ロジック機能及び相互接続を、入力
設計部に応じて配置することをいう。設計を“変換”す
るとは、その表現を構成データのファイルに変換するこ
とであり、これをリアライザハードウエアに直接用いる
と、設計部を実現することができる。設計部を“作動”
させるとは、入力設計部の表現に応じて構成されたリア
ライザハードウエアを実際に作動させることである。
“相互接続”とは、ピンがワイヤで相互接続されている
かのように、多数のチップＩ／Ｏピン間にロジック信号
を通過させるための再構成可能な手段である。“パス”
とは、部分的にクロスバー相互接続におけるロジックチ
ップとクロスバーチップとの間の又は部分的クロスバー
の階層におけるクロスバーチップ間の組込相互接続ワイ
ヤの中の一つをいう。“パスナンバ”は、一対のチップ
を相互に接続している多くのパスの中から特定のパスを
特定するものである。“ＥＲＣＧＡ”とは、電気的に再
構成可能なゲートアレイ、すなわち組合せロジックの捕
捉及び入力／出力接続（及び付加的な記憶装置）のこと
であり、その機能及び相互接続は、単に電気信号を供給
することにより何回にも亘って構成及び再構成される。
“ロジックチップ”とは、リアライザシステムにおける
入力設計部の組合せロジックと、記憶装置と、相互接続
とを実現するのに用いられるＥＲＣＧＡである。“Ｌチ
ップ”とは、ロジックチップ、又はロジックチップの場
所に取り付けられるメモリモジュール、又はユーザ指定
のデバイスモジュールである。“相互接続チップ”と
は、Ｉ／Ｏピン間の任意の相互接続を実行することので
きる電気的に再構成可能なデバイスである。“ルーティ
ングチップ”とは、直接相互接続、又はチャンネルルー
ティング相互接続に用いられる相互接続チップのことで
ある。“クロスバーチップ”とは、クロスバー相互接続
又は部分的クロスバー相互接続に用いられる相互接続チ
ップである。“Ｘチップ”とは、Ｌチップを相互に接続
する部分的クロスバー中のクロスバーチップである。
“Ｙチップ”とは、階層部分的クロスバー相互接続の第
２レベルにおけるクロスバーチップであり、Ｘチップを
相互に接続している。“Ｚチップ”とは、階層部分的ク
ロスバー相互接続の第３レベルにおけるクロスバーチッ
プであり、Ｙチップを相互に接続している。“ロジック
ボード”とは、ロジックを伝達するプリント回路ボード
及び相互接続チップである。“ボックス”とは、１以上
のロジックボードを具えているカードケージのような物
理的格納装置である。“ラック”とは、１以上のボック
スを具えている物理的格納装置である。“システムレベ
ル相互接続”とは、個々のチップより大きなデバイスを
相互接続することであり、ロジックボード、ボックス、
ラック等である。“ロジックセルアレイ”又は“ＬＣ
Ａ”とは、ＥＲＣＧＡの特定の例であり、Xilink Inc.
その他で製造され、好適な例に用いられるものである。
“構成可能なロジックブロック”又は“ＣＬＢ”は、構
成可能なロジックの小さなブロック及びフリップフロッ
プであり、ＬＣＡにおける組合せロジック及び記憶を表
している。“設計メモリ”とは、入力設計部において特
定されるメモリ機能を実現するメモリデバイスである。
“ベクトルメモリ”とは、多くの刺激信号をリアライザ
システムに供給及び／又はリアライザシステムにおいて
実現される設計部からの多くの応答信号を捕捉するのに
用いられるメモリデバイスである。“スティミュレータ
（stimulator）”とは、刺激信号を実現された設計部の
個々の入力端子に供給するのに用いられるリアライザシ
ステム中のデバイスである。“サンプラ”とは、実現さ
れた設計部の個々の出力端子からの応答信号を捕捉する
のに用いられるリアライザシステム中のデバイスであ
る。“ホストコンピュータ”とは、リアライザシステム
のホストインターフェイスハードウエアが接続されてい
る慣用のコンピュータシステムであって、リアライザの
ハードウエアの構成及び動作を制御するものである。
“ＥＤＡシステム”とは、電気自動設計システム、すな
わち電気設計部を作成、編集、及び分析するのに用いら
れるコンピュータベースのツールに関するシステムであ
る。ホストＥＤＡシステムとは、リアライザシステムを
応用する多くの場合において、入力設計ファイルを発生
させるものである。
アライザシステム（Realizer System）として本発明を
説明する。辞書には、後述するシステムの簡単な説明的
名称が欠けている。リアライザシステムは、ハードウエ
アとソフトウエアとを具えており、シミュレーション、
プロトタイピング、実行又は演算のために、ラージデジ
タルロジック回路網の表現を、一時的に実際動作するハ
ードウエアの構成に変換する。（数個の最も広く利用す
ることのできる構成可能なロジックデバイスを用いるこ
とによって、極めて多くのロジック機能を具えている場
合、デジタルロジック回路網をラージとみなすこととし
ている。）（専らではなく）一般的に用いられている適
切な用語を簡単に再検討することで、以下の説明を、よ
り理解し易いものとすることができる。何かを“実現す
る”とは、それを実際又は現実のものとすることであ
る。デジタルロジック回路網又は設計の全体又は一部を
実現するということは、それを永久的に組み立てること
なく、実際の動作を構成することである。“入力設計
部”とは、実現されるべきデジタルロジック回路網を表
している。この入力設計部は、計測デバイス又はユーザ
指定実デバイスと同様に、組合せロジック及び記憶を表
している基本要素と、基本要素の入出力ピン間の接続を
表現している回路網とを具えている。ロジックチップ又
は相互接続チップを“構成”するとは、その内部ロジッ
ク機能及び／又は相互接続を特定の方法で配置すること
である。入力設計部のためのリアライザシステムを構成
するとは、その内部ロジック機能及び相互接続を、入力
設計部に応じて配置することをいう。設計を“変換”す
るとは、その表現を構成データのファイルに変換するこ
とであり、これをリアライザハードウエアに直接用いる
と、設計部を実現することができる。設計部を“作動”
させるとは、入力設計部の表現に応じて構成されたリア
ライザハードウエアを実際に作動させることである。
“相互接続”とは、ピンがワイヤで相互接続されている
かのように、多数のチップＩ／Ｏピン間にロジック信号
を通過させるための再構成可能な手段である。“パス”
とは、部分的にクロスバー相互接続におけるロジックチ
ップとクロスバーチップとの間の又は部分的クロスバー
の階層におけるクロスバーチップ間の組込相互接続ワイ
ヤの中の一つをいう。“パスナンバ”は、一対のチップ
を相互に接続している多くのパスの中から特定のパスを
特定するものである。“ＥＲＣＧＡ”とは、電気的に再
構成可能なゲートアレイ、すなわち組合せロジックの捕
捉及び入力／出力接続（及び付加的な記憶装置）のこと
であり、その機能及び相互接続は、単に電気信号を供給
することにより何回にも亘って構成及び再構成される。
“ロジックチップ”とは、リアライザシステムにおける
入力設計部の組合せロジックと、記憶装置と、相互接続
とを実現するのに用いられるＥＲＣＧＡである。“Ｌチ
ップ”とは、ロジックチップ、又はロジックチップの場
所に取り付けられるメモリモジュール、又はユーザ指定
のデバイスモジュールである。“相互接続チップ”と
は、Ｉ／Ｏピン間の任意の相互接続を実行することので
きる電気的に再構成可能なデバイスである。“ルーティ
ングチップ”とは、直接相互接続、又はチャンネルルー
ティング相互接続に用いられる相互接続チップのことで
ある。“クロスバーチップ”とは、クロスバー相互接続
又は部分的クロスバー相互接続に用いられる相互接続チ
ップである。“Ｘチップ”とは、Ｌチップを相互に接続
する部分的クロスバー中のクロスバーチップである。
“Ｙチップ”とは、階層部分的クロスバー相互接続の第
２レベルにおけるクロスバーチップであり、Ｘチップを
相互に接続している。“Ｚチップ”とは、階層部分的ク
ロスバー相互接続の第３レベルにおけるクロスバーチッ
プであり、Ｙチップを相互に接続している。“ロジック
ボード”とは、ロジックを伝達するプリント回路ボード
及び相互接続チップである。“ボックス”とは、１以上
のロジックボードを具えているカードケージのような物
理的格納装置である。“ラック”とは、１以上のボック
スを具えている物理的格納装置である。“システムレベ
ル相互接続”とは、個々のチップより大きなデバイスを
相互接続することであり、ロジックボード、ボックス、
ラック等である。“ロジックセルアレイ”又は“ＬＣ
Ａ”とは、ＥＲＣＧＡの特定の例であり、Xilink Inc.
その他で製造され、好適な例に用いられるものである。
“構成可能なロジックブロック”又は“ＣＬＢ”は、構
成可能なロジックの小さなブロック及びフリップフロッ
プであり、ＬＣＡにおける組合せロジック及び記憶を表
している。“設計メモリ”とは、入力設計部において特
定されるメモリ機能を実現するメモリデバイスである。
“ベクトルメモリ”とは、多くの刺激信号をリアライザ
システムに供給及び／又はリアライザシステムにおいて
実現される設計部からの多くの応答信号を捕捉するのに
用いられるメモリデバイスである。“スティミュレータ
（stimulator）”とは、刺激信号を実現された設計部の
個々の入力端子に供給するのに用いられるリアライザシ
ステム中のデバイスである。“サンプラ”とは、実現さ
れた設計部の個々の出力端子からの応答信号を捕捉する
のに用いられるリアライザシステム中のデバイスであ
る。“ホストコンピュータ”とは、リアライザシステム
のホストインターフェイスハードウエアが接続されてい
る慣用のコンピュータシステムであって、リアライザの
ハードウエアの構成及び動作を制御するものである。
“ＥＤＡシステム”とは、電気自動設計システム、すな
わち電気設計部を作成、編集、及び分析するのに用いら
れるコンピュータベースのツールに関するシステムであ
る。ホストＥＤＡシステムとは、リアライザシステムを
応用する多くの場合において、入力設計ファイルを発生
させるものである。
【０００３】シングルラージ設計部を保持するのに十分
な容量を有する再構成可能なゲートアレイを用いれば、
リアライザ技術の多くは不要である。しかしながら、２
つの理由からこのことは決して実現することができな
い。まず第１に、ＥＲＣＧＡのロジック容量は、同じ製
造技術を用いて製造された物理的に同一のサイズの再構
成不可能な集積回路と同じではない。再構成のための機
能は、チップのかなりのスペースをとる。ＥＲＣＧＡ
は、信号を導くスイッチングトランジスタと、これらの
スイッチを制御するための記憶トランジスタとを有して
おり、ここで、再構成不可能なチップは金属トレースを
具えている。そして、ＥＲＣＧＡは、これらのトランジ
スタをロジックとして用いることができる。再構成可能
なチップに必要とされる規則性は、リソースが実際の設
計では用いられていないということである。その理由
は、規則的なロジック構造の配置及びルーティングが、
利用可能なゲートを１００％用いることができないから
である。ＥＲＣＧＡを製作するためのこれらの計数の結
合は、再構成することのできないチップのロジック容量
の約１／１０である。目下のところ、実際の実行では、
ＥＲＣＧＡに要求される最大ゲート容量は９,０００ゲ
ートである（Xilinx XC 3090）。同様の技術を用いて
製造された、現在ほぼ慣用となっている集積回路では、
１００,０００ゲートロジック容量以上が与えられる
（モトローラ）。第２に、通常１０〜１００或いはそれ
以上の多くの集積回路を用いて、多くのプリント回路ボ
ード上にリアルデジタルシステムを設けることはよく知
られていることである。ＥＲＣＧＡのロジック容量が、
大規模集積回路と同等である場合であっても、ほとんど
のデジタルシステムを実現するのに、依然としてこのよ
うなチップを多く用いることとなる。しかし、ＥＲＣＧ
Ａのロジック容量は、大規模集積回路と同等ではないた
め、更に多くのチップが必要となる。最終的に、リアラ
イザシステムがシングル大規模チップのロジック容量を
有するためには、リアライザシステムが１０のオーダの
ＥＲＣＧＡを有している必要がある。このリアライザシ
ステムが、このようなチップの容量を有しているために
は、１００個のオーダのＥＲＣＧＡが必要とされる。こ
のことは、特殊な製造技術とは無関係に必要とされるこ
とに注意しなければならない。チップ当たりのトランジ
スタの数を２倍にすることによる製造工程によって、Ｅ
ＲＣＧＡの能力を２倍にすると、再構成不可能なチップ
の容量は２倍となり、従って、設計サイズ全体も同様に
２倍となる。
な容量を有する再構成可能なゲートアレイを用いれば、
リアライザ技術の多くは不要である。しかしながら、２
つの理由からこのことは決して実現することができな
い。まず第１に、ＥＲＣＧＡのロジック容量は、同じ製
造技術を用いて製造された物理的に同一のサイズの再構
成不可能な集積回路と同じではない。再構成のための機
能は、チップのかなりのスペースをとる。ＥＲＣＧＡ
は、信号を導くスイッチングトランジスタと、これらの
スイッチを制御するための記憶トランジスタとを有して
おり、ここで、再構成不可能なチップは金属トレースを
具えている。そして、ＥＲＣＧＡは、これらのトランジ
スタをロジックとして用いることができる。再構成可能
なチップに必要とされる規則性は、リソースが実際の設
計では用いられていないということである。その理由
は、規則的なロジック構造の配置及びルーティングが、
利用可能なゲートを１００％用いることができないから
である。ＥＲＣＧＡを製作するためのこれらの計数の結
合は、再構成することのできないチップのロジック容量
の約１／１０である。目下のところ、実際の実行では、
ＥＲＣＧＡに要求される最大ゲート容量は９,０００ゲ
ートである（Xilinx XC 3090）。同様の技術を用いて
製造された、現在ほぼ慣用となっている集積回路では、
１００,０００ゲートロジック容量以上が与えられる
（モトローラ）。第２に、通常１０〜１００或いはそれ
以上の多くの集積回路を用いて、多くのプリント回路ボ
ード上にリアルデジタルシステムを設けることはよく知
られていることである。ＥＲＣＧＡのロジック容量が、
大規模集積回路と同等である場合であっても、ほとんど
のデジタルシステムを実現するのに、依然としてこのよ
うなチップを多く用いることとなる。しかし、ＥＲＣＧ
Ａのロジック容量は、大規模集積回路と同等ではないた
め、更に多くのチップが必要となる。最終的に、リアラ
イザシステムがシングル大規模チップのロジック容量を
有するためには、リアライザシステムが１０のオーダの
ＥＲＣＧＡを有している必要がある。このリアライザシ
ステムが、このようなチップの容量を有しているために
は、１００個のオーダのＥＲＣＧＡが必要とされる。こ
のことは、特殊な製造技術とは無関係に必要とされるこ
とに注意しなければならない。チップ当たりのトランジ
スタの数を２倍にすることによる製造工程によって、Ｅ
ＲＣＧＡの能力を２倍にすると、再構成不可能なチップ
の容量は２倍となり、従って、設計サイズ全体も同様に
２倍となる。
【０００４】これらの理由によって、有効なリアライザ
システムを開発するためには、電気的に再構成可能な方
法で、数百個のＥＲＣＧＡを相互接続できるようにする
とともに、設計を数百個のＥＲＣＧＡの構成に変換でき
るようにする必要がある。本発明は、ＥＲＣＧＡそれ自
体の技術にまで及ぶものではなく、多くのＥＲＣＧＡか
らリアライザシステムを開発するための技術にのみ関す
るものである。ＥＲＣＧＡ技術は、いかにしてリアライ
ザシステムを開発するかを示してはいない。その理由
は、それが別の問題だからである。一つのＩＣチップの
全体を構成している再構成可能な相互接続ロジック素子
のためのＥＲＣＧＡ技術は、多くを相互接続するのに適
用できない。いずれか一方の方向に信号を通すスイッチ
ングトランジスタによって、ＥＲＣＧＡ相互接続を容易
に達成することができる。一つのチップ全体に亘って障
壁が存在しないので、相互接続に利用する多数の通路が
存在する。チップが小さいので信号のディレイも小さ
い。多くのＥＲＣＧＡを相互接続するのはむずかしい。
その理由は、ＩＣパッケージピン及びプリント回路ボー
ドを伴っているからである。利用することのできるピン
の数が制限されているということは、相互接続のための
通路の数が制限されているということである。チップの
信号の入出力は、（例えば増幅しながら）アクティブピ
ンバッファを介して行われなければならない。アクティ
ブピンバッファは、一方向にのみ信号を送ることができ
る。これらのバッファ及び回路基板はトレースによっ
て、一つのチップによって生ずるディレイよりも大きな
ディレイが生ずるリアライザシステムの相互接続技術に
よって、ＥＲＣＧＡとは全く別の方法で、これらの問題
を解決する。最終的に、ＥＲＣＧＡ技術では、設計を多
くのチップの構成に変換する必要はない。リアライザシ
ステムの相互接続は、ＥＲＣＧＡ内の相互接続とは全く
異なるものであり、相互接続を決定及び構成する全く別
の方法が必要とされる。所定の時間に利用することので
きる迅速且つ緻密なシリコン技術を用いて、ＥＲＣＧＡ
を開発する。（１ミクロンＳＲＡＭ技術を用いて、1989
Xilinx XC3000 ＬＣＡを開発する。）これは、実現
される迅速且つ緻密なシステムと同一の技術である。Ｅ
ＲＣＧＡは汎用のものであり、再構成可能な相互接続を
具えているので、現行のゲートアレイや慣用のチップほ
ど緻密ではないファクタを具えている。リアライザシス
テムは、ＥＲＣＧＡのレベルより高い汎用性及び再構成
可能性に対するサポートを反復する。従って、リアライ
ザシステムは、現行の緻密なシステム程緻密ではなく、
常に概略的には、１のオーダの一定のファクタとなって
いる。ボードレベルのリアライザシステムは、ゲートア
レイを実現し、ボックスレベルのリアライザシステム
は、ボード及び大規模慣用チップを実現する。更に、ラ
ックレベルのリアライザシステムは、ボックスを実現す
る。設計構造は、パッケージングの影響を強く受ける。
Ｉ／Ｏピン幅：ＶＬＳＩチップレベルでは、１００個の
Ｉ／Ｏピンは容易に開発でき、２００ピンは開発が困難
であるが、用いないこともなく、４００ピンに関して
は、ほとんど開発されていない。ボードレベルでは、こ
れらの数字は概して２倍となっている。ロジック密度：
ボードが、しばしば５個のＶＬＳＩチップを具えてお
り、１０個のＶＬＳＩを具えることも可能であるも、２
０個のＶＬＳＩを具えることは一般的ではない。単にそ
の理由は、実際のボードの最大値が約２００平方インチ
に制限されているからである。ボックスは、通常１０〜
２０ボードを具えており、時には４０ボードを具えてい
る。相互接続密度：２次元ワイヤの平面を数枚用いるこ
とができる場合、モジュールは、完全にチップ及びボー
ド上で相互接続される。しかし、背面が本質的に一次元
的な場合には、ボックスレベルにおいて、それほど完全
に相互接続されているわけではない。これらパッケージ
ングの制約は、有用なリアライザシステムにおいて見ら
れるシステム構造にかなり影響を及ぼす。リアライザシ
ステムでは低密度であるがために、実現される設計部で
は、単一のロジックチップは、通常、唯一のモジュール
を構成する。一つのボードにおけるロジックチップの複
合体によって、１つ又は２つのＶＬＳＩチップを実現す
る。リアライザボードのボックスは、設計部において、
単一のボードを実現する。更に、ボックスのラックは、
設計部のボードのボックスを実現する。従って、リアラ
イザシステムのボードレベルのロジック及び相互接続の
複合体は、設計部のＶＬＳＩチップと同じロジック・相
互接続容量並びにＩ／Ｏピン幅を有している必要があ
る。リアライザシステムのボックスは、設計部のボード
と同じロジック・相互接続容量及びＩ／Ｏピン幅を必要
とし、リアライザシステムのラックは、設計部のボック
スと同じロジック・相互接続容量を必要としている。
システムを開発するためには、電気的に再構成可能な方
法で、数百個のＥＲＣＧＡを相互接続できるようにする
とともに、設計を数百個のＥＲＣＧＡの構成に変換でき
るようにする必要がある。本発明は、ＥＲＣＧＡそれ自
体の技術にまで及ぶものではなく、多くのＥＲＣＧＡか
らリアライザシステムを開発するための技術にのみ関す
るものである。ＥＲＣＧＡ技術は、いかにしてリアライ
ザシステムを開発するかを示してはいない。その理由
は、それが別の問題だからである。一つのＩＣチップの
全体を構成している再構成可能な相互接続ロジック素子
のためのＥＲＣＧＡ技術は、多くを相互接続するのに適
用できない。いずれか一方の方向に信号を通すスイッチ
ングトランジスタによって、ＥＲＣＧＡ相互接続を容易
に達成することができる。一つのチップ全体に亘って障
壁が存在しないので、相互接続に利用する多数の通路が
存在する。チップが小さいので信号のディレイも小さ
い。多くのＥＲＣＧＡを相互接続するのはむずかしい。
その理由は、ＩＣパッケージピン及びプリント回路ボー
ドを伴っているからである。利用することのできるピン
の数が制限されているということは、相互接続のための
通路の数が制限されているということである。チップの
信号の入出力は、（例えば増幅しながら）アクティブピ
ンバッファを介して行われなければならない。アクティ
ブピンバッファは、一方向にのみ信号を送ることができ
る。これらのバッファ及び回路基板はトレースによっ
て、一つのチップによって生ずるディレイよりも大きな
ディレイが生ずるリアライザシステムの相互接続技術に
よって、ＥＲＣＧＡとは全く別の方法で、これらの問題
を解決する。最終的に、ＥＲＣＧＡ技術では、設計を多
くのチップの構成に変換する必要はない。リアライザシ
ステムの相互接続は、ＥＲＣＧＡ内の相互接続とは全く
異なるものであり、相互接続を決定及び構成する全く別
の方法が必要とされる。所定の時間に利用することので
きる迅速且つ緻密なシリコン技術を用いて、ＥＲＣＧＡ
を開発する。（１ミクロンＳＲＡＭ技術を用いて、1989
Xilinx XC3000 ＬＣＡを開発する。）これは、実現
される迅速且つ緻密なシステムと同一の技術である。Ｅ
ＲＣＧＡは汎用のものであり、再構成可能な相互接続を
具えているので、現行のゲートアレイや慣用のチップほ
ど緻密ではないファクタを具えている。リアライザシス
テムは、ＥＲＣＧＡのレベルより高い汎用性及び再構成
可能性に対するサポートを反復する。従って、リアライ
ザシステムは、現行の緻密なシステム程緻密ではなく、
常に概略的には、１のオーダの一定のファクタとなって
いる。ボードレベルのリアライザシステムは、ゲートア
レイを実現し、ボックスレベルのリアライザシステム
は、ボード及び大規模慣用チップを実現する。更に、ラ
ックレベルのリアライザシステムは、ボックスを実現す
る。設計構造は、パッケージングの影響を強く受ける。
Ｉ／Ｏピン幅：ＶＬＳＩチップレベルでは、１００個の
Ｉ／Ｏピンは容易に開発でき、２００ピンは開発が困難
であるが、用いないこともなく、４００ピンに関して
は、ほとんど開発されていない。ボードレベルでは、こ
れらの数字は概して２倍となっている。ロジック密度：
ボードが、しばしば５個のＶＬＳＩチップを具えてお
り、１０個のＶＬＳＩを具えることも可能であるも、２
０個のＶＬＳＩを具えることは一般的ではない。単にそ
の理由は、実際のボードの最大値が約２００平方インチ
に制限されているからである。ボックスは、通常１０〜
２０ボードを具えており、時には４０ボードを具えてい
る。相互接続密度：２次元ワイヤの平面を数枚用いるこ
とができる場合、モジュールは、完全にチップ及びボー
ド上で相互接続される。しかし、背面が本質的に一次元
的な場合には、ボックスレベルにおいて、それほど完全
に相互接続されているわけではない。これらパッケージ
ングの制約は、有用なリアライザシステムにおいて見ら
れるシステム構造にかなり影響を及ぼす。リアライザシ
ステムでは低密度であるがために、実現される設計部で
は、単一のロジックチップは、通常、唯一のモジュール
を構成する。一つのボードにおけるロジックチップの複
合体によって、１つ又は２つのＶＬＳＩチップを実現す
る。リアライザボードのボックスは、設計部において、
単一のボードを実現する。更に、ボックスのラックは、
設計部のボードのボックスを実現する。従って、リアラ
イザシステムのボードレベルのロジック及び相互接続の
複合体は、設計部のＶＬＳＩチップと同じロジック・相
互接続容量並びにＩ／Ｏピン幅を有している必要があ
る。リアライザシステムのボックスは、設計部のボード
と同じロジック・相互接続容量及びＩ／Ｏピン幅を必要
とし、リアライザシステムのラックは、設計部のボック
スと同じロジック・相互接続容量を必要としている。
【０００５】
【発明の実施の形態】内容一覧表 １.リアライザハードウエアシステム １.１ ロジック及び相互接続チップ技術 １.２ 相互接続アーキテクチャ １.２.１ 最も近い隣接相互接続 １.２.２ クロスバー相互接続 １.２.３ 相互接続トライステート回路網 １.２.４ システムレベル相互接続 １.３ 特定目的の構成素子 １.３.１ 設計部メモリ １.３.２ 刺激及び応答 １.３.３ ユーザ指定デバイス １.４ 構成 １.５ ホストインターフェース ２.リアライザ設計変換システム ２.１ 設計部リーダ ２.２ 基本要素変換 ２.３ 分割化 ２.４ ネットリスティング及び相互接続 ３.リアライザの応用 ３.１ リアライザロジックシミュレーションシステム ３.１.１ ロジックシミュレーション、刺激及び応答の
伝送システム ３.１.２ ロジックシミュレーション、オペレーティン
グ・カーネル ３.１.３ リアライザロジックシミュレーションシステ
ムの使用 ３.１.４ ２状態以上の実現化 ３.１.５ リアライザの遅延に関する表現 ３.１.６リアライザシミュレーションから他のシミュレ
ーションへの状態の伝送 ３.２ リアライザフォールトシミュレーションシステ
ム ３.３ リアライザロジックシュミレータ評価システム ３.４ リアライザプロトタイピングシステム ３.４.１ 実現された仮想計器 ３.５ リアライザ実行システム ３.６ リアライザ生産システム ３.７ リアライザ計算システム ４.好適例 ４.１ ハードウエア ４.２ ソフトウエア
伝送システム ３.１.２ ロジックシミュレーション、オペレーティン
グ・カーネル ３.１.３ リアライザロジックシミュレーションシステ
ムの使用 ３.１.４ ２状態以上の実現化 ３.１.５ リアライザの遅延に関する表現 ３.１.６リアライザシミュレーションから他のシミュレ
ーションへの状態の伝送 ３.２ リアライザフォールトシミュレーションシステ
ム ３.３ リアライザロジックシュミレータ評価システム ３.４ リアライザプロトタイピングシステム ３.４.１ 実現された仮想計器 ３.５ リアライザ実行システム ３.６ リアライザ生産システム ３.７ リアライザ計算システム ４.好適例 ４.１ ハードウエア ４.２ ソフトウエア
【０００６】１．リアライザハードウエアシステム リアライザハードウエアシステム（図１）は： １）１）少なくとも二つのロジックチップ（通常、数十
個又は数百個）及び２）付加的に、メモリモジュール、
ユーザ指定のデバイスモジュールのような、１以上の特
定目的のための構成要素を具えている１セットのＬチッ
プを、 ２）Ｉ／Ｏピンを相互接続可能なすべてのＬチップに接
続されている構成可能な相互接続と、 ３）ホストコンピュータ、構成システム及びデータ入出
力又は制御のためのホストが使用することのできるすべ
てのデバイスに接続されたホストインタフェースと、 ４）ホストインタフェース、すべての構成可能なＬチッ
プ及び相互接続デバイスに接続された構成システム とを具えている。このハードウエアを、通常、ロジック
ボード、ボックス及びラックの形態で実装し、ホストコ
ンピュータに接続する。このハードウエアは、ホストコ
ンピュータの制御の下で作動する。
個又は数百個）及び２）付加的に、メモリモジュール、
ユーザ指定のデバイスモジュールのような、１以上の特
定目的のための構成要素を具えている１セットのＬチッ
プを、 ２）Ｉ／Ｏピンを相互接続可能なすべてのＬチップに接
続されている構成可能な相互接続と、 ３）ホストコンピュータ、構成システム及びデータ入出
力又は制御のためのホストが使用することのできるすべ
てのデバイスに接続されたホストインタフェースと、 ４）ホストインタフェース、すべての構成可能なＬチッ
プ及び相互接続デバイスに接続された構成システム とを具えている。このハードウエアを、通常、ロジック
ボード、ボックス及びラックの形態で実装し、ホストコ
ンピュータに接続する。このハードウエアは、ホストコ
ンピュータの制御の下で作動する。
【０００７】１.１ ロジック及び相互接続チップ技術 １.１.１ ロジックチップデバイス デバイスが、リアライザロジックチップとして役立つた
めには、このデバイスが電気的に再構成可能なゲートア
レイ（ＥＲＣＧＡ）でなければならない： １）デバイスは、容量制限を条件として、組合せロジッ
ク（及び付加的な記憶装置）を具えているデジタルロジ
ック回路によって構成することができなければならな
い。 ２）デバイスは、その機能及び内部相互接続を、電気的
に何回でも、種々の論理回路に適合するように構成する
ことができるという点において、電気的に再構成可能で
なければならない。 ３）デバイスは、特定の回路網又は特定するＩ／Ｏピン
とは無関係に、デジタル回路網でＩ／Ｏピンを自由に接
続し、リアライザシステムの部分クロスバー、又は直接
相互接続が首尾よくロジックチップを相互接続できなけ
ればならない。ロジックチップとして好適な、再構成可
能なロジックチップの一例としては、ロジックセルアレ
イ（Logic Cell Array（ＬＣＡ））がある（“The Pr
ogrammable Gate Array Handbook”,Xilinx Inc.,San J
ose,CA,1989)。このロジックチップは、Xilinx Inc.そ
の他で製造されている。このチップは、構成可能なロジ
ックブロック（Cnofigurable Logic Block（ＣＬ
Ｂ））の２次元配列を具えている。この２次元配列は、
再構成可能なＩ／Ｏブロック（ＩＯＢ）で囲まれている
とともに、ＣＬＢとＩＯＢとの間の行と列とに配置され
たセグメントを配線することによって相互接続されてい
る。各ＣＬＢは、数個の入力端子と、ロジック機能を再
構成することのできる多重入力組合せロジック回路網
と、１以上のフリップフロップと、ＣＬＢ内の再構成可
能な相互接続によって連結することができる１以上の出
力端子とを具えている。各ＩＯＢを再構成し、チップの
入力バッファ又は出力バッファとすることができる。更
に、各ＩＯＢを外部Ｉ／Ｏピンに接続する。配線したセ
グメントをＣＬＢ、ＩＯＢ及び、お互いに接続すること
によって、再構成可能なパストランジスタ及び相互接続
マトリックスを介し、ＣＬＢ、ＩＯＢ及びセグメント間
に、相互接続を形成する。すべての再構成可能な機能
を、チップのシリアルシフトレジスタにおけるビットで
制御する。従って、ＬＣＡは“構成ビットパターン”の
シフトによって完全に構成される。構成に要する時間は
１０〜１００マイクロ秒である。Xilinx 2000及び3000
シリーズのＬＣＡは、６４〜３２０のＣＬＢを具えてお
り、５６〜１４４のＩＯＢを使用することができる。Ｌ
ＣＡネットリスト（netlist）変換ツール（以下にて示
す）は、ロジックをＣＬＢに作成し、ＣＬＢとＩＯＢと
の間の相互接続を最適にしている。ＣＬＢとＩ／Ｏピン
との間の相互接続を構成することによって、ＬＣＡは、
特定の回路網又は特定するＩ／Ｏピンとは無関係に、デ
ジタル回路網でＩ／Ｏピンを自由に接続することができ
る。リアライザシステムを好適に具体化するには、ＬＣ
Ａデバイスをそのロジックチップとして用いる。ロジッ
クチップとして好適な他の種類のアレイとしては、ＥＲ
Ａ、すなわち電気的に再構成可能なアレイがある。市販
されているものとしてはplesseyのERA60Kのタイプのデ
バイスがある。これは、構成ビットパターンを部分的に
ＲＡＭにロードすることで構成される。ＥＲＡを２入力
ＮＡＮＤゲートのアレイとして構成する。ＲＡＭの値に
応じて、２入力ＮＡＮＤゲートの各々を独立に互いに相
互接続する。ＥＲＡは、ゲート入力端子の一連の相互接
続通路への接続を切換える。ERA 60100は、約１０,０
００個のＮＡＮＤゲートを具えている。アレイの周辺の
Ｉ／Ｏセルは、ゲート入力端子及び／又は出力端子を外
部Ｉ／Ｏピンに接続するのに用いられる。ＥＲＡネット
リスト変換ツールは、ロジックをゲートに作成し、ゲー
ト間の相互接続を最適にするとともに、以下に示すよう
に、構成ビットパターンファイルを出力する。ゲートと
Ｉ／Ｏセル間の相互接続を構成可能にすることによっ
て、ＥＲＡは、特定の回路網又は特定するＩ／Ｏピンと
は無関係にデジタル回路網を用いてＩ／Ｏピンを自由に
接続することができる。ロジックチップとして用いるこ
とのできる、更に他の種類の再構成可能なロジックチッ
プとしては、ＥＥＰＬＤ、すなわち、電気的に消去可能
で、プログラム可能なロジックデバイス（“GAL Handbo
ok”，Lattice Semiconductor Corp., Portland, OR,19
86）がある。商用のものとしては、ラティス・ジェネリ
ック・アレイ・ロジック（Lattice Generic Ａrray
Logic（ＧＡＬ））がある。これは、ビットパターン
を、ロジック構成の部分にロードすることで構成され
る。ＧＡＬは、出力フリップフロップを有する、積の和
のアレイとして構成されており、その構成は、Xilinx
ＬＣＡよりも汎用性を有していない。ＧＡＬによって、
Ｉ／Ｏピンを、すべての入力ピン間及びすべての出力ピ
ン間のロジックに接続せずにすみ、部分的に要件を満足
している。ＧＡＬは、１０〜２０個のピンを有してお
り、比較的小さな構造となっている。しかし、ＧＡＬは
リアライザロジックチップとして用いられる。プログラ
ム可能なロジックチップについての詳細は、米国特許第
４,６４２,４８７号、第４,７００,１８７号、第４,７
９６,２１６号、第４,７２２,０８４号、第４,７２４,
３０７号、第４,７５８,９８５号、第４,７６８,１９６
号及び第４,７８６,９０４号明細書において説明されて
いる。ここでは、これらの明細書の内容を説明に用いて
いる。
めには、このデバイスが電気的に再構成可能なゲートア
レイ（ＥＲＣＧＡ）でなければならない： １）デバイスは、容量制限を条件として、組合せロジッ
ク（及び付加的な記憶装置）を具えているデジタルロジ
ック回路によって構成することができなければならな
い。 ２）デバイスは、その機能及び内部相互接続を、電気的
に何回でも、種々の論理回路に適合するように構成する
ことができるという点において、電気的に再構成可能で
なければならない。 ３）デバイスは、特定の回路網又は特定するＩ／Ｏピン
とは無関係に、デジタル回路網でＩ／Ｏピンを自由に接
続し、リアライザシステムの部分クロスバー、又は直接
相互接続が首尾よくロジックチップを相互接続できなけ
ればならない。ロジックチップとして好適な、再構成可
能なロジックチップの一例としては、ロジックセルアレ
イ（Logic Cell Array（ＬＣＡ））がある（“The Pr
ogrammable Gate Array Handbook”,Xilinx Inc.,San J
ose,CA,1989)。このロジックチップは、Xilinx Inc.そ
の他で製造されている。このチップは、構成可能なロジ
ックブロック（Cnofigurable Logic Block（ＣＬ
Ｂ））の２次元配列を具えている。この２次元配列は、
再構成可能なＩ／Ｏブロック（ＩＯＢ）で囲まれている
とともに、ＣＬＢとＩＯＢとの間の行と列とに配置され
たセグメントを配線することによって相互接続されてい
る。各ＣＬＢは、数個の入力端子と、ロジック機能を再
構成することのできる多重入力組合せロジック回路網
と、１以上のフリップフロップと、ＣＬＢ内の再構成可
能な相互接続によって連結することができる１以上の出
力端子とを具えている。各ＩＯＢを再構成し、チップの
入力バッファ又は出力バッファとすることができる。更
に、各ＩＯＢを外部Ｉ／Ｏピンに接続する。配線したセ
グメントをＣＬＢ、ＩＯＢ及び、お互いに接続すること
によって、再構成可能なパストランジスタ及び相互接続
マトリックスを介し、ＣＬＢ、ＩＯＢ及びセグメント間
に、相互接続を形成する。すべての再構成可能な機能
を、チップのシリアルシフトレジスタにおけるビットで
制御する。従って、ＬＣＡは“構成ビットパターン”の
シフトによって完全に構成される。構成に要する時間は
１０〜１００マイクロ秒である。Xilinx 2000及び3000
シリーズのＬＣＡは、６４〜３２０のＣＬＢを具えてお
り、５６〜１４４のＩＯＢを使用することができる。Ｌ
ＣＡネットリスト（netlist）変換ツール（以下にて示
す）は、ロジックをＣＬＢに作成し、ＣＬＢとＩＯＢと
の間の相互接続を最適にしている。ＣＬＢとＩ／Ｏピン
との間の相互接続を構成することによって、ＬＣＡは、
特定の回路網又は特定するＩ／Ｏピンとは無関係に、デ
ジタル回路網でＩ／Ｏピンを自由に接続することができ
る。リアライザシステムを好適に具体化するには、ＬＣ
Ａデバイスをそのロジックチップとして用いる。ロジッ
クチップとして好適な他の種類のアレイとしては、ＥＲ
Ａ、すなわち電気的に再構成可能なアレイがある。市販
されているものとしてはplesseyのERA60Kのタイプのデ
バイスがある。これは、構成ビットパターンを部分的に
ＲＡＭにロードすることで構成される。ＥＲＡを２入力
ＮＡＮＤゲートのアレイとして構成する。ＲＡＭの値に
応じて、２入力ＮＡＮＤゲートの各々を独立に互いに相
互接続する。ＥＲＡは、ゲート入力端子の一連の相互接
続通路への接続を切換える。ERA 60100は、約１０,０
００個のＮＡＮＤゲートを具えている。アレイの周辺の
Ｉ／Ｏセルは、ゲート入力端子及び／又は出力端子を外
部Ｉ／Ｏピンに接続するのに用いられる。ＥＲＡネット
リスト変換ツールは、ロジックをゲートに作成し、ゲー
ト間の相互接続を最適にするとともに、以下に示すよう
に、構成ビットパターンファイルを出力する。ゲートと
Ｉ／Ｏセル間の相互接続を構成可能にすることによっ
て、ＥＲＡは、特定の回路網又は特定するＩ／Ｏピンと
は無関係にデジタル回路網を用いてＩ／Ｏピンを自由に
接続することができる。ロジックチップとして用いるこ
とのできる、更に他の種類の再構成可能なロジックチッ
プとしては、ＥＥＰＬＤ、すなわち、電気的に消去可能
で、プログラム可能なロジックデバイス（“GAL Handbo
ok”，Lattice Semiconductor Corp., Portland, OR,19
86）がある。商用のものとしては、ラティス・ジェネリ
ック・アレイ・ロジック（Lattice Generic Ａrray
Logic（ＧＡＬ））がある。これは、ビットパターン
を、ロジック構成の部分にロードすることで構成され
る。ＧＡＬは、出力フリップフロップを有する、積の和
のアレイとして構成されており、その構成は、Xilinx
ＬＣＡよりも汎用性を有していない。ＧＡＬによって、
Ｉ／Ｏピンを、すべての入力ピン間及びすべての出力ピ
ン間のロジックに接続せずにすみ、部分的に要件を満足
している。ＧＡＬは、１０〜２０個のピンを有してお
り、比較的小さな構造となっている。しかし、ＧＡＬは
リアライザロジックチップとして用いられる。プログラ
ム可能なロジックチップについての詳細は、米国特許第
４,６４２,４８７号、第４,７００,１８７号、第４,７
９６,２１６号、第４,７２２,０８４号、第４,７２４,
３０７号、第４,７５８,９８５号、第４,７６８,１９６
号及び第４,７８６,９０４号明細書において説明されて
いる。ここでは、これらの明細書の内容を説明に用いて
いる。
【０００８】１．１．２ 相互接続チップデバイス 相互接続チップは、クロスバー相互接続の全体及び一部
に用いるクロスバーチップと、直接相互接続及びチャン
ネルルーティング相互接続に用いるルーティングチップ
とを具えている。デバイスが、リアライザ相互接続チッ
プとして役立つためには： １）デバイスは、直ちに、任意に選択されたＩ／Ｏピン
のグループ間で多くのロジック相互接続を形成し、各相
互接続は、その入力Ｉ／Ｏピンからロジック信号を受信
するとともに、これらの信号を出力Ｉ／Ｏピンに供給で
きなければならない。 ２）デバイスは、その相互接続を電気的に規定するとい
う点において、再構成可能でなければならず、多くの種
々の設計に適合できるように再規定できなければならな
い。 ３）クロスバー加算技術を用いて、部分的クロスバー相
互接続におけるトライステート回路網を相互接続する場
合、デバイスは、加算ゲートを具体化できなければなら
ない。（クロスバー加算技術を用いない場合には、トラ
イステート・セクションにて説明するように、他のトラ
イステート技術を用いる。） 上述したＥＲＣＧＡデバイス、すなわち、ＬＣＡ、ＥＲ
Ａ及びＥＥＰＬＤは、これらの要件を満足しており、相
互接続チップとして用いられる。相互接続チップにロジ
ックをほとんど或いは全く用いない場合、ほとんどのデ
ジタル回路網を構成することのできる機能は、データを
直接入力ピンから出力ピンへと送ることができる。ＬＣ
Ａは、リアライザシステムを好適に具体化する際、クロ
スバーチップとして用いられる。TI 74AS 8840デジタ
ルクロスバースイッチ（SN 74 AS 8840 Data Sheet,Tex
as Instruments, Dallas, TX, 1987）、すなわち、通常
電話スイッチに用いられる交差点スイッチデバイスを、
相互接続チップとして用いることができる。ところで、
これらのクロスバースイッチデバイスを、作動中、動的
に変化する構成に応用する場合、データ伝送スピードに
匹敵する再構成スピードが得られる。この再構成スピー
ドは、ＥＲＣＧＡデバイスの構成スピードよりも速い。
この結果、このようなクロスバースイッチデバイスは、
ＥＲＣＧＡよりも高価且つ低容量であり、あまり望まし
くないリアライザ相互接続チップを作成することとなっ
てしまう。
に用いるクロスバーチップと、直接相互接続及びチャン
ネルルーティング相互接続に用いるルーティングチップ
とを具えている。デバイスが、リアライザ相互接続チッ
プとして役立つためには： １）デバイスは、直ちに、任意に選択されたＩ／Ｏピン
のグループ間で多くのロジック相互接続を形成し、各相
互接続は、その入力Ｉ／Ｏピンからロジック信号を受信
するとともに、これらの信号を出力Ｉ／Ｏピンに供給で
きなければならない。 ２）デバイスは、その相互接続を電気的に規定するとい
う点において、再構成可能でなければならず、多くの種
々の設計に適合できるように再規定できなければならな
い。 ３）クロスバー加算技術を用いて、部分的クロスバー相
互接続におけるトライステート回路網を相互接続する場
合、デバイスは、加算ゲートを具体化できなければなら
ない。（クロスバー加算技術を用いない場合には、トラ
イステート・セクションにて説明するように、他のトラ
イステート技術を用いる。） 上述したＥＲＣＧＡデバイス、すなわち、ＬＣＡ、ＥＲ
Ａ及びＥＥＰＬＤは、これらの要件を満足しており、相
互接続チップとして用いられる。相互接続チップにロジ
ックをほとんど或いは全く用いない場合、ほとんどのデ
ジタル回路網を構成することのできる機能は、データを
直接入力ピンから出力ピンへと送ることができる。ＬＣ
Ａは、リアライザシステムを好適に具体化する際、クロ
スバーチップとして用いられる。TI 74AS 8840デジタ
ルクロスバースイッチ（SN 74 AS 8840 Data Sheet,Tex
as Instruments, Dallas, TX, 1987）、すなわち、通常
電話スイッチに用いられる交差点スイッチデバイスを、
相互接続チップとして用いることができる。ところで、
これらのクロスバースイッチデバイスを、作動中、動的
に変化する構成に応用する場合、データ伝送スピードに
匹敵する再構成スピードが得られる。この再構成スピー
ドは、ＥＲＣＧＡデバイスの構成スピードよりも速い。
この結果、このようなクロスバースイッチデバイスは、
ＥＲＣＧＡよりも高価且つ低容量であり、あまり望まし
くないリアライザ相互接続チップを作成することとなっ
てしまう。
【０００９】１.１.３ ＥＲＣＧＡ構成ソフトウエア 構成ビットパターンは、ユーザ指定に従ってＥＲＣＧＡ
にロードされ、そのロジックを構成する。ユーザが単独
でロジックを構成するのは非現実的である。従って通常
ＥＲＣＧＡ装置を製造することによって、ネットリスト
変換ソフトウエアツールが得られる。このツールは、ネ
ットリストファイルに具わっているロジック仕様を、構
成ビットパターンファイルに変換する。リアライザ設計
変換システムは、ＥＲＣＧＡのコンピュータメーカによ
って提供されるネットリスト変換ツールを用いている。
リアライザ設計変換システムが、設計部において、ネッ
トリスト変換ツールを読出して変換し、ロジックチップ
に分割し、さらに相互接続を決定すると、各ロジックに
対するネットリスト及びリアライザハードウエアにおけ
る相互接続チップを発生させる。ネットリストファイル
とは、すべての基本要素（ゲート・フリップフロップ及
びＩ／Ｏバッファ）及び、単一ロジックチップ又は相互
接続チップで構成されるこれらの相互接続のリストのこ
とである。リアライザ設計変換システムは、ＥＲＣＧＡ
ネットリスト変換ツールを各ネットリストファイルに供
給し、各チップの構成ファイルを得る。ロジックチップ
及び相互接続チップとして種々のデバイスを用いる場合
には、適切なツールを用いる。構成ファイルは、２進ビ
ットパターンを具え、これはＥＲＣＧＡデバイスにロー
ドされると、ネットリストファイルの仕様に応じてファ
イルを構成する。ＥＲＣＧＡデバイスは、これらのファ
イルを、永久に記憶され且つ作動前に設計部のリアライ
ザシステムを構成するのに用いられる単一バイナリーフ
ァイルに収集する。リアライザ設計変換システムは、ツ
ールのＥＲＣＧＡコンピュータメーカによって規定され
るネットリスト及び構成ファイルフォーマットに準拠し
ている。
にロードされ、そのロジックを構成する。ユーザが単独
でロジックを構成するのは非現実的である。従って通常
ＥＲＣＧＡ装置を製造することによって、ネットリスト
変換ソフトウエアツールが得られる。このツールは、ネ
ットリストファイルに具わっているロジック仕様を、構
成ビットパターンファイルに変換する。リアライザ設計
変換システムは、ＥＲＣＧＡのコンピュータメーカによ
って提供されるネットリスト変換ツールを用いている。
リアライザ設計変換システムが、設計部において、ネッ
トリスト変換ツールを読出して変換し、ロジックチップ
に分割し、さらに相互接続を決定すると、各ロジックに
対するネットリスト及びリアライザハードウエアにおけ
る相互接続チップを発生させる。ネットリストファイル
とは、すべての基本要素（ゲート・フリップフロップ及
びＩ／Ｏバッファ）及び、単一ロジックチップ又は相互
接続チップで構成されるこれらの相互接続のリストのこ
とである。リアライザ設計変換システムは、ＥＲＣＧＡ
ネットリスト変換ツールを各ネットリストファイルに供
給し、各チップの構成ファイルを得る。ロジックチップ
及び相互接続チップとして種々のデバイスを用いる場合
には、適切なツールを用いる。構成ファイルは、２進ビ
ットパターンを具え、これはＥＲＣＧＡデバイスにロー
ドされると、ネットリストファイルの仕様に応じてファ
イルを構成する。ＥＲＣＧＡデバイスは、これらのファ
イルを、永久に記憶され且つ作動前に設計部のリアライ
ザシステムを構成するのに用いられる単一バイナリーフ
ァイルに収集する。リアライザ設計変換システムは、ツ
ールのＥＲＣＧＡコンピュータメーカによって規定され
るネットリスト及び構成ファイルフォーマットに準拠し
ている。
【００１０】１.１.４ ネットリスト変換ツール リアライザシステムを好適に具現化するために、ロジッ
クチップ及びクロスバーチップとしてＬＣＡを用いてい
るので、Xilinx ＬＣＡネットリスト変換ツール及びそ
のファイルフォーマットをここで説明する。Xilinx製の
ＬＣＡネットリスト変換ツール（ＸＡＣＴ）によって、
ネットリスト形式のロジック回路網が与えられるととも
に、自動的にロジック素子がＣＬＢに作成される。Ｉ／
Ｏピンの位置に関し、最適の方法でロジック素子を構成
し、内部相互接続を容易にすることができる。従って、
このツールは、いかにしてロジックチップの内部相互接
続を構成するかを解明し、その出力結果としての構成フ
ァイルを作成する。ＬＣＡネットリスト変換ツールは、
単に個々のＬＣＡを変換するだけであって、ロジック回
路網が大き過ぎて単一のＬＣＡに適合できない場合には
障害が生じる。Xilinx ＬＣＡネットリストファイルを
ＸＮＦファイルと称する。これはアスキーテキストファ
イルであり、各々の基本要素に対する１セットのＸＮＦ
ファイル中のステートメントを具え、基本要素、ピン及
びこれらのピンに接続される回路網の名称を特定する。
これらの回路網は、ＬＣＡネットリスト中で相互接続さ
れており、入力設計部の回路網ではなく、ＬＣＡ基本要
素を接続している。ＸＮＦファイル中のいくつかのファ
イルは、設計変換の結果、入力設計部の回路網に直接対
応しているが、他のファイルは対応していない。例え
ば、これらは‘Ｉ １７８１‘と称する、２入力ＸＯＲ
ゲートを特定するためのＸＮＦファイル基本要素ステー
トメントであり、前記２入力ＸＯＲゲートの入力ピン
を、‘ＤＡＴＡ０’及び‘ＩＮＶＥＲＴ’と称する回路
網に接続し、その出力ピンを、‘ＲＥＳＵＬＴ’と称す
る回路網に接続している： ＳＹＭ,Ｉ １７８１,ＸＯＲ ＰＩＮ,Ｏ,Ｏ,ＲＥＳＵＬＴ ＰＩＮ,１,Ｉ,ＤＡＴＡ０ ＰＩＮ,０,Ｉ,ＩＮＶＥＲＴ ＥＮＤ 入力及び出力Ｉ／Ｏピンバッファ（入力のためのＩＢＵ
Ｆ及び出力のためのＯＢＵＦ）は、Ｉ／Ｏピンを特定す
るためのステートメントを付加することで、同様にして
特定される。これらは、ＯＢＵＦに対する基本的なステ
ートメントであり、これによって、‘ＲＥＳＵＬＴ’を
‘ＲＥＳＵＬＴ＿Ｄ’と称する回路網を介してＩ／Ｏピ
ン‘Ｐ５７’において駆動させる： ＳＹＭ,ＩＡ＿１２６６,ＯＢＵＦ ＰＩＮ,Ｏ,Ｏ,ＲＥＳＵＬＴ＿Ｄ ＰＩＮ,Ｉ,Ｉ,ＲＥＳＵＬＴ ＥＮＤ ＥＸＴ,ＲＥＳＵＬＴ＿Ｄ,Ｏ,ＬＯＣ＝Ｐ５７ Xilinx ＬＣＡを、ＲＢＴファイルと称する。これは、
アスキーテキストファイルであり、構成される部分を識
別するヘッダステートメントと、動作のための部分を構
成するのに用いられるバイナリービットパターンを特定
する‘０’及び‘１’のストリームとを具えている。
クチップ及びクロスバーチップとしてＬＣＡを用いてい
るので、Xilinx ＬＣＡネットリスト変換ツール及びそ
のファイルフォーマットをここで説明する。Xilinx製の
ＬＣＡネットリスト変換ツール（ＸＡＣＴ）によって、
ネットリスト形式のロジック回路網が与えられるととも
に、自動的にロジック素子がＣＬＢに作成される。Ｉ／
Ｏピンの位置に関し、最適の方法でロジック素子を構成
し、内部相互接続を容易にすることができる。従って、
このツールは、いかにしてロジックチップの内部相互接
続を構成するかを解明し、その出力結果としての構成フ
ァイルを作成する。ＬＣＡネットリスト変換ツールは、
単に個々のＬＣＡを変換するだけであって、ロジック回
路網が大き過ぎて単一のＬＣＡに適合できない場合には
障害が生じる。Xilinx ＬＣＡネットリストファイルを
ＸＮＦファイルと称する。これはアスキーテキストファ
イルであり、各々の基本要素に対する１セットのＸＮＦ
ファイル中のステートメントを具え、基本要素、ピン及
びこれらのピンに接続される回路網の名称を特定する。
これらの回路網は、ＬＣＡネットリスト中で相互接続さ
れており、入力設計部の回路網ではなく、ＬＣＡ基本要
素を接続している。ＸＮＦファイル中のいくつかのファ
イルは、設計変換の結果、入力設計部の回路網に直接対
応しているが、他のファイルは対応していない。例え
ば、これらは‘Ｉ １７８１‘と称する、２入力ＸＯＲ
ゲートを特定するためのＸＮＦファイル基本要素ステー
トメントであり、前記２入力ＸＯＲゲートの入力ピン
を、‘ＤＡＴＡ０’及び‘ＩＮＶＥＲＴ’と称する回路
網に接続し、その出力ピンを、‘ＲＥＳＵＬＴ’と称す
る回路網に接続している： ＳＹＭ,Ｉ １７８１,ＸＯＲ ＰＩＮ,Ｏ,Ｏ,ＲＥＳＵＬＴ ＰＩＮ,１,Ｉ,ＤＡＴＡ０ ＰＩＮ,０,Ｉ,ＩＮＶＥＲＴ ＥＮＤ 入力及び出力Ｉ／Ｏピンバッファ（入力のためのＩＢＵ
Ｆ及び出力のためのＯＢＵＦ）は、Ｉ／Ｏピンを特定す
るためのステートメントを付加することで、同様にして
特定される。これらは、ＯＢＵＦに対する基本的なステ
ートメントであり、これによって、‘ＲＥＳＵＬＴ’を
‘ＲＥＳＵＬＴ＿Ｄ’と称する回路網を介してＩ／Ｏピ
ン‘Ｐ５７’において駆動させる： ＳＹＭ,ＩＡ＿１２６６,ＯＢＵＦ ＰＩＮ,Ｏ,Ｏ,ＲＥＳＵＬＴ＿Ｄ ＰＩＮ,Ｉ,Ｉ,ＲＥＳＵＬＴ ＥＮＤ ＥＸＴ,ＲＥＳＵＬＴ＿Ｄ,Ｏ,ＬＯＣ＝Ｐ５７ Xilinx ＬＣＡを、ＲＢＴファイルと称する。これは、
アスキーテキストファイルであり、構成される部分を識
別するヘッダステートメントと、動作のための部分を構
成するのに用いられるバイナリービットパターンを特定
する‘０’及び‘１’のストリームとを具えている。
【００１１】１.２ 相互接続アーキテクチャ 実際の場合、大規模入力設計部を実現するためには、多
くのロジックチップを使用しなければならないため、リ
アライザのロジックチップを再構成可能な相互接続に接
続しなければならない。この相互接続によって、必要と
されているように、設計部中の信号が、分離ロジックチ
ップ間を流れる。この相互接続は、電気的相互接続及び
／又は相互接続チップの結合を具えている。リアライザ
システムにおいて大規模設計部を実現するためには、ト
ータルで幾万ものＩ／Ｏピンを有するロジックチップが
相互接続によって供給されなければならない。相互接続
は、システムサイズが大きくなるにつれて経済的に拡張
可能であり且つ容易なものであるとともに、入力設計部
を幅広く確実に構成することができ、更に高速であり、
ロジックチップ間の遅延を最小にすることができる。現
実の設計部における回路網単位のピンの平均数は、設計
部のサイズとは無関係な小さな数であるため、接続する
ロジックチップのトータル数が増加するにつれて、優れ
た相互接続のサイズ及びコストも直接的に増加するはず
である。設計部の容量が増大するにつれて、用いる特定
ロジックチップ容量、ロジックチップの数及びロジック
チップピンの数も直接的に増大する。従って、設計部の
容量とともに、優れた相互接続のサイズ及びコストも直
接的に変化する。２クラスの相互接続構造を説明する：
隣接相互接続を第１セクションで説明し、クロスバー相
互接続を次のセクションで説明する。最も近い隣接相互
接続は、ロジックチップと、２次元、３次元又はそれ以
上の次元の面に従って、混合及び構成された相互接続と
によって構成される。最も近い隣接相互接続では、ゲー
トアレイチップの行列編成又はプリント回路基板をロジ
ックチップの編成にまで拡張している。所定の入力設計
部の構成は、チップ及びボードを開発する場合に用いら
れるのと同様の配置及びルーティングプロセスによって
決定される。クロスバー相互接続は、相互接続されてい
るロジックチップとは異なる。クロスバー相互接続は、
伝送及び演算に用いられるクロスバーの多入力多出力編
成に基づくものであり、平面的に構成することができ
る。最も近い隣接相互接続は、ロジック容量が大きくな
るにつれて大きくなるが、ルーティング通路が密集する
につれて大規模相互接続はゆっくりとなり、また、構成
を決定することが困難且つ不確実なものとなる。単なる
クロスバーは、その直接性のために極めて高速であり、
その規則性のために構成が容易であるが、すぐに非実用
的な大きさとなってしまう。部分的なクロスバー相互接
続は、ほとんどの直接性と、単なるクロスバーの規則性
とを保持するが、設計部容量の増大とともにのみ直接的
に増大し、理想リアライザ相互接続を実現している。実
際のリアライザシステムでは、図示した以外の相互接続
を用いることはできるが、部分的クロスバーを好適な具
体例に用いる。この使用は、この明細書全体を通して類
推される。
くのロジックチップを使用しなければならないため、リ
アライザのロジックチップを再構成可能な相互接続に接
続しなければならない。この相互接続によって、必要と
されているように、設計部中の信号が、分離ロジックチ
ップ間を流れる。この相互接続は、電気的相互接続及び
／又は相互接続チップの結合を具えている。リアライザ
システムにおいて大規模設計部を実現するためには、ト
ータルで幾万ものＩ／Ｏピンを有するロジックチップが
相互接続によって供給されなければならない。相互接続
は、システムサイズが大きくなるにつれて経済的に拡張
可能であり且つ容易なものであるとともに、入力設計部
を幅広く確実に構成することができ、更に高速であり、
ロジックチップ間の遅延を最小にすることができる。現
実の設計部における回路網単位のピンの平均数は、設計
部のサイズとは無関係な小さな数であるため、接続する
ロジックチップのトータル数が増加するにつれて、優れ
た相互接続のサイズ及びコストも直接的に増加するはず
である。設計部の容量が増大するにつれて、用いる特定
ロジックチップ容量、ロジックチップの数及びロジック
チップピンの数も直接的に増大する。従って、設計部の
容量とともに、優れた相互接続のサイズ及びコストも直
接的に変化する。２クラスの相互接続構造を説明する：
隣接相互接続を第１セクションで説明し、クロスバー相
互接続を次のセクションで説明する。最も近い隣接相互
接続は、ロジックチップと、２次元、３次元又はそれ以
上の次元の面に従って、混合及び構成された相互接続と
によって構成される。最も近い隣接相互接続では、ゲー
トアレイチップの行列編成又はプリント回路基板をロジ
ックチップの編成にまで拡張している。所定の入力設計
部の構成は、チップ及びボードを開発する場合に用いら
れるのと同様の配置及びルーティングプロセスによって
決定される。クロスバー相互接続は、相互接続されてい
るロジックチップとは異なる。クロスバー相互接続は、
伝送及び演算に用いられるクロスバーの多入力多出力編
成に基づくものであり、平面的に構成することができ
る。最も近い隣接相互接続は、ロジック容量が大きくな
るにつれて大きくなるが、ルーティング通路が密集する
につれて大規模相互接続はゆっくりとなり、また、構成
を決定することが困難且つ不確実なものとなる。単なる
クロスバーは、その直接性のために極めて高速であり、
その規則性のために構成が容易であるが、すぐに非実用
的な大きさとなってしまう。部分的なクロスバー相互接
続は、ほとんどの直接性と、単なるクロスバーの規則性
とを保持するが、設計部容量の増大とともにのみ直接的
に増大し、理想リアライザ相互接続を実現している。実
際のリアライザシステムでは、図示した以外の相互接続
を用いることはできるが、部分的クロスバーを好適な具
体例に用いる。この使用は、この明細書全体を通して類
推される。
【００１２】１.２.１ 最も近い隣接相互接続 １.２.１.１ 直接相互接続 直接相互接続では、相互接続チップを用いずして、直接
すべてのロジックチップを、規則的なアレイにおいて相
互に接続する。この相互接続は、単にロジックチップ間
の電気的接続から成っている。ロジックチップの相互接
続は、多くの異なるパターンを形成することができる。
一般的に、一つのロジックチップのピンをグループ毎に
分割する。従って、すべてのロジックチップにおいて各
ピンのグループを、他のロジックチップの同様なピンの
グループ等に接続する。各ロジックチップは、単に一組
のすべてのロジックチップ、すなわち、物理的な意味に
おいて、つまり、少なくともアレイの接続形態という意
味において、最も近い隣接ロジックチップとだけ接続す
る。１以上のロジックチップにロジックを接続するすべ
ての入力設計部回路網を、相互接続チップとしての機能
を果たす他のロジックチップに、これらのロジックチッ
プを直接接続する場合には直接接続し、又は、一連の他
のロジックチップを介して接続し、チップの実現するロ
ジックのいずれかに接続することなしに、ロジック信号
を一方のＩ／Ｏピンから他方のＩ／Ｏピンへ伝達する。
このようにして、いかなる所定のロジックチップも、設
計部ロジックの共有に加えて、一方のチップから他方の
チップへ相互接続信号を伝達するように構成されてい
る。相互接続機能を実行することのできない非ロジック
チップリソースを、アレイの周辺で、専用ロジックチッ
プピンに接続又は、ロジックピンを相互に接続している
ピンに正接させ接続している。図２に示す特定の例で
は、行及び列の２次元格子中に配置されたロジックチッ
プを具えており、その各々のチップは、メモリを有する
隣接ロジックチップに北側、南側、東側及び西側で接続
されている４つのピンのグループと、Ｉ／Ｏと、周辺で
接続されたユーザ指定のデバイスとを具えている。この
相互接続を、ここで説明した２次元のものから、より高
次元のものへと拡張することができる。一般的に、
‘ｎ’を次元の数とする場合、各々のロジックチップの
ピンを、２＊ｎ個のグループに分割する。各々のロジッ
クチップは、規則的な形態で、２＊ｎ個の他のロジック
チップと接続している。他の変更も同様であるが、ピン
のグループの大きさは等しくない。ロジックチップの数
及び各々のピンの数に基づき、ピングループサイズの寸
法及びセットを選択し、２のロジックチップ間に介在す
るロジックチップの数を最小にするとともに、各々直接
隣接しているチップ対の間を充分に相互接続し、回路網
がこれら二つのチップだけにつながるようにしている。
相互接続のためのロジックチップをいかに構成するかを
決定するには、ロジックのためのチップをいかに構成す
るかを決定しなければならない。ロジックチップを構成
するためには： １）基本要素変換のセクションで述べたように、設計部
のロジックをロジックチップの基本要素形態に変換す
る。 ２）ロジックチップにおけるロジック基本要素を、区分
化及び配置する。ロジックチップのロジック容量内に各
々適合しているサブ回路網に、設計部を区分化すること
に加えて、サブ回路網をお互いに対して配置し、必要と
される相互接続の量を最小とする。ゲートアレイ又は標
準セルチップ自動区分化及び配置ツール（“Gate Stati
on Reference Manual”，Mentor Graphics Corp,1987）
において用いられているような、標準区分化及び配置ツ
ール方法を用いて、いかにしてロジック基本要素をロジ
ックチップに割り当てるかを決定し、相互接続を達成す
る。このことは、定評のある方法であり、ここでは、こ
れ以上の説明を省略する。 ３）ロジックチップ間の相互接続を配線する。すなわち
ロジックチップの中から特定のロジックチップ及びＩ／
Ｏピン相互接続を選定し、ゲートアレイ又は標準セルチ
ップ自動ルーティングツール（“Gate Station Referen
ce”Manual",Mentor Graphics Corp., 1987 ）のような
標準ルーティングツールを用い、いかにしてチップを構
成するかを決定し、相互接続を達成する。これは定評の
ある方法であるため、いかにしてこの方法を相互接続の
問題に適用するかを除き、ここではこれ以上の説明を省
略する。ロジックチップのアレイを、シングルラージゲ
ートアレイ又は標準セルチップと同じ方法で取り扱う。
各々区分化されたロジックサブネットワークは、大規模
ゲートアレイロジックマクロに対応しており、相互接続
されたロジックチップＩ／Ｏピンは、ルーティングに用
いる配線チャンネルを規定している。特に、各々のルー
ティング方向には、相互接続されたロジックチップＩ／
Ｏピンの各グループ毎のピンと同数のチャンネルを具え
ている。ロジックチップ間では多くの相互接続が可能で
あるので、多くのルーティング層によって、ゲートアレ
イのチャンネル制約を取り除くのと同様の方法を用い
て、ルーティングを制約することなく、各末端部におい
て同じチャンネルを用いる。 ４）ルーティングの過剰（ルーティング処理の間或るポ
イントにおいてチャンネルをルーティングすることがで
きない場合）のために相互接続を行うことが不可能な場
合、調整された基準を用いて、設計部を再区分化及び／
又は再配置し、過剰を除去し、再び相互接続を試みる。 ５）どの回路網がどのチャンネルを使用するかについて
の仕様を、特定のルーティングチャンネルとＩ／Ｏピン
との間の対応に応じて、個々のロジックチップに対する
ネットリスト及び、ロジックチップ信号に対する特定ピ
ンの役割に変換する。ロジック基本要素の仕様ととも
に、Ｉ／Ｏピン仕様及びロジックチップ内部相互接続の
形態の仕様を、各ロジックチップ毎のネットリストファ
イルに送出する。 ６）ロジックチップネットリスト変換ツールを用い、各
ロジックチップ毎の構成ファイルを発生させるととも
に、これらを組合せ、入力設計のための最終的なリアラ
イザ構成ファイルを作成する。
すべてのロジックチップを、規則的なアレイにおいて相
互に接続する。この相互接続は、単にロジックチップ間
の電気的接続から成っている。ロジックチップの相互接
続は、多くの異なるパターンを形成することができる。
一般的に、一つのロジックチップのピンをグループ毎に
分割する。従って、すべてのロジックチップにおいて各
ピンのグループを、他のロジックチップの同様なピンの
グループ等に接続する。各ロジックチップは、単に一組
のすべてのロジックチップ、すなわち、物理的な意味に
おいて、つまり、少なくともアレイの接続形態という意
味において、最も近い隣接ロジックチップとだけ接続す
る。１以上のロジックチップにロジックを接続するすべ
ての入力設計部回路網を、相互接続チップとしての機能
を果たす他のロジックチップに、これらのロジックチッ
プを直接接続する場合には直接接続し、又は、一連の他
のロジックチップを介して接続し、チップの実現するロ
ジックのいずれかに接続することなしに、ロジック信号
を一方のＩ／Ｏピンから他方のＩ／Ｏピンへ伝達する。
このようにして、いかなる所定のロジックチップも、設
計部ロジックの共有に加えて、一方のチップから他方の
チップへ相互接続信号を伝達するように構成されてい
る。相互接続機能を実行することのできない非ロジック
チップリソースを、アレイの周辺で、専用ロジックチッ
プピンに接続又は、ロジックピンを相互に接続している
ピンに正接させ接続している。図２に示す特定の例で
は、行及び列の２次元格子中に配置されたロジックチッ
プを具えており、その各々のチップは、メモリを有する
隣接ロジックチップに北側、南側、東側及び西側で接続
されている４つのピンのグループと、Ｉ／Ｏと、周辺で
接続されたユーザ指定のデバイスとを具えている。この
相互接続を、ここで説明した２次元のものから、より高
次元のものへと拡張することができる。一般的に、
‘ｎ’を次元の数とする場合、各々のロジックチップの
ピンを、２＊ｎ個のグループに分割する。各々のロジッ
クチップは、規則的な形態で、２＊ｎ個の他のロジック
チップと接続している。他の変更も同様であるが、ピン
のグループの大きさは等しくない。ロジックチップの数
及び各々のピンの数に基づき、ピングループサイズの寸
法及びセットを選択し、２のロジックチップ間に介在す
るロジックチップの数を最小にするとともに、各々直接
隣接しているチップ対の間を充分に相互接続し、回路網
がこれら二つのチップだけにつながるようにしている。
相互接続のためのロジックチップをいかに構成するかを
決定するには、ロジックのためのチップをいかに構成す
るかを決定しなければならない。ロジックチップを構成
するためには： １）基本要素変換のセクションで述べたように、設計部
のロジックをロジックチップの基本要素形態に変換す
る。 ２）ロジックチップにおけるロジック基本要素を、区分
化及び配置する。ロジックチップのロジック容量内に各
々適合しているサブ回路網に、設計部を区分化すること
に加えて、サブ回路網をお互いに対して配置し、必要と
される相互接続の量を最小とする。ゲートアレイ又は標
準セルチップ自動区分化及び配置ツール（“Gate Stati
on Reference Manual”，Mentor Graphics Corp,1987）
において用いられているような、標準区分化及び配置ツ
ール方法を用いて、いかにしてロジック基本要素をロジ
ックチップに割り当てるかを決定し、相互接続を達成す
る。このことは、定評のある方法であり、ここでは、こ
れ以上の説明を省略する。 ３）ロジックチップ間の相互接続を配線する。すなわち
ロジックチップの中から特定のロジックチップ及びＩ／
Ｏピン相互接続を選定し、ゲートアレイ又は標準セルチ
ップ自動ルーティングツール（“Gate Station Referen
ce”Manual",Mentor Graphics Corp., 1987 ）のような
標準ルーティングツールを用い、いかにしてチップを構
成するかを決定し、相互接続を達成する。これは定評の
ある方法であるため、いかにしてこの方法を相互接続の
問題に適用するかを除き、ここではこれ以上の説明を省
略する。ロジックチップのアレイを、シングルラージゲ
ートアレイ又は標準セルチップと同じ方法で取り扱う。
各々区分化されたロジックサブネットワークは、大規模
ゲートアレイロジックマクロに対応しており、相互接続
されたロジックチップＩ／Ｏピンは、ルーティングに用
いる配線チャンネルを規定している。特に、各々のルー
ティング方向には、相互接続されたロジックチップＩ／
Ｏピンの各グループ毎のピンと同数のチャンネルを具え
ている。ロジックチップ間では多くの相互接続が可能で
あるので、多くのルーティング層によって、ゲートアレ
イのチャンネル制約を取り除くのと同様の方法を用い
て、ルーティングを制約することなく、各末端部におい
て同じチャンネルを用いる。 ４）ルーティングの過剰（ルーティング処理の間或るポ
イントにおいてチャンネルをルーティングすることがで
きない場合）のために相互接続を行うことが不可能な場
合、調整された基準を用いて、設計部を再区分化及び／
又は再配置し、過剰を除去し、再び相互接続を試みる。 ５）どの回路網がどのチャンネルを使用するかについて
の仕様を、特定のルーティングチャンネルとＩ／Ｏピン
との間の対応に応じて、個々のロジックチップに対する
ネットリスト及び、ロジックチップ信号に対する特定ピ
ンの役割に変換する。ロジック基本要素の仕様ととも
に、Ｉ／Ｏピン仕様及びロジックチップ内部相互接続の
形態の仕様を、各ロジックチップ毎のネットリストファ
イルに送出する。 ６）ロジックチップネットリスト変換ツールを用い、各
ロジックチップ毎の構成ファイルを発生させるととも
に、これらを組合せ、入力設計のための最終的なリアラ
イザ構成ファイルを作成する。
【００１３】１.２.１.２ チャンネルルーティング相
互接続 チャンネルルーティング相互接続は、直接相互接続の変
形である。この場合、チップは、ロジックとしては用い
られず単に相互接続を行う相互接続チップと、専らロジ
ックとして用いられるロジックチップとに分割される。
特に、ロジックチップは、お互いを直接接続するのでは
なく、その代わりに、ただ単に相互接続チップを接続す
るだけである。その他すべての点において、チャンネル
ルーティング相互接続は、直接相互接続方法に従って作
成されている。１以上のロジックチップ及び回路網は、
ルーティングチップと称する一連の相互接続チップを構
成することによって相互接続する。ルーティングチップ
は、これらのロジックチップを接続させるとともに、お
互いを接続させ、ロジックチップＩ／Ｏピン間にロジッ
ク的接続が確立される。このことは、構成可能な‘回路
基板’に用いられる。チャンネルルーティング相互接続
を、一例として２次元としている：すなわち、図３に示
されているように、ロジックチップは、行及び列の形態
で配置されており、その周囲はルーティングチップによ
って完全に囲まれている。アレイを、全てがルーティン
グチップで構成されている行と、ロジックチップ及びル
ーティングチップで交互に構成されている行とで交互に
構成する。このようにして、ロジックチップの周囲に
は、行方向及び列方向に、切目なくルーティングチップ
が配置されている。各チップのピンを４つのグループ、
すなわち、“北側、東側、南側、西側”と称する４つの
エッジに分割する。各々のチップのピンを、４つの最も
近い隣接チップに格子状に接続する。：すなわち、北側
のピンを北側に隣接するチップの南側ピンと接続し、東
側ピンを東側に隣接するチップの西側ピンに接続する。
以下同様である。このモデルは、上記例の２次元より大
きな次元にまで拡張することができる。一般的には、
‘ｎ’を次元の数とする場合、各ロジックチップのピン
は、２＊ｎ個のグループに分割される。各ロジックチッ
プは２＊ｎ個の隣接チップに接続している。アレイの中
心においては各々のロジックチップに対して（２＊＊ｎ
−１）個のルーティングチップが存在する。ロジックチ
ップとルーティングチップとの特徴に基づき、このチャ
ンネルルーティングモデルの一般化を同様にして用い
る。ロジックチップのピンを数個のグループに分けるこ
とができる。ルーティングチップのピンも数個のグルー
プに分けることができる。但し、ルーティングチップの
ピンのグループ数が、ロジックチップのピンの数と同じ
である必要はない。ロジックチップとルーティングチッ
プとは、同数のピンを具えている必要はない。ロジック
チップとルーティングチップとの規則的なアレイであ
り、且ついかなる所定のロジックチップであっても、そ
れが最も近い隣接チップの限定セットとだけ接続されて
いる限り、これらの変形が適用される。ロジックチップ
間の相互接続を、ロジックチップを介してではなく、相
互接続チップを介してのみ配線するということを除い
て、直接相互接続に用いると同様の方法を用い、ロジッ
クチップをいかに構成するかを決定するとともに、相互
接続チップをいかに構成するかを決定する。回路網のロ
ジック信号は、相互接続を完成させるのに必要なルーテ
ィングチップと同数のルーティングチップを介して流れ
る。各々のルーティングチップによって信号の伝搬が遅
れるので、信号が流れるルーティングチップが増えれば
増える程、相互接続を介しての信号伝搬遅れ時間は長く
なる。ルーティングの必要条件を最小とできるように、
ロジック設計部を区分化するとともに、それぞれの区分
を特定のロジックチップに配置するのが一般的には望ま
しい。ルーティングが過剰であり、相互接続を行うこと
ができない場合、調整された基準を用いて設計部を再区
分化及び／又は再配置し、再び相互接続を行う。このサ
イクルは、必要な限り繰り返される。
互接続 チャンネルルーティング相互接続は、直接相互接続の変
形である。この場合、チップは、ロジックとしては用い
られず単に相互接続を行う相互接続チップと、専らロジ
ックとして用いられるロジックチップとに分割される。
特に、ロジックチップは、お互いを直接接続するのでは
なく、その代わりに、ただ単に相互接続チップを接続す
るだけである。その他すべての点において、チャンネル
ルーティング相互接続は、直接相互接続方法に従って作
成されている。１以上のロジックチップ及び回路網は、
ルーティングチップと称する一連の相互接続チップを構
成することによって相互接続する。ルーティングチップ
は、これらのロジックチップを接続させるとともに、お
互いを接続させ、ロジックチップＩ／Ｏピン間にロジッ
ク的接続が確立される。このことは、構成可能な‘回路
基板’に用いられる。チャンネルルーティング相互接続
を、一例として２次元としている：すなわち、図３に示
されているように、ロジックチップは、行及び列の形態
で配置されており、その周囲はルーティングチップによ
って完全に囲まれている。アレイを、全てがルーティン
グチップで構成されている行と、ロジックチップ及びル
ーティングチップで交互に構成されている行とで交互に
構成する。このようにして、ロジックチップの周囲に
は、行方向及び列方向に、切目なくルーティングチップ
が配置されている。各チップのピンを４つのグループ、
すなわち、“北側、東側、南側、西側”と称する４つの
エッジに分割する。各々のチップのピンを、４つの最も
近い隣接チップに格子状に接続する。：すなわち、北側
のピンを北側に隣接するチップの南側ピンと接続し、東
側ピンを東側に隣接するチップの西側ピンに接続する。
以下同様である。このモデルは、上記例の２次元より大
きな次元にまで拡張することができる。一般的には、
‘ｎ’を次元の数とする場合、各ロジックチップのピン
は、２＊ｎ個のグループに分割される。各ロジックチッ
プは２＊ｎ個の隣接チップに接続している。アレイの中
心においては各々のロジックチップに対して（２＊＊ｎ
−１）個のルーティングチップが存在する。ロジックチ
ップとルーティングチップとの特徴に基づき、このチャ
ンネルルーティングモデルの一般化を同様にして用い
る。ロジックチップのピンを数個のグループに分けるこ
とができる。ルーティングチップのピンも数個のグルー
プに分けることができる。但し、ルーティングチップの
ピンのグループ数が、ロジックチップのピンの数と同じ
である必要はない。ロジックチップとルーティングチッ
プとは、同数のピンを具えている必要はない。ロジック
チップとルーティングチップとの規則的なアレイであ
り、且ついかなる所定のロジックチップであっても、そ
れが最も近い隣接チップの限定セットとだけ接続されて
いる限り、これらの変形が適用される。ロジックチップ
間の相互接続を、ロジックチップを介してではなく、相
互接続チップを介してのみ配線するということを除い
て、直接相互接続に用いると同様の方法を用い、ロジッ
クチップをいかに構成するかを決定するとともに、相互
接続チップをいかに構成するかを決定する。回路網のロ
ジック信号は、相互接続を完成させるのに必要なルーテ
ィングチップと同数のルーティングチップを介して流れ
る。各々のルーティングチップによって信号の伝搬が遅
れるので、信号が流れるルーティングチップが増えれば
増える程、相互接続を介しての信号伝搬遅れ時間は長く
なる。ルーティングの必要条件を最小とできるように、
ロジック設計部を区分化するとともに、それぞれの区分
を特定のロジックチップに配置するのが一般的には望ま
しい。ルーティングが過剰であり、相互接続を行うこと
ができない場合、調整された基準を用いて設計部を再区
分化及び／又は再配置し、再び相互接続を行う。このサ
イクルは、必要な限り繰り返される。
【００１４】１.２.２ クロスバー相互接続 １.２.２.１ 完全クロスバー相互接続 クロスバーとは、制約なくピンを他のピンと接続するこ
とのできる相互接続アークテクチャーである。これは、
コンピュータ及び通信デバイスのスイッチング回路網に
おいて、メッセージを通信するために広く用いられてい
る。完全なクロスバーとして構成される相互接続は、す
べてのロジックチップピンに接続するとともに、いかな
るピンの相互接続の組合せであっても構成可能な相互接
続によって、いかなる入力設計及びロジックチップ区分
化であっても、直接的に相互接続を達成することができ
る。その理由は、いかなるピンであっても、いかなる他
のピンに直接接続することができるからである。しか
し、多くのロジックチップを相互接続することのできる
実用的な単一デバイスは存在しない。例えば、好適例の
ロジックボードは、各々接続すべき１２８個のピンを有
するロジックチップを１４個具えている。合計で１７９
２ピンとなり、実用的なシングルチップの容量をはるか
に超えている。実用的な相互接続チップ及びデバイスか
らクロスバーを構成することができる。これらを構成す
ることによって、Ｉ／Ｏピン間に任意の相互接続を実現
することができる。クロスバー相互接続の場合、これら
をクロスバーチップと称する。実用的なクロスバーチッ
プからクロスバー相互接続を構成する一般的な方法は、
一つのクロスバーチップを用いて、一つのロジックチッ
プピンをクロスバーチップが有するピンと同数の他のロ
ジックチップピンと相互接続する。図４は、わかり易く
するために極めて簡略化した一例を示している。各々８
個のピンを有する４個のロジックチップを相互接続す
る。各々９個のピンを有するクロスバーチップを用い
る。３個のクロスバーチップの最も左側の列によって、
ロジックチップ４のピンＨをロジックチップ１、２及び
３のピンと接続する。次の列によって、ピンＧ等をロジ
ックチップ４のピンＧに接続する。同じロジックチップ
に関しては、内部で接続できることから、ピンと他のピ
ンとを接続する必要はない。クロスバーチップの隣接す
る８個の列は、ロジックチップ３とロジックチップ１及
び２とを相互接続している。ロジックチップ４は含まれ
ていない。その理由は、ロジックチップ４のピンを、ク
ロスバーチップの最初の８個の列によって、ロジックチ
ップ３のピンに接続しているからである。最後の８個の
列はロジックチップ１と２とを相互接続している。合計
４８個のクロスバーチップを用いる。入力設計に基づく
二つの回路網は、相互接続された状態を示している。回
路網Ａは、ロジックチップ１のピンＤによって駆動さ
れ、ロジックチップ４のピンＢによって受信される。１
で示されているクロスバーチップは、これらのピンの両
方を接続しており、ロジックチップ１のピンＤから受信
し、受信したものを、チップ４のピンＢに伝達する。こ
のようにして、ロジック接続を構成する。回路網Ｂは、
ロジックチップ２のピンＦによって駆動され、ロジック
チップ３のピンＧ及びロジックチップ４のピンＧによっ
て受信される。クロスバーチップ２は第１相互接続を行
い、クロスバーチップ３は第２相互接続を行う。一般的
に、必要とされるクロスバーチップの数を予測すること
ができる。各々Ｐ１個のピンを有するＬ個のロジックチ
ップが存在し、且つ、１個のロジックチップピンをでき
る限り多くの他のロジックチップピンと各々接続できる
ようにしているクロスバーチップがＰｘ個のピンを具え
ている場合： １）ロジックチップ１の中の一つのピンを、２からＬま
でのロジックチップの（Ｌ−１）Ｐ１個のピンに接続し
なければならない。これには、（Ｌ−１）Ｐ１／（Ｐｘ
−１）個のクロスバーチップが必要とされる。すべての
ピンを接続するには、（Ｌ−１）Ｐ１2／（Ｐｘ−１）
個のクロスバーチップを必要とする。 ２）ロジックチップ２の各々のピンを、３からＬまでの
ロジックチップの（Ｌ−２）Ｐ１個のピンに接続しなけ
ればならない。これには、（Ｌ−２）Ｐ１2／（Ｐｘ−
１）個のクロスバーチップを必要とする。 ３）ロジックチップＬ−１の各々のピンを、ロジックチ
ップＬのＰ１個のピンに接続しなければならない。これ
には、Ｐ１2／（Ｐｘ−１）個のクロスバーチップを必
要とする。 ４）Ｘ＝（Ｌ−１）Ｐ１2／（Ｐｘ−１）＋（Ｌ−２）Ｐ１2／（Ｐｘ−１）＋… …＋Ｐ１2／（Ｐｘ−１） ＝（Ｌ２−Ｌ）Ｐ１2／２（Ｐｘ−１） クロスバーチップの数Ｘは、ロジックチップの数の二乗
とロジックチップ毎のピンの数の二乗とをかけ算したも
のが増加するにつれて、増加する。好適実施例のロジッ
クボード（各々１２８個のピンを有する１４個のロジッ
クチップ）は、各々１２９個のピンを有する１１６４８
個のクロスバーチップ又は各々６５個のピンを有する２
３２９６個のクロスバーチップを必要としている。クロ
スバー相互接続は、有用なリアライザシステムに用いる
には、大規模且つ高価なものであり、非実用的である。
とのできる相互接続アークテクチャーである。これは、
コンピュータ及び通信デバイスのスイッチング回路網に
おいて、メッセージを通信するために広く用いられてい
る。完全なクロスバーとして構成される相互接続は、す
べてのロジックチップピンに接続するとともに、いかな
るピンの相互接続の組合せであっても構成可能な相互接
続によって、いかなる入力設計及びロジックチップ区分
化であっても、直接的に相互接続を達成することができ
る。その理由は、いかなるピンであっても、いかなる他
のピンに直接接続することができるからである。しか
し、多くのロジックチップを相互接続することのできる
実用的な単一デバイスは存在しない。例えば、好適例の
ロジックボードは、各々接続すべき１２８個のピンを有
するロジックチップを１４個具えている。合計で１７９
２ピンとなり、実用的なシングルチップの容量をはるか
に超えている。実用的な相互接続チップ及びデバイスか
らクロスバーを構成することができる。これらを構成す
ることによって、Ｉ／Ｏピン間に任意の相互接続を実現
することができる。クロスバー相互接続の場合、これら
をクロスバーチップと称する。実用的なクロスバーチッ
プからクロスバー相互接続を構成する一般的な方法は、
一つのクロスバーチップを用いて、一つのロジックチッ
プピンをクロスバーチップが有するピンと同数の他のロ
ジックチップピンと相互接続する。図４は、わかり易く
するために極めて簡略化した一例を示している。各々８
個のピンを有する４個のロジックチップを相互接続す
る。各々９個のピンを有するクロスバーチップを用い
る。３個のクロスバーチップの最も左側の列によって、
ロジックチップ４のピンＨをロジックチップ１、２及び
３のピンと接続する。次の列によって、ピンＧ等をロジ
ックチップ４のピンＧに接続する。同じロジックチップ
に関しては、内部で接続できることから、ピンと他のピ
ンとを接続する必要はない。クロスバーチップの隣接す
る８個の列は、ロジックチップ３とロジックチップ１及
び２とを相互接続している。ロジックチップ４は含まれ
ていない。その理由は、ロジックチップ４のピンを、ク
ロスバーチップの最初の８個の列によって、ロジックチ
ップ３のピンに接続しているからである。最後の８個の
列はロジックチップ１と２とを相互接続している。合計
４８個のクロスバーチップを用いる。入力設計に基づく
二つの回路網は、相互接続された状態を示している。回
路網Ａは、ロジックチップ１のピンＤによって駆動さ
れ、ロジックチップ４のピンＢによって受信される。１
で示されているクロスバーチップは、これらのピンの両
方を接続しており、ロジックチップ１のピンＤから受信
し、受信したものを、チップ４のピンＢに伝達する。こ
のようにして、ロジック接続を構成する。回路網Ｂは、
ロジックチップ２のピンＦによって駆動され、ロジック
チップ３のピンＧ及びロジックチップ４のピンＧによっ
て受信される。クロスバーチップ２は第１相互接続を行
い、クロスバーチップ３は第２相互接続を行う。一般的
に、必要とされるクロスバーチップの数を予測すること
ができる。各々Ｐ１個のピンを有するＬ個のロジックチ
ップが存在し、且つ、１個のロジックチップピンをでき
る限り多くの他のロジックチップピンと各々接続できる
ようにしているクロスバーチップがＰｘ個のピンを具え
ている場合： １）ロジックチップ１の中の一つのピンを、２からＬま
でのロジックチップの（Ｌ−１）Ｐ１個のピンに接続し
なければならない。これには、（Ｌ−１）Ｐ１／（Ｐｘ
−１）個のクロスバーチップが必要とされる。すべての
ピンを接続するには、（Ｌ−１）Ｐ１2／（Ｐｘ−１）
個のクロスバーチップを必要とする。 ２）ロジックチップ２の各々のピンを、３からＬまでの
ロジックチップの（Ｌ−２）Ｐ１個のピンに接続しなけ
ればならない。これには、（Ｌ−２）Ｐ１2／（Ｐｘ−
１）個のクロスバーチップを必要とする。 ３）ロジックチップＬ−１の各々のピンを、ロジックチ
ップＬのＰ１個のピンに接続しなければならない。これ
には、Ｐ１2／（Ｐｘ−１）個のクロスバーチップを必
要とする。 ４）Ｘ＝（Ｌ−１）Ｐ１2／（Ｐｘ−１）＋（Ｌ−２）Ｐ１2／（Ｐｘ−１）＋… …＋Ｐ１2／（Ｐｘ−１） ＝（Ｌ２−Ｌ）Ｐ１2／２（Ｐｘ−１） クロスバーチップの数Ｘは、ロジックチップの数の二乗
とロジックチップ毎のピンの数の二乗とをかけ算したも
のが増加するにつれて、増加する。好適実施例のロジッ
クボード（各々１２８個のピンを有する１４個のロジッ
クチップ）は、各々１２９個のピンを有する１１６４８
個のクロスバーチップ又は各々６５個のピンを有する２
３２９６個のクロスバーチップを必要としている。クロ
スバー相互接続は、有用なリアライザシステムに用いる
には、大規模且つ高価なものであり、非実用的である。
【００１５】１.２.２.２ 完全クロスバー回路網相互
接続 相互接続すべき設計回路網の数がロジックチップピンの
合計数の１／２を決して超えることができないというこ
とを認識することによって、クロスバー相互接続の大き
さを小さくすることができる。クロスバー回路網相互接
続は、ロジック的には２つのクロスバーによって構成さ
れており、その各々は、すべてのロジックチップピンを
相互接続回路網（ＩＣＮ）と称する１セットの接続回路
網に接続しており、ロジックチップピンの総数の１／２
に番号を付している。１セットのロジックチップピン
を、１セットのＩＣＮに接続するクロスバーチップが１
セットのＩＣＮから、これらのピンへ接続を戻すことも
できる（相互接続チップの一般性の撤回）ため、この相
互接続をクロスバーチップで構成することもできる。各
々のクロスバーチップは、１セットのロジックチップピ
ンを１セットのＩＣＮと接続している。図５は、図４に
て示したものと同一の４個のロジックチップを相互接続
した一例を示す図である。各々８個のピンを有するクロ
スバーチップを用い、１６個のＩＣＮを設ける。３２個
のクロスバーチップの各々は、４個のＩＣＮを用いて４
個のロジックチップピンを接続する。回路網Ａを、クロ
スバーチップ１によって相互接続し、ロジックチップ１
のピンＤから受信し、受信したものをＩＣＮに伝達する
ように構成する。また、回路網Ａを、クロスバーチップ
２によって相互接続し、前記ＩＣＮから受信し、ロジッ
クチップ４のピンＢを駆動する。このようにしてロジッ
ク接続を確立する。回路網Ｂは、ロジックチップ２のピ
ンＦによって駆動され、クロスバーチップ４を介してロ
ジックチップ３のピンＧで受信されるとともに、クロス
バーチップ５を介してロジックチップ４のピンＧで受信
される。好適実施例のロジックボード（各々１２８個の
ピンを有する１４個のロジックチップ）のクロスバー回
路網相互接続は、各々１２８個のピンを有する３９２個
のクロスバーチップ、又は各々６４個のピンを有する１
５６８個のクロスバーチップを必要とする。クロスバー
回路網相互接続では、使用するクロスバーチップの数は
単なるクロスバーよりも少ない。クロスバー回路網相互
接続の大きさは、ロジックチップの数と、ロジックチッ
プピンの総数との積が増加するにつれて、大きくなる。
これは、ロジックチップ数の二乗に達する。これは、純
粋なクロスバーよりは優れているも、依然として望まれ
る直接スケーリングではない。
接続 相互接続すべき設計回路網の数がロジックチップピンの
合計数の１／２を決して超えることができないというこ
とを認識することによって、クロスバー相互接続の大き
さを小さくすることができる。クロスバー回路網相互接
続は、ロジック的には２つのクロスバーによって構成さ
れており、その各々は、すべてのロジックチップピンを
相互接続回路網（ＩＣＮ）と称する１セットの接続回路
網に接続しており、ロジックチップピンの総数の１／２
に番号を付している。１セットのロジックチップピン
を、１セットのＩＣＮに接続するクロスバーチップが１
セットのＩＣＮから、これらのピンへ接続を戻すことも
できる（相互接続チップの一般性の撤回）ため、この相
互接続をクロスバーチップで構成することもできる。各
々のクロスバーチップは、１セットのロジックチップピ
ンを１セットのＩＣＮと接続している。図５は、図４に
て示したものと同一の４個のロジックチップを相互接続
した一例を示す図である。各々８個のピンを有するクロ
スバーチップを用い、１６個のＩＣＮを設ける。３２個
のクロスバーチップの各々は、４個のＩＣＮを用いて４
個のロジックチップピンを接続する。回路網Ａを、クロ
スバーチップ１によって相互接続し、ロジックチップ１
のピンＤから受信し、受信したものをＩＣＮに伝達する
ように構成する。また、回路網Ａを、クロスバーチップ
２によって相互接続し、前記ＩＣＮから受信し、ロジッ
クチップ４のピンＢを駆動する。このようにしてロジッ
ク接続を確立する。回路網Ｂは、ロジックチップ２のピ
ンＦによって駆動され、クロスバーチップ４を介してロ
ジックチップ３のピンＧで受信されるとともに、クロス
バーチップ５を介してロジックチップ４のピンＧで受信
される。好適実施例のロジックボード（各々１２８個の
ピンを有する１４個のロジックチップ）のクロスバー回
路網相互接続は、各々１２８個のピンを有する３９２個
のクロスバーチップ、又は各々６４個のピンを有する１
５６８個のクロスバーチップを必要とする。クロスバー
回路網相互接続では、使用するクロスバーチップの数は
単なるクロスバーよりも少ない。クロスバー回路網相互
接続の大きさは、ロジックチップの数と、ロジックチッ
プピンの総数との積が増加するにつれて、大きくなる。
これは、ロジックチップ数の二乗に達する。これは、純
粋なクロスバーよりは優れているも、依然として望まれ
る直接スケーリングではない。
【００１６】１.２.２.３ 部分的クロスバー相互接続 ロジックチップそれ自体によって、クロスバーが開発で
きない付加的な自由度を提供することができる。その理
由は、ロジック回路網の所定の入力又は出力を、いかな
るＩ／Ｏピンをも用いることができるように構成するこ
とができるからである。すなわち、特定の回路網とは無
関係に構成するからである。この自由度によって部分的
クロスバー相互接続をすることができる。これが、自由
度をロジックチップの定義中に明示している理由であ
る。部分的クロスバー相互接続では、各ロジックチップ
を分割するのと同様にして、各ロジックチップのＩ／Ｏ
ピンを適切なサブセットに分割する。各クロスバーチッ
プのピンを、各ロジックチップの各々から同じピンのサ
ブセットに接続する。このようにして、クロスバーチッ
プ‘ｎ’を、各ロジックチップのピンのサブセット
‘ｎ’に接続する。サブセットと同数のクロスバーチッ
プを用いる。各々のクロスバーチップは、サブセットの
ピンの数とロジックチップの数とをかけ算した数と同数
のピンを有している。各ロジックチップ／クロスバーチ
ップ対を、各サブセット中のピンと同数のパスと称する
ワイヤで相互接続する。各クロスバーチップを各ロジッ
クチップのピンと同一のサブセットに接続しているた
め、一つのロジックチップのピンにおける一つのサブセ
ット中のＩ／Ｏピンから、もう一つのロジックチップの
ピンにおける別のサブセット中のＩ／Ｏピンへの相互接
続を構成することはできない。このことは、相互接続す
べき各々のロジックチップのピンの同一のサブセットか
ら、Ｉ／Ｏピンを用い、各々の回路網を相互接続し、適
宜にロジックチップを構成することによって避けられ
る。回路網に接続されるロジックチップ中に構成される
ロジックチップに割り当てることのできるいかなるＩ／
Ｏピンを用いても、ロジックチップを構成できるように
するため、一方のＩ／Ｏピンは、他方のＩ／Ｏピンと同
様のものである。一般的なパターンを図６に示す。この
図において、ロジックチップとクロスバーチップとを接
続している各々のラインは、ロジックチップピンのサブ
セットを示している。各クロスバーチップをすべてのロ
ジックチップのピンのサブセットに接続する。逆に言え
ば、このことは、各ロジックチップをすべてのクロスバ
ーチップのピンのサブセットに接続していることを示し
ている。これらの例では、クロスバーチップの数がロジ
ックチップの数と等しい必要はない。好適な実現例で
は、このようなことは言えない。図７は、図１及び図２
と同一の４個のロジックチップを相互接続している例を
示している。各々８個のピンを有する４個のクロスバー
チップを用いる。各クロスバーチップは、各ロジックチ
ップにおいて同一の２個のピンを接続している。クロス
バーチップ１をロジックチップ１〜４の各々のピンＡ及
びＢに接続する。クロスバーチップ２をすべてのピンＣ
及びＤに接続し、クロスバーチップ３をすべてのピンＥ
及びＦに接続するとともに、クロスバーチップ４をすべ
てのピンＧ及びＨに接続する。前記例の設計回路網Ａで
は、ロジックチップ４のピンＢにおいて受信が行われる
が、回路網Ａをロジックチップ１のピンＤにおけるドラ
イバに相互接続することのできるクロスバーチップは設
けられていない。いかなるＩ／Ｏピンであっても、回路
網Ａを受信するロジックチップ４において構成されるロ
ジックに割り当てることができるので、ピンＣはピンＢ
と同様であり、これを、他の回路網に用いることができ
る。結果的に、回路網Ａは代わりにピンＣによって受信
され、クロスバーチップ２を構成することで、相互接続
を達成する。設計回路網Ｂは、ロジックチップ３のピン
Ｇ及びロジックチップ４のピンＧによって受信される
が、この回路網Ｂを、ロジックチップ２のピンＦにおけ
るドライバと相互接続できるクロスバーチップは設けて
いない。回路網Ｂは、代わりにピンＨによって駆動さ
れ、クロスバーチップ４を構成することで相互接続を達
成する。好適な実施例では、部分的クロスバー相互接続
を用いている。このロジックボードは、各々１２８個の
ピンを有する１４個のロジックチップを具えており、各
々５６個のピンを有する３２個のクロスバーチップによ
って相互接続されている。ロジックチップピンを、各々
４個のピンを有する３２個の適切なサブセットに分割す
るとともに、各クロスバーチップのピンを、各々４個の
ピンからなる１４個のサブセットに分割する。クロスバ
ーチップ‘ｎ’を各ロジックチップピンのサブセット
‘ｎ’に接続し、各ロジックチップ／クロスバーチップ
対を４個のパスによって相互接続する。すべてのクロス
バー相互接続の中で、部分的クロスバーの使用するクロ
スバーチップの数は最小である。部分的クロスバーのサ
イズは、ロジックチップピンの総数が増大するに従って
直接的に増大する。このことは、ロジックチップの数、
更にはロジック容量に直接関連するものであり、望まし
い結果である。これを使用するのは比較的容易なことで
ある。その理由は、部分的クロスバーが規則的であり、
そのパスをテーブルで表現することが可能であり、更に
特定の相互接続をいかにして決定するかは、単にパスの
最適なペアをテーブルで捜すだけだからである。
きない付加的な自由度を提供することができる。その理
由は、ロジック回路網の所定の入力又は出力を、いかな
るＩ／Ｏピンをも用いることができるように構成するこ
とができるからである。すなわち、特定の回路網とは無
関係に構成するからである。この自由度によって部分的
クロスバー相互接続をすることができる。これが、自由
度をロジックチップの定義中に明示している理由であ
る。部分的クロスバー相互接続では、各ロジックチップ
を分割するのと同様にして、各ロジックチップのＩ／Ｏ
ピンを適切なサブセットに分割する。各クロスバーチッ
プのピンを、各ロジックチップの各々から同じピンのサ
ブセットに接続する。このようにして、クロスバーチッ
プ‘ｎ’を、各ロジックチップのピンのサブセット
‘ｎ’に接続する。サブセットと同数のクロスバーチッ
プを用いる。各々のクロスバーチップは、サブセットの
ピンの数とロジックチップの数とをかけ算した数と同数
のピンを有している。各ロジックチップ／クロスバーチ
ップ対を、各サブセット中のピンと同数のパスと称する
ワイヤで相互接続する。各クロスバーチップを各ロジッ
クチップのピンと同一のサブセットに接続しているた
め、一つのロジックチップのピンにおける一つのサブセ
ット中のＩ／Ｏピンから、もう一つのロジックチップの
ピンにおける別のサブセット中のＩ／Ｏピンへの相互接
続を構成することはできない。このことは、相互接続す
べき各々のロジックチップのピンの同一のサブセットか
ら、Ｉ／Ｏピンを用い、各々の回路網を相互接続し、適
宜にロジックチップを構成することによって避けられ
る。回路網に接続されるロジックチップ中に構成される
ロジックチップに割り当てることのできるいかなるＩ／
Ｏピンを用いても、ロジックチップを構成できるように
するため、一方のＩ／Ｏピンは、他方のＩ／Ｏピンと同
様のものである。一般的なパターンを図６に示す。この
図において、ロジックチップとクロスバーチップとを接
続している各々のラインは、ロジックチップピンのサブ
セットを示している。各クロスバーチップをすべてのロ
ジックチップのピンのサブセットに接続する。逆に言え
ば、このことは、各ロジックチップをすべてのクロスバ
ーチップのピンのサブセットに接続していることを示し
ている。これらの例では、クロスバーチップの数がロジ
ックチップの数と等しい必要はない。好適な実現例で
は、このようなことは言えない。図７は、図１及び図２
と同一の４個のロジックチップを相互接続している例を
示している。各々８個のピンを有する４個のクロスバー
チップを用いる。各クロスバーチップは、各ロジックチ
ップにおいて同一の２個のピンを接続している。クロス
バーチップ１をロジックチップ１〜４の各々のピンＡ及
びＢに接続する。クロスバーチップ２をすべてのピンＣ
及びＤに接続し、クロスバーチップ３をすべてのピンＥ
及びＦに接続するとともに、クロスバーチップ４をすべ
てのピンＧ及びＨに接続する。前記例の設計回路網Ａで
は、ロジックチップ４のピンＢにおいて受信が行われる
が、回路網Ａをロジックチップ１のピンＤにおけるドラ
イバに相互接続することのできるクロスバーチップは設
けられていない。いかなるＩ／Ｏピンであっても、回路
網Ａを受信するロジックチップ４において構成されるロ
ジックに割り当てることができるので、ピンＣはピンＢ
と同様であり、これを、他の回路網に用いることができ
る。結果的に、回路網Ａは代わりにピンＣによって受信
され、クロスバーチップ２を構成することで、相互接続
を達成する。設計回路網Ｂは、ロジックチップ３のピン
Ｇ及びロジックチップ４のピンＧによって受信される
が、この回路網Ｂを、ロジックチップ２のピンＦにおけ
るドライバと相互接続できるクロスバーチップは設けて
いない。回路網Ｂは、代わりにピンＨによって駆動さ
れ、クロスバーチップ４を構成することで相互接続を達
成する。好適な実施例では、部分的クロスバー相互接続
を用いている。このロジックボードは、各々１２８個の
ピンを有する１４個のロジックチップを具えており、各
々５６個のピンを有する３２個のクロスバーチップによ
って相互接続されている。ロジックチップピンを、各々
４個のピンを有する３２個の適切なサブセットに分割す
るとともに、各クロスバーチップのピンを、各々４個の
ピンからなる１４個のサブセットに分割する。クロスバ
ーチップ‘ｎ’を各ロジックチップピンのサブセット
‘ｎ’に接続し、各ロジックチップ／クロスバーチップ
対を４個のパスによって相互接続する。すべてのクロス
バー相互接続の中で、部分的クロスバーの使用するクロ
スバーチップの数は最小である。部分的クロスバーのサ
イズは、ロジックチップピンの総数が増大するに従って
直接的に増大する。このことは、ロジックチップの数、
更にはロジック容量に直接関連するものであり、望まし
い結果である。これを使用するのは比較的容易なことで
ある。その理由は、部分的クロスバーが規則的であり、
そのパスをテーブルで表現することが可能であり、更に
特定の相互接続をいかにして決定するかは、単にパスの
最適なペアをテーブルで捜すだけだからである。
【００１７】１.２.２.４ 部分的相互接続の機能 部分的なクロスバー相互接続は、完全クロスバーが処理
できるのと同数の回路網を処理することはできない。ソ
ースロジックチップにおいて、他の回路網に対して一つ
だけ用いられていないＩ／Ｏピンが、行先ロジックチッ
プに至るパスが同様にすべて使用されているクロスバー
チップとつながっている場合、部分的クロスバー相互接
続は回路網を相互接続することができない。行先ロジッ
クチップは利用可能なピンを有しているが、このような
場合、Ｉ／Ｏピンはソースピンがすべて使用されている
他のクロスバーにつながっており、これらのクロスバー
から最初へ戻る途はない。部分的なクロスバー相互接続
の容量はそのアーキテクチャーに依存している。一つの
極端な例では、一つのロジックチップピンサブセットだ
けが存在し、一つのクロスバーがすべてのピンに作用す
る。このような装置は、最大の相互接続能力を有する
が、非現実的な完全クロスバー接続である。他の極端な
例では、サブセットサイズは、ロジックチップのピンと
同数のクロスバーチップを有するものである。これは、
すべての部分的クロスバーを相互接続する能力は最小で
あるが、依然として充分な能力を有している。極端な例
の間では、各クロスバーチップが、２、３又はそれ以上
の各ロジックチップのピンに作用するアーキテクチャー
となっている。クロスバーチップ数が減少し、クロスバ
ーチップ毎のピン数が増加するにつれて、より多くの相
互接続能力が利用可能となる。この変更は、以前より注
目されていることではあるが、種々のクロスバーチップ
が作用するために、相互接続することのできない未使用
ロジックチップが存在するということによるものであ
る。クロスバーチップの数がより少なくなるとともに、
幅が広くなるにつれて、このような変更は、一般的には
生じなくなる。完全クロスバーは、すべてのピンを定義
されたいかなるパターンにも相互接続することができ
る。他の簡単な一例として、各々３個のピンを有する、
参照番号１、２及び３を付した３個のロジックチップが
存在し、且つ、４個の回路網Ａ、Ｂ、Ｃ及びＤが存在す
るものと仮定する。回路網Ａはロジックチップ１及び２
を接続し、回路網Ｂはロジックチップ１及び３を接続
し、回路網Ｃはロジックチップ２及び３を接続し、回路
網Ｄはロジックチップ１及び２を接続する。図８ａ及び
８ｂにおいて、各ロジックチップのピンをセルの行とし
て示しており、各クロスバーチップはクロスバーチップ
が作用するピン数と同数の列をカバーしている。第１の
ケース（図８ａ）では、各々１つのピンの幅を有する参
照番号１、２及び３で示される３つのクロスバーチップ
を使用する。各クロスバーチップは、ただ１つの回路網
を接続できるにすぎない。すなわち、クロスバーチップ
１は、回路網Ａを相互接続するようプログラムされてお
り、クロスバーチップ２は回路網Ｂを接続し、クロスバ
ーチッ３は回路網Ｃを接続する。未使用ロジックチップ
ピンを利用することもできるが、回路網Ｄは未接続のま
まである。第２のケース（図８ｂ）では、３個のピン幅
を有する完全クロスバーを、クロスバーチップ１、２及
び３の代わりに用いて回路網Ｄを接続することができ
る。種々の部分的クロスバー相互接続アーキテクチャに
よって相互接続することのできる入力設計回路網の数に
基づき、アナリシス及びコンピュータモデル化を行う。
結果的には、ナロウな部分的クロスバーは、ワイドなも
の又は完全クロスバーと、ほぼ同じ程度に効果的であ
る。例えば、好適実現例（１４個の１２８ピンロジック
チップ、３２個の５６ピンクロスバーチップ）のロジッ
クボードに用いられている相互接続は、完全クロスバー
の有する相互接続容量の９８％を示している。モデリン
グにおいて想定されているように、実際の入力設計部
が、利用可能なマルチロジックチップ回路網及びロジッ
クチップピンの数を最大限に必要とすることは極めて稀
である。実際の設計部は、ほぼ常に最大限よりも少ない
回路網を有しており、上述のモデルの部分的クロスバー
によって接続される回路網の平均個数よりも少ない回路
網、通常かなり少ない回路網を有している。このこと
は、ロジック容量を保持するのに絶対的に必要であるよ
り多くの、小さな比率のロジックチップピン及びクロス
バーチップを用いることで保障され、このようにしてナ
ロウな部分的クロスバーによって、実際の設計部がほと
んど常に相互接続可能であることを保障している。ナロ
ウなクロスバーチップは、ワイドなクロスバーチップよ
りかなり小さく、それ故、ピン単位では高価なものでは
ない。
できるのと同数の回路網を処理することはできない。ソ
ースロジックチップにおいて、他の回路網に対して一つ
だけ用いられていないＩ／Ｏピンが、行先ロジックチッ
プに至るパスが同様にすべて使用されているクロスバー
チップとつながっている場合、部分的クロスバー相互接
続は回路網を相互接続することができない。行先ロジッ
クチップは利用可能なピンを有しているが、このような
場合、Ｉ／Ｏピンはソースピンがすべて使用されている
他のクロスバーにつながっており、これらのクロスバー
から最初へ戻る途はない。部分的なクロスバー相互接続
の容量はそのアーキテクチャーに依存している。一つの
極端な例では、一つのロジックチップピンサブセットだ
けが存在し、一つのクロスバーがすべてのピンに作用す
る。このような装置は、最大の相互接続能力を有する
が、非現実的な完全クロスバー接続である。他の極端な
例では、サブセットサイズは、ロジックチップのピンと
同数のクロスバーチップを有するものである。これは、
すべての部分的クロスバーを相互接続する能力は最小で
あるが、依然として充分な能力を有している。極端な例
の間では、各クロスバーチップが、２、３又はそれ以上
の各ロジックチップのピンに作用するアーキテクチャー
となっている。クロスバーチップ数が減少し、クロスバ
ーチップ毎のピン数が増加するにつれて、より多くの相
互接続能力が利用可能となる。この変更は、以前より注
目されていることではあるが、種々のクロスバーチップ
が作用するために、相互接続することのできない未使用
ロジックチップが存在するということによるものであ
る。クロスバーチップの数がより少なくなるとともに、
幅が広くなるにつれて、このような変更は、一般的には
生じなくなる。完全クロスバーは、すべてのピンを定義
されたいかなるパターンにも相互接続することができ
る。他の簡単な一例として、各々３個のピンを有する、
参照番号１、２及び３を付した３個のロジックチップが
存在し、且つ、４個の回路網Ａ、Ｂ、Ｃ及びＤが存在す
るものと仮定する。回路網Ａはロジックチップ１及び２
を接続し、回路網Ｂはロジックチップ１及び３を接続
し、回路網Ｃはロジックチップ２及び３を接続し、回路
網Ｄはロジックチップ１及び２を接続する。図８ａ及び
８ｂにおいて、各ロジックチップのピンをセルの行とし
て示しており、各クロスバーチップはクロスバーチップ
が作用するピン数と同数の列をカバーしている。第１の
ケース（図８ａ）では、各々１つのピンの幅を有する参
照番号１、２及び３で示される３つのクロスバーチップ
を使用する。各クロスバーチップは、ただ１つの回路網
を接続できるにすぎない。すなわち、クロスバーチップ
１は、回路網Ａを相互接続するようプログラムされてお
り、クロスバーチップ２は回路網Ｂを接続し、クロスバ
ーチッ３は回路網Ｃを接続する。未使用ロジックチップ
ピンを利用することもできるが、回路網Ｄは未接続のま
まである。第２のケース（図８ｂ）では、３個のピン幅
を有する完全クロスバーを、クロスバーチップ１、２及
び３の代わりに用いて回路網Ｄを接続することができ
る。種々の部分的クロスバー相互接続アーキテクチャに
よって相互接続することのできる入力設計回路網の数に
基づき、アナリシス及びコンピュータモデル化を行う。
結果的には、ナロウな部分的クロスバーは、ワイドなも
の又は完全クロスバーと、ほぼ同じ程度に効果的であ
る。例えば、好適実現例（１４個の１２８ピンロジック
チップ、３２個の５６ピンクロスバーチップ）のロジッ
クボードに用いられている相互接続は、完全クロスバー
の有する相互接続容量の９８％を示している。モデリン
グにおいて想定されているように、実際の入力設計部
が、利用可能なマルチロジックチップ回路網及びロジッ
クチップピンの数を最大限に必要とすることは極めて稀
である。実際の設計部は、ほぼ常に最大限よりも少ない
回路網を有しており、上述のモデルの部分的クロスバー
によって接続される回路網の平均個数よりも少ない回路
網、通常かなり少ない回路網を有している。このこと
は、ロジック容量を保持するのに絶対的に必要であるよ
り多くの、小さな比率のロジックチップピン及びクロス
バーチップを用いることで保障され、このようにしてナ
ロウな部分的クロスバーによって、実際の設計部がほと
んど常に相互接続可能であることを保障している。ナロ
ウなクロスバーチップは、ワイドなクロスバーチップよ
りかなり小さく、それ故、ピン単位では高価なものでは
ない。
【００１８】１.２.３ 相互接続トライステート回路網 部分的クロスバー相互接続のようなアクティブ相互接続
と実際のワイヤのようなパッシブ相互接続との重要な相
違は、アクティブ相互接続が無方向性であるということ
である。実際、各々の相互接続は、チップ境界において
金属及びトレースによって結合する一連のドライバ及び
レシーバを具えている。通常の回路網は一つのドライバ
を有し、アクティブ相互接続で固定されたドライバ及び
レシーバを用いて作成される。実際に設計する回路網の
幾つかはトライステートであり、図９に示すような幾つ
かのトライステートドライバを有している。任意の所定
時間において、最大で１個のドライバが活動状態であ
り、その他のドライバは回路網に対して高インピーダン
スの状態にある。（伝播遅延を無視すると）すべてのレ
シーバは常に同一のロジックレベルにある。
と実際のワイヤのようなパッシブ相互接続との重要な相
違は、アクティブ相互接続が無方向性であるということ
である。実際、各々の相互接続は、チップ境界において
金属及びトレースによって結合する一連のドライバ及び
レシーバを具えている。通常の回路網は一つのドライバ
を有し、アクティブ相互接続で固定されたドライバ及び
レシーバを用いて作成される。実際に設計する回路網の
幾つかはトライステートであり、図９に示すような幾つ
かのトライステートドライバを有している。任意の所定
時間において、最大で１個のドライバが活動状態であ
り、その他のドライバは回路網に対して高インピーダン
スの状態にある。（伝播遅延を無視すると）すべてのレ
シーバは常に同一のロジックレベルにある。
【００１９】１.２.３.１ トライステート回路網を積
の和に置き換える 全回路網を同一のロジックチップへと区分化する場合、
回路網を、積の２ステート加算、すなわち、図１０にて
示すような、等価なマルチプレクサで置き換えることが
できる。アクティブイネーブルが存在しない場合、この
回路網は低ロジックレベルを出力する。時々、トライス
テート回路網は、受動的に高ロジックレベルにされる。
必要ならば、各ＡＮＤゲートへのデータ入力を反転する
とともに、最終加算ゲート出力を反転することで、イネ
ーブルできない場合、積の和は高ロジックレベルを出力
する。１以上のイネーブルがアクティブの場合、結果は
すべての入力信号の加算（ＯＲ）となる。このことは容
認される。その理由は、異なるデータで１以上がイネー
ブルされる場合、実際のトライステートドライバの動き
を規定していないからである。図１１ａ及び１１ｂは、
２種類の回路網：すなわち“フローティングハイ（floa
ting high）”及び“フローティングロー（floating
low）”を示している。リアライザシステムの設計変換
システムの基本要素変換部分は、和又は積の置き換えを
行う。その理由は、好適実現例のロジックチップ及びク
ロスバーチップとして用いられるXilinx ＬＣＡが、す
べての回路網におけるトライステート駆動を一様に維持
していないからである。トライステートドライバは、Ｌ
ＣＡの境界におけるすべてのＩ／Ｏピンを利用すること
ができる。XC3000シリーズＬＣＡの内部で利用できるト
ライステートドライバの数は制限されており、チップ間
を結んでいる内部相互接続の数が小さいことから、各ド
ライバはＣＬＢの一つの行にだけ作用する。トライステ
ート回路網をこれらの相互接続に作成することによっ
て、分割化に他の制約が加わり、ＬＣＡにおけるＣＬＢ
の配置の自由度を制約することとなる。同時に、回路網
毎に少数のドライバとトライステート接続することは、
ある種のゲートアレイライブラリセルにおいては一般的
なことである。結果的に、このように複雑となることを
避けられる場合には、積の和の置き換えを行う。設計部
を多重ロジックチップに分割化することにより、トライ
ステート回路網を２以上のロジックチップに亘って分割
する場合、積の和を局所的に用いて、ロジックチップと
回路網との各々の接続をロジックチップ境界における単
一のドライバ及び／又はレシーバに引き下げる。図１２
は、２つのドライバ及び２つのレシーバを一緒に示して
いる。２つのドライバは局所的な積の和によって構成さ
れ、このようにして、単一のドライバ接続のみを要件と
して積の総和を与える。同様にして、単一のレシーバ接
続を、２つのレシーバに亘って構成する。このようにし
て、アクティブ相互接続がなされる。トライステート回
路網におけるいかなる所定の点においても、駆動“方
向”はどのドライバを活動状態とするかに依存してい
る。このことは、パッシブ相互接続と何ら差異はない
が、アクティブ相互接続では、能動的に正しい方向に駆
動及び受信が行われるように、アクティブ相互接続を構
成しなければならない。構成によっては、このことを部
分的クロスバー相互接続によって達成することができ
る。
の和に置き換える 全回路網を同一のロジックチップへと区分化する場合、
回路網を、積の２ステート加算、すなわち、図１０にて
示すような、等価なマルチプレクサで置き換えることが
できる。アクティブイネーブルが存在しない場合、この
回路網は低ロジックレベルを出力する。時々、トライス
テート回路網は、受動的に高ロジックレベルにされる。
必要ならば、各ＡＮＤゲートへのデータ入力を反転する
とともに、最終加算ゲート出力を反転することで、イネ
ーブルできない場合、積の和は高ロジックレベルを出力
する。１以上のイネーブルがアクティブの場合、結果は
すべての入力信号の加算（ＯＲ）となる。このことは容
認される。その理由は、異なるデータで１以上がイネー
ブルされる場合、実際のトライステートドライバの動き
を規定していないからである。図１１ａ及び１１ｂは、
２種類の回路網：すなわち“フローティングハイ（floa
ting high）”及び“フローティングロー（floating
low）”を示している。リアライザシステムの設計変換
システムの基本要素変換部分は、和又は積の置き換えを
行う。その理由は、好適実現例のロジックチップ及びク
ロスバーチップとして用いられるXilinx ＬＣＡが、す
べての回路網におけるトライステート駆動を一様に維持
していないからである。トライステートドライバは、Ｌ
ＣＡの境界におけるすべてのＩ／Ｏピンを利用すること
ができる。XC3000シリーズＬＣＡの内部で利用できるト
ライステートドライバの数は制限されており、チップ間
を結んでいる内部相互接続の数が小さいことから、各ド
ライバはＣＬＢの一つの行にだけ作用する。トライステ
ート回路網をこれらの相互接続に作成することによっ
て、分割化に他の制約が加わり、ＬＣＡにおけるＣＬＢ
の配置の自由度を制約することとなる。同時に、回路網
毎に少数のドライバとトライステート接続することは、
ある種のゲートアレイライブラリセルにおいては一般的
なことである。結果的に、このように複雑となることを
避けられる場合には、積の和の置き換えを行う。設計部
を多重ロジックチップに分割化することにより、トライ
ステート回路網を２以上のロジックチップに亘って分割
する場合、積の和を局所的に用いて、ロジックチップと
回路網との各々の接続をロジックチップ境界における単
一のドライバ及び／又はレシーバに引き下げる。図１２
は、２つのドライバ及び２つのレシーバを一緒に示して
いる。２つのドライバは局所的な積の和によって構成さ
れ、このようにして、単一のドライバ接続のみを要件と
して積の総和を与える。同様にして、単一のレシーバ接
続を、２つのレシーバに亘って構成する。このようにし
て、アクティブ相互接続がなされる。トライステート回
路網におけるいかなる所定の点においても、駆動“方
向”はどのドライバを活動状態とするかに依存してい
る。このことは、パッシブ相互接続と何ら差異はない
が、アクティブ相互接続では、能動的に正しい方向に駆
動及び受信が行われるように、アクティブ相互接続を構
成しなければならない。構成によっては、このことを部
分的クロスバー相互接続によって達成することができ
る。
【００２０】１.２.３.２ ロジック加算構成 ３つの構成は、回路網を積の和に引き下げることに基づ
いている。ロジック加算構成は、図１３に示されている
ように、加算ＯＲゲートを、関連するロジックチップ中
に配置する。積を発生させるＡＮＤゲートを駆動ロジッ
クチップで構成する。この駆動チップの各々は出力チッ
プを必要としている。各受信ロジックチップは入力ピン
を必要とし、特別な場合、加算ロジックチップは各ドラ
イバ用の入力ピンと出力ピンとを必要とする。これらの
接続はすべて無方向性であり、各チップの境界に亘って
ＯＢＵＦ／ＩＢＵＦ対を具えている。ドライバのピンが
高価であるので、駆動ロジックチップを加算チップとし
て選択する必要がある。簡単のため、図中には関連する
ＬＣＡ基本要素をすべて示してはいない。駆動入力ピン
から受信出力ピンに至る実際のパスは、ドライバのＣＬ
Ｂ及びＯＢＵＦと、クロスバーのＩＢＵＦ／ＯＢＵＦ
と、加算チップのＩＢＵＦ、ＣＬＢ及びＯＢＵＦと、ク
ロスバーの他のＩＢＵＦ／ＯＢＵＦと、レシーバのＩＢ
ＵＦとを具えている。クロスバーＩＢＵＦ遅延をＩｘと
し、ロジックＣＬＢ遅延をＣ１等とした場合、全データ
通路遅延は、Ｃ１＋Ｏ１＋Ｉｘ＋Ｏｘ＋Ｉ１＋Ｃ１＋Ｏ
１＋Ｉｘ＋Ｏｘ＋Ｉ１である。特別な場合、すなわちロ
ジックチップをＸＣ３０９０−７０とし、クロスバーを
ＸＣ２０１８−７０とした場合、遅延の総計の最大は、
８２ｎｓに内部ＬＣＡ相互接続遅延を加えたものに等し
い。同じ遅延がイネーブルにも当てはまる。ｎビットバ
スを相互接続する場合、バスの各ビットに対してすべて
のイネーブルは同様のものである。この特別な構成にお
いて、駆動チップ中に積のゲートを設け、イネーブルを
内部に設け、バスに必要なピンを１ビットの場合のピン
数のちょうどｎ倍とする。
いている。ロジック加算構成は、図１３に示されている
ように、加算ＯＲゲートを、関連するロジックチップ中
に配置する。積を発生させるＡＮＤゲートを駆動ロジッ
クチップで構成する。この駆動チップの各々は出力チッ
プを必要としている。各受信ロジックチップは入力ピン
を必要とし、特別な場合、加算ロジックチップは各ドラ
イバ用の入力ピンと出力ピンとを必要とする。これらの
接続はすべて無方向性であり、各チップの境界に亘って
ＯＢＵＦ／ＩＢＵＦ対を具えている。ドライバのピンが
高価であるので、駆動ロジックチップを加算チップとし
て選択する必要がある。簡単のため、図中には関連する
ＬＣＡ基本要素をすべて示してはいない。駆動入力ピン
から受信出力ピンに至る実際のパスは、ドライバのＣＬ
Ｂ及びＯＢＵＦと、クロスバーのＩＢＵＦ／ＯＢＵＦ
と、加算チップのＩＢＵＦ、ＣＬＢ及びＯＢＵＦと、ク
ロスバーの他のＩＢＵＦ／ＯＢＵＦと、レシーバのＩＢ
ＵＦとを具えている。クロスバーＩＢＵＦ遅延をＩｘと
し、ロジックＣＬＢ遅延をＣ１等とした場合、全データ
通路遅延は、Ｃ１＋Ｏ１＋Ｉｘ＋Ｏｘ＋Ｉ１＋Ｃ１＋Ｏ
１＋Ｉｘ＋Ｏｘ＋Ｉ１である。特別な場合、すなわちロ
ジックチップをＸＣ３０９０−７０とし、クロスバーを
ＸＣ２０１８−７０とした場合、遅延の総計の最大は、
８２ｎｓに内部ＬＣＡ相互接続遅延を加えたものに等し
い。同じ遅延がイネーブルにも当てはまる。ｎビットバ
スを相互接続する場合、バスの各ビットに対してすべて
のイネーブルは同様のものである。この特別な構成にお
いて、駆動チップ中に積のゲートを設け、イネーブルを
内部に設け、バスに必要なピンを１ビットの場合のピン
数のちょうどｎ倍とする。
【００２１】１.２.３.３ クロスバー加算構成 クロスバー加算構成において、加算ＯＲゲートをクロス
バーチップに配置する。この場合、図１４に示されてい
るようなロジックを利用することのできるＬＣＡのよう
なＥＲＣＧＡを用いて、いくつかの例のクロスバーチッ
プを具体化している。各ロジックチップは、ドライバと
しての１ピン及び／又はレシーバとして１ピンを必要と
している。クロスバーチップは、加算ゲートのための１
以上のロジック素子を有している必要がある。クロスバ
ー加算とは、ロジックチップ中のロジックをすべて用
い、クロスバーチップ中のロジックを全く用いず実行す
るということではない。重要な相違点は、クロスバーチ
ップに配置されたロジックが、実現される設計ロジック
の一部ではないということである。ロジックは、単に、
トライステート回路網の相互接続機能を達成する役割を
果たすに過ぎない。この構成では、２以上の駆動ロジッ
クチップを設けた場合、従来よりも使用するピンの数が
少ない。ｎビットバスはピンのｎ倍も作用する。全遅延
は、Ｃ１＋Ｏ１＋Ｉｘ＋Ｃｘ＋Ｏｘ＋Ｉ１、すなわち、
最大５１ｎｓにまで引き下げられる。イネーブルも同じ
遅延を有する。
バーチップに配置する。この場合、図１４に示されてい
るようなロジックを利用することのできるＬＣＡのよう
なＥＲＣＧＡを用いて、いくつかの例のクロスバーチッ
プを具体化している。各ロジックチップは、ドライバと
しての１ピン及び／又はレシーバとして１ピンを必要と
している。クロスバーチップは、加算ゲートのための１
以上のロジック素子を有している必要がある。クロスバ
ー加算とは、ロジックチップ中のロジックをすべて用
い、クロスバーチップ中のロジックを全く用いず実行す
るということではない。重要な相違点は、クロスバーチ
ップに配置されたロジックが、実現される設計ロジック
の一部ではないということである。ロジックは、単に、
トライステート回路網の相互接続機能を達成する役割を
果たすに過ぎない。この構成では、２以上の駆動ロジッ
クチップを設けた場合、従来よりも使用するピンの数が
少ない。ｎビットバスはピンのｎ倍も作用する。全遅延
は、Ｃ１＋Ｏ１＋Ｉｘ＋Ｃｘ＋Ｏｘ＋Ｉ１、すなわち、
最大５１ｎｓにまで引き下げられる。イネーブルも同じ
遅延を有する。
【００２２】１.２.３.４ 双方向性クロスバー加算構
成 図１５にて示されているように、クロスバーチップの加
算ゲートを、双方向性クロスバー構成における双方向性
接続を介して連絡している。ＯＲゲートへのパスをイネ
ーブルできるＡＮＤゲートを、クロスバーチップ中に設
け、フィードバックラッチアップパスをブロック化す
る。ロジックチップは、レシーバのみの場合には１つの
ピンを必要とし、ドライバ又は、レシーバ及びドライバ
双方の場合には２つのピンを必要とする。この２つのピ
ンの一方は信号自体のためのものであり、もう一方はイ
ネーブル出力のためのものであり、これはクロスバーチ
ップに用いられる。１ビット以上の信号イネーブルを用
い、マルチビットバスによって、相互接続を減少させる
ことができる。同一のクロスバーチップを介して、１ビ
ット以上のバスを相互接続する場合、１セットのイネー
ブル信号をチップに供給する必要がある。好適なＬＣＡ
例においては、全データ通路遅延を、Ｏ１＋Ｉｘ＋Ｃｘ
＋Ｏｘ＋Ｉ１、すなわち、４２ｎｓとしている。積の和
が、２以上のＣＬＢを用いる場合、付加的なＣｘ（１０
ｎｓ）を加えることができる。イネーブル遅延は出力遅
延Ｏ１ではなくて、ＯＢＵＦＺのイネーブル遅延Ｅ１に
依存している。
成 図１５にて示されているように、クロスバーチップの加
算ゲートを、双方向性クロスバー構成における双方向性
接続を介して連絡している。ＯＲゲートへのパスをイネ
ーブルできるＡＮＤゲートを、クロスバーチップ中に設
け、フィードバックラッチアップパスをブロック化す
る。ロジックチップは、レシーバのみの場合には１つの
ピンを必要とし、ドライバ又は、レシーバ及びドライバ
双方の場合には２つのピンを必要とする。この２つのピ
ンの一方は信号自体のためのものであり、もう一方はイ
ネーブル出力のためのものであり、これはクロスバーチ
ップに用いられる。１ビット以上の信号イネーブルを用
い、マルチビットバスによって、相互接続を減少させる
ことができる。同一のクロスバーチップを介して、１ビ
ット以上のバスを相互接続する場合、１セットのイネー
ブル信号をチップに供給する必要がある。好適なＬＣＡ
例においては、全データ通路遅延を、Ｏ１＋Ｉｘ＋Ｃｘ
＋Ｏｘ＋Ｉ１、すなわち、４２ｎｓとしている。積の和
が、２以上のＣＬＢを用いる場合、付加的なＣｘ（１０
ｎｓ）を加えることができる。イネーブル遅延は出力遅
延Ｏ１ではなくて、ＯＢＵＦＺのイネーブル遅延Ｅ１に
依存している。
【００２３】１.２.３.５ 双方向性クロスバートライ
ステート構成 これまで説明したすべての構成を同一のハードウエアで
使用することができることに注意しなければならない。
基本要素の配置及び相互接続のみが変化する。最終的
に、クロスバーチップが内部トライステートを維持する
場合、図１６にて示すように、双方向性クロスバートラ
イステート構成によって、クロスバーチップ内部の実際
のトライステート回路網が二重になる。各ロジックチッ
プの実際のトライステートドライバは、クロスバーチッ
プのバスにそのまま伝えられる。このことは、イネーブ
ル信号の相互接続によって達成されるはずである。ドラ
イバがイネーブルされていない場合、クロスバーチップ
のバスを駆動させる。ＬＣＡをクロスバーチップとして
用いる場合、上記内部トライステート相互接続を用い
る。特に、ロジックチップの境界にＩＢＵＦ／ＯＢＵＦ
Ｚ対、クロスバーチップ境界に各ロジックチップの他の
ＩＢＵＦ／ＯＢＵＦＺ対、各ロジックチップにＴＢＵＦ
を設け、内部トライステートラインを駆動する。各イネ
ーブルはＯＢＵＦ及びＩＢＵＦを通過する。イネーブル
されたデータパス遅延の総計は、Ｏ１＋Ｉｘ＋Ｔｘ＋Ｏ
ｘ＋Ｉ１、すなわち、３９ｎｓ（ＸＣ３０３０−７０Ｌ
ＣＡクロスバー）であり、イネーブル遅延の総計は、Ｏ
１＋Ｉｘ＋ＴＥｘ＋Ｏｘ＋Ｉ１、すなわち４５ｎｓであ
る。以前のように、２ビット以上のバスを、同一のクロ
スバーチップを介して相互接続する場合、１セットのイ
ネーブル信号のみを、チップに供給する必要がある。こ
の構成では、クロスバーチップをＬＣＡ又は内部トライ
ステート機能を有するＥＲＣＧＡとする必要があり、こ
れら内部相互接続の利用を条件としている。特に、XC20
00シリーズは、内部トライステートを有していないが、
XC3000パーツは有している。XC3030は、８０個のＩ／Ｏ
ピン、１００個のＣＬＢ及び２０個のトライステート駆
動可能内部‘ロングライン’を有している。このように
して、最大で２０個のこのようなトライステート回路網
を、この構成中の一つのクロスバーチップによって相互
接続し得る。これは、相互接続の限界となり得るが、い
ろいろな場合のほんの一部にすぎず、Ｉ／Ｏピンの限界
を与えるものである。現在のところ、XC3030はXC2018の
２倍高価である。ハードウエアにトライステート構成を
用いる場合、他の構成は妨げとはならず同様に使用する
ことができる。
ステート構成 これまで説明したすべての構成を同一のハードウエアで
使用することができることに注意しなければならない。
基本要素の配置及び相互接続のみが変化する。最終的
に、クロスバーチップが内部トライステートを維持する
場合、図１６にて示すように、双方向性クロスバートラ
イステート構成によって、クロスバーチップ内部の実際
のトライステート回路網が二重になる。各ロジックチッ
プの実際のトライステートドライバは、クロスバーチッ
プのバスにそのまま伝えられる。このことは、イネーブ
ル信号の相互接続によって達成されるはずである。ドラ
イバがイネーブルされていない場合、クロスバーチップ
のバスを駆動させる。ＬＣＡをクロスバーチップとして
用いる場合、上記内部トライステート相互接続を用い
る。特に、ロジックチップの境界にＩＢＵＦ／ＯＢＵＦ
Ｚ対、クロスバーチップ境界に各ロジックチップの他の
ＩＢＵＦ／ＯＢＵＦＺ対、各ロジックチップにＴＢＵＦ
を設け、内部トライステートラインを駆動する。各イネ
ーブルはＯＢＵＦ及びＩＢＵＦを通過する。イネーブル
されたデータパス遅延の総計は、Ｏ１＋Ｉｘ＋Ｔｘ＋Ｏ
ｘ＋Ｉ１、すなわち、３９ｎｓ（ＸＣ３０３０−７０Ｌ
ＣＡクロスバー）であり、イネーブル遅延の総計は、Ｏ
１＋Ｉｘ＋ＴＥｘ＋Ｏｘ＋Ｉ１、すなわち４５ｎｓであ
る。以前のように、２ビット以上のバスを、同一のクロ
スバーチップを介して相互接続する場合、１セットのイ
ネーブル信号のみを、チップに供給する必要がある。こ
の構成では、クロスバーチップをＬＣＡ又は内部トライ
ステート機能を有するＥＲＣＧＡとする必要があり、こ
れら内部相互接続の利用を条件としている。特に、XC20
00シリーズは、内部トライステートを有していないが、
XC3000パーツは有している。XC3030は、８０個のＩ／Ｏ
ピン、１００個のＣＬＢ及び２０個のトライステート駆
動可能内部‘ロングライン’を有している。このように
して、最大で２０個のこのようなトライステート回路網
を、この構成中の一つのクロスバーチップによって相互
接続し得る。これは、相互接続の限界となり得るが、い
ろいろな場合のほんの一部にすぎず、Ｉ／Ｏピンの限界
を与えるものである。現在のところ、XC3030はXC2018の
２倍高価である。ハードウエアにトライステート構成を
用いる場合、他の構成は妨げとはならず同様に使用する
ことができる。
【００２４】１.２.３.６ すべての構成の概要 このチャートは、構成を要約したものである。 明らかに、ロジック加算構成は有効ではない。クロスバ
ー加算は、かなり高速で、少数のピンを使用し、多くの
場合シンプルである。双方向性クロスバー加算は、依然
わずかに高速であり、双方向性バスのピン数を減少させ
る可能性を有しているが、かなり複雑であり、クロスバ
ーチップに限られたロジックリソースをより必要とす
る。トライステート構成によって、同様のピンを必要と
し、及び遅延が生じるが、より高価なクロスバーチップ
を必要とする。
ー加算は、かなり高速で、少数のピンを使用し、多くの
場合シンプルである。双方向性クロスバー加算は、依然
わずかに高速であり、双方向性バスのピン数を減少させ
る可能性を有しているが、かなり複雑であり、クロスバ
ーチップに限られたロジックリソースをより必要とす
る。トライステート構成によって、同様のピンを必要と
し、及び遅延が生じるが、より高価なクロスバーチップ
を必要とする。
【００２５】１.２.３.７ 普通のクロスバー加算構成
と双方向性クロスバー加算構成との比較 最も効果的な構成の特性をテストすることは有益であ
る。以下の表は、普通及び双方向性のクロスバー加算構
成を用い、多数の双方向性回路網を相互接続し、且つ、
ＬＣＡをクロスバーチップとして用いる場合に生じるク
ロスバーＣＬＢの数とクロスバーＣＬＢ遅延とを示して
いる。７２個のＩ／Ｏピンを有し、１００個のＣＬＢを
用いることのできる、XC2018-70クロスバーチップを用
いるものと仮定する。各々のＣＬＢは４個までの入力端
子及び２個までの出力端子をサポートする。各ロジック
チップがイネーブルを共有せず、回路網と双方向性の接
続を有し、各テストにおいて、クロスバーチップの７２
個のＩ／Ｏピンすべてを用いるものと仮定する。 双方向クロスバー加算構成はＣＬＢを２．５倍まで使用
し、クロスバーチップがルートしない可能性、すなわち
内部相互接続遅延が大きくなる可能性が増大する。しか
し、依然として１００個のＣＬＢが使用可能となるまで
には程遠い。代わりに、無方向性構成では、ロジックチ
ップを特別なゲートを操作するのに好適な位置に設ける
が、ロジックチップにかなり多くのゲートを設けてい
る。双方向性構成では、特別なＣｘ遅延がしばしば生じ
そのスピードの利点を相殺してしまう。リアライザシス
テムの好適例では、トライステート回路網のためのクロ
スバー加算構成を用いている。
と双方向性クロスバー加算構成との比較 最も効果的な構成の特性をテストすることは有益であ
る。以下の表は、普通及び双方向性のクロスバー加算構
成を用い、多数の双方向性回路網を相互接続し、且つ、
ＬＣＡをクロスバーチップとして用いる場合に生じるク
ロスバーＣＬＢの数とクロスバーＣＬＢ遅延とを示して
いる。７２個のＩ／Ｏピンを有し、１００個のＣＬＢを
用いることのできる、XC2018-70クロスバーチップを用
いるものと仮定する。各々のＣＬＢは４個までの入力端
子及び２個までの出力端子をサポートする。各ロジック
チップがイネーブルを共有せず、回路網と双方向性の接
続を有し、各テストにおいて、クロスバーチップの７２
個のＩ／Ｏピンすべてを用いるものと仮定する。 双方向クロスバー加算構成はＣＬＢを２．５倍まで使用
し、クロスバーチップがルートしない可能性、すなわち
内部相互接続遅延が大きくなる可能性が増大する。しか
し、依然として１００個のＣＬＢが使用可能となるまで
には程遠い。代わりに、無方向性構成では、ロジックチ
ップを特別なゲートを操作するのに好適な位置に設ける
が、ロジックチップにかなり多くのゲートを設けてい
る。双方向性構成では、特別なＣｘ遅延がしばしば生じ
そのスピードの利点を相殺してしまう。リアライザシス
テムの好適例では、トライステート回路網のためのクロ
スバー加算構成を用いている。
【００２６】１.２.４ システムレベル相互接続 クロスバーチップによって相互接続された１セットのロ
ジックチップのパッケージ化は、単一の回路ボードにお
いて行うのが一般的である。システムが大規模すぎて単
一のボードに適合しない場合には、システムレベル相互
接続を用いて、ボードを同じように相互接続しなければ
ならない。極めて広域のパス配線のために、２以上の回
路ボードに亘る単一の部分的クロスバー相互接続及びロ
ジックチップを拡張することは非実用的である。例え
ば、３２個の１２８ピンロジックチップと６４ピンのク
ロスバーチップとの複合体を、２つのボードに、それぞ
れ１６個のロジックチップと３２個のクロスバーとに分
割するものと仮定する。複合体を、ロジックチップとク
ロスバーチップとの間で切断する場合、背面接続の対を
介して、ロジックチップとクロスバーチップとの間に総
計で４０９６個の相互接続を行う必要がある。これとは
別の方法で、‘中間’で、すなわち、１６個のロジック
チップ及び３２個のクロスバーチップで各ボード毎に切
断する場合、ボード１のロジックチップをボード２のク
ロスバーに接続するパス（１６個のロジック×６４個の
ピン＝１０２４）及びその逆のパス（もう一つの１０２
４、合計で２０４８）の全てをクロスさせなければなら
ない。このような単一の相互接続では発展の可能性がな
いといった他の制約もある。定義によれば、各クロスバ
ーチップは全てのロジックチップと接続している。特定
数のロジックチップで構成する場合、それ以上を加える
ことができない。その代わりに、回路基板上に一緒にパ
ッケージ化することのできるロジックチップとクロスバ
ーチップとの最大規模の複合体をロジックボードと称
し、モジュールとして用い、これらの多数をシステムレ
ベル相互接続によって接続する。２以上のボードに及ぶ
相互接続回路網を提供するために、各ロジックボードの
クロスバーチップの各々の付加的なＩ／Ｏピンに対し
て、ボードから離れた付加的な接続を行い、ロジックボ
ードＩ／Ｏピンを確立する（図１７）。ロジックボード
Ｉ／Ｏピンに接続するのに用いられるクロスバーチップ
Ｉ／Ｏピンは、ボードのロジックチップＩ／Ｏピンと接
続しているものとは別のものである。
ジックチップのパッケージ化は、単一の回路ボードにお
いて行うのが一般的である。システムが大規模すぎて単
一のボードに適合しない場合には、システムレベル相互
接続を用いて、ボードを同じように相互接続しなければ
ならない。極めて広域のパス配線のために、２以上の回
路ボードに亘る単一の部分的クロスバー相互接続及びロ
ジックチップを拡張することは非実用的である。例え
ば、３２個の１２８ピンロジックチップと６４ピンのク
ロスバーチップとの複合体を、２つのボードに、それぞ
れ１６個のロジックチップと３２個のクロスバーとに分
割するものと仮定する。複合体を、ロジックチップとク
ロスバーチップとの間で切断する場合、背面接続の対を
介して、ロジックチップとクロスバーチップとの間に総
計で４０９６個の相互接続を行う必要がある。これとは
別の方法で、‘中間’で、すなわち、１６個のロジック
チップ及び３２個のクロスバーチップで各ボード毎に切
断する場合、ボード１のロジックチップをボード２のク
ロスバーに接続するパス（１６個のロジック×６４個の
ピン＝１０２４）及びその逆のパス（もう一つの１０２
４、合計で２０４８）の全てをクロスさせなければなら
ない。このような単一の相互接続では発展の可能性がな
いといった他の制約もある。定義によれば、各クロスバ
ーチップは全てのロジックチップと接続している。特定
数のロジックチップで構成する場合、それ以上を加える
ことができない。その代わりに、回路基板上に一緒にパ
ッケージ化することのできるロジックチップとクロスバ
ーチップとの最大規模の複合体をロジックボードと称
し、モジュールとして用い、これらの多数をシステムレ
ベル相互接続によって接続する。２以上のボードに及ぶ
相互接続回路網を提供するために、各ロジックボードの
クロスバーチップの各々の付加的なＩ／Ｏピンに対し
て、ボードから離れた付加的な接続を行い、ロジックボ
ードＩ／Ｏピンを確立する（図１７）。ロジックボード
Ｉ／Ｏピンに接続するのに用いられるクロスバーチップ
Ｉ／Ｏピンは、ボードのロジックチップＩ／Ｏピンと接
続しているものとは別のものである。
【００２７】１.２.４.１ 部分的クロスバーシステム
レベル相互接続 ロジックボードを相互接続するための一つの手段では、
部分的なクロスバー相互接続を再び適用し、各ボードを
ロジックチップの如く取り扱うとともに、付加的なクロ
スバーチップのセットを用いてボードのＩ／Ｏピンを相
互接続する。この部分的なクロスバーは、ボックス中の
すべてのボードを相互接続する。第３番目の相互接続
を、ラック中のすべてのボックス等を相互接続すること
に再び適用する。終始同一の相互接続方法を適用するこ
とによって、概念の簡易化及びボードレベル相互接続と
の一体化といった利点が得られる。リアライザシステム
中のクロスバーチップを区別するために、ロジックチッ
プを相互接続している部分的クロスバー相互接続をＸレ
ベル相互接続と称し、そのクロスバーチップをＸチップ
と称する。ロジックボードを相互接続している相互接続
をＹレベル相互接続と称し、そのクロスバーチップをＹ
チップと称する。Ｘレベル相互接続では、各ロジックボ
ードの分割と同様の分割を用いて、各ロジックボードの
Ｉ／Ｏピンを適切なサブセットに分割する。各Ｙチップ
のピンを、すべてのロジックボードの各々からのピンの
同一のサブセットに接続する。サブセットと同数のＹチ
ップを使用する。各Ｙチップは、サブセットのピン数と
ロジックボードのピン数とをかけ算した結果と同数のピ
ンを有している。同様にして、各Ｙチップの付加的なＩ
／Ｏピンにボックスから離れた付加的な接続を行い、ボ
ックスＩ／Ｏピンを構成する。この各々を、各ボックス
における分割と同様の分割方法を用いて適切なサブセッ
トに分割する（図１８）。各Ｚチップのピンを、各ボッ
クスからのピンの同一のサブセットに接続する。サブセ
ットと同数のＺチップを用いる。各Ｚチップは、サブセ
ットのピン数とボックスの数とのかけ算した結果と同数
のピンを有している。部分的なクロスバー相互接続の付
加的なレベルを構成する方法を、必要である限り継続す
る。入力設計部を区分化する場合、ロジックチップのＩ
／Ｏピンの数が限定されているように、ボード上及びボ
ードから離れて配線されている回路網がボードのＩ／Ｏ
ピンを介しており、ボードのＩ／Ｏピンの数の限定には
一定の制約があることがわかる。多重ボックスリアライ
ザシステムにおいて、ボックスＩ／Ｏピンの数が限定さ
れていること等がわかる。設計メモリのような特別の機
能が付随する場合を除き、チップ、ボード又はカートリ
ッヂに関する配置を最適にするための相互接続シンメト
リー手段は必ずしも必要ではない。双方向性回路網及び
バスを、クロスバー加算方法のようなトライステートセ
クションにおいて説明した方法のうちの一つを用いて具
体化する。この方法は、回路網がつながっている相互接
続階層の各レベルに亘って適用される。好適な具体例は
次のとおりである。 ・全ハードウエアシステムに亘る三つのレベルにおい
て、部分的クロスバー相互接続を階層的に用いる。 ・ロジックボードが、各々１２８個の相互接続されたＩ
／Ｏピンを有する、最大１４個のロジックチップと３２
個のＸチップから成るＸレベル部分的クロスバーとを具
えている。各Ｘチップは、各々１４個（全５６個）のＬ
チップへつながっている４個のパスと２個のＹチップの
各々へつながっている８個のパスとを具え、全体とし
て、ボード毎に５１２個のロジックボードＩ／Ｏピンを
具えている。 ・１個のボックスが、各々５１２個の相互接続されたＩ
／Ｏピンを有する１〜８個のボードと６４個のＹチップ
から成るＹレベル部分的クロスバーとを具えている。各
Ｙチップは、ロジックボードＩ／Ｏピンを介して各ボー
ドのＸチップにつながっている８個のパスと１個のＺチ
ップにつながっている８個のパスとを具えており、合計
でボックス当り５１２個のボックスＩ／Ｏピンを具えて
いる。 ・ラッチは、各々５１２個の相互接続Ｉ／Ｏピンを有す
る。１〜８個のボックスと６４個のＺチップから成るＺ
レベルクロスバーとを具えている。各Ｚチップは、ボッ
クスＩ／Ｏピンを介して、各ボックス中のＹチップにつ
ながっている８個のパスを具えている。
レベル相互接続 ロジックボードを相互接続するための一つの手段では、
部分的なクロスバー相互接続を再び適用し、各ボードを
ロジックチップの如く取り扱うとともに、付加的なクロ
スバーチップのセットを用いてボードのＩ／Ｏピンを相
互接続する。この部分的なクロスバーは、ボックス中の
すべてのボードを相互接続する。第３番目の相互接続
を、ラック中のすべてのボックス等を相互接続すること
に再び適用する。終始同一の相互接続方法を適用するこ
とによって、概念の簡易化及びボードレベル相互接続と
の一体化といった利点が得られる。リアライザシステム
中のクロスバーチップを区別するために、ロジックチッ
プを相互接続している部分的クロスバー相互接続をＸレ
ベル相互接続と称し、そのクロスバーチップをＸチップ
と称する。ロジックボードを相互接続している相互接続
をＹレベル相互接続と称し、そのクロスバーチップをＹ
チップと称する。Ｘレベル相互接続では、各ロジックボ
ードの分割と同様の分割を用いて、各ロジックボードの
Ｉ／Ｏピンを適切なサブセットに分割する。各Ｙチップ
のピンを、すべてのロジックボードの各々からのピンの
同一のサブセットに接続する。サブセットと同数のＹチ
ップを使用する。各Ｙチップは、サブセットのピン数と
ロジックボードのピン数とをかけ算した結果と同数のピ
ンを有している。同様にして、各Ｙチップの付加的なＩ
／Ｏピンにボックスから離れた付加的な接続を行い、ボ
ックスＩ／Ｏピンを構成する。この各々を、各ボックス
における分割と同様の分割方法を用いて適切なサブセッ
トに分割する（図１８）。各Ｚチップのピンを、各ボッ
クスからのピンの同一のサブセットに接続する。サブセ
ットと同数のＺチップを用いる。各Ｚチップは、サブセ
ットのピン数とボックスの数とのかけ算した結果と同数
のピンを有している。部分的なクロスバー相互接続の付
加的なレベルを構成する方法を、必要である限り継続す
る。入力設計部を区分化する場合、ロジックチップのＩ
／Ｏピンの数が限定されているように、ボード上及びボ
ードから離れて配線されている回路網がボードのＩ／Ｏ
ピンを介しており、ボードのＩ／Ｏピンの数の限定には
一定の制約があることがわかる。多重ボックスリアライ
ザシステムにおいて、ボックスＩ／Ｏピンの数が限定さ
れていること等がわかる。設計メモリのような特別の機
能が付随する場合を除き、チップ、ボード又はカートリ
ッヂに関する配置を最適にするための相互接続シンメト
リー手段は必ずしも必要ではない。双方向性回路網及び
バスを、クロスバー加算方法のようなトライステートセ
クションにおいて説明した方法のうちの一つを用いて具
体化する。この方法は、回路網がつながっている相互接
続階層の各レベルに亘って適用される。好適な具体例は
次のとおりである。 ・全ハードウエアシステムに亘る三つのレベルにおい
て、部分的クロスバー相互接続を階層的に用いる。 ・ロジックボードが、各々１２８個の相互接続されたＩ
／Ｏピンを有する、最大１４個のロジックチップと３２
個のＸチップから成るＸレベル部分的クロスバーとを具
えている。各Ｘチップは、各々１４個（全５６個）のＬ
チップへつながっている４個のパスと２個のＹチップの
各々へつながっている８個のパスとを具え、全体とし
て、ボード毎に５１２個のロジックボードＩ／Ｏピンを
具えている。 ・１個のボックスが、各々５１２個の相互接続されたＩ
／Ｏピンを有する１〜８個のボードと６４個のＹチップ
から成るＹレベル部分的クロスバーとを具えている。各
Ｙチップは、ロジックボードＩ／Ｏピンを介して各ボー
ドのＸチップにつながっている８個のパスと１個のＺチ
ップにつながっている８個のパスとを具えており、合計
でボックス当り５１２個のボックスＩ／Ｏピンを具えて
いる。 ・ラッチは、各々５１２個の相互接続Ｉ／Ｏピンを有す
る。１〜８個のボックスと６４個のＺチップから成るＺ
レベルクロスバーとを具えている。各Ｚチップは、ボッ
クスＩ／Ｏピンを介して、各ボックス中のＹチップにつ
ながっている８個のパスを具えている。
【００２８】１.２.４.２ 双方向性バスシステムレベ
ル相互接続 コンピュータハードウエアの実行には、双方向性バスの
背面を用いての、ロジックボードのシステムレベル相互
接続に関する他の方法が必要となる。以前と同様、各ロ
ジックボードにＩ／Ｏピンを設け、各ボードのＩ／Ｏピ
ンを、バスワイヤによって、他のすべてのボードの同じ
Ｉ／Ｏピンに接続する（図１９）。いくつかのロジック
ボードＩ／Ｏピンは無駄である。すなわち、設計回路網
に対して相互接続不能である。その理由は、一つの設計
回路網を相互接続するためのバスワイヤを使用すること
によって、バスを共有している他のすべてのボードのバ
スワイヤに接続されたピンを使用できなくしてしまうか
らである。相互接続することのできる設計回路網の最大
数は、バスワイヤの数、すなわち、ボード毎のＩ／Ｏピ
ンの数と等しい。特別の場合として、８個のボードにお
いて、一つの共通相互接続バスを、各ボードの５１２個
のＩ／Ｏピンを接続している５１２個のバスワイヤが共
有している（図２０）。２番目、３番目、４番目、５番
目、６番目、７番目及び８番目ボードの回路網が異なる
配線であると仮定すると、解析により、各ボードと接続
している回路網の平均数は各々の場合５１２であり、す
べての回路網において、ボード及びバスは１１６６個の
ピン幅まで許容されるはずであることがわかる。このこ
とは、単一の背面のボード数を小さくし続けることによ
って部分的に軽減される。しかし一組の双方向性バスと
相互接続されたボードの最大数は制限されている。大規
模システムをより効果的に構成するためには、バスのグ
ループを階層的に相互接続する。図２１に示されている
第１の例では、各々４個のボードを接続している２組の
バスＸ０及びＸ１を有している。Ｘレベルのバスを、他
のバスＹで相互接続する。Ｘバス中の各々のワイヤを、
再構成可能な双方向性トランシーバによってＹの片方に
接続する。双方向性トランシーバの構成によって、Ｘ及
びＹのワイヤが絶縁されているかどうか、ＸがＹを駆動
又はＹがＸを駆動するかどうかが決定される。回路網
が、左側のボードの組又は右側のボードの組のみを接続
する場合、Ｘレベルバスの一方又は他方のみを用いる。
両側にボードを具えている場合、Ｘ０及びＸ１のワイヤ
を各々使用し、これらのワイヤをトランシーバを介して
Ｙのワイヤで相互接続する。各ボードは、Ｘレベルバス
の一方の幅と同数のＩ／Ｏピンを有している必要があ
る。Ｙを介しての相互接続が双方向性、すなわち、Ｘ０
又はＸ１のいずれか一方によって駆動される場合、追加
的な信号がＸ０及びＸ１から流れ、トランシーバの方向
性を動的に制御する。この相互接続を分析しボード間の
回路網を相互接続する機能を示す。この際、上記と同じ
回路網ピン数及びＩ／Ｏピン数であると仮定する。シン
グルレベル方法では、全回路網の総計と同じ幅を必要と
するが、これを２つに分割し、必要とされる最大幅を１
０％〜１５％に減少させている。階層は、最大でも、バ
ス当りただ２つのボード又は２つのグループのボードを
有するのみである（図２２）。双方向性バス相互接続は
簡素であり、組立てが容易であるが高価である。その理
由は、かなり多くのロジックボードＩ／Ｏピンを他のボ
ードの回路網に接続することによって無駄にしているか
らである。このことを避けるために、階層化及び短絡背
面を導入しても、効果が極めて小さいことが証明されて
いる。更に、双方向性トランシーバを導入することによ
って、シングルレベル背面バス相互接続が部分的クロス
バーよりも優位にあるスピード及びコストの面での利点
を除去してしまう。結果的に、好適例のシステムレベル
相互接続に部分的クロスバーを用いる。
ル相互接続 コンピュータハードウエアの実行には、双方向性バスの
背面を用いての、ロジックボードのシステムレベル相互
接続に関する他の方法が必要となる。以前と同様、各ロ
ジックボードにＩ／Ｏピンを設け、各ボードのＩ／Ｏピ
ンを、バスワイヤによって、他のすべてのボードの同じ
Ｉ／Ｏピンに接続する（図１９）。いくつかのロジック
ボードＩ／Ｏピンは無駄である。すなわち、設計回路網
に対して相互接続不能である。その理由は、一つの設計
回路網を相互接続するためのバスワイヤを使用すること
によって、バスを共有している他のすべてのボードのバ
スワイヤに接続されたピンを使用できなくしてしまうか
らである。相互接続することのできる設計回路網の最大
数は、バスワイヤの数、すなわち、ボード毎のＩ／Ｏピ
ンの数と等しい。特別の場合として、８個のボードにお
いて、一つの共通相互接続バスを、各ボードの５１２個
のＩ／Ｏピンを接続している５１２個のバスワイヤが共
有している（図２０）。２番目、３番目、４番目、５番
目、６番目、７番目及び８番目ボードの回路網が異なる
配線であると仮定すると、解析により、各ボードと接続
している回路網の平均数は各々の場合５１２であり、す
べての回路網において、ボード及びバスは１１６６個の
ピン幅まで許容されるはずであることがわかる。このこ
とは、単一の背面のボード数を小さくし続けることによ
って部分的に軽減される。しかし一組の双方向性バスと
相互接続されたボードの最大数は制限されている。大規
模システムをより効果的に構成するためには、バスのグ
ループを階層的に相互接続する。図２１に示されている
第１の例では、各々４個のボードを接続している２組の
バスＸ０及びＸ１を有している。Ｘレベルのバスを、他
のバスＹで相互接続する。Ｘバス中の各々のワイヤを、
再構成可能な双方向性トランシーバによってＹの片方に
接続する。双方向性トランシーバの構成によって、Ｘ及
びＹのワイヤが絶縁されているかどうか、ＸがＹを駆動
又はＹがＸを駆動するかどうかが決定される。回路網
が、左側のボードの組又は右側のボードの組のみを接続
する場合、Ｘレベルバスの一方又は他方のみを用いる。
両側にボードを具えている場合、Ｘ０及びＸ１のワイヤ
を各々使用し、これらのワイヤをトランシーバを介して
Ｙのワイヤで相互接続する。各ボードは、Ｘレベルバス
の一方の幅と同数のＩ／Ｏピンを有している必要があ
る。Ｙを介しての相互接続が双方向性、すなわち、Ｘ０
又はＸ１のいずれか一方によって駆動される場合、追加
的な信号がＸ０及びＸ１から流れ、トランシーバの方向
性を動的に制御する。この相互接続を分析しボード間の
回路網を相互接続する機能を示す。この際、上記と同じ
回路網ピン数及びＩ／Ｏピン数であると仮定する。シン
グルレベル方法では、全回路網の総計と同じ幅を必要と
するが、これを２つに分割し、必要とされる最大幅を１
０％〜１５％に減少させている。階層は、最大でも、バ
ス当りただ２つのボード又は２つのグループのボードを
有するのみである（図２２）。双方向性バス相互接続は
簡素であり、組立てが容易であるが高価である。その理
由は、かなり多くのロジックボードＩ／Ｏピンを他のボ
ードの回路網に接続することによって無駄にしているか
らである。このことを避けるために、階層化及び短絡背
面を導入しても、効果が極めて小さいことが証明されて
いる。更に、双方向性トランシーバを導入することによ
って、シングルレベル背面バス相互接続が部分的クロス
バーよりも優位にあるスピード及びコストの面での利点
を除去してしまう。結果的に、好適例のシステムレベル
相互接続に部分的クロスバーを用いる。
【００２９】１.３ 特定目的の構成素子 特定目的の構成素子とは、入力設計を実現し、好適例の
ロジックボードのＬチップの位置に取り付けるハードウ
エア構成素子であるが、ロジックチップを構成する組合
せロジックゲート又はフリップフロップではない。
ロジックボードのＬチップの位置に取り付けるハードウ
エア構成素子であるが、ロジックチップを構成する組合
せロジックゲート又はフリップフロップではない。
【００３０】１.３.１ 設計部メモリ 多くの入力設計部はメモリを具えている。ロジックチッ
プがメモリを具えているならば理想的である。電流ロジ
ックチップデバイスはメモリを具えていない。メモリを
具えるとするとメガバイト規模のメインメモリを依然と
して必要とし、これは、ロジックチップには決して望め
ないことである。従って、設計メモリデバイスを、リア
ライザシステム中に設けることとする。
プがメモリを具えているならば理想的である。電流ロジ
ックチップデバイスはメモリを具えていない。メモリを
具えるとするとメガバイト規模のメインメモリを依然と
して必要とし、これは、ロジックチップには決して望め
ないことである。従って、設計メモリデバイスを、リア
ライザシステム中に設けることとする。
【００３１】１.３.１.１ 設計部のメモリアーキテク
チャ 設計部メモリモジュールのアーキテクチャを以下の要件
に基づき構成する。： ａ）設計部のメモリモジュールは、設計部の一部である
ため、他の構成要素と自由に相互接続できるようにする
必要がある。 ｂ）ロジックチップと同様に効果的な相互接続を行うこ
とができるように、データ、アドレス及び制御入出力の
割り当てに自由度を設け、パスの相互接続を行う必要が
ある。 ｃ）種々の容量及びビット幅を有する１以上の設計部メ
モリを実現できる構成の変更を可能にする必要がある。 ｄ）ホストインタフェースが、設計部とデバッガタイプ
の対話ができるように、アクセス可能である必要があ
る。 ｅ）メモリモジュールはダイナミックではなくスタティ
ックである必要がある。これによって、設計部を意のま
まに、ストップ、スタート又は任意のクロックスピード
でランさせることができる。 これらの要件を満足するメモリモジュールの一般的アー
キテクチャーを図２３に示す。設計部との相互接続可能
性及びリアライザシステムの物理的構成に関する柔軟性
を維持するために、置き換えたロジックチップと同一の
相互接続及び他のピンに接続されたＬチップソケットに
プラグで接続するように、メモリモジュールを設計す
る。必要なだけのモジュールを取り付ける。ＲＡＭチッ
プを相互接続に直接接続しない。その理由は、主にチッ
プのデータ、アドレス及び制御機能を特定のピンに定め
ているからである。部分的クロスバー相互接続の成功
が、自由にＩ／Ｏピンとの内部相互接続を割り当てるこ
とのできるロジックチップの機能に依存しているため
に、ロジックチップの場所に配置されたノンロジックチ
ップデバイスは、同様の機能を有している必要がある。
このことを達成するとともに、メモリモジュールに他の
ロジック機能を提供するために、ロジックチップをメモ
リモジュール中に取り付け、ＲＡＭチップをクロスバー
のＸチップと相互接続する。特定のＲＡＭピンを、任意
に選択されたＸチップピンと相互接続し、メモリモジュ
ールを構成する。この際、メモリモジュールを使用する
場所に、ロジックチップが使用するのと同一のＬ−Ｘパ
スを使用する。１個よりも多くのロジックチップをモジ
ュール毎に使用する。その理由は、接続すべきＲＡＭピ
ン及びＬ−Ｘパスの数が多いからである。メモリモジュ
ールのロジックチップによって、メモリモジュールに構
成可能性及びホストアクセス可能性を提供する。ロジッ
クチップを介して、種々の容量、ビット幅及び入力／出
力構造を有するＲＡＭチップを接続するように、アドレ
ス、データ及び制御パスを構成する。メモリモジュール
を、１個の大規模メモリ又は幾つかの小規模メモリで構
成することができる。これらのロジックチップの各々を
ホストインタフェースバスに接続するとともに、バスイ
ンタフェースロジックをロジックチップ中に構成するこ
とによって、ホストプロセッサが、ＲＡＭをランダムに
アクセスすることができる機能を実現する。これによっ
て、デバッガのようなコンピュータプログラムを用い
て、メモリ内容を検査及び修正する。これらのロジック
構造の具体例を、以下に示す。実現する設計部のタイミ
ングに関する要件を満足する、入手可能で高密度且つ安
価なスタティックメモリを、設計部メモリとして選択す
る。好適例では、このようなデバイスを富士通MB84256
のような８ビット３２ＫのCMOSSRAMとしている。これに
よれば、スピードを５０ｎｓに落とすことができる。か
なり高速のデバイスを用いればリターンを減少させるこ
とができる。その理由は、リアライザシステムのクロス
バーチップ相互接続遅延が主な原因となり始めるからで
ある。ダイナミックメモリデバイスを用いてはいない。
その理由は、ダイナミックメモリデバイスではこれらを
規則的にリフレッシュしなければならず、リアライザシ
ステムに種々の問題が生じる。入力設計部にダイナミッ
クメモリが必要な場合は、入力設計部はおそらくリフレ
ッシュロジックを具えている。しかしながら、実現され
た設計部が１００％の設計スピードで動作できないの
で、設計部をリフレッシュさせることは成功しない。実
際、デバッギングの際に、設計部の実行を停止させるこ
とが望ましい。すなわち、設計部はシステムの一部分で
あり、リフレッシュをするためには入力設計部に具わっ
ていない他のいくつかの構成要素に依存しなければなら
ない。つまり、設計部にスタティックメモリを必要とす
る場合、ダイナミック設計メモリのリフレッシュを行う
ことは非現実的である。スタティックメモリによればリ
フレッシュサイクルを無視できるため、ダイナミックメ
モリを設計部内に実現することができる。このようにし
て、スタティックデバイスを用いて設計部メモリを具体
化する。
チャ 設計部メモリモジュールのアーキテクチャを以下の要件
に基づき構成する。： ａ）設計部のメモリモジュールは、設計部の一部である
ため、他の構成要素と自由に相互接続できるようにする
必要がある。 ｂ）ロジックチップと同様に効果的な相互接続を行うこ
とができるように、データ、アドレス及び制御入出力の
割り当てに自由度を設け、パスの相互接続を行う必要が
ある。 ｃ）種々の容量及びビット幅を有する１以上の設計部メ
モリを実現できる構成の変更を可能にする必要がある。 ｄ）ホストインタフェースが、設計部とデバッガタイプ
の対話ができるように、アクセス可能である必要があ
る。 ｅ）メモリモジュールはダイナミックではなくスタティ
ックである必要がある。これによって、設計部を意のま
まに、ストップ、スタート又は任意のクロックスピード
でランさせることができる。 これらの要件を満足するメモリモジュールの一般的アー
キテクチャーを図２３に示す。設計部との相互接続可能
性及びリアライザシステムの物理的構成に関する柔軟性
を維持するために、置き換えたロジックチップと同一の
相互接続及び他のピンに接続されたＬチップソケットに
プラグで接続するように、メモリモジュールを設計す
る。必要なだけのモジュールを取り付ける。ＲＡＭチッ
プを相互接続に直接接続しない。その理由は、主にチッ
プのデータ、アドレス及び制御機能を特定のピンに定め
ているからである。部分的クロスバー相互接続の成功
が、自由にＩ／Ｏピンとの内部相互接続を割り当てるこ
とのできるロジックチップの機能に依存しているため
に、ロジックチップの場所に配置されたノンロジックチ
ップデバイスは、同様の機能を有している必要がある。
このことを達成するとともに、メモリモジュールに他の
ロジック機能を提供するために、ロジックチップをメモ
リモジュール中に取り付け、ＲＡＭチップをクロスバー
のＸチップと相互接続する。特定のＲＡＭピンを、任意
に選択されたＸチップピンと相互接続し、メモリモジュ
ールを構成する。この際、メモリモジュールを使用する
場所に、ロジックチップが使用するのと同一のＬ−Ｘパ
スを使用する。１個よりも多くのロジックチップをモジ
ュール毎に使用する。その理由は、接続すべきＲＡＭピ
ン及びＬ−Ｘパスの数が多いからである。メモリモジュ
ールのロジックチップによって、メモリモジュールに構
成可能性及びホストアクセス可能性を提供する。ロジッ
クチップを介して、種々の容量、ビット幅及び入力／出
力構造を有するＲＡＭチップを接続するように、アドレ
ス、データ及び制御パスを構成する。メモリモジュール
を、１個の大規模メモリ又は幾つかの小規模メモリで構
成することができる。これらのロジックチップの各々を
ホストインタフェースバスに接続するとともに、バスイ
ンタフェースロジックをロジックチップ中に構成するこ
とによって、ホストプロセッサが、ＲＡＭをランダムに
アクセスすることができる機能を実現する。これによっ
て、デバッガのようなコンピュータプログラムを用い
て、メモリ内容を検査及び修正する。これらのロジック
構造の具体例を、以下に示す。実現する設計部のタイミ
ングに関する要件を満足する、入手可能で高密度且つ安
価なスタティックメモリを、設計部メモリとして選択す
る。好適例では、このようなデバイスを富士通MB84256
のような８ビット３２ＫのCMOSSRAMとしている。これに
よれば、スピードを５０ｎｓに落とすことができる。か
なり高速のデバイスを用いればリターンを減少させるこ
とができる。その理由は、リアライザシステムのクロス
バーチップ相互接続遅延が主な原因となり始めるからで
ある。ダイナミックメモリデバイスを用いてはいない。
その理由は、ダイナミックメモリデバイスではこれらを
規則的にリフレッシュしなければならず、リアライザシ
ステムに種々の問題が生じる。入力設計部にダイナミッ
クメモリが必要な場合は、入力設計部はおそらくリフレ
ッシュロジックを具えている。しかしながら、実現され
た設計部が１００％の設計スピードで動作できないの
で、設計部をリフレッシュさせることは成功しない。実
際、デバッギングの際に、設計部の実行を停止させるこ
とが望ましい。すなわち、設計部はシステムの一部分で
あり、リフレッシュをするためには入力設計部に具わっ
ていない他のいくつかの構成要素に依存しなければなら
ない。つまり、設計部にスタティックメモリを必要とす
る場合、ダイナミック設計メモリのリフレッシュを行う
ことは非現実的である。スタティックメモリによればリ
フレッシュサイクルを無視できるため、ダイナミックメ
モリを設計部内に実現することができる。このようにし
て、スタティックデバイスを用いて設計部メモリを具体
化する。
【００３２】１.３.１.２ ロジックチップをＲＡＭと
クロスバーとの相互接続に使用する 理想的には、単一のロジックチップを用いてＲＡＭとＸ
レベルクロスバーとを相互接続する。この際、すべての
Ｌ−Ｘ相互接続パスと同様に、すべてのＲＡＭ信号ピン
を接続するのに十分なピンを用いる。実用的なリアライ
ザシステムメモリモジュールでは、単一のロジックチッ
プが実行困難な程多くのピンを必要としている。例えば
８個の３２Ｋ、８ビットＲＡＭから成る２つのバンク
を、１２８個のＬ−Ｘパスを有するモジュール中に用い
るものと仮定する。各々のＲＡＭバンクは、１５個のア
ドレスピンと、８個の書込みイネーブルピンと、６４個
のデータピンとを具えている。２個のバンク及びＬ−Ｘ
パスは、３０２個のピンと、ホストインタフェースバス
のためのピンとを必要としている。これは、使用可能な
ロジックチップのピン数の２倍である。１より多くのロ
ジックチップを用いなければならない。ここで述べたア
ーキテクチャでは、多くの小型ロジックチップを用いて
おり、これらのチップにはアドレス、コントロール及び
データパスに関する特別の機能が与えられる。
クロスバーとの相互接続に使用する 理想的には、単一のロジックチップを用いてＲＡＭとＸ
レベルクロスバーとを相互接続する。この際、すべての
Ｌ−Ｘ相互接続パスと同様に、すべてのＲＡＭ信号ピン
を接続するのに十分なピンを用いる。実用的なリアライ
ザシステムメモリモジュールでは、単一のロジックチッ
プが実行困難な程多くのピンを必要としている。例えば
８個の３２Ｋ、８ビットＲＡＭから成る２つのバンク
を、１２８個のＬ−Ｘパスを有するモジュール中に用い
るものと仮定する。各々のＲＡＭバンクは、１５個のア
ドレスピンと、８個の書込みイネーブルピンと、６４個
のデータピンとを具えている。２個のバンク及びＬ−Ｘ
パスは、３０２個のピンと、ホストインタフェースバス
のためのピンとを必要としている。これは、使用可能な
ロジックチップのピン数の２倍である。１より多くのロ
ジックチップを用いなければならない。ここで述べたア
ーキテクチャでは、多くの小型ロジックチップを用いて
おり、これらのチップにはアドレス、コントロール及び
データパスに関する特別の機能が与えられる。
【００３３】１.３.１.２.１ メモリアドレスロジック
チップ 図２３において、アドレス及びコントロールロジックチ
ップを、“ＭＡ０”及び“ＭＡ１”で示している。ＲＡ
Ｍをバンクに分割する。このバンクを各々のＭＡチップ
で制御する。モジュールによって実現すべき分離設計部
メモリの最大数と同数のＭＡチップを設ける。その各々
に、クロスバーとつながっているＬ−Ｘパスのセット、
すなわち、バンクのアドレス及びコントロールラインに
とって必要なだけのパスを設ける。ＭＡ０及びＭＡ１は
別のパスの組を使用する。例えば、各々ＲＡＭの半分に
接続されている２個のＭＡチップによって、２個の独立
メモリを実現することができる。１個の大型メモリを実
現する場合、両方のＬ−Ｘパスの組を用いて、アドレス
及びコントロール回路網を両ＭＡチップに接続する。各
ＭＡチップはバンク内の全ＲＡＭのアドレス入力を制御
する。アドレス入力を、単一のバスで結びつける。各々
のＭＡチップは、個々で、ＲＡＭへの制御入力を制御
し、データをアドレス指定したＲＡＭにのみ書き込むこ
とができるようにしている。つまり、各ＭＡチップをア
クセス可能とするために、ホストインタフェースバスに
接続するとともに、このメモリモジュールのすべてのロ
ジックチップと共通なコントロールバスに接続してい
る。図２４は、いかにしてＭＡチップをＸレベルクロス
バー及びＲＡＭチップに接続するかを、さらに詳細に示
している。図に示すように、ロジック及びデータパスに
従ってＭＡチップを構成する。すべてのアドレスがクロ
スバーからＭＡチップに入る。通常、（バスインタフェ
ースを非活動状態とした場合）、ＲＡＭアドレスビット
の数に相当するアドレスビットの部分をパスし、ＭＡチ
ップによって制御されるバンク中のＲＡＭをアドレス指
定する。その他のアドレスビット及び設計部の書き込み
イネーブルによって、各々のＲＡＭの書き込みイネーブ
ル信号を制御するデコーダロジックを駆動する。この設
計部メモリに必要とされる構成に応じて、ロジックを構
成する。例えば、設計部メモリが１個のＲＡＭと同じビ
ット幅を有し、設計部が書き込みイネーブルを主張する
場合、アドレスビットに従い、ただ一つのＲＡＭ書込み
イネーブルが主張される。設計部メモリが１個のチップ
の２倍の幅を有する場合、一対のＲＡＭ書込みイネーブ
ルが主張される。メモリのデータパス幅のサブセットを
各々制御している１より多くの書込みイネーブルを有す
る設計部メモリを望む場合、幾つかの設計書込みイネー
ブル回路網を用いることができる。各回路網は、ＭＡ及
びＭＤチップ中のデコードロジックの構成を適切なもの
とし、上述のラインに沿って作動する。このことは、Ｍ
ＡチップへつながっているＬ−Ｘパスと、ＭＤチップへ
つながっているコントロールバスパスとの使用可能度に
依存している。バスインタフェースロジックによって、
ホストインタフェースバスを介し、ホストはこのＲＡＭ
をアクセスさせることができる。この組となっているＲ
ＡＭをバスを用いてアドレス指定する場合、バスインタ
フェースは、アドレスマルチプレクサ（‘ｍｕｘ’）を
切り換え、ＲＡＭをそのアドレスにアドレス指定する。
ホストが１個のＲＡＭに書込みを行う場合、バスインタ
フェースロジックは、信号をデコーダロジックに送信す
る。デコーダロジックは、アドレスビットを使用し、Ｒ
ＡＭを駆動せずに、適切なＲＡＭ書込みイネーブルを主
張する。最終的には、ＭＤチップ中のデータパスを制御
するのに、幾つかの信号を必要とする。ＭＤチップのす
べてを、ＭＤチップと同一のＬ−Ｘパスに接続してはい
ないので、ＭＤチップは、設計部からのアドレス及びコ
ントロール信号をアクセスする必要はない。コントロー
ルバスをすべてのＭＡ及びＭＤチップに接続し、これら
の信号及びバスインタフェースコントロール信号をＭＤ
チップへ送信できるようにしている。
チップ 図２３において、アドレス及びコントロールロジックチ
ップを、“ＭＡ０”及び“ＭＡ１”で示している。ＲＡ
Ｍをバンクに分割する。このバンクを各々のＭＡチップ
で制御する。モジュールによって実現すべき分離設計部
メモリの最大数と同数のＭＡチップを設ける。その各々
に、クロスバーとつながっているＬ−Ｘパスのセット、
すなわち、バンクのアドレス及びコントロールラインに
とって必要なだけのパスを設ける。ＭＡ０及びＭＡ１は
別のパスの組を使用する。例えば、各々ＲＡＭの半分に
接続されている２個のＭＡチップによって、２個の独立
メモリを実現することができる。１個の大型メモリを実
現する場合、両方のＬ−Ｘパスの組を用いて、アドレス
及びコントロール回路網を両ＭＡチップに接続する。各
ＭＡチップはバンク内の全ＲＡＭのアドレス入力を制御
する。アドレス入力を、単一のバスで結びつける。各々
のＭＡチップは、個々で、ＲＡＭへの制御入力を制御
し、データをアドレス指定したＲＡＭにのみ書き込むこ
とができるようにしている。つまり、各ＭＡチップをア
クセス可能とするために、ホストインタフェースバスに
接続するとともに、このメモリモジュールのすべてのロ
ジックチップと共通なコントロールバスに接続してい
る。図２４は、いかにしてＭＡチップをＸレベルクロス
バー及びＲＡＭチップに接続するかを、さらに詳細に示
している。図に示すように、ロジック及びデータパスに
従ってＭＡチップを構成する。すべてのアドレスがクロ
スバーからＭＡチップに入る。通常、（バスインタフェ
ースを非活動状態とした場合）、ＲＡＭアドレスビット
の数に相当するアドレスビットの部分をパスし、ＭＡチ
ップによって制御されるバンク中のＲＡＭをアドレス指
定する。その他のアドレスビット及び設計部の書き込み
イネーブルによって、各々のＲＡＭの書き込みイネーブ
ル信号を制御するデコーダロジックを駆動する。この設
計部メモリに必要とされる構成に応じて、ロジックを構
成する。例えば、設計部メモリが１個のＲＡＭと同じビ
ット幅を有し、設計部が書き込みイネーブルを主張する
場合、アドレスビットに従い、ただ一つのＲＡＭ書込み
イネーブルが主張される。設計部メモリが１個のチップ
の２倍の幅を有する場合、一対のＲＡＭ書込みイネーブ
ルが主張される。メモリのデータパス幅のサブセットを
各々制御している１より多くの書込みイネーブルを有す
る設計部メモリを望む場合、幾つかの設計書込みイネー
ブル回路網を用いることができる。各回路網は、ＭＡ及
びＭＤチップ中のデコードロジックの構成を適切なもの
とし、上述のラインに沿って作動する。このことは、Ｍ
ＡチップへつながっているＬ−Ｘパスと、ＭＤチップへ
つながっているコントロールバスパスとの使用可能度に
依存している。バスインタフェースロジックによって、
ホストインタフェースバスを介し、ホストはこのＲＡＭ
をアクセスさせることができる。この組となっているＲ
ＡＭをバスを用いてアドレス指定する場合、バスインタ
フェースは、アドレスマルチプレクサ（‘ｍｕｘ’）を
切り換え、ＲＡＭをそのアドレスにアドレス指定する。
ホストが１個のＲＡＭに書込みを行う場合、バスインタ
フェースロジックは、信号をデコーダロジックに送信す
る。デコーダロジックは、アドレスビットを使用し、Ｒ
ＡＭを駆動せずに、適切なＲＡＭ書込みイネーブルを主
張する。最終的には、ＭＤチップ中のデータパスを制御
するのに、幾つかの信号を必要とする。ＭＤチップのす
べてを、ＭＤチップと同一のＬ−Ｘパスに接続してはい
ないので、ＭＤチップは、設計部からのアドレス及びコ
ントロール信号をアクセスする必要はない。コントロー
ルバスをすべてのＭＡ及びＭＤチップに接続し、これら
の信号及びバスインタフェースコントロール信号をＭＤ
チップへ送信できるようにしている。
【００３４】１.３.１.２.２ メモリデータパスロジッ
クチップ ＭＤチップは、ビットスライス構成に従ってデータパス
を操作する。クロスバーと交差してビットスライスを行
うことによって、リアライザシステム中のマルチビット
バスデータパスを相互接続する。チップ毎に１又は２ビ
ットを用いて、バスはＸチップと交差して広がってい
る。ＭＤチップをビットスライスし、これらのバスとの
接続を容易にしている。各ＭＤチップをすべてのバンク
中の各ＲＡＭ中の同一のビットに接続するとともに、Ｘ
チップのサブセットに接続する。同一のＲＡＭビットの
すべてをＭＤチップ中で結びつけ、種々のビット幅及び
サイズ設計部メモリの構成に柔軟性を持たせることがで
きる。ＭＤチップ中にロジック及びデータパスを適切に
構成することによって、ＲＡＭ幅の種々の倍数で、設計
部メモリを構成する。‘ｎ’個のＭＤチップ及び‘Ｍ’
個のＸチップを設ける場合、各ＭＤチップをＭ／ｎの種
々のＸチップを用いて接続する。各データビットは、２
個のＬ−Ｘパス、すなわち、クロスバー加算相互接続構
成のために、分離Ｉ／Ｏ構成のためのＤＩ及びＤＯパス
又は共通Ｉ／Ｏ双方向性構成のための加算入力及び加算
結果のいずれか一方である。このようにして、各ＭＤチ
ップは少なくとも２＊Ｍ／ｎ個のＬ−Ｘパスを有してい
る。これらに加えて、付加的なパスを設けることができ
る。これら付加的なパスを、ＭＡのＬ−Ｘパスに重ねる
ことができる。ＭＤチップ、ＲＡＭ及びＲＡＭビット幅
の数を選択し、これらの制約及び容量制約を適合させ、
ＭＤチップに用いられるロジックチップ中のピンの数を
有効に用い、これを偶数となるようにしている。工業規
格スタティックＲＡＭチップは、双方向性データピン
（ＤＱと称する）を有する共通Ｉ／Ｏ構造を有してお
り、データイン及びデータアウトに用いられる。これ
は、アドレス入力ピン(ＡＤＤＲ）及び書込みイネーブ
ルピン（ＷＥ）を有している。この実現例において、出
力イネーブルピン及びチップ選択ピンは永続的にイネー
ブルされており、出力ピンは書込みイネーブルで制御す
る。必要な場合にはＲＡＭの読出しを行い、アドレスデ
ータをＤＱピンで駆動する。書込みイネーブルを主張す
る場合、データインをＤＱピンで受信する。この主張の
終了時に、データをアドレスロケーションに書込む。規
格デバイスは、書込みイネーブルの終了時にセットアッ
プ中のデータのみを必要とし、また、ゼロ保持時間を必
要とし、これによってデータパスの書込みイネーブル制
御を可能としている。設計部メモリが共通Ｉ／Ｏを必要
とする場合、設計部はトライステート回路網となる。こ
れは、クロスバー加算構成を用いて実現される。すなわ
ち、駆動ピンはそのイネーブルによって、別々にゲート
され、受信ピンを駆動する加算ＯＲゲートに集められ
る。ＲＡＭＤＱデータピンを、図２５に示されているよ
うなＭＤチップ中に構成されるロジック及びデータパス
によってインタフェースさせる。（一つのビットすなわ
ちビット‘ｎ’を図示する。他も同様である。） Ｌチップがトライステートドライバを有している場合
に、Ｘチップ中の加算ゲートを駆動するイネーブルゲー
トを有しているように、Ｘチップ中の加算ゲートを駆動
するイネーブルゲートを用いて各ＭＤチップを構成する
（ＭＤ‘ｎ’を図示する）。設計部メモリ入力回路網に
よって、出力端子をイネーブルするとともに書込みをデ
ィゼーブルする場合、ロジックは、ＲＡＭの加算ゲート
への出力をゲートするとともに、受信ドライバをディゼ
ーブルする。もし、そうでなければ、回路の値は加算ゲ
ートからＲＡＭへと伝達され、書込みイネーブルが主張
されると書込みが可能となる。上述したように、設計部
書込みイネーブル及び出力イネーブル信号がＭＡチップ
から（コントロールバスを介して）生じることに注意し
なければならない。バスインタフェースロジックは図示
していない。設計部メモリが分離Ｉ／Ｏを必要とする場
合、これは、図２６に示されているように、ＳＲＡＭの
共通Ｉ／Ｏから抽出される。出力イネーブルが主張され
る場合、データアウトは、常にＳＲＡＭのデータピンス
テートを反映している。書込みイネーブルが主張される
場合、データインはＳＲＡＭのＤＱピンに伝達される。
上記の図面では、設計部データビットに接続された１個
のＲＡＭのみを図示している。時には、数個のＲＡＭを
設けており、この場合、設計部メモリ中のロケーション
の数は、単一のＲＡＭチップの大きさの倍数となってい
る。このような場合、図２７に示しているように、ＭＤ
チップを構成する。幾つかのＲＡＭ各々のＤＱピンをこ
のＭＤチップに接続する。ローアドレスビットと設計部
及びバスインタフェース制御信号とが、コントロールバ
スを介して、ＭＡチップからＭＤチップへと伝達され
る。読出しの場合、アドレスのロービットは、マルチプ
レクサを介してＲＡＭＤＱ出力のいずれか一つを選択す
る。選択された出力は設計部出力イネーブルによってゲ
ートされ、前述の例と同様に設計部メモリデータアウト
を構成する。設計部がその出力イネーブルを主張する場
合、ドライバをイネーブルすることによって、データイ
ンはＲＡＭＤＱ入力の内のいずれか一つに伝達される。
ローアドレスビット及び設計部書込みイネーブル信号に
よって駆動されるデコードロジックによって、駆動すべ
き適切なドライバを選択する。ＲＡＭチップの書込みイ
ネーブルをＭＡチップによって駆動することを中止す
る。図２７は、分離Ｉ／Ｏ構成を示している。共通Ｉ／
Ｏ構成は、クロスバー加算ゲートによって駆動されるデ
ータインと、設計部出力イネーブル及び書込みイネーブ
ルによってゲートされるデータアウトとに類似してお
り、図２５に示すように加算ゲート入力を駆動する。ホ
ストインタフェースが、ホストインタフェースバスを介
してこのメモリをアクセスする場合、ＭＡチップによっ
て構成されるロジックは、バスをアクセスするための制
御信号を出力する。この信号は、コントロールバスを介
してＭＡから伝達される。バスが読出しを行う場合、バ
ス読出しイネーブルは、マルチプレクサがアドレス指定
したＲＡＭより選択したデータを、このＭＤチップに対
応するホストインタフェースバスデータビットに伝達す
る。バスが書込みを行う場合、バスデータビットからの
データを他のマルチプレクサを用いてドライバにスイッ
チする。このデータは、通常の書込みと同じプロセスに
よって選択されたＲＡＭのＤＱピンへ伝達される。この
説明は、単一の設計部メモリのデータパス幅から単一の
データビットを用いて構成した、ＭＤチップ構成を示し
ていることに注意しなければならない。設計部メモリ構
成によるものであり、且つモジュール中のＭＤ及びＲＡ
Ｍチップの数を必要とする場合、単にデータパスを適切
に曲げることによって、１より多くのデータビットが各
ＭＤチップ中に現れる。さらに、前記データパス及びコ
ントロールラインを曲げることによって、一組の共通Ｍ
Ｄチップを用い、１より多くの設計メモリを実現し、幾
つかのメモリを具体化する。メモリモジュールにつなが
っているあるＬ−ＸパスをＭＡチップにのみ接続し、且
つあるＬ−ＸパスをＭＤチップにのみ接続しているの
で、適切なＬ−Ｘパスを用いて設計部メモリに接続され
た回路網を相互接続するためだけに設計部変換相互接続
プロセスを組立てる。
クチップ ＭＤチップは、ビットスライス構成に従ってデータパス
を操作する。クロスバーと交差してビットスライスを行
うことによって、リアライザシステム中のマルチビット
バスデータパスを相互接続する。チップ毎に１又は２ビ
ットを用いて、バスはＸチップと交差して広がってい
る。ＭＤチップをビットスライスし、これらのバスとの
接続を容易にしている。各ＭＤチップをすべてのバンク
中の各ＲＡＭ中の同一のビットに接続するとともに、Ｘ
チップのサブセットに接続する。同一のＲＡＭビットの
すべてをＭＤチップ中で結びつけ、種々のビット幅及び
サイズ設計部メモリの構成に柔軟性を持たせることがで
きる。ＭＤチップ中にロジック及びデータパスを適切に
構成することによって、ＲＡＭ幅の種々の倍数で、設計
部メモリを構成する。‘ｎ’個のＭＤチップ及び‘Ｍ’
個のＸチップを設ける場合、各ＭＤチップをＭ／ｎの種
々のＸチップを用いて接続する。各データビットは、２
個のＬ−Ｘパス、すなわち、クロスバー加算相互接続構
成のために、分離Ｉ／Ｏ構成のためのＤＩ及びＤＯパス
又は共通Ｉ／Ｏ双方向性構成のための加算入力及び加算
結果のいずれか一方である。このようにして、各ＭＤチ
ップは少なくとも２＊Ｍ／ｎ個のＬ−Ｘパスを有してい
る。これらに加えて、付加的なパスを設けることができ
る。これら付加的なパスを、ＭＡのＬ−Ｘパスに重ねる
ことができる。ＭＤチップ、ＲＡＭ及びＲＡＭビット幅
の数を選択し、これらの制約及び容量制約を適合させ、
ＭＤチップに用いられるロジックチップ中のピンの数を
有効に用い、これを偶数となるようにしている。工業規
格スタティックＲＡＭチップは、双方向性データピン
（ＤＱと称する）を有する共通Ｉ／Ｏ構造を有してお
り、データイン及びデータアウトに用いられる。これ
は、アドレス入力ピン(ＡＤＤＲ）及び書込みイネーブ
ルピン（ＷＥ）を有している。この実現例において、出
力イネーブルピン及びチップ選択ピンは永続的にイネー
ブルされており、出力ピンは書込みイネーブルで制御す
る。必要な場合にはＲＡＭの読出しを行い、アドレスデ
ータをＤＱピンで駆動する。書込みイネーブルを主張す
る場合、データインをＤＱピンで受信する。この主張の
終了時に、データをアドレスロケーションに書込む。規
格デバイスは、書込みイネーブルの終了時にセットアッ
プ中のデータのみを必要とし、また、ゼロ保持時間を必
要とし、これによってデータパスの書込みイネーブル制
御を可能としている。設計部メモリが共通Ｉ／Ｏを必要
とする場合、設計部はトライステート回路網となる。こ
れは、クロスバー加算構成を用いて実現される。すなわ
ち、駆動ピンはそのイネーブルによって、別々にゲート
され、受信ピンを駆動する加算ＯＲゲートに集められ
る。ＲＡＭＤＱデータピンを、図２５に示されているよ
うなＭＤチップ中に構成されるロジック及びデータパス
によってインタフェースさせる。（一つのビットすなわ
ちビット‘ｎ’を図示する。他も同様である。） Ｌチップがトライステートドライバを有している場合
に、Ｘチップ中の加算ゲートを駆動するイネーブルゲー
トを有しているように、Ｘチップ中の加算ゲートを駆動
するイネーブルゲートを用いて各ＭＤチップを構成する
（ＭＤ‘ｎ’を図示する）。設計部メモリ入力回路網に
よって、出力端子をイネーブルするとともに書込みをデ
ィゼーブルする場合、ロジックは、ＲＡＭの加算ゲート
への出力をゲートするとともに、受信ドライバをディゼ
ーブルする。もし、そうでなければ、回路の値は加算ゲ
ートからＲＡＭへと伝達され、書込みイネーブルが主張
されると書込みが可能となる。上述したように、設計部
書込みイネーブル及び出力イネーブル信号がＭＡチップ
から（コントロールバスを介して）生じることに注意し
なければならない。バスインタフェースロジックは図示
していない。設計部メモリが分離Ｉ／Ｏを必要とする場
合、これは、図２６に示されているように、ＳＲＡＭの
共通Ｉ／Ｏから抽出される。出力イネーブルが主張され
る場合、データアウトは、常にＳＲＡＭのデータピンス
テートを反映している。書込みイネーブルが主張される
場合、データインはＳＲＡＭのＤＱピンに伝達される。
上記の図面では、設計部データビットに接続された１個
のＲＡＭのみを図示している。時には、数個のＲＡＭを
設けており、この場合、設計部メモリ中のロケーション
の数は、単一のＲＡＭチップの大きさの倍数となってい
る。このような場合、図２７に示しているように、ＭＤ
チップを構成する。幾つかのＲＡＭ各々のＤＱピンをこ
のＭＤチップに接続する。ローアドレスビットと設計部
及びバスインタフェース制御信号とが、コントロールバ
スを介して、ＭＡチップからＭＤチップへと伝達され
る。読出しの場合、アドレスのロービットは、マルチプ
レクサを介してＲＡＭＤＱ出力のいずれか一つを選択す
る。選択された出力は設計部出力イネーブルによってゲ
ートされ、前述の例と同様に設計部メモリデータアウト
を構成する。設計部がその出力イネーブルを主張する場
合、ドライバをイネーブルすることによって、データイ
ンはＲＡＭＤＱ入力の内のいずれか一つに伝達される。
ローアドレスビット及び設計部書込みイネーブル信号に
よって駆動されるデコードロジックによって、駆動すべ
き適切なドライバを選択する。ＲＡＭチップの書込みイ
ネーブルをＭＡチップによって駆動することを中止す
る。図２７は、分離Ｉ／Ｏ構成を示している。共通Ｉ／
Ｏ構成は、クロスバー加算ゲートによって駆動されるデ
ータインと、設計部出力イネーブル及び書込みイネーブ
ルによってゲートされるデータアウトとに類似してお
り、図２５に示すように加算ゲート入力を駆動する。ホ
ストインタフェースが、ホストインタフェースバスを介
してこのメモリをアクセスする場合、ＭＡチップによっ
て構成されるロジックは、バスをアクセスするための制
御信号を出力する。この信号は、コントロールバスを介
してＭＡから伝達される。バスが読出しを行う場合、バ
ス読出しイネーブルは、マルチプレクサがアドレス指定
したＲＡＭより選択したデータを、このＭＤチップに対
応するホストインタフェースバスデータビットに伝達す
る。バスが書込みを行う場合、バスデータビットからの
データを他のマルチプレクサを用いてドライバにスイッ
チする。このデータは、通常の書込みと同じプロセスに
よって選択されたＲＡＭのＤＱピンへ伝達される。この
説明は、単一の設計部メモリのデータパス幅から単一の
データビットを用いて構成した、ＭＤチップ構成を示し
ていることに注意しなければならない。設計部メモリ構
成によるものであり、且つモジュール中のＭＤ及びＲＡ
Ｍチップの数を必要とする場合、単にデータパスを適切
に曲げることによって、１より多くのデータビットが各
ＭＤチップ中に現れる。さらに、前記データパス及びコ
ントロールラインを曲げることによって、一組の共通Ｍ
Ｄチップを用い、１より多くの設計メモリを実現し、幾
つかのメモリを具体化する。メモリモジュールにつなが
っているあるＬ−ＸパスをＭＡチップにのみ接続し、且
つあるＬ−ＸパスをＭＤチップにのみ接続しているの
で、適切なＬ−Ｘパスを用いて設計部メモリに接続され
た回路網を相互接続するためだけに設計部変換相互接続
プロセスを組立てる。
【００３５】１.３.１.３ 設計部メモリのための設計
変換 オリジナル設計ファイル中で利用可能な構成のいずれか
一つに対応する設計部メモリＲＡＭ基本要素を用い、入
力設計部中の設計部メモリを特定する。設計部変換方法
は一組の予め定義した部分的ネットリストファイルに基
づくものである。この内の一つはメモリモジュールのロ
ジックチップの各々のためのものであり、上で示したよ
うに、特別のメモリ構成をするために構成すべきすべて
のロジック及びデータパスに関するステートメントを用
いている。予め定義されたファイルは、相互接続を用い
て、設計部メモリアドレス、データ及びコントロール接
続を行うのに用いられるモジュールＩ／ＯピンのＩ／Ｏ
ピン数仕様を除いて、完全なものである。この方法は以
下のとおりである。：設計変換のセクションにて述べる
ように、以下に示すような設計部メモリに対して特別な
例外があるものの、一般的な方法を設計変換に用いる： ・設計部リーダは、特定のベクトルメモリに対するメモ
リ基本要素を、設計データ構造に読出す。どの構成を用
いるかを特定するためのデータを、メモリのデータ構造
レコード中に記録する。 ・変換ステージが、構成を利用可能であり、且つ、ピン
が構成と正しく対応していることをチェックする。 ・ユーザは、どのボード上のどのＬチップ位置にメモリ
モジュールが搭載されているかをパーティショナ（part
itioner）に告げる。このデータに基づき、パーティシ
ョナは、一般的分割化アルゴリズムに従って、記憶のた
めのメモリモジュールを選択する。択一的に、ユーザ
は、このデータをオリジナル設計ファイル中の基本要素
と関連づけることによって、メモリを特定のモジュール
に割り当てることができる。設計部リーダは、メモリの
基本要素レコード中に、オリジナル設計ファイルを具え
ている。 ・次に、インタコネクタは、メモリに接続された回路網
及びピンを、特定のＬ−Ｘ相互接続パスに割当てる。ア
ドレス及びコントロール回路網をＭＡチップに接続して
いる特定のパスにのみ割当て、且つ、データ回路網をＭ
Ｄチップと接続しているパスにのみ割当てることができ
るという制約を条件として、インタコネクタはパスの割
当てを行う。各クロスバーチップセットの回路網相互接
続能力を決定する場合、これらのセットを拒否する場
合、及び必要とされるＭＡ又はＭＤチップを接続してい
ないパスを得られない、又は使用することができない場
合、相互接続を行う際に、これらの制約を適用する。 ・リアライザシステム中の各ロジックチップに関するネ
ットリストファイルに書込みを行う場合、各々の設計部
メモリ回路網接続は： １）ＭＡ又はＭＤのいずれかを相互接続手続によって、
基本要素が選択するパスに接続するかを決定すること ２）通常のロジックチップＩ／Ｏピン数を得る場合に説
明したのと同様の手続を用い、パス数とＭＡ／ＭＤチッ
プ数とからロジックチップＩ／Ｏピン数を得ること ３）これまで他の回路網に割当てられていないこのＭＡ
／ＭＤチップの回路網にからの、予め定義されたアドレ
ス、データ又は制御接続を選択すること ４）ステートメントを、このロジックチップのネットリ
ストファイルに加え、このロジックチップＩ／Ｏピン数
を、予め定義した設計部メモリ接続に接続するのに用い
ることを明示することによって、ネットリストされる。 ・ネットリストファイルを、ネットリスト変換ツールを
用いて、構成ビットパターンに処理するとともに、Ｌチ
ップ及びＸチップのネットリストファイルとしてのロジ
ックチップにロードする。
変換 オリジナル設計ファイル中で利用可能な構成のいずれか
一つに対応する設計部メモリＲＡＭ基本要素を用い、入
力設計部中の設計部メモリを特定する。設計部変換方法
は一組の予め定義した部分的ネットリストファイルに基
づくものである。この内の一つはメモリモジュールのロ
ジックチップの各々のためのものであり、上で示したよ
うに、特別のメモリ構成をするために構成すべきすべて
のロジック及びデータパスに関するステートメントを用
いている。予め定義されたファイルは、相互接続を用い
て、設計部メモリアドレス、データ及びコントロール接
続を行うのに用いられるモジュールＩ／ＯピンのＩ／Ｏ
ピン数仕様を除いて、完全なものである。この方法は以
下のとおりである。：設計変換のセクションにて述べる
ように、以下に示すような設計部メモリに対して特別な
例外があるものの、一般的な方法を設計変換に用いる： ・設計部リーダは、特定のベクトルメモリに対するメモ
リ基本要素を、設計データ構造に読出す。どの構成を用
いるかを特定するためのデータを、メモリのデータ構造
レコード中に記録する。 ・変換ステージが、構成を利用可能であり、且つ、ピン
が構成と正しく対応していることをチェックする。 ・ユーザは、どのボード上のどのＬチップ位置にメモリ
モジュールが搭載されているかをパーティショナ（part
itioner）に告げる。このデータに基づき、パーティシ
ョナは、一般的分割化アルゴリズムに従って、記憶のた
めのメモリモジュールを選択する。択一的に、ユーザ
は、このデータをオリジナル設計ファイル中の基本要素
と関連づけることによって、メモリを特定のモジュール
に割り当てることができる。設計部リーダは、メモリの
基本要素レコード中に、オリジナル設計ファイルを具え
ている。 ・次に、インタコネクタは、メモリに接続された回路網
及びピンを、特定のＬ−Ｘ相互接続パスに割当てる。ア
ドレス及びコントロール回路網をＭＡチップに接続して
いる特定のパスにのみ割当て、且つ、データ回路網をＭ
Ｄチップと接続しているパスにのみ割当てることができ
るという制約を条件として、インタコネクタはパスの割
当てを行う。各クロスバーチップセットの回路網相互接
続能力を決定する場合、これらのセットを拒否する場
合、及び必要とされるＭＡ又はＭＤチップを接続してい
ないパスを得られない、又は使用することができない場
合、相互接続を行う際に、これらの制約を適用する。 ・リアライザシステム中の各ロジックチップに関するネ
ットリストファイルに書込みを行う場合、各々の設計部
メモリ回路網接続は： １）ＭＡ又はＭＤのいずれかを相互接続手続によって、
基本要素が選択するパスに接続するかを決定すること ２）通常のロジックチップＩ／Ｏピン数を得る場合に説
明したのと同様の手続を用い、パス数とＭＡ／ＭＤチッ
プ数とからロジックチップＩ／Ｏピン数を得ること ３）これまで他の回路網に割当てられていないこのＭＡ
／ＭＤチップの回路網にからの、予め定義されたアドレ
ス、データ又は制御接続を選択すること ４）ステートメントを、このロジックチップのネットリ
ストファイルに加え、このロジックチップＩ／Ｏピン数
を、予め定義した設計部メモリ接続に接続するのに用い
ることを明示することによって、ネットリストされる。 ・ネットリストファイルを、ネットリスト変換ツールを
用いて、構成ビットパターンに処理するとともに、Ｌチ
ップ及びＸチップのネットリストファイルとしてのロジ
ックチップにロードする。
【００３６】１.３.１.４ 具体的なメモリモジュール
設計 図２８は、好適例において用いられる、メモリモジュー
ルの設計部を示す図である。これを、図２３に示した上
述の説明に基づく構成に従って、アーキテクトすること
に注意しなければならない。XC3090 ＬＣＡロジックチ
ップに代わるＬチップソケットに、プラグを差し込み接
続するように構成する。このようにして１２８個のＬ−
Ｘパス、すなわち、各々３２個のＸチップにつながって
いる４個のパスを設ける。共通Ｉ／Ｏを有する３２Ｋ、
８ビットスタティックＲＡＭチップを、８個のＲＡＭの
各々の２個のバンク中に用いる。各バンクは、それ自体
のＭＡチップ、XC2018 ＬＣＡを有している。各ＭＡチ
ップは、８個のアドレスパス及び８個の書込みイネーブ
ルを用いて、そのＲＡＭを制御する。各ＭＡチップを、
モジュール中のすべてのＭＡ及びＭＤチップが共有して
いる制御バスに接続するとともに、ホストインタフェー
スバスに接続する。残りのピンは、クロスバーと接続し
ている。各々異なるＸチップとつながっている、２８個
のＬ−Ｘパスを設ける。ＭＡチップ０は、一組のパス、
パス０を使用し、ＭＡ１はパス１を使用する。これによ
って、２個の独立設計ＲＡＭに対する別々のアドレス及
びコントロール回路網が与えられる。完全な３２個のＬ
−Ｘパスよりも少ないパスを接続する。これは、単に、
XC2018のピンの数が制限されているからに他ならない。
設計変換の間、このモジュールにおけるミッシングパス
に対応する、相互接続Ｌ−Ｘパステーブルにおけるパス
構成要素が利用できないことに注意しなければならな
い。このため、回路網を、パス構成要素を介して相互接
続できない。８個のＭＤチップには、すべてXC2018 Ｌ
ＣＡを使用する。３２個のＸチップを設ける場合、（上
述の方法によれば）各々のＮＤチップは３２／８＝４個
の異なるＸチップを接続している。各チップは、設計部
メモリデータビットに用いられる２＊Ｍ／ｎ＝８個のパ
スを有している。その内の２個は、各Ｘチップにつなが
っている。各Ｘチップにつながっている付加的な２個の
パスを設け、以下に示すように、モジュールを、１２８
ビットベクトルメモリとして使用できるようにする。好
適例において実現されるホストインタフェースバスを、
Ｒバスと称する。Ｒバスは、すべてのＬチップポジショ
ンを、付加的なピンを用いて接続する。これについて
は、ホストインタフェースのセクションで説明する。５
個の異なる設計部メモリ構成を、このモジュール中で用
いることができる。以下のチャート及び図２８において
“パス０”は、各Ｘチップからつながっている一組のＬ
−Ｘパスを示しており、“パス１”は他の一組を示して
いる。・８ビット５１２Ｋの１個のメモリ： Ｌ−Ｘパス０及び
１を介した（ＭＡ０及びＭＡ１の両方に接続できるよう
に二重にしている）１９個のアドレス及び２個のコント
ロール（ＷＥ、ＯＥ）、Ｌ−Ｘパス２及び３を介した１
６個のデータ（ＤＩ／ＤＯ又はドライバ／レシーバ）。
各ＭＤチップは、１６個のＲＡＭに接続された１個のデ
ータビットを有している。・１６ビット２５６Ｋの１個のメモリ： Ｌ−Ｘパス０及
び１を介した１８個のアドレス及び２個のコントロー
ル、Ｌ−Ｘパス２及び３を介した３２個のデータ。各Ｍ
Ｄチップは、各々８個のＲＡＭに接続されている２個の
データビットを具えている。・３２ビット１２８Ｋの１個のメモリ： Ｌ−Ｘパス０及
び１を介した１７個のアドレス及び２個のコントロー
ル、Ｌ−Ｘパス２及び３を介した６４個のデータ。各Ｍ
Ｄチップは、各々４個のＲＡＭに接続されている４個の
データビットを有している。・８ビット２５６Ｋの２個のメモリ： 各々、Ｌ−Ｘパス
を介した１８個のアドレスと、２個のコントロールとを
有している。パス０は一方のメモリ（ＭＡ０)のための
ものであり、パス１は他方のメモリ（ＭＡ１)のための
ものである。各々は、パス２及び３を介した１６個のデ
ータを有している。各ＭＤチップは、８個のＲＡＭに接
続された、各々のメモリのための１個のデータビットを
有している。・１６ビット１２８Ｋの２個のメモリ： 各々は、Ｌ−Ｘ
パスを介した１７個のアドレスと２個のコントロールと
を有している。パス０は一方のメモリのためのものであ
り、パス１は他方のメモリのためのものである。各々、
パス２及び３を介した３２個のデータを有している。各
ＭＤチップは、４個のＲＡＭに接続された各メモリのた
めの２個のデータビットを有している。コントロールバ
スは、一般的にすべてのＭＡ及びＭＤチップに接続され
た１２個のパスから成っている。１２個のパスは最大コ
ントロール構成を保持する必要がある。この構成は三つ
のアドレスビットである。すなわち、設計書込みイネー
ブルと、２個の２５６Ｋ、８ビット設計部メモリの各々
のための設計部出力イネーブル信号とに、バス書込みイ
ネーブル及びバス読出しイネーブルを加えたものであ
る。
設計 図２８は、好適例において用いられる、メモリモジュー
ルの設計部を示す図である。これを、図２３に示した上
述の説明に基づく構成に従って、アーキテクトすること
に注意しなければならない。XC3090 ＬＣＡロジックチ
ップに代わるＬチップソケットに、プラグを差し込み接
続するように構成する。このようにして１２８個のＬ−
Ｘパス、すなわち、各々３２個のＸチップにつながって
いる４個のパスを設ける。共通Ｉ／Ｏを有する３２Ｋ、
８ビットスタティックＲＡＭチップを、８個のＲＡＭの
各々の２個のバンク中に用いる。各バンクは、それ自体
のＭＡチップ、XC2018 ＬＣＡを有している。各ＭＡチ
ップは、８個のアドレスパス及び８個の書込みイネーブ
ルを用いて、そのＲＡＭを制御する。各ＭＡチップを、
モジュール中のすべてのＭＡ及びＭＤチップが共有して
いる制御バスに接続するとともに、ホストインタフェー
スバスに接続する。残りのピンは、クロスバーと接続し
ている。各々異なるＸチップとつながっている、２８個
のＬ−Ｘパスを設ける。ＭＡチップ０は、一組のパス、
パス０を使用し、ＭＡ１はパス１を使用する。これによ
って、２個の独立設計ＲＡＭに対する別々のアドレス及
びコントロール回路網が与えられる。完全な３２個のＬ
−Ｘパスよりも少ないパスを接続する。これは、単に、
XC2018のピンの数が制限されているからに他ならない。
設計変換の間、このモジュールにおけるミッシングパス
に対応する、相互接続Ｌ−Ｘパステーブルにおけるパス
構成要素が利用できないことに注意しなければならな
い。このため、回路網を、パス構成要素を介して相互接
続できない。８個のＭＤチップには、すべてXC2018 Ｌ
ＣＡを使用する。３２個のＸチップを設ける場合、（上
述の方法によれば）各々のＮＤチップは３２／８＝４個
の異なるＸチップを接続している。各チップは、設計部
メモリデータビットに用いられる２＊Ｍ／ｎ＝８個のパ
スを有している。その内の２個は、各Ｘチップにつなが
っている。各Ｘチップにつながっている付加的な２個の
パスを設け、以下に示すように、モジュールを、１２８
ビットベクトルメモリとして使用できるようにする。好
適例において実現されるホストインタフェースバスを、
Ｒバスと称する。Ｒバスは、すべてのＬチップポジショ
ンを、付加的なピンを用いて接続する。これについて
は、ホストインタフェースのセクションで説明する。５
個の異なる設計部メモリ構成を、このモジュール中で用
いることができる。以下のチャート及び図２８において
“パス０”は、各Ｘチップからつながっている一組のＬ
−Ｘパスを示しており、“パス１”は他の一組を示して
いる。・８ビット５１２Ｋの１個のメモリ： Ｌ−Ｘパス０及び
１を介した（ＭＡ０及びＭＡ１の両方に接続できるよう
に二重にしている）１９個のアドレス及び２個のコント
ロール（ＷＥ、ＯＥ）、Ｌ−Ｘパス２及び３を介した１
６個のデータ（ＤＩ／ＤＯ又はドライバ／レシーバ）。
各ＭＤチップは、１６個のＲＡＭに接続された１個のデ
ータビットを有している。・１６ビット２５６Ｋの１個のメモリ： Ｌ−Ｘパス０及
び１を介した１８個のアドレス及び２個のコントロー
ル、Ｌ−Ｘパス２及び３を介した３２個のデータ。各Ｍ
Ｄチップは、各々８個のＲＡＭに接続されている２個の
データビットを具えている。・３２ビット１２８Ｋの１個のメモリ： Ｌ−Ｘパス０及
び１を介した１７個のアドレス及び２個のコントロー
ル、Ｌ−Ｘパス２及び３を介した６４個のデータ。各Ｍ
Ｄチップは、各々４個のＲＡＭに接続されている４個の
データビットを有している。・８ビット２５６Ｋの２個のメモリ： 各々、Ｌ−Ｘパス
を介した１８個のアドレスと、２個のコントロールとを
有している。パス０は一方のメモリ（ＭＡ０)のための
ものであり、パス１は他方のメモリ（ＭＡ１)のための
ものである。各々は、パス２及び３を介した１６個のデ
ータを有している。各ＭＤチップは、８個のＲＡＭに接
続された、各々のメモリのための１個のデータビットを
有している。・１６ビット１２８Ｋの２個のメモリ： 各々は、Ｌ−Ｘ
パスを介した１７個のアドレスと２個のコントロールと
を有している。パス０は一方のメモリのためのものであ
り、パス１は他方のメモリのためのものである。各々、
パス２及び３を介した３２個のデータを有している。各
ＭＤチップは、４個のＲＡＭに接続された各メモリのた
めの２個のデータビットを有している。コントロールバ
スは、一般的にすべてのＭＡ及びＭＤチップに接続され
た１２個のパスから成っている。１２個のパスは最大コ
ントロール構成を保持する必要がある。この構成は三つ
のアドレスビットである。すなわち、設計書込みイネー
ブルと、２個の２５６Ｋ、８ビット設計部メモリの各々
のための設計部出力イネーブル信号とに、バス書込みイ
ネーブル及びバス読出しイネーブルを加えたものであ
る。
【００３７】１.３.２ 刺激及び応答 リアライザシステムを多数使用することは、ホストコン
ピュータの刺激信号送信と、設計部への応答信号及び設
計部からの応答信号の捕捉とに依存している。このこと
を、バッチ形式で行う場合、すなわち、信号の大部分を
一度に送信及び収集する場合に、ベクトルメモリを用い
る。このことを、一回に一つの信号で行う場合には、ス
ティミュレータ及びサンプラを用いる。
ピュータの刺激信号送信と、設計部への応答信号及び設
計部からの応答信号の捕捉とに依存している。このこと
を、バッチ形式で行う場合、すなわち、信号の大部分を
一度に送信及び収集する場合に、ベクトルメモリを用い
る。このことを、一回に一つの信号で行う場合には、ス
ティミュレータ及びサンプラを用いる。
【００３８】１.３.２.１ 刺激を与えるためのベクト
ルメモリ 連続的且つ反復的な刺激のストリームを、シミュレーシ
ョン適用のような、テストベクトルの高スピード反復適
用のために実現される設計部中の一組の回路網に供給す
ることが時々必要となる。このことは、実現される設計
部の回路網にメモリをインタフェースさせること、刺激
ベクトルをホストコンピュータからメモリに書込むこ
と、更には、順次にメモリを１回ないし数回読出し、刺
激を設計部に送ることによって行われる。連続的且つ、
リニアなメモリロケーションを読出す必要があるため、
アドレスストリームを２進カウンタによって設ける。図
２９はこのような刺激ベクトルメモリを達成するための
手段を示している。規則的なクロック信号ＥＣＬＫはプ
ロセスを制御する。ＥＣＬＫを周期化、すなわち、各刺
激ベクトルの度毎にハイとローとを発生させる。２進カ
ウンタはアドレスシーケンスを提供する。ＥＣＬＫがハ
イになると、カウンタは次の刺激ベクトルのアドレスま
でカウントアップする。次の刺激ベクトルのアドレス
は、ＥＣＬＫの周期の間ＲＡＭによって読出される。Ｅ
ＣＬＫが次にハイになると、ちょうど読出された刺激ベ
クトルの値がＤフリップフロップのクロックとなる。フ
リップフロップの出力信号は刺激ベクトルの値で刺激さ
れる回路を駆動する。フリップフロップは、ベクトル間
に必要なクリーントランジッションを与える。その理由
は、ＲＡＭ出力が正しい値に安定する以前に、その読出
サイクルの間変動し得るからである。このプロセスは繰
り返され、一連の刺激ベクトルが実現される設計部に与
えられる。この構造は繰り返され、刺激が多くの回路網
に提供される。刺激ベクトルをＲＡＭに書込むのに用い
られるホストコンピュータへのインタフェースは、簡単
のため図示していないが以下に引用する図面により更に
詳細に示す。
ルメモリ 連続的且つ反復的な刺激のストリームを、シミュレーシ
ョン適用のような、テストベクトルの高スピード反復適
用のために実現される設計部中の一組の回路網に供給す
ることが時々必要となる。このことは、実現される設計
部の回路網にメモリをインタフェースさせること、刺激
ベクトルをホストコンピュータからメモリに書込むこ
と、更には、順次にメモリを１回ないし数回読出し、刺
激を設計部に送ることによって行われる。連続的且つ、
リニアなメモリロケーションを読出す必要があるため、
アドレスストリームを２進カウンタによって設ける。図
２９はこのような刺激ベクトルメモリを達成するための
手段を示している。規則的なクロック信号ＥＣＬＫはプ
ロセスを制御する。ＥＣＬＫを周期化、すなわち、各刺
激ベクトルの度毎にハイとローとを発生させる。２進カ
ウンタはアドレスシーケンスを提供する。ＥＣＬＫがハ
イになると、カウンタは次の刺激ベクトルのアドレスま
でカウントアップする。次の刺激ベクトルのアドレス
は、ＥＣＬＫの周期の間ＲＡＭによって読出される。Ｅ
ＣＬＫが次にハイになると、ちょうど読出された刺激ベ
クトルの値がＤフリップフロップのクロックとなる。フ
リップフロップの出力信号は刺激ベクトルの値で刺激さ
れる回路を駆動する。フリップフロップは、ベクトル間
に必要なクリーントランジッションを与える。その理由
は、ＲＡＭ出力が正しい値に安定する以前に、その読出
サイクルの間変動し得るからである。このプロセスは繰
り返され、一連の刺激ベクトルが実現される設計部に与
えられる。この構造は繰り返され、刺激が多くの回路網
に提供される。刺激ベクトルをＲＡＭに書込むのに用い
られるホストコンピュータへのインタフェースは、簡単
のため図示していないが以下に引用する図面により更に
詳細に示す。
【００３９】１.３.２.２ 応答捕捉のためのベクトル
メモリ 同様に、実現される設計部からの応答を捕捉する一モー
ドでは、連続的なサンプルのストリームすなわち一組の
回路網からのベクトルを捕捉する。この時、ロジックア
ナライザが現実のハードウエアデバイスから捕捉を行
う。このことは、メモリを、実現される設計部の回路網
にインタフェースさせ、実現される設計部が順次に動作
するときに回路網からのベクトルをメモリに書込み、更
に捕捉された応答ベクトルを、解析のためにホストコン
ピュータへ戻すことによって行われる。連続的且つ、リ
ニアな一連のメモリロケーションを読出す必要があるた
め、前記と同様、アドレスストリームを２進カウンタに
よって設ける。図３０はこのような応答ベクトルメモリ
を開発する手段を示している。刺激メカニズムのよう
に、クロック信号ＥＣＬＫがプロセスを制御する。各応
答ベクトルの度毎に、ＥＣＬＫの同期をとる。２進カウ
ンタはアドレスシーケンスを提供する。ＥＣＬＫがハイ
になると、カウンタは次のベクトルのアドレスまでカウ
ントアップする。ＥＣＬＫがローになると、応答ベクト
ルの値がトライステートドライバによってＲＡＭＤＱデ
ータピンに伝達され、書込みのためにＲＡＭがイネーブ
ルされる。ＥＣＬＫが再びハイになるとこの値はＲＡＭ
ロケーションに書込まれ、ＲＡＭ書込みイネーブル及び
トライステートドライバイネーブルはディゼーブルさ
れ、カウンタは次のベクトルのアドレスまで進む。この
プロセスは繰り返され、実現される設計部からの一連の
応答ベクトルを記録する。この構造は繰り返され、刺激
が多くの回路網に供給される。刺激ベクトルをＲＡＭに
書込むために用いられるホストコンピュータへのインタ
フェースは、簡単のため図示していないが、以下で引用
する図面において更に詳細に説明する。一般的に、実現
される設計部を刺激し、これらの応答を発生させる。刺
激が刺激ベクトルメモリから生じる場合、両ベクトルメ
モリは同一のＥＣＬＫ信号を用いている。ＥＣＬＫ信号
は、新しいアドレスがカウンタから読み取られ、ＲＡＭ
をアドレス指定するとともに、データが読出され、刺激
Ｄフリップフロップをセットアップするのに十分長くハ
イである必要がある。また、ＥＣＬＫ信号は、刺激が実
現される設計部に影響を及ぼし、この影響に対するすべ
ての応答が安定し、且つ、これらの応答がＲＡＭに書込
まれるのに十分長くローでなければならない。刺激がい
ずれかから生じる場合、応答回路網を正しくサンプリン
グするために、応答ベクトルメモリのＥＣＬＫ信号は実
現される設計部と同期されている必要がある。
メモリ 同様に、実現される設計部からの応答を捕捉する一モー
ドでは、連続的なサンプルのストリームすなわち一組の
回路網からのベクトルを捕捉する。この時、ロジックア
ナライザが現実のハードウエアデバイスから捕捉を行
う。このことは、メモリを、実現される設計部の回路網
にインタフェースさせ、実現される設計部が順次に動作
するときに回路網からのベクトルをメモリに書込み、更
に捕捉された応答ベクトルを、解析のためにホストコン
ピュータへ戻すことによって行われる。連続的且つ、リ
ニアな一連のメモリロケーションを読出す必要があるた
め、前記と同様、アドレスストリームを２進カウンタに
よって設ける。図３０はこのような応答ベクトルメモリ
を開発する手段を示している。刺激メカニズムのよう
に、クロック信号ＥＣＬＫがプロセスを制御する。各応
答ベクトルの度毎に、ＥＣＬＫの同期をとる。２進カウ
ンタはアドレスシーケンスを提供する。ＥＣＬＫがハイ
になると、カウンタは次のベクトルのアドレスまでカウ
ントアップする。ＥＣＬＫがローになると、応答ベクト
ルの値がトライステートドライバによってＲＡＭＤＱデ
ータピンに伝達され、書込みのためにＲＡＭがイネーブ
ルされる。ＥＣＬＫが再びハイになるとこの値はＲＡＭ
ロケーションに書込まれ、ＲＡＭ書込みイネーブル及び
トライステートドライバイネーブルはディゼーブルさ
れ、カウンタは次のベクトルのアドレスまで進む。この
プロセスは繰り返され、実現される設計部からの一連の
応答ベクトルを記録する。この構造は繰り返され、刺激
が多くの回路網に供給される。刺激ベクトルをＲＡＭに
書込むために用いられるホストコンピュータへのインタ
フェースは、簡単のため図示していないが、以下で引用
する図面において更に詳細に説明する。一般的に、実現
される設計部を刺激し、これらの応答を発生させる。刺
激が刺激ベクトルメモリから生じる場合、両ベクトルメ
モリは同一のＥＣＬＫ信号を用いている。ＥＣＬＫ信号
は、新しいアドレスがカウンタから読み取られ、ＲＡＭ
をアドレス指定するとともに、データが読出され、刺激
Ｄフリップフロップをセットアップするのに十分長くハ
イである必要がある。また、ＥＣＬＫ信号は、刺激が実
現される設計部に影響を及ぼし、この影響に対するすべ
ての応答が安定し、且つ、これらの応答がＲＡＭに書込
まれるのに十分長くローでなければならない。刺激がい
ずれかから生じる場合、応答回路網を正しくサンプリン
グするために、応答ベクトルメモリのＥＣＬＫ信号は実
現される設計部と同期されている必要がある。
【００４０】１.３.２.３ 刺激及び応答のためのベク
トルメモリ 図３１で示されているように、刺激及び応答ベクトルメ
モリシステムに関して上記のように定義された、刺激及
び応答ベクトルメモリの機能を組合わせることができ
る。ＲＡＭビットは、たとえ同一のＲＡＭデバイスであ
っても、刺激又は応答のいずれか一方に自由に割当てる
ことができる。その理由は、ＥＣＬＫがハイのときに刺
激読出し機能が生じ、そして、ＥＣＬＫがローのときに
応答書込み機能がこれに続くからである。トライステー
ト応答ドライバを両方とも刺激Ｄフリップフロップ入力
とし、同一のＲＡＭＤＱデータピンに接続することによ
って、一つのビットを刺激及び読出しの両方に用いるこ
とができる。シンプル刺激ベクトルメモリと組合せ刺激
／応答ベクトルメモリとの重要な相違点は、刺激ベクト
ルを、１回だけＲＡＭから読出すことができるというこ
とである。その理由は、ＲＡＭビットを刺激のみに用い
た場合でさえ、各メモリロケーションをＥＣＬＫの半周
期のローの時に書込むからである。このことは、ＲＡＭ
チップのすべてのビットを刺激に用い、且つＥＣＬＫが
書込みイネーブルを主張しない場合にのみ避けることが
できる。前の図面は、一般的な方法でベクトルメモリを
実現したものを図示している。更に、点線は、いかにし
てロジックチップ（“ＭＡチップ”及び“ＭＤ
‘ｎ’”）を構成することでベクトルメモリロジック機
能を実現することができるかを示すものである。これら
ロジックチップは、適切にＲＡＭチップ及びリアライザ
相互接続（Ｘチップ）に接続されている。ベクトルメモ
リと、ソフトウエアからの刺激を電気的な型に再び戻す
変換については、米国特許第４,７４４,０８４号明細書
において詳細に説明されている。この内容を、参考のた
めにここで用いる。
トルメモリ 図３１で示されているように、刺激及び応答ベクトルメ
モリシステムに関して上記のように定義された、刺激及
び応答ベクトルメモリの機能を組合わせることができ
る。ＲＡＭビットは、たとえ同一のＲＡＭデバイスであ
っても、刺激又は応答のいずれか一方に自由に割当てる
ことができる。その理由は、ＥＣＬＫがハイのときに刺
激読出し機能が生じ、そして、ＥＣＬＫがローのときに
応答書込み機能がこれに続くからである。トライステー
ト応答ドライバを両方とも刺激Ｄフリップフロップ入力
とし、同一のＲＡＭＤＱデータピンに接続することによ
って、一つのビットを刺激及び読出しの両方に用いるこ
とができる。シンプル刺激ベクトルメモリと組合せ刺激
／応答ベクトルメモリとの重要な相違点は、刺激ベクト
ルを、１回だけＲＡＭから読出すことができるというこ
とである。その理由は、ＲＡＭビットを刺激のみに用い
た場合でさえ、各メモリロケーションをＥＣＬＫの半周
期のローの時に書込むからである。このことは、ＲＡＭ
チップのすべてのビットを刺激に用い、且つＥＣＬＫが
書込みイネーブルを主張しない場合にのみ避けることが
できる。前の図面は、一般的な方法でベクトルメモリを
実現したものを図示している。更に、点線は、いかにし
てロジックチップ（“ＭＡチップ”及び“ＭＤ
‘ｎ’”）を構成することでベクトルメモリロジック機
能を実現することができるかを示すものである。これら
ロジックチップは、適切にＲＡＭチップ及びリアライザ
相互接続（Ｘチップ）に接続されている。ベクトルメモ
リと、ソフトウエアからの刺激を電気的な型に再び戻す
変換については、米国特許第４,７４４,０８４号明細書
において詳細に説明されている。この内容を、参考のた
めにここで用いる。
【００４１】１.３.２.４ フォールトシミュレーショ
ンのためのベクトルメモリ リアライザフォールトシミュレーションシステムについ
ては、これについてのセクションにおいて説明する。フ
ォールトシミュレーションでは、応答はベクトルメモリ
に捕捉されず、その代わりに、フォールト応答ベクトル
メモリによって所定の良好な回路の応答と比較される。
フォールト応答ベクトルメモリは、以下の点において上
で示した簡易刺激ベクトルメモリと同一のものである。
すなわち、ＭＤチップのフリップフロップの出力を用い
て回路網を駆動する代わりに、出力はＸＯＲゲートによ
って回路網の値と比較される。ＸＯＲゲートを、ＥＣＬ
Ｋが同期をとるセットフリップフロップに接続し、回路
網とメモリとの差を表示しているＸＯＲゲートがハイの
場合フリップフロップをセットする。ホストは、ホスト
インタフェースを介してこのセットフリップフロップを
読出すことができ、差が検出されているかどうかを調べ
ることができる。
ンのためのベクトルメモリ リアライザフォールトシミュレーションシステムについ
ては、これについてのセクションにおいて説明する。フ
ォールトシミュレーションでは、応答はベクトルメモリ
に捕捉されず、その代わりに、フォールト応答ベクトル
メモリによって所定の良好な回路の応答と比較される。
フォールト応答ベクトルメモリは、以下の点において上
で示した簡易刺激ベクトルメモリと同一のものである。
すなわち、ＭＤチップのフリップフロップの出力を用い
て回路網を駆動する代わりに、出力はＸＯＲゲートによ
って回路網の値と比較される。ＸＯＲゲートを、ＥＣＬ
Ｋが同期をとるセットフリップフロップに接続し、回路
網とメモリとの差を表示しているＸＯＲゲートがハイの
場合フリップフロップをセットする。ホストは、ホスト
インタフェースを介してこのセットフリップフロップを
読出すことができ、差が検出されているかどうかを調べ
ることができる。
【００４２】１.３.２.５ 実現される設計部における
ベクトルメモリの相互接続 実現される設計部へのベクトルメモリの接続方法は多く
の方法が考えられる。１以上のロジックチップに直接接
続され、及び／又は相互接続パスのいずれか又はすべて
に接続されたベクトルメモリを用いて、リアライザシス
テムを設計することができる。例えば、ベクトルメモリ
を、Ｌチップ及びＸチップを用いてロジックボードに取
り付けることができるとともに、ボードとは離れている
Ｘ−Ｙパスに接続することができる。ベクトルメモリ
を、ＹレベルクロスバーのＹチップボードに取り付ける
とともに、Ｘ−Ｙ及びＹ−Ｚパスに接続することもでき
る。ベクトルメモリを、ロジックチップの代わりにＬチ
ップロケーションに取り付け、Ｌチップロケーションに
作用するＬ−Ｘパスに接続するというテクニックもあ
る。この場合、これらＬ−ＸパスをベクトルメモリとＸ
チップとの間にのみ接続する。Ｘチップを構成すること
によって、実現される設計部の回路網への接続を行い、
ベクトルメモリを回路網に接続する。この際、回路網は
Ｘレベル相互接続を介してつながっている。モジュール
の方法でロジックチップをベクトルメモリモジュールに
置き換え、リアライザシステムを、必要な数の又は必要
よりも少数のベクトルメモリを用いて構成することがで
きる。リアライザ設計部メモリを、Ｌチップロケーショ
ン中の１以上のロジックチップに代えて取り付けている
ため、このテクニックを用いて、共通ハードウエアメモ
リモジュールを設計部メモリモジュール又はベクトルメ
モリモジュールとして用いることができる。メモリモジ
ュール中にロジックチップを構成するとともに、リアラ
イザシステムの相互接続を適切に行うことによって機能
を選択する。これは、好適例において用いられているベ
クトルメモリアーキテクチャである。
ベクトルメモリの相互接続 実現される設計部へのベクトルメモリの接続方法は多く
の方法が考えられる。１以上のロジックチップに直接接
続され、及び／又は相互接続パスのいずれか又はすべて
に接続されたベクトルメモリを用いて、リアライザシス
テムを設計することができる。例えば、ベクトルメモリ
を、Ｌチップ及びＸチップを用いてロジックボードに取
り付けることができるとともに、ボードとは離れている
Ｘ−Ｙパスに接続することができる。ベクトルメモリ
を、ＹレベルクロスバーのＹチップボードに取り付ける
とともに、Ｘ−Ｙ及びＹ−Ｚパスに接続することもでき
る。ベクトルメモリを、ロジックチップの代わりにＬチ
ップロケーションに取り付け、Ｌチップロケーションに
作用するＬ−Ｘパスに接続するというテクニックもあ
る。この場合、これらＬ−ＸパスをベクトルメモリとＸ
チップとの間にのみ接続する。Ｘチップを構成すること
によって、実現される設計部の回路網への接続を行い、
ベクトルメモリを回路網に接続する。この際、回路網は
Ｘレベル相互接続を介してつながっている。モジュール
の方法でロジックチップをベクトルメモリモジュールに
置き換え、リアライザシステムを、必要な数の又は必要
よりも少数のベクトルメモリを用いて構成することがで
きる。リアライザ設計部メモリを、Ｌチップロケーショ
ン中の１以上のロジックチップに代えて取り付けている
ため、このテクニックを用いて、共通ハードウエアメモ
リモジュールを設計部メモリモジュール又はベクトルメ
モリモジュールとして用いることができる。メモリモジ
ュール中にロジックチップを構成するとともに、リアラ
イザシステムの相互接続を適切に行うことによって機能
を選択する。これは、好適例において用いられているベ
クトルメモリアーキテクチャである。
【００４３】１.３.２.６ 特別なベクトルメモリ設計
部 好適例において、共通メモリモジュールを、設計部メモ
リ及びベクトルメモリ応用の両方のために使用する。そ
の一般的なアーキテクチャ及び設計は、設計部メモリの
セクションにおいて説明し、ここでは説明しない。いか
にして、モジュールをベクトルメモリとして用いるかの
詳細については、以下に示すとおりである。以下の２個
の図面は、ホストインタフェースからの完全読出し／書
込みアクセスを用いて、組合せ刺激／応答ベクトルメモ
リのためのＭＡ及びＭＤチップ中に前記と同様のロジッ
クを構成することを示している。ホストコンピュータが
非活動状態である場合、すべての動作は上記簡単な例に
て示したのと同一のテクニックに従っている。図３２に
おいて、ホストインタフェースを介してホストが出力す
るＥＣＬＫ信号を、相互接続を介してＭＡチップに相互
接続している。ＥＣＬＫ信号は、各ＭＡチップで構成さ
れるアドレスカウンタの同期をとる。各々、一組のＲＡ
Ｍを制御している１以上のＭＡチップをモジュール中に
設けているので、各ＭＡチップは、ベクトルアドレスカ
ウンタのコピーを有している。すべてのカウンタは、同
一のコントロール（ＥＣＬＫ及びバスインタフェースか
らのリセット信号）を得ているため、その各々は常に他
のカウンタと同一のアドレスを送信する。通常（バスイ
ンタフェースが非活動状態の場合）、アドレスがカウン
タ出力から送られ、ＲＡＭのアドレス指定を行う。ＥＣ
ＬＫがロー状態（書込み応答位相）の場合、デコーダロ
ジックは、前述の例と同様にすべてのＲＡＭ書込みイネ
ーブルを主張する。ＥＣＬＫは、コントロールバスにも
伝達され、ＭＤチップのロジックを駆動する。ＭＤロジ
ックは刺激及び応答ベクトル値それ自体を処理する（図
３３）。通常（バスインタフェースが非活動状態の場
合）、ＥＣＬＫがハイ状態のとき、ＲＡＭは刺激ベクト
ル値を読出し、ＥＣＬＫがロー状態になると、ＲＡＭと
フリップフロップとを同期させる。フリップフロップ
は、上記と同様に各回路網に刺激を与えるためのもので
ある（その内の一つを図示する）。従って、刺激を相互
接続Ｘチップを介して回路網へ伝達する。ＥＣＬＫがロ
ー状態の場合、すべてのトライステートイネーブル（ｅ
０、ｅ１、・・・ｅｎ）が主張され、相互接続（２個を
図示する）を介して回路網から出力される応答値をマル
チプレクサを介してＲＡＭＤＱデータピンに伝達する。
ホストコンピュータが、ホストインタフェースバス（特
に、好適例のＲバス）を介してこのメモリをアクセスす
る場合、各々のＭＡチップ中に構成されるバスインタフ
ェースロジックが活動状態となる。これは、アドレスマ
ルチプレクサ（ｍｕｘ）を切り換え、バスがＲＡＭのア
ドレス指定を行う。バスサイクルがＲＡＭに書込みを行
うためのものである場合、デコーダロジックは、アドレ
スビットを用いてどのＲＡＭに書込みを行うべきである
かを解読するとともに、適切な書込みイネーブル信号を
出力する。ＲＡＭを選択するのに必要とされるアドレス
ビット及び読出し及び書込み制御信号も、コントロール
バスを介してＭＤチップに伝達される。ＭＤチップにお
いては、バスが読出しサイクルを行う場合、デコーダロ
ジックはすべてのトライステートＲＡＭＤＱピンドライ
バをディゼーブルし、アドレスビットを用いて読出しマ
ルチプレクサを介してアドレス指定されたＲＡＭのＤＱ
データ出力を選択し、更には、バス読出しイネーブル信
号がデータ値をこのビットのためのホストインタフェー
スバスのデータラインに伝達する。バス書込みサイクル
において、デコードロジックは、書込みマルチプレクサ
を用いて、応答を与える回路網ではなく、ホストインタ
フェースバスのデータラインから生じるデータ値を選択
するとともに、アドレス指定されたＲＡＭのためのトラ
イステートＲＡＭＤＱドライバをイネーブルし、データ
をＲＡＭ入力へ伝達する。
部 好適例において、共通メモリモジュールを、設計部メモ
リ及びベクトルメモリ応用の両方のために使用する。そ
の一般的なアーキテクチャ及び設計は、設計部メモリの
セクションにおいて説明し、ここでは説明しない。いか
にして、モジュールをベクトルメモリとして用いるかの
詳細については、以下に示すとおりである。以下の２個
の図面は、ホストインタフェースからの完全読出し／書
込みアクセスを用いて、組合せ刺激／応答ベクトルメモ
リのためのＭＡ及びＭＤチップ中に前記と同様のロジッ
クを構成することを示している。ホストコンピュータが
非活動状態である場合、すべての動作は上記簡単な例に
て示したのと同一のテクニックに従っている。図３２に
おいて、ホストインタフェースを介してホストが出力す
るＥＣＬＫ信号を、相互接続を介してＭＡチップに相互
接続している。ＥＣＬＫ信号は、各ＭＡチップで構成さ
れるアドレスカウンタの同期をとる。各々、一組のＲＡ
Ｍを制御している１以上のＭＡチップをモジュール中に
設けているので、各ＭＡチップは、ベクトルアドレスカ
ウンタのコピーを有している。すべてのカウンタは、同
一のコントロール（ＥＣＬＫ及びバスインタフェースか
らのリセット信号）を得ているため、その各々は常に他
のカウンタと同一のアドレスを送信する。通常（バスイ
ンタフェースが非活動状態の場合）、アドレスがカウン
タ出力から送られ、ＲＡＭのアドレス指定を行う。ＥＣ
ＬＫがロー状態（書込み応答位相）の場合、デコーダロ
ジックは、前述の例と同様にすべてのＲＡＭ書込みイネ
ーブルを主張する。ＥＣＬＫは、コントロールバスにも
伝達され、ＭＤチップのロジックを駆動する。ＭＤロジ
ックは刺激及び応答ベクトル値それ自体を処理する（図
３３）。通常（バスインタフェースが非活動状態の場
合）、ＥＣＬＫがハイ状態のとき、ＲＡＭは刺激ベクト
ル値を読出し、ＥＣＬＫがロー状態になると、ＲＡＭと
フリップフロップとを同期させる。フリップフロップ
は、上記と同様に各回路網に刺激を与えるためのもので
ある（その内の一つを図示する）。従って、刺激を相互
接続Ｘチップを介して回路網へ伝達する。ＥＣＬＫがロ
ー状態の場合、すべてのトライステートイネーブル（ｅ
０、ｅ１、・・・ｅｎ）が主張され、相互接続（２個を
図示する）を介して回路網から出力される応答値をマル
チプレクサを介してＲＡＭＤＱデータピンに伝達する。
ホストコンピュータが、ホストインタフェースバス（特
に、好適例のＲバス）を介してこのメモリをアクセスす
る場合、各々のＭＡチップ中に構成されるバスインタフ
ェースロジックが活動状態となる。これは、アドレスマ
ルチプレクサ（ｍｕｘ）を切り換え、バスがＲＡＭのア
ドレス指定を行う。バスサイクルがＲＡＭに書込みを行
うためのものである場合、デコーダロジックは、アドレ
スビットを用いてどのＲＡＭに書込みを行うべきである
かを解読するとともに、適切な書込みイネーブル信号を
出力する。ＲＡＭを選択するのに必要とされるアドレス
ビット及び読出し及び書込み制御信号も、コントロール
バスを介してＭＤチップに伝達される。ＭＤチップにお
いては、バスが読出しサイクルを行う場合、デコーダロ
ジックはすべてのトライステートＲＡＭＤＱピンドライ
バをディゼーブルし、アドレスビットを用いて読出しマ
ルチプレクサを介してアドレス指定されたＲＡＭのＤＱ
データ出力を選択し、更には、バス読出しイネーブル信
号がデータ値をこのビットのためのホストインタフェー
スバスのデータラインに伝達する。バス書込みサイクル
において、デコードロジックは、書込みマルチプレクサ
を用いて、応答を与える回路網ではなく、ホストインタ
フェースバスのデータラインから生じるデータ値を選択
するとともに、アドレス指定されたＲＡＭのためのトラ
イステートＲＡＭＤＱドライバをイネーブルし、データ
をＲＡＭ入力へ伝達する。
【００４４】１.３.２.７ ベクトルメモリの設計変換
及び仕様 回路網をベクトルメモリに接続すべきであるということ
を説明するために、ユーザは、回路網に入力設計に関す
る特別な特徴を付加し、特定のベクトルメモリ及び接続
が刺激のためのものであるのか又は応答のためのもので
あるのかを説明する。設計部変換方法は、一組の所定の
部分的ネットリストファイルに基づくものであり、この
内の一つは各モジュールのロジックチップのためのもの
であり、前記と同様ベクトルメモリ刺激及び応答接続
と、ベクトルメモリデータパス及びコントロールロジッ
クと、バスインタフェースロジックとに関するステート
メントを用いている。この方法では、ＥＲＣＧＡネット
リスト変換ツールは、任意の出力端子又はＩ／Ｏピンに
接続されていない入力端子、及び任意の入力端子又はＩ
／Ｏピンに接続されていない出力端子のような、通常は
接続されていないネットリストファイル中の基本要素及
び回路網のためのロジック及び相互接続を構成すること
はない。各ベクトルメモリビットに対する刺激接続及び
応答接続のためにロジックを設ける。ネットリストに供
給されるいずれか一方の相互接続のみが実際に構成さ
れ、他方は構成されない。その理由は、通常それをネッ
トリストに接続しないからである。予め定義されたファ
イルは、相互接続を用いてベクトルメモリ刺激接続とベ
クトルメモリ応答接続とを接続するのに用いるモジュー
ルＩ／ＯピンのＩ／Ｏピン数の仕様を除いて、完全なも
のである。各ファイルにおける刺激及び応答接続の数
を、何個のＩ／Ｏピンをファイルのロジックチップ中に
用いることができるか、どの程度のロジックを各チップ
に、更には全体としてどの程度のロジックをモジュール
に設けることができるか、によって決定する。その方法
は、以下のとおりである。：設計部変換のセクションに
おいて説明したように、以下のようなベクトルメモリの
特別な例外を有するものの、一般的な方法を設計部変換
に用いる： ・設計部リーダは、ベクトルメモリ接続のために設けら
れた回路網を識別するために入力設計ファイルからの特
性情報を読出し、且つ、バスインタフェースロジックで
はなく、回路網に接続された１以上のベクトルメモリ基
本要素を、その設計部データ構造に組込む。設計部リー
ダは、ホストインタフェースクロック発生器及びベクト
ルメモリ基本要素に接続されたＥＣＬＫ回路網を作り出
す。 ・パーティショナとは、ユーザが、メモリモジュールを
取り付けるボード上のいずれかのチップ指定するという
ことである。このデータに基づき、パーティショナは、
ベクトルメモリ基本要素を通常の方法でメモリモジュー
ル中に分割する。 ・インタコネクタは、他のロジックチップ基本要素と同
一のベクトルメモリ基本要素を処理し、これらを回路網
中の他の基本要素を用いて接続しているＬ−Ｘパスを決
定する。 ・リアライザシステム中の各ロジックチップのネットリ
ストファイルに書込みを行う場合、各ベクトルメモリ回
路網接続は以下によってネットリストされる： １）どのロジックチップが、相互接続手続によって基本
要素が選択したパスを接続するかを決定する。 ２）通常のロジックチップＩ／Ｏピンナンバを得る際に
説明したのと同様の手続を用いて、パスナンバ及びロジ
ックチップナンバからロジックチップＩ／Ｏピンナンバ
を得る。 ３）これまで他の回路網に割当てられていないロジック
チップに関する回路網から、予め定義された刺激又は応
答ベクトルメモリ接続を選択する。 ４）ステートメントをこのロジックチップのネットリス
トファイルに加え、このロジックチップＩ／Ｏピンナン
バを、予め定義されたベクトルメモリ接続に接続するた
めに用いることを明示する。 ・設計変換システムは、対応テーブルファイルも送出
し、回路網の名称をベクトルメモリ及びベクトルメモリ
ビット位置と関連づけ、動作中使用する。 ・ＥＲＣＧＡネットリスト変換ツールは、用いられるベ
クトルメモリ刺激及び応答入力端子のロジック及び相互
接続のみを構成する。
及び仕様 回路網をベクトルメモリに接続すべきであるということ
を説明するために、ユーザは、回路網に入力設計に関す
る特別な特徴を付加し、特定のベクトルメモリ及び接続
が刺激のためのものであるのか又は応答のためのもので
あるのかを説明する。設計部変換方法は、一組の所定の
部分的ネットリストファイルに基づくものであり、この
内の一つは各モジュールのロジックチップのためのもの
であり、前記と同様ベクトルメモリ刺激及び応答接続
と、ベクトルメモリデータパス及びコントロールロジッ
クと、バスインタフェースロジックとに関するステート
メントを用いている。この方法では、ＥＲＣＧＡネット
リスト変換ツールは、任意の出力端子又はＩ／Ｏピンに
接続されていない入力端子、及び任意の入力端子又はＩ
／Ｏピンに接続されていない出力端子のような、通常は
接続されていないネットリストファイル中の基本要素及
び回路網のためのロジック及び相互接続を構成すること
はない。各ベクトルメモリビットに対する刺激接続及び
応答接続のためにロジックを設ける。ネットリストに供
給されるいずれか一方の相互接続のみが実際に構成さ
れ、他方は構成されない。その理由は、通常それをネッ
トリストに接続しないからである。予め定義されたファ
イルは、相互接続を用いてベクトルメモリ刺激接続とベ
クトルメモリ応答接続とを接続するのに用いるモジュー
ルＩ／ＯピンのＩ／Ｏピン数の仕様を除いて、完全なも
のである。各ファイルにおける刺激及び応答接続の数
を、何個のＩ／Ｏピンをファイルのロジックチップ中に
用いることができるか、どの程度のロジックを各チップ
に、更には全体としてどの程度のロジックをモジュール
に設けることができるか、によって決定する。その方法
は、以下のとおりである。：設計部変換のセクションに
おいて説明したように、以下のようなベクトルメモリの
特別な例外を有するものの、一般的な方法を設計部変換
に用いる： ・設計部リーダは、ベクトルメモリ接続のために設けら
れた回路網を識別するために入力設計ファイルからの特
性情報を読出し、且つ、バスインタフェースロジックで
はなく、回路網に接続された１以上のベクトルメモリ基
本要素を、その設計部データ構造に組込む。設計部リー
ダは、ホストインタフェースクロック発生器及びベクト
ルメモリ基本要素に接続されたＥＣＬＫ回路網を作り出
す。 ・パーティショナとは、ユーザが、メモリモジュールを
取り付けるボード上のいずれかのチップ指定するという
ことである。このデータに基づき、パーティショナは、
ベクトルメモリ基本要素を通常の方法でメモリモジュー
ル中に分割する。 ・インタコネクタは、他のロジックチップ基本要素と同
一のベクトルメモリ基本要素を処理し、これらを回路網
中の他の基本要素を用いて接続しているＬ−Ｘパスを決
定する。 ・リアライザシステム中の各ロジックチップのネットリ
ストファイルに書込みを行う場合、各ベクトルメモリ回
路網接続は以下によってネットリストされる： １）どのロジックチップが、相互接続手続によって基本
要素が選択したパスを接続するかを決定する。 ２）通常のロジックチップＩ／Ｏピンナンバを得る際に
説明したのと同様の手続を用いて、パスナンバ及びロジ
ックチップナンバからロジックチップＩ／Ｏピンナンバ
を得る。 ３）これまで他の回路網に割当てられていないロジック
チップに関する回路網から、予め定義された刺激又は応
答ベクトルメモリ接続を選択する。 ４）ステートメントをこのロジックチップのネットリス
トファイルに加え、このロジックチップＩ／Ｏピンナン
バを、予め定義されたベクトルメモリ接続に接続するた
めに用いることを明示する。 ・設計変換システムは、対応テーブルファイルも送出
し、回路網の名称をベクトルメモリ及びベクトルメモリ
ビット位置と関連づけ、動作中使用する。 ・ＥＲＣＧＡネットリスト変換ツールは、用いられるベ
クトルメモリ刺激及び応答入力端子のロジック及び相互
接続のみを構成する。
【００４５】１.３.２.８ スティミュレータ スティミュレータは、単一の記憶ビットとし、ホストコ
ンピュータで制御し、設計部の回路網を駆動する。ステ
ィミュレータは、ホストが入力信号を設計部に供給する
のに用いられる。２種類のスティミュレータ、すなわ
ち、ランダムアクセスタイプとエッジ検知タイプとを設
ける。実際のランダムアクセススティミュレータは、フ
リップフロップであり、その出力信号はホストインタフ
ェースバスを介し、ホストが必要に応じてデータをロー
ドする設計部回路網を駆動する。ランダムアクセスステ
ィミュレータは、設計部の動作を変化させることなく、
他の刺激された回路網に呼応して、常に値を変化させる
ことのできる回路網を刺激するのに用いられる。このよ
うな回路網の一例としてはレジスタへのデータ入力があ
る。各スティミュレータは唯一のバスアドレスを有し、
ホストがデータをこのアドレスに書込む場合に、バスイ
ンタフェースロジックは、データをＤ入力に与えるとと
もにスティミュレータフリップフロップのクロック入力
の同期をとる（図３４）。エッジ検知タイプのスティミ
ュレータは、設計部の動作、例えばレジスタへのクロッ
ク入力を修正するための他の回路網と同期しながら変化
しなければならない回路網を刺激するのに用いられる。
第２フリップフロップを、ランダムアクセススティミュ
レータと設計部回路網との間に配置する。同期をとらな
ければならない一群のこのようなスティミュレータのす
べてを共通クロックに接続する。新しい一組の回路値を
入力するために、ホストは、新しい値を、たとえどのよ
うなオーダであっても、上記と同様に、ホストインタフ
ェースバスを介して各スティミュレータの第１フリップ
フロップにロードする。新しい値が設計部にすべて供給
される必要がある場合、ホストは、共通‘同期クロッ
ク’を周期化し、一度にすべての値を第２フリップフロ
ップにロードし、このようにしてすべての回路網を同時
に駆動する（図３５）。
ンピュータで制御し、設計部の回路網を駆動する。ステ
ィミュレータは、ホストが入力信号を設計部に供給する
のに用いられる。２種類のスティミュレータ、すなわ
ち、ランダムアクセスタイプとエッジ検知タイプとを設
ける。実際のランダムアクセススティミュレータは、フ
リップフロップであり、その出力信号はホストインタフ
ェースバスを介し、ホストが必要に応じてデータをロー
ドする設計部回路網を駆動する。ランダムアクセスステ
ィミュレータは、設計部の動作を変化させることなく、
他の刺激された回路網に呼応して、常に値を変化させる
ことのできる回路網を刺激するのに用いられる。このよ
うな回路網の一例としてはレジスタへのデータ入力があ
る。各スティミュレータは唯一のバスアドレスを有し、
ホストがデータをこのアドレスに書込む場合に、バスイ
ンタフェースロジックは、データをＤ入力に与えるとと
もにスティミュレータフリップフロップのクロック入力
の同期をとる（図３４）。エッジ検知タイプのスティミ
ュレータは、設計部の動作、例えばレジスタへのクロッ
ク入力を修正するための他の回路網と同期しながら変化
しなければならない回路網を刺激するのに用いられる。
第２フリップフロップを、ランダムアクセススティミュ
レータと設計部回路網との間に配置する。同期をとらな
ければならない一群のこのようなスティミュレータのす
べてを共通クロックに接続する。新しい一組の回路値を
入力するために、ホストは、新しい値を、たとえどのよ
うなオーダであっても、上記と同様に、ホストインタフ
ェースバスを介して各スティミュレータの第１フリップ
フロップにロードする。新しい値が設計部にすべて供給
される必要がある場合、ホストは、共通‘同期クロッ
ク’を周期化し、一度にすべての値を第２フリップフロ
ップにロードし、このようにしてすべての回路網を同時
に駆動する（図３５）。
【００４６】１.３.２.９ サンプラ サンプラは、単一の記憶ビットであり、ホストコンピュ
ータによって制御され、設計部の回路網を受信する。サ
ンプラはホストによって使用され、設計部からの出力信
号を捕捉する。サンプラの最も簡単な形は、Ｄ入力端子
で設計部回路網を受信し、同期をとることができ、且
つ、ホストインタフェースバス及びバスインタフェース
ロジックを介してホストが必要に応じて読出すことので
きるフリップフロップである。通常、多数のサンプラ
を、共通‘サンプルクロック’に接続する。サンプラデ
ータ出力は、‘サンプルクロック’出力と同様に、唯一
のバスアドレスを有している。ホストは、クロックを周
期化し、一群のサンプルを取り出し、その後、サンプリ
ングされたデータ値を一つ一つ読出す（図３６）。必要
とされるホストＩ／Ｏの数を削減するために、第２フリ
ップフロップを付加的に加え、変化検出サンプラを構成
する。第２フリップフロップを、サンプリングフリップ
フロップと同一のクロックに接続し、その入力端子をサ
ンプラの出力端子に接続する。結果的に、第２フリップ
フロップは最も新しいクロック周期前にサンプラが有し
ていた値を保持している。２個のフリップフロップ出力
をＸＯＲゲートで比較する。ＸＯＲゲートは、サンプリ
ングされた値の変化のため２個のフリップフロップが相
違する場合にハイ状態の値を出力する。一群のサンプラ
からの全ＸＯＲ出力信号をホストが読出し可能なＯＲゲ
ートによって加算する。上述したように、‘サンプルク
ロック’を周期化することによって、回路網をサンプリ
ングした後、ホストは、まず第１にこのＯＲゲートの
‘変化’値をチェックし、グループ中のどの値が変化し
たのかを調べる。変化していない場合には、これらサン
プラのいかなる値をも読出す必要がない（図３７）。
ータによって制御され、設計部の回路網を受信する。サ
ンプラはホストによって使用され、設計部からの出力信
号を捕捉する。サンプラの最も簡単な形は、Ｄ入力端子
で設計部回路網を受信し、同期をとることができ、且
つ、ホストインタフェースバス及びバスインタフェース
ロジックを介してホストが必要に応じて読出すことので
きるフリップフロップである。通常、多数のサンプラ
を、共通‘サンプルクロック’に接続する。サンプラデ
ータ出力は、‘サンプルクロック’出力と同様に、唯一
のバスアドレスを有している。ホストは、クロックを周
期化し、一群のサンプルを取り出し、その後、サンプリ
ングされたデータ値を一つ一つ読出す（図３６）。必要
とされるホストＩ／Ｏの数を削減するために、第２フリ
ップフロップを付加的に加え、変化検出サンプラを構成
する。第２フリップフロップを、サンプリングフリップ
フロップと同一のクロックに接続し、その入力端子をサ
ンプラの出力端子に接続する。結果的に、第２フリップ
フロップは最も新しいクロック周期前にサンプラが有し
ていた値を保持している。２個のフリップフロップ出力
をＸＯＲゲートで比較する。ＸＯＲゲートは、サンプリ
ングされた値の変化のため２個のフリップフロップが相
違する場合にハイ状態の値を出力する。一群のサンプラ
からの全ＸＯＲ出力信号をホストが読出し可能なＯＲゲ
ートによって加算する。上述したように、‘サンプルク
ロック’を周期化することによって、回路網をサンプリ
ングした後、ホストは、まず第１にこのＯＲゲートの
‘変化’値をチェックし、グループ中のどの値が変化し
たのかを調べる。変化していない場合には、これらサン
プラのいかなる値をも読出す必要がない（図３７）。
【００４７】１．３．２．１０ スティミュレータ及び
サンプラの設計変換及び仕様 サンプラ及びスティミュレータフリップフロップ、ロジ
ックゲート及びバスインタフェースロジックを、リアラ
イザシステムロジックチップ中に実現する。回路網を、
サンプラ又はスティミュレータに接続すべきであること
を説明するために、ユーザは、回路網に、入力設計に関
しての特別な特性を与え、スティミュレータ又はサンプ
ラの特定のタイプとグループの同一性とを識別する。ス
ティミュレータ及びサンプラを構成し、これらを、設計
部の残りの部分及びバスインタフェースに接続するため
に、設計変換ソフトウエアシステムを用いる一般的な方
法は以下に示すとおりである：設計変換のセクションに
おいて説明したように、以下のようなスティミュレータ
及びサンプラに関しての特別な例外があるものの、一般
的な方法を設計部変換に用いる： ・設計部リーダは、特性情報を入力設計ファイルから読
出し、スティミュレータ及び／又はサンプラのために設
けられた回路網を識別し、バスインタフェースロジック
ではなく、回路網に接続されたスティミュレータ及びサ
ンプラの基本要素を設計データ構造に組み込む。 ・システムパーティショナは、このような基本要素の各
々が、ロジックチップ中に何個の等価ゲートを有してい
るかについてのデータベースを有している。システムパ
ーティショナは、バスインタフェースロジックの等価ゲ
ート指数も有している。このデータに基づき、システム
パーティショナは、その通常の分割化アルゴリズムに従
ってスティミュレータ及びサンプラをロジックチップに
割当てる。この際、システムパーティショナが、バスイ
ンタフェースロジックのサイズによって、ロジック容量
の限界を小さくするという付加的な条件を課し、１以上
のスティミュレータ及び／又はサンプラを有するロジッ
クチップの各々が、バスインタフェースロジックブロッ
クを有しなければならないということを説明する。 ・インタコネクタは、他の基本要素と同じく、スティミ
ュレータ及びサンプラ基本要素を処理する。 ・リアライザシステムにおける各ロジックチップのネッ
トリストファイルに書込みを行う場合、以下の手続を用
いて、各サンプラ又はスティミュレータ基本要素をネッ
トリストする。 １）サンプラ又はスティミュレータを構成するゲート及
び／又はフリップフロップの基本的ステートメントを、
ステートメント分割化のためのロジックチップのネット
リストファイルへ送信する。相互接続基本要素について
説明したのと同様の方法に従って、サンプリング又は刺
激される回路網に亘る付加的な回路網のネームを、サン
プリング又は刺激される回路網のネームから得る。 ２）これが、この特別なロジックチップファイルにネッ
トリストされる第１スティミュレータ及びサンプラであ
る場合、バスインタフェースの予め定義されたネットリ
ストファイルセグメントを用い、バスインタフェースを
構成する基本要素及び回路網をロジックチップに供給す
る。インタフェース毎に１回のみ使用されるバスインタ
フェース相互接続には前記ファイルセグメントで定義さ
れる標準的なネームが与えられる。スティミュレータ又
はサンプラロジックに接続されるものには、捕捉した回
路網のネームが与えられる。このネームは、ステップ１
において、基本要素を出力する際に用いたネームと整合
している。 簡単ではあるが、一般的ではない方法を用いて、メモリ
モジュール又はユーザ指定のデバイスモジュールのロジ
ックチップ中にのみ、スティミュレータ及びサンプラを
実現する。このことは、ＥＲＣＧＡネットリスト変換ツ
ールがどの出力端子又はＩ／Ｏピンにも接続されていな
い入力端子、及びどの入力端子又はＩ／Ｏピンにも接続
されていない出力端子のような、通常接続されていない
ネットリストファイル中の基本要素及び回路網のための
ロジック及び相互接続を構成しないということを仮定し
ている。このことは、一組の予め定義された部分的ネッ
トリストファイルに基づくものである。このファイルの
一つは、各モジュールのロジックチップのためのもので
ある。この際、以下のステートメントを用いている。 １）すべて共通‘同期クロック’に接続されている多数
のエッジ検知タイプのスティミュレータ。 ２）すべて同一の‘サンプルクロック’に接続された多
数の変化検出サンプラ。 ３）上記のすべてのためのバスインタフェースロジッ
ク。 予め定義されたファイルは、サンプラとスティミュレー
タとを相互接続を用いて接続するのに用いられるモジュ
ールＩ／ＯピンのＩ／Ｏピンナンバの仕様を除き、完全
なものである。コントロールバスを用いて、同期及びサ
ンプルクロックのような共通信号をロジックチップ間に
分配する。各ファイル中のスティミュレータ及びサンプ
ラの数を、何個のＩ／Ｏピンがファイルのロジックチッ
プ中に利用できるか、どの程度のロジックを各チップが
有することできるか、及び全体としてのモジュールによ
って決定する。その方法は、以下に示すとおりである：
設計変換のセクションにおいて説明したような、一般的
な方法を設計変換に用いる。この際、スティミュレータ
及びサンプラに関して、以下のような例外がある。： ・設計部リーダは、スティミュレータ及びサンプラのた
めに設けられた回路網を識別するために、入力設計ファ
イルからの特性情報を読出し、且つ、バスインタフェー
スロジックではなく、回路網に接続されたスティミュレ
ータ及びサンプラ基本要素を、その設計部のデータ構造
に組込む。 ・パーティショナとは、ユーザが、メモリモジュール及
びユーザ指定のデバイスモジュールを取り付けるボード
上のいずれかのＬチップを指定するということである。
このデータに基づき、パーティショナはまずメモリ及び
ＵＳＤ基本要素をモジュールに割当て、その後、その通
常の分割化アルゴリズムに従い、各モジュール単位で利
用することのできる数の限界に至るまで、スティミュレ
ータ及びサンプラ基本要素をこのようなモジュールの残
りへと分割化する。 ・インタコネクタは、他のロジックチップ基本要素と同
一なスティミュレータ及びサンプラを処理し、これら
を、回路網で他の基本要素を用いて接続しているＬ−Ｘ
パスを決定する。 ・リアライザシステム中の各ロジックチップのネットリ
ストファイルに書込みを行う場合、各サンプラ又はステ
ィミュレータ基本要素は以下によってネットリストされ
る： １）どのロジックチップが、相互接続手続によって基本
要素が選択したパスを接続するかを決定する。 ２）通常のロジックチップＩ／Ｏピンナンバを得る際に
説明したのと同様の手続を用いて、パスナンバ及びロジ
ックチップナンバからロジックチップＩ／Ｏピンナンバ
を得る。 ３）これまで他の回路網に割当てられていないロジック
チップに関する回路網から、予め定義されたスティミュ
レータ／サンプラを選択する。 ４）ステートメントをこのロジックチップのネットリス
トファイルに加え、このロジックチップＩ／Ｏピンナン
バを予め定義されたサンプラ／スティミュレータに接続
するために用いることを明示する。 ・ＥＲＣＧＡネットリスト変換ツールは、使用するステ
ィミュレータ、サンプラ及び関連あるバスインタフェー
スロジックのためのロジック及び相互接続を構成する。 両方の方法において、設計部変換システムは対応テーブ
ルファイルも出力し、動作中に使用するために、回路網
ネームを特定のスティミュレータ及びサンプラに関連さ
せるとともに、アドレスをホストインタフェースバスで
通信する。
サンプラの設計変換及び仕様 サンプラ及びスティミュレータフリップフロップ、ロジ
ックゲート及びバスインタフェースロジックを、リアラ
イザシステムロジックチップ中に実現する。回路網を、
サンプラ又はスティミュレータに接続すべきであること
を説明するために、ユーザは、回路網に、入力設計に関
しての特別な特性を与え、スティミュレータ又はサンプ
ラの特定のタイプとグループの同一性とを識別する。ス
ティミュレータ及びサンプラを構成し、これらを、設計
部の残りの部分及びバスインタフェースに接続するため
に、設計変換ソフトウエアシステムを用いる一般的な方
法は以下に示すとおりである：設計変換のセクションに
おいて説明したように、以下のようなスティミュレータ
及びサンプラに関しての特別な例外があるものの、一般
的な方法を設計部変換に用いる： ・設計部リーダは、特性情報を入力設計ファイルから読
出し、スティミュレータ及び／又はサンプラのために設
けられた回路網を識別し、バスインタフェースロジック
ではなく、回路網に接続されたスティミュレータ及びサ
ンプラの基本要素を設計データ構造に組み込む。 ・システムパーティショナは、このような基本要素の各
々が、ロジックチップ中に何個の等価ゲートを有してい
るかについてのデータベースを有している。システムパ
ーティショナは、バスインタフェースロジックの等価ゲ
ート指数も有している。このデータに基づき、システム
パーティショナは、その通常の分割化アルゴリズムに従
ってスティミュレータ及びサンプラをロジックチップに
割当てる。この際、システムパーティショナが、バスイ
ンタフェースロジックのサイズによって、ロジック容量
の限界を小さくするという付加的な条件を課し、１以上
のスティミュレータ及び／又はサンプラを有するロジッ
クチップの各々が、バスインタフェースロジックブロッ
クを有しなければならないということを説明する。 ・インタコネクタは、他の基本要素と同じく、スティミ
ュレータ及びサンプラ基本要素を処理する。 ・リアライザシステムにおける各ロジックチップのネッ
トリストファイルに書込みを行う場合、以下の手続を用
いて、各サンプラ又はスティミュレータ基本要素をネッ
トリストする。 １）サンプラ又はスティミュレータを構成するゲート及
び／又はフリップフロップの基本的ステートメントを、
ステートメント分割化のためのロジックチップのネット
リストファイルへ送信する。相互接続基本要素について
説明したのと同様の方法に従って、サンプリング又は刺
激される回路網に亘る付加的な回路網のネームを、サン
プリング又は刺激される回路網のネームから得る。 ２）これが、この特別なロジックチップファイルにネッ
トリストされる第１スティミュレータ及びサンプラであ
る場合、バスインタフェースの予め定義されたネットリ
ストファイルセグメントを用い、バスインタフェースを
構成する基本要素及び回路網をロジックチップに供給す
る。インタフェース毎に１回のみ使用されるバスインタ
フェース相互接続には前記ファイルセグメントで定義さ
れる標準的なネームが与えられる。スティミュレータ又
はサンプラロジックに接続されるものには、捕捉した回
路網のネームが与えられる。このネームは、ステップ１
において、基本要素を出力する際に用いたネームと整合
している。 簡単ではあるが、一般的ではない方法を用いて、メモリ
モジュール又はユーザ指定のデバイスモジュールのロジ
ックチップ中にのみ、スティミュレータ及びサンプラを
実現する。このことは、ＥＲＣＧＡネットリスト変換ツ
ールがどの出力端子又はＩ／Ｏピンにも接続されていな
い入力端子、及びどの入力端子又はＩ／Ｏピンにも接続
されていない出力端子のような、通常接続されていない
ネットリストファイル中の基本要素及び回路網のための
ロジック及び相互接続を構成しないということを仮定し
ている。このことは、一組の予め定義された部分的ネッ
トリストファイルに基づくものである。このファイルの
一つは、各モジュールのロジックチップのためのもので
ある。この際、以下のステートメントを用いている。 １）すべて共通‘同期クロック’に接続されている多数
のエッジ検知タイプのスティミュレータ。 ２）すべて同一の‘サンプルクロック’に接続された多
数の変化検出サンプラ。 ３）上記のすべてのためのバスインタフェースロジッ
ク。 予め定義されたファイルは、サンプラとスティミュレー
タとを相互接続を用いて接続するのに用いられるモジュ
ールＩ／ＯピンのＩ／Ｏピンナンバの仕様を除き、完全
なものである。コントロールバスを用いて、同期及びサ
ンプルクロックのような共通信号をロジックチップ間に
分配する。各ファイル中のスティミュレータ及びサンプ
ラの数を、何個のＩ／Ｏピンがファイルのロジックチッ
プ中に利用できるか、どの程度のロジックを各チップが
有することできるか、及び全体としてのモジュールによ
って決定する。その方法は、以下に示すとおりである：
設計変換のセクションにおいて説明したような、一般的
な方法を設計変換に用いる。この際、スティミュレータ
及びサンプラに関して、以下のような例外がある。： ・設計部リーダは、スティミュレータ及びサンプラのた
めに設けられた回路網を識別するために、入力設計ファ
イルからの特性情報を読出し、且つ、バスインタフェー
スロジックではなく、回路網に接続されたスティミュレ
ータ及びサンプラ基本要素を、その設計部のデータ構造
に組込む。 ・パーティショナとは、ユーザが、メモリモジュール及
びユーザ指定のデバイスモジュールを取り付けるボード
上のいずれかのＬチップを指定するということである。
このデータに基づき、パーティショナはまずメモリ及び
ＵＳＤ基本要素をモジュールに割当て、その後、その通
常の分割化アルゴリズムに従い、各モジュール単位で利
用することのできる数の限界に至るまで、スティミュレ
ータ及びサンプラ基本要素をこのようなモジュールの残
りへと分割化する。 ・インタコネクタは、他のロジックチップ基本要素と同
一なスティミュレータ及びサンプラを処理し、これら
を、回路網で他の基本要素を用いて接続しているＬ−Ｘ
パスを決定する。 ・リアライザシステム中の各ロジックチップのネットリ
ストファイルに書込みを行う場合、各サンプラ又はステ
ィミュレータ基本要素は以下によってネットリストされ
る： １）どのロジックチップが、相互接続手続によって基本
要素が選択したパスを接続するかを決定する。 ２）通常のロジックチップＩ／Ｏピンナンバを得る際に
説明したのと同様の手続を用いて、パスナンバ及びロジ
ックチップナンバからロジックチップＩ／Ｏピンナンバ
を得る。 ３）これまで他の回路網に割当てられていないロジック
チップに関する回路網から、予め定義されたスティミュ
レータ／サンプラを選択する。 ４）ステートメントをこのロジックチップのネットリス
トファイルに加え、このロジックチップＩ／Ｏピンナン
バを予め定義されたサンプラ／スティミュレータに接続
するために用いることを明示する。 ・ＥＲＣＧＡネットリスト変換ツールは、使用するステ
ィミュレータ、サンプラ及び関連あるバスインタフェー
スロジックのためのロジック及び相互接続を構成する。 両方の方法において、設計部変換システムは対応テーブ
ルファイルも出力し、動作中に使用するために、回路網
ネームを特定のスティミュレータ及びサンプラに関連さ
せるとともに、アドレスをホストインタフェースバスで
通信する。
【００４８】１.３.３ ユーザ指定デバイス 構成されたロジック及び相互接続チップの形態で実際に
動作するハードウエア中に入力設計部を実現するため
に、他の実際のハードウエアデバイスをリアライザシス
テムに接続することが実用的であり且つ望ましい。マイ
クロプロセッサ又は他のＶＬＳＩ ＩＣチップ、デジタ
ル／アナログコンバータ、ディスプレイデバイス、入力
キーボード及びスイッチ、記憶デバイス、コンピュータ
入力／出力バス等のデジタル入出力を具える任意のデバ
イスを設けることができる。これらを、回路ボード又は
大規模スケール構成素子のような、実現される設計部の
一部を構成するデジタルシステムの一部とすることがで
きる。これらのデバイスは、リアライザシステムのロジ
ックゲート、フリップフロップ及びメモリ中で具現化す
ることのできない、実現されるべき入力設計部の一部を
示している。これは、ディスプレイのような物理的な理
由によるもので、大規模記憶デバイスのような、リアラ
イザシステムのリソースが不足しているため、又は標準
的マイクロプロセッサのように、ロジック的な記述を利
用することができないためである。代わりに、これらの
デバイスは、すでに構成され正しいことが証明されてい
る半通例のゲートアレイチップのような、ユーザがリア
ライザシステムリソースを用いて実現することを望まな
いデバイスともなり得る。その理由は、これを実現する
ために、リアライザシステムリソースを用いる必要がな
いため、又はユーザが設計部の実現される部分のデバイ
スを用いての正確な動作を試験したいためである。これ
らのデバイスは、リアライザシステムの一部ではない
が、ユーザの設計の必要に応じて、ユーザによって指定
されるものであるため、これらのデバイスを“ユーザ指
定デバイス”（ＵＳＤ）と称する。ユーザがこのような
デバイスをリアライザシステムハードウェアに接続する
のに用いるような標準的な手段を、リアライザシステム
に設けるのに役立つような、多様なＵＳＤを設ける。こ
の手段はユーザ指定のデバイスモジュール（ＵＳＤＭ）
である。
動作するハードウエア中に入力設計部を実現するため
に、他の実際のハードウエアデバイスをリアライザシス
テムに接続することが実用的であり且つ望ましい。マイ
クロプロセッサ又は他のＶＬＳＩ ＩＣチップ、デジタ
ル／アナログコンバータ、ディスプレイデバイス、入力
キーボード及びスイッチ、記憶デバイス、コンピュータ
入力／出力バス等のデジタル入出力を具える任意のデバ
イスを設けることができる。これらを、回路ボード又は
大規模スケール構成素子のような、実現される設計部の
一部を構成するデジタルシステムの一部とすることがで
きる。これらのデバイスは、リアライザシステムのロジ
ックゲート、フリップフロップ及びメモリ中で具現化す
ることのできない、実現されるべき入力設計部の一部を
示している。これは、ディスプレイのような物理的な理
由によるもので、大規模記憶デバイスのような、リアラ
イザシステムのリソースが不足しているため、又は標準
的マイクロプロセッサのように、ロジック的な記述を利
用することができないためである。代わりに、これらの
デバイスは、すでに構成され正しいことが証明されてい
る半通例のゲートアレイチップのような、ユーザがリア
ライザシステムリソースを用いて実現することを望まな
いデバイスともなり得る。その理由は、これを実現する
ために、リアライザシステムリソースを用いる必要がな
いため、又はユーザが設計部の実現される部分のデバイ
スを用いての正確な動作を試験したいためである。これ
らのデバイスは、リアライザシステムの一部ではない
が、ユーザの設計の必要に応じて、ユーザによって指定
されるものであるため、これらのデバイスを“ユーザ指
定デバイス”（ＵＳＤ）と称する。ユーザがこのような
デバイスをリアライザシステムハードウェアに接続する
のに用いるような標準的な手段を、リアライザシステム
に設けるのに役立つような、多様なＵＳＤを設ける。こ
の手段はユーザ指定のデバイスモジュール（ＵＳＤＭ）
である。
【００４９】１.３.３.１ ユーザ指定のデバイスモジ
ュール ユーザ指定のデバイスモジュールは： １）物理的にユーザ指定のハードウエアデバイスを接続
する手段を具えている。 ２）ＵＳＤとリアライザシステムロジック及び／又は相
互接続チップとの間を接続している。ＵＳＤが、ロジッ
クチップと類似する設計部の役割を果たすため、ロジッ
クチップと同様の方法で、ＵＳＤＭを相互接続するのが
好都合である。 ２）通常、Ｌチップロケーションに取り付けられたロジ
ックチップが行うように、ＵＳＤピンを相互接続ピンに
自由に割当てる機能を設ける。 ユーザ指定のデバイスモジュールは、メモリモジュール
がそのＲＡＭチップに有しているのと類似の機能を具え
ている必要があるので、ＵＳＤＭのアーキテクチャは、
メモリモジュールのアーキテクチャと類似している。図
３８は、ＵＳＤＭアーキテクチャを示している。ＵＳＤ
Ｍプリント回路基板、すなわち、ＵＳＤＭにプラグで取
り付けられている移動可能なドーターカード（daughter
card）の領域である、ユーザ指定のデバイス取り付け領
域、又はマイクロプロセッサ、エミュレータ（emulato
r）計器と共通する方法で、ケーブルを介して接続され
ている他のこのような領域にデバイスを取り付ける。端
末のブロックは、デバイス入出力ピンと、ＵＳＤＭロジ
ックチップとの間に、コネクタ端末細条、一組のプリン
ト回路ボードパッド、又は他のこのような手段を介して
電気的な接続を行うための手段を具えている。端末のブ
ロックは、デバイスの電源も具えている。物理的な、端
末ブロックピンの容量が許す限り、１以上のデバイスを
取り付けることができる。その代わりに、デバイスを、
一般的な方法で、ケーブル及び中継装置を介して、遠隔
的に接続することもできる。ＭＡ及びＭＤロジックチッ
プの各々は、端末ブロックに接続されたＩ／Ｏピンと、
相互接続に接続されたＩ／Ｏピンとを具えている。これ
らのチップを、メモリモジュールアドレス及びデータパ
スロジックチップにおいて説明したのと同様の方法で相
互接続に接続する。付加的に、図にて示したように、メ
モリモジュールにチップを使用するのと同様の目的のた
めに、これらのチップをホストインタフェースバス及び
／又は共通コントロールバスにも接続する。一般的に、
バスデータビットがＭＤチップに分配され、これによっ
て、相互接続に分配されるように、ＵＳＤアドレス及び
データバスをＭＤチップに接続する。ＭＡチップをＵＳ
Ｄコントロールライン及び付加的にＵＳＤアドレスライ
ンに使用する。図面は、可能性を説明するために接続さ
れた３個の仮説的ユーザデバイスを示している。ＵＳＤ
０は、ＭＤチップを介して接続されたデータ及びアドレ
スバスと、ＭＡ０を介して接続されたコントロールライ
ンＡ、Ｂ及びＣとを有している。ＵＳＤ１は、ＭＤチッ
プに接続された３個のデータバスと、ＭＡチップを介し
てのアドレス及びコントロール接続とを有している。Ｕ
ＳＤ２は、アドレス指定のためのＭＡ１と、データのた
めのＭＤチップとを使用する。任意の特定のケースにお
いて、リアライザシステムのユーザは、これらの設計及
び使用にとって適切な方法を用いてこれらのＵＳＤを接
続することができる。前記セクションにおいて示したよ
うに、メモリモジュールＭＤチップにおいて、双方向性
ＲＡＭＤＱピンを相互接続するのと同様の方法を用い
て、双方向性ＵＳＤ接続を相互接続する。相違点は、入
力設計部の回路網を、出力イネーブルコントロールのよ
うにして明示する必要があるという要件である。この回
路網を、メモリモジュール数が２５及び２６の場合に示
される“設計出力イネーブル”と同様の方法で相互接続
ロジックに接続し、ＭＤチップの双方向性ドライバを制
御する。通常、適切な出力イネーブルコントロール回路
網を入力設計部中に設けていない場合、ユーザはこれを
設ける必要がある。
ュール ユーザ指定のデバイスモジュールは： １）物理的にユーザ指定のハードウエアデバイスを接続
する手段を具えている。 ２）ＵＳＤとリアライザシステムロジック及び／又は相
互接続チップとの間を接続している。ＵＳＤが、ロジッ
クチップと類似する設計部の役割を果たすため、ロジッ
クチップと同様の方法で、ＵＳＤＭを相互接続するのが
好都合である。 ２）通常、Ｌチップロケーションに取り付けられたロジ
ックチップが行うように、ＵＳＤピンを相互接続ピンに
自由に割当てる機能を設ける。 ユーザ指定のデバイスモジュールは、メモリモジュール
がそのＲＡＭチップに有しているのと類似の機能を具え
ている必要があるので、ＵＳＤＭのアーキテクチャは、
メモリモジュールのアーキテクチャと類似している。図
３８は、ＵＳＤＭアーキテクチャを示している。ＵＳＤ
Ｍプリント回路基板、すなわち、ＵＳＤＭにプラグで取
り付けられている移動可能なドーターカード（daughter
card）の領域である、ユーザ指定のデバイス取り付け領
域、又はマイクロプロセッサ、エミュレータ（emulato
r）計器と共通する方法で、ケーブルを介して接続され
ている他のこのような領域にデバイスを取り付ける。端
末のブロックは、デバイス入出力ピンと、ＵＳＤＭロジ
ックチップとの間に、コネクタ端末細条、一組のプリン
ト回路ボードパッド、又は他のこのような手段を介して
電気的な接続を行うための手段を具えている。端末のブ
ロックは、デバイスの電源も具えている。物理的な、端
末ブロックピンの容量が許す限り、１以上のデバイスを
取り付けることができる。その代わりに、デバイスを、
一般的な方法で、ケーブル及び中継装置を介して、遠隔
的に接続することもできる。ＭＡ及びＭＤロジックチッ
プの各々は、端末ブロックに接続されたＩ／Ｏピンと、
相互接続に接続されたＩ／Ｏピンとを具えている。これ
らのチップを、メモリモジュールアドレス及びデータパ
スロジックチップにおいて説明したのと同様の方法で相
互接続に接続する。付加的に、図にて示したように、メ
モリモジュールにチップを使用するのと同様の目的のた
めに、これらのチップをホストインタフェースバス及び
／又は共通コントロールバスにも接続する。一般的に、
バスデータビットがＭＤチップに分配され、これによっ
て、相互接続に分配されるように、ＵＳＤアドレス及び
データバスをＭＤチップに接続する。ＭＡチップをＵＳ
Ｄコントロールライン及び付加的にＵＳＤアドレスライ
ンに使用する。図面は、可能性を説明するために接続さ
れた３個の仮説的ユーザデバイスを示している。ＵＳＤ
０は、ＭＤチップを介して接続されたデータ及びアドレ
スバスと、ＭＡ０を介して接続されたコントロールライ
ンＡ、Ｂ及びＣとを有している。ＵＳＤ１は、ＭＤチッ
プに接続された３個のデータバスと、ＭＡチップを介し
てのアドレス及びコントロール接続とを有している。Ｕ
ＳＤ２は、アドレス指定のためのＭＡ１と、データのた
めのＭＤチップとを使用する。任意の特定のケースにお
いて、リアライザシステムのユーザは、これらの設計及
び使用にとって適切な方法を用いてこれらのＵＳＤを接
続することができる。前記セクションにおいて示したよ
うに、メモリモジュールＭＤチップにおいて、双方向性
ＲＡＭＤＱピンを相互接続するのと同様の方法を用い
て、双方向性ＵＳＤ接続を相互接続する。相違点は、入
力設計部の回路網を、出力イネーブルコントロールのよ
うにして明示する必要があるという要件である。この回
路網を、メモリモジュール数が２５及び２６の場合に示
される“設計出力イネーブル”と同様の方法で相互接続
ロジックに接続し、ＭＤチップの双方向性ドライバを制
御する。通常、適切な出力イネーブルコントロール回路
網を入力設計部中に設けていない場合、ユーザはこれを
設ける必要がある。
【００５０】１.３.３.２ 好適例のＵＳＤＭ 図３９において示した好適例において、ＲＡＭチップの
代わりにＵＳＤを取り付けるための領域に関して、ＵＳ
ＤＭはリアライザメモリモジュールと同一である。８個
のＭＤチップの各々は１６個までのＵＳＤピンを相互接
続し、２個のＭＡチップの各々は２３個までのＵＳＤピ
ンを相互接続する。図は、２個の実際に取り付けられた
ＶＬＳＩデバイス、すなわちモトローラＭＣ６８０２０
の３２ビットマイクロプロセッサ（“MC68020 32 Bit M
icroprocessor User's Manual ”，Motorola, Inc., Ph
oenix, 1984）と、モトローラＭＣ６８８８１浮動小数
点コープロセッサ（“MC68881 Floating Point Coproce
ssor User's Manual”, Motorola, Inc, Phoenix, 198
5）とを示している。これらのデバイスは、ＵＳＤの優
れた例である。その理由は、一般的にこれらのデバイス
をデジタルシステムの設計に用い、これらのロジック回
路網表現をユーザが利用可能とすることはできないから
である。これらのデバイスは、以下の入／出力ピンを有
しており、この詳細については以下に示すとおりであ
る。ＭＣ６８０２０ データ ：Ｄ３１−Ｄ０、双方向性 出力イネーブル条件：Ｒ／Ｗが“書込み”を示し、且つＤＢＥＮ が真である場合、Ｄ３１−Ｄ０は、出力信号を送信し、そうでな い場合には、入力信号を受信する。 アドレス ：Ａ３１−Ａ０、出力 中央入力端子：ＣＬＫ、ＤＳＡＣＫ０、ＤＳＡＣＫ１、ＡＶＥＣ、ＣＤＩＳ、Ｉ ＰＬ０−ＩＰＬ２、ＢＲ、ＢＧＡＣＫ、ＲＥＳＥＴ、ＨＡＬＴ、 ＢＥＲＲ 中央出力端子：Ｒ／Ｗ、ＩＰＥＮＤ、ＢＧ、ＤＳ、ＤＢＥＮ、ＡＳ、ＲＭＣ、Ｏ ＣＳ、ＥＣＳ、ＳＩＺ０、ＳＩＺ１、ＦＣ０−ＦＣ２ＭＣ６８８８Ａ データ ：Ｄ３１−Ｄ０、双方向性 出力イネーブル条件：Ｒ／Ｗが“読出し”を示し、且つＤＳＡＣＫ０及び／又は ＤＳＡＣＫ１が真の場合、Ｄ３１−Ｄ０は、出力信号を送 信し、そうでない場合には、入力信号を受信する。 アドレス ：Ａ４−Ａ０、入力 中央入力端子 ：ＣＬＫ、ＳＩＺＥ、ＲＥＳＥＴ、ＡＳ、Ｒ／Ｗ、ＤＳ、Ｃ Ｓ 中央出力端子 ：ＤＳＡＣＫ０、ＤＳＡＣＫ１ データバスとアドレスバスとをＭＤチップを用いて相互
接続する。メモリデータパスのセクションにおいて説明
したように、バスデータビットをクロスバーを横切って
スライスし、図に示すように相互接続を容易にしてい
る。制御信号はＭＡチップによって相互接続される。出
力イネーブル制御信号は、上述したように、制御信号に
接続された特別のロジックによって発生される。ユーザ
は、このロジックを入力設計部に設け、設計部の残りの
部分を用いてＬチップ中に実現する。各ＭＤチップが異
なるＬ−Ｘパスの組を接続し、通常出力イネーブルコン
トロールが全バスに関して一般的なものであることか
ら、設計部変換システムは、これらの回路網をＭＡチッ
プの内のいずれか１個に接続するとともに、ＵＳＤＭコ
ントロールバスを用いて、回路網を接続の必要性がある
ＭＤ及びＭＡチップに接続するように、ＭＡ及びＭＤチ
ップを構成する。
代わりにＵＳＤを取り付けるための領域に関して、ＵＳ
ＤＭはリアライザメモリモジュールと同一である。８個
のＭＤチップの各々は１６個までのＵＳＤピンを相互接
続し、２個のＭＡチップの各々は２３個までのＵＳＤピ
ンを相互接続する。図は、２個の実際に取り付けられた
ＶＬＳＩデバイス、すなわちモトローラＭＣ６８０２０
の３２ビットマイクロプロセッサ（“MC68020 32 Bit M
icroprocessor User's Manual ”，Motorola, Inc., Ph
oenix, 1984）と、モトローラＭＣ６８８８１浮動小数
点コープロセッサ（“MC68881 Floating Point Coproce
ssor User's Manual”, Motorola, Inc, Phoenix, 198
5）とを示している。これらのデバイスは、ＵＳＤの優
れた例である。その理由は、一般的にこれらのデバイス
をデジタルシステムの設計に用い、これらのロジック回
路網表現をユーザが利用可能とすることはできないから
である。これらのデバイスは、以下の入／出力ピンを有
しており、この詳細については以下に示すとおりであ
る。ＭＣ６８０２０ データ ：Ｄ３１−Ｄ０、双方向性 出力イネーブル条件：Ｒ／Ｗが“書込み”を示し、且つＤＢＥＮ が真である場合、Ｄ３１−Ｄ０は、出力信号を送信し、そうでな い場合には、入力信号を受信する。 アドレス ：Ａ３１−Ａ０、出力 中央入力端子：ＣＬＫ、ＤＳＡＣＫ０、ＤＳＡＣＫ１、ＡＶＥＣ、ＣＤＩＳ、Ｉ ＰＬ０−ＩＰＬ２、ＢＲ、ＢＧＡＣＫ、ＲＥＳＥＴ、ＨＡＬＴ、 ＢＥＲＲ 中央出力端子：Ｒ／Ｗ、ＩＰＥＮＤ、ＢＧ、ＤＳ、ＤＢＥＮ、ＡＳ、ＲＭＣ、Ｏ ＣＳ、ＥＣＳ、ＳＩＺ０、ＳＩＺ１、ＦＣ０−ＦＣ２ＭＣ６８８８Ａ データ ：Ｄ３１−Ｄ０、双方向性 出力イネーブル条件：Ｒ／Ｗが“読出し”を示し、且つＤＳＡＣＫ０及び／又は ＤＳＡＣＫ１が真の場合、Ｄ３１−Ｄ０は、出力信号を送 信し、そうでない場合には、入力信号を受信する。 アドレス ：Ａ４−Ａ０、入力 中央入力端子 ：ＣＬＫ、ＳＩＺＥ、ＲＥＳＥＴ、ＡＳ、Ｒ／Ｗ、ＤＳ、Ｃ Ｓ 中央出力端子 ：ＤＳＡＣＫ０、ＤＳＡＣＫ１ データバスとアドレスバスとをＭＤチップを用いて相互
接続する。メモリデータパスのセクションにおいて説明
したように、バスデータビットをクロスバーを横切って
スライスし、図に示すように相互接続を容易にしてい
る。制御信号はＭＡチップによって相互接続される。出
力イネーブル制御信号は、上述したように、制御信号に
接続された特別のロジックによって発生される。ユーザ
は、このロジックを入力設計部に設け、設計部の残りの
部分を用いてＬチップ中に実現する。各ＭＤチップが異
なるＬ−Ｘパスの組を接続し、通常出力イネーブルコン
トロールが全バスに関して一般的なものであることか
ら、設計部変換システムは、これらの回路網をＭＡチッ
プの内のいずれか１個に接続するとともに、ＵＳＤＭコ
ントロールバスを用いて、回路網を接続の必要性がある
ＭＤ及びＭＡチップに接続するように、ＭＡ及びＭＤチ
ップを構成する。
【００５１】１.３.３.３ ユーザ指定のデバイスのた
めの設計部の変換 ＵＳＤを特別の基本要素を用いて入力設計部内に設け
る。ＵＳＤは、ユーザが作成するＵＳＤ仕様ファイルを
示している特性データを伝達する。このファイルは、ど
のＬチップロケーションにこのデバイスを有するＵＳＤ
Ｍを取り付けるかを示すとともに、ＵＳＤのＩ／Ｏピン
をリストする。この際、入力設計部のＵＳＤ基本要素中
に使用されているピンネームを使用している。各ピンに
対して、ＵＳＤは、ピンを接続しているＵＳＤＭロジッ
クチップ及びピン数と、ピンが入力、出力又は双方向性
であることとをリストする。ピンが双方向性である場合
には、入力設計部中の出力イネーブルコントロール回路
網のネームもリストする。設計部変換ソフトウエアシス
テムは、ＵＳＤを構成するとともに、ＵＳＤを設計部の
残りの部分に接続するネットリストファイルを出力す
る。一般的な方法を使用するが、これには、以下のよう
なＵＳＤに対する例外がある： ・設計部リーダは、ＵＳＤ基本要素を設計部データ構造
中に読出す。設計部リーダは、ＵＳＤ仕様ファイル中で
読出しを行うために、ファイル特性を使用するととも
に、後の使用のための基本要素記憶と関連する情報を記
憶する。基本要素記憶を、各々異なる出力イネーブルコ
ントロール回路網に接続された特別のピンに供給する。 ・変換ステージは、構成が利用可能であり、且つ、ピン
が正しく構成と対応していることをチェックする。 ・システムパーティショナは、ＵＳＤをＵＳＤ仕様ファ
イルで特定されるＬチップロケーションに配置する。 ・インタコネクタは、ＵＳＤピンに接続された回路網を
特定のＬ−Ｘ相互接続パスに割当てる。インタコネクタ
はこれを行う際、ＵＳＤピンに接続された回路網を、Ｕ
ＳＤ仕様ファイルで特定されるＭＡ又はＭＤチップに接
続するパスにのみ割当てることができ、且つ、イネーブ
ルコントロール回路網ピンを、ＭＡチップに接続してい
るパスにのみ割当てることができるという制約を条件と
している。 ・ネットリストファイルをＵＳＤＭに送信するために：
このＵＳＤＭのＵＳＤを制御している各々の出力イネー
ブルコントロール回路網が：基本要素を、この回路網の
ＭＡチップのネットリストファイルに送信する：その理
由は、この回路網のために使用するＬ−Ｘパスを受信し
ている入力バッファが、出力バッファの入力を駆動し、
これによって、この回路網に割当てられたコントロール
バスラインを駆動するからである。このＵＳＤＭのＵＳ
Ｄに接続されている各回路網が：ＵＳＤ入力ピンを駆動
する場合、基本要素を、このピンのロジックチップのネ
ットリストファイルに送出する：その理由は、この回路
網に使用される受信パスからの入力バッファが、このＵ
ＳＤピンのために用いられる端末ブロックピンを駆動す
る出力バッファの入力端子を駆動するからである。ＵＳ
Ｄ出力ピンを受信する場合、基本要素を、このピンのロ
ジックチップのネットリストファイルに送信する：その
理由は、この回路網に用いられる駆動パスにつながって
いる出力バッファが、このＵＳＤピンに用いられる端末
ブロックピンを受信している入力バッファの出力を受信
する。ＵＳＤ双方向性ピンに接続している場合、基本要
素を、このピンのロジックチップのネットリストファイ
ルに送信する：その理由は、この回路網に用いられてい
る受信パスからの入力バッファが、このＵＳＤピンに用
いられる端末ブロックピンを駆動しているトライステー
ト出力バッファのデータ入力端子を駆動し、この回路網
に用いられている駆動パスにつながっている出力バッフ
ァが、このＵＳＤピンに用いられている端末ブロックピ
ンを受信する入力バッファが一方の入力端子を駆動する
２入力ＡＮＤゲートの出力を受信し、このピンの出力イ
ネーブルコントロール回路網に割当てられたコントロー
ルバスラインからつながっている入力バッファが、トラ
イステート出力バッファのイネーブル入力端子及びＡＮ
Ｄゲートの他の入力端子を駆動するからである。
めの設計部の変換 ＵＳＤを特別の基本要素を用いて入力設計部内に設け
る。ＵＳＤは、ユーザが作成するＵＳＤ仕様ファイルを
示している特性データを伝達する。このファイルは、ど
のＬチップロケーションにこのデバイスを有するＵＳＤ
Ｍを取り付けるかを示すとともに、ＵＳＤのＩ／Ｏピン
をリストする。この際、入力設計部のＵＳＤ基本要素中
に使用されているピンネームを使用している。各ピンに
対して、ＵＳＤは、ピンを接続しているＵＳＤＭロジッ
クチップ及びピン数と、ピンが入力、出力又は双方向性
であることとをリストする。ピンが双方向性である場合
には、入力設計部中の出力イネーブルコントロール回路
網のネームもリストする。設計部変換ソフトウエアシス
テムは、ＵＳＤを構成するとともに、ＵＳＤを設計部の
残りの部分に接続するネットリストファイルを出力す
る。一般的な方法を使用するが、これには、以下のよう
なＵＳＤに対する例外がある： ・設計部リーダは、ＵＳＤ基本要素を設計部データ構造
中に読出す。設計部リーダは、ＵＳＤ仕様ファイル中で
読出しを行うために、ファイル特性を使用するととも
に、後の使用のための基本要素記憶と関連する情報を記
憶する。基本要素記憶を、各々異なる出力イネーブルコ
ントロール回路網に接続された特別のピンに供給する。 ・変換ステージは、構成が利用可能であり、且つ、ピン
が正しく構成と対応していることをチェックする。 ・システムパーティショナは、ＵＳＤをＵＳＤ仕様ファ
イルで特定されるＬチップロケーションに配置する。 ・インタコネクタは、ＵＳＤピンに接続された回路網を
特定のＬ−Ｘ相互接続パスに割当てる。インタコネクタ
はこれを行う際、ＵＳＤピンに接続された回路網を、Ｕ
ＳＤ仕様ファイルで特定されるＭＡ又はＭＤチップに接
続するパスにのみ割当てることができ、且つ、イネーブ
ルコントロール回路網ピンを、ＭＡチップに接続してい
るパスにのみ割当てることができるという制約を条件と
している。 ・ネットリストファイルをＵＳＤＭに送信するために：
このＵＳＤＭのＵＳＤを制御している各々の出力イネー
ブルコントロール回路網が：基本要素を、この回路網の
ＭＡチップのネットリストファイルに送信する：その理
由は、この回路網のために使用するＬ−Ｘパスを受信し
ている入力バッファが、出力バッファの入力を駆動し、
これによって、この回路網に割当てられたコントロール
バスラインを駆動するからである。このＵＳＤＭのＵＳ
Ｄに接続されている各回路網が：ＵＳＤ入力ピンを駆動
する場合、基本要素を、このピンのロジックチップのネ
ットリストファイルに送出する：その理由は、この回路
網に使用される受信パスからの入力バッファが、このＵ
ＳＤピンのために用いられる端末ブロックピンを駆動す
る出力バッファの入力端子を駆動するからである。ＵＳ
Ｄ出力ピンを受信する場合、基本要素を、このピンのロ
ジックチップのネットリストファイルに送信する：その
理由は、この回路網に用いられる駆動パスにつながって
いる出力バッファが、このＵＳＤピンに用いられる端末
ブロックピンを受信している入力バッファの出力を受信
する。ＵＳＤ双方向性ピンに接続している場合、基本要
素を、このピンのロジックチップのネットリストファイ
ルに送信する：その理由は、この回路網に用いられてい
る受信パスからの入力バッファが、このＵＳＤピンに用
いられる端末ブロックピンを駆動しているトライステー
ト出力バッファのデータ入力端子を駆動し、この回路網
に用いられている駆動パスにつながっている出力バッフ
ァが、このＵＳＤピンに用いられている端末ブロックピ
ンを受信する入力バッファが一方の入力端子を駆動する
２入力ＡＮＤゲートの出力を受信し、このピンの出力イ
ネーブルコントロール回路網に割当てられたコントロー
ルバスラインからつながっている入力バッファが、トラ
イステート出力バッファのイネーブル入力端子及びＡＮ
Ｄゲートの他の入力端子を駆動するからである。
【００５２】１.４ 構成 ロジック及び相互接続チップ技術のセクションにおいて
説明したように、各チップの構成ビットパターンが、Ｅ
ＲＣＧＡネットリスト変換ツールによって出力される。
リアライザ設計変換システムの最終ステージが、すべて
のチップの発生する構成ファイルから設計部の単一バイ
ナリ−構成ファイルへと送られるデータを捕捉する。こ
れによって、データがホストコンピュータ中に永久に記
録される。リアライザシステムを各々使用する前に、構
成ファイルからデータを読出し、このデータをホストイ
ンタフェースを介してリアライザハードウエアに伝達
し、更にチップにロードすることによって、使用する設
計部のロジックチップ及び相互接続チップを構成する。
ホストインタフェースと、システム中のすべてのロジッ
クチップ及び相互接続チップとの間に、構成接続を設け
る。チップを構成すると、すべてのロジック機能及び相
互接続の合計は入力設計部によって特定されるものと一
致し、設計部が動作できる。好適例においては、Xilinx
製のＬＣＡをロジックチップ及びクロスバーチップとし
て用いる。バイナリー構成ビットパターンを、１回に１
ビットずつ、ＬＣＡ構成メモリのシリアルシフトレジス
タにロードすることによってＬＣＡを構成する。各ビッ
トを構成データ入力端子（ＤＩＮ）に供給するととも
に、１回構成クロック（ＣＣＬＫ）を周期化してロード
する。各ＬＣＡとホストインタフェースとの間の特別な
構成接続は設けていない。その理由は、システムが全部
で３５２０個までのロジックチップ及びクロスバーチッ
プを具えなければならないからである。その代わりに、
マルチビットデータパスと構成クロックとを有する構成
バスを設け、これを、ＬＣＡを有するすべてのボードに
接続する。構成を行うために、ループ毎に、データパス
中のビット数と同数のチップを用いてロジックチップ及
びクロスバーチップをグループ化する。１グループ中の
すべてのチップを並列に構成する。図４０に示している
ように、グループ中の各々のＬＣＡは、バスデータパス
の異なるビットに接続された構成データ入力端子を有し
ている。各グループにおける構成コントロールロジック
ブロックを、ホストインタフェースバスと、バス構成ク
ロックと、グループ中のすべてのＬＣＡのクロック入力
端子とに接続する。これらのコントロールロジックブロ
ックを、ホストインタフェースバスを介して、ホストの
命令によって選択的にイネーブルし、ホストインタフェ
ースバスが意図するＬＣＡのグループがクロック信号を
受信できるようにし、このような構成としている。これ
は、ホストコンピュータがリアライザシステムを構成す
るのに行う手続である。制御及びデータ伝送はすべてホ
ストインタフェースを介して行われる：すべてのロジッ
クチップ及びクロスバーチップを構成するために：各構
成グループは：このグループのコントロールロジックブ
ロックが、構成クロックをチップに送るように指示す
る。１個のＬＣＡ中の構成ビットと同数の周期の間：こ
のグループ中の各チップの１構成ビットをバスデータパ
スにロードする。バス構成クロックを１回周期化する。
次の周期へ。このグループのコントロールロジックが、
もはや構成クロックを送信しないように指定する。次の
グループへ。
説明したように、各チップの構成ビットパターンが、Ｅ
ＲＣＧＡネットリスト変換ツールによって出力される。
リアライザ設計変換システムの最終ステージが、すべて
のチップの発生する構成ファイルから設計部の単一バイ
ナリ−構成ファイルへと送られるデータを捕捉する。こ
れによって、データがホストコンピュータ中に永久に記
録される。リアライザシステムを各々使用する前に、構
成ファイルからデータを読出し、このデータをホストイ
ンタフェースを介してリアライザハードウエアに伝達
し、更にチップにロードすることによって、使用する設
計部のロジックチップ及び相互接続チップを構成する。
ホストインタフェースと、システム中のすべてのロジッ
クチップ及び相互接続チップとの間に、構成接続を設け
る。チップを構成すると、すべてのロジック機能及び相
互接続の合計は入力設計部によって特定されるものと一
致し、設計部が動作できる。好適例においては、Xilinx
製のＬＣＡをロジックチップ及びクロスバーチップとし
て用いる。バイナリー構成ビットパターンを、１回に１
ビットずつ、ＬＣＡ構成メモリのシリアルシフトレジス
タにロードすることによってＬＣＡを構成する。各ビッ
トを構成データ入力端子（ＤＩＮ）に供給するととも
に、１回構成クロック（ＣＣＬＫ）を周期化してロード
する。各ＬＣＡとホストインタフェースとの間の特別な
構成接続は設けていない。その理由は、システムが全部
で３５２０個までのロジックチップ及びクロスバーチッ
プを具えなければならないからである。その代わりに、
マルチビットデータパスと構成クロックとを有する構成
バスを設け、これを、ＬＣＡを有するすべてのボードに
接続する。構成を行うために、ループ毎に、データパス
中のビット数と同数のチップを用いてロジックチップ及
びクロスバーチップをグループ化する。１グループ中の
すべてのチップを並列に構成する。図４０に示している
ように、グループ中の各々のＬＣＡは、バスデータパス
の異なるビットに接続された構成データ入力端子を有し
ている。各グループにおける構成コントロールロジック
ブロックを、ホストインタフェースバスと、バス構成ク
ロックと、グループ中のすべてのＬＣＡのクロック入力
端子とに接続する。これらのコントロールロジックブロ
ックを、ホストインタフェースバスを介して、ホストの
命令によって選択的にイネーブルし、ホストインタフェ
ースバスが意図するＬＣＡのグループがクロック信号を
受信できるようにし、このような構成としている。これ
は、ホストコンピュータがリアライザシステムを構成す
るのに行う手続である。制御及びデータ伝送はすべてホ
ストインタフェースを介して行われる：すべてのロジッ
クチップ及びクロスバーチップを構成するために：各構
成グループは：このグループのコントロールロジックブ
ロックが、構成クロックをチップに送るように指示す
る。１個のＬＣＡ中の構成ビットと同数の周期の間：こ
のグループ中の各チップの１構成ビットをバスデータパ
スにロードする。バス構成クロックを１回周期化する。
次の周期へ。このグループのコントロールロジックが、
もはや構成クロックを送信しないように指定する。次の
グループへ。
【００５３】１.５ ホストインタフェース ホストコンピュータの制御の下、リアライザシステムは
周辺装置として動作する。ホストコンピュータは、設計
部の構成ファイル中に記憶された構成ビットパターンを
用いて、設計部に従ってリアライザシステムのロジック
チップ及び相互接続チップを構成する。ホストコンピュ
ータは、その外部リセット及びクロック信号を制御する
ことによって連続的な設計部の動作を制御する。従っ
て、ホストコンピュータは、スティミュレータ、サンプ
ラ及びベクトルメモリを制御するとともに、ベクトル及
び設計部メモリの内容を読出し及び書込むことにより、
設計部と相互的に作用する。ホストコンピュータは、こ
れらすべてをリアライザシステムホストインタフェース
を介して行う。ホストコンピュータは、リアライザシス
テムのホストインタフェース及び構成バスを制御する。
周辺装置として動作する。ホストコンピュータは、設計
部の構成ファイル中に記憶された構成ビットパターンを
用いて、設計部に従ってリアライザシステムのロジック
チップ及び相互接続チップを構成する。ホストコンピュ
ータは、その外部リセット及びクロック信号を制御する
ことによって連続的な設計部の動作を制御する。従っ
て、ホストコンピュータは、スティミュレータ、サンプ
ラ及びベクトルメモリを制御するとともに、ベクトル及
び設計部メモリの内容を読出し及び書込むことにより、
設計部と相互的に作用する。ホストコンピュータは、こ
れらすべてをリアライザシステムホストインタフェース
を介して行う。ホストコンピュータは、リアライザシス
テムのホストインタフェース及び構成バスを制御する。
【００５４】１.５.１ ホストインタフェースアーキテ
クチャ リアライザシステムホストインタフェースを、完全に慣
用となっているラインに沿って構成する（図４１）。リ
アライザシステムは、ホストインタフェースバスコント
ローラ、構成バスコントローラ、クロック発生器及びリ
セットコントローラを具えている。これらの各々につい
て以下に説明する。インタフェースを、リアライザハー
ドウエアシャーシのボードに構成するとともに、ケーブ
ル及びインタフェースカードを介して、ホストコンピュ
ータのＩ／Ｏバスに接続する。ホストインタフェースの
コントロール機能を、特定のコンピュータの要求に応じ
て、ホストコンピュータのメモリアドレススペース、又
は、入力−出力バススペースのいずれかに作成する。
クチャ リアライザシステムホストインタフェースを、完全に慣
用となっているラインに沿って構成する（図４１）。リ
アライザシステムは、ホストインタフェースバスコント
ローラ、構成バスコントローラ、クロック発生器及びリ
セットコントローラを具えている。これらの各々につい
て以下に説明する。インタフェースを、リアライザハー
ドウエアシャーシのボードに構成するとともに、ケーブ
ル及びインタフェースカードを介して、ホストコンピュ
ータのＩ／Ｏバスに接続する。ホストインタフェースの
コントロール機能を、特定のコンピュータの要求に応じ
て、ホストコンピュータのメモリアドレススペース、又
は、入力−出力バススペースのいずれかに作成する。
【００５５】１.５.２ ホストインタフェースバス ホストインタフェースバスを、リアライザシステム中
の、正規のロジックチップ及びメモリモジュールロジッ
クチップの幾つか又はすべてのＩ／Ｏピンに接続する。
ホストインタフェースバスは、リアライザシステムコン
トロール及びデータアクセス機能を割当てるアドレスス
ペースを具えている。ホストは、最適なバスマスタであ
り、ホストインタフェースバスコントローラを介して、
アドレス指定された読出しコマンド及び書込みコマンド
をバスに送出する。ホストは、データをリアライザシス
テム機能とホストとの間に伝送する。ホストインタフェ
ースコントロールロジックブロックを、メインロジック
チップ及びメモリモジュールロジックチップにプログラ
ムし、リアライザシステム機能を、バスを介して制御で
きるようにする。このバスによって制御される機能の特
別な例としては、サンプラ、スティミュレータ、ベクト
ルメモリアドレス指定、オペレーション、ホストデータ
アクセス、及び設計部メモリホストデータアクセスがあ
る。これらのコントロールブロックは、ロジックチップ
にすべてプログラムされているため、バスアドレススペ
ース中の特別な機能及びロケーションを、すべてロジッ
クチップのプログラミングによって規定し、任意の所定
の設計部又は動作モードの必要に応じて変化させること
ができる。ホストインタフェースバスの特定の設計部
は、特定のリアライザシステムを具体化した場合のデー
タアクセススピード及びハードウエアピンの利用可能性
に依存している。好適例では、Ｒバスと称する１１ピン
ホストインタフェースバスを、すべてのロジックチップ
の専用Ｉ／Ｏピンに接続している。好適例のハードウエ
アは、データ及びアドレスのために用いられる８個の双
方向性ラインと、クロックと、２個のコントロールライ
ンとを具えている。Ｒバスは３２ビットアドレススペー
スと８ビットデータ幅とを有しており、ホストが４０億
までのユニークロケーションから８ビットデータを読出
し又は書込みできるようにしている。Ｒバスを、アドレ
スレジスタ、データレジスタ及びコントロールレジスタ
を介して、ホストコンピュータにインタフェースする。
これらを、慣用の方法でホストインタフェースバスコン
トローラによって構成し、ホストコンピュータのメモリ
又は入力／出力スペース中に設ける。 Ｒバスに接続される機能の例示： １）一つのロケーションをＲバスを介して書き込む際
に、サンプリングクロックを周期化させ、ホストコンピ
ュータのコマンドに従って、他のＲバスロケーションか
らサンプリングされたデータの値を読出す、１グループ
となっている８個のサンプラ。 ２）ホストが特定のＲバスロケーションに書込みを行う
際に、データ値を変化させる、１グループとなっている
８個のランダムアクセスメモリ。 ３）各メモリロケーションを唯一のＲバスロケーション
に作成している設計部メモリ。ホストデータアクセスを
行い、Ｒバスのアドレススペースへの読出し又は書込み
オペレーションによって、ホストがアドレス指定された
設計部メモリロケーションを読出し又は書込みすること
ができる。 他のこのような機能を容易に案出することができる。図
４２に、Ｒバスの動作を示す。ロケーションを読出すた
めに、リアライザシステムを作動させるホストコンピュ
ータでランするプログラムは、アドレスを、ホストイン
タフェースバスアドレスレジスタにロードするととも
に、“読出し”コマンドビットをホストインタフェース
バスコントロールレジスタにセットする。その後、ホス
トインタフェースバスコントローラは、Ｒバス読出しサ
イクルを作動させる。１回に８ビットずつ、各々Ｒバス
クロックの周期で、アドレスはＲバスデータラインに与
えられる。第一サイクルの間、バスコントローラは“同
期”Ｒバスコントローララインに、Ｒバスサイクルが開
始していることを表明する。その後、“読出し”Ｒバス
コントロールライン及びＲバスクロックが５回目の周期
を成し、アドレス指定されたバスインタフェースコント
ロールロジックブロックが、その読出しオペレーション
を完成させることができる。Ｒバスクロックが６回目の
周期を成す間、アドレス指定されたバスインタフェース
コントロールロジックブロックが、読出しデータを８個
のＲバスデータラインに伝送する。バスコントローラは
このデータを捕捉し、ホストインタフェースバスデータ
レジスタにロードするとともに、“コンプリート”コマ
ンドビットを、ホストインタフェースバスコントロール
レジスタにセットする。“コンプリート”ビットを認識
するホストプログラムをセットし、データを読出し、
“コンプリート”ビットをクリアする。ホストプログラ
ムが“書込み”コマンドビットをセットし、書込まれる
べきデータをホストインタフェースデータレジスタにロ
ードすることを除き、ロケーションの書込みも同様であ
る。バスコントローラは、５回目のクロック周期におい
て“読出し”Ｒバスコントロールラインを主張すること
はなく、６回目の周期においてデータをＲバスデータラ
インに伝送する。この時、データがアドレス指定された
バスインタフェースコントロールロジックブロックによ
って捕捉される。ロジックチップ中に構成されるバスイ
ンタフェースコントロールロジックブロックは、上述し
た動作に従って、有限状態マシンと、完全に慣用となっ
ている方法で制御された機能を用いてＲバスを接続する
データパスとを具えている。
の、正規のロジックチップ及びメモリモジュールロジッ
クチップの幾つか又はすべてのＩ／Ｏピンに接続する。
ホストインタフェースバスは、リアライザシステムコン
トロール及びデータアクセス機能を割当てるアドレスス
ペースを具えている。ホストは、最適なバスマスタであ
り、ホストインタフェースバスコントローラを介して、
アドレス指定された読出しコマンド及び書込みコマンド
をバスに送出する。ホストは、データをリアライザシス
テム機能とホストとの間に伝送する。ホストインタフェ
ースコントロールロジックブロックを、メインロジック
チップ及びメモリモジュールロジックチップにプログラ
ムし、リアライザシステム機能を、バスを介して制御で
きるようにする。このバスによって制御される機能の特
別な例としては、サンプラ、スティミュレータ、ベクト
ルメモリアドレス指定、オペレーション、ホストデータ
アクセス、及び設計部メモリホストデータアクセスがあ
る。これらのコントロールブロックは、ロジックチップ
にすべてプログラムされているため、バスアドレススペ
ース中の特別な機能及びロケーションを、すべてロジッ
クチップのプログラミングによって規定し、任意の所定
の設計部又は動作モードの必要に応じて変化させること
ができる。ホストインタフェースバスの特定の設計部
は、特定のリアライザシステムを具体化した場合のデー
タアクセススピード及びハードウエアピンの利用可能性
に依存している。好適例では、Ｒバスと称する１１ピン
ホストインタフェースバスを、すべてのロジックチップ
の専用Ｉ／Ｏピンに接続している。好適例のハードウエ
アは、データ及びアドレスのために用いられる８個の双
方向性ラインと、クロックと、２個のコントロールライ
ンとを具えている。Ｒバスは３２ビットアドレススペー
スと８ビットデータ幅とを有しており、ホストが４０億
までのユニークロケーションから８ビットデータを読出
し又は書込みできるようにしている。Ｒバスを、アドレ
スレジスタ、データレジスタ及びコントロールレジスタ
を介して、ホストコンピュータにインタフェースする。
これらを、慣用の方法でホストインタフェースバスコン
トローラによって構成し、ホストコンピュータのメモリ
又は入力／出力スペース中に設ける。 Ｒバスに接続される機能の例示： １）一つのロケーションをＲバスを介して書き込む際
に、サンプリングクロックを周期化させ、ホストコンピ
ュータのコマンドに従って、他のＲバスロケーションか
らサンプリングされたデータの値を読出す、１グループ
となっている８個のサンプラ。 ２）ホストが特定のＲバスロケーションに書込みを行う
際に、データ値を変化させる、１グループとなっている
８個のランダムアクセスメモリ。 ３）各メモリロケーションを唯一のＲバスロケーション
に作成している設計部メモリ。ホストデータアクセスを
行い、Ｒバスのアドレススペースへの読出し又は書込み
オペレーションによって、ホストがアドレス指定された
設計部メモリロケーションを読出し又は書込みすること
ができる。 他のこのような機能を容易に案出することができる。図
４２に、Ｒバスの動作を示す。ロケーションを読出すた
めに、リアライザシステムを作動させるホストコンピュ
ータでランするプログラムは、アドレスを、ホストイン
タフェースバスアドレスレジスタにロードするととも
に、“読出し”コマンドビットをホストインタフェース
バスコントロールレジスタにセットする。その後、ホス
トインタフェースバスコントローラは、Ｒバス読出しサ
イクルを作動させる。１回に８ビットずつ、各々Ｒバス
クロックの周期で、アドレスはＲバスデータラインに与
えられる。第一サイクルの間、バスコントローラは“同
期”Ｒバスコントローララインに、Ｒバスサイクルが開
始していることを表明する。その後、“読出し”Ｒバス
コントロールライン及びＲバスクロックが５回目の周期
を成し、アドレス指定されたバスインタフェースコント
ロールロジックブロックが、その読出しオペレーション
を完成させることができる。Ｒバスクロックが６回目の
周期を成す間、アドレス指定されたバスインタフェース
コントロールロジックブロックが、読出しデータを８個
のＲバスデータラインに伝送する。バスコントローラは
このデータを捕捉し、ホストインタフェースバスデータ
レジスタにロードするとともに、“コンプリート”コマ
ンドビットを、ホストインタフェースバスコントロール
レジスタにセットする。“コンプリート”ビットを認識
するホストプログラムをセットし、データを読出し、
“コンプリート”ビットをクリアする。ホストプログラ
ムが“書込み”コマンドビットをセットし、書込まれる
べきデータをホストインタフェースデータレジスタにロ
ードすることを除き、ロケーションの書込みも同様であ
る。バスコントローラは、５回目のクロック周期におい
て“読出し”Ｒバスコントロールラインを主張すること
はなく、６回目の周期においてデータをＲバスデータラ
インに伝送する。この時、データがアドレス指定された
バスインタフェースコントロールロジックブロックによ
って捕捉される。ロジックチップ中に構成されるバスイ
ンタフェースコントロールロジックブロックは、上述し
た動作に従って、有限状態マシンと、完全に慣用となっ
ている方法で制御された機能を用いてＲバスを接続する
データパスとを具えている。
【００５６】１.５.３ 構成バス 構成バス及びその使用とオペレーションとを構成セクシ
ョンで説明する。バスは、ホストインタフェースを介し
てホストコンピュータによって制御される。バスを、デ
ータレジスタ及びコントロールレジスタを介してホスト
コンピュータにインタフェースさせる。これらのレジス
タを慣用の方法でホストインタフェースハードウエアに
よって構成し、ホストコンピュータのメモリ又は入力／
出力スペースに設ける。ホストコンピュータにおいてラ
ンする構成プログラムにって、構成バスデータレジスタ
にロードされるデータを構成バスデータパスに伝送す
る。ホストコンピュータが構成バスコントロールレジス
タに書込みを行う場合、ホストインタフェースハードウ
エアは構成バスクロックを１周期させる。
ョンで説明する。バスは、ホストインタフェースを介し
てホストコンピュータによって制御される。バスを、デ
ータレジスタ及びコントロールレジスタを介してホスト
コンピュータにインタフェースさせる。これらのレジス
タを慣用の方法でホストインタフェースハードウエアに
よって構成し、ホストコンピュータのメモリ又は入力／
出力スペースに設ける。ホストコンピュータにおいてラ
ンする構成プログラムにって、構成バスデータレジスタ
にロードされるデータを構成バスデータパスに伝送す
る。ホストコンピュータが構成バスコントロールレジス
タに書込みを行う場合、ホストインタフェースハードウ
エアは構成バスクロックを１周期させる。
【００５７】１.５.４ コントローラ及びクロック発生
器のリセット リアライザシステムのリセットコントローラは、２つの
リセット信号を発生させる。システムリセット信号を、
すべてのロジック及び相互接続チップのリセット入力ピ
ンに接続する。ホストが主張する場合には、すべてのチ
ップをリセットモードにし、構成の準備状態にする。慣
用的な設計による１以上のプログラム可能なクロック信
号発生器は、すべてのＬチップのＩ／Ｏピンに分配され
る出力信号を有している。ホストは、その出力周波数を
制御し、サイクルを停止させること、再びサイクルさせ
ること、特定回数サイクルさせること、連続的にサイク
ルさせること等が可能である。ホストは、リアライザシ
ステムにおいて実現される設計部のクロック発生器とし
て使用される。クロック信号を制御することによって、
設計部のオペレーションを制御する。設計部のリセット
信号を、すべてのＬチップのＩ／Ｏピンに接続する。設
計部のリセット信号を、リアライザシステムにおいて実
現される設計部をリセットする手段として用いる。これ
らの信号は、リアライザシステムによって実現される設
計部との接続に利用することができる。特別な特性を入
力設計ファイル中の回路網に組み込むことによって、入
力設計部中の回路を、システムリセット又はクロックと
して選定する。設計部リーダはこの特性を認識し、回路
網を設計データ構造のリセット又はクロック回路網とし
て特徴づける。設計変換システムの相互接続及びネット
リスティング部分によって、この回路網をハードウエア
の設計リセット信号又はクロック信号に接続されたＩ／
Ｏピンに割当てる。
器のリセット リアライザシステムのリセットコントローラは、２つの
リセット信号を発生させる。システムリセット信号を、
すべてのロジック及び相互接続チップのリセット入力ピ
ンに接続する。ホストが主張する場合には、すべてのチ
ップをリセットモードにし、構成の準備状態にする。慣
用的な設計による１以上のプログラム可能なクロック信
号発生器は、すべてのＬチップのＩ／Ｏピンに分配され
る出力信号を有している。ホストは、その出力周波数を
制御し、サイクルを停止させること、再びサイクルさせ
ること、特定回数サイクルさせること、連続的にサイク
ルさせること等が可能である。ホストは、リアライザシ
ステムにおいて実現される設計部のクロック発生器とし
て使用される。クロック信号を制御することによって、
設計部のオペレーションを制御する。設計部のリセット
信号を、すべてのＬチップのＩ／Ｏピンに接続する。設
計部のリセット信号を、リアライザシステムにおいて実
現される設計部をリセットする手段として用いる。これ
らの信号は、リアライザシステムによって実現される設
計部との接続に利用することができる。特別な特性を入
力設計ファイル中の回路網に組み込むことによって、入
力設計部中の回路を、システムリセット又はクロックと
して選定する。設計部リーダはこの特性を認識し、回路
網を設計データ構造のリセット又はクロック回路網とし
て特徴づける。設計変換システムの相互接続及びネット
リスティング部分によって、この回路網をハードウエア
の設計リセット信号又はクロック信号に接続されたＩ／
Ｏピンに割当てる。
【００５８】２ リアライザ設計変換システム リアライザ設計変換システムは、設計部リーダ、基本要
素コンバータ、パーティショナ、ネットリスティング及
び相互接続システム、ＥＲＣＧＡネットリスト変換ツー
ル及び構成ファイルコレクタを具えている（図４３）。
ここでは、入力設計ファイルを入力として用い、出力と
して構成ファイル及び対応テーブルファイルを作成す
る。これらは、リアライザハードウエアを構成、使用す
るための種々の応用に用いられる。 入力設計を変換するために： １）設計部リーダを用いて、設計部をメモリデータ構造
に読込む。 ２）設計部データ構造中の基本要素を、ホストＥＤＡシ
ステム固有の基本要素から、ＥＲＣＧＡネットリスト変
換ツールと適合するネットリストファイル中に送信する
ことのできるロジックチップ基本要素へ変換する。 ３）パーティショナを用いて、各構成要素をどのロジッ
クチップに対して使用するかを決定する。 ４）ネットリスティング及び相互接続システムを用い
て、リアライザハードウェアシステム中の各ロジックチ
ップ及び相互接続チップに対するネットリストファイル
を出力する。 ５）ＥＲＣＧＡネットリスト変換ツールを繰り返して使
用することによって、各ネットリストファイルを、対応
する構成ファイルへ変換する。 ６）簡単な方法である構成ファイルコレクタを用いて、
各ロジック及び相互接続チップの構成ファイルから、こ
の設計部の単一構成ファイルへ送信される構成データを
捕捉し、これを用いてリアライザハードウエアを構成す
る。 ここで説明した設計変換のための方法を、注意したこと
を除いて、入力設計部のロジックゲートとフリップフロ
ップとの組合せの変換に用いる。これらの方法の変形例
を用いて、特定目的の基本要素を変換する。これらの変
形例については該当するセクションにおいて説明する。
素コンバータ、パーティショナ、ネットリスティング及
び相互接続システム、ＥＲＣＧＡネットリスト変換ツー
ル及び構成ファイルコレクタを具えている（図４３）。
ここでは、入力設計ファイルを入力として用い、出力と
して構成ファイル及び対応テーブルファイルを作成す
る。これらは、リアライザハードウエアを構成、使用す
るための種々の応用に用いられる。 入力設計を変換するために： １）設計部リーダを用いて、設計部をメモリデータ構造
に読込む。 ２）設計部データ構造中の基本要素を、ホストＥＤＡシ
ステム固有の基本要素から、ＥＲＣＧＡネットリスト変
換ツールと適合するネットリストファイル中に送信する
ことのできるロジックチップ基本要素へ変換する。 ３）パーティショナを用いて、各構成要素をどのロジッ
クチップに対して使用するかを決定する。 ４）ネットリスティング及び相互接続システムを用い
て、リアライザハードウェアシステム中の各ロジックチ
ップ及び相互接続チップに対するネットリストファイル
を出力する。 ５）ＥＲＣＧＡネットリスト変換ツールを繰り返して使
用することによって、各ネットリストファイルを、対応
する構成ファイルへ変換する。 ６）簡単な方法である構成ファイルコレクタを用いて、
各ロジック及び相互接続チップの構成ファイルから、こ
の設計部の単一構成ファイルへ送信される構成データを
捕捉し、これを用いてリアライザハードウエアを構成す
る。 ここで説明した設計変換のための方法を、注意したこと
を除いて、入力設計部のロジックゲートとフリップフロ
ップとの組合せの変換に用いる。これらの方法の変形例
を用いて、特定目的の基本要素を変換する。これらの変
形例については該当するセクションにおいて説明する。
【００５９】２.１ 設計部リーダ 設計部リーダは、入力設計部ファイルを読出すとともに
対応する設計部データ構造を構成する。
対応する設計部データ構造を構成する。
【００６０】２.１.１ 入力設計ファイルの要件 ホストＥＤＡシステムによって作成される入力設計ファ
イルは、基本要素及びこれらの入出力ピンに関する記述
と、２以上のピンを互いに相互接続するとともに、設計
部の入出力端子と相互接続する回路網に関する記述とを
有している。入力設計ファイルは、ネームのような、基
本要素、ピン及び回路網に関連する情報も具えている。
入力設計ファイルは、リアライザ設計変換システムが読
出すことのできるように、基本要素の形態となっていな
ければならない。“基本要素”とは、ゲート、フリップ
フロップ又はメモリデバイスのような基本的ロジック素
子である。設計者が特定することのできる基本要素によ
って規定される、より高レベルの構成を、リアライザシ
ステムの読出し前に、ＥＤＡシステムによって構成基本
要素に変える必要がある。入力設計部において許容され
る一組の基本要素の一例としては、以下のMentor Grapl
rics Quick Sim基本要素がある。これは、好適例におい
て読出される： ・２５個までの入力端子を有する簡単なゲート（ＢＵ
Ｆ,ＩＮＶ,ＡＮＤ,ＯＲ,ＮＡＮＤ,ＮＯＲ,ＸＯＲ,ＸＮ
ＯＲ） ・特別ゲート（ＤＥＬ：ディレイ要素；ＲＥＳ：抵抗
器；ＮＵＬＬ：開放回路） ・トライステート出力である無方向性伝送ゲート（ＸＦ
ＥＲ） ・記憶デバイス（ＬＡＴＣＨ、レベル感応フリップフロ
ップ又はＲＥＧ、クロックされたフリップフロップ） ・メモリデバイス（ＲＡＭ又はＲＯＭ）
イルは、基本要素及びこれらの入出力ピンに関する記述
と、２以上のピンを互いに相互接続するとともに、設計
部の入出力端子と相互接続する回路網に関する記述とを
有している。入力設計ファイルは、ネームのような、基
本要素、ピン及び回路網に関連する情報も具えている。
入力設計ファイルは、リアライザ設計変換システムが読
出すことのできるように、基本要素の形態となっていな
ければならない。“基本要素”とは、ゲート、フリップ
フロップ又はメモリデバイスのような基本的ロジック素
子である。設計者が特定することのできる基本要素によ
って規定される、より高レベルの構成を、リアライザシ
ステムの読出し前に、ＥＤＡシステムによって構成基本
要素に変える必要がある。入力設計部において許容され
る一組の基本要素の一例としては、以下のMentor Grapl
rics Quick Sim基本要素がある。これは、好適例におい
て読出される： ・２５個までの入力端子を有する簡単なゲート（ＢＵ
Ｆ,ＩＮＶ,ＡＮＤ,ＯＲ,ＮＡＮＤ,ＮＯＲ,ＸＯＲ,ＸＮ
ＯＲ） ・特別ゲート（ＤＥＬ：ディレイ要素；ＲＥＳ：抵抗
器；ＮＵＬＬ：開放回路） ・トライステート出力である無方向性伝送ゲート（ＸＦ
ＥＲ） ・記憶デバイス（ＬＡＴＣＨ、レベル感応フリップフロ
ップ又はＲＥＧ、クロックされたフリップフロップ） ・メモリデバイス（ＲＡＭ又はＲＯＭ）
【００６１】２.１.２ 設計部データ構造 設計部リーダは、設計部データ構造を構成し、これを用
いて基本要素を、ロジックチップネットリスティングに
適した形態に変換し、基本要素をロジックチップサイズ
の区分に分割し、いかにしてロジックチップを相互接続
するかを決定する。また、最終的には、設計部データ構
造を、各リアライザロジックチップのネットリストファ
イルへと読出す。データ構造は、設計部の各基本要素、
各ピン及び各回路網のレコードから成っている。各レコ
ードは、関連に応じて、他のレコードに対するエンティ
ティ及びリンク（すなわちポインタ）についてのデータ
を具えている。 ・“基本要素”とは、ゲート、フリップフロップ又は、
メモリデバイスのような基本ロジック要素である。 ・各基本要素は、基本要素レコードによって表現され
る。基本要素レコードは、そのタイプ及び対象識別子の
ような基本要素に関するデータを有するとともに、他の
基本要素とのリンクを有している。 ・基本要素レコードは二重にリンクされたリストであ
る。 ・ピンとは、基本要素の入力接続又は出力接続である。 ・基本要素のピンは、基本要素レコードと隣接して配置
されるとともに、ピンネーム、ピンが反転されているか
どうか、ピンの出力ドライブ等のピンに関するデータを
有する、一連のピンレコードによって表現される。 ・各基本要素は、一つの出力ピンのみを有しており、こ
れを、任意のピンレコードとすることができる。 ・“回路網”とは、相互接続されたピンの集合である。 ・各回路網は、回路網レコードによって表現される。こ
の回路網レコードは、その対象識別子のような回路網に
ついてのデータを有するとともに、他の回路網へのリン
クを具えている。 ・回路網レコードを、二重にリンクされたリスト中に設
ける。 ・回路網のピンを、単一リンクの循環リスト中に設け
る。 ・各ピンレコードも、ピンの回路網へのリンクを有して
いる。 ・各回路網レコードは、回路網中の一つのピンへのリン
クを有している。 図４４ａは、回路網の簡単な例を示しており、図４４ｂ
は、設計部データ構造を用いて回路網をどのように表現
するかを示している。
いて基本要素を、ロジックチップネットリスティングに
適した形態に変換し、基本要素をロジックチップサイズ
の区分に分割し、いかにしてロジックチップを相互接続
するかを決定する。また、最終的には、設計部データ構
造を、各リアライザロジックチップのネットリストファ
イルへと読出す。データ構造は、設計部の各基本要素、
各ピン及び各回路網のレコードから成っている。各レコ
ードは、関連に応じて、他のレコードに対するエンティ
ティ及びリンク（すなわちポインタ）についてのデータ
を具えている。 ・“基本要素”とは、ゲート、フリップフロップ又は、
メモリデバイスのような基本ロジック要素である。 ・各基本要素は、基本要素レコードによって表現され
る。基本要素レコードは、そのタイプ及び対象識別子の
ような基本要素に関するデータを有するとともに、他の
基本要素とのリンクを有している。 ・基本要素レコードは二重にリンクされたリストであ
る。 ・ピンとは、基本要素の入力接続又は出力接続である。 ・基本要素のピンは、基本要素レコードと隣接して配置
されるとともに、ピンネーム、ピンが反転されているか
どうか、ピンの出力ドライブ等のピンに関するデータを
有する、一連のピンレコードによって表現される。 ・各基本要素は、一つの出力ピンのみを有しており、こ
れを、任意のピンレコードとすることができる。 ・“回路網”とは、相互接続されたピンの集合である。 ・各回路網は、回路網レコードによって表現される。こ
の回路網レコードは、その対象識別子のような回路網に
ついてのデータを有するとともに、他の回路網へのリン
クを具えている。 ・回路網レコードを、二重にリンクされたリスト中に設
ける。 ・回路網のピンを、単一リンクの循環リスト中に設け
る。 ・各ピンレコードも、ピンの回路網へのリンクを有して
いる。 ・各回路網レコードは、回路網中の一つのピンへのリン
クを有している。 図４４ａは、回路網の簡単な例を示しており、図４４ｂ
は、設計部データ構造を用いて回路網をどのように表現
するかを示している。
【００６２】２.１.３ 設計部リーダの方法論 設計部リーダは、入力設計ファイルから実現されるべき
設計部を読出すとともに、対応設計部データ構造を構成
することを目的としている。ここでの説明は、Mentor G
raphics 設計ファイルに適合している。他も同様であ
る。設計ファイルは、設計部中の各基本要素に対して、
インスタンス（instance）と称するエントリを有してい
る。設計ファイル中のインスタンスに取付けられた基本
要素の特定のアスペクトについての情報が特徴である。
以下に示す各工程の括弧内のネームは、好適例において
用いられる実際のルーチンのネームである。 １）基本要素のレコードと、設計ファイル中の各基本要
素に対するメモリ内データ構造中のピンのレコードとを
以下のように作成する：各設計ファイルの基本要素の各
インスタンスは：基本要素のタイプが何であるかを読出
す（ｇｅｔ ｄｆｉ ｍｏｄｅｌ ｔｙｐｅ）。ユーザ
が規定したこの基本要素の配置についての情報が存在す
る場合には、これを“ｌチップ”特性から得る。；設計
ファイルインタフェースを用いて、より高度な非基本的
インスタンスをサーチする。このインスタンスはこの基
本要素を具え、同様に特性を調べる（ｇｅｔ ｄｆｉ
１ｃｈｉｐ）。インスタンスの各ピンは：ピンのネーム
等の、ピンに関する任意の特性を捕捉する（ｇｅｔ ｄ
ｆｉｐｉｎ ｉｎｆｏ）。次のピンへ。メモリ内設計デ
ータ構造中のレコードを、この基本要素及びピンに割当
てる（ａｌｌｏｃ ｐｒｉｍ ａｎｄ ｐｉｎｓ）とと
もに、基本要素レコードを満たす。各々のピンは：ピン
レコードを満たす。（設計ファイル中の接続された回路
網の対象識別子ナンバを記憶し、トラックの識別子のナ
ンバを、最大に維持する。）次のピンへ。次の設計ファ
イルインスタンスへ。ポインタのテーブル（ｎｅｔ ｔ
ａｂｌｅ）を、ピンレコード(ピンポインタ)に割当て
る。各構成し得る回路網に対するピンレコードに対象識
別子ナンバで索引を付ける。最初はＮＵＬＬとする。上
記最大識別子ナンバに従ってテーブルを作る。 ２）各回路網のピンレコードをリンクし、以下のよう
な、循環的にリンクされたリストとする：メモリ内デー
タ構造中の各基本要素レコードにおいて：各ピンレコー
ドは：‘ｉｄ’を、このピンの接続された回路網の対象
識別子ナンバとすると、ｎｅｔ ｔａｂｌｅ〔ｉｄ〕が
非ＮＵＬＬピンポインタを有している場合、これをこの
ピンレコードの“ｎｅｘｔ ｐｉｎ”リンクへコピーす
る。このピンに対するピンポインタを、ｎｅｔ ｔａｂ
ｌｅ〔ｉｄ〕に入れる。次のピンへ。次の基本要素へ。 ３）各回路網に対する回路網レコードを以下のように作
成する：ｎｅｔ ｔａｂｌｅ中の各ピンポインタは：回
路網レコードを割当てる。リンクを用いて、回路網レコ
ードを、ピンポインタの指示するピンに接続する。対象
識別子ナンバを用いてアドレス指定を行うことにより、
設計ファイルインタフェースから回路網に関する情報を
得る（ｄｆｉ ｇｅｔ ｎｅｔ,ｇｅｔ ｄｆｉ ｎｅ
ｔ ｉｎｆｏ）。この回路網におけるピンレコードの循
環リスト中の各ピンについて：回路網レコードに指示す
る。次のピンへ。循環リストを閉じる：最終ピンを最初
のピンにリンクさせる。次のピンポインタへ。ｎｅｔ
ｔａｂｌｅ記憶機能を解除する。 ４）内部メモリ設計データ構造が終了し、設計部変換プ
ロセスの後段が必要とする実現されるべき設計部につい
てのすべてのデータを表示する。
設計部を読出すとともに、対応設計部データ構造を構成
することを目的としている。ここでの説明は、Mentor G
raphics 設計ファイルに適合している。他も同様であ
る。設計ファイルは、設計部中の各基本要素に対して、
インスタンス（instance）と称するエントリを有してい
る。設計ファイル中のインスタンスに取付けられた基本
要素の特定のアスペクトについての情報が特徴である。
以下に示す各工程の括弧内のネームは、好適例において
用いられる実際のルーチンのネームである。 １）基本要素のレコードと、設計ファイル中の各基本要
素に対するメモリ内データ構造中のピンのレコードとを
以下のように作成する：各設計ファイルの基本要素の各
インスタンスは：基本要素のタイプが何であるかを読出
す（ｇｅｔ ｄｆｉ ｍｏｄｅｌ ｔｙｐｅ）。ユーザ
が規定したこの基本要素の配置についての情報が存在す
る場合には、これを“ｌチップ”特性から得る。；設計
ファイルインタフェースを用いて、より高度な非基本的
インスタンスをサーチする。このインスタンスはこの基
本要素を具え、同様に特性を調べる（ｇｅｔ ｄｆｉ
１ｃｈｉｐ）。インスタンスの各ピンは：ピンのネーム
等の、ピンに関する任意の特性を捕捉する（ｇｅｔ ｄ
ｆｉｐｉｎ ｉｎｆｏ）。次のピンへ。メモリ内設計デ
ータ構造中のレコードを、この基本要素及びピンに割当
てる（ａｌｌｏｃ ｐｒｉｍ ａｎｄ ｐｉｎｓ）とと
もに、基本要素レコードを満たす。各々のピンは：ピン
レコードを満たす。（設計ファイル中の接続された回路
網の対象識別子ナンバを記憶し、トラックの識別子のナ
ンバを、最大に維持する。）次のピンへ。次の設計ファ
イルインスタンスへ。ポインタのテーブル（ｎｅｔ ｔ
ａｂｌｅ）を、ピンレコード(ピンポインタ)に割当て
る。各構成し得る回路網に対するピンレコードに対象識
別子ナンバで索引を付ける。最初はＮＵＬＬとする。上
記最大識別子ナンバに従ってテーブルを作る。 ２）各回路網のピンレコードをリンクし、以下のよう
な、循環的にリンクされたリストとする：メモリ内デー
タ構造中の各基本要素レコードにおいて：各ピンレコー
ドは：‘ｉｄ’を、このピンの接続された回路網の対象
識別子ナンバとすると、ｎｅｔ ｔａｂｌｅ〔ｉｄ〕が
非ＮＵＬＬピンポインタを有している場合、これをこの
ピンレコードの“ｎｅｘｔ ｐｉｎ”リンクへコピーす
る。このピンに対するピンポインタを、ｎｅｔ ｔａｂ
ｌｅ〔ｉｄ〕に入れる。次のピンへ。次の基本要素へ。 ３）各回路網に対する回路網レコードを以下のように作
成する：ｎｅｔ ｔａｂｌｅ中の各ピンポインタは：回
路網レコードを割当てる。リンクを用いて、回路網レコ
ードを、ピンポインタの指示するピンに接続する。対象
識別子ナンバを用いてアドレス指定を行うことにより、
設計ファイルインタフェースから回路網に関する情報を
得る（ｄｆｉ ｇｅｔ ｎｅｔ,ｇｅｔ ｄｆｉ ｎｅ
ｔ ｉｎｆｏ）。この回路網におけるピンレコードの循
環リスト中の各ピンについて：回路網レコードに指示す
る。次のピンへ。循環リストを閉じる：最終ピンを最初
のピンにリンクさせる。次のピンポインタへ。ｎｅｔ
ｔａｂｌｅ記憶機能を解除する。 ４）内部メモリ設計データ構造が終了し、設計部変換プ
ロセスの後段が必要とする実現されるべき設計部につい
てのすべてのデータを表示する。
【００６３】２.２ 基本要素コンバータ 基本要素変換は、Mentor Graphics Quick Sim 基本要素
のような、ホストが特定する基本要素からの設計部デー
タ構造中の基本要素を、ＥＲＣＧＡネットリスト変換ツ
ールと適合させ、ネットリストファイル中に送出される
ロジックチップ指定の基本要素に変換することを目的と
している。この変換のいくつかは、簡易且つ直接的なも
のであり、単に、基本要素のタイプ及びピンネームのみ
を置換えるのみである。その他の変換はかなり複雑であ
る。以下に示す特定の引用例は好適例のためのものであ
り、Mentor Graphics 入力設計ファイル中に存在するMe
ntor Graplics Quick Sim のホストが特定する基本要素
と、XilinxＬＣＡロジックチップが特定する基本要素と
を使用する。設計部のゲートが、ロジックチップの特定
するゲート基本要素中で許容されるよりも多くの入力端
子を有している場合、このゲートを等価な機能を有する
ゲートの回路網で置換える。このゲート回路網の各々は
許容数の入力端子を有している。このような置換を行う
ために、ゲートの基本要素レコード及びピンレコードを
取り除き、新しいゲートの基本要素レコード及びピンレ
コードと、回路網中の新しい回路の回路網レコードとを
加え、置換えられたゲートに接続されているピン及び回
路網のピンレコード及び回路網レコードにリンクする
（図４５ａ）。設計部のフリップフロップが、ロジック
チップの特定するフリップフロップ基本要素において利
用することのできない機能を有している場合、フリップ
フロップを等価な機能を有するゲートの回路網で置換え
る。まず第１に、回路網を解析し、機能を常に一定の値
ではない回路網に接続するかどうかを調べる。例えば、
ホストが特定する基本要素ＲＥＧを、常に一定の値では
ない活動回路網に接続されたダイレクトクリア入力及び
ダイレクトセット入力の両方を用いて使用する場合に、
メモリ内設計部データ構造における基本要素を、必要に
応じて機能する７４７ＴＴＬフリップフロップロジック
パートに用いられるのと類似のゲートの回路網で置換え
る。しかし、ダイレクトセット入力を、グランド回路網
のような常にロジック値ゼロの回路網に接続する場合、
すなわち、例えばグランド回路網に接続された１つの入
力端子を有するＡＮＤゲートの場合には、ダイレクトク
リアのみが実際に必要とされ、その代わりにロジックチ
ップＤフリップフロップを代用する。Ｓ ＲＡＭ基本要
素は、アドレス入力端子、双方向性データポート、読出
しイネーブル及び書込みイネーブルを有するランダムア
クセスメモリである。ＲＡＭ基本要素を、１以上のリア
ライザ設計部メモリモジュール中に作成する。基本要素
変換ソフトウエアは、Ｓ ＲＡＭを利用可能な設計部メ
モリ構成と直接的にマッチする１以上のＸ ＲＡＭ基本
要素に変換する。Ｓ ＲＯＭ（出し専用メモリ）基本要
素は、イネーブル入力端子が存在せず、且つ、ＲＯＭの
内容を含むファイルを付加していることを除き、Ｓ Ｒ
ＡＭと同様のものである。Ｓ ＲＯＭ基本要素を設計部
メモリ構成と直接マッチする１以上のＸ ＲＯＭ基本要
素に変換する。Ｘ ＲＯＭは読出しイネーブル入力端子
を有しているが、書込みイネーブルを有していない。内
容ファイルのパスネーム及びもとのＳ ＲＯＭに対する
そのロケーションを、各Ｘ ＲＯＭ基本要素を用いて記
憶する。リアライザハードウエアをこの設計部を用いて
構成する場合、構成システムがパスネームを用いて、Ｘ
ＲＯＭ内容を取り出すとともに、これらをホストイン
タフェースを介して設計部メモリにロードする。分離入
出力データポートを有する S ＲＡＭは同様に操作され
る。しかし、これはMentor Graphics Quick Sim 基本要
素中には設けない。オリジナル設計部のピン及び回路網
は、初期特性すなわち“ｉｎｉｔｓ”を送信し、ある場
合に持続的に幾つかの初期値を送信していることを示し
ている。既知の値（０又は１）である持続的な初期特性
がリアライザシステムによって観測され、ピン又は回路
網を適切な“グランド”（すなわち、ロジック値０) 又
は“ＶＣＣ”（すなわち、ロジック値１）の回路網に接
続する。特定のMentor Graphics の場合では： ・Ｔ、Ｘ、Ｒ及びＺの初期特性を無視する。 ＯＳＦ（＝０＝０Ｓ）又は１ＳＦ（＝１＝1Ｓ）のみを
観測する。 ・回路網、すなわち、回路網の任意の出力ピンの０ＳＦ
又は1ＳＦによって、出力ピンをグランド又はＶＣＣ回
路網の一部分とする。 ・入力ピンの０ＳＦ又は１ＳＦとによって、このピンを
絶縁し、グランド又はＶＣＣ回路に接続する。
のような、ホストが特定する基本要素からの設計部デー
タ構造中の基本要素を、ＥＲＣＧＡネットリスト変換ツ
ールと適合させ、ネットリストファイル中に送出される
ロジックチップ指定の基本要素に変換することを目的と
している。この変換のいくつかは、簡易且つ直接的なも
のであり、単に、基本要素のタイプ及びピンネームのみ
を置換えるのみである。その他の変換はかなり複雑であ
る。以下に示す特定の引用例は好適例のためのものであ
り、Mentor Graphics 入力設計ファイル中に存在するMe
ntor Graplics Quick Sim のホストが特定する基本要素
と、XilinxＬＣＡロジックチップが特定する基本要素と
を使用する。設計部のゲートが、ロジックチップの特定
するゲート基本要素中で許容されるよりも多くの入力端
子を有している場合、このゲートを等価な機能を有する
ゲートの回路網で置換える。このゲート回路網の各々は
許容数の入力端子を有している。このような置換を行う
ために、ゲートの基本要素レコード及びピンレコードを
取り除き、新しいゲートの基本要素レコード及びピンレ
コードと、回路網中の新しい回路の回路網レコードとを
加え、置換えられたゲートに接続されているピン及び回
路網のピンレコード及び回路網レコードにリンクする
（図４５ａ）。設計部のフリップフロップが、ロジック
チップの特定するフリップフロップ基本要素において利
用することのできない機能を有している場合、フリップ
フロップを等価な機能を有するゲートの回路網で置換え
る。まず第１に、回路網を解析し、機能を常に一定の値
ではない回路網に接続するかどうかを調べる。例えば、
ホストが特定する基本要素ＲＥＧを、常に一定の値では
ない活動回路網に接続されたダイレクトクリア入力及び
ダイレクトセット入力の両方を用いて使用する場合に、
メモリ内設計部データ構造における基本要素を、必要に
応じて機能する７４７ＴＴＬフリップフロップロジック
パートに用いられるのと類似のゲートの回路網で置換え
る。しかし、ダイレクトセット入力を、グランド回路網
のような常にロジック値ゼロの回路網に接続する場合、
すなわち、例えばグランド回路網に接続された１つの入
力端子を有するＡＮＤゲートの場合には、ダイレクトク
リアのみが実際に必要とされ、その代わりにロジックチ
ップＤフリップフロップを代用する。Ｓ ＲＡＭ基本要
素は、アドレス入力端子、双方向性データポート、読出
しイネーブル及び書込みイネーブルを有するランダムア
クセスメモリである。ＲＡＭ基本要素を、１以上のリア
ライザ設計部メモリモジュール中に作成する。基本要素
変換ソフトウエアは、Ｓ ＲＡＭを利用可能な設計部メ
モリ構成と直接的にマッチする１以上のＸ ＲＡＭ基本
要素に変換する。Ｓ ＲＯＭ（出し専用メモリ）基本要
素は、イネーブル入力端子が存在せず、且つ、ＲＯＭの
内容を含むファイルを付加していることを除き、Ｓ Ｒ
ＡＭと同様のものである。Ｓ ＲＯＭ基本要素を設計部
メモリ構成と直接マッチする１以上のＸ ＲＯＭ基本要
素に変換する。Ｘ ＲＯＭは読出しイネーブル入力端子
を有しているが、書込みイネーブルを有していない。内
容ファイルのパスネーム及びもとのＳ ＲＯＭに対する
そのロケーションを、各Ｘ ＲＯＭ基本要素を用いて記
憶する。リアライザハードウエアをこの設計部を用いて
構成する場合、構成システムがパスネームを用いて、Ｘ
ＲＯＭ内容を取り出すとともに、これらをホストイン
タフェースを介して設計部メモリにロードする。分離入
出力データポートを有する S ＲＡＭは同様に操作され
る。しかし、これはMentor Graphics Quick Sim 基本要
素中には設けない。オリジナル設計部のピン及び回路網
は、初期特性すなわち“ｉｎｉｔｓ”を送信し、ある場
合に持続的に幾つかの初期値を送信していることを示し
ている。既知の値（０又は１）である持続的な初期特性
がリアライザシステムによって観測され、ピン又は回路
網を適切な“グランド”（すなわち、ロジック値０) 又
は“ＶＣＣ”（すなわち、ロジック値１）の回路網に接
続する。特定のMentor Graphics の場合では： ・Ｔ、Ｘ、Ｒ及びＺの初期特性を無視する。 ＯＳＦ（＝０＝０Ｓ）又は１ＳＦ（＝１＝1Ｓ）のみを
観測する。 ・回路網、すなわち、回路網の任意の出力ピンの０ＳＦ
又は1ＳＦによって、出力ピンをグランド又はＶＣＣ回
路網の一部分とする。 ・入力ピンの０ＳＦ又は１ＳＦとによって、このピンを
絶縁し、グランド又はＶＣＣ回路に接続する。
【００６４】オリジナル設計部の出力ピンは種々の強さ
のドライブを伝達し、シミュレータによって形成される
べき出力構造のタイプを示す。リアライザシステムは、
基本要素変換の際に、幾分これらの強さを観測する。出
力端子を、ハイのときにドライブの強さが零であり、ロ
ーのときにドライブの強さが強であるように特徴づける
場合、出力端子はオープンコレクタとして識別され、こ
れを他の同様の出力端子及びレジスタに、ロジック設計
者が“ワイヤード・アンド”回路網（図４５ｂ）と称す
る形態で接続するのが正当的である。同様に、ローのと
きにドライブの強さが零であり、ハイのときにドライブ
の強さが強である出力端子はオープンエミッタであり、
“ワイヤードオア”を形成するのに用いられる。最終的
にイネーブルされなければ、ＸＦＥＲ基本要素の出力ピ
ンはドライブを有さず、他のＸＦＥＲ出力端子及びレジ
スタと配線され、“トライステート”回路網を形成する
（図４５ｃ）。これらの構造のすべては、基本要素変換
システムによって認識され、トライステート回路網のセ
クションにて説明したように、等価な機能を有する積の
和のロジック回路網に変換される。特定のMentor Graph
ics の場合： ・Ｘ−ステートドライブの強さを無視する。 ・１以上のＸＦＥＲ出力端子を回路網に接続することが
できるが、他の出力端子を接続することはできない。例
外としては、入力ピンをグランド又はＶＣＣ回路網に接
続しているＲＥＳ（抵抗器）を接続することもできる。
ＸＦＥＲがイネーブルされない場合、回路網値はロジッ
ク値ゼロであり、ＶＣＣに接続されたＲＥＳを接続しな
い場合には、ロジック値１となる。１より多くのＸＦＥ
Ｒをイネーブルする場合、結果は論理的ＯＲとなる。 ・０Ｃ／０Ｅ出力端子（ＳＺ／ＺＳ）は、同様のドライ
バを用いても駆動することのできる回路網のみを駆動す
ることができる。駆動されていない場合、０Ｃ回路網は
ハイとなり、ＲＥＳを接続しているかどうかを無視して
０Ｅ回路網はローとなる。 ・ＲＺ、ＺＲ、ＲＳS、ＳＲ又はＺＺ出力ドライブを有
する基本要素を、エラーなしで除去する。 ・以下の出力回路網の条件によって致命的な誤りが生じ
る：すなわち、１より多くのストロング（strong）、ス
トロング及び抵抗器、１より多くの抵抗器、ＸＦＥＲ及
びストロング、ＸＦＥＲ及びＳＺ，ＸＦＥＲ及びＺＳ、
抵抗器を有していないＳＺ又はＺＳ、ストロングを有す
るＳＺ又はＺＳ、ＳＺ＆ＺＳである。
のドライブを伝達し、シミュレータによって形成される
べき出力構造のタイプを示す。リアライザシステムは、
基本要素変換の際に、幾分これらの強さを観測する。出
力端子を、ハイのときにドライブの強さが零であり、ロ
ーのときにドライブの強さが強であるように特徴づける
場合、出力端子はオープンコレクタとして識別され、こ
れを他の同様の出力端子及びレジスタに、ロジック設計
者が“ワイヤード・アンド”回路網（図４５ｂ）と称す
る形態で接続するのが正当的である。同様に、ローのと
きにドライブの強さが零であり、ハイのときにドライブ
の強さが強である出力端子はオープンエミッタであり、
“ワイヤードオア”を形成するのに用いられる。最終的
にイネーブルされなければ、ＸＦＥＲ基本要素の出力ピ
ンはドライブを有さず、他のＸＦＥＲ出力端子及びレジ
スタと配線され、“トライステート”回路網を形成する
（図４５ｃ）。これらの構造のすべては、基本要素変換
システムによって認識され、トライステート回路網のセ
クションにて説明したように、等価な機能を有する積の
和のロジック回路網に変換される。特定のMentor Graph
ics の場合： ・Ｘ−ステートドライブの強さを無視する。 ・１以上のＸＦＥＲ出力端子を回路網に接続することが
できるが、他の出力端子を接続することはできない。例
外としては、入力ピンをグランド又はＶＣＣ回路網に接
続しているＲＥＳ（抵抗器）を接続することもできる。
ＸＦＥＲがイネーブルされない場合、回路網値はロジッ
ク値ゼロであり、ＶＣＣに接続されたＲＥＳを接続しな
い場合には、ロジック値１となる。１より多くのＸＦＥ
Ｒをイネーブルする場合、結果は論理的ＯＲとなる。 ・０Ｃ／０Ｅ出力端子（ＳＺ／ＺＳ）は、同様のドライ
バを用いても駆動することのできる回路網のみを駆動す
ることができる。駆動されていない場合、０Ｃ回路網は
ハイとなり、ＲＥＳを接続しているかどうかを無視して
０Ｅ回路網はローとなる。 ・ＲＺ、ＺＲ、ＲＳS、ＳＲ又はＺＺ出力ドライブを有
する基本要素を、エラーなしで除去する。 ・以下の出力回路網の条件によって致命的な誤りが生じ
る：すなわち、１より多くのストロング（strong）、ス
トロング及び抵抗器、１より多くの抵抗器、ＸＦＥＲ及
びストロング、ＸＦＥＲ及びＳＺ，ＸＦＥＲ及びＺＳ、
抵抗器を有していないＳＺ又はＺＳ、ストロングを有す
るＳＺ又はＺＳ、ＳＺ＆ＺＳである。
【００６５】Mentor Graphics ホスト及びXilinxＬＣＡ
を有する好適例の基本要素を変換するための特別な手続
は、以下に示すとおりである（サブルーチンのネームが
各ヘッダの後に続いている）： １）ホストが特定する基本要素のＬＣＡ基本要素への初
期変換（ｃｏｎｖｅｒｔ ｓ ｔｏ ｘ）。ホストが特
定する基本要素は、上述のMentor Graphics Quick Sim セットから成り、‘Ｓ 'プレフィクスを用
いてネームが付けられる。ＬＣＡが特定する基本要素
は、Xilinx.xnf仕様から成り、’Ｘ ’プレフィクスを
用いてネームが付けられる。各基本要素は：Ｓ ＩＮＶ
の場合、Ｘ ＩＮＶと置換え、ピンのネームを置換え
る。Ｓ ＢＵＳの場合、Ｘ ＢＵＳと置換え、ピンのネ
ームを置換える。Ｓ ＲＥＳの場合、Ｘ ＢＵＦ、ＲＲ
ドライブと置換え、ピンのネームを置換える。Ｓ ＤＥ
Ｌの場合、ＩＮ＆ＯＵＴ回路網を結合する。Ｓ ＡＮ
Ｄ、Ｓ ＮＡＮＤ、Ｓ ＯＲ、Ｓ ＮＯＲ、Ｓ ＸＯ
Ｒ、Ｓ ＸＮＯＲの場合、Ｘ ＡＮＤ、Ｘ ＮＡＮＤ、
Ｘ ＯＲ、Ｘ ＮＯＲ、Ｘ Ｘ ＯＲ、Ｘ ＸＯＲと置換え、ピンネームを置換える。
（２５ピンよりも多い場合、エラー） Ｓ ＲＥＧの場合、Ｘ ＤＥＦと置換え、ピンネームを
置換える。Ｓ ＬＡＴＣＨの場合、Ｘ ＤＬＡＴで置換
え、ピンネームを置換える。Ｓ ＸＦＥＲの場合、後に
までピンネームを後にまで残しておく。Ｓ ＮＵＬＬの
場合、ピンネームをデリートする。Ｓ ＲＡＭ又はＳ
ＲＯＭの場合、ピンネームを後にまで残しておく。次の
基本要素へ。 ２）初期特性の処理（ｇｅｔ ｉｎｉｔ）。メモリ内設
計部データ構造中の２つの回路網は特別なものであ
る。：すなわち“ｇｎｄ”（ロジック値０）及び“ＶＣ
Ｃ”（ロジック値１）である。 各回路網は：回路網の初期特性がＯＳＦである場合、ｇ
ｎｄ回路網が、初期特性がＯＳＦであることを認識でき
ない場合、次の回路網へ、認識できる場合には、この回
路網をｇｎｄ回路網と組合せ、次の回路網へ。回路網の
初期特性が１ＳＦである場合、ＶＣＣ回路網が、初期特
性が１ＳＦであることを認識できない場合、次の回路網
へ、認識できる場合には、この回路網をＶＣＣ回路網と
組合せ、次の回路網へ。 各出力ピンは：ピンの初期特性がＯＳＦの場合には、ｇ
ｎｄ回路網が、初期特性がＯＳＦであることを認識でき
ない場合には次の回路網へ、認識できる場合には、この
回路網をｇｎｄ回路網と組合せ、次の回路網へ。ピンの
初期特性が１ＳＦの場合には、ＶＣＣ回路網が、初期特
性が１ＳＦであることを認識できない場合には、次の回
路網へ、認識できる場合には、この回路網をＶＣＣ回路
網と組合せ、次の回路網へ。次のピンへ。 次回路網は：ピンレコードを、リスト中に入れる。 各入力ピンは：ピンの初期特性が０ＳＦであり、且つこ
の回路網がｇｎｄ回路網でない場合、ピンを回路網から
切り離し、ｇｎｄ回路網に接続する。ピンの初期特性が
１ＳＦであり、且つこの回路網がＶＣＣ回路網でない場
合、ピンを回路網から切り離し、ＶＣＣ回路網に接続す
る。次のピンへ。次の回路網へ。 ３）すべての出力ピンをチェックし、リアライザシステ
ムのドライブの強さに影響を与えないで基本要素を取り
除くとともに、常にイネーブル又はディゼーブルされて
いるＸＦＥＲを取り除く。 各基本要素は：出力ピンがドライブＳＳ、ＲＲ、ＳＺ又
はＺＳを有していない場合、次のピンへ。出力ピンがＲ
Ｚ、ＺＲ、ＲＳ、ＳＲ又はＺＺを有している場合には、
出力ピンを切り離し、除去する。 出力ピンがＳ ＸＦＥＲである場合：Ｅ０（イネーブ
ル）ピンが常にローである場合には、基本要素をデリー
トする。Ｅ０ピンが常にハイである場合、ＢＵＦを代用
する。次の基本要素へ。 ４）不法なマルチ出力接続を選別し、ワイヤードＯＲ，
ワイヤードＡＮＤ及びトライステート回路網及びこれら
のドライバを識別し、変換する(wired- nets)。 各回路網は：ピンレコードを、リスト中に入れる。ＸＦ
ＥＲ出力ピン、入力ピン及びｎｏｎ−ＸＦＥＲ出力ピン
を数える。これらのピンは、ストロング（strong）かつ
レジスティブ（resistive）なＳＺ（オープンコレクタ)
又はＺＳ（オープンエミッタ）である。ストロングを
有する又はドライブ強度を有しない唯一の出力ピンの場
合、次の回路網へ。１以上のレジスタを接続する場合、
すべてのレジスタを、‘ＶＣＣ’(プルアップ）又は
‘ｇｒｏｕｎｄ’（プルダウン）のいづれか一方に接続
していることを確認し、いづれかを記憶する。 以下の場合には、エラーであり、イグジット（exit）す
る：１より大きなストロング、１より大きなレジスタ。
ＸＦＥＲ及びストロング、ＸＦＥＲ及びＳＺ、ＸＦＥＲ
及びＺＳ。レジスタを有していないＳＺ又はＺＳ、スト
ロングを有するＳＺ又はＺＳ、ＳＺ及びＺＳ。１ストロ
ング且つ１レジスタの場合には、レジスティブドライブ
を有する基本要素をデリートする。 １より大きなＳＺの場合：（オープンコレクタ ワイヤ
ードＡＮＤ) 各出力ピンは：レジスタの場合、出力ピンがプルアップ
であることを確認し、これをデリートする。レジスタで
ない場合には、このピンののドライブをストロングと
し、Ｘ−ＩＮＶを構成し、この入力端子を出力ピンに接
続するとともに、この出力端子を回路網に接続する。次
のピンへ。回路網を“フローティングハイ”トライステ
ート回路網として特徴付け、ＯＲ／ＮＯＲゲートを用い
て、相互接続によってこれを構成する。 １より多くのＺＳの場合：（オープンエミッタ ワイヤ
ードＯＲ) 各出力ピンは：レジスタの場合：ピンがプルダウンであ
ることを確認し、その後、これをデリートする。レジス
タでない場合は、ピンのドライブをストロングにする。
次のピンへ。回路網を“フローティングロー”トライス
テート回路網として特徴付け、インタコネクタによっ
て、ＯＲゲートを用いこの回路網を構成する。 ０より多くのＸＦＥＲ且つレジスタ無し、又は、プルダ
ウンの場合：（トライステート“フローティングロ
ー”） 各Ｓ−ＸＦＥＲは：ＡＮＤ Ｉ０を構成するＸＦＥＲ
Ｅ０（又はＥＮＡ）及びＡＮＤ Ｉ１を構成するＸＦＥ
Ｒ１０を用いて、Ｓ−ＸＦＥＲをＸ−ＡＮＤに変換す
る。次のＳ−ＸＦＥＲへ。任意のレジスタ基本要素をデ
リートする。回路網を“フローティングロー”トライス
テート回路網として特徴付け、ＯＲゲートを用いて、相
互接続によってこれを構成する。 ０より多くのＸＦＥＲ基本要素且つ、プルアップの場
合：（トライステート“フローティングハイ”） １個のＳ−ＸＦＥＲ基本要素の場合：ＮＡＮＤ１０を構
成するＸＦＥＲ Ｅ０（又はＥＮＡ）及びＮＡＮＤ１１
を構成するＸＦＥＲ１０を用いて、Ｓ−ＸＦＥＲをＸ−
ＮＡＮＤに変換し、反転する。 １より多くのＳ−ＸＦＥＲ基本要素の場合： 各Ｓ−ＸＦＥＲは：ＡＮＤ１０を構成するＸＦＥＲ Ｅ
０（又はＥＮＡ）及びＡＮＤ１１を構成するＸＦＥＲ１
０を用いて、Ｓ−ＸＦＥＲをＸ−ＡＮＤに変換し、反転
する。次のＳ−ＸＥＲへ、レジスタ基本要素をデリート
する。回路網を“フローティングハイ”トライステート
回路網として特徴付け、ＯＲ／ＮＯＲゲートを用いて、
相互接続によってこれを構成する。次の回路網へ。 ５）等価な機能を有するゲート回路網を用いて、ＬＣＡ
が特定するゲート基本要素中に許容されるよりも多くの
入力ピンを有する任意のゲートを置換する。ゲート回路
網の各々は、許容数の入力端子を有している。(wide-ga
tes) 各基本要素は：そのゲート及び入力端子が５よりも多
く、２５以下である場合（XC3000ロジックチップを用い
るものと仮定する) ：同一種類の最終出力ゲートを構成
する。その出力端子を、オリジナル出力端子及びコピー
特性に接続する。必要とされる、より小さな入力ゲート
の各々は：（ＡＮＤまたはＮＡＮＤオリジナル等のため
のＡＮＤを用いて) ゲートを割当てる。ゲートの出力端
子を最終ゲート入力端子に接続する。ゲートの入力端子
を本来の入力端子に接続する。次のゲートへ。オリジナ
ルのワイドゲートをデリートする。次の基本要素へ。 ６）フリップフロップの機能をチェックするとともに、
ＬＣＡの制約に合致すように配置する。XC3000シリーズ
を用いる場合、フリップフロップはダイレクトクリアを
有するがダイレクトセットは有しておらず、従って両者
を有するわけではない。すべてのＳ−ＤＥＦは、セット
及びクリアのためのピンを有しているため、基本要素
は、ピンを有しているといないとにかかわらず、置換え
る必要がある。XC3000はラッチをサポートしないため、
ラッチを、等価なゲート回路網で置換える必要がある
(ｆｌｏｐｓ＿ｆｏｒ＿３Ｋ)。 各基本要素は： 基本要素がＤＬＡＴ又はＤＥＦである場合：各ピンを記
憶するとともに切離す。ＳＤ及びＲＤ回路網がゲートを
介して、直接又は非直接的に‘ｇｒｏｕｎｄ’又は‘Ｖ
ＣＣ’であるかをチェックすることによって、ＳＤ及び
ＲＤが常にローであるかどうかを見出す。 各基本要素がＤＬＡＴである場合：ゲートの回路網中に
組込み、必要な場合にのみ、ＳＤ及び／又はＲＤのため
のゲートを具えるラッチを構成する。オリジナル基本要
素及びピンレコードをデリートする。 各基本要素がＤＬＡＴでなく、ＤＥＦである場合：ＳＤ
が常にローの場合、ＳＤを用いずにＸ−ＤＥＦを構成
し、これを接続する。ＳＤがローでなく、ＲＤがローの
場合、入力端子及び出力端子にＸ−ＩＮＶを用いてＸ−
ＤＥＦを構成し、これを接続し、Ｘ−ＤＥＦのＲＤピン
を、ＳＤ回路網に接続する。ＳＤが常にローではない場
合、６個の３−入力ＮＡＮＤ及び２ＩＮＶの回路網に組
込み、TTL7474 と同様に、セット及びクリアを有するＤ
ＥＦを構成する。オリジナルの基本要素をデリートす
る。次の基本要素へ。 ７）Ｓ−ＲＡＭ及びＳ−ＲＯＭを、Ｘ−ＲＡＭ及びＸ−
ＲＯＭに変換する。 各基本要素は： 基本要素がＳ−ＲＡＭ又はＳ−ＲＯＭである場合：その
ハイト（height）（ワード数）を、アドレスピン（ハイ
ト＝２〜ピンカウントの累乗）及び、データピンナンバ
と等しいアドレピンの幅をカウントすることによって決
定する。 各利用可能な設計部メモリ構成は：Ｓ−ＲＡＭ／ＲＯＭ
ハイトを、設計部メモリハイトで割算し、必要なモジュ
ールの行数を得る。Ｓ−ＲＡＭ／ＲＯＭの幅を設計部メ
モリの幅で割算することにより、必要なモジュールの列
数を得る。この構成のために必要なモジュールの総数は
行掛ける列である。次の構成へ。必要なモジュール数が
最小となる構成を選択する。行よりも多くのモジュール
を必要とする場合、モジュールの各行に対する出力端子
とハイオーダのアドレス回路網に接続された入力端子と
を用いて、デコーダの基本要素及び回路網を構成する。 各行は：(Ｘ−ＲＡＭのみ）２個の入力端子を用いて書
込みイネーブルのためのＡＮＤゲートを構成する：２個
の入力端子とは、この行のデコーダ出力端子及びＳ−Ｒ
ＡＭ書込みイネーブルである。２つの入力端子を用い
て、行読出しイネーブルのためのＡＮＤゲートを構成す
る：この２個の入力端子とは、この行のデコーダ出力端
子及びＳ−ＲＡＭリードイネーブルである。次の行へ。 モジュールの各行について、： 各コラムは：Ｘ−ＲＡＭ／ＲＯＭ基本要素を構成すると
ともにその構成を記憶する。Ｘ−ＲＯＭの場合、そのフ
ァイルネーム及び行数及び列数を記憶する。Ｘ−ＲＡＭ
／ＲＯＭの読出し及び書込みイネーブルピンを、この行
の(Ｘ−ＲＡＭのみの) 読出し及び書込みイネーブルピ
ンに接続（又は、この行が１つのみの場合には、Ｓ−Ｒ
ＡＭのイネーブルピンに接続) する。Ｘ−ＲＡＭ／ＲＯ
Ｍのアドレスピンを、より低オーダのアドレス回路網に
接続する。Ｘ−ＲＡＭ／ＲＯＭのデータピンを、この列
に対応する一組のデータピンに接続する。次の列へ。次
の行へ。オリジナルのＳ−ＲＡＭ／ＲＯＭ基本要素をデ
リートする。次の基本要素へ。
を有する好適例の基本要素を変換するための特別な手続
は、以下に示すとおりである（サブルーチンのネームが
各ヘッダの後に続いている）： １）ホストが特定する基本要素のＬＣＡ基本要素への初
期変換（ｃｏｎｖｅｒｔ ｓ ｔｏ ｘ）。ホストが特
定する基本要素は、上述のMentor Graphics Quick Sim セットから成り、‘Ｓ 'プレフィクスを用
いてネームが付けられる。ＬＣＡが特定する基本要素
は、Xilinx.xnf仕様から成り、’Ｘ ’プレフィクスを
用いてネームが付けられる。各基本要素は：Ｓ ＩＮＶ
の場合、Ｘ ＩＮＶと置換え、ピンのネームを置換え
る。Ｓ ＢＵＳの場合、Ｘ ＢＵＳと置換え、ピンのネ
ームを置換える。Ｓ ＲＥＳの場合、Ｘ ＢＵＦ、ＲＲ
ドライブと置換え、ピンのネームを置換える。Ｓ ＤＥ
Ｌの場合、ＩＮ＆ＯＵＴ回路網を結合する。Ｓ ＡＮ
Ｄ、Ｓ ＮＡＮＤ、Ｓ ＯＲ、Ｓ ＮＯＲ、Ｓ ＸＯ
Ｒ、Ｓ ＸＮＯＲの場合、Ｘ ＡＮＤ、Ｘ ＮＡＮＤ、
Ｘ ＯＲ、Ｘ ＮＯＲ、Ｘ Ｘ ＯＲ、Ｘ ＸＯＲと置換え、ピンネームを置換える。
（２５ピンよりも多い場合、エラー） Ｓ ＲＥＧの場合、Ｘ ＤＥＦと置換え、ピンネームを
置換える。Ｓ ＬＡＴＣＨの場合、Ｘ ＤＬＡＴで置換
え、ピンネームを置換える。Ｓ ＸＦＥＲの場合、後に
までピンネームを後にまで残しておく。Ｓ ＮＵＬＬの
場合、ピンネームをデリートする。Ｓ ＲＡＭ又はＳ
ＲＯＭの場合、ピンネームを後にまで残しておく。次の
基本要素へ。 ２）初期特性の処理（ｇｅｔ ｉｎｉｔ）。メモリ内設
計部データ構造中の２つの回路網は特別なものであ
る。：すなわち“ｇｎｄ”（ロジック値０）及び“ＶＣ
Ｃ”（ロジック値１）である。 各回路網は：回路網の初期特性がＯＳＦである場合、ｇ
ｎｄ回路網が、初期特性がＯＳＦであることを認識でき
ない場合、次の回路網へ、認識できる場合には、この回
路網をｇｎｄ回路網と組合せ、次の回路網へ。回路網の
初期特性が１ＳＦである場合、ＶＣＣ回路網が、初期特
性が１ＳＦであることを認識できない場合、次の回路網
へ、認識できる場合には、この回路網をＶＣＣ回路網と
組合せ、次の回路網へ。 各出力ピンは：ピンの初期特性がＯＳＦの場合には、ｇ
ｎｄ回路網が、初期特性がＯＳＦであることを認識でき
ない場合には次の回路網へ、認識できる場合には、この
回路網をｇｎｄ回路網と組合せ、次の回路網へ。ピンの
初期特性が１ＳＦの場合には、ＶＣＣ回路網が、初期特
性が１ＳＦであることを認識できない場合には、次の回
路網へ、認識できる場合には、この回路網をＶＣＣ回路
網と組合せ、次の回路網へ。次のピンへ。 次回路網は：ピンレコードを、リスト中に入れる。 各入力ピンは：ピンの初期特性が０ＳＦであり、且つこ
の回路網がｇｎｄ回路網でない場合、ピンを回路網から
切り離し、ｇｎｄ回路網に接続する。ピンの初期特性が
１ＳＦであり、且つこの回路網がＶＣＣ回路網でない場
合、ピンを回路網から切り離し、ＶＣＣ回路網に接続す
る。次のピンへ。次の回路網へ。 ３）すべての出力ピンをチェックし、リアライザシステ
ムのドライブの強さに影響を与えないで基本要素を取り
除くとともに、常にイネーブル又はディゼーブルされて
いるＸＦＥＲを取り除く。 各基本要素は：出力ピンがドライブＳＳ、ＲＲ、ＳＺ又
はＺＳを有していない場合、次のピンへ。出力ピンがＲ
Ｚ、ＺＲ、ＲＳ、ＳＲ又はＺＺを有している場合には、
出力ピンを切り離し、除去する。 出力ピンがＳ ＸＦＥＲである場合：Ｅ０（イネーブ
ル）ピンが常にローである場合には、基本要素をデリー
トする。Ｅ０ピンが常にハイである場合、ＢＵＦを代用
する。次の基本要素へ。 ４）不法なマルチ出力接続を選別し、ワイヤードＯＲ，
ワイヤードＡＮＤ及びトライステート回路網及びこれら
のドライバを識別し、変換する(wired- nets)。 各回路網は：ピンレコードを、リスト中に入れる。ＸＦ
ＥＲ出力ピン、入力ピン及びｎｏｎ−ＸＦＥＲ出力ピン
を数える。これらのピンは、ストロング（strong）かつ
レジスティブ（resistive）なＳＺ（オープンコレクタ)
又はＺＳ（オープンエミッタ）である。ストロングを
有する又はドライブ強度を有しない唯一の出力ピンの場
合、次の回路網へ。１以上のレジスタを接続する場合、
すべてのレジスタを、‘ＶＣＣ’(プルアップ）又は
‘ｇｒｏｕｎｄ’（プルダウン）のいづれか一方に接続
していることを確認し、いづれかを記憶する。 以下の場合には、エラーであり、イグジット（exit）す
る：１より大きなストロング、１より大きなレジスタ。
ＸＦＥＲ及びストロング、ＸＦＥＲ及びＳＺ、ＸＦＥＲ
及びＺＳ。レジスタを有していないＳＺ又はＺＳ、スト
ロングを有するＳＺ又はＺＳ、ＳＺ及びＺＳ。１ストロ
ング且つ１レジスタの場合には、レジスティブドライブ
を有する基本要素をデリートする。 １より大きなＳＺの場合：（オープンコレクタ ワイヤ
ードＡＮＤ) 各出力ピンは：レジスタの場合、出力ピンがプルアップ
であることを確認し、これをデリートする。レジスタで
ない場合には、このピンののドライブをストロングと
し、Ｘ−ＩＮＶを構成し、この入力端子を出力ピンに接
続するとともに、この出力端子を回路網に接続する。次
のピンへ。回路網を“フローティングハイ”トライステ
ート回路網として特徴付け、ＯＲ／ＮＯＲゲートを用い
て、相互接続によってこれを構成する。 １より多くのＺＳの場合：（オープンエミッタ ワイヤ
ードＯＲ) 各出力ピンは：レジスタの場合：ピンがプルダウンであ
ることを確認し、その後、これをデリートする。レジス
タでない場合は、ピンのドライブをストロングにする。
次のピンへ。回路網を“フローティングロー”トライス
テート回路網として特徴付け、インタコネクタによっ
て、ＯＲゲートを用いこの回路網を構成する。 ０より多くのＸＦＥＲ且つレジスタ無し、又は、プルダ
ウンの場合：（トライステート“フローティングロ
ー”） 各Ｓ−ＸＦＥＲは：ＡＮＤ Ｉ０を構成するＸＦＥＲ
Ｅ０（又はＥＮＡ）及びＡＮＤ Ｉ１を構成するＸＦＥ
Ｒ１０を用いて、Ｓ−ＸＦＥＲをＸ−ＡＮＤに変換す
る。次のＳ−ＸＦＥＲへ。任意のレジスタ基本要素をデ
リートする。回路網を“フローティングロー”トライス
テート回路網として特徴付け、ＯＲゲートを用いて、相
互接続によってこれを構成する。 ０より多くのＸＦＥＲ基本要素且つ、プルアップの場
合：（トライステート“フローティングハイ”） １個のＳ−ＸＦＥＲ基本要素の場合：ＮＡＮＤ１０を構
成するＸＦＥＲ Ｅ０（又はＥＮＡ）及びＮＡＮＤ１１
を構成するＸＦＥＲ１０を用いて、Ｓ−ＸＦＥＲをＸ−
ＮＡＮＤに変換し、反転する。 １より多くのＳ−ＸＦＥＲ基本要素の場合： 各Ｓ−ＸＦＥＲは：ＡＮＤ１０を構成するＸＦＥＲ Ｅ
０（又はＥＮＡ）及びＡＮＤ１１を構成するＸＦＥＲ１
０を用いて、Ｓ−ＸＦＥＲをＸ−ＡＮＤに変換し、反転
する。次のＳ−ＸＥＲへ、レジスタ基本要素をデリート
する。回路網を“フローティングハイ”トライステート
回路網として特徴付け、ＯＲ／ＮＯＲゲートを用いて、
相互接続によってこれを構成する。次の回路網へ。 ５）等価な機能を有するゲート回路網を用いて、ＬＣＡ
が特定するゲート基本要素中に許容されるよりも多くの
入力ピンを有する任意のゲートを置換する。ゲート回路
網の各々は、許容数の入力端子を有している。(wide-ga
tes) 各基本要素は：そのゲート及び入力端子が５よりも多
く、２５以下である場合（XC3000ロジックチップを用い
るものと仮定する) ：同一種類の最終出力ゲートを構成
する。その出力端子を、オリジナル出力端子及びコピー
特性に接続する。必要とされる、より小さな入力ゲート
の各々は：（ＡＮＤまたはＮＡＮＤオリジナル等のため
のＡＮＤを用いて) ゲートを割当てる。ゲートの出力端
子を最終ゲート入力端子に接続する。ゲートの入力端子
を本来の入力端子に接続する。次のゲートへ。オリジナ
ルのワイドゲートをデリートする。次の基本要素へ。 ６）フリップフロップの機能をチェックするとともに、
ＬＣＡの制約に合致すように配置する。XC3000シリーズ
を用いる場合、フリップフロップはダイレクトクリアを
有するがダイレクトセットは有しておらず、従って両者
を有するわけではない。すべてのＳ−ＤＥＦは、セット
及びクリアのためのピンを有しているため、基本要素
は、ピンを有しているといないとにかかわらず、置換え
る必要がある。XC3000はラッチをサポートしないため、
ラッチを、等価なゲート回路網で置換える必要がある
(ｆｌｏｐｓ＿ｆｏｒ＿３Ｋ)。 各基本要素は： 基本要素がＤＬＡＴ又はＤＥＦである場合：各ピンを記
憶するとともに切離す。ＳＤ及びＲＤ回路網がゲートを
介して、直接又は非直接的に‘ｇｒｏｕｎｄ’又は‘Ｖ
ＣＣ’であるかをチェックすることによって、ＳＤ及び
ＲＤが常にローであるかどうかを見出す。 各基本要素がＤＬＡＴである場合：ゲートの回路網中に
組込み、必要な場合にのみ、ＳＤ及び／又はＲＤのため
のゲートを具えるラッチを構成する。オリジナル基本要
素及びピンレコードをデリートする。 各基本要素がＤＬＡＴでなく、ＤＥＦである場合：ＳＤ
が常にローの場合、ＳＤを用いずにＸ−ＤＥＦを構成
し、これを接続する。ＳＤがローでなく、ＲＤがローの
場合、入力端子及び出力端子にＸ−ＩＮＶを用いてＸ−
ＤＥＦを構成し、これを接続し、Ｘ−ＤＥＦのＲＤピン
を、ＳＤ回路網に接続する。ＳＤが常にローではない場
合、６個の３−入力ＮＡＮＤ及び２ＩＮＶの回路網に組
込み、TTL7474 と同様に、セット及びクリアを有するＤ
ＥＦを構成する。オリジナルの基本要素をデリートす
る。次の基本要素へ。 ７）Ｓ−ＲＡＭ及びＳ−ＲＯＭを、Ｘ−ＲＡＭ及びＸ−
ＲＯＭに変換する。 各基本要素は： 基本要素がＳ−ＲＡＭ又はＳ−ＲＯＭである場合：その
ハイト（height）（ワード数）を、アドレスピン（ハイ
ト＝２〜ピンカウントの累乗）及び、データピンナンバ
と等しいアドレピンの幅をカウントすることによって決
定する。 各利用可能な設計部メモリ構成は：Ｓ−ＲＡＭ／ＲＯＭ
ハイトを、設計部メモリハイトで割算し、必要なモジュ
ールの行数を得る。Ｓ−ＲＡＭ／ＲＯＭの幅を設計部メ
モリの幅で割算することにより、必要なモジュールの列
数を得る。この構成のために必要なモジュールの総数は
行掛ける列である。次の構成へ。必要なモジュール数が
最小となる構成を選択する。行よりも多くのモジュール
を必要とする場合、モジュールの各行に対する出力端子
とハイオーダのアドレス回路網に接続された入力端子と
を用いて、デコーダの基本要素及び回路網を構成する。 各行は：(Ｘ−ＲＡＭのみ）２個の入力端子を用いて書
込みイネーブルのためのＡＮＤゲートを構成する：２個
の入力端子とは、この行のデコーダ出力端子及びＳ−Ｒ
ＡＭ書込みイネーブルである。２つの入力端子を用い
て、行読出しイネーブルのためのＡＮＤゲートを構成す
る：この２個の入力端子とは、この行のデコーダ出力端
子及びＳ−ＲＡＭリードイネーブルである。次の行へ。 モジュールの各行について、： 各コラムは：Ｘ−ＲＡＭ／ＲＯＭ基本要素を構成すると
ともにその構成を記憶する。Ｘ−ＲＯＭの場合、そのフ
ァイルネーム及び行数及び列数を記憶する。Ｘ−ＲＡＭ
／ＲＯＭの読出し及び書込みイネーブルピンを、この行
の(Ｘ−ＲＡＭのみの) 読出し及び書込みイネーブルピ
ンに接続（又は、この行が１つのみの場合には、Ｓ−Ｒ
ＡＭのイネーブルピンに接続) する。Ｘ−ＲＡＭ／ＲＯ
Ｍのアドレスピンを、より低オーダのアドレス回路網に
接続する。Ｘ−ＲＡＭ／ＲＯＭのデータピンを、この列
に対応する一組のデータピンに接続する。次の列へ。次
の行へ。オリジナルのＳ−ＲＡＭ／ＲＯＭ基本要素をデ
リートする。次の基本要素へ。
【００６６】２.３ パーティショナ リアライザハードウェアはユニット及びサブユニットの
階層から成っている。すなわち、ボードは論 理チップ
を具え、ボックスはボードを具え、ラックはボックスを
具える等である。各ユニットは、ユニット固有のロジッ
ク及び他のユニットとの相互接続のための容量を有して
いる。実現すべき設計部をこの階層に応じて区分化し
（すなわち、サブ分割し）、基本要素の多重クラスタと
する。各ボックスのロジック及び接続容量に応じて作成
された一組のボックス区分を設ける。これらの区分の各
々を、ボードのサブ区分に分割する等により、単一の論
理チップにプログラムするのに十分な程小さな区分に分
割する。同様の分割化方法を、階層の各レベルに順次適
用する。 分割化の目的とは： １）各基本要素を、ボックス、ボード及びロジックチッ
プに割当てること、 ２）ユニット（ボックス、ボード又はロジックチップ）
の相互接続能力の下、区分と接続している回路数を保持
すること、 ３）ユニットの限界内で分割化に用いられるロジックの
量を保持すること、および ４）区分の総数すなわち使用されるユニットの総数を最
小にすることである。
階層から成っている。すなわち、ボードは論 理チップ
を具え、ボックスはボードを具え、ラックはボックスを
具える等である。各ユニットは、ユニット固有のロジッ
ク及び他のユニットとの相互接続のための容量を有して
いる。実現すべき設計部をこの階層に応じて区分化し
（すなわち、サブ分割し）、基本要素の多重クラスタと
する。各ボックスのロジック及び接続容量に応じて作成
された一組のボックス区分を設ける。これらの区分の各
々を、ボードのサブ区分に分割する等により、単一の論
理チップにプログラムするのに十分な程小さな区分に分
割する。同様の分割化方法を、階層の各レベルに順次適
用する。 分割化の目的とは： １）各基本要素を、ボックス、ボード及びロジックチッ
プに割当てること、 ２）ユニット（ボックス、ボード又はロジックチップ）
の相互接続能力の下、区分と接続している回路数を保持
すること、 ３）ユニットの限界内で分割化に用いられるロジックの
量を保持すること、および ４）区分の総数すなわち使用されるユニットの総数を最
小にすることである。
【００６７】２.３.１ 分割化方法 ここで説明する好適分割化方法は、“カット(ＣＵＴ)
回路網”（クラスタの外部における基本要素の接続）の
数が最小であり、お互いに高密度で相互接続されたロジ
ック基本要素を密集させるプロセスに基づくものであ
る。各クラスタは、ボックス、ボード又はＬチップに対
応する区分である。前記プロセスは、以下において指摘
する、相当な改良を伴うPalesko 及びAkers の従来の区
分化方法(Chet A. Palesko, Lex A. Akers,“Logic Par
titioning for Minimizing Gate Arrays",IEEE Trans,
CAD, NO.2, pp. 117 〜121, April 1983)に基づいてい
る。すべての基本要素を初めから見えているクラスタ
に、割当てられていない基本要素から成る“ナル（nul
l）クラスタ”を設ける。まず、ナルクラスタからシー
ド（seed）クラスタを選択し、その後、これをリピート
し、すべてのナルクラスタ基本要素の“利点”を計算
し、最も大きな利点を有する基本要素を選択することに
よって各クラスタを形成する。基本要素の利点が大きく
なるにつれて、ロジッククラスタに組込むのに適したも
のとなる。
回路網”（クラスタの外部における基本要素の接続）の
数が最小であり、お互いに高密度で相互接続されたロジ
ック基本要素を密集させるプロセスに基づくものであ
る。各クラスタは、ボックス、ボード又はＬチップに対
応する区分である。前記プロセスは、以下において指摘
する、相当な改良を伴うPalesko 及びAkers の従来の区
分化方法(Chet A. Palesko, Lex A. Akers,“Logic Par
titioning for Minimizing Gate Arrays",IEEE Trans,
CAD, NO.2, pp. 117 〜121, April 1983)に基づいてい
る。すべての基本要素を初めから見えているクラスタ
に、割当てられていない基本要素から成る“ナル（nul
l）クラスタ”を設ける。まず、ナルクラスタからシー
ド（seed）クラスタを選択し、その後、これをリピート
し、すべてのナルクラスタ基本要素の“利点”を計算
し、最も大きな利点を有する基本要素を選択することに
よって各クラスタを形成する。基本要素の利点が大きく
なるにつれて、ロジッククラスタに組込むのに適したも
のとなる。
【００６８】２.３.２ 有利な機能 部分的な利点とは、この基本要素をクラスタに組込む場
合にこのクラスタのカット回路網の数がどのように変化
するかに基づくことである。ユニットを最大相互接続可
能性以下に保持するために、クラスタのカット回路網総
数をカウントする必要がある。基本要素のピンを具えて
いる各回路網は垂直となっており、基本要素を組込むも
のを仮定すると、閉回路網、“多数カット”の回路網又
は“単一カット”の回路網のいずれかに分類される。一
つのみの接続をクラスタの内側に設けると単一カット回
路網であり、１より多くの接続をクラスタの内側に設け
ると多数カット回路網となる。閉回路網は、全体がクラ
スタ中に含まれる回路網をいう。図４６は、クラスタ
と、３個の回路網Ｓ，Ｍ及びＥによって接続された５個
の基本要素とを示すとともに、影を付けた基本要素をク
ラスタ中に移動させるとどうなるかを示している。クラ
スタのカット回路網数を１個増加させると、回路網Ｓ
は、単一カット回路網となり、カット回路網数を１個減
少させると、回路網Ｅは、閉回路網となる。回路網Ｍ
は、クラスタのカット回路網数を増加、減少させても多
数カット回路網であり、このため無視される。クラスタ
回路網の変化は、単一カット回路網と閉回路網との差で
ある。すなわち： 〔クラスタカットの変化〕＝〔単一カット回路網〕−
〔閉回路網〕 好ましい有利な機能とは、各基本要素の個数を定め、ク
ラスタに組込むには、どの基本要素を選択するのが最適
かを決定することである。最大数のピンと最も強固に接
続された基本要素を選択するのが最適である。この機能
は、Palesko andAkers の分割化に関する最初の有利な
機能である。すなわち： 〔クラスタカットの変化〕＞０の場合： 〔利点〕＝〔基本要素のピン数〕／〔クラスタカットの
変化〕 〔クラスタカットの変化〕≦０の場合： 〔利点〕＝〔−（クラスタカットの変化）＊１００〕＋
１００＋〔基本要素のピン数〕 この基本要素をクラスタに組込む場合、クラスタカット
の数が増加する。多くのピンを具えれば具える程、加え
るカット回路網の数が少なければ少ない程優れている。
クラスタのカット数が減少する場合、減少の程度は１０
０倍となり、１００が加えられ、カットを減少させな
い、いかなる基本要素の利点よりも大きな利点が得られ
ることを保証している。クラスタカットが減少している
場合、ピンの数を増やし、接続を断ち切ることにより、
基本要素を、更に多くのピント結び付ける。好適な方法
で用いられる改良とは、クラスタカットが増加する場合
に、ピン数の項をピン数／カット変化の比に加えること
である。この変更は、前記比が等しい場合に、より多く
のピンを有する基本要素を選択することによって、初期
シード選択を改善することができる。前記比を１０倍す
ることにより、ピン数単独よりも効果的にする。このこ
とは、好適且つ有利な機能である。すなわち: 〔クラスタカットの変化〕＞０の場合： 〔利点〕＝（〔１０＊（基本要素のピン数）〕／〔クラ
スタカットの変化〕）＋〔基本要素のピン数〕 〔クラスタカットの変化〕≦０の場合： 〔利点〕＝〔−（クラスタカットの変化）＊１０００〕
＋１００＋〔基本要素のピン数〕
合にこのクラスタのカット回路網の数がどのように変化
するかに基づくことである。ユニットを最大相互接続可
能性以下に保持するために、クラスタのカット回路網総
数をカウントする必要がある。基本要素のピンを具えて
いる各回路網は垂直となっており、基本要素を組込むも
のを仮定すると、閉回路網、“多数カット”の回路網又
は“単一カット”の回路網のいずれかに分類される。一
つのみの接続をクラスタの内側に設けると単一カット回
路網であり、１より多くの接続をクラスタの内側に設け
ると多数カット回路網となる。閉回路網は、全体がクラ
スタ中に含まれる回路網をいう。図４６は、クラスタ
と、３個の回路網Ｓ，Ｍ及びＥによって接続された５個
の基本要素とを示すとともに、影を付けた基本要素をク
ラスタ中に移動させるとどうなるかを示している。クラ
スタのカット回路網数を１個増加させると、回路網Ｓ
は、単一カット回路網となり、カット回路網数を１個減
少させると、回路網Ｅは、閉回路網となる。回路網Ｍ
は、クラスタのカット回路網数を増加、減少させても多
数カット回路網であり、このため無視される。クラスタ
回路網の変化は、単一カット回路網と閉回路網との差で
ある。すなわち： 〔クラスタカットの変化〕＝〔単一カット回路網〕−
〔閉回路網〕 好ましい有利な機能とは、各基本要素の個数を定め、ク
ラスタに組込むには、どの基本要素を選択するのが最適
かを決定することである。最大数のピンと最も強固に接
続された基本要素を選択するのが最適である。この機能
は、Palesko andAkers の分割化に関する最初の有利な
機能である。すなわち： 〔クラスタカットの変化〕＞０の場合： 〔利点〕＝〔基本要素のピン数〕／〔クラスタカットの
変化〕 〔クラスタカットの変化〕≦０の場合： 〔利点〕＝〔−（クラスタカットの変化）＊１００〕＋
１００＋〔基本要素のピン数〕 この基本要素をクラスタに組込む場合、クラスタカット
の数が増加する。多くのピンを具えれば具える程、加え
るカット回路網の数が少なければ少ない程優れている。
クラスタのカット数が減少する場合、減少の程度は１０
０倍となり、１００が加えられ、カットを減少させな
い、いかなる基本要素の利点よりも大きな利点が得られ
ることを保証している。クラスタカットが減少している
場合、ピンの数を増やし、接続を断ち切ることにより、
基本要素を、更に多くのピント結び付ける。好適な方法
で用いられる改良とは、クラスタカットが増加する場合
に、ピン数の項をピン数／カット変化の比に加えること
である。この変更は、前記比が等しい場合に、より多く
のピンを有する基本要素を選択することによって、初期
シード選択を改善することができる。前記比を１０倍す
ることにより、ピン数単独よりも効果的にする。このこ
とは、好適且つ有利な機能である。すなわち: 〔クラスタカットの変化〕＞０の場合： 〔利点〕＝（〔１０＊（基本要素のピン数）〕／〔クラ
スタカットの変化〕）＋〔基本要素のピン数〕 〔クラスタカットの変化〕≦０の場合： 〔利点〕＝〔−（クラスタカットの変化）＊１０００〕
＋１００＋〔基本要素のピン数〕
【００６９】２.３.３ クラスタの構成 初めに、すべての基本要素をナルクラスタ中に配置す
る。ユーザは、選択するＬチップ、ボード等を表示する
特性を入力設計部に付加することによって、基本要素を
特定のクラスタ中に予め配置することができる。この
時、これらの予め配置された基本要素は、クラスタ情報
に関数するシード配置としての役割を果たす。このこと
によって、ユーザは、タイミング感知基本要素又は他の
高優先基本要素を集めることができ、また、高優先基本
要素に強固に接続されている他の基本要素を集めること
によって、分割化の結果を変えることができる。各々の
新しいクラスタに関して、始めに、新しいクラスタの未
配置の基本要素の利点を計算し、基本要素レコード中に
記録する。予め配置を設けない場合、最も有利な基本要
素（すなわち、最も大きな利点を有するもの）を、クラ
スタの初期シード基本要素として選択する。最も有利な
基本要素の各々をクラスタ中に移動させた後、組込まれ
た基本要素と同一の回路網におけるピンを有する基本要
素のみが、利点を再び計算する。他の基本要素は移動に
よって影響を受けないので、クラスタのこれらの利点に
変わりはない。従って、クラスタが一杯になるまで、新
しい最も有利な基本要素をクラスタ中に移動させる。ク
ラスタが一杯となる時を決定することは、ロジック容量
及び相互接続（すなわち、クラスタカット回路網）の両
方に依存している。基本要素を、クラスタ中に移動させ
る場合、常に、基本要素によってクラスタ中のゲート数
が増加する。しかし、基本要素によって、カット回路網
は、必ずしも増加しない。減少することもあり得る。Pa
lesko and Akers の方法による相互接続の限界に達する
場合、基本要素がロジック容量又は相互接続の限界を超
えないならば、最大よりも少ない利点を有する基本要素
をクラスタ中に移動させることができるが、局所的相互
接続の最大を超える場合には基本要素をクラスタ中に移
動させることはできない。ここで説明した方法を、以下
の点において改良する。すなわち：マーカ（marker）の
アレイを設ける。各マーカに対して、マーカは、起動可
能である。基本要素を１個ずつクラスタ中に移動させ
る。各々の移動の後、クラスタカット回路網の数をチェ
ックする。クラスタカット回路網の数がユニットの最大
利用可能相互接続機能以下の場合、移動を、相互接続が
可能なものとして認識される。最大ロジック容量の限界
に達した場合、最後の移動は、相互接続可能なものとは
認識されず、最後の移動が相互接続可能となるまでは移
動は行われない。ユニット（ラック、ボックス又はボー
ド）をサブユニット（ボックス、ボード又はＬチップ）
に分割化するために：予め配置されていないすべての基
本要素をナルクラスタ中に移動させる。 各クラスタは：各ナルクラスタ基本要素の利点を計算す
るとともに記憶する。起動カウンタの数をゼロにする。
〔クラスタ基本要素カウント〕＜〔最大ロジック容量〕
の場合、移動カウンタをインクリメントする。最も有利
な基本要素をクラスタ中に移動させる。どの基本要素を
移動させるかを、移動カウンタに記録する。〔クラスタ
カット回路網〕＜〔最大相互接続容量〕の場合、ｍｏｖ
ｅ〔移動カウンタ〕＝ＯＫをマークする。〔クラスタカ
ット回路網〕≧〔最大相互接続分量〕の場合、ｍｏｖｅ
〔移動カウンタ〕＝ＮＯＴ ＯＫをマークする。このク
ラスタに接続された回路網の利点を計算する。次のリピ
ートへ。ｍｏｖｅ〔移動カウンタ〕＝ＮＯＴ ＯＫの場
合、ｍｏｖｅ〔移動カウンタ〕に記録された基本要素を
クラスタから外へ移動させる。移動カウンタをデクリー
メントする。次のリピートへ。次のクラスタへ。区分化
のプロセスは、すべての基本要素を首尾よくクラスタ中
に配置するまで又はすべてのクラスタが一杯となるまで
続き、プロセスが終了する。 好適例の全設計部を区分化するために：ラッチレベルの
ボックス、すなわち、各ボックス毎に１個のクラスタに
分割化する。この際： 〔最大ロジック容量〕＝〔全ボックス及び最大相互接続
容量〕＝〔ボックス毎のＹ−Ｚパス〕 を用いている。 各ボックスクラスタは：ボックスレベルのボードへの区
分化、すなわち、各ボード毎に１個のクラスタに分割化
する。この際： 〔最大ロジック容量〕＝〔全ボード及び最大相互接続容
量〕＝〔ボード毎のＸ−Ｙパス〕 を用いている。次のボックスクラスタへ。 各ボードクラスタは：ボードレベルのＬチップへの区分
化、すなわち、各Ｌチップ毎に１個のクラスタに分割化
する。この際： 〔最大ロジック容量〕＝〔Ｌチップ及び最大相互接続容
量〕＝〔Ｌチップ毎のＬ−Ｘパス〕 を用いている。次のボードクラスタへ。
る。ユーザは、選択するＬチップ、ボード等を表示する
特性を入力設計部に付加することによって、基本要素を
特定のクラスタ中に予め配置することができる。この
時、これらの予め配置された基本要素は、クラスタ情報
に関数するシード配置としての役割を果たす。このこと
によって、ユーザは、タイミング感知基本要素又は他の
高優先基本要素を集めることができ、また、高優先基本
要素に強固に接続されている他の基本要素を集めること
によって、分割化の結果を変えることができる。各々の
新しいクラスタに関して、始めに、新しいクラスタの未
配置の基本要素の利点を計算し、基本要素レコード中に
記録する。予め配置を設けない場合、最も有利な基本要
素（すなわち、最も大きな利点を有するもの）を、クラ
スタの初期シード基本要素として選択する。最も有利な
基本要素の各々をクラスタ中に移動させた後、組込まれ
た基本要素と同一の回路網におけるピンを有する基本要
素のみが、利点を再び計算する。他の基本要素は移動に
よって影響を受けないので、クラスタのこれらの利点に
変わりはない。従って、クラスタが一杯になるまで、新
しい最も有利な基本要素をクラスタ中に移動させる。ク
ラスタが一杯となる時を決定することは、ロジック容量
及び相互接続（すなわち、クラスタカット回路網）の両
方に依存している。基本要素を、クラスタ中に移動させ
る場合、常に、基本要素によってクラスタ中のゲート数
が増加する。しかし、基本要素によって、カット回路網
は、必ずしも増加しない。減少することもあり得る。Pa
lesko and Akers の方法による相互接続の限界に達する
場合、基本要素がロジック容量又は相互接続の限界を超
えないならば、最大よりも少ない利点を有する基本要素
をクラスタ中に移動させることができるが、局所的相互
接続の最大を超える場合には基本要素をクラスタ中に移
動させることはできない。ここで説明した方法を、以下
の点において改良する。すなわち：マーカ（marker）の
アレイを設ける。各マーカに対して、マーカは、起動可
能である。基本要素を１個ずつクラスタ中に移動させ
る。各々の移動の後、クラスタカット回路網の数をチェ
ックする。クラスタカット回路網の数がユニットの最大
利用可能相互接続機能以下の場合、移動を、相互接続が
可能なものとして認識される。最大ロジック容量の限界
に達した場合、最後の移動は、相互接続可能なものとは
認識されず、最後の移動が相互接続可能となるまでは移
動は行われない。ユニット（ラック、ボックス又はボー
ド）をサブユニット（ボックス、ボード又はＬチップ）
に分割化するために：予め配置されていないすべての基
本要素をナルクラスタ中に移動させる。 各クラスタは：各ナルクラスタ基本要素の利点を計算す
るとともに記憶する。起動カウンタの数をゼロにする。
〔クラスタ基本要素カウント〕＜〔最大ロジック容量〕
の場合、移動カウンタをインクリメントする。最も有利
な基本要素をクラスタ中に移動させる。どの基本要素を
移動させるかを、移動カウンタに記録する。〔クラスタ
カット回路網〕＜〔最大相互接続容量〕の場合、ｍｏｖ
ｅ〔移動カウンタ〕＝ＯＫをマークする。〔クラスタカ
ット回路網〕≧〔最大相互接続分量〕の場合、ｍｏｖｅ
〔移動カウンタ〕＝ＮＯＴ ＯＫをマークする。このク
ラスタに接続された回路網の利点を計算する。次のリピ
ートへ。ｍｏｖｅ〔移動カウンタ〕＝ＮＯＴ ＯＫの場
合、ｍｏｖｅ〔移動カウンタ〕に記録された基本要素を
クラスタから外へ移動させる。移動カウンタをデクリー
メントする。次のリピートへ。次のクラスタへ。区分化
のプロセスは、すべての基本要素を首尾よくクラスタ中
に配置するまで又はすべてのクラスタが一杯となるまで
続き、プロセスが終了する。 好適例の全設計部を区分化するために：ラッチレベルの
ボックス、すなわち、各ボックス毎に１個のクラスタに
分割化する。この際： 〔最大ロジック容量〕＝〔全ボックス及び最大相互接続
容量〕＝〔ボックス毎のＹ−Ｚパス〕 を用いている。 各ボックスクラスタは：ボックスレベルのボードへの区
分化、すなわち、各ボード毎に１個のクラスタに分割化
する。この際： 〔最大ロジック容量〕＝〔全ボード及び最大相互接続容
量〕＝〔ボード毎のＸ−Ｙパス〕 を用いている。次のボックスクラスタへ。 各ボードクラスタは：ボードレベルのＬチップへの区分
化、すなわち、各Ｌチップ毎に１個のクラスタに分割化
する。この際： 〔最大ロジック容量〕＝〔Ｌチップ及び最大相互接続容
量〕＝〔Ｌチップ毎のＬ−Ｘパス〕 を用いている。次のボードクラスタへ。
【００７０】２.３.４ 容量の限界 この方法に用いられる最大ロジック容量の限界の決定
は、使用するロジックチップの特性に依存している。Xi
linx製のＬＣＡを論理チップとして使用する場合、これ
らは、構成可能な論理ブロック(ＣＬＢ) を基礎にして
いる。ＣＬＢの各々によって、多くのゲート及びフリッ
プフロップを具現化することができる。ＣＬＢの数は、
ゲート及びフリップフロップ機能、どの位多くの機能を
設けるか、どのくらい多くのピンを有するか、どのよう
に相互接続するかに依存している。分割化前に設計部を
ＣＬＢの形態に変換する場合、ＣＬＢを分割化された基
本要素とし、ロジック容量の限界はＬＣＡ中のＣＬＢの
数に基づいている。分割化前に設計部をＣＬＢの形態に
変換しない場合、ゲートを、分割化された基本要素とし
てロジック容量の限界は、ＬＣＡに適合すべきゲートの
数に基づいている。ゲートが消費する容量の程度に応じ
て、ゲートの重みをかけ、分割化の結果を改善する。各
クラスタを構成するのに用いられる限界は、必ずしもす
べて同一である必要はない。ユニット間でロジック及び
相互接続容量特性を変える場合、適切に限界を設定して
これらユニットのクラスタを構成する。
は、使用するロジックチップの特性に依存している。Xi
linx製のＬＣＡを論理チップとして使用する場合、これ
らは、構成可能な論理ブロック(ＣＬＢ) を基礎にして
いる。ＣＬＢの各々によって、多くのゲート及びフリッ
プフロップを具現化することができる。ＣＬＢの数は、
ゲート及びフリップフロップ機能、どの位多くの機能を
設けるか、どのくらい多くのピンを有するか、どのよう
に相互接続するかに依存している。分割化前に設計部を
ＣＬＢの形態に変換する場合、ＣＬＢを分割化された基
本要素とし、ロジック容量の限界はＬＣＡ中のＣＬＢの
数に基づいている。分割化前に設計部をＣＬＢの形態に
変換しない場合、ゲートを、分割化された基本要素とし
てロジック容量の限界は、ＬＣＡに適合すべきゲートの
数に基づいている。ゲートが消費する容量の程度に応じ
て、ゲートの重みをかけ、分割化の結果を改善する。各
クラスタを構成するのに用いられる限界は、必ずしもす
べて同一である必要はない。ユニット間でロジック及び
相互接続容量特性を変える場合、適切に限界を設定して
これらユニットのクラスタを構成する。
【００７１】２.３.５ リアライザの区分化 プロセスを分割化することによって、設計部の各基本要
素に対する３ナンバボックス／ボード／チップロケーシ
ョンが得られる。このロケーションは、設計部データ構
造の基本要素レコードに記憶される。このことによっ
て、設計部回路網の各基本要素は、Ｌチップ、ボード、
及びボックスに亘ってトレースすることができる。ネッ
トのタイミングは、システムにおける回路網をトレース
するとともに、相互接続クロスバーチップ及び論理チッ
プを介して、ディレイを加算することによって評価され
る。相互接続の段階では、回路網中に具えられた種々の
ボックス／ボード／チップ基本要素の組合せ総数に基づ
き、ネットリストをオーダする。このようにして、相互
接続は最も複雑な回路網から最も複雑でない回路網まで
を保証する。最終的に、回路網及び回路網レコードの基
本要素が、Ｌチップ及びクロスバーチップに亘って回路
網を明確に作成する情報を具えているので、局所的な図
式的ロジック変化を再度区分化する必要はなく、変化さ
せられた回路網を具えるチップを更新する必要があるだ
けである。これによって、設計部を再度区分化せずに設
計部を変換させることができる。
素に対する３ナンバボックス／ボード／チップロケーシ
ョンが得られる。このロケーションは、設計部データ構
造の基本要素レコードに記憶される。このことによっ
て、設計部回路網の各基本要素は、Ｌチップ、ボード、
及びボックスに亘ってトレースすることができる。ネッ
トのタイミングは、システムにおける回路網をトレース
するとともに、相互接続クロスバーチップ及び論理チッ
プを介して、ディレイを加算することによって評価され
る。相互接続の段階では、回路網中に具えられた種々の
ボックス／ボード／チップ基本要素の組合せ総数に基づ
き、ネットリストをオーダする。このようにして、相互
接続は最も複雑な回路網から最も複雑でない回路網まで
を保証する。最終的に、回路網及び回路網レコードの基
本要素が、Ｌチップ及びクロスバーチップに亘って回路
網を明確に作成する情報を具えているので、局所的な図
式的ロジック変化を再度区分化する必要はなく、変化さ
せられた回路網を具えるチップを更新する必要があるだ
けである。これによって、設計部を再度区分化せずに設
計部を変換させることができる。
【００７２】２.４ ネットリスティング及び相互接続
システム リアライザネットリスティング及び相互接続変換システ
ムは、入力設計に応じて、リアライザハードウェアを構
成するのに用いる、リアライザシステム中の各ロジック
チップ及びクロスバーチップに関するネットリストファ
イルを構成することを目的としている。どのようにして
部分的クロスバー相互接続をネットリストすべきかの決
定を、次の３段プロセスの総合によって行う。 ステージ１：ステートメントは、各基本要素毎に設計デ
ータ構造中のすべてのロジック基本要素に関するロジッ
クチップネットリストファイルに送信される。 ステージ２：完全に単一ロジックチップ中に含まれてい
るトライステート回路網の加算ゲートに関するステート
メントは、各回路網毎に送信される。 ステージ３：より多くのロジックチップ間を通る回路網
の相互接続をネットリストする。各カット回路網毎に、
すべてのチップにおけるこの回路網のすべての相互接続
バッファ及び、クロスバーチップにおけるこの回路網の
加算ゲートに関するステートメントを送出する。このプ
ロセスの一部として、いかにして回路網を相互接続する
かを明確に決定する。このプロセス自体は４個のステー
ジを有している。 ステージ３ａ：どのようにして回路網が各クロスバー間
を通り、且つ、どこにロジックチップドライバ及びレシ
ーバを配置するかを示しているトリー（tree）を構成す
る。 ステージ３ｂ：クロスバーチップの各組の回路網を相互
接続する能力を評価する。 ステージ３ｃ：この回路網を相互接続するクロスバーチ
ップの最適な組を選択する。 ステージ３ｄ：組の選択及びトリー構造に基づき、バッ
ファ及び加算ゲートに関するステートメントをロジック
及びクロスバーチップネットリストファイルに送出する
ことによって、相互接続をネットリストする。このセク
ションでは、各ステージに用いられる技術について説明
しており、完全な相互接続及びネットリスティング手続
について詳細な規定と、二つの詳細な回路構成例を記述
している。
システム リアライザネットリスティング及び相互接続変換システ
ムは、入力設計に応じて、リアライザハードウェアを構
成するのに用いる、リアライザシステム中の各ロジック
チップ及びクロスバーチップに関するネットリストファ
イルを構成することを目的としている。どのようにして
部分的クロスバー相互接続をネットリストすべきかの決
定を、次の３段プロセスの総合によって行う。 ステージ１：ステートメントは、各基本要素毎に設計デ
ータ構造中のすべてのロジック基本要素に関するロジッ
クチップネットリストファイルに送信される。 ステージ２：完全に単一ロジックチップ中に含まれてい
るトライステート回路網の加算ゲートに関するステート
メントは、各回路網毎に送信される。 ステージ３：より多くのロジックチップ間を通る回路網
の相互接続をネットリストする。各カット回路網毎に、
すべてのチップにおけるこの回路網のすべての相互接続
バッファ及び、クロスバーチップにおけるこの回路網の
加算ゲートに関するステートメントを送出する。このプ
ロセスの一部として、いかにして回路網を相互接続する
かを明確に決定する。このプロセス自体は４個のステー
ジを有している。 ステージ３ａ：どのようにして回路網が各クロスバー間
を通り、且つ、どこにロジックチップドライバ及びレシ
ーバを配置するかを示しているトリー（tree）を構成す
る。 ステージ３ｂ：クロスバーチップの各組の回路網を相互
接続する能力を評価する。 ステージ３ｃ：この回路網を相互接続するクロスバーチ
ップの最適な組を選択する。 ステージ３ｄ：組の選択及びトリー構造に基づき、バッ
ファ及び加算ゲートに関するステートメントをロジック
及びクロスバーチップネットリストファイルに送出する
ことによって、相互接続をネットリストする。このセク
ションでは、各ステージに用いられる技術について説明
しており、完全な相互接続及びネットリスティング手続
について詳細な規定と、二つの詳細な回路構成例を記述
している。
【００７３】２.４.１ シンプルな回路網及びトライス
テート回路網の相互接続構造 シンプルな回路網は、単一のドライバのみを有する回路
網である。ドライバを有するソースＬチップは、信号
を、階層の上方へ向かってすべてのレシーバに及んでい
るクロスバーチップに伝達する。レシーバを駆動するた
めのパスを階層の下方に向かって接続し、すべての受信
Ｌチップを駆動する。図４７は、シンプルな回路網の相
互接続を示しており、詳細については以下に説明する。
トライステート回路網は、２以上のトライステート、オ
ープンコレクタ又はオープンエミッタドライバによって
駆動される回路網である。このことは、設計部データ構
造中においては、２以上のドライバ（出力ピン）を有す
る単一の回路網として示される。各ドライバを、基本要
素変換の間にドライバを変換して得られる１個のＡＮＤ
ゲート及び１個以上のレシーバ（入力ピン）である。ド
ライバがイネーブルされない場合にゼロとなっている
“フローティングロー”回路網を、１個以上の加算ＯＲ
ゲートをＡＮＤゲートにより駆動することで実現する。
“フローティングハイ”ゲートは、ＡＮＤゲートに反転
データ入力を有しており、最終的な加算ゲートをＮＯＲ
としている。同じ接続形態及び基本的な方法を、両ケー
スに適用する。一般的な一方向性接続及び１以上の加算
ＯＲゲートを用いて、積の和としてトライステート回路
網を具体化する。ドライバのパスを、相互接続階層のＸ
からＺに向かって集中させ、ドライバを加算ＯＲゲート
に集める。最も高いレベルの加算ＯＲゲート出力を、ロ
ジック回路網の真の値、すなわち、そのソースとしてい
る。ソースを相互接続階層の下方に向かって接続し、す
べてのドライバを駆動する。結果的に、幾つかのチップ
対（Ｚ−Ｘ、Ｘ−Ｙ及び／又はＹ−Ｚ）は、２つのパス
を必要としている。そのうち、一方のパスはドライバを
加算ＯＲゲートとつないでいるものであり、レシーバと
出力とをつなぐものである。図４８は、トライステート
回路網の相互接続を示しており、詳細については以下に
説明する。
テート回路網の相互接続構造 シンプルな回路網は、単一のドライバのみを有する回路
網である。ドライバを有するソースＬチップは、信号
を、階層の上方へ向かってすべてのレシーバに及んでい
るクロスバーチップに伝達する。レシーバを駆動するた
めのパスを階層の下方に向かって接続し、すべての受信
Ｌチップを駆動する。図４７は、シンプルな回路網の相
互接続を示しており、詳細については以下に説明する。
トライステート回路網は、２以上のトライステート、オ
ープンコレクタ又はオープンエミッタドライバによって
駆動される回路網である。このことは、設計部データ構
造中においては、２以上のドライバ（出力ピン）を有す
る単一の回路網として示される。各ドライバを、基本要
素変換の間にドライバを変換して得られる１個のＡＮＤ
ゲート及び１個以上のレシーバ（入力ピン）である。ド
ライバがイネーブルされない場合にゼロとなっている
“フローティングロー”回路網を、１個以上の加算ＯＲ
ゲートをＡＮＤゲートにより駆動することで実現する。
“フローティングハイ”ゲートは、ＡＮＤゲートに反転
データ入力を有しており、最終的な加算ゲートをＮＯＲ
としている。同じ接続形態及び基本的な方法を、両ケー
スに適用する。一般的な一方向性接続及び１以上の加算
ＯＲゲートを用いて、積の和としてトライステート回路
網を具体化する。ドライバのパスを、相互接続階層のＸ
からＺに向かって集中させ、ドライバを加算ＯＲゲート
に集める。最も高いレベルの加算ＯＲゲート出力を、ロ
ジック回路網の真の値、すなわち、そのソースとしてい
る。ソースを相互接続階層の下方に向かって接続し、す
べてのドライバを駆動する。結果的に、幾つかのチップ
対（Ｚ−Ｘ、Ｘ−Ｙ及び／又はＹ−Ｚ）は、２つのパス
を必要としている。そのうち、一方のパスはドライバを
加算ＯＲゲートとつないでいるものであり、レシーバと
出力とをつなぐものである。図４８は、トライステート
回路網の相互接続を示しており、詳細については以下に
説明する。
【００７４】２.４.２ ネーミング 固有のネームを有する回路網を用いて、論理チップ内の
相互接続をネットリストファイル中に規定する。これら
の回路網は、設計部データ構造中の回路網と混同すべき
ではない。各設計部回路網は、論理ロジックチップネッ
トリストファイル中に片方の回路網を有し、入力設計フ
ァイルに用いたのと同じ実際の回路網ネームをネットリ
ストファイルに用いる。基本要素変換の間に設計部デー
タ構造に加えられる回路網に、人工的に発生させられた
ネームを付ける。設計部データ構造中に存在しない回路
網を、ロジックチップ及びクロスバーチップネットリス
トファイルに送出し、相互接続を特定する。ロジックチ
ップ又はクロスバーチップ Ｉ／ＯバッファとＩ／Ｏピ
ンとの間の回路網、ＡＮＤゲートとトライステートの積
の和である加算ゲートとの間の回路網、及び、クロスバ
ー加算を用いる場合に相互接続の上方及び下方に通って
いる回路網、これらすべての回路網は設計部の単一回路
網と関連しているが、ネットリストファイル中の回路網
とは別個のものである。相互接続基本要素をネットリス
トファイルに送出する際は、実際の回路網ネームを変更
し、これら相互接続機能の各々に対して別個の回路網ネ
ームを提供する。次のチャートはネーム変更のすべてを
リストしている。Ｉ／Ｏバッファとそのピンとの間のチ
ップレベル毎に、１個のネームのみを使用する。これら
のネームには、接続の他端におけるチップに従って番号
を付して独自性を持たせている。チップレベル毎に１回
よりも多く使用されるネームによって、クロスバーチッ
プ内部接続を規定する。これは、このような多くの構成
し得るネーミングシステムの一例にすぎない。文字
‘Ｈ’を、チャート中の実際の回路網ネームの代わりに
用いる。例えば、相互接続された回路網を‘ＥＮＡＢＬ
Ｅ’と称する場合、ロジックチップ６から受信する入力
バッファ入力端子とそのＩ／Ｏピンとの間の回路網を
‘ＥＮＡＢＬＥ−Ｄ−６’と称する。 ‘Ｎ’： Ｌチップ： このＬチップを回路網のソースとする場合、真の回路網値である。このＬチ ップに唯一つのドライバを設ける場合トライステートドライバである。 Ｘ，Ｙ，Ｚチップ： １個のチャイルド（child）ドライバを設ける場合、チャイルドからの入力 バッファ出力ピンである。このチップを回路網のソースとする場合、チャイ ルドへの出力バッファ入力ピンである。 すべてのチップ： 親への出力バッファ入力ピンである。加算ゲート出力端子。 ‘Ｎ＿Ｒ’： Ｌチップ： この回路網のソースをいずれかに設ける場合、真の回路網値である。 Ｘ，Ｙ，Ｚチップ： このチップが回路網のソースではない場合、チャイルドの出力バッファの入 力ピンである。 すべてのチップ： 親からの入力バッファ出力ピン。 ‘Ｎ＿Ｒ＿ｃ’： Ｘ，Ｙ，Ｚチップ： チャイルドへの出力バッファ出力ピンである。ここで‘ｃ’は、チャイル ドのチップナンバである。 ‘Ｎ＿Ｐ’： すべてのチップ： 親からの入力バッファの入力ピン。 ‘Ｎ＿Ｄ’： すべてのチップ： 親への出力バッファの出力ピン。 ‘Ｎ＿Ｄ＿ｃ’： Ｘ，Ｙ，Ｚチップ： チャイルドからの出力バッファの出力ピン。ここで‘ｃ’はチャイルドのチ ップナンバである。 ‘Ｎ−Ｐ’： すべてのチップ 親からの入力バッファの入力ピン。 ‘Ｎ−Ｄ’： すべてのチップ 親への出力バッファの出力ピン。 ‘Ｎ−Ｄ−ｃ’： Ｘ，Ｙ，Ｚチップ チャイルドからの入力バッファの入力ピン。 ‘Ｎ＿ＯＲ＿ｉ’： Ｌチップ： １より多くのドライバをＬチップに設けた場合、トライステートドライバで ある。ここで‘i'は多くのこのようなドライバを識別している。 Ｘ，Ｙ，Ｚチップ： １より多くのチャイルドドライバを設ける場合、チャイルドドライバからの 入力バッファ出力ピン。 すべてのチップ： 加算ゲート入力端子。
相互接続をネットリストファイル中に規定する。これら
の回路網は、設計部データ構造中の回路網と混同すべき
ではない。各設計部回路網は、論理ロジックチップネッ
トリストファイル中に片方の回路網を有し、入力設計フ
ァイルに用いたのと同じ実際の回路網ネームをネットリ
ストファイルに用いる。基本要素変換の間に設計部デー
タ構造に加えられる回路網に、人工的に発生させられた
ネームを付ける。設計部データ構造中に存在しない回路
網を、ロジックチップ及びクロスバーチップネットリス
トファイルに送出し、相互接続を特定する。ロジックチ
ップ又はクロスバーチップ Ｉ／ＯバッファとＩ／Ｏピ
ンとの間の回路網、ＡＮＤゲートとトライステートの積
の和である加算ゲートとの間の回路網、及び、クロスバ
ー加算を用いる場合に相互接続の上方及び下方に通って
いる回路網、これらすべての回路網は設計部の単一回路
網と関連しているが、ネットリストファイル中の回路網
とは別個のものである。相互接続基本要素をネットリス
トファイルに送出する際は、実際の回路網ネームを変更
し、これら相互接続機能の各々に対して別個の回路網ネ
ームを提供する。次のチャートはネーム変更のすべてを
リストしている。Ｉ／Ｏバッファとそのピンとの間のチ
ップレベル毎に、１個のネームのみを使用する。これら
のネームには、接続の他端におけるチップに従って番号
を付して独自性を持たせている。チップレベル毎に１回
よりも多く使用されるネームによって、クロスバーチッ
プ内部接続を規定する。これは、このような多くの構成
し得るネーミングシステムの一例にすぎない。文字
‘Ｈ’を、チャート中の実際の回路網ネームの代わりに
用いる。例えば、相互接続された回路網を‘ＥＮＡＢＬ
Ｅ’と称する場合、ロジックチップ６から受信する入力
バッファ入力端子とそのＩ／Ｏピンとの間の回路網を
‘ＥＮＡＢＬＥ−Ｄ−６’と称する。 ‘Ｎ’： Ｌチップ： このＬチップを回路網のソースとする場合、真の回路網値である。このＬチ ップに唯一つのドライバを設ける場合トライステートドライバである。 Ｘ，Ｙ，Ｚチップ： １個のチャイルド（child）ドライバを設ける場合、チャイルドからの入力 バッファ出力ピンである。このチップを回路網のソースとする場合、チャイ ルドへの出力バッファ入力ピンである。 すべてのチップ： 親への出力バッファ入力ピンである。加算ゲート出力端子。 ‘Ｎ＿Ｒ’： Ｌチップ： この回路網のソースをいずれかに設ける場合、真の回路網値である。 Ｘ，Ｙ，Ｚチップ： このチップが回路網のソースではない場合、チャイルドの出力バッファの入 力ピンである。 すべてのチップ： 親からの入力バッファ出力ピン。 ‘Ｎ＿Ｒ＿ｃ’： Ｘ，Ｙ，Ｚチップ： チャイルドへの出力バッファ出力ピンである。ここで‘ｃ’は、チャイル ドのチップナンバである。 ‘Ｎ＿Ｐ’： すべてのチップ： 親からの入力バッファの入力ピン。 ‘Ｎ＿Ｄ’： すべてのチップ： 親への出力バッファの出力ピン。 ‘Ｎ＿Ｄ＿ｃ’： Ｘ，Ｙ，Ｚチップ： チャイルドからの出力バッファの出力ピン。ここで‘ｃ’はチャイルドのチ ップナンバである。 ‘Ｎ−Ｐ’： すべてのチップ 親からの入力バッファの入力ピン。 ‘Ｎ−Ｄ’： すべてのチップ 親への出力バッファの出力ピン。 ‘Ｎ−Ｄ−ｃ’： Ｘ，Ｙ，Ｚチップ チャイルドからの入力バッファの入力ピン。 ‘Ｎ＿ＯＲ＿ｉ’： Ｌチップ： １より多くのドライバをＬチップに設けた場合、トライステートドライバで ある。ここで‘i'は多くのこのようなドライバを識別している。 Ｘ，Ｙ，Ｚチップ： １より多くのチャイルドドライバを設ける場合、チャイルドドライバからの 入力バッファ出力ピン。 すべてのチップ： 加算ゲート入力端子。
【００７５】２.４.３ ステージ１：ロジック基本要素
のネットリスティング ステートメントは、各基本要素毎に、設計部データ構造
中のすべてのロジック基本要素に対するロジックチップ
ネットリストファイルに送出される。基本要素を接続し
ている回路網のネーミングを行い、以下のステージ３ｄ
の相互接続バッファに用いられるネーミングと一致させ
る。回路網のソースを同一の論理チップ中に設ける場
合、入力ピンをこれらの本来の回路網ネームに接続す
る。このことは、閉回路網（カットがない回路網）に対
して常に真であり、カット回路網のＬチップを駆動する
際においても真である。Ｌチップをソースとしない場
合、入力ピンをこれらの親レシーバの入力バッファに接
続する。出力ピンをロジックチップの加算ゲートに接続
する場合を除き、出力ピンをこれらの本来の回路網ネー
ムに接続する。出力ピンをロジックチップの加算ゲート
に接続する場合、特定の回路網ネームを変更させる。
のネットリスティング ステートメントは、各基本要素毎に、設計部データ構造
中のすべてのロジック基本要素に対するロジックチップ
ネットリストファイルに送出される。基本要素を接続し
ている回路網のネーミングを行い、以下のステージ３ｄ
の相互接続バッファに用いられるネーミングと一致させ
る。回路網のソースを同一の論理チップ中に設ける場
合、入力ピンをこれらの本来の回路網ネームに接続す
る。このことは、閉回路網（カットがない回路網）に対
して常に真であり、カット回路網のＬチップを駆動する
際においても真である。Ｌチップをソースとしない場
合、入力ピンをこれらの親レシーバの入力バッファに接
続する。出力ピンをロジックチップの加算ゲートに接続
する場合を除き、出力ピンをこれらの本来の回路網ネー
ムに接続する。出力ピンをロジックチップの加算ゲート
に接続する場合、特定の回路網ネームを変更させる。
【００７６】２.４.４ ステージ２：ロジックチップ加
算ゲートのネットリスティング 完全に単一ロジックチップ中に含まれているトライステ
ート回路網の加算ゲートに関するステートメントを、各
回路網毎に送出する。上述した回路網ネームの変更を用
いて入力端子を接続する。出力端子は本来の回路網ネー
ムを駆動する。回路網が“フローティングハイ”である
かどうかに応じて、適切な出力検知（ＯＲ又はＮＯＲ)
を用いる。
算ゲートのネットリスティング 完全に単一ロジックチップ中に含まれているトライステ
ート回路網の加算ゲートに関するステートメントを、各
回路網毎に送出する。上述した回路網ネームの変更を用
いて入力端子を接続する。出力端子は本来の回路網ネー
ムを駆動する。回路網が“フローティングハイ”である
かどうかに応じて、適切な出力検知（ＯＲ又はＮＯＲ)
を用いる。
【００７７】２.４.５ ステージ３：カット回路網相互
接続の決定及びネットリスティング １より多くの論理チップ間を通っている回路網（カット
回路網）の相互接続をネットリストする。カット回路網
を、各々、ステージ３ａ、３ｂ及び３ｃを介して一度に
処理する。
接続の決定及びネットリスティング １より多くの論理チップ間を通っている回路網（カット
回路網）の相互接続をネットリストする。カット回路網
を、各々、ステージ３ａ、３ｂ及び３ｃを介して一度に
処理する。
【００７８】２.４.５.１ ステージ３ａ：相互接続ト
リーの構成 一時的なトリーデータ構造を構成し、相互接続プロセス
を案内する。この一時的トリーデータ構造は、この回路
網に基本要素を有するＬチップと、相互接続を具体化す
るＸ、Ｙ及びＺチップと、各々の相互接続の要件を示す
ことによって、回路網の構造を表現する。各トリーレベ
ルでの各ノードはシステム中のロジック又はクロスバー
チップに対応しており、その下位のチャイルドノードに
つながっているブランチを有し、ノード及び親のパスに
つながっている相互接続パスに関するデータを以下のよ
うに記憶する：レベル チップ 相互接続パス ルート Ｚチップ なし 第１レベル Ｙチップ Ｙ−Ｚパス 第２レベル Ｘチップ Ｘ−Ｙパス 第３レベル Ｌチップ Ｌ−Ｘパス 回路網中に含まれている各Ｌチップは、回路網にいかに
多くの基本要素を有していても、トリー中の唯一個のノ
ードで表現される。各ノードは以下のエントリを有して
いる。 チップナンバ：ボードのいずれかのＬチップ、ボックス
のいずれかのボード又はラックのいずれかのボックス。
初期値はＮＵＬＬ。 Ｄ及びＲカウント：このノードのパスに必要とされるド
ライバ（Ｄ）及びレシーバ（Ｒ）の数である。初期値は
ゼロ。 Ｄ及びＲパス：（各Ｌ−Ｘ、Ｘ−Ｙ又はＹ−Ｚパスで利
用できるいくつかのパスナンバの中から）いずれかのパ
スナンバを用いて、ドライバがこのノードからトリーを
上り、レシーバが降りる。初期値はＮＵＬＬである。 トップサム：このノードが下位にすべてのドライバを具
える加算ゲートを有している場合、真と認識する。これ
を用いて、多数ゲートの積の和における最終ゲートを制
御し、“フローティングハイ”の場合その出力反転を得
る。初期値は偽である。回路網が多数のボックスに及ん
でいない場合、ルートノード（root node）はナルエン
トリ及び唯一つの第１レベルノードを有している。回路
網が多数ボードに及んでいない場合、第１レベルノード
はナルエントリ及び唯一つの第２レベルノードを有して
いる。回路網が多数のＬチップに及んでいない場合、回
路網は、相互接続の必要がなく、トリーを有していな
い。パーティショナによって割当てられた基本要素のロ
ケーションに従って、設計部データ構造中の回路網を操
作しトリーを構成する。回路網が１より多くのボックス
又はボードに及んでいない場合、必要とされないクロス
バーレベルのノードをナルとする。このようにして、各
Ｌチップの駆動出力端子及び受信入力端子の数をカウン
トするとともにＬチップノード中に記憶し、Ｌチップの
相互接続の必要性を確認する。各Ｘチップノードにおい
て、ドライバを有しているＬチップの数及びレシーバを
有している数をカウントし、各Ｘチップが、どのような
相互接続を設けなければならいかを確認する。同様に、
各Ｙチップにおいて、駆動及び受信Ｘチップをカウント
し、Ｚチップにおいて、Ｙチップをカウントする。最後
に、トリーを分析し、ソースである回路網の真の値をレ
シーバに伝送するポイントを決定する。簡単な回路網で
は１個のＬチップの中にソースを設けている。クロスバ
ー加算を用いているため、ソースをトライステート回路
網のクロスバーチップとすることもできる。通常、クロ
スバーチップがチャイルドチップ間にレシーバを有して
いる場合、クロスバーチップをネットリストし、真の値
を、そのより高レベルのペアレントチップから送信す
る。しかし、階層中において、親チップより下位のチッ
プがソースを有している場合、親チップは、真の値を親
チップ自体又はそれより下位のチップから得る。このよ
うにするために、クロスバーノードを走査し、ノード又
はノードの派生がソースの場合にはレシーバカウントを
ゼロにセットする。
リーの構成 一時的なトリーデータ構造を構成し、相互接続プロセス
を案内する。この一時的トリーデータ構造は、この回路
網に基本要素を有するＬチップと、相互接続を具体化す
るＸ、Ｙ及びＺチップと、各々の相互接続の要件を示す
ことによって、回路網の構造を表現する。各トリーレベ
ルでの各ノードはシステム中のロジック又はクロスバー
チップに対応しており、その下位のチャイルドノードに
つながっているブランチを有し、ノード及び親のパスに
つながっている相互接続パスに関するデータを以下のよ
うに記憶する：レベル チップ 相互接続パス ルート Ｚチップ なし 第１レベル Ｙチップ Ｙ−Ｚパス 第２レベル Ｘチップ Ｘ−Ｙパス 第３レベル Ｌチップ Ｌ−Ｘパス 回路網中に含まれている各Ｌチップは、回路網にいかに
多くの基本要素を有していても、トリー中の唯一個のノ
ードで表現される。各ノードは以下のエントリを有して
いる。 チップナンバ：ボードのいずれかのＬチップ、ボックス
のいずれかのボード又はラックのいずれかのボックス。
初期値はＮＵＬＬ。 Ｄ及びＲカウント：このノードのパスに必要とされるド
ライバ（Ｄ）及びレシーバ（Ｒ）の数である。初期値は
ゼロ。 Ｄ及びＲパス：（各Ｌ−Ｘ、Ｘ−Ｙ又はＹ−Ｚパスで利
用できるいくつかのパスナンバの中から）いずれかのパ
スナンバを用いて、ドライバがこのノードからトリーを
上り、レシーバが降りる。初期値はＮＵＬＬである。 トップサム：このノードが下位にすべてのドライバを具
える加算ゲートを有している場合、真と認識する。これ
を用いて、多数ゲートの積の和における最終ゲートを制
御し、“フローティングハイ”の場合その出力反転を得
る。初期値は偽である。回路網が多数のボックスに及ん
でいない場合、ルートノード（root node）はナルエン
トリ及び唯一つの第１レベルノードを有している。回路
網が多数ボードに及んでいない場合、第１レベルノード
はナルエントリ及び唯一つの第２レベルノードを有して
いる。回路網が多数のＬチップに及んでいない場合、回
路網は、相互接続の必要がなく、トリーを有していな
い。パーティショナによって割当てられた基本要素のロ
ケーションに従って、設計部データ構造中の回路網を操
作しトリーを構成する。回路網が１より多くのボックス
又はボードに及んでいない場合、必要とされないクロス
バーレベルのノードをナルとする。このようにして、各
Ｌチップの駆動出力端子及び受信入力端子の数をカウン
トするとともにＬチップノード中に記憶し、Ｌチップの
相互接続の必要性を確認する。各Ｘチップノードにおい
て、ドライバを有しているＬチップの数及びレシーバを
有している数をカウントし、各Ｘチップが、どのような
相互接続を設けなければならいかを確認する。同様に、
各Ｙチップにおいて、駆動及び受信Ｘチップをカウント
し、Ｚチップにおいて、Ｙチップをカウントする。最後
に、トリーを分析し、ソースである回路網の真の値をレ
シーバに伝送するポイントを決定する。簡単な回路網で
は１個のＬチップの中にソースを設けている。クロスバ
ー加算を用いているため、ソースをトライステート回路
網のクロスバーチップとすることもできる。通常、クロ
スバーチップがチャイルドチップ間にレシーバを有して
いる場合、クロスバーチップをネットリストし、真の値
を、そのより高レベルのペアレントチップから送信す
る。しかし、階層中において、親チップより下位のチッ
プがソースを有している場合、親チップは、真の値を親
チップ自体又はそれより下位のチップから得る。このよ
うにするために、クロスバーノードを走査し、ノード又
はノードの派生がソースの場合にはレシーバカウントを
ゼロにセットする。
【００７９】２.４.５.２ ステージ３ｂ：各セットの
相互接続能力の決定 各Ｚチップが各ボックス中の同一のＹチップを接続し、
各Ｙチップが各ボードの同一のＸチップを接続している
ので、相互接続されたＸ、Ｙ及びＺチップによって一組
を形成する。リアライザシステムの好適例においては、
６４組を設けている。その各々は、１個のＺチップと、
各ボックス中に１個設けている、Ｚチップを用いたＹ−
Ｚパスを有する８個のＹチップと、各ボードに１個設け
ている、各Ｙチップを用いたＸ−Ｙパスを有する６４個
のＸチップとを具えている。各々の組の対は、この場
合、同一のＸチップを有しているが、このことは許容さ
れている。その理由は、唯１個の組のみを選択し、回路
網を相互接続するからである。ＬチップとＸチップのよ
うな相互接続されたチップの対の各々を、パスと称する
一群のワイヤで接続する。各クロスバー中のパスを、パ
ステーブルにリストする。Ｌ−Ｘパステーブルは、シス
テム全体中の各Ｌ−Ｘクロスバーの各パスに関連するエ
レメントを有している。各ボックス中の各ボードにはＬ
−Ｘクロスバーを設け、各クロスバーには、一組の各Ｌ
チップ及びＸチップに関係するパスを設ける。このよう
にして、Ｌ−Ｘパステーブルは５個の寸法を有してい
る。すなわち、ＬＸ〔ボックス〕〔ボード〕〔Ｌチッ
プ〕〔Ｘチップ〕〔パス〕である。同様にして、Ｘ−Ｙ
パステーブル、すなわちＸＹ〔ボックス〕〔ボード〕
〔Ｙチップ〕〔パス〕と、Ｙ−Ｚパステーブル、すなわ
ちＹＺ〔ボックス〕〔Ｚチップ〕〔パス〕とを設ける。
テーブル中の各エレメントを、相互接続手続によって、
“フリー（free）”又は“ユーズド（used）”とする。
ネットリストファイルに送出された入力又は出力Ｉ／Ｏ
ピンがパスを使用する場合、テーブルエレメントを使用
する。各組の回路網相互接続能力を、相互接続すべき各
パスに対するフリーなパスカウントを捕捉することによ
って決定する。まず第１番目に、ボックス中のＹチップ
とＺチップとの間のＹ−Ｚパスについて考える。回路網
中の各ボックスにおいて、この組中のＺチップ及びこの
ボックスのＹチップに関するＹ−Ｚパステーブル中のフ
リーパスの数をカウントし記憶する。第２番目に、ボー
ド上のＸチップとボックス中のＹチップとの間のＸ−Ｙ
パスについて考える。すなわち、回路網中の各ボードに
おいて、この組のこのボックスのＹチップ及びこのボー
ドのＸチップに関するＸ−Ｙパステーブル中のフリーパ
スの数をカウントし記憶する。第３番目に、ボード上の
Ｌチップ及びＸチップ間のＬ−Ｘパスについて考える。
すなわち、回路網の各ロジックチップにおいて、この組
のこのＬチップ及びこのボードのＸチップに関するＬ−
Ｘパス中のフリーパスの数をカウントし記憶する。いか
なるポイントにおいても、相互接続を完成するのに十分
なフリーパスが存在しない場合、この組を故障と認識
し、このプロセスを次の組に進める。結果的には、相互
接続中の各パスすなわち首尾よく相互接続を達成するこ
とのできるクロスバーチップの各組に関するパスカウン
トを捕捉することとなる。
相互接続能力の決定 各Ｚチップが各ボックス中の同一のＹチップを接続し、
各Ｙチップが各ボードの同一のＸチップを接続している
ので、相互接続されたＸ、Ｙ及びＺチップによって一組
を形成する。リアライザシステムの好適例においては、
６４組を設けている。その各々は、１個のＺチップと、
各ボックス中に１個設けている、Ｚチップを用いたＹ−
Ｚパスを有する８個のＹチップと、各ボードに１個設け
ている、各Ｙチップを用いたＸ−Ｙパスを有する６４個
のＸチップとを具えている。各々の組の対は、この場
合、同一のＸチップを有しているが、このことは許容さ
れている。その理由は、唯１個の組のみを選択し、回路
網を相互接続するからである。ＬチップとＸチップのよ
うな相互接続されたチップの対の各々を、パスと称する
一群のワイヤで接続する。各クロスバー中のパスを、パ
ステーブルにリストする。Ｌ−Ｘパステーブルは、シス
テム全体中の各Ｌ−Ｘクロスバーの各パスに関連するエ
レメントを有している。各ボックス中の各ボードにはＬ
−Ｘクロスバーを設け、各クロスバーには、一組の各Ｌ
チップ及びＸチップに関係するパスを設ける。このよう
にして、Ｌ−Ｘパステーブルは５個の寸法を有してい
る。すなわち、ＬＸ〔ボックス〕〔ボード〕〔Ｌチッ
プ〕〔Ｘチップ〕〔パス〕である。同様にして、Ｘ−Ｙ
パステーブル、すなわちＸＹ〔ボックス〕〔ボード〕
〔Ｙチップ〕〔パス〕と、Ｙ−Ｚパステーブル、すなわ
ちＹＺ〔ボックス〕〔Ｚチップ〕〔パス〕とを設ける。
テーブル中の各エレメントを、相互接続手続によって、
“フリー（free）”又は“ユーズド（used）”とする。
ネットリストファイルに送出された入力又は出力Ｉ／Ｏ
ピンがパスを使用する場合、テーブルエレメントを使用
する。各組の回路網相互接続能力を、相互接続すべき各
パスに対するフリーなパスカウントを捕捉することによ
って決定する。まず第１番目に、ボックス中のＹチップ
とＺチップとの間のＹ−Ｚパスについて考える。回路網
中の各ボックスにおいて、この組中のＺチップ及びこの
ボックスのＹチップに関するＹ−Ｚパステーブル中のフ
リーパスの数をカウントし記憶する。第２番目に、ボー
ド上のＸチップとボックス中のＹチップとの間のＸ−Ｙ
パスについて考える。すなわち、回路網中の各ボードに
おいて、この組のこのボックスのＹチップ及びこのボー
ドのＸチップに関するＸ−Ｙパステーブル中のフリーパ
スの数をカウントし記憶する。第３番目に、ボード上の
Ｌチップ及びＸチップ間のＬ−Ｘパスについて考える。
すなわち、回路網の各ロジックチップにおいて、この組
のこのＬチップ及びこのボードのＸチップに関するＬ−
Ｘパス中のフリーパスの数をカウントし記憶する。いか
なるポイントにおいても、相互接続を完成するのに十分
なフリーパスが存在しない場合、この組を故障と認識
し、このプロセスを次の組に進める。結果的には、相互
接続中の各パスすなわち首尾よく相互接続を達成するこ
とのできるクロスバーチップの各組に関するパスカウン
トを捕捉することとなる。
【００８０】２.４.５.３ ステージ３ｃ：組の選択 多くの組を用いて相互接続することができるので、組の
１個を選択し使用するパスのバランスを保持する。この
ことによって、完全な相互接続機能の開発が保証され
る。簡単な組選択技術は、全パスカウントが最大である
組を選択することである。しかし、このことは局所的な
条件を無視している。すべてのレベルにおけるパスカウ
ントの中から、最も大きな最小パスカウントを有する組
を選択するのが好ましい。例えば、２組が以下のパスカ
ウントを有しているものと仮定すると、 パス：ＹＺ ＹＺ ＸＹ ＸＹ ＬＸ ＬＸ ＬＸ 組Ａ：４ ４ ４ ３ １ ３ ４ 組Ｂ：３ ３ ３ ３ ３ ３ ３ 組Ａは、最大トータル（２３対２１) を有しているが、
これを選択するということは、最後に利用することので
きる、１個のＬチップ−Ｘチップ対からのＬ−Ｘパスを
採用することを意味している。組Ｂは、最も大きな最小
（３対１) を有しており、Ｌチップ−Ｘチップ対を閉じ
ることはない。結合の場合、検討の結果、各組から１個
の最小を排除し、組を１個選択するまで、最も大きな最
小を有している組を選択する。（第１回路網の場合と）
実際にすべての組が同一である場合、同一である場合、
一つを採用する。これが、使用されている方法である。
一組のトライステート回路網について検討を加える場
合、特に考慮を要する。一方が階層の上方に向かって加
算ゲートにつながっている入力端子のためのパスであ
る。同一の回路網に使用されるこれら２個のパスを、い
くつかのチップ対は、有していなければならないため、
これらの場合に、選択された組は、少なくとも２個のフ
リーパスを有していなければならない。パスのトリーノ
ード（すなわち、Ｌ−Ｘパス等のためのＸチップノー
ド）がノンゼロのＤ及びＲカウントと、ノンＮＵＬＬの
親とを有している場合、このような場合を検出する。
１個を選択し使用するパスのバランスを保持する。この
ことによって、完全な相互接続機能の開発が保証され
る。簡単な組選択技術は、全パスカウントが最大である
組を選択することである。しかし、このことは局所的な
条件を無視している。すべてのレベルにおけるパスカウ
ントの中から、最も大きな最小パスカウントを有する組
を選択するのが好ましい。例えば、２組が以下のパスカ
ウントを有しているものと仮定すると、 パス：ＹＺ ＹＺ ＸＹ ＸＹ ＬＸ ＬＸ ＬＸ 組Ａ：４ ４ ４ ３ １ ３ ４ 組Ｂ：３ ３ ３ ３ ３ ３ ３ 組Ａは、最大トータル（２３対２１) を有しているが、
これを選択するということは、最後に利用することので
きる、１個のＬチップ−Ｘチップ対からのＬ−Ｘパスを
採用することを意味している。組Ｂは、最も大きな最小
（３対１) を有しており、Ｌチップ−Ｘチップ対を閉じ
ることはない。結合の場合、検討の結果、各組から１個
の最小を排除し、組を１個選択するまで、最も大きな最
小を有している組を選択する。（第１回路網の場合と）
実際にすべての組が同一である場合、同一である場合、
一つを採用する。これが、使用されている方法である。
一組のトライステート回路網について検討を加える場
合、特に考慮を要する。一方が階層の上方に向かって加
算ゲートにつながっている入力端子のためのパスであ
る。同一の回路網に使用されるこれら２個のパスを、い
くつかのチップ対は、有していなければならないため、
これらの場合に、選択された組は、少なくとも２個のフ
リーパスを有していなければならない。パスのトリーノ
ード（すなわち、Ｌ−Ｘパス等のためのＸチップノー
ド）がノンゼロのＤ及びＲカウントと、ノンＮＵＬＬの
親とを有している場合、このような場合を検出する。
【００８１】２.４.５.４ ステージ３ｄ：相互接続の
ネットリスティング 組の選択及びトリー構造を与え、バッファ及び加算ゲー
トのステートメントをロジック及びクロスバーチップネ
ットリストファイルへ送出することによって、相互接続
をネットリストする。このことを、各レベル毎に、まず
ロジックチップについて行い、その後、Ｘ、Ｙ及びＺチ
ップについて行う。各チップの相互接続及び方向性を、
トリー中のデータを使用することによって決定する。相
互接続のバッファ及び回路網に関してのステートメント
をネットリストファイルに送出することによって、各接
続をネットリストする。 （チャイルドチップが存在する場合）チップとチャイル
ドチップとの接続を、まずネットリストする。各チャイ
ルドチップを順番に検討する。トリーがこのチップを駆
動させていることを示している場合、チャイルドチップ
のドライバを接続しているピンナンバを用い、入力バッ
ファをネットリストする。このチップが１個より多くの
ドライバを有している場合、別の回路網ネームを各々に
用いる。このようにして、これらの回路網ネームは後に
ネットリストされる加算ゲートによって捕捉される。チ
ャイルドがこのチップを受信していることをツリーが示
している場合、チャイルドチップのレシーバを接続して
いるピンナンバを用いて、出力バッファをネットリスト
する。このチップ自体がその親からのレシーバである場
合、異なる回路網ネームを用い、このチップは親レシー
バを接続する。このチップが、そのチャイルド中に１よ
り多くのドライバを具えている場合、加算ゲートをネッ
トリストし、上述したドライバ回路網を接続する。最終
的に、（存在するならば）親チップへの接続をネットリ
ストする。チップ又は任意の派生チップがドライバを具
えている場合、チップの対及び選択された組に関するパ
ステーブルエントリからドライバに関する相互接続パス
を採用するとともに出力バッファをネットリストし、こ
こで採用したパスを介して親を駆動する。このチップ
が、ペアレントからのレシーバである場合、パステーブ
ルからパスを選択し、このパスを用いて入力バッファを
ネットリストする。
ネットリスティング 組の選択及びトリー構造を与え、バッファ及び加算ゲー
トのステートメントをロジック及びクロスバーチップネ
ットリストファイルへ送出することによって、相互接続
をネットリストする。このことを、各レベル毎に、まず
ロジックチップについて行い、その後、Ｘ、Ｙ及びＺチ
ップについて行う。各チップの相互接続及び方向性を、
トリー中のデータを使用することによって決定する。相
互接続のバッファ及び回路網に関してのステートメント
をネットリストファイルに送出することによって、各接
続をネットリストする。 （チャイルドチップが存在する場合）チップとチャイル
ドチップとの接続を、まずネットリストする。各チャイ
ルドチップを順番に検討する。トリーがこのチップを駆
動させていることを示している場合、チャイルドチップ
のドライバを接続しているピンナンバを用い、入力バッ
ファをネットリストする。このチップが１個より多くの
ドライバを有している場合、別の回路網ネームを各々に
用いる。このようにして、これらの回路網ネームは後に
ネットリストされる加算ゲートによって捕捉される。チ
ャイルドがこのチップを受信していることをツリーが示
している場合、チャイルドチップのレシーバを接続して
いるピンナンバを用いて、出力バッファをネットリスト
する。このチップ自体がその親からのレシーバである場
合、異なる回路網ネームを用い、このチップは親レシー
バを接続する。このチップが、そのチャイルド中に１よ
り多くのドライバを具えている場合、加算ゲートをネッ
トリストし、上述したドライバ回路網を接続する。最終
的に、（存在するならば）親チップへの接続をネットリ
ストする。チップ又は任意の派生チップがドライバを具
えている場合、チップの対及び選択された組に関するパ
ステーブルエントリからドライバに関する相互接続パス
を採用するとともに出力バッファをネットリストし、こ
こで採用したパスを介して親を駆動する。このチップ
が、ペアレントからのレシーバである場合、パステーブ
ルからパスを選択し、このパスを用いて入力バッファを
ネットリストする。
【００８２】２.４.６ 相互接続及びネットリスティン
グ手続についての詳細な規定： 第１の一般的な規定： 回路網に関して４個のクラスを設ける： シンプルな閉回路網：回路網は１個のドライバを有し、
すべての基本要素を同一のＬチップ中に設ける。 シンプルなカット回路網：回路網は１個のドライバを有
し、基本要素を多数のＬチップ中に設ける。 トライステート閉回路網：回路網が１個より多くのドラ
イバを有し、すべての基本要素を同一のＬチップ中に設
ける。 トライステートカット回路網：回路網が１個より多くの
ドライバを有し、基本要素を多数のＬチップ中に設け
る。 回路網の‘ソース’とは、その実際の論理値を伝送する
チップである：シンプルな回路網では、ソースはドライ
バを有しているＬチップである。トライステート回路網
では、ソースはトップモスト（top-most）加算ゲートを
有しているチップである。 これを決定するために：回路網を走査し、どこに出力ピ
ンを配置しているかを調べる。出力ピンがすべて同一の
Ｌチップ上に存在する場合、このＬチップがソースであ
る。これ以外の場合で、出力ピンがすべて同一のボード
上に存在する場合、このボード上のＸチップがソースで
ある。これ以外の場合で、出力ピンがすべて同一のボッ
クス中に存在する場合、このボックス中のＹチップがソ
ースである。上記以外の場合、Ｚチップがソースであ
る。出力ピンのインデックスナンバは、それが、その回
路網におけるピンの循環リストにおけるどの出力ピンで
あるかを示しており、ネットレコードが示すピンから始
まり、ゼロから一つずつカウントする。 ステージ１：設計部データ構造中のすべての基本要素を
送出する。 設計部データ構造中の各Ｌチップは：Ｌチップのネット
リストファイルがオープンされていない場合には、この
Ｌチップのネットリストファイルをオープンする。 このＬチップの各基本要素は：基本要素ヘッダステート
メントをファイルに送出する。 この基本要素の各ピンは：（入力設計ファイルからネー
ムを得るための回路網の対象識別子を用いて）接続され
た回路網のネームを得る。そして、‘Ｎ' と称する。 入力ピンの場合：このＬチップが回路網のソースを有し
ている場合には、回路網‘Ｎ' に接続された入力ピンに
関するステートメントを送出する。そうでない場合に
は、回路網‘Ｎ＿Ｒ' における入力ピンステートメント
を送出する。 出力ピンの場合：この出力ピンのインデックスナンバを
得て、‘ｐ’と称する。シンプル回路網の場合には回路
網‘Ｎ’のピンに指示を出す。トライステート閉回路網
の場合には回路網‘Ｎ＿ＯＲ＿ｐ’のピンに指示を出
す。 トライステートカット回路網の場合：これがこのＬチッ
プのこの回路網に関する唯一つの出力である場合、回路
網‘Ｎ' のピンに指示を出す。唯一つの出力ではない場
合、回路網‘Ｎ−ＯＲ−ｐ’のピンに指示を出す。次の
ピンへ。次の基本要素へ。次のＬチップへ。 ステージ２：すべての閉回路網加算ゲートに指示を出
す： 各トライステート閉回路網は：‘Ｎ’と称するこの回路
網のネームを得る。このＬチップのネットリストファイ
ルがオープンされていない場合には、これをオープンす
る。‘ｉ’と称する回路網に、何個の出力端子が存在す
るかをカウントする。 ‘ｉ’入力ゲートに関するステートメントを送出する：
この回路網が‘フローティングハイ’である場合にはＮ
ＯＲであり、これ以外の場合にはＯＲであり、（０〜ｉ
−１のすべてのｊについて）回路網‘Ｎ＿ＯＲ＿ｊ’に
接続された入力端子と、‘Ｎ’に接続された出力端子と
を有している。次の回路網へ。 ステージ３：カット回路網と相互接続しているバッファ
に指示を出すとともに、 すべてのカット回路網加算ゲートに指示を出す：すべて
の相互接続パステーブルのすべてのエレメントを“フリ
ー”にする。 各カット回路網（シンプル又はトライステート）は:階
層の順番でカット回路網を選択し、第１ボックス回路網
等を選択するとともに、この順番の範囲内で最も大きな
第一番目の回路網を選択する。 ステージ３Ａ：トリーの構成 回路網の各基本要素は：この基本要素のボックスにトリ
ーノードを設けていない場合には、１を加える。このボ
ックス中の基本要素のボードにトリーノードを設けてい
ない場合には、１を加える。このボックス中のこのボー
ド上のこの基本要素のＬチップにトリーノードを設けて
いない場合には、１を加える。この基本要素の回路網接
続が出力ピン（すなわちドライビィング（driving））
である場合には、このＬチップのノードのＤカウントを
インクリメントする。上記以外の場合で、このＬチップ
がこの回路網のソースではない場合、このＬチップのノ
ードのＲカウントをインクリメントする。次の基本要素
へ。この回路網のすべての基本要素をトリーで表現する
際、唯一つのＸチップノードのみを設けるならば、Ｙチ
ップノードをＮＵＬＬとする。（すなわち、回路網はボ
ード上に存在している。） 唯一つのＹチップノードのみが存在する場合、Ｚチップ
ノードをＮＵＬＬとする。（回路網はボックス中に存在
する。） 各ノンＮＵＬＬクロスバーレベルにおいて、まずＸチッ
プ、その後Ｙチップ、その後Ｚチップ： このレベルにおける各ノードは： Ｄ＝〔Ｄカウントがゼロでないチャイルドノードの数〕 Ｒ＝〔Ｒカウントがゼロでないチャイルドノードの数〕 このノード又は派生をこの回路網のソースとする場合、
このノードをＲ＝０にセットする。このノードをソース
とし且つ回路網をトライステートにする場合、その“ト
ップサム（top sum）”フラグを真にセットする。次の
ノードへ。次のレベルへ。 ステージ３Ｂ：各組の相互接続能力の決定 各組は、相互接続すべき各パスのパスカウントを捕捉
し、その相互接続能力を決定する。 この組のパスカウントの記憶を割当てる： Ｙ−Ｚパスカウント：各ボックスの割当て Ｘ−Ｙパスカウント：各ボードの割当て Ｌ−Ｘパスカウント：各Ｌチップの割当て 唯一個のボックスのみをこの回路網中に設ける場合：こ
のボックスのナル（ゼロではない）Ｙ−Ｚパスカウント
をそのままにしておく。 そうでない場合には： 各ボックスは：パスアレイ中のフリーパスの数をカウン
トする。 ＹＺ〔このボックス〕〔この組〕〔パス〕 このボックスのトリーノードがノンＮＵＬＬの親を有
し、且つＤ＞０及びＲ＞０である場合、このボックスの
パスは“ダブル”である。すなわち、ドライバとレシー
バの両方を有している。フリーパスが２よりも少ない場
合、この組はこの回路網を接続できない。以上以外の場
合で、且つパスが存在しない場合、この組はこの回路網
を接続できない。この組が接続できない場合、これを使
用不可能とし、次の組に進める。接続できる場合には、
トータルを、このボックスのＹ−Ｚパスカウントとして
セーブする。この回路網に、唯一のボードのみを設けて
いる場合、 （Ｙ−Ｚ相互接続は必要とされない）：このボードのナ
ル（ゼロでない）Ｘ−Ｙパスカウントをそのままにして
おく。 ２以上のボードを設けている場合： 各ボードは：パスアレイなかのフリーパスの数をカウン
トする。ＸＹ〔このボックス〕〔このボード〕〔このセ
ット〕〔パス〕このパスが“ダブル”であり且つパスが
２より少ない場合、又は、パスを設けていない場合、こ
の組はこの回路網を接続できない。この組を使用不可能
とし、次の組に進む。 上記でない場合：トータルを、このボードのＸ−Ｙパス
カウントとしてセーブする。 各Ｌチップは：パスアレイ中のフリーパスの数をカウン
トする。 ＬＸ〔このボックス〕〔このボード〕〔このＬチップ〕
〔この組〕〔パス〕 このパスが“ダブル”であり、且つパスが２より少ない
場合、又は、パスを設けていない場合、この組は、この
回路網を接続できない：この組を、使用不可能とし、次
の組に進む。上記でない場合には、トータルを、このＬ
チップのＬ−Ｘパスカウントとしてセーブする。このボ
ードの次のＬチップへ。このボックスの次のボードへ。
次のボックスへ 次の組へ ステージ３Ｃ：回路網の選択： 回路網を接続することのできる各組は：この組のすべて
のパスカウントの中から最小パスカウントを見出す。次
の組へ。これらの最小パスカウントの中から最大のもの
を見出す。検討の後、最大の最小パスカウントよりも少
ないパスカウントを有するすべての組を除去する。組が
存在しない場合には、この回路網を相互接続することが
できない。一組だけが残る場合には、この回路網の組を
選択する。２以上の組が残る場合には、すべての最小パ
スカウントの中から次の最も大きい最小を見出す。検討
の後、これよりも小さいパスカウントの組すべてを除去
する。一組が残るまで、又は、すべての残っている組の
パスカウントが同一となるまで、これを繰り返す。この
回路網の残っている組の内の任意の１個を選択する。す
べての組のすべてのパスカウントの記憶を解除する。 ステージ３Ｄ：相互接続のネットリスト 以下で用いられる手続の規定：ドライバ（又はレシー
バ）パスを得る又は確保するために： １）このレベルのパステーブル中のフリーエレメント、
このノードのチップナンバ及びペアレントノードのチッ
プナンバから、パスを選択する。 ２）使用されたパスのテーブルエレメントをマークす
る。 ３）このノードのドライバ（又はレシーバ）パスナンバ
エントリの中のバスナンバとして、どのパスを用いたか
を記憶する。 Ｉ／Ｏピンナンバを導出するために： １）２個のノードのチップナンバ及び組ナンバから、こ
のノードのチップとチャイルドノードのチップ（又は、
場合によっては親ノードのチップ）との同一性を確認す
る。これによって、含まれている特定のパス（例えば、
Ｌ４−Ｘ５，又はBoard３−Ｙ７のようなパス）を識別
する。 ２）パスナンバがチップの対を接続している幾つかのパ
スの内の一つのパスを示しているということをリコール
する。チップ、パス及びパスナンバを与え、Ｉ／Ｏピン
ナンバ情報を有している索引テーブルから、このパスを
接続しているピンナンバを読出す。 パスを用いて、バッファ（入出力）に指示を出すため
に： １）パスナンバをこのノードから得る。又は、チャイル
ドパスが特定される場合には、パスナンバをそのチャイ
ルドノードから得る。ドライバ又はレシーバパスナンバ
を、指示されたようにして得る。 ２）パスナンバを用いて、このバッファのＩ／Ｏピンナ
ンバを得る。 ３）入力バッファであるか出力バッファであるかに応じ
て、このノードチップのネットリストファイルに、基本
要素ステートメントを送出する。この際、指示されるよ
うに、入出力回路網ネームを用いるとともに、そのＩ／
Ｏピンに対して得られたピンナンバを用いる。 相互接続のネットリスト手続：‘Ｎ’と称するこの回路
網のネームを得る。各ノンＮＵＬＬレベルの第１Ｌチッ
プ、その後Ｘチップ、Ｙチップ及びＺチップにおいて：
トリー全体におけるこのレベルにおける各ノードは：準
備していない場合には、このノードのチップに関するネ
ットリストファイルをオープンする。 レベルがＸ、Ｙ又はＺである場合：このノードの下位の
各チャイルドノードは：カウンタ‘ｉ’をゼロにセット
する。 チャイルドのＤ＞０である場合：（チャイルドとはドラ
イバである） このノードのＤ＝１である場合：‘Ｎ＿Ｄ＿ｃ‘から
‘Ｎ’へと入力バッファに指示を出す。（ここで‘ｃ’
は、チャイルドノードのナンバである。）この際チャイ
ルドドライバパスを使用している。 このノードのＤ＞１である場合：‘Ｎ＿Ｄ＿ｃ’から
‘Ｎ＿ＯＲ＿ｉ’へと入力バッファへと指示を出す。こ
の際、チャイルドのドライパスを使用し、‘ｉ’をイン
クリメントする。 チャイルドのＲ＞０である場合：（チャイルドはレシー
バである） このノードのＤ＞０、且つこのノードのＲ＝０の場合：
‘Ｎ’から‘Ｎ＿Ｒ＿ｃ’へと出力バッファに指示を出
す。この際、チャイルドシートのレシーバパスを使用す
る。 そうでない場合：‘Ｎ＿Ｒ’から‘Ｎ＿Ｒ＿ｃ’へと出
力バッファに指示を出す。この際、チャイルドのレシー
バパスを使用する。次のチャイルドノードへ。 このノードのＤ＞１である場合：（ノードは加算ゲート
を有している） ‘ｉ’入力ゲートに指示を出す：この回路網が‘フロー
ティングハイ’であり、且つこのノードの‘トップサ
ム’フラグが真である場合、ＮＯＲである。そうでない
場合には、ＯＲである。この際、（０〜ｉ−１のすべて
のｊに対する）‘Ｎ＿ＯＲ＿ｊ’に接続された入力端子
と、‘Ｎ’に接続された出力端子とを有している。この
ノードのＤ＞０で且つこのノードがノンＮＵＬＬ親を有
している場合：（ノードはドライバである）ドライバパ
スを確保するとともに、受信する。‘Ｎ’から‘Ｎ＿
Ｄ’へと出力バッファに指示を出す。この際、ドライバ
パスを使用する。 このノードのＲ＞０である場合：（ノードはレシーバで
ある） レシーバパスを得て確保するとともに、受信する。‘Ｎ
＿Ｐ’から‘Ｎ＿Ｒ’へと入力バッファへと指示を出
す。この際、受信パスを使用する。このレベルの次のノ
ードへ。次のレベルへ。次のカット回路網へ。すべての
オープンネットリストファイルをクローズする。
グ手続についての詳細な規定： 第１の一般的な規定： 回路網に関して４個のクラスを設ける： シンプルな閉回路網：回路網は１個のドライバを有し、
すべての基本要素を同一のＬチップ中に設ける。 シンプルなカット回路網：回路網は１個のドライバを有
し、基本要素を多数のＬチップ中に設ける。 トライステート閉回路網：回路網が１個より多くのドラ
イバを有し、すべての基本要素を同一のＬチップ中に設
ける。 トライステートカット回路網：回路網が１個より多くの
ドライバを有し、基本要素を多数のＬチップ中に設け
る。 回路網の‘ソース’とは、その実際の論理値を伝送する
チップである：シンプルな回路網では、ソースはドライ
バを有しているＬチップである。トライステート回路網
では、ソースはトップモスト（top-most）加算ゲートを
有しているチップである。 これを決定するために：回路網を走査し、どこに出力ピ
ンを配置しているかを調べる。出力ピンがすべて同一の
Ｌチップ上に存在する場合、このＬチップがソースであ
る。これ以外の場合で、出力ピンがすべて同一のボード
上に存在する場合、このボード上のＸチップがソースで
ある。これ以外の場合で、出力ピンがすべて同一のボッ
クス中に存在する場合、このボックス中のＹチップがソ
ースである。上記以外の場合、Ｚチップがソースであ
る。出力ピンのインデックスナンバは、それが、その回
路網におけるピンの循環リストにおけるどの出力ピンで
あるかを示しており、ネットレコードが示すピンから始
まり、ゼロから一つずつカウントする。 ステージ１：設計部データ構造中のすべての基本要素を
送出する。 設計部データ構造中の各Ｌチップは：Ｌチップのネット
リストファイルがオープンされていない場合には、この
Ｌチップのネットリストファイルをオープンする。 このＬチップの各基本要素は：基本要素ヘッダステート
メントをファイルに送出する。 この基本要素の各ピンは：（入力設計ファイルからネー
ムを得るための回路網の対象識別子を用いて）接続され
た回路網のネームを得る。そして、‘Ｎ' と称する。 入力ピンの場合：このＬチップが回路網のソースを有し
ている場合には、回路網‘Ｎ' に接続された入力ピンに
関するステートメントを送出する。そうでない場合に
は、回路網‘Ｎ＿Ｒ' における入力ピンステートメント
を送出する。 出力ピンの場合：この出力ピンのインデックスナンバを
得て、‘ｐ’と称する。シンプル回路網の場合には回路
網‘Ｎ’のピンに指示を出す。トライステート閉回路網
の場合には回路網‘Ｎ＿ＯＲ＿ｐ’のピンに指示を出
す。 トライステートカット回路網の場合：これがこのＬチッ
プのこの回路網に関する唯一つの出力である場合、回路
網‘Ｎ' のピンに指示を出す。唯一つの出力ではない場
合、回路網‘Ｎ−ＯＲ−ｐ’のピンに指示を出す。次の
ピンへ。次の基本要素へ。次のＬチップへ。 ステージ２：すべての閉回路網加算ゲートに指示を出
す： 各トライステート閉回路網は：‘Ｎ’と称するこの回路
網のネームを得る。このＬチップのネットリストファイ
ルがオープンされていない場合には、これをオープンす
る。‘ｉ’と称する回路網に、何個の出力端子が存在す
るかをカウントする。 ‘ｉ’入力ゲートに関するステートメントを送出する：
この回路網が‘フローティングハイ’である場合にはＮ
ＯＲであり、これ以外の場合にはＯＲであり、（０〜ｉ
−１のすべてのｊについて）回路網‘Ｎ＿ＯＲ＿ｊ’に
接続された入力端子と、‘Ｎ’に接続された出力端子と
を有している。次の回路網へ。 ステージ３：カット回路網と相互接続しているバッファ
に指示を出すとともに、 すべてのカット回路網加算ゲートに指示を出す：すべて
の相互接続パステーブルのすべてのエレメントを“フリ
ー”にする。 各カット回路網（シンプル又はトライステート）は:階
層の順番でカット回路網を選択し、第１ボックス回路網
等を選択するとともに、この順番の範囲内で最も大きな
第一番目の回路網を選択する。 ステージ３Ａ：トリーの構成 回路網の各基本要素は：この基本要素のボックスにトリ
ーノードを設けていない場合には、１を加える。このボ
ックス中の基本要素のボードにトリーノードを設けてい
ない場合には、１を加える。このボックス中のこのボー
ド上のこの基本要素のＬチップにトリーノードを設けて
いない場合には、１を加える。この基本要素の回路網接
続が出力ピン（すなわちドライビィング（driving））
である場合には、このＬチップのノードのＤカウントを
インクリメントする。上記以外の場合で、このＬチップ
がこの回路網のソースではない場合、このＬチップのノ
ードのＲカウントをインクリメントする。次の基本要素
へ。この回路網のすべての基本要素をトリーで表現する
際、唯一つのＸチップノードのみを設けるならば、Ｙチ
ップノードをＮＵＬＬとする。（すなわち、回路網はボ
ード上に存在している。） 唯一つのＹチップノードのみが存在する場合、Ｚチップ
ノードをＮＵＬＬとする。（回路網はボックス中に存在
する。） 各ノンＮＵＬＬクロスバーレベルにおいて、まずＸチッ
プ、その後Ｙチップ、その後Ｚチップ： このレベルにおける各ノードは： Ｄ＝〔Ｄカウントがゼロでないチャイルドノードの数〕 Ｒ＝〔Ｒカウントがゼロでないチャイルドノードの数〕 このノード又は派生をこの回路網のソースとする場合、
このノードをＲ＝０にセットする。このノードをソース
とし且つ回路網をトライステートにする場合、その“ト
ップサム（top sum）”フラグを真にセットする。次の
ノードへ。次のレベルへ。 ステージ３Ｂ：各組の相互接続能力の決定 各組は、相互接続すべき各パスのパスカウントを捕捉
し、その相互接続能力を決定する。 この組のパスカウントの記憶を割当てる： Ｙ−Ｚパスカウント：各ボックスの割当て Ｘ−Ｙパスカウント：各ボードの割当て Ｌ−Ｘパスカウント：各Ｌチップの割当て 唯一個のボックスのみをこの回路網中に設ける場合：こ
のボックスのナル（ゼロではない）Ｙ−Ｚパスカウント
をそのままにしておく。 そうでない場合には： 各ボックスは：パスアレイ中のフリーパスの数をカウン
トする。 ＹＺ〔このボックス〕〔この組〕〔パス〕 このボックスのトリーノードがノンＮＵＬＬの親を有
し、且つＤ＞０及びＲ＞０である場合、このボックスの
パスは“ダブル”である。すなわち、ドライバとレシー
バの両方を有している。フリーパスが２よりも少ない場
合、この組はこの回路網を接続できない。以上以外の場
合で、且つパスが存在しない場合、この組はこの回路網
を接続できない。この組が接続できない場合、これを使
用不可能とし、次の組に進める。接続できる場合には、
トータルを、このボックスのＹ−Ｚパスカウントとして
セーブする。この回路網に、唯一のボードのみを設けて
いる場合、 （Ｙ−Ｚ相互接続は必要とされない）：このボードのナ
ル（ゼロでない）Ｘ−Ｙパスカウントをそのままにして
おく。 ２以上のボードを設けている場合： 各ボードは：パスアレイなかのフリーパスの数をカウン
トする。ＸＹ〔このボックス〕〔このボード〕〔このセ
ット〕〔パス〕このパスが“ダブル”であり且つパスが
２より少ない場合、又は、パスを設けていない場合、こ
の組はこの回路網を接続できない。この組を使用不可能
とし、次の組に進む。 上記でない場合：トータルを、このボードのＸ−Ｙパス
カウントとしてセーブする。 各Ｌチップは：パスアレイ中のフリーパスの数をカウン
トする。 ＬＸ〔このボックス〕〔このボード〕〔このＬチップ〕
〔この組〕〔パス〕 このパスが“ダブル”であり、且つパスが２より少ない
場合、又は、パスを設けていない場合、この組は、この
回路網を接続できない：この組を、使用不可能とし、次
の組に進む。上記でない場合には、トータルを、このＬ
チップのＬ−Ｘパスカウントとしてセーブする。このボ
ードの次のＬチップへ。このボックスの次のボードへ。
次のボックスへ 次の組へ ステージ３Ｃ：回路網の選択： 回路網を接続することのできる各組は：この組のすべて
のパスカウントの中から最小パスカウントを見出す。次
の組へ。これらの最小パスカウントの中から最大のもの
を見出す。検討の後、最大の最小パスカウントよりも少
ないパスカウントを有するすべての組を除去する。組が
存在しない場合には、この回路網を相互接続することが
できない。一組だけが残る場合には、この回路網の組を
選択する。２以上の組が残る場合には、すべての最小パ
スカウントの中から次の最も大きい最小を見出す。検討
の後、これよりも小さいパスカウントの組すべてを除去
する。一組が残るまで、又は、すべての残っている組の
パスカウントが同一となるまで、これを繰り返す。この
回路網の残っている組の内の任意の１個を選択する。す
べての組のすべてのパスカウントの記憶を解除する。 ステージ３Ｄ：相互接続のネットリスト 以下で用いられる手続の規定：ドライバ（又はレシー
バ）パスを得る又は確保するために： １）このレベルのパステーブル中のフリーエレメント、
このノードのチップナンバ及びペアレントノードのチッ
プナンバから、パスを選択する。 ２）使用されたパスのテーブルエレメントをマークす
る。 ３）このノードのドライバ（又はレシーバ）パスナンバ
エントリの中のバスナンバとして、どのパスを用いたか
を記憶する。 Ｉ／Ｏピンナンバを導出するために： １）２個のノードのチップナンバ及び組ナンバから、こ
のノードのチップとチャイルドノードのチップ（又は、
場合によっては親ノードのチップ）との同一性を確認す
る。これによって、含まれている特定のパス（例えば、
Ｌ４−Ｘ５，又はBoard３−Ｙ７のようなパス）を識別
する。 ２）パスナンバがチップの対を接続している幾つかのパ
スの内の一つのパスを示しているということをリコール
する。チップ、パス及びパスナンバを与え、Ｉ／Ｏピン
ナンバ情報を有している索引テーブルから、このパスを
接続しているピンナンバを読出す。 パスを用いて、バッファ（入出力）に指示を出すため
に： １）パスナンバをこのノードから得る。又は、チャイル
ドパスが特定される場合には、パスナンバをそのチャイ
ルドノードから得る。ドライバ又はレシーバパスナンバ
を、指示されたようにして得る。 ２）パスナンバを用いて、このバッファのＩ／Ｏピンナ
ンバを得る。 ３）入力バッファであるか出力バッファであるかに応じ
て、このノードチップのネットリストファイルに、基本
要素ステートメントを送出する。この際、指示されるよ
うに、入出力回路網ネームを用いるとともに、そのＩ／
Ｏピンに対して得られたピンナンバを用いる。 相互接続のネットリスト手続：‘Ｎ’と称するこの回路
網のネームを得る。各ノンＮＵＬＬレベルの第１Ｌチッ
プ、その後Ｘチップ、Ｙチップ及びＺチップにおいて：
トリー全体におけるこのレベルにおける各ノードは：準
備していない場合には、このノードのチップに関するネ
ットリストファイルをオープンする。 レベルがＸ、Ｙ又はＺである場合：このノードの下位の
各チャイルドノードは：カウンタ‘ｉ’をゼロにセット
する。 チャイルドのＤ＞０である場合：（チャイルドとはドラ
イバである） このノードのＤ＝１である場合：‘Ｎ＿Ｄ＿ｃ‘から
‘Ｎ’へと入力バッファに指示を出す。（ここで‘ｃ’
は、チャイルドノードのナンバである。）この際チャイ
ルドドライバパスを使用している。 このノードのＤ＞１である場合：‘Ｎ＿Ｄ＿ｃ’から
‘Ｎ＿ＯＲ＿ｉ’へと入力バッファへと指示を出す。こ
の際、チャイルドのドライパスを使用し、‘ｉ’をイン
クリメントする。 チャイルドのＲ＞０である場合：（チャイルドはレシー
バである） このノードのＤ＞０、且つこのノードのＲ＝０の場合：
‘Ｎ’から‘Ｎ＿Ｒ＿ｃ’へと出力バッファに指示を出
す。この際、チャイルドシートのレシーバパスを使用す
る。 そうでない場合：‘Ｎ＿Ｒ’から‘Ｎ＿Ｒ＿ｃ’へと出
力バッファに指示を出す。この際、チャイルドのレシー
バパスを使用する。次のチャイルドノードへ。 このノードのＤ＞１である場合：（ノードは加算ゲート
を有している） ‘ｉ’入力ゲートに指示を出す：この回路網が‘フロー
ティングハイ’であり、且つこのノードの‘トップサ
ム’フラグが真である場合、ＮＯＲである。そうでない
場合には、ＯＲである。この際、（０〜ｉ−１のすべて
のｊに対する）‘Ｎ＿ＯＲ＿ｊ’に接続された入力端子
と、‘Ｎ’に接続された出力端子とを有している。この
ノードのＤ＞０で且つこのノードがノンＮＵＬＬ親を有
している場合：（ノードはドライバである）ドライバパ
スを確保するとともに、受信する。‘Ｎ’から‘Ｎ＿
Ｄ’へと出力バッファに指示を出す。この際、ドライバ
パスを使用する。 このノードのＲ＞０である場合：（ノードはレシーバで
ある） レシーバパスを得て確保するとともに、受信する。‘Ｎ
＿Ｐ’から‘Ｎ＿Ｒ’へと入力バッファへと指示を出
す。この際、受信パスを使用する。このレベルの次のノ
ードへ。次のレベルへ。次のカット回路網へ。すべての
オープンネットリストファイルをクローズする。
【００８３】２.４.７ ２例の回路網 図４７ａは、‘ＢＸ’と称する、シンプル回路網のオリ
ジナル入力設計部を示している。これは、１個のドライ
バと３個のレシーバとを具え、同一ボックス中の一方の
ボード上の２個のロジックチップ及び他方のボード上の
１個のロジックチップに及んでいる。この回路網のステ
ージ３ａによって構成された相互接続トリーを、図４７
ｂに示す。どのようにして、各ロジックチップ、各ボー
ドに対するノード及びボックスに対するノードを設ける
かに注意しなければならない。ロジックチップノード
は、特定のロジックチップに対応している。ボードノー
ドは各ボード上のＸチップに対応しており、ボックスノ
ードはＹチップに対応している。Ｚチップは、この回路
網では必要ない。正確には、どのＸ及びＹチップを使用
するかはどの組を選択するかに依存しており、これは、
トリー中には示されていない。Ｄ及びＲの値を各ノード
毎に示している。ノードがレシーバであっても、Ｌ０が
Ｄ＝０であることに注意する。その理由は、ノードがこ
の回路網のソースノードであり、他のノードとは異なり
ソースノードから値を受信する必要がないからである。
ボード２のノードにおいては、そのＲカウントは初期値
が１であり、Ｌ４のレシーバをカウントする。ソースが
派生であるため、Ｒカウントがゼロにセットされていた
ことを示している。送出された回路網ネームは、これら
の回路網を用いて示されている。実際の相互接続の構造
によって、トリーの構造及び各ノードのＤ及びＲカウン
トをどのようにして表わすかを述べる。図４８ａは、
‘ＥＸ’と称するトライステート回路網のオリジナル入
力設計部を示している。これは、同一ボックス中の一方
のボード上の２個のロジックチップ及び他方のボード上
の１個のロジックチップに及んでいる３個のトライステ
ートドライバと、２個のボックスにおける３個のボード
上の４個のＬチップに及んでいる６個のレシーバとを具
えている。この回路網のステージ３ａによって構成され
る相互接続ツリーを、図４８ｂに示す。この回路網はボ
ックスに及んでいるため、Ｚレベルクロスバーを用い
る。２個のトライステートドライバを有しているため
に、ボード２のノードはＤ＝２であることに注意しなけ
ればならない。Ｘチップは、加算ゲートを具え、ボード
２のＬチップからのタームを捕捉する。回路網のソース
であるボックス２のノードも同様であり、これを、“ト
ップサム”とする。このＹチップは、トップモスト加算
ゲートを具え、ボード２及び３からのタームを捕捉す
る。ボックス２のノード及びそのＺペアレントノードは
ソースを具え、これらのＲカウントをゼロにする。各ロ
ジックチップ及びクロスバーチップに関するネットリス
トファイルに送出される実際のゲート及びバッファと、
いかにして、これらを相互接続するかを、図４９に示
す。設計変換によって、各トライステートドライバをど
のようにＡＮＤゲートに変換するかを注意しなければな
らない。これらの出力を、Ｘ及びＹレベルの加算ゲート
によって捕捉する。受信入力は、“トップサム”ノー
ド、すなわちボックス２のＹチップから伝送される。ボ
ックス２のレシーバは、相互接続へつながっているパス
によって駆動される。ボックス６のレシーバは、Ｚレベ
ルクロスバーチップを介して駆動される。
ジナル入力設計部を示している。これは、１個のドライ
バと３個のレシーバとを具え、同一ボックス中の一方の
ボード上の２個のロジックチップ及び他方のボード上の
１個のロジックチップに及んでいる。この回路網のステ
ージ３ａによって構成された相互接続トリーを、図４７
ｂに示す。どのようにして、各ロジックチップ、各ボー
ドに対するノード及びボックスに対するノードを設ける
かに注意しなければならない。ロジックチップノード
は、特定のロジックチップに対応している。ボードノー
ドは各ボード上のＸチップに対応しており、ボックスノ
ードはＹチップに対応している。Ｚチップは、この回路
網では必要ない。正確には、どのＸ及びＹチップを使用
するかはどの組を選択するかに依存しており、これは、
トリー中には示されていない。Ｄ及びＲの値を各ノード
毎に示している。ノードがレシーバであっても、Ｌ０が
Ｄ＝０であることに注意する。その理由は、ノードがこ
の回路網のソースノードであり、他のノードとは異なり
ソースノードから値を受信する必要がないからである。
ボード２のノードにおいては、そのＲカウントは初期値
が１であり、Ｌ４のレシーバをカウントする。ソースが
派生であるため、Ｒカウントがゼロにセットされていた
ことを示している。送出された回路網ネームは、これら
の回路網を用いて示されている。実際の相互接続の構造
によって、トリーの構造及び各ノードのＤ及びＲカウン
トをどのようにして表わすかを述べる。図４８ａは、
‘ＥＸ’と称するトライステート回路網のオリジナル入
力設計部を示している。これは、同一ボックス中の一方
のボード上の２個のロジックチップ及び他方のボード上
の１個のロジックチップに及んでいる３個のトライステ
ートドライバと、２個のボックスにおける３個のボード
上の４個のＬチップに及んでいる６個のレシーバとを具
えている。この回路網のステージ３ａによって構成され
る相互接続ツリーを、図４８ｂに示す。この回路網はボ
ックスに及んでいるため、Ｚレベルクロスバーを用い
る。２個のトライステートドライバを有しているため
に、ボード２のノードはＤ＝２であることに注意しなけ
ればならない。Ｘチップは、加算ゲートを具え、ボード
２のＬチップからのタームを捕捉する。回路網のソース
であるボックス２のノードも同様であり、これを、“ト
ップサム”とする。このＹチップは、トップモスト加算
ゲートを具え、ボード２及び３からのタームを捕捉す
る。ボックス２のノード及びそのＺペアレントノードは
ソースを具え、これらのＲカウントをゼロにする。各ロ
ジックチップ及びクロスバーチップに関するネットリス
トファイルに送出される実際のゲート及びバッファと、
いかにして、これらを相互接続するかを、図４９に示
す。設計変換によって、各トライステートドライバをど
のようにＡＮＤゲートに変換するかを注意しなければな
らない。これらの出力を、Ｘ及びＹレベルの加算ゲート
によって捕捉する。受信入力は、“トップサム”ノー
ド、すなわちボックス２のＹチップから伝送される。ボ
ックス２のレシーバは、相互接続へつながっているパス
によって駆動される。ボックス６のレシーバは、Ｚレベ
ルクロスバーチップを介して駆動される。
【００８４】３ リアライザシステムの応用 ３.１ リアライザロジックシミュレーションシステム ロジックシミュレータは、ハードウェア又はソフトウェ
アによって実現されるシステムである。このシステム
は、入力設計、一組の設計部への刺激、及び或る期間中
の刺激の方向を受信するとともに、一組の刺激を出力す
る。この刺激によって、実際の入力設計部を実現し、所
定の同一の刺激を発生させることを予測する。刺激及び
応答は、特定の時間に、特定の設計回路網のロジック状
態を伝送するものである。シミュレータユーザが、入力
設計ファイルの形態で設計部の記述のみを供給するとい
うことが重要な特性であり、短期間に設計部を変更する
とともに、これに再度刺激を与えることができる。現在
のソストウェアロジックシミュレータ設計部の演算は、
コンピュータソフトウェアプログラムを用いており、設
計部のオペレーションを予測するシーケンシャルなアル
ゴリズムを実行する（“An Introduction to Degital S
imulation",Mentor Graphics Corp.,Beaverton,Oregon,
1989）。よく知られているように、イベントドライブさ
れたコードアルゴリズム、又は、コンパイルされたコー
ドアルゴリズムのいずれか一方を使用する。現在のハー
ドウェアロジックシミュレータ設計部の演算とは、ソフ
トウェアシミュレータに使用されるのと同一の、イベン
トドライブされたコードアルゴリズム、又は、コンパイ
ルされたコードシーケンシャルアルゴリズムを実行する
ハードウェアを構成することである。アルゴリズムの並
列処理を開発及び／又は特別なアルゴリズムオペレーシ
ョンを直接実現することで、ハードウェアはその実行に
よる利益を得ることができる。このことは、一般的な目
的のコンピュータ実行ソフトウェアにおいては不可能で
ある。現在のハードウェアロジックシミュレータは、入
力設計部の応答を予測するシーケンシャルなアルゴリズ
ムを実行することで動作する。ロジックシミュレータを
構成する新しい手段は、リアライザシステムに基づいて
いる。リアライザロジックシミュレータシステムは、入
力設計を受信し、これをリアライザハードウェアのロジ
ック及び相互接続チップの構成に変換する。この際、リ
アライザ設計変換システムを使用する。リアライザロジ
ックシミュレータシステムは、一組の設計部への刺激
と、ある期間のシミュレートする方向とを受信し、ベク
トルメモリを介し、実現される設計部に刺激を与え、ベ
クトルメモリを介して、実現される設計部からの一組の
応答を捕捉する。応答は、入力設計部を実際に実現する
ことによって、所定の同一の刺激を発生させることに対
応している。その理由は、前記刺激に対応させて、設計
部をハードウェアによって実際に実現するからである。
このことは、現在のロジックシミュレーションシステム
のすべてが、設計部の刺激に対する応答を予測するシー
ケンシャルアルゴリズムを実行するが、リアライザロジ
ックシミュレータは実際の設計部の実現を行い、設計部
の刺激に対する応答を決定するという点において、すべ
ての現行のロジックシミュレーションシステムとは異な
る。主な利点は、実現された設計部が、シーケンシャル
アルゴリズムが応答を予測できるより速く、種々の速さ
で応答を発生させるということである。リアライザロジ
ックシミュレーションシステムは、（すでに説明した）
リアライザ設計変換システムと、ロジックシミュレータ
刺激及び応答伝送システムと、リアライザハードウェア
システム及びホストコンピュータと相俟って、カーネル
を作動させるロジックシミュレータとから成っている
（図５０）。
アによって実現されるシステムである。このシステム
は、入力設計、一組の設計部への刺激、及び或る期間中
の刺激の方向を受信するとともに、一組の刺激を出力す
る。この刺激によって、実際の入力設計部を実現し、所
定の同一の刺激を発生させることを予測する。刺激及び
応答は、特定の時間に、特定の設計回路網のロジック状
態を伝送するものである。シミュレータユーザが、入力
設計ファイルの形態で設計部の記述のみを供給するとい
うことが重要な特性であり、短期間に設計部を変更する
とともに、これに再度刺激を与えることができる。現在
のソストウェアロジックシミュレータ設計部の演算は、
コンピュータソフトウェアプログラムを用いており、設
計部のオペレーションを予測するシーケンシャルなアル
ゴリズムを実行する（“An Introduction to Degital S
imulation",Mentor Graphics Corp.,Beaverton,Oregon,
1989）。よく知られているように、イベントドライブさ
れたコードアルゴリズム、又は、コンパイルされたコー
ドアルゴリズムのいずれか一方を使用する。現在のハー
ドウェアロジックシミュレータ設計部の演算とは、ソフ
トウェアシミュレータに使用されるのと同一の、イベン
トドライブされたコードアルゴリズム、又は、コンパイ
ルされたコードシーケンシャルアルゴリズムを実行する
ハードウェアを構成することである。アルゴリズムの並
列処理を開発及び／又は特別なアルゴリズムオペレーシ
ョンを直接実現することで、ハードウェアはその実行に
よる利益を得ることができる。このことは、一般的な目
的のコンピュータ実行ソフトウェアにおいては不可能で
ある。現在のハードウェアロジックシミュレータは、入
力設計部の応答を予測するシーケンシャルなアルゴリズ
ムを実行することで動作する。ロジックシミュレータを
構成する新しい手段は、リアライザシステムに基づいて
いる。リアライザロジックシミュレータシステムは、入
力設計を受信し、これをリアライザハードウェアのロジ
ック及び相互接続チップの構成に変換する。この際、リ
アライザ設計変換システムを使用する。リアライザロジ
ックシミュレータシステムは、一組の設計部への刺激
と、ある期間のシミュレートする方向とを受信し、ベク
トルメモリを介し、実現される設計部に刺激を与え、ベ
クトルメモリを介して、実現される設計部からの一組の
応答を捕捉する。応答は、入力設計部を実際に実現する
ことによって、所定の同一の刺激を発生させることに対
応している。その理由は、前記刺激に対応させて、設計
部をハードウェアによって実際に実現するからである。
このことは、現在のロジックシミュレーションシステム
のすべてが、設計部の刺激に対する応答を予測するシー
ケンシャルアルゴリズムを実行するが、リアライザロジ
ックシミュレータは実際の設計部の実現を行い、設計部
の刺激に対する応答を決定するという点において、すべ
ての現行のロジックシミュレーションシステムとは異な
る。主な利点は、実現された設計部が、シーケンシャル
アルゴリズムが応答を予測できるより速く、種々の速さ
で応答を発生させるということである。リアライザロジ
ックシミュレーションシステムは、（すでに説明した）
リアライザ設計変換システムと、ロジックシミュレータ
刺激及び応答伝送システムと、リアライザハードウェア
システム及びホストコンピュータと相俟って、カーネル
を作動させるロジックシミュレータとから成っている
（図５０）。
【００８５】３.１.１ ロジックシミュレーション刺激
及び応答の変換システム このシステムは、ユーザが作成した刺激イベント入力フ
ァイルを、直接ベクトルメモリにロードすることのでき
る刺激データを含むバイナリーファイルに変換するとと
もに、ベクトルメモリから読出されるバイナリー応答デ
ータを有するファイルから、ユーザが読出し可能な応答
イベント出力ファイルへ、応答を変換する。刺激及び応
答イベントは、回路網ネーム、時間及び新しい回路網の
状態値から成っている。変換とは、回路網ネームとベク
トルメモリビットとの間の変換、及び、シミュレーショ
ンの‘実時間’とベクトルメモリロケーションとの間の
変換である。時間変換は、刺激イベントを有する各特定
の時間をベクトルメモリロケーションに印すとともに、
このベクトルメモリロケーションにおける応答イベント
をこの時刻に発生したものとして報告する。好適例で
は、刺激入力イベントファイル及び応答出力イベントフ
ァイルを、Mentor Graphics Logfiles (“Quick Sim Fa
mily Reference Manual", MentorGraphics Corp.,Beave
rton,Oregon,1989）としている。これは、一連の時刻、
回路網ネーム及び、新たな回路網状態値を含むテキスト
ファイルである。ＥＤＡシステム中のバッチシミュレー
ションインタフェースツールによって、刺激入力イベン
トファイルを作成するとともに、応答出力イベントファ
イルを解釈する。好適例では、このツールを、Mentor G
raphics のRSIMツールとする。ここでは、このセクショ
ンで後に説明するように、すべての基本要素を、ゼロデ
ィレイでシミュレートするものと仮定する。刺激イベン
ト入力ファイルを、刺激バイナリーファイルへ変換する
ためには： １）刺激入力イベントファイルを読出す。時間の経過に
応じて、刺激イベントをオーダするとともに、何個の異
なる時刻がイベントを有するかを決定する。 ２）設計変換システムが出力するこの設計部中の各ベク
トルメモリに対する対応テーブルを読出す。 ３）各ベクトルメモリロケーションは、１以上の刺激イ
ベントを有する時刻に対応している。各々の異なる刺激
イベント時刻に、十分なベクトルメモリロケーションが
存在しない場合、ステップ５及び６を必要なだけリピー
トし、すべてのこのような時刻に十分な刺激バイナリー
ファイルを出力する。このファイルは、各々メモリに適
合する刺激を有している。 ４）ベクトルアレイ“Ｖ０”，“Ｖ１”等の記憶を割当
てる。その各々は、ロケーションのナンバ及び回路網幅
と一致しており、シミュレートされる設計部に用いられ
るベクトルメモリを用いている。ベクトルアレイと同じ
長さを有するタイムアレイ“Ｔ”の記憶を割当てる。
“ラストベクトル" バッファ“Ｂ０”、“Ｂ１”等を割
当てる。このバッファは、各ベクトルメモリに対するも
のであり、各々その回路網と同じ幅であり、これらをゼ
ロに初期化する。 ５）ベクトルアレイインデックスカウンタ‘ｖ’を、ゼ
ロにセットする。１以上の刺激イベントを有する各時刻
のうち、最も早い第１番目の時刻において、ベクトルメ
モリ‘ｎ’及び、この回路網のベクトルメモリビットボ
ジション‘ｉ’を設定する。この際、このイベントの回
路網の対応テーブルエントリを使用する。このイベント
に対する新しい値を、Ｖｎ[v] ビットｉ及びＢｎビット
ｉに書込む。次のイベントへ。Ｖ０[v]、Ｖ１[v] 等の
内容の各々を、Ｂ０、Ｂ１等に書込む。Ｔ[v]中のこの
時刻を記憶する。ｖをインクリメントする。刺激イベン
トを有する次の時刻へ。 ６）ベクトルアレイＶ０、Ｖ１等、タイムアレイＴ及び
サイクルカウント‘ｖ'を刺激バイナリーファイルに書
込む。応答バイナリーファイルを、応答イベント出力フ
ァイルに変換するために： １）ベクトルアレイＶ０、Ｖ１等、タイムアレイＴ及び
サイクルカウント‘ｖ’を応答バイナリーファイルから
読出す。各ベクトルメモリロケーションは、１以上の刺
激イベントを有する時刻と一致している。各々異なる刺
激イベント時刻に対して、ベクトルメモリロケーション
が十分でない場合、ステップ１〜４を必要なだけ繰り返
し、すべての応答バイナリーファイルをこれらのアレイ
中に読出す。 ２）設計部変換システムが出力する、この設計部中の各
ベクトルメモリに対する対応テーブルを読出す。 ３）“ラストベクトル”バッファ“Ｂ０”、“Ｂ１”等
を割当てる。これは、各々のベクトルメモリに対するも
のであり、各々その回路網と同じ幅を有しており、これ
をゼロに初期化する。 ４）ベクトルアレイインデックスカウンタ‘ｖ’をゼロ
にセットする。ベクトルアレイ中の各ロケーションは：
Ｖ０[v]をＢ０と比較し、Ｖ１[v]をＢ１と比較する。Ｖ
ｎ[v]のビットとＢｎとの各々の差によって：このビッ
トのベクトルメモリ及びベクトルメモリビットポジショ
ンに対応する回路網ネームを配置する。この際、このメ
モリに対する対応テーブルを使用する。新しい応答イベ
ントを出力ファイルに書込む。この際、回路網ネーム、
新しいビットの値及び時刻Ｔ[v]を用いる。次のイベン
トへＶ０[v]、Ｖ１[v]等の内容の各々を、Ｂ０、Ｂ１等
に書込む。ｖをインクリメントする。次のロケーション
へ。
及び応答の変換システム このシステムは、ユーザが作成した刺激イベント入力フ
ァイルを、直接ベクトルメモリにロードすることのでき
る刺激データを含むバイナリーファイルに変換するとと
もに、ベクトルメモリから読出されるバイナリー応答デ
ータを有するファイルから、ユーザが読出し可能な応答
イベント出力ファイルへ、応答を変換する。刺激及び応
答イベントは、回路網ネーム、時間及び新しい回路網の
状態値から成っている。変換とは、回路網ネームとベク
トルメモリビットとの間の変換、及び、シミュレーショ
ンの‘実時間’とベクトルメモリロケーションとの間の
変換である。時間変換は、刺激イベントを有する各特定
の時間をベクトルメモリロケーションに印すとともに、
このベクトルメモリロケーションにおける応答イベント
をこの時刻に発生したものとして報告する。好適例で
は、刺激入力イベントファイル及び応答出力イベントフ
ァイルを、Mentor Graphics Logfiles (“Quick Sim Fa
mily Reference Manual", MentorGraphics Corp.,Beave
rton,Oregon,1989）としている。これは、一連の時刻、
回路網ネーム及び、新たな回路網状態値を含むテキスト
ファイルである。ＥＤＡシステム中のバッチシミュレー
ションインタフェースツールによって、刺激入力イベン
トファイルを作成するとともに、応答出力イベントファ
イルを解釈する。好適例では、このツールを、Mentor G
raphics のRSIMツールとする。ここでは、このセクショ
ンで後に説明するように、すべての基本要素を、ゼロデ
ィレイでシミュレートするものと仮定する。刺激イベン
ト入力ファイルを、刺激バイナリーファイルへ変換する
ためには： １）刺激入力イベントファイルを読出す。時間の経過に
応じて、刺激イベントをオーダするとともに、何個の異
なる時刻がイベントを有するかを決定する。 ２）設計変換システムが出力するこの設計部中の各ベク
トルメモリに対する対応テーブルを読出す。 ３）各ベクトルメモリロケーションは、１以上の刺激イ
ベントを有する時刻に対応している。各々の異なる刺激
イベント時刻に、十分なベクトルメモリロケーションが
存在しない場合、ステップ５及び６を必要なだけリピー
トし、すべてのこのような時刻に十分な刺激バイナリー
ファイルを出力する。このファイルは、各々メモリに適
合する刺激を有している。 ４）ベクトルアレイ“Ｖ０”，“Ｖ１”等の記憶を割当
てる。その各々は、ロケーションのナンバ及び回路網幅
と一致しており、シミュレートされる設計部に用いられ
るベクトルメモリを用いている。ベクトルアレイと同じ
長さを有するタイムアレイ“Ｔ”の記憶を割当てる。
“ラストベクトル" バッファ“Ｂ０”、“Ｂ１”等を割
当てる。このバッファは、各ベクトルメモリに対するも
のであり、各々その回路網と同じ幅であり、これらをゼ
ロに初期化する。 ５）ベクトルアレイインデックスカウンタ‘ｖ’を、ゼ
ロにセットする。１以上の刺激イベントを有する各時刻
のうち、最も早い第１番目の時刻において、ベクトルメ
モリ‘ｎ’及び、この回路網のベクトルメモリビットボ
ジション‘ｉ’を設定する。この際、このイベントの回
路網の対応テーブルエントリを使用する。このイベント
に対する新しい値を、Ｖｎ[v] ビットｉ及びＢｎビット
ｉに書込む。次のイベントへ。Ｖ０[v]、Ｖ１[v] 等の
内容の各々を、Ｂ０、Ｂ１等に書込む。Ｔ[v]中のこの
時刻を記憶する。ｖをインクリメントする。刺激イベン
トを有する次の時刻へ。 ６）ベクトルアレイＶ０、Ｖ１等、タイムアレイＴ及び
サイクルカウント‘ｖ'を刺激バイナリーファイルに書
込む。応答バイナリーファイルを、応答イベント出力フ
ァイルに変換するために： １）ベクトルアレイＶ０、Ｖ１等、タイムアレイＴ及び
サイクルカウント‘ｖ’を応答バイナリーファイルから
読出す。各ベクトルメモリロケーションは、１以上の刺
激イベントを有する時刻と一致している。各々異なる刺
激イベント時刻に対して、ベクトルメモリロケーション
が十分でない場合、ステップ１〜４を必要なだけ繰り返
し、すべての応答バイナリーファイルをこれらのアレイ
中に読出す。 ２）設計部変換システムが出力する、この設計部中の各
ベクトルメモリに対する対応テーブルを読出す。 ３）“ラストベクトル”バッファ“Ｂ０”、“Ｂ１”等
を割当てる。これは、各々のベクトルメモリに対するも
のであり、各々その回路網と同じ幅を有しており、これ
をゼロに初期化する。 ４）ベクトルアレイインデックスカウンタ‘ｖ’をゼロ
にセットする。ベクトルアレイ中の各ロケーションは：
Ｖ０[v]をＢ０と比較し、Ｖ１[v]をＢ１と比較する。Ｖ
ｎ[v]のビットとＢｎとの各々の差によって：このビッ
トのベクトルメモリ及びベクトルメモリビットポジショ
ンに対応する回路網ネームを配置する。この際、このメ
モリに対する対応テーブルを使用する。新しい応答イベ
ントを出力ファイルに書込む。この際、回路網ネーム、
新しいビットの値及び時刻Ｔ[v]を用いる。次のイベン
トへＶ０[v]、Ｖ１[v]等の内容の各々を、Ｂ０、Ｂ１等
に書込む。ｖをインクリメントする。次のロケーション
へ。
【００８６】３.１.２ ロジックシミュレーションオペ
レーティングカーネル オペレーティングカーネルは、シミュレートされる設計
部のリアライザシステムを構成し、刺激を与えるととも
に応答を捕捉する。このことは、ホストコンピュータが
行う。各セクションに説明されているように、オペレー
ティングカーネルはロジックチップ及び相互接続チップ
を構成し、ベクトルメモリ及び設計メモリを読出し及び
書込むとともに、ホストインタフェースを介してクロッ
ク発生器及びリセット発生器を制御する。 シミュレーションを実行するために： １）設計部の構成ファイルを読出すとともに、これを用
いて、構成のセクションで説明したように、すべてのリ
アライザロジックチップ及び相互接続チップを構成す
る。初期設計メモリデータをファイルから読出すととも
に、これを設計部メモリに書込む。 ２）刺激バイナリファイルを読出す。ホストインタフェ
ースを介して、対応するベクトルメモリ中にベクトルア
レイの内容を記憶する。 ３）ベクトルメモリモジュール中のすべてのベクトルメ
モリの内容をクリアする。設計部リセット発生器を周期
化し、実現される設計部を初期化する。 ４）‘ｖ’周期のＥＣＬＫ回路網のクロック発生器をイ
ネーブルする。このことによって、ベクトルメモリがこ
れらの刺激データを送出でき、この刺激に従って、実現
される設計部を作動させるとともに、ベクトルメモリが
応答データを捕捉する。このことについては、刺激／応
答のセクションにおいて説明されている。 ５）ベクトルメモリの内容を読出すとともに、これらを
タイムアレイ“Ｔ”及びサイクルカウント“ｖ”ととも
に、応答バイナリーファイルに記憶する。 ６）ベクトルメモリの容量が不十分であるために１より
多くの刺激バイナリーファイルを設ける場合、各ファイ
ル毎にステップ２〜５を繰り返す。 ７）ユーザ試験のためのファイル中の設計メモリ内容を
セーブする。
レーティングカーネル オペレーティングカーネルは、シミュレートされる設計
部のリアライザシステムを構成し、刺激を与えるととも
に応答を捕捉する。このことは、ホストコンピュータが
行う。各セクションに説明されているように、オペレー
ティングカーネルはロジックチップ及び相互接続チップ
を構成し、ベクトルメモリ及び設計メモリを読出し及び
書込むとともに、ホストインタフェースを介してクロッ
ク発生器及びリセット発生器を制御する。 シミュレーションを実行するために： １）設計部の構成ファイルを読出すとともに、これを用
いて、構成のセクションで説明したように、すべてのリ
アライザロジックチップ及び相互接続チップを構成す
る。初期設計メモリデータをファイルから読出すととも
に、これを設計部メモリに書込む。 ２）刺激バイナリファイルを読出す。ホストインタフェ
ースを介して、対応するベクトルメモリ中にベクトルア
レイの内容を記憶する。 ３）ベクトルメモリモジュール中のすべてのベクトルメ
モリの内容をクリアする。設計部リセット発生器を周期
化し、実現される設計部を初期化する。 ４）‘ｖ’周期のＥＣＬＫ回路網のクロック発生器をイ
ネーブルする。このことによって、ベクトルメモリがこ
れらの刺激データを送出でき、この刺激に従って、実現
される設計部を作動させるとともに、ベクトルメモリが
応答データを捕捉する。このことについては、刺激／応
答のセクションにおいて説明されている。 ５）ベクトルメモリの内容を読出すとともに、これらを
タイムアレイ“Ｔ”及びサイクルカウント“ｖ”ととも
に、応答バイナリーファイルに記憶する。 ６）ベクトルメモリの容量が不十分であるために１より
多くの刺激バイナリーファイルを設ける場合、各ファイ
ル毎にステップ２〜５を繰り返す。 ７）ユーザ試験のためのファイル中の設計メモリ内容を
セーブする。
【００８７】３.１.３ リアライザロジックシミュレー
ションシステムの使用 リアライザロジックシミュレータを用いて、入力設計部
をシミュレートするために： １）ベクトルメモリ接続を示している特性を用いて、刺
激すべき回路網とこの応答を捕捉するための回路網とを
マークすることによって、ＥＤＡシステムの設計作成ツ
ールを使用し、入力設計部を準備する。必要ならば、初
期設計部メモリデータファイルを準備する。ＥＤＡシス
テムのバッチシミュレーションインタフェースツールを
用いて、刺激イベント入力ファイルを準備する。 ２）リアライザ設計変換システムを用いて入力設計部を
変換し、構成ファイル及びベクトルメモリ回路網対応テ
ーブルファイルを出力する。 ３）刺激及び応答変換システムをランさせ、刺激イベン
ト入力ファイルを刺激バイナリーファイルに変換する。 ４）オペレーティングカーネルをランさせ、シミュレー
ションを行うとともに、応答バイナリーファイルを出力
する。 ５）刺激及び応答変換システムをランさせ、応答バイナ
リーファイルを応答イベント出力ファイルに変換する。 ６）ＥＤＡシステムのバッチシミュレーションインタフ
ェースツールを用い、応答イベント出力ファイルを翻訳
する。 ７）入力設計部、初期設計部メモリファイル及び／又は
刺激イベント入力ファイルをシミュレーションの結果に
よって示されるように変更し、必要ならば、ステップ
２）〜６）をリピートする。 リアライザロジックシミュレーションシステムの会話形
の変形例では、刺激に対してはスティミュレータを用
い、応答に対してはサンプラを用いている。構成及びオ
ペレーションは以下を除き同様のものである。すなわ
ち、バッチシミュレーションインタフェースツールの代
わりに会話形シミュレーションインタフェースツールを
用いて、ファイルを介する代わりに刺激及び応答変換シ
ステムと直接通信しており、又、同時に作動する会話形
シミュレーションインタフェースツールオペレーティン
グカーネルを用いて、刺激及び応答変換システムが、フ
ァイルを介する代わりに直接オペレーティングカーネル
と通信している。イベントを有する各タイムステップ
を、ベクトルメモリロケーションではなく、エッジ検知
タイプのシミュレータに作成する。
ションシステムの使用 リアライザロジックシミュレータを用いて、入力設計部
をシミュレートするために： １）ベクトルメモリ接続を示している特性を用いて、刺
激すべき回路網とこの応答を捕捉するための回路網とを
マークすることによって、ＥＤＡシステムの設計作成ツ
ールを使用し、入力設計部を準備する。必要ならば、初
期設計部メモリデータファイルを準備する。ＥＤＡシス
テムのバッチシミュレーションインタフェースツールを
用いて、刺激イベント入力ファイルを準備する。 ２）リアライザ設計変換システムを用いて入力設計部を
変換し、構成ファイル及びベクトルメモリ回路網対応テ
ーブルファイルを出力する。 ３）刺激及び応答変換システムをランさせ、刺激イベン
ト入力ファイルを刺激バイナリーファイルに変換する。 ４）オペレーティングカーネルをランさせ、シミュレー
ションを行うとともに、応答バイナリーファイルを出力
する。 ５）刺激及び応答変換システムをランさせ、応答バイナ
リーファイルを応答イベント出力ファイルに変換する。 ６）ＥＤＡシステムのバッチシミュレーションインタフ
ェースツールを用い、応答イベント出力ファイルを翻訳
する。 ７）入力設計部、初期設計部メモリファイル及び／又は
刺激イベント入力ファイルをシミュレーションの結果に
よって示されるように変更し、必要ならば、ステップ
２）〜６）をリピートする。 リアライザロジックシミュレーションシステムの会話形
の変形例では、刺激に対してはスティミュレータを用
い、応答に対してはサンプラを用いている。構成及びオ
ペレーションは以下を除き同様のものである。すなわ
ち、バッチシミュレーションインタフェースツールの代
わりに会話形シミュレーションインタフェースツールを
用いて、ファイルを介する代わりに刺激及び応答変換シ
ステムと直接通信しており、又、同時に作動する会話形
シミュレーションインタフェースツールオペレーティン
グカーネルを用いて、刺激及び応答変換システムが、フ
ァイルを介する代わりに直接オペレーティングカーネル
と通信している。イベントを有する各タイムステップ
を、ベクトルメモリロケーションではなく、エッジ検知
タイプのシミュレータに作成する。
【００８８】３.１.４ ３以上の論理状態の実現 リアライザシステムにおいて、２個のロジック状態を実
現するのは実用的なことである：高ロジック状態（Ｈ）
すなわち真と、低ロジック状態（Ｌ）すなわち偽であ
り、リアライザシステムの単一の信号を用いて、入力設
計部中に直接各回路網を実現することによって実現され
る。ロジックシミュレーション環境において、時には３
以上のロジック信号の状態を表現することが望まれる。
例えば、第３の状態、“未知の（Ｘ）”を用いて、初期
化されていないロジック変数又はあいまいなロジック状
態を表現する。高インピーダンス状態（Ｚ）は、トライ
ステートバスのようなワイヤ結合のバスを実現するのに
役立つ。リアライザシステムの幾つかの例において、高
インピーダンス状態を直接実現することができる。例え
ば設計部にトライステート回路網が必要とされる場合、
ロジックチップ及び任意の必要な相互接続がトライステ
ートバス機能を構成する能力を有している限り、リアラ
イザシステムのトライステートバスによって設計部が実
現される。代わりに、１個の回路網を２以上の信号へ、
以下のように符号化することによって任意のロジック状
態を実現する：実現すべき状態の数を決定する。すべて
の状態を単一に符号化するのに必要とされる最小バイナ
リービット数を決定し、これを‘ｎ’と称する。‘ｎ’
個の実際のバイナリーロジック信号によって設計部中の
回路網を実現する。例えば、３個の状態（Ｈ，Ｌ，Ｘ）
を必要とする場合、２個の実際のバイナリー信号を用い
てリアライザシステム中の単一の設計回路網を実現す
る。基本要素変換ステージの間にこの変換を行い、これ
らの新しいバイナリー信号を設計部データ構造に入力
し、オリジナル設計回路網を置換する。更に、設計部中
のロジック基本要素を、多数状態ロジック機能に従って
動作するロジック回路網で実現する。例えば３個の状態
（Ｈ＝高ロジック状態，Ｌ＝低ロジック状態，Ｘ＝未
知）を用いる場合、設計部中の２入力ＡＮＤゲートを、
３状態ＡＮＤ機能に従って動作するロジック回路に従っ
て実現する（図５１ａ）。いずれかの入力端子をＸと
し、入力端子が存在しないことをＬとする場合、出力端
子に生じるＸ状態を用いて、３状態シミュレータの如
く、ロジック機能が動作する（図５１ｂ）。この回路網
は、２個の２ビット入力端子と、１個の２ビット出力端
子とを有している（図５１ｃ）。マルチステートを実現
するこの技術を、設計解析のために必要とされるように
入力設計部の全体又は設計部の一部分にのみ用いること
ができる。２個より多くの状態でシミュレートされる回
路網をこのようにして入力設計ファイル中に作成し、設
計部リーダは設計部データ構造中のこのことに注目し、
基本要素コンバータは基本要素に対する上記の代用回路
網及び基本要素に対する多数の回路網を作成する。ロジ
ック基本要素が、２状態の回路網接続と３以上の状態の
回路網との混合を有している場合、回路網の条件に従っ
て作動するロジック回路網を使用する。もしそうでなけ
れば、上述したシミュレーション動作となる。
現するのは実用的なことである：高ロジック状態（Ｈ）
すなわち真と、低ロジック状態（Ｌ）すなわち偽であ
り、リアライザシステムの単一の信号を用いて、入力設
計部中に直接各回路網を実現することによって実現され
る。ロジックシミュレーション環境において、時には３
以上のロジック信号の状態を表現することが望まれる。
例えば、第３の状態、“未知の（Ｘ）”を用いて、初期
化されていないロジック変数又はあいまいなロジック状
態を表現する。高インピーダンス状態（Ｚ）は、トライ
ステートバスのようなワイヤ結合のバスを実現するのに
役立つ。リアライザシステムの幾つかの例において、高
インピーダンス状態を直接実現することができる。例え
ば設計部にトライステート回路網が必要とされる場合、
ロジックチップ及び任意の必要な相互接続がトライステ
ートバス機能を構成する能力を有している限り、リアラ
イザシステムのトライステートバスによって設計部が実
現される。代わりに、１個の回路網を２以上の信号へ、
以下のように符号化することによって任意のロジック状
態を実現する：実現すべき状態の数を決定する。すべて
の状態を単一に符号化するのに必要とされる最小バイナ
リービット数を決定し、これを‘ｎ’と称する。‘ｎ’
個の実際のバイナリーロジック信号によって設計部中の
回路網を実現する。例えば、３個の状態（Ｈ，Ｌ，Ｘ）
を必要とする場合、２個の実際のバイナリー信号を用い
てリアライザシステム中の単一の設計回路網を実現す
る。基本要素変換ステージの間にこの変換を行い、これ
らの新しいバイナリー信号を設計部データ構造に入力
し、オリジナル設計回路網を置換する。更に、設計部中
のロジック基本要素を、多数状態ロジック機能に従って
動作するロジック回路網で実現する。例えば３個の状態
（Ｈ＝高ロジック状態，Ｌ＝低ロジック状態，Ｘ＝未
知）を用いる場合、設計部中の２入力ＡＮＤゲートを、
３状態ＡＮＤ機能に従って動作するロジック回路に従っ
て実現する（図５１ａ）。いずれかの入力端子をＸと
し、入力端子が存在しないことをＬとする場合、出力端
子に生じるＸ状態を用いて、３状態シミュレータの如
く、ロジック機能が動作する（図５１ｂ）。この回路網
は、２個の２ビット入力端子と、１個の２ビット出力端
子とを有している（図５１ｃ）。マルチステートを実現
するこの技術を、設計解析のために必要とされるように
入力設計部の全体又は設計部の一部分にのみ用いること
ができる。２個より多くの状態でシミュレートされる回
路網をこのようにして入力設計ファイル中に作成し、設
計部リーダは設計部データ構造中のこのことに注目し、
基本要素コンバータは基本要素に対する上記の代用回路
網及び基本要素に対する多数の回路網を作成する。ロジ
ック基本要素が、２状態の回路網接続と３以上の状態の
回路網との混合を有している場合、回路網の条件に従っ
て作動するロジック回路網を使用する。もしそうでなけ
れば、上述したシミュレーション動作となる。
【００８９】３.１.５ リアライザのディレイの表現 現在のロジックシミュレータでは、種々の方法で、信号
がロジックエレメントを通過する際のタイムディレイを
作る。リアライザのロジックチップ中のロジックは実際
のハードウェアであるため、そのディレイ特性は完全に
正確に規定することはできず、ロジックディレイを直接
作成することはできない。ロジックディレイは、プログ
ラムを実行するシミュレータ中の特別の方法を用いるこ
とによって、及び／又は設計変換プロセスの間、ディレ
イを形成する特別のロジック機能を挿入することによっ
て作成する。ゼロディレイ、ユニットディレイ又はリア
ルディレイとして、実現するシミュレーション中にディ
レイを形成することができる。この選択はユーザによっ
て成され、これをリアライザロジックシミュレータシス
テムに指定する。
がロジックエレメントを通過する際のタイムディレイを
作る。リアライザのロジックチップ中のロジックは実際
のハードウェアであるため、そのディレイ特性は完全に
正確に規定することはできず、ロジックディレイを直接
作成することはできない。ロジックディレイは、プログ
ラムを実行するシミュレータ中の特別の方法を用いるこ
とによって、及び／又は設計変換プロセスの間、ディレ
イを形成する特別のロジック機能を挿入することによっ
て作成する。ゼロディレイ、ユニットディレイ又はリア
ルディレイとして、実現するシミュレーション中にディ
レイを形成することができる。この選択はユーザによっ
て成され、これをリアライザロジックシミュレータシス
テムに指定する。
【００９０】３.１.５.１ ゼロディレイ ゼロディレイとは、リアルタイムディレイを形成するこ
となく、ディレイをゼロとして処理し、シミュレーショ
ンを行うことをいう。例えば、刺激イベントが、時刻
‘ｉ’に、結合ロジックのみを介して出力端子と接続さ
れている入力端子に生じる場合、この出力端子の応答イ
ベントは、時刻‘ｔ’に生じるものとして報告される。
ゼロディレイのために、設計部変換システムは特別なロ
ジック機能を挿入しない。上記の如く、メインリアライ
ザロジックシミュレーションシステムにおいて説明した
方法に従って、シミュレーションを行う。
となく、ディレイをゼロとして処理し、シミュレーショ
ンを行うことをいう。例えば、刺激イベントが、時刻
‘ｉ’に、結合ロジックのみを介して出力端子と接続さ
れている入力端子に生じる場合、この出力端子の応答イ
ベントは、時刻‘ｔ’に生じるものとして報告される。
ゼロディレイのために、設計部変換システムは特別なロ
ジック機能を挿入しない。上記の如く、メインリアライ
ザロジックシミュレーションシステムにおいて説明した
方法に従って、シミュレーションを行う。
【００９１】３.１.５.２ ディレイ依存機能 設計部に任意の遅延依存機能を設けると複雑なものとな
る。ゼロ遅延タイミングモデルではここまでには至らな
い。クローズドループ機能、すなわちクロスカプルドゲ
ートのように、非同期フィードバックを設ける場合、無
条件に記憶装置を設ける。記憶機能は相対的なディレイ
に依存している。ディレイ依存機能は、ディレイをオー
プンループ機能に用いると他の形態のものとなる。この
一例としては入力端子で接続されたディレイ素子を有す
るイクスクルーシブＯＲゲートがある（図５２ａ）。イ
クスクルーシブＯＲゲートの出力は、信号がディレイ素
子を介して伝播するのに必要とされる時間においてはハ
イである。この回路網に供給される信号が変化すると出
力端子にパルスを出力する（図５２ｂ）。実際のリアラ
イザロジックディレイはゼロではないため、これを直接
コントロールできない場合、クロスカプルドゲートのよ
うな多くのクローズドループ及び幾つかのオープンルー
プの場合、ディレイ依存機能は正しく動作する。しか
し、ユーザは確実に実現された設計部が意図するように
動作することを要求する。現在のタイミング分析ツール
は、非同期フィードバックの瞬間を自動的に見出し、レ
ポートするとともに、オープンループディレイに依存す
る行動を検出する。リアライザ設計変換システムは、ユ
ーザが必要とするならば、タイミング分析ツールを用い
ることによってタイミング分析を行う。好適実現例で
は、Mentor Graphics Quick Pathタイミング分析ツール
を用いる（“Quick Path User's Manual”, Mentor Gra
phics Corp., Beaverton, Oregon, 1989) 。 １）設計変換プロセスの一部として、ＥＲＣＧＡネット
リスト変換ツールは、内部相互接続及びロジック遅延の
評価を出力する。これらは、レポートファイルへ送出さ
れる。 ２）すべてのネットリストを変換した後、データをリポ
ートファイルから読出し、設計部データ構造中に入力す
る。この際、基本要素又は回路網と関連する各ディレイ
評価を用いる。 ３）設計部データ構造を設計ファイルに書込む。 ４）タイミング分析ツールを設計ファイルに適用する。
タイミングアナライザによって検出される任意の起こり
得る変化をユーザに報告する。ユーザは、入力設計ファ
イルを適切に評価し、修正する。
る。ゼロ遅延タイミングモデルではここまでには至らな
い。クローズドループ機能、すなわちクロスカプルドゲ
ートのように、非同期フィードバックを設ける場合、無
条件に記憶装置を設ける。記憶機能は相対的なディレイ
に依存している。ディレイ依存機能は、ディレイをオー
プンループ機能に用いると他の形態のものとなる。この
一例としては入力端子で接続されたディレイ素子を有す
るイクスクルーシブＯＲゲートがある（図５２ａ）。イ
クスクルーシブＯＲゲートの出力は、信号がディレイ素
子を介して伝播するのに必要とされる時間においてはハ
イである。この回路網に供給される信号が変化すると出
力端子にパルスを出力する（図５２ｂ）。実際のリアラ
イザロジックディレイはゼロではないため、これを直接
コントロールできない場合、クロスカプルドゲートのよ
うな多くのクローズドループ及び幾つかのオープンルー
プの場合、ディレイ依存機能は正しく動作する。しか
し、ユーザは確実に実現された設計部が意図するように
動作することを要求する。現在のタイミング分析ツール
は、非同期フィードバックの瞬間を自動的に見出し、レ
ポートするとともに、オープンループディレイに依存す
る行動を検出する。リアライザ設計変換システムは、ユ
ーザが必要とするならば、タイミング分析ツールを用い
ることによってタイミング分析を行う。好適実現例で
は、Mentor Graphics Quick Pathタイミング分析ツール
を用いる（“Quick Path User's Manual”, Mentor Gra
phics Corp., Beaverton, Oregon, 1989) 。 １）設計変換プロセスの一部として、ＥＲＣＧＡネット
リスト変換ツールは、内部相互接続及びロジック遅延の
評価を出力する。これらは、レポートファイルへ送出さ
れる。 ２）すべてのネットリストを変換した後、データをリポ
ートファイルから読出し、設計部データ構造中に入力す
る。この際、基本要素又は回路網と関連する各ディレイ
評価を用いる。 ３）設計部データ構造を設計ファイルに書込む。 ４）タイミング分析ツールを設計ファイルに適用する。
タイミングアナライザによって検出される任意の起こり
得る変化をユーザに報告する。ユーザは、入力設計ファ
イルを適切に評価し、修正する。
【００９２】３.１.５.３ ユニットディレイ ユニットディレイモデルとは、各ロジック基本要素が１
単位（ユニット）のディレイを有するように形成したも
のである。ディレイ依存性を用いて、このような形成
を、時々設計部に使用し、正しい動作を保証する。適切
な特性を入力設計ファイル中の基本要素に加えることに
よって、ユーザはゼロディレイ基本要素と合成されたユ
ニットディレイ基本要素を指定する。自動的に、各ユニ
ットディレイロジックエレメントの出力端子にフリップ
フロップを設け、ユニットディレイを形成する。これら
のフリップフロップを共通クロックに接続し、この共通
クロックは、第２クロック発生器によってシミュレーシ
ョンの各単位時間毎に一回の周期を成す。これらのフリ
ップフロップ及び‘タイムクロック’回路網を、基本要
素変換プロセスによって設計データ構造に加える。ユニ
ットディレイを用いてシミュレートされるロジック設計
回路網の一例としては、クロスカプルドゲートを用いて
作成されたフリップフロップがある（図５３ａ）。各ゲ
ートを、その出力端子にユニットディレイフリップフロ
ップを設けて構成する（図５３ｂ）。連続的なタイムク
ロック及び入力信号を与える最終的なオペレーション
は、ユニットディレイゲートを有するフリップフロップ
のオペレーションである（図５３ｃ）。ユニットディレ
イシミュレーションのためのリアライザロジックシミュ
レータは、以下の変更を伴うものの、ゼロディレイと同
様の方法を用いて動作する。 ・ユーザは、どの位の時間が１ユニットに相当するのか
を指示する。 ・刺激及び応答回数を、ユーザが指定する時間単位の倍
数‘Ｍ’に制限する。 ・各ベクトルメモリロケーションは、Ｍ時間単位に対応
しており、この時の刺激イベントが存在しているかどう
かとは無関係である。 ・刺激及び応答変換システムは、これらの仕様を用い、
これらの対応関係に従って、イベントとベクトルメモリ
ロケーションとの間にマップを作成する。 ・最終的に、刺激イベントを有していない時刻は、前の
ロケーションと同一の内容を有するベクトルメモリロケ
ーションによって表現される。 ・オペレーティングカーネルは、‘タイムクロック’ク
ロック発生器の周波数をＥＣＬＫの周波数のＭ倍にセッ
トし、互いに同期をとりながら動作するように指示す
る。オペレーションの間、各Ｍ時間単位毎に１個のＥＣ
ＬＫ、従って一組の刺激及び応答が存在する。
単位（ユニット）のディレイを有するように形成したも
のである。ディレイ依存性を用いて、このような形成
を、時々設計部に使用し、正しい動作を保証する。適切
な特性を入力設計ファイル中の基本要素に加えることに
よって、ユーザはゼロディレイ基本要素と合成されたユ
ニットディレイ基本要素を指定する。自動的に、各ユニ
ットディレイロジックエレメントの出力端子にフリップ
フロップを設け、ユニットディレイを形成する。これら
のフリップフロップを共通クロックに接続し、この共通
クロックは、第２クロック発生器によってシミュレーシ
ョンの各単位時間毎に一回の周期を成す。これらのフリ
ップフロップ及び‘タイムクロック’回路網を、基本要
素変換プロセスによって設計データ構造に加える。ユニ
ットディレイを用いてシミュレートされるロジック設計
回路網の一例としては、クロスカプルドゲートを用いて
作成されたフリップフロップがある（図５３ａ）。各ゲ
ートを、その出力端子にユニットディレイフリップフロ
ップを設けて構成する（図５３ｂ）。連続的なタイムク
ロック及び入力信号を与える最終的なオペレーション
は、ユニットディレイゲートを有するフリップフロップ
のオペレーションである（図５３ｃ）。ユニットディレ
イシミュレーションのためのリアライザロジックシミュ
レータは、以下の変更を伴うものの、ゼロディレイと同
様の方法を用いて動作する。 ・ユーザは、どの位の時間が１ユニットに相当するのか
を指示する。 ・刺激及び応答回数を、ユーザが指定する時間単位の倍
数‘Ｍ’に制限する。 ・各ベクトルメモリロケーションは、Ｍ時間単位に対応
しており、この時の刺激イベントが存在しているかどう
かとは無関係である。 ・刺激及び応答変換システムは、これらの仕様を用い、
これらの対応関係に従って、イベントとベクトルメモリ
ロケーションとの間にマップを作成する。 ・最終的に、刺激イベントを有していない時刻は、前の
ロケーションと同一の内容を有するベクトルメモリロケ
ーションによって表現される。 ・オペレーティングカーネルは、‘タイムクロック’ク
ロック発生器の周波数をＥＣＬＫの周波数のＭ倍にセッ
トし、互いに同期をとりながら動作するように指示す
る。オペレーションの間、各Ｍ時間単位毎に１個のＥＣ
ＬＫ、従って一組の刺激及び応答が存在する。
【００９３】３.１.５.４ リアルディレイ リアルディレイ、すなわち種々の時間単位によるディレ
イを、ロジックチップ中の特定のハードウェア構成を用
いて実現する。このハードウェア構成は、設計変換の
間、各リアルディレイロジックエレメントの設計部デー
タ構造に自動的に挿入される。これには幾つかの技術が
ある：各ロジック基本要素出力端子と直列にシリアルシ
フトレジスタを構成する。その長さを、各ケースに必要
とされるディレイ単位の数に対応させて構成する。すべ
てのシフトレジスタを、各時間単位に対して１回の周期
をなすように、共通‘タイムクロック’でクロックす
る。このようにして、シフトレジスタは‘ｎ’ユニット
（単位）リアルディレイとして作用する。ここで‘ｎ’
はレジスタの長さである（図５４ａ、ディレイレジスタ
中の値に従って、マルチプレクサを介して選択され
る）。代わりに、有限状態マシン（ＦＳＭ）と、１以上
のスターティングカウント（starting count）に対す
る記憶装置を有するカウンタとを、各ロジック基本要素
出力端子と直列に構成する（図５４ｂ）。ＦＳＭは、ロ
ジック基本要素出力状態の変換を検出する。各状態の変
換において、発生した特定種類の状態変換（上昇（risi
ng）又は下降（falling））にとって適切なスターティ
ングカウントを用いて、カウンタはＦＳＭによってロー
ドされる。すべてのカウンタは、各時間単位毎に１回の
周期を成すように、共通‘タイムクロック’を周期化す
る。カウントがゼロになった場合、ＦＳＭは、出力状態
変換を、ディレイされた出力へと送り、その接続された
入力端子へと伝播する（図５４ｃ参照）。
イを、ロジックチップ中の特定のハードウェア構成を用
いて実現する。このハードウェア構成は、設計変換の
間、各リアルディレイロジックエレメントの設計部デー
タ構造に自動的に挿入される。これには幾つかの技術が
ある：各ロジック基本要素出力端子と直列にシリアルシ
フトレジスタを構成する。その長さを、各ケースに必要
とされるディレイ単位の数に対応させて構成する。すべ
てのシフトレジスタを、各時間単位に対して１回の周期
をなすように、共通‘タイムクロック’でクロックす
る。このようにして、シフトレジスタは‘ｎ’ユニット
（単位）リアルディレイとして作用する。ここで‘ｎ’
はレジスタの長さである（図５４ａ、ディレイレジスタ
中の値に従って、マルチプレクサを介して選択され
る）。代わりに、有限状態マシン（ＦＳＭ）と、１以上
のスターティングカウント（starting count）に対す
る記憶装置を有するカウンタとを、各ロジック基本要素
出力端子と直列に構成する（図５４ｂ）。ＦＳＭは、ロ
ジック基本要素出力状態の変換を検出する。各状態の変
換において、発生した特定種類の状態変換（上昇（risi
ng）又は下降（falling））にとって適切なスターティ
ングカウントを用いて、カウンタはＦＳＭによってロー
ドされる。すべてのカウンタは、各時間単位毎に１回の
周期を成すように、共通‘タイムクロック’を周期化す
る。カウントがゼロになった場合、ＦＳＭは、出力状態
変換を、ディレイされた出力へと送り、その接続された
入力端子へと伝播する（図５４ｃ参照）。
【００９４】３.１.６ リアライザシミュレータから他
のシミュレータへの状態の伝送 リアライザロジックシミュレータシステムは極めて高速
であるという利点を有し、このため、ソフトウェア又は
他のイベントドライブによるシミュレータよりも多くの
種々のテストサイクルで処理することができる。このシ
ステムは、ディレイ及び他の時間に関連する項目を表示
できず、且つ、設計部中のすべてのノードを監視できな
いという不利な点も有している。慣用のイベントドライ
ブによるソフトウェアシミュレータはかなり低速である
が、項目の表現及び、刺激及び監視のためのすべての回
路網ノードへのアクセスができるという利点を有する。
しかし、慣用のイベントドライブによるソフトウェアシ
ミュレータは、非常に低速であるため、シミュレートさ
れた設計部を、初期状態から何１００万又は何１０億周
期も離れた誤った状態に送るということは実際には生じ
ない。誤った状態は、実際に、起こり得ないということ
がわかる。初期状態、すなわち、内部フリップフロップ
及びロジックゲート出力の値を読出すことができる(Xil
inx ＬＣＡのような）ロジックチップを用いてリアライ
ザシステムを構成する場合、実現されるシミュレーショ
ンはストップされ、設計部全体の状態が読出される。リ
アライザロジックシミュレータと他のシミュレータとを
結合させることによって、シミュレートされた設計部の
状態（すなわち、設計部中のすべての内部記憶装置の
値）が、一方から他方へと伝達される。この際、以下の
方法に従っている： １）同一の設計部を、両方のシミュレータにロードす
る。 ２）リアライザロジックシミュレータ中の設計部は、数
サイクルの間、以下のようにシミュレートされる。すな
わち、詳細に監視されるべきエラー又は他の条件の発生
前の状態へ短時間で設計部を変換する。 ３）この時、リアライザ刺激クロックはストップされ、
設計部の全状態がロジックチップから読出される。 ４）この時、他のシミュレータで表現されている設計部
を初期化し、リアライザに基づくシミュレータから読出
される状態に適合させる。 ５）シミュレーションを、他のシミュレータに進める。 このようにして、リアライザロジックシミュレータの究
極的な速度を用いて、長すぎるために、他の方法で取り
除くことのできないエラーを除去し、他のシミュレータ
の詳細及び可視性を用いてエラーの原因を分析すること
ができる。
のシミュレータへの状態の伝送 リアライザロジックシミュレータシステムは極めて高速
であるという利点を有し、このため、ソフトウェア又は
他のイベントドライブによるシミュレータよりも多くの
種々のテストサイクルで処理することができる。このシ
ステムは、ディレイ及び他の時間に関連する項目を表示
できず、且つ、設計部中のすべてのノードを監視できな
いという不利な点も有している。慣用のイベントドライ
ブによるソフトウェアシミュレータはかなり低速である
が、項目の表現及び、刺激及び監視のためのすべての回
路網ノードへのアクセスができるという利点を有する。
しかし、慣用のイベントドライブによるソフトウェアシ
ミュレータは、非常に低速であるため、シミュレートさ
れた設計部を、初期状態から何１００万又は何１０億周
期も離れた誤った状態に送るということは実際には生じ
ない。誤った状態は、実際に、起こり得ないということ
がわかる。初期状態、すなわち、内部フリップフロップ
及びロジックゲート出力の値を読出すことができる(Xil
inx ＬＣＡのような）ロジックチップを用いてリアライ
ザシステムを構成する場合、実現されるシミュレーショ
ンはストップされ、設計部全体の状態が読出される。リ
アライザロジックシミュレータと他のシミュレータとを
結合させることによって、シミュレートされた設計部の
状態（すなわち、設計部中のすべての内部記憶装置の
値）が、一方から他方へと伝達される。この際、以下の
方法に従っている： １）同一の設計部を、両方のシミュレータにロードす
る。 ２）リアライザロジックシミュレータ中の設計部は、数
サイクルの間、以下のようにシミュレートされる。すな
わち、詳細に監視されるべきエラー又は他の条件の発生
前の状態へ短時間で設計部を変換する。 ３）この時、リアライザ刺激クロックはストップされ、
設計部の全状態がロジックチップから読出される。 ４）この時、他のシミュレータで表現されている設計部
を初期化し、リアライザに基づくシミュレータから読出
される状態に適合させる。 ５）シミュレーションを、他のシミュレータに進める。 このようにして、リアライザロジックシミュレータの究
極的な速度を用いて、長すぎるために、他の方法で取り
除くことのできないエラーを除去し、他のシミュレータ
の詳細及び可視性を用いてエラーの原因を分析すること
ができる。
【００９５】３.２ リアライザフォールトシミュレー
ションシステム フォールトシミュレーションとは、テストベクトルを開
発、修正するのに用いられるロジックシミュレーション
の変形、すなわち、組立て後、設計部、一般的には集積
回路の正確性をテストするのに用いられる刺激の組であ
る。ユーザ設計によるフォールティバージョン（faulyt
version）をテストベクトル刺激を用いてシミュレー
トするとともに、グッド（good）バージョンと比較し、
テストベクトル刺激がグッドバージョンの応答とは別の
応答を発生させるかどうかを調べる。別の応答を発生さ
せるならば、テストベクトル刺激が故障（フォールト）
を検出していることを示している。故障の多いセットに
対しては、このことが繰返される。このことは、できる
限り多くの故障を検出する一組のテストベクトルを開発
することを目的としている。一般的に、２個の故障を入
力設計部の各回路網においてシミュレートする。すなわ
ち、回路網が“スタックアットロー（stack-at-low）”
と称する、常にロー状態である場合と、“スタックアッ
トハイ（stack-at-high）”と称する、常にハイ状態で
ある場合とがある。一般的に、入力設計部が何千個もの
回路網及びテストベクトルを有し、且つ、フォールトシ
ミュレーションが各新しいテストベクトルのバージョン
毎に繰り返されるため、このことは、極めて時間のかか
るタスクである。フォールトシミュレーションを構成す
る新しい手段は、リアライザシステムに基づいている。
リアライザロジックシミュレータの方法を、フォールト
シミュレーションの修正に関して用いる。シリアルフォ
ールトシミュレーション技術(“Quick Sim Family Refe
rence Manual”, Mentor Graphics Corp., Beaverton,
Oregon, 1989)を用いる：各故障に関しては： １）実現された設計部を修正し、故障を伝える。 ２）刺激を与え、設計部を作動させ、応答を良好設計の
応答と比較し、相異をフラグで合図する。 ３）故障を取除き、この故障による相異が存在している
かどうかを記録する。現行のフォールトシミュレーショ
ンシステムが、故障設計部の刺激に対する応答を予測す
るシーケンシャルなアルゴリズムを実行するのに対し
て、リアライザフォールトシミュレーションでは、実際
の故障設計部を実現させ、設計部の刺激に対する応答を
決定するという点において、両者は相違する。主な利点
は、実現される設計部が、シーケンシャルなアルゴリズ
ムが応答できるよりも速い種々の速度で応答を発するこ
とである。リアライザロジック及び相互接続チップで構
成したように、故障は、直接設計部に伝えられる。故障
を入力設計回路網に伝えるために：入力設計部の回路網
が、ロジックチップ中に対応回路網を有している場合：
フォールト構成を用いて、回路網に接続された各ロジッ
クチップを再構成する。これは、回路網に接続された入
力端子を、故障に従って、一定のハイ又はローに接続し
ている点を除き、オリジナルの構成と同一である。入力
設計部中の回路網が、ロジックチップ中に対応する回路
網を有していない場合：対応する回路網はロジックチッ
プのロジック機能に包摂されており、ロジックチップを
フォールト構成を用いて再構成する。これは、回路網に
包摂されるロジック機能を、回路網が故障に応じて、常
にハイ又はローとなるように作動する構成にする点を除
き、オリジナルの構成と同一である。故障を取り除くた
めに、オリジナルの構成を用いて、チップを再構成す
る。リアライザフォールトシミュレータは、以下の相異
点を有するものの、リアライザロジックシミュレータと
本質的に同様のものである（図５５）:リアライザフォ
ールトシミュレータとは、フォールトコンフィギュレー
タ(configurator)であり、ロジックシミュレータの上位
の設計部変換システムの付加的部分を構成している。リ
アライザフォールトシミュレータは、以下のような各々
の故障に対して構成ファイルの相違を出力する： １）一時的に、故障を設計部データ構造に伝える。 ２）どのロジックチップが故障による設計部の変化によ
って影響されるかを決定する。 ３）影響を受けたロジックチップのネットリストファイ
ルを送出する。 ４）ＥＲＣＧＡネットリスト変換ツールを用いて、影響
を受けたロジックチップの構成ファイルを出力する。 ５）フォールト構成ファイルをオリジナルと比較し、構
成相違ファイルに相違のみをセーブする。 応答ベクトルメモリを応答回路網に構成する代わりに、
設計部コンバータはフォールト応答メモリを構成する。
刺激／応答のセクションで説明したように、これらフォ
ールト応答メモリは、応答回路網をメモリ中に記憶され
た良好な値と比較し、相異が検知される場合にはフリッ
プフロップをセットする。オペレーティングカーネル
は、フォールトシミュレーションに対して種々作用す
る。フォールトシミュレーションを作動させるために
（ゼロディレイについて示す。ユニット又はリアル遅延
も同様である）: １）設計部構成ファイルを読出し、これを用いて、すべ
てのリアライザロジック及び相互接続チップを、構成
（configulation）のセクションで説明したように構成
する。初期設計部メモリデータを、ファイルから読出
し、これを設計部メモリに書込む。構成相違ファイルを
読出す。 ２）刺激バイナリーファイルを読出す。ベクトルアレイ
の内容を、ホストインタフェースを介して対応する刺激
ベクトルメモリ中に記憶する。タイムアレイ“Ｔ”及び
サイクルカウント“ｖ”を読出す。良好な回路の応答バ
イナリーファイルを読出す。対応するフォールト応答ベ
クトルメモリ中のベクトルアレイの内容を記憶する。 ３）この故障の構成の相違を用いて、第１の故障によっ
て影響を受けるロジックチップのフォールト構成ファイ
ルを出力する。またこれらを用いて、この故障に対する
ロジックチップを構成する。 ４）ベクトルメモリモジュール中のすべてのベクトルメ
モリカウンタ及び相違検出フリップフロップをクリアす
る。設計部リセット発生器を周期化し、実現される設計
部を初期化する。 ５）‘ｖ’周期のＥＣＬＫ回路網のクロック発生器をイ
ネーブルする。このことによって、刺激ベクトルメモリ
はこれらの刺激データを送出し、刺激に応じて実現され
る設計部を作動させることができるとともに、フォール
ト応答ベクトルメモリは、良好回路に対して応答データ
を比較する。 ６）フォールト応答検出フリップフロップをチェックす
るとともに、この故障に対して相違が生じたかどうかを
記録する。 ７）オリジナル構成を、故障したロジックチップに戻
す。 ８）各残りの故障に対して、ステップ３）〜７）を繰り
返す。
ションシステム フォールトシミュレーションとは、テストベクトルを開
発、修正するのに用いられるロジックシミュレーション
の変形、すなわち、組立て後、設計部、一般的には集積
回路の正確性をテストするのに用いられる刺激の組であ
る。ユーザ設計によるフォールティバージョン（faulyt
version）をテストベクトル刺激を用いてシミュレー
トするとともに、グッド（good）バージョンと比較し、
テストベクトル刺激がグッドバージョンの応答とは別の
応答を発生させるかどうかを調べる。別の応答を発生さ
せるならば、テストベクトル刺激が故障（フォールト）
を検出していることを示している。故障の多いセットに
対しては、このことが繰返される。このことは、できる
限り多くの故障を検出する一組のテストベクトルを開発
することを目的としている。一般的に、２個の故障を入
力設計部の各回路網においてシミュレートする。すなわ
ち、回路網が“スタックアットロー（stack-at-low）”
と称する、常にロー状態である場合と、“スタックアッ
トハイ（stack-at-high）”と称する、常にハイ状態で
ある場合とがある。一般的に、入力設計部が何千個もの
回路網及びテストベクトルを有し、且つ、フォールトシ
ミュレーションが各新しいテストベクトルのバージョン
毎に繰り返されるため、このことは、極めて時間のかか
るタスクである。フォールトシミュレーションを構成す
る新しい手段は、リアライザシステムに基づいている。
リアライザロジックシミュレータの方法を、フォールト
シミュレーションの修正に関して用いる。シリアルフォ
ールトシミュレーション技術(“Quick Sim Family Refe
rence Manual”, Mentor Graphics Corp., Beaverton,
Oregon, 1989)を用いる：各故障に関しては： １）実現された設計部を修正し、故障を伝える。 ２）刺激を与え、設計部を作動させ、応答を良好設計の
応答と比較し、相異をフラグで合図する。 ３）故障を取除き、この故障による相異が存在している
かどうかを記録する。現行のフォールトシミュレーショ
ンシステムが、故障設計部の刺激に対する応答を予測す
るシーケンシャルなアルゴリズムを実行するのに対し
て、リアライザフォールトシミュレーションでは、実際
の故障設計部を実現させ、設計部の刺激に対する応答を
決定するという点において、両者は相違する。主な利点
は、実現される設計部が、シーケンシャルなアルゴリズ
ムが応答できるよりも速い種々の速度で応答を発するこ
とである。リアライザロジック及び相互接続チップで構
成したように、故障は、直接設計部に伝えられる。故障
を入力設計回路網に伝えるために：入力設計部の回路網
が、ロジックチップ中に対応回路網を有している場合：
フォールト構成を用いて、回路網に接続された各ロジッ
クチップを再構成する。これは、回路網に接続された入
力端子を、故障に従って、一定のハイ又はローに接続し
ている点を除き、オリジナルの構成と同一である。入力
設計部中の回路網が、ロジックチップ中に対応する回路
網を有していない場合：対応する回路網はロジックチッ
プのロジック機能に包摂されており、ロジックチップを
フォールト構成を用いて再構成する。これは、回路網に
包摂されるロジック機能を、回路網が故障に応じて、常
にハイ又はローとなるように作動する構成にする点を除
き、オリジナルの構成と同一である。故障を取り除くた
めに、オリジナルの構成を用いて、チップを再構成す
る。リアライザフォールトシミュレータは、以下の相異
点を有するものの、リアライザロジックシミュレータと
本質的に同様のものである（図５５）:リアライザフォ
ールトシミュレータとは、フォールトコンフィギュレー
タ(configurator)であり、ロジックシミュレータの上位
の設計部変換システムの付加的部分を構成している。リ
アライザフォールトシミュレータは、以下のような各々
の故障に対して構成ファイルの相違を出力する： １）一時的に、故障を設計部データ構造に伝える。 ２）どのロジックチップが故障による設計部の変化によ
って影響されるかを決定する。 ３）影響を受けたロジックチップのネットリストファイ
ルを送出する。 ４）ＥＲＣＧＡネットリスト変換ツールを用いて、影響
を受けたロジックチップの構成ファイルを出力する。 ５）フォールト構成ファイルをオリジナルと比較し、構
成相違ファイルに相違のみをセーブする。 応答ベクトルメモリを応答回路網に構成する代わりに、
設計部コンバータはフォールト応答メモリを構成する。
刺激／応答のセクションで説明したように、これらフォ
ールト応答メモリは、応答回路網をメモリ中に記憶され
た良好な値と比較し、相異が検知される場合にはフリッ
プフロップをセットする。オペレーティングカーネル
は、フォールトシミュレーションに対して種々作用す
る。フォールトシミュレーションを作動させるために
（ゼロディレイについて示す。ユニット又はリアル遅延
も同様である）: １）設計部構成ファイルを読出し、これを用いて、すべ
てのリアライザロジック及び相互接続チップを、構成
（configulation）のセクションで説明したように構成
する。初期設計部メモリデータを、ファイルから読出
し、これを設計部メモリに書込む。構成相違ファイルを
読出す。 ２）刺激バイナリーファイルを読出す。ベクトルアレイ
の内容を、ホストインタフェースを介して対応する刺激
ベクトルメモリ中に記憶する。タイムアレイ“Ｔ”及び
サイクルカウント“ｖ”を読出す。良好な回路の応答バ
イナリーファイルを読出す。対応するフォールト応答ベ
クトルメモリ中のベクトルアレイの内容を記憶する。 ３）この故障の構成の相違を用いて、第１の故障によっ
て影響を受けるロジックチップのフォールト構成ファイ
ルを出力する。またこれらを用いて、この故障に対する
ロジックチップを構成する。 ４）ベクトルメモリモジュール中のすべてのベクトルメ
モリカウンタ及び相違検出フリップフロップをクリアす
る。設計部リセット発生器を周期化し、実現される設計
部を初期化する。 ５）‘ｖ’周期のＥＣＬＫ回路網のクロック発生器をイ
ネーブルする。このことによって、刺激ベクトルメモリ
はこれらの刺激データを送出し、刺激に応じて実現され
る設計部を作動させることができるとともに、フォール
ト応答ベクトルメモリは、良好回路に対して応答データ
を比較する。 ６）フォールト応答検出フリップフロップをチェックす
るとともに、この故障に対して相違が生じたかどうかを
記録する。 ７）オリジナル構成を、故障したロジックチップに戻
す。 ８）各残りの故障に対して、ステップ３）〜７）を繰り
返す。
【００９６】３.３ リアライザロジックシミュレータ
評価システム 現在のＥＤＡシステムにおける現行の慣用的なシミュレ
ータの多くは、イベントドライブと称するよく知られた
シーケンシャルなアルゴリズム、又はコンパイルされた
コードシミュレーションのいずれかに従って作動する
(“An Introducion to Digital Simulation”,Mentor G
raphics Corp.,Beaverton,Oregon,1989)。第１アルゴリ
ズムにおいては、入力設計部における各基本要素を各時
間ステップ毎に“評価”する。この場合、基本要素の入
力ピンを駆動する回路網は、イベント即ち状態の変化を
有している。また第２アルゴリズムにおいては、全ての
時間ステップに対して入力設計部の各基本要素を評価す
る。基本要素の評価とは、基本要素の新しい出力値が新
しい入力値に対してどのようなものであるかを決定する
動作のことである。このことは、シミュレーションの間
何回も生じる。通常、ゲートのような小さな基本要素の
みを１オペレーションで評価する。この際、索引テーブ
ル又は他の直接的な技術を使用する。大規模ロジック回
路網は、一般的に小さな基本要素及び回路網の組み合わ
せとしてシミュレートされる。多くの時間のかかる内部
評価は、各大規模回路網の評価毎に必要とされる。リア
ライザシステムの外部にあり、シーケンシャルなシミュ
レーションアルゴリズムを実行するロジックシミュレー
タをリアライザロジックシミュレータ評価システムに結
合させる。これは、リアライザのハードウェアを用い、
アルゴリズムシミュレーション中の１以上の大規模ロジ
ック回路網を評価する。リアライザシステムによって評
価されるべき各大規模ロジック回路網を、外部ロジック
シミュレータ中に単一基本要素で表現する。この利益の
一つはそのスピードにある。その理由は、実現された基
本要素がほとんど瞬間的に評価されるからである。リア
ライザシステムによって評価されるロジック回路網のサ
イズは、リアライザのロジック容量によってのみ制限さ
れ、全入力設計部と同量のロジック容量を包含してい
る。リアライザロジックシミュレータ評価システムは、
リアライザハードウェアシステム及びホストコンピュー
タと相俟って、リアライザ設計部変換システム（既に記
載した）と、リアライザロジックシミュレーションイバ
リュエータ（evaluator）とからなっている（図５６)
。これを、シーケンシャルなシミュレーションアルゴ
リズムを作動させる外部ロジックシミュレータに結合さ
せる。リアライザロジックシミュレーション評価システ
ムによって、評価のためのロジック回路網を準備するた
めに： １）リアライザシステムによって評価されるべきロジッ
ク回路網をＥＤＡシステムの入力設計部として組み立て
る。 ２）特性を各ロジック回路網の入出力回路網に組込み、
シミュレータ及びサンプラによってそれぞれ駆動される
ように指示する。 ３）通常の方法でリアライザ設計部変換システムを用
い、入力設計部を変換し、ロジック回路網のこの集合体
に構成及び対応テーブルファイルを出力する。 シミュレーションを行うために、以下の方法に従って、
外部ロジックシミュレータを作動させ、シミュレータア
ルゴリズムを実行させると共にリアライザロジックシミ
ュレーション評価装置も作動させる。： １）外部シミュレータのデータ構造を構成し、リアライ
ザシステムによって評価されるべき各ロジック回路網毎
に単一の基本要素を設ける。 ２）設計部の対応テーブルファイルを読み出し、基本要
素入出力を、リアライザホストインターフェースバスの
これらのアドレスと関連させる。 ３）構成のセクションにて述べたように、設計部の構成
ファイルを読み出し、これを用いて全てのリアライザロ
ジック及び相互接続チップを構成する。ファイルから初
期設計部メモリデータを読み出し、これを設計部メモリ
に書き込む。設計部リセット発生器を周期化させ、実現
されるロジック回路網を初期化する。 ４）初期値を用いて全てのシミュレータを初期化する。 ５）外部ロジックシミュレータのシミュレーションアル
ゴリズムを作動させる。 シミュレーションアルゴリズムでは、この方法を用いて
リアライザに基づく基本要素を評価する： １）このシミュレーション時間ステップにおける、この
基本要素への全ての入力に対する値を、リアライザロジ
ックシミュレーションイバリュエータに伝送すると共
に、この値をロードするために、対応するシミュレータ
に送る。 ２）リアライザロジックシミュレーションイバリュエー
タにこの基本要素の全ての出力サンプラをチェックする
よう指示し、いかなる出力に対する変化であってもシミ
ュレーションアルゴリズムに伝送し直す。 ６）シミュレーションの前後において、ユーザが試験及
び修正を行うために、ホストインターフェースを介して
設計部メモリ内容をアクセスするために、外部ロジック
シミュレータのユーザインターフェースシステムの機能
を与える。 シミュレーションアルゴリズムをソフトウェア中で実行
する場合、これをリアライザホストコンピュータで実行
するとともに、ホストインターフェースを用い、シミュ
レータ、サンプラ及び設計部メモリをアクセスする。シ
ミュレーションアルゴリズムをハードウェアで実行する
場合、ホストコンピュータへの通信リンクを用い、シミ
ュレータサンプラ及び設計部メモリをアクセスする。ハ
ードウェアシミュレータシステムの変更には、シミュレ
ータハードウェアとリアライザのユーザ指定によるデバ
イス（ＵＳＤ）モジュールとの間の直接接続を用いる。
この方法は以下の相違点を伴うものの、上記と同様であ
る： １）入力設計部の基本要素の入出力に関するシミュレー
タ及びサンプラを指示する代わりに、これらを、ハード
ウェアシミュレータの評価ユニットに対応するＵＳＤ基
本要素に接続する。 ２）ハードウェアシミュレータの評価ユニットを、リア
ライザのＵＳＤＭに電気的に接続する。入力イベントが
発生すると、新しい値を直接接続によって実現される基
本要素に供給すると共に、ホストを介するのではなく直
接接続によって出力応答を捕捉する。このため、かなり
の高速評価スピードが得られる。
評価システム 現在のＥＤＡシステムにおける現行の慣用的なシミュレ
ータの多くは、イベントドライブと称するよく知られた
シーケンシャルなアルゴリズム、又はコンパイルされた
コードシミュレーションのいずれかに従って作動する
(“An Introducion to Digital Simulation”,Mentor G
raphics Corp.,Beaverton,Oregon,1989)。第１アルゴリ
ズムにおいては、入力設計部における各基本要素を各時
間ステップ毎に“評価”する。この場合、基本要素の入
力ピンを駆動する回路網は、イベント即ち状態の変化を
有している。また第２アルゴリズムにおいては、全ての
時間ステップに対して入力設計部の各基本要素を評価す
る。基本要素の評価とは、基本要素の新しい出力値が新
しい入力値に対してどのようなものであるかを決定する
動作のことである。このことは、シミュレーションの間
何回も生じる。通常、ゲートのような小さな基本要素の
みを１オペレーションで評価する。この際、索引テーブ
ル又は他の直接的な技術を使用する。大規模ロジック回
路網は、一般的に小さな基本要素及び回路網の組み合わ
せとしてシミュレートされる。多くの時間のかかる内部
評価は、各大規模回路網の評価毎に必要とされる。リア
ライザシステムの外部にあり、シーケンシャルなシミュ
レーションアルゴリズムを実行するロジックシミュレー
タをリアライザロジックシミュレータ評価システムに結
合させる。これは、リアライザのハードウェアを用い、
アルゴリズムシミュレーション中の１以上の大規模ロジ
ック回路網を評価する。リアライザシステムによって評
価されるべき各大規模ロジック回路網を、外部ロジック
シミュレータ中に単一基本要素で表現する。この利益の
一つはそのスピードにある。その理由は、実現された基
本要素がほとんど瞬間的に評価されるからである。リア
ライザシステムによって評価されるロジック回路網のサ
イズは、リアライザのロジック容量によってのみ制限さ
れ、全入力設計部と同量のロジック容量を包含してい
る。リアライザロジックシミュレータ評価システムは、
リアライザハードウェアシステム及びホストコンピュー
タと相俟って、リアライザ設計部変換システム（既に記
載した）と、リアライザロジックシミュレーションイバ
リュエータ（evaluator）とからなっている（図５６)
。これを、シーケンシャルなシミュレーションアルゴ
リズムを作動させる外部ロジックシミュレータに結合さ
せる。リアライザロジックシミュレーション評価システ
ムによって、評価のためのロジック回路網を準備するた
めに： １）リアライザシステムによって評価されるべきロジッ
ク回路網をＥＤＡシステムの入力設計部として組み立て
る。 ２）特性を各ロジック回路網の入出力回路網に組込み、
シミュレータ及びサンプラによってそれぞれ駆動される
ように指示する。 ３）通常の方法でリアライザ設計部変換システムを用
い、入力設計部を変換し、ロジック回路網のこの集合体
に構成及び対応テーブルファイルを出力する。 シミュレーションを行うために、以下の方法に従って、
外部ロジックシミュレータを作動させ、シミュレータア
ルゴリズムを実行させると共にリアライザロジックシミ
ュレーション評価装置も作動させる。： １）外部シミュレータのデータ構造を構成し、リアライ
ザシステムによって評価されるべき各ロジック回路網毎
に単一の基本要素を設ける。 ２）設計部の対応テーブルファイルを読み出し、基本要
素入出力を、リアライザホストインターフェースバスの
これらのアドレスと関連させる。 ３）構成のセクションにて述べたように、設計部の構成
ファイルを読み出し、これを用いて全てのリアライザロ
ジック及び相互接続チップを構成する。ファイルから初
期設計部メモリデータを読み出し、これを設計部メモリ
に書き込む。設計部リセット発生器を周期化させ、実現
されるロジック回路網を初期化する。 ４）初期値を用いて全てのシミュレータを初期化する。 ５）外部ロジックシミュレータのシミュレーションアル
ゴリズムを作動させる。 シミュレーションアルゴリズムでは、この方法を用いて
リアライザに基づく基本要素を評価する： １）このシミュレーション時間ステップにおける、この
基本要素への全ての入力に対する値を、リアライザロジ
ックシミュレーションイバリュエータに伝送すると共
に、この値をロードするために、対応するシミュレータ
に送る。 ２）リアライザロジックシミュレーションイバリュエー
タにこの基本要素の全ての出力サンプラをチェックする
よう指示し、いかなる出力に対する変化であってもシミ
ュレーションアルゴリズムに伝送し直す。 ６）シミュレーションの前後において、ユーザが試験及
び修正を行うために、ホストインターフェースを介して
設計部メモリ内容をアクセスするために、外部ロジック
シミュレータのユーザインターフェースシステムの機能
を与える。 シミュレーションアルゴリズムをソフトウェア中で実行
する場合、これをリアライザホストコンピュータで実行
するとともに、ホストインターフェースを用い、シミュ
レータ、サンプラ及び設計部メモリをアクセスする。シ
ミュレーションアルゴリズムをハードウェアで実行する
場合、ホストコンピュータへの通信リンクを用い、シミ
ュレータサンプラ及び設計部メモリをアクセスする。ハ
ードウェアシミュレータシステムの変更には、シミュレ
ータハードウェアとリアライザのユーザ指定によるデバ
イス（ＵＳＤ）モジュールとの間の直接接続を用いる。
この方法は以下の相違点を伴うものの、上記と同様であ
る： １）入力設計部の基本要素の入出力に関するシミュレー
タ及びサンプラを指示する代わりに、これらを、ハード
ウェアシミュレータの評価ユニットに対応するＵＳＤ基
本要素に接続する。 ２）ハードウェアシミュレータの評価ユニットを、リア
ライザのＵＳＤＭに電気的に接続する。入力イベントが
発生すると、新しい値を直接接続によって実現される基
本要素に供給すると共に、ホストを介するのではなく直
接接続によって出力応答を捕捉する。このため、かなり
の高速評価スピードが得られる。
【００９７】３.４ リアライザプロトタイピングシス
テム 入力設計部を実現する場合、これを直接設計部のプロト
タイプとして実現し、作動させることができる。一般的
にリアライザシステムのタイミングディレイは、究極的
なハードウェアの実現によるタイミングディレイと一致
しておらず、このためプロトタイプはフル設計スピード
で作動することはできないが、リアライザベースのプロ
トタイプによって、ほとんど実時間で設計部は実際に動
作することができる。実現される設計部を、リアライザ
クロック発生器、ホストを介して制御されるシミュレー
タ、実際にユーザが指定するハードウェアデバイス、実
現される仮想計器（以下で説明する）によってシミュレ
ートし、及び／又は、内部ロジック及び／又は設計部メ
モリ内容によって自己シミュレートする。設計部のオペ
レーションを、ホスト、実際にユーザが指定するハード
ウェアデバイス、実現される仮想計器を介して、及び／
又は、設計部メモリ内容を調べることによって、コント
ロールされるサンプラを用いてモニタするとともに分析
する。設計者は直接、“ベンチトップ（benchtop）”環
境と同様に、実時間で設計部と対話する。リアライザプ
ロトタイピングシステムは、リアライザハードウェアシ
ステム及びホストコンピュータとともに、設計部変換シ
ステムと、プロトタイピングシステムとを具えている
（図５７）。プロトタイピングオペレータは、作動され
る設計部のリアライザシステムを構成し、リアライザ設
計部の対話型刺激及び応答をサポートする。このオペレ
ータはホストコンピュータにおいて実行し、直接又はホ
ストコンピュータにおいてランする制御プログラムを介
して、ユーザのコマンドに対して応答する。 実現される設計部を作動させるために： １）構成のセクションにて述べたように、設計部の構成
ファイルを読み出し、これを用いて、全てのリアライザ
ロジック及び相互接続チップを構成する。ユーザが供給
するファイルから初期設計部メモリデータを読み出し、
これを設計部メモリに書き込む。対応するテーブルファ
イルを読み出すと共に、設計部回路網ネーム間の対応
と、スティミュレータ及びサンプラ及びこれらのホスト
インターフェースバスアドレスとを確立する。 ２）設計部リセット発生器を周期化し、実現される設計
部を初期化する。 ３）連続的に以下の動作を必要に応じて行う：−ユーザ
コマンドを処理し、クロック及びリセット発生器を制御
する。−ユーザコマンドを処理し、スティミュレータ出
力値を変化させる。この際、対応テーブルを用い、ユー
ザが与える回路網ネームを、対応するスティミュレータ
と関連させる。−ユーザコマンドを処理し、サンプラの
データ入力値を表示する。この際、対応テーブルを用い
ユーザが与える回路網ネームを、対応するサンプラと関
連させる。−ユーザコマンドを処理し、設計部メモリモ
ジュール中のロケーションを読み出すと共に書き込む。
設計部が動作していないことを確認する。この際、設計
部メモリをアクセスする前にクロック発生器が停止し、
不適切な設計部メモリの動作を回避することをチェック
する。設計部が停止されていないかどうかを、ユーザに
報告する。 リアライザプロトタイピングシステムを使用するため
に： １）入力設計部をホストＥＤＡシステム中に作成する。 ２）シミュレータに接続されるべき設計部回路網と、サ
ンプラと、クロック又はリセット発生器とをマークす
る。 ３）設計部基本要素、回路網及び接続を設け、用いるべ
き任意の仮想計器に対する回路網を設計する（以下参
照）。 ４）リアライザ設計部変換システムを用いて入力設計部
を変換し、設計部の構成ファイルを出力する。 ５）リアライザプロトタイピングオペレータを用いて、
設計部を作動させる。図５７にて示す特定の例において
は、デジタルコンピュータ設計部を、リアライザプロト
タイピングシステムを用いて実現する。ユーザは、ホス
トＥＤＡシステムを用いて、入力設計ファイル中のコン
ピュータロジック及びメモリの設計部を表現し、ユーザ
は、リアライザ設計部変換システムを用いて、構成ファ
イルへと変換する。実際の具体例においては、実際のフ
ロントパネル制御スイッチ及びインジケータに接続され
ているフロントパネル制御入力及びディスプレイ出力
は、入力設計部において指定され、プロトタイプオペレ
ータを介してのユーザ制御の下、スティミュレータ及び
サンプラに接続される。コンピュータのクロック入力信
号がリアライザクロック発生器によって出力されるよう
に指定する。プロトタイプコンピュータを作動させるた
めに、ユーザはリアライザプロトタイプオペレータをラ
ンさせ、コンピュータ設計に応じてリアライザシステム
を構成する。実現されるコンピュータ設計部で実行が可
能となるように、コンピュータプログラムコードをロー
ドすると共に、その初期データを、プロトタイプオペレ
ータを介し、動作の開始時に設計部メモリへロードす
る。ユーザがクロック発生器をイネーブルさせると、コ
ンピュータ設計部は、リアライザハードウェアの構成さ
れたロジック及び相互接続チップにおいて実際に動作
し、設計部メモリから読み出されるプログラムインスト
ラクションコードを実行するとともに、設計部メモリ中
のデータを読み出し且つ書き込む。ユーザは、フロント
パネル制御入力端子を作動させ、プロトタイプオペレー
タの対応スティミュレータ及びサンプラへのアクセスを
介して、動作中ディスプレイ出力を読み出す。結果はプ
ログラムの終了時に、プロトタイプオペレータを介して
メモリ中からユーザによって読み出される。ユーザはこ
の結果を解析し、設計部が正確であるかどうか、すなわ
ちユーザの意図に従って正しく動作しているかどうかを
判断する。入力設計部中の設計エラーのために設計部が
正しく動作していない場合、ユーザは、ホストＥＤＡシ
ステム用いてエラーを修正し、プロトタイピングプロセ
スを繰り返す。
テム 入力設計部を実現する場合、これを直接設計部のプロト
タイプとして実現し、作動させることができる。一般的
にリアライザシステムのタイミングディレイは、究極的
なハードウェアの実現によるタイミングディレイと一致
しておらず、このためプロトタイプはフル設計スピード
で作動することはできないが、リアライザベースのプロ
トタイプによって、ほとんど実時間で設計部は実際に動
作することができる。実現される設計部を、リアライザ
クロック発生器、ホストを介して制御されるシミュレー
タ、実際にユーザが指定するハードウェアデバイス、実
現される仮想計器（以下で説明する）によってシミュレ
ートし、及び／又は、内部ロジック及び／又は設計部メ
モリ内容によって自己シミュレートする。設計部のオペ
レーションを、ホスト、実際にユーザが指定するハード
ウェアデバイス、実現される仮想計器を介して、及び／
又は、設計部メモリ内容を調べることによって、コント
ロールされるサンプラを用いてモニタするとともに分析
する。設計者は直接、“ベンチトップ（benchtop）”環
境と同様に、実時間で設計部と対話する。リアライザプ
ロトタイピングシステムは、リアライザハードウェアシ
ステム及びホストコンピュータとともに、設計部変換シ
ステムと、プロトタイピングシステムとを具えている
（図５７）。プロトタイピングオペレータは、作動され
る設計部のリアライザシステムを構成し、リアライザ設
計部の対話型刺激及び応答をサポートする。このオペレ
ータはホストコンピュータにおいて実行し、直接又はホ
ストコンピュータにおいてランする制御プログラムを介
して、ユーザのコマンドに対して応答する。 実現される設計部を作動させるために： １）構成のセクションにて述べたように、設計部の構成
ファイルを読み出し、これを用いて、全てのリアライザ
ロジック及び相互接続チップを構成する。ユーザが供給
するファイルから初期設計部メモリデータを読み出し、
これを設計部メモリに書き込む。対応するテーブルファ
イルを読み出すと共に、設計部回路網ネーム間の対応
と、スティミュレータ及びサンプラ及びこれらのホスト
インターフェースバスアドレスとを確立する。 ２）設計部リセット発生器を周期化し、実現される設計
部を初期化する。 ３）連続的に以下の動作を必要に応じて行う：−ユーザ
コマンドを処理し、クロック及びリセット発生器を制御
する。−ユーザコマンドを処理し、スティミュレータ出
力値を変化させる。この際、対応テーブルを用い、ユー
ザが与える回路網ネームを、対応するスティミュレータ
と関連させる。−ユーザコマンドを処理し、サンプラの
データ入力値を表示する。この際、対応テーブルを用い
ユーザが与える回路網ネームを、対応するサンプラと関
連させる。−ユーザコマンドを処理し、設計部メモリモ
ジュール中のロケーションを読み出すと共に書き込む。
設計部が動作していないことを確認する。この際、設計
部メモリをアクセスする前にクロック発生器が停止し、
不適切な設計部メモリの動作を回避することをチェック
する。設計部が停止されていないかどうかを、ユーザに
報告する。 リアライザプロトタイピングシステムを使用するため
に： １）入力設計部をホストＥＤＡシステム中に作成する。 ２）シミュレータに接続されるべき設計部回路網と、サ
ンプラと、クロック又はリセット発生器とをマークす
る。 ３）設計部基本要素、回路網及び接続を設け、用いるべ
き任意の仮想計器に対する回路網を設計する（以下参
照）。 ４）リアライザ設計部変換システムを用いて入力設計部
を変換し、設計部の構成ファイルを出力する。 ５）リアライザプロトタイピングオペレータを用いて、
設計部を作動させる。図５７にて示す特定の例において
は、デジタルコンピュータ設計部を、リアライザプロト
タイピングシステムを用いて実現する。ユーザは、ホス
トＥＤＡシステムを用いて、入力設計ファイル中のコン
ピュータロジック及びメモリの設計部を表現し、ユーザ
は、リアライザ設計部変換システムを用いて、構成ファ
イルへと変換する。実際の具体例においては、実際のフ
ロントパネル制御スイッチ及びインジケータに接続され
ているフロントパネル制御入力及びディスプレイ出力
は、入力設計部において指定され、プロトタイプオペレ
ータを介してのユーザ制御の下、スティミュレータ及び
サンプラに接続される。コンピュータのクロック入力信
号がリアライザクロック発生器によって出力されるよう
に指定する。プロトタイプコンピュータを作動させるた
めに、ユーザはリアライザプロトタイプオペレータをラ
ンさせ、コンピュータ設計に応じてリアライザシステム
を構成する。実現されるコンピュータ設計部で実行が可
能となるように、コンピュータプログラムコードをロー
ドすると共に、その初期データを、プロトタイプオペレ
ータを介し、動作の開始時に設計部メモリへロードす
る。ユーザがクロック発生器をイネーブルさせると、コ
ンピュータ設計部は、リアライザハードウェアの構成さ
れたロジック及び相互接続チップにおいて実際に動作
し、設計部メモリから読み出されるプログラムインスト
ラクションコードを実行するとともに、設計部メモリ中
のデータを読み出し且つ書き込む。ユーザは、フロント
パネル制御入力端子を作動させ、プロトタイプオペレー
タの対応スティミュレータ及びサンプラへのアクセスを
介して、動作中ディスプレイ出力を読み出す。結果はプ
ログラムの終了時に、プロトタイプオペレータを介して
メモリ中からユーザによって読み出される。ユーザはこ
の結果を解析し、設計部が正確であるかどうか、すなわ
ちユーザの意図に従って正しく動作しているかどうかを
判断する。入力設計部中の設計エラーのために設計部が
正しく動作していない場合、ユーザは、ホストＥＤＡシ
ステム用いてエラーを修正し、プロトタイピングプロセ
スを繰り返す。
【００９８】３.４.１ 実現される仮想計器 刺激及び／又は分析計器が、プロトタイプデバッギング
プロセスにおいて必要とされる場合、ロジックアナライ
ザのような慣用の計器を、ユーザが与えるデバイスモジ
ュールを介して、実現される設計部に直接接続される。
実際の計器を接続するために、計器に接続されるべき設
計回路網に接続され、入力設計部中の計器ＵＳＤを表示
している基本要素を設けるとともに、ＥＳＤ接続を規定
しているＵＳＤ使用ファイルを作成する。このとき、計
器を直接ＵＳＤＭに接続し、上記のように実現される設
計部を変換させ、作動させる。さらに、“仮想計器”
を、入力設計ファイル中の設計部に設け、且つ、この設
計部を用いて実現される基本要素及び回路網を設けてい
る。例えばロジックアナライザーを、一組のロジック信
号をモニタするよく知られた計器とし、これらが一定の
トリガ条件を満足する場合、一組の分析された信号を連
続的にサンプリング化するとともに、これらの値をメモ
リ中に記録する。これはその後分析のために読み出され
る。図５９は、仮想ロジックアナライザの構成を示し、
このアナライザは、応答ベクトルメモリと、ロジック基
本要素を有する条件検出器と、１個以上のスティミュレ
ータ及びサンプラと、他のロジック基本要素とを具えて
いる。設計部を用いて仮想ロジックアナライザを実現及
び使用するための： １）設計部に加えて、図で示したように、相互接続され
た入力設計ファイル中のこれら成分に対する基本要素を
設ける。特に、応答ベクトルメモリ入力を、分析される
べき設計部回路網に接続し、条件検出器入力端子を、ト
リガ条件でモニタされるべき設計部回路網に接続し、こ
れによって、検出されるべき条件に従って条件検出器の
ロジックを指定する。 ２）入力設計ファイルを、通常の手続きに従って構成フ
ァイルに変換する。 ３）リアライザプロトタイピングシステム中の設計部を
構成する。 ４）シミュレータを介して“リセット”信号を周期化さ
せ、実現される設計部が動作を開始するのに必要とされ
る刺激を与える。 ５）“トリガされた”サンプラをモニタする。サンプラ
が“トリガされた”信号が真であることを示している場
合、ロジックアナライザは分析された信号データを捕捉
する。 ６）このデータを、ロジックアナライザの応答ベクトル
メモリからホストインターフェースを介して読み出す。
これを、一般的なコンピュータデバッガプログラム又は
これと同様のものを用いて、表示するとともに分析す
る。 これは、いかにして仮想刺激又は分析計器を、リアライ
ザシステム中の設計部を用いて実現するかを示す一例で
ある。ロジックアナライザの概念のような、計器自体の
概念が新規でないことに注意する。リアライザシステム
中の入力設計部を用いて計器を実現することが、新規性
の一要素となっている。
プロセスにおいて必要とされる場合、ロジックアナライ
ザのような慣用の計器を、ユーザが与えるデバイスモジ
ュールを介して、実現される設計部に直接接続される。
実際の計器を接続するために、計器に接続されるべき設
計回路網に接続され、入力設計部中の計器ＵＳＤを表示
している基本要素を設けるとともに、ＥＳＤ接続を規定
しているＵＳＤ使用ファイルを作成する。このとき、計
器を直接ＵＳＤＭに接続し、上記のように実現される設
計部を変換させ、作動させる。さらに、“仮想計器”
を、入力設計ファイル中の設計部に設け、且つ、この設
計部を用いて実現される基本要素及び回路網を設けてい
る。例えばロジックアナライザーを、一組のロジック信
号をモニタするよく知られた計器とし、これらが一定の
トリガ条件を満足する場合、一組の分析された信号を連
続的にサンプリング化するとともに、これらの値をメモ
リ中に記録する。これはその後分析のために読み出され
る。図５９は、仮想ロジックアナライザの構成を示し、
このアナライザは、応答ベクトルメモリと、ロジック基
本要素を有する条件検出器と、１個以上のスティミュレ
ータ及びサンプラと、他のロジック基本要素とを具えて
いる。設計部を用いて仮想ロジックアナライザを実現及
び使用するための： １）設計部に加えて、図で示したように、相互接続され
た入力設計ファイル中のこれら成分に対する基本要素を
設ける。特に、応答ベクトルメモリ入力を、分析される
べき設計部回路網に接続し、条件検出器入力端子を、ト
リガ条件でモニタされるべき設計部回路網に接続し、こ
れによって、検出されるべき条件に従って条件検出器の
ロジックを指定する。 ２）入力設計ファイルを、通常の手続きに従って構成フ
ァイルに変換する。 ３）リアライザプロトタイピングシステム中の設計部を
構成する。 ４）シミュレータを介して“リセット”信号を周期化さ
せ、実現される設計部が動作を開始するのに必要とされ
る刺激を与える。 ５）“トリガされた”サンプラをモニタする。サンプラ
が“トリガされた”信号が真であることを示している場
合、ロジックアナライザは分析された信号データを捕捉
する。 ６）このデータを、ロジックアナライザの応答ベクトル
メモリからホストインターフェースを介して読み出す。
これを、一般的なコンピュータデバッガプログラム又は
これと同様のものを用いて、表示するとともに分析す
る。 これは、いかにして仮想刺激又は分析計器を、リアライ
ザシステム中の設計部を用いて実現するかを示す一例で
ある。ロジックアナライザの概念のような、計器自体の
概念が新規でないことに注意する。リアライザシステム
中の入力設計部を用いて計器を実現することが、新規性
の一要素となっている。
【００９９】３.５ リアライザ実行システム リアライザ実行システムを用い、入力設計ファイル中で
指定され、未だ構成されていない又は永久的ハードウェ
アにおいて、決して構成することを試みることはないハ
ードウェア機能を実行する。このことを行うことによっ
て、幾つかの利点が得られる：永久的ハードウェアを構
成する間、ソフトウェア開発又はその他の目的のため
に、実現される設計部を使用する。このことによって、
例えば、ソフトウェア開発に作成中に行うことが可能と
なり、これをデバッグし、永久的ハードウェアを使用し
ない場合にソフトウェアを使用できるように準備する。
リアライザ実行システムはユニバーサルハードウェアデ
バイスとしての役割を果たし、必要とされる種々の互換
を行うために用いられる。特別な機能が要求される場合
（リアライザ設計変換システムによって実現される場
合）、ハードウェアシステムの構成ファイル及びその他
のファイルは、ホストコンピュータによって記憶装置か
ら呼び出され、リアライザシステムをこの設計に応じて
構成し、機能を実行する。例えば、電気的な設計環境で
は、リアライザ実行システムを用いて、必要とされるロ
ジックシミュレーションハードウェアアクセレータ、ル
ーティングハードウェアアクセレータ、又はハードウェ
アグラフィックスプロセッサの役割を果たす。デジタル
信号を処理する環境において、リアライザ実行システム
を用いて、必要とされる実時間スペクトラムアナライザ
又は特別な効果を有するシンセサイザの役割を果たす。
リアライザ実行システムは以下の点を除き、リアライザ
プロトタイピングシステムと同様のものである： １）分析のための計器を用いず、入力設計を正しいもの
とみなす。スティミュレータ、サンプラ、及び設計メモ
リアクセスのみを用いて実行する役割を制御し、データ
を入出力する。 ２）特定の実行される機能を指示するコントローラを作
成することができ、又、これを用いてリアライザプロト
タイピングオペレータを制御し、実行する機能を、機能
の使用に適した入力端子／出力端子及び制御インターフ
ェースに与える。
指定され、未だ構成されていない又は永久的ハードウェ
アにおいて、決して構成することを試みることはないハ
ードウェア機能を実行する。このことを行うことによっ
て、幾つかの利点が得られる：永久的ハードウェアを構
成する間、ソフトウェア開発又はその他の目的のため
に、実現される設計部を使用する。このことによって、
例えば、ソフトウェア開発に作成中に行うことが可能と
なり、これをデバッグし、永久的ハードウェアを使用し
ない場合にソフトウェアを使用できるように準備する。
リアライザ実行システムはユニバーサルハードウェアデ
バイスとしての役割を果たし、必要とされる種々の互換
を行うために用いられる。特別な機能が要求される場合
（リアライザ設計変換システムによって実現される場
合）、ハードウェアシステムの構成ファイル及びその他
のファイルは、ホストコンピュータによって記憶装置か
ら呼び出され、リアライザシステムをこの設計に応じて
構成し、機能を実行する。例えば、電気的な設計環境で
は、リアライザ実行システムを用いて、必要とされるロ
ジックシミュレーションハードウェアアクセレータ、ル
ーティングハードウェアアクセレータ、又はハードウェ
アグラフィックスプロセッサの役割を果たす。デジタル
信号を処理する環境において、リアライザ実行システム
を用いて、必要とされる実時間スペクトラムアナライザ
又は特別な効果を有するシンセサイザの役割を果たす。
リアライザ実行システムは以下の点を除き、リアライザ
プロトタイピングシステムと同様のものである： １）分析のための計器を用いず、入力設計を正しいもの
とみなす。スティミュレータ、サンプラ、及び設計メモ
リアクセスのみを用いて実行する役割を制御し、データ
を入出力する。 ２）特定の実行される機能を指示するコントローラを作
成することができ、又、これを用いてリアライザプロト
タイピングオペレータを制御し、実行する機能を、機能
の使用に適した入力端子／出力端子及び制御インターフ
ェースに与える。
【０１００】３.６ リアライザ生産システム リアライザ設計変換システムの変形例を用いて、自動的
に入力設計部の永久的で再構成不可能な実現例を作成す
る。この永久的な実現例では、実現される設計部に構成
されるのと同じ種類と数のリアライザロジックチップを
用いる。リアライザ生産システムでは、そのＥＲＣＧＡ
ネットリスト変換ツールを用い、機能においてＥＲＣＧ
Ａロジックチップと等価な、永久的で再構成することの
できないロジックデバイスを構成するとともに、自動的
プリント回路ボード（ＰＣＢ）配置及びルーティングツ
ールを駆動する（“Getting Started with Board Stati
on”, “Layout User’s Manual”,Mentor Graphics Co
rp.,Beaverton, Oregon.1989)。この際、ロジックチッ
プ相互接続に関する仕様を用い、これら再構成すること
のできないロジックデバイスを永久的に相互接続するＰ
ＣＢを製造する。好適例では、ＬＣＡをＥＲＣＧＡロジ
ックチップとして使用している。ＬＣＡを製造すること
によって、機能的にＬＣＡと等価な再構成することので
きないロジックチップを、構成ＰＲＯＭメモリと結合し
ているＬＣＡチップの形態で提供する（“The Programm
able Gate Array Data Book”,Xilinx, Inc., San Jos
e,1989)。ＬＣＡネットリスト変換ツールによって、Ｐ
ＲＯＭをプログラムするのに用いられるバイナリーファ
イルを作成する。また、ＬＣＡはロジックを具え、これ
を用いてＬＣＡが電力を供給する際にＬＣＡ自体を構成
することができる。この際、ＰＲＯＭがあればこれを用
いる。リアライザ生産システムは、前述したのと同一の
設計部リーダと、基本要素コンバータと、リアライザ設
計部変換システム（ＲＤＣＳ）、相互接続及びネットリ
スティングシステム及びＲＤＣＳ中に用いられるものの
変形であるＥＲＣＧＡネットリスト変換ツールに使用さ
れるパーティショナと、自動ＰＣＢ配置と、ルーティン
グツールとを具えている（図６０）。リアライザ生産シ
ステムは、リアライザハードウェアシステム又はホスト
コンピュータを具えていない。これは入力設計部ファイ
ル及びＰＣＢ仕様ファイルを読み出す。以下の方法に従
って作動する： １）設計部リーダを用い、入力設計部ファイルを読み出
すとともに、設計部データ構造を作成する。 ２）基本要素コンバータを用いて、設計部データ構造を
ロジックチップ基本要素へと変換する。 ３）パーティショナを用い、基本要素を特定のロジック
チップに割り当てる。 ４）相互接続及びネットリスティングシステムを用い、
ロジックチップのためのネットリストファイルを作成す
る。相互接続チップのためのネットリストファイルを供
給する代わりに、カット回路網及びこれらのロジックチ
ップＩ／Ｏピン接続のリストを、自動ＰＣＢ配置及びル
ーティングツールに受け入れられる形態で単一の相互接
続ファイルを送出する。 ５）ＥＲＣＧＡネットリスト変換ツールを用い、再構成
することのできない等価ロジックデバイスの構成に適し
た形態で、各ロジックチップ毎にバイナリー構成ファイ
ルを供給する。 ６）自動ＰＣＢ配置及びルーティングツールを用いて、
相互接続ファイル及びＰＣＢ仕様ファイル（このファイ
ルは、ＰＣＢの寸法、コネクタ必要条件などのようなロ
ジック設計とは直接関係していない物理的な情報を具え
ている）に読み込み、ＰＣＢ製造データファイルを出力
する。 リアライザ生産システムのユーザは、このようにしてＰ
ＣＢ製造データファイルを用いて、ＰＣＢを製造し、バ
イナリー構成ファイルを用いて、再構成することのでき
ないロジックデバイスを構成すると共に、デバイス及び
ＰＣＢを組立て、入力設計部の最終的な実現例を提供す
る。リアライザ生産システムにおいて、機能的に永久的
ハードウェアの実現例のＥＲＣＧＡと等価な再構成する
ことのできないゲートアレイチップを使用することは新
規なことではなく、一般的に行われていることである。
むしろ、このシステムが任意の大きさのデジタルシステ
ムを作り出すことができるということ（これは、１個の
ＩＣチップの容量に限られることではない）、このシス
テムが入力設計ファイル中で包括的な基本要素ロジック
の形態で表現されること（特定のコンピュータメーカの
ロジックライブラリには限定されない）と、更には、自
動的に永久的ハードウェアの実現例を提供するというこ
と、これらが新規性の一態様といえる。
に入力設計部の永久的で再構成不可能な実現例を作成す
る。この永久的な実現例では、実現される設計部に構成
されるのと同じ種類と数のリアライザロジックチップを
用いる。リアライザ生産システムでは、そのＥＲＣＧＡ
ネットリスト変換ツールを用い、機能においてＥＲＣＧ
Ａロジックチップと等価な、永久的で再構成することの
できないロジックデバイスを構成するとともに、自動的
プリント回路ボード（ＰＣＢ）配置及びルーティングツ
ールを駆動する（“Getting Started with Board Stati
on”, “Layout User’s Manual”,Mentor Graphics Co
rp.,Beaverton, Oregon.1989)。この際、ロジックチッ
プ相互接続に関する仕様を用い、これら再構成すること
のできないロジックデバイスを永久的に相互接続するＰ
ＣＢを製造する。好適例では、ＬＣＡをＥＲＣＧＡロジ
ックチップとして使用している。ＬＣＡを製造すること
によって、機能的にＬＣＡと等価な再構成することので
きないロジックチップを、構成ＰＲＯＭメモリと結合し
ているＬＣＡチップの形態で提供する（“The Programm
able Gate Array Data Book”,Xilinx, Inc., San Jos
e,1989)。ＬＣＡネットリスト変換ツールによって、Ｐ
ＲＯＭをプログラムするのに用いられるバイナリーファ
イルを作成する。また、ＬＣＡはロジックを具え、これ
を用いてＬＣＡが電力を供給する際にＬＣＡ自体を構成
することができる。この際、ＰＲＯＭがあればこれを用
いる。リアライザ生産システムは、前述したのと同一の
設計部リーダと、基本要素コンバータと、リアライザ設
計部変換システム（ＲＤＣＳ）、相互接続及びネットリ
スティングシステム及びＲＤＣＳ中に用いられるものの
変形であるＥＲＣＧＡネットリスト変換ツールに使用さ
れるパーティショナと、自動ＰＣＢ配置と、ルーティン
グツールとを具えている（図６０）。リアライザ生産シ
ステムは、リアライザハードウェアシステム又はホスト
コンピュータを具えていない。これは入力設計部ファイ
ル及びＰＣＢ仕様ファイルを読み出す。以下の方法に従
って作動する： １）設計部リーダを用い、入力設計部ファイルを読み出
すとともに、設計部データ構造を作成する。 ２）基本要素コンバータを用いて、設計部データ構造を
ロジックチップ基本要素へと変換する。 ３）パーティショナを用い、基本要素を特定のロジック
チップに割り当てる。 ４）相互接続及びネットリスティングシステムを用い、
ロジックチップのためのネットリストファイルを作成す
る。相互接続チップのためのネットリストファイルを供
給する代わりに、カット回路網及びこれらのロジックチ
ップＩ／Ｏピン接続のリストを、自動ＰＣＢ配置及びル
ーティングツールに受け入れられる形態で単一の相互接
続ファイルを送出する。 ５）ＥＲＣＧＡネットリスト変換ツールを用い、再構成
することのできない等価ロジックデバイスの構成に適し
た形態で、各ロジックチップ毎にバイナリー構成ファイ
ルを供給する。 ６）自動ＰＣＢ配置及びルーティングツールを用いて、
相互接続ファイル及びＰＣＢ仕様ファイル（このファイ
ルは、ＰＣＢの寸法、コネクタ必要条件などのようなロ
ジック設計とは直接関係していない物理的な情報を具え
ている）に読み込み、ＰＣＢ製造データファイルを出力
する。 リアライザ生産システムのユーザは、このようにしてＰ
ＣＢ製造データファイルを用いて、ＰＣＢを製造し、バ
イナリー構成ファイルを用いて、再構成することのでき
ないロジックデバイスを構成すると共に、デバイス及び
ＰＣＢを組立て、入力設計部の最終的な実現例を提供す
る。リアライザ生産システムにおいて、機能的に永久的
ハードウェアの実現例のＥＲＣＧＡと等価な再構成する
ことのできないゲートアレイチップを使用することは新
規なことではなく、一般的に行われていることである。
むしろ、このシステムが任意の大きさのデジタルシステ
ムを作り出すことができるということ（これは、１個の
ＩＣチップの容量に限られることではない）、このシス
テムが入力設計ファイル中で包括的な基本要素ロジック
の形態で表現されること（特定のコンピュータメーカの
ロジックライブラリには限定されない）と、更には、自
動的に永久的ハードウェアの実現例を提供するというこ
と、これらが新規性の一態様といえる。
【０１０１】３.７ リアライザ計算システム リアライザハードウェアシステムを、パスカルのような
高級コンピュータ言語で書かれている入力プログラムで
特定される動きに従って構成することができる。又これ
を用いて、コンピュータの実行する一般目的のための記
憶された記憶されたプログラムに従って計算機能を実行
することができる。このことは、高レベル設計合成コン
パイラを用いることによって達成され、コンピュータプ
ログラムを、入力設計ファイル中に表現されているデジ
タルロジックの形態に変換し、その後リアライザハード
ウェアにおいて、この設計部を実現すると共に作動させ
る。この方法は根本的に新しい計算手段である。計算の
見地から見れば、リアライザハードウェアを高度並列処
理データプロセッサとし、そのデータプロセッシング素
子を、リアライザロジックチップ、相互接続チップ及び
特定目的のエレメント中のロジック機能及び記憶デバイ
スである。このデータプロセッサは、シーケンシャルな
計測を行うことに関する記憶されたプログラム計算方法
に従って演算を行うわけではない。このデータプロセッ
サは、リアライザハードウェアに構成され、入力プログ
ラムで指示される動きに従って作動するデータパスと、
機能的ユニットと、有限状態マシン制御構造とに従って
作動する。この利点は、計算スピードがシーケンシャル
に記憶されたプログラムによる計算で可能な計算スピー
ドよりも速いことである。説明するリアライザ計算シス
テムは、リアライザハードウェアシステム及びホストコ
ンピュータとともに、リアライザ計算コンパイラと、リ
アライザ設計部変換システムと、リアライザ計算オペレ
ータとを具えている（図６１）。このホストコンピュー
タが、ただリアライザ計算オペレータをランさせる手段
としてのみ用いられ、入力プログラムで指示される計算
機能を実行することに関しては用いられないということ
に注意する。リアライザ計算オペレータをランさせる他
の手段を用いることができること勿論である。
高級コンピュータ言語で書かれている入力プログラムで
特定される動きに従って構成することができる。又これ
を用いて、コンピュータの実行する一般目的のための記
憶された記憶されたプログラムに従って計算機能を実行
することができる。このことは、高レベル設計合成コン
パイラを用いることによって達成され、コンピュータプ
ログラムを、入力設計ファイル中に表現されているデジ
タルロジックの形態に変換し、その後リアライザハード
ウェアにおいて、この設計部を実現すると共に作動させ
る。この方法は根本的に新しい計算手段である。計算の
見地から見れば、リアライザハードウェアを高度並列処
理データプロセッサとし、そのデータプロセッシング素
子を、リアライザロジックチップ、相互接続チップ及び
特定目的のエレメント中のロジック機能及び記憶デバイ
スである。このデータプロセッサは、シーケンシャルな
計測を行うことに関する記憶されたプログラム計算方法
に従って演算を行うわけではない。このデータプロセッ
サは、リアライザハードウェアに構成され、入力プログ
ラムで指示される動きに従って作動するデータパスと、
機能的ユニットと、有限状態マシン制御構造とに従って
作動する。この利点は、計算スピードがシーケンシャル
に記憶されたプログラムによる計算で可能な計算スピー
ドよりも速いことである。説明するリアライザ計算シス
テムは、リアライザハードウェアシステム及びホストコ
ンピュータとともに、リアライザ計算コンパイラと、リ
アライザ設計部変換システムと、リアライザ計算オペレ
ータとを具えている（図６１）。このホストコンピュー
タが、ただリアライザ計算オペレータをランさせる手段
としてのみ用いられ、入力プログラムで指示される計算
機能を実行することに関しては用いられないということ
に注意する。リアライザ計算オペレータをランさせる他
の手段を用いることができること勿論である。
【０１０２】３.７.１ リアライザ計算コンパイラ リアライザ計算コンパイラは、テキストエディタを用い
て高級言語で書かれた入力プログラムファイルを、入力
設計部ファイルに変換する。これは、設計部合成コンパ
イラと、ロジック合成コンパイラと、機能的ユニットコ
ンパイラとを具えている。設計部合成コンパイラは、ツ
ールであり、その幾つかの例は最近開発されたものであ
る（“Tutorial on High-Level Synthesis”,McMarlan
d,Parke and Camposano, Proceeding of the 25th Des
ign Automatic Conference, ACM and IEEE,1988)。この
コンパイラは、機能的ユニット、データ入出力から成る
有限状態マシンコントローラ及びデータパスのシステム
とバス相互接続とに関する記述を構成し、標準的な手続
コンピュータ言語で特定される動きに従って作動する。
実際の設計部合成コンパイラの一例としては、“フラメ
ル（flamel）”がある。その方法については、“Flame
l:A High-Level Hardware Compiler”,Howard Trickey,
IEEE Transaction on Computer-Aided Design, Vol. CA
D-6, No.2, 1987)で詳細に説明されている。文献からの
引用を示す：“フラメルへの入力は、パスカルプログラ
ムである。”“ユーザは、パスカルプログラムに、入力
プログラムを一般的に実行する場合の実行頻度を与え
る。その他のユーザ入力は、どの程度のハードウェアが
許容されるかを示すナンバである。出力は、パスカル言
語と同一の役割を果たすハードウェアの設計である。”
“フラメルによって作り出されるモデルとは、データパ
ス及びコントローラから成る同期デジタルマシンであ
る。データパスは、バスによって相互接続される機能的
ユニット（ＡＬＵ、加算器、レジスタ、Ｉ／Ｏパッド
等）から成っている。コントローラは有限状態マシンで
ある。”“一般的なパスカルプログラムを用いて、ハー
ドウェアに要求される動きを規定する。フラメルは、プ
ログラム中の並列処理を見出し、ユーザ指定によるコス
ト制約と合致した高速実行の実現を可能としている。”
“フラメルの実現例は完成されている。出力は、データ
パス及びコントローラに関する記述である。一連のテス
トにおいて、フラメルは、クロックサイクルを同じとす
ると、同じプログラムを実行するのにMC68000(マイクロ
コンピュータ）の２２〜２００倍の速さでランするプロ
グラムを具体化する。”用いられるリアライザハードウ
ェアシステムの容量に従って、ユーザ又はリアライザ計
算システムは、“ユーザ指定のコスト制約がある”入力
を、この設計部合成コンパイラに供給する。設計部合成
コンパイラの出力は、データパス及びコントローラの記
述を具える中間表現ファイルである。機能的なユニット
ライブラリとは、一組の予め定義された機能的なユニッ
トの表現である。各タイプの機能的なユニットに対する
表現は、設計部合成コンパイラによって与えられる。こ
れらの表現は、ロジック及びユーザ指定のデバイス(Ｕ
ＳＤ）基本要素と、これらの回路網相互接続とを指定す
る。これらの表現は、リアライザ入力設計部基本要素の
要件と合致している。ＵＳＤ基本要素は、付加的に用い
られ、ロジックチップ及び設計部メモリを用いて実現さ
れるものよりも、より高い性能又は、より大きな容量の
基本要素を提供することができる。例えば、高速ＶＬＳ
Ｉ浮動小数点型乗算器をＵＳＤとして取り付ける場合、
機能的なユニットバイナリーは、このＵＳＤ基本要素を
特定する浮動少数点型乗算器の機能的ユニットに関する
記述を具えている。ロジック合成コンパイラは、データ
パス及び有限状態マシンコントローラに関する記述を、
入力計算ファイル中のロジック基本要素及び相互接続回
路網に関する表現に変換する。このロジック合成コンパ
イラは、有限状態マシン合成ツールを具え、これは、Me
ntor Graphics Corp.,VLSI Technology Inc.,Synopsis
Inc.等 (“Logic Synthesis speeds ASIC Design”, A.
J. de Geus, IEEE Spectrum,August 1989）から商業的
に入手可能であり、又は、文献記載の方法に従って開発
される（“The Implementation of a State Machine Co
mpiler", C. Kingsley,Proceedings of the 24th Desig
n Automation Conference, ACM and IEEE,1987; "A Sta
te Machine Synthesizer",D. Brown, Proceedings of t
he 18th DesignAutomation Conference, ACM and IEEE,
1981; "An Overview of Logic Synthesis Systems",
L.Trevillyan, Proceedings of the 24th Design Autom
ation Conference, ACM and IEEE, 1987)。このコンパ
イラは、以下の方法に従って作動する： １）データパス及びコレクタに関する記述を含む中間表
現ファイルを、データ構造中に読み込む。 ２）機能的ユニットライブラリの記述に従って、各デー
タパスの機能的なユニットの記述を、ロジック及びＵＳ
Ｄ基本要素及び回路網に変換する。 ３）データパスへの各データ入力及び、データパスから
の各データ出力に対する設計部メモリ基本要素を提供す
る。 ４）有限状態マシン合成ツールを用いて、有限状態マシ
ンコントローラの記述を、ロジック基本要素及びこれら
の回路網相互接続に変換する。 ５）有限状態マシンコントローラへの‘スタート’入力
と、有限状態マシンコトローラからの‘ビジー’及び
‘ダーン（done）’出力とに対するスティミュレータ及
びサンプラの基本要素を提供する。 ６）クロック回路網が、リアライザクロック発生器によ
って駆動されるように指示する。 ７）基本要素及び回路網を、入力設計ファイルに送出す
る。
て高級言語で書かれた入力プログラムファイルを、入力
設計部ファイルに変換する。これは、設計部合成コンパ
イラと、ロジック合成コンパイラと、機能的ユニットコ
ンパイラとを具えている。設計部合成コンパイラは、ツ
ールであり、その幾つかの例は最近開発されたものであ
る（“Tutorial on High-Level Synthesis”,McMarlan
d,Parke and Camposano, Proceeding of the 25th Des
ign Automatic Conference, ACM and IEEE,1988)。この
コンパイラは、機能的ユニット、データ入出力から成る
有限状態マシンコントローラ及びデータパスのシステム
とバス相互接続とに関する記述を構成し、標準的な手続
コンピュータ言語で特定される動きに従って作動する。
実際の設計部合成コンパイラの一例としては、“フラメ
ル（flamel）”がある。その方法については、“Flame
l:A High-Level Hardware Compiler”,Howard Trickey,
IEEE Transaction on Computer-Aided Design, Vol. CA
D-6, No.2, 1987)で詳細に説明されている。文献からの
引用を示す：“フラメルへの入力は、パスカルプログラ
ムである。”“ユーザは、パスカルプログラムに、入力
プログラムを一般的に実行する場合の実行頻度を与え
る。その他のユーザ入力は、どの程度のハードウェアが
許容されるかを示すナンバである。出力は、パスカル言
語と同一の役割を果たすハードウェアの設計である。”
“フラメルによって作り出されるモデルとは、データパ
ス及びコントローラから成る同期デジタルマシンであ
る。データパスは、バスによって相互接続される機能的
ユニット（ＡＬＵ、加算器、レジスタ、Ｉ／Ｏパッド
等）から成っている。コントローラは有限状態マシンで
ある。”“一般的なパスカルプログラムを用いて、ハー
ドウェアに要求される動きを規定する。フラメルは、プ
ログラム中の並列処理を見出し、ユーザ指定によるコス
ト制約と合致した高速実行の実現を可能としている。”
“フラメルの実現例は完成されている。出力は、データ
パス及びコントローラに関する記述である。一連のテス
トにおいて、フラメルは、クロックサイクルを同じとす
ると、同じプログラムを実行するのにMC68000(マイクロ
コンピュータ）の２２〜２００倍の速さでランするプロ
グラムを具体化する。”用いられるリアライザハードウ
ェアシステムの容量に従って、ユーザ又はリアライザ計
算システムは、“ユーザ指定のコスト制約がある”入力
を、この設計部合成コンパイラに供給する。設計部合成
コンパイラの出力は、データパス及びコントローラの記
述を具える中間表現ファイルである。機能的なユニット
ライブラリとは、一組の予め定義された機能的なユニッ
トの表現である。各タイプの機能的なユニットに対する
表現は、設計部合成コンパイラによって与えられる。こ
れらの表現は、ロジック及びユーザ指定のデバイス(Ｕ
ＳＤ）基本要素と、これらの回路網相互接続とを指定す
る。これらの表現は、リアライザ入力設計部基本要素の
要件と合致している。ＵＳＤ基本要素は、付加的に用い
られ、ロジックチップ及び設計部メモリを用いて実現さ
れるものよりも、より高い性能又は、より大きな容量の
基本要素を提供することができる。例えば、高速ＶＬＳ
Ｉ浮動小数点型乗算器をＵＳＤとして取り付ける場合、
機能的なユニットバイナリーは、このＵＳＤ基本要素を
特定する浮動少数点型乗算器の機能的ユニットに関する
記述を具えている。ロジック合成コンパイラは、データ
パス及び有限状態マシンコントローラに関する記述を、
入力計算ファイル中のロジック基本要素及び相互接続回
路網に関する表現に変換する。このロジック合成コンパ
イラは、有限状態マシン合成ツールを具え、これは、Me
ntor Graphics Corp.,VLSI Technology Inc.,Synopsis
Inc.等 (“Logic Synthesis speeds ASIC Design”, A.
J. de Geus, IEEE Spectrum,August 1989）から商業的
に入手可能であり、又は、文献記載の方法に従って開発
される（“The Implementation of a State Machine Co
mpiler", C. Kingsley,Proceedings of the 24th Desig
n Automation Conference, ACM and IEEE,1987; "A Sta
te Machine Synthesizer",D. Brown, Proceedings of t
he 18th DesignAutomation Conference, ACM and IEEE,
1981; "An Overview of Logic Synthesis Systems",
L.Trevillyan, Proceedings of the 24th Design Autom
ation Conference, ACM and IEEE, 1987)。このコンパ
イラは、以下の方法に従って作動する： １）データパス及びコレクタに関する記述を含む中間表
現ファイルを、データ構造中に読み込む。 ２）機能的ユニットライブラリの記述に従って、各デー
タパスの機能的なユニットの記述を、ロジック及びＵＳ
Ｄ基本要素及び回路網に変換する。 ３）データパスへの各データ入力及び、データパスから
の各データ出力に対する設計部メモリ基本要素を提供す
る。 ４）有限状態マシン合成ツールを用いて、有限状態マシ
ンコントローラの記述を、ロジック基本要素及びこれら
の回路網相互接続に変換する。 ５）有限状態マシンコントローラへの‘スタート’入力
と、有限状態マシンコトローラからの‘ビジー’及び
‘ダーン（done）’出力とに対するスティミュレータ及
びサンプラの基本要素を提供する。 ６）クロック回路網が、リアライザクロック発生器によ
って駆動されるように指示する。 ７）基本要素及び回路網を、入力設計ファイルに送出す
る。
【０１０３】３.７.２ リアライザ計算オペレータ リアライザ計算オペレータは、リアライザシステムを構
成し、本来的に入力プログラムが指示し、実現される計
算機能の実行を可能にする。リアライザ計算オペレータ
は、設計変換によって作成される構成ファイル及び対応
テーブルファイルに読み込み、ユーザ指定の計算機能へ
の入力データに関するファイルを読み出すとともに、計
算機能からの出力データに関するファイルに書き込む。 実現される計算機能を作動させるために： １）設計部の構成ファイルを読み出し、これを用いて、
構成のセクションにて述べたように、すべてのリアライ
ザロジック及び相互接続チップを構成する。 ２）入力データファイルを読み出し、そのデータを入力
データ設計部メモリに書き込む。出力データ設計部メモ
リをクリアする。 ３）対応テーブルファイルを読み出し、コントロール入
力と出力との間、スティミュレータとサンプラとの間、
及びホストインターフェースバスアドレス間の対応を決
定する。 ４）クロック発生器をイネーブルし、スティミュレータ
を介して‘スタート’制御入力を主張し、動作を開始さ
せる。 ５）‘ダーン’制御出力をモニタし、これが真となる時
に、データを出力設計部メモリから読み出し、これを出
力データファイルに書き込む。 リアライザ計算システムを用いるために： １）テキストエディタ又は他の手段を用いて、入力プロ
グラム及び入力データファイルを準備成する。 ２）リアライザ計算コンパイラを用い、入力設計ファイ
ルを発生させる。 ３）他で既に述べたように、通常の方法で作動するリア
ライザ設計変換システムを用い、構成及び対応テーブル
ファイルを発生させる。 ４）リアライザ計算オペレータを用い、実際に計算機能
を実行する。 ５）実現された計算機能によって計算されるデータを、
出力データファイルから読み出す。
成し、本来的に入力プログラムが指示し、実現される計
算機能の実行を可能にする。リアライザ計算オペレータ
は、設計変換によって作成される構成ファイル及び対応
テーブルファイルに読み込み、ユーザ指定の計算機能へ
の入力データに関するファイルを読み出すとともに、計
算機能からの出力データに関するファイルに書き込む。 実現される計算機能を作動させるために： １）設計部の構成ファイルを読み出し、これを用いて、
構成のセクションにて述べたように、すべてのリアライ
ザロジック及び相互接続チップを構成する。 ２）入力データファイルを読み出し、そのデータを入力
データ設計部メモリに書き込む。出力データ設計部メモ
リをクリアする。 ３）対応テーブルファイルを読み出し、コントロール入
力と出力との間、スティミュレータとサンプラとの間、
及びホストインターフェースバスアドレス間の対応を決
定する。 ４）クロック発生器をイネーブルし、スティミュレータ
を介して‘スタート’制御入力を主張し、動作を開始さ
せる。 ５）‘ダーン’制御出力をモニタし、これが真となる時
に、データを出力設計部メモリから読み出し、これを出
力データファイルに書き込む。 リアライザ計算システムを用いるために： １）テキストエディタ又は他の手段を用いて、入力プロ
グラム及び入力データファイルを準備成する。 ２）リアライザ計算コンパイラを用い、入力設計ファイ
ルを発生させる。 ３）他で既に述べたように、通常の方法で作動するリア
ライザ設計変換システムを用い、構成及び対応テーブル
ファイルを発生させる。 ４）リアライザ計算オペレータを用い、実際に計算機能
を実行する。 ５）実現された計算機能によって計算されるデータを、
出力データファイルから読み出す。
【０１０４】４ 好適例 この明細書を介して説明される好適例は、以下の特徴を
有している：
有している：
【０１０５】４.１ ハードウェア 部分的クロスバー相互接続を、３レベルで階層的に、全
ハードウェアシステムに用いる。図６２−図６４は、階
層的に相互接続されたロジックボード、ボックス及びラ
ックの一般的アーキテクチャを示している。図６５ａ−
ｂは、ボード、ボックス及びラックに関する物理的構造
を示している。 ロジックボード（図６２)：各ロジックボードは、３２
個のＸレベルクロスバーチップによって相互接続された
１４個のＬチップから成っている。各Ｌチップは、Ｘレ
ベルクロスバーに接続されたチップ毎に１２８個のＩ／
Ｏピンを有しており、３２個のＸチップの各々に４個の
接続が成されている。１４個の付加的なＩ／Ｏピンを用
いる；その内１１個をＲバスに接続し、１個を２個のク
ロック信号の各々に接続し、１個を設計部リセット信号
に接続する。Xilinx XC3090 ＬＣＡをロジックチップと
して用いる。各Ｘチップは、ロジックチップに接続され
た５６個のＩ／Ｏピンを具えており、１４個のＬチップ
の各々に４個の接続がなされている。各Ｘチップは、２
個のＹチップの各々と、８個の付加的Ｉ／Ｏピン接続を
具えている。Xilinx XC2018 ＬＣＡをＸチップとして用
いる。各ロジックボードは、Ｘ−Ｙパスに対し５１２個
の背面Ｉ／Ｏピンを有している。これは、Ｒバス及び構
成バスへの接続も有している。 ボックス（図６３）：各ボックスは、６４個のＹレベル
クロスバーチップによって相互接続されている１〜８個
のボードから成っている。各Ｙチップは、ロジックボッ
クスボードに接続された６個のＩ／Ｏピンを有してお
り、各ボードのＸチップに８個の接続が成されている。
これは、１個のＺチップとの８個の付加的なＩ／Ｏ接続
を有している。Xilinx XC2018 ＬＣＡをＹチップとして
用いる。６４個のＹチップを、８個のＹチップボードに
取り付ける。この各々は、Ｘ−Ｙパスに対して５１２個
の背面Ｉ／Ｏピンを有している。８個のＹチップボード
と８個のロジックボードとを、ボックスのＸ−Ｙパス背
面のワイヤで相互接続する。各Ｙチップボードは、Ｙ−
Ｚパスに対して、ケーブルコネクタに６４個のＩ／Ｏピ
ンを有している。各ボックスは、このようなコネクタを
８個有している。これらの接続を、各ボックスからの単
一な５１２個のワイヤＹ−Ｚパスケーブルに集める。各
Ｙチップボードは、構成バスに対する接続も有してい
る。図６５ａは、Ｙ−Ｚパスケーブルを具え、ホストイ
ンターフェース、８個のロジックボード及び８個のＹチ
ップボードを有しているＸ−Ｙパス背面の物理的な構成
を示している。 ラック（図６４)：各ラックは、１〜８個のボックスを
具え、６４個のＺレベルクロスバーチップによって相互
接続されている。各Ｚチップは、ボックスに接続された
６４個のＩ／Ｏピンを具え、各ボックスのＹチップに８
個の接続がなされている。Xilinx XC2018 ＬＣＡをＺチ
ップとして用いる。ラックのボックスを、ロジックボー
ドに配置された各ボックスからのＸ−Ｚパスケーブルへ
の接続を用いて、付加的なボックスによって相互接続す
る。図６５ｂにおいて、Ｚレベルボックスの物理的な構
成を示す。６４個のＺチップを、８個のＺチップボード
に取り付ける。この各々は、Ｙ−Ｚパスに対して５１２
個のＩ／Ｏピンを有している。８個のＺチップボード
と、８個のＹ−Ｚパスゲーブルコネクタとを、Ｙ−Ｚパ
ス背面のトレースによって相互接続する。メモリのセク
ションにて述べたように、１６個のＲＡＭチップと１０
個のＬＣＡとを各々具えているメモリモジュールを、必
要とされる場所であるロジックチップの場所に取り付け
る。メモリモジュールは、刺激及び応答のセクションで
規定されているように、設計部メモリ、ベクトルメモ
リ、スティミュレータ及びサンプラに用いられている。
ユーザ指定によるハードウェアデバイスモジュールをロ
ジックチップＬＣＡの場所に取り付ける。ある１個のボ
ックスは、ホストコンピュータのＩ／Ｏバスインタフェ
ースカードとケーブル接続しているホストインターフェ
ースボードを具えている。このボックスは、Ｒバスと称
するホストインターフェースバスを制御する。すべての
制御及びデータ伝送機能のためにこのバスをすべてのロ
ジックチップロケーション及び各ロジックボード、すな
わちＹチップボード及びＺチップボードにおける構成制
御ロジックブロックに接続する。Ｒバスは、そのセクシ
ョンで述べたように、８ビットデータパスと、クロック
と、２個のコントロールラインとを具えている。ホスト
インターフェースボードは、構成バスコントローラと、
２個のクロック発生器と、リセットコントローラとを具
えている。１６ビットデータパスを有する構成バスは、
全ての構成機能に対して、ホストインターフェースを用
いて、すべてのロジック及びクロスバーチップを接続す
る。各ボードの１４個のＬチップを一つの構成グループ
とし、その３２個のＸチップを２つのグループに分割す
る。８個のＺチップボードの各々と同様に、各ボックス
の８個のＹチップボードを各々１グループとする。
ハードウェアシステムに用いる。図６２−図６４は、階
層的に相互接続されたロジックボード、ボックス及びラ
ックの一般的アーキテクチャを示している。図６５ａ−
ｂは、ボード、ボックス及びラックに関する物理的構造
を示している。 ロジックボード（図６２)：各ロジックボードは、３２
個のＸレベルクロスバーチップによって相互接続された
１４個のＬチップから成っている。各Ｌチップは、Ｘレ
ベルクロスバーに接続されたチップ毎に１２８個のＩ／
Ｏピンを有しており、３２個のＸチップの各々に４個の
接続が成されている。１４個の付加的なＩ／Ｏピンを用
いる；その内１１個をＲバスに接続し、１個を２個のク
ロック信号の各々に接続し、１個を設計部リセット信号
に接続する。Xilinx XC3090 ＬＣＡをロジックチップと
して用いる。各Ｘチップは、ロジックチップに接続され
た５６個のＩ／Ｏピンを具えており、１４個のＬチップ
の各々に４個の接続がなされている。各Ｘチップは、２
個のＹチップの各々と、８個の付加的Ｉ／Ｏピン接続を
具えている。Xilinx XC2018 ＬＣＡをＸチップとして用
いる。各ロジックボードは、Ｘ−Ｙパスに対し５１２個
の背面Ｉ／Ｏピンを有している。これは、Ｒバス及び構
成バスへの接続も有している。 ボックス（図６３）：各ボックスは、６４個のＹレベル
クロスバーチップによって相互接続されている１〜８個
のボードから成っている。各Ｙチップは、ロジックボッ
クスボードに接続された６個のＩ／Ｏピンを有してお
り、各ボードのＸチップに８個の接続が成されている。
これは、１個のＺチップとの８個の付加的なＩ／Ｏ接続
を有している。Xilinx XC2018 ＬＣＡをＹチップとして
用いる。６４個のＹチップを、８個のＹチップボードに
取り付ける。この各々は、Ｘ−Ｙパスに対して５１２個
の背面Ｉ／Ｏピンを有している。８個のＹチップボード
と８個のロジックボードとを、ボックスのＸ−Ｙパス背
面のワイヤで相互接続する。各Ｙチップボードは、Ｙ−
Ｚパスに対して、ケーブルコネクタに６４個のＩ／Ｏピ
ンを有している。各ボックスは、このようなコネクタを
８個有している。これらの接続を、各ボックスからの単
一な５１２個のワイヤＹ−Ｚパスケーブルに集める。各
Ｙチップボードは、構成バスに対する接続も有してい
る。図６５ａは、Ｙ−Ｚパスケーブルを具え、ホストイ
ンターフェース、８個のロジックボード及び８個のＹチ
ップボードを有しているＸ−Ｙパス背面の物理的な構成
を示している。 ラック（図６４)：各ラックは、１〜８個のボックスを
具え、６４個のＺレベルクロスバーチップによって相互
接続されている。各Ｚチップは、ボックスに接続された
６４個のＩ／Ｏピンを具え、各ボックスのＹチップに８
個の接続がなされている。Xilinx XC2018 ＬＣＡをＺチ
ップとして用いる。ラックのボックスを、ロジックボー
ドに配置された各ボックスからのＸ−Ｚパスケーブルへ
の接続を用いて、付加的なボックスによって相互接続す
る。図６５ｂにおいて、Ｚレベルボックスの物理的な構
成を示す。６４個のＺチップを、８個のＺチップボード
に取り付ける。この各々は、Ｙ−Ｚパスに対して５１２
個のＩ／Ｏピンを有している。８個のＺチップボード
と、８個のＹ−Ｚパスゲーブルコネクタとを、Ｙ−Ｚパ
ス背面のトレースによって相互接続する。メモリのセク
ションにて述べたように、１６個のＲＡＭチップと１０
個のＬＣＡとを各々具えているメモリモジュールを、必
要とされる場所であるロジックチップの場所に取り付け
る。メモリモジュールは、刺激及び応答のセクションで
規定されているように、設計部メモリ、ベクトルメモ
リ、スティミュレータ及びサンプラに用いられている。
ユーザ指定によるハードウェアデバイスモジュールをロ
ジックチップＬＣＡの場所に取り付ける。ある１個のボ
ックスは、ホストコンピュータのＩ／Ｏバスインタフェ
ースカードとケーブル接続しているホストインターフェ
ースボードを具えている。このボックスは、Ｒバスと称
するホストインターフェースバスを制御する。すべての
制御及びデータ伝送機能のためにこのバスをすべてのロ
ジックチップロケーション及び各ロジックボード、すな
わちＹチップボード及びＺチップボードにおける構成制
御ロジックブロックに接続する。Ｒバスは、そのセクシ
ョンで述べたように、８ビットデータパスと、クロック
と、２個のコントロールラインとを具えている。ホスト
インターフェースボードは、構成バスコントローラと、
２個のクロック発生器と、リセットコントローラとを具
えている。１６ビットデータパスを有する構成バスは、
全ての構成機能に対して、ホストインターフェースを用
いて、すべてのロジック及びクロスバーチップを接続す
る。各ボードの１４個のＬチップを一つの構成グループ
とし、その３２個のＸチップを２つのグループに分割す
る。８個のＺチップボードの各々と同様に、各ボックス
の８個のＹチップボードを各々１グループとする。
【０１０６】４.２ソフトウェア 設計部変換システムは以下のモジュールから成ってお
り、その各々は、それぞれに関するセクションで記載さ
れている：Quick Sim ロジック基本要素を有する Mento
r Graphics設計ファイルを読み出す設計部リーダ。Quic
k Sim 基本要素をXilinx LCA基本要素に変換する基本要
素コンバータ。トライステート及びワイヤードネットド
ライバは、トライステートのセクションで述べたよう
に、クロスバー加算構成に従って変換される。そのセク
ションにて述べたように、クラスタ構成技術に基づいて
いるパーティショナ。３つのレベルの部分的クロスバー
を相互接続するとともに、システム中の各ロジック及び
クロスバーチップに関するＸＮＦフォーマットのネット
リストファイルを送出する相互接続及びネットリスティ
ングシステム。XNF2LCA, APR及びMakebitsから成ってい
るXilinx ＬＣＡネットリスト変換ツール。構成ファイ
ルコレクタ。 応 用 Mentor Graphics のログファイルに基づき、且つＲＳＩ
Ｍバッチインターフェースツールを用いているリアライ
ザロジックシミュレーションシステム。Mentor Graphic
s のログファイルに基づき、且つＲＳＩＭバッチシミュ
レーションインタフェースツールを用いているリアライ
ザフォールトシミュレーションシステム。Mentor Graph
ics Quick Sim のロジックシミュレータとして作用する
リアライザロジックシミュレータ評価システム。ロジッ
クアナライザを具え、実現される仮想計器を有している
リアライザプロトタイピングシステム。リアライザ実行
システムMentor Graphics Board Station の自動ＰＣＢ
配置及びルーティングツールを用いてのリアライザ生産
システム。パスカル言語とフラメル設計部合成コンパイ
ラと、Mentor Graphics Design,Knowledge and Logic C
onsultant FSM及びロジック合成ツールとを用いたリア
ライザ計算システム。好適例を引用し、本発明の原理を
説明したが、このような原理とは離れて、装置及び細部
を種々変更できること明らかである。例えば、Mentor G
raphics の電気設計オートメーションの変形例を用い、
本発明が有効に動作することを説明したが、他の設計部
オートメーションツールを用いて同様に本発明を実施で
きることがわかる。本発明は、ここに開示されている実
施例に限定されるものではなく、要旨を変更しない範囲
内で種々の変形や変更が可能である。
り、その各々は、それぞれに関するセクションで記載さ
れている：Quick Sim ロジック基本要素を有する Mento
r Graphics設計ファイルを読み出す設計部リーダ。Quic
k Sim 基本要素をXilinx LCA基本要素に変換する基本要
素コンバータ。トライステート及びワイヤードネットド
ライバは、トライステートのセクションで述べたよう
に、クロスバー加算構成に従って変換される。そのセク
ションにて述べたように、クラスタ構成技術に基づいて
いるパーティショナ。３つのレベルの部分的クロスバー
を相互接続するとともに、システム中の各ロジック及び
クロスバーチップに関するＸＮＦフォーマットのネット
リストファイルを送出する相互接続及びネットリスティ
ングシステム。XNF2LCA, APR及びMakebitsから成ってい
るXilinx ＬＣＡネットリスト変換ツール。構成ファイ
ルコレクタ。 応 用 Mentor Graphics のログファイルに基づき、且つＲＳＩ
Ｍバッチインターフェースツールを用いているリアライ
ザロジックシミュレーションシステム。Mentor Graphic
s のログファイルに基づき、且つＲＳＩＭバッチシミュ
レーションインタフェースツールを用いているリアライ
ザフォールトシミュレーションシステム。Mentor Graph
ics Quick Sim のロジックシミュレータとして作用する
リアライザロジックシミュレータ評価システム。ロジッ
クアナライザを具え、実現される仮想計器を有している
リアライザプロトタイピングシステム。リアライザ実行
システムMentor Graphics Board Station の自動ＰＣＢ
配置及びルーティングツールを用いてのリアライザ生産
システム。パスカル言語とフラメル設計部合成コンパイ
ラと、Mentor Graphics Design,Knowledge and Logic C
onsultant FSM及びロジック合成ツールとを用いたリア
ライザ計算システム。好適例を引用し、本発明の原理を
説明したが、このような原理とは離れて、装置及び細部
を種々変更できること明らかである。例えば、Mentor G
raphics の電気設計オートメーションの変形例を用い、
本発明が有効に動作することを説明したが、他の設計部
オートメーションツールを用いて同様に本発明を実施で
きることがわかる。本発明は、ここに開示されている実
施例に限定されるものではなく、要旨を変更しない範囲
内で種々の変形や変更が可能である。
【図１】図１は、リアライザハードウエアシステムを示
す略ブロック図である。
す略ブロック図である。
【図２】図２は、直接相互接続システムを示す略ブロッ
ク図である。
ク図である。
【図３】図３は、チャンネル・ルーティング相互接続シ
ステムを示す略ブロック図である。
ステムを示す略ブロック図である。
【図４】図４は、クロスバー相互接続システムを示す略
ブロック図である。
ブロック図である。
【図５】図５は、クロスバー回路網相互接続システムを
示す略ブロック図である。
示す略ブロック図である。
【図６】図６は、部分的なクロスバー相互接続システム
の簡単な一例を示す略ブロック図である。
の簡単な一例を示す略ブロック図である。
【図７】図７は、部分的なクロスバー相互接続システム
を示す略ブロック図である。
を示す略ブロック図である。
【図８】図８は、クロスバーチップ幅の相違を説明する
ための図である。
ための図である。
【図９】図９は、トライステート回路網を示す略ブロッ
ク図である。
ク図である。
【図１０】図１０は、図９のトライステート回路網と等
価な、積の和を示す略ブロック図である。
価な、積の和を示す略ブロック図である。
【図１１】図１１は、“フローティングロー”及び“フ
ローティングハイ”の積の和の回路網を示す略ブロック
図である。
ローティングハイ”の積の和の回路網を示す略ブロック
図である。
【図１２】図１２は、相互接続を最小とするように構成
されたドライバ及びレシーバを示している略ブロック図
である。
されたドライバ及びレシーバを示している略ブロック図
である。
【図１３】図１３は、ロジック加算構成を示している略
ブロック図である。
ブロック図である。
【図１４】図１４は、クロスバー加算構成を示している
略ブロック図である。
略ブロック図である。
【図１５】図１５は、双方向性のクロスバー加算構成を
示している略ブロック図である。
示している略ブロック図である。
【図１６】図１６は、双方向性のクロスバートライステ
ート構成を示している略ブロック図である。
ート構成を示している略ブロック図である。
【図１７】図１７は、部分的なクロスバーからのオフボ
ード接続を示している略ブロック図である。
ード接続を示している略ブロック図である。
【図１８】図１８は、Ｙレベルクロスバー相互接続を示
している略ブロック図である。
している略ブロック図である。
【図１９】図１９は、双方向性バスのシステムレベル相
互接続を示す略ブロック図である。
互接続を示す略ブロック図である。
【図２０】図２０は、共通バス相互接続に基づく、８個
のボードを示す略ブロック図である。
のボードを示す略ブロック図である。
【図２１】図２１は、２つのバスレベルの階層を示す略
ブロック図である。
ブロック図である。
【図２２】図２２は、最大バス相互接続階層を示してい
る略ブロック図である。
る略ブロック図である。
【図２３】図２３は、汎用メモリモジュール構造を示す
略ブロック図である。
略ブロック図である。
【図２４】図２４は、メモリアドレスロジックチップを
示す略ブロック図である。
示す略ブロック図である。
【図２５】図２５は、共通Ｉ／Ｏを用いてのメモリデー
タロジックチップを示す略ブロック図である。
タロジックチップを示す略ブロック図である。
【図２６】図２６は、分離Ｉ／Ｏを用いてのメモリデー
タロジックチップを示す略ブロック図である。
タロジックチップを示す略ブロック図である。
【図２７】図２７は、一個のデータビットに関する多重
ＲＡＭを示す略ブロック図である。
ＲＡＭを示す略ブロック図である。
【図２８】図２８は、メモリモジュールの好適例を示す
略ブロック図である。
略ブロック図である。
【図２９】図２９は、刺激ベクトルメモリを示す略ブロ
ック図である。
ック図である。
【図３０】図３０は、応答ベクトルメモリを示す略ブロ
ック図である。
ック図である。
【図３１】図３１は、刺激及び応答に対するベクトルメ
モリを示す略ブロック図である。
モリを示す略ブロック図である。
【図３２】図３２は、ベクトルメモリアドレスチップの
好適例を示す略ブロック図である。
好適例を示す略ブロック図である。
【図３３】図３３は、ベクトルメモリデータチップの好
適例を示す略ブロック図である。
適例を示す略ブロック図である。
【図３４】図３４は、ランダムアクセススティミュレー
タを示す略ブロック図である。
タを示す略ブロック図である。
【図３５】図３５は、エッジ感応タイプのスティミュレ
ータを示す略ブロック図である。
ータを示す略ブロック図である。
【図３６】図３６は、サンプラの略ブロック図である。
【図３７】図３７は、変更検出サンプラを示す略ブロッ
ク図である。
ク図である。
【図３８】図３８は、ユーザ指定のデバイスモジュール
アーキテクチャを示す略ブロック図である。
アーキテクチャを示す略ブロック図である。
【図３９】図３９は、デバイスを取り付けているＵＳＤ
Ｍの好適例を示す略ブロック図である。
Ｍの好適例を示す略ブロック図である。
【図４０】図４０は、構成グループを示す略ブロック図
である。
である。
【図４１】図４１は、ホストインターフェースアーキテ
クチャを示す略ブロック図である。
クチャを示す略ブロック図である。
【図４２】図４２は、Ｒバス読出し及び読込みサイクル
を示す図である。
を示す図である。
【図４３】図４３は、リアライザ設計変換システムを示
す略ブロック図である。
す略ブロック図である。
【図４４】図４４は、本発明に用いられている設計部デ
ータ構造を示す図である。
ータ構造を示す図である。
【図４５】図４５は、本発明に用いられている基本要素
変換を示す図である。
変換を示す図である。
【図４６】図４６は、基本要素のクラスタへの移動を示
す略ブロック図である。
す略ブロック図である。
【図４７】図４７は、シンプルな回路網相互接続を示す
図である。
図である。
【図４８】図４８は、トライステート回路網相互接続を
示す図である。
示す図である。
【図４９】図４９は、トライステート回路網相互接続を
示す図である。
示す図である。
【図５０】図５０は、リアライザロジックシミュレーシ
ョンシステムを示す略ブロック図である。
ョンシステムを示す略ブロック図である。
【図５１】図５１は、マルチステートロジックのリアラ
イザシステム構成を示す略図である。
イザシステム構成を示す略図である。
【図５２】図５２は、ディレイ依存機能の例を示す略図
である。
である。
【図５３】図５３は、ユニットディレイ構成の例を示す
略図である。
略図である。
【図５４】図５４は、リアルディレイ構成を示す略図で
ある。
ある。
【図５５】図５５は、リアライザフォールトシミュレー
ションシステムを示す略ブロック図である。
ションシステムを示す略ブロック図である。
【図５６】図５６は、リアライザロジックシミュレータ
評価システムを示す略ブロック図である。
評価システムを示す略ブロック図である。
【図５７】図５７は、リアライザプロトタイピングシス
テムを示す略ブロック図である。
テムを示す略ブロック図である。
【図５８】図５８は、リアライザプロトタイピングシス
テムのデジタルコンピュータの一例を示す略ブロック図
である。
テムのデジタルコンピュータの一例を示す略ブロック図
である。
【図５９】図５９は、仮想ロジックアナライザの構成を
示す略ブロック図である。
示す略ブロック図である。
【図６０】図６０は、リアライザ生産システムを示す略
ブロック図である。
ブロック図である。
【図６１】図６１は、リアライザ計算システムを示す略
ブロック図である。
ブロック図である。
【図６２】図６２は、ロジックボード、ボックス及びラ
ックの階層相互接続を具える好適例の一般的なアーキテ
クチャを示す図である。
ックの階層相互接続を具える好適例の一般的なアーキテ
クチャを示す図である。
【図６３】図６３は、ロジックボード、ボックス及びラ
ックの階層相互接続を具える好適例の一般的なアーキテ
クチャを示す図である。
ックの階層相互接続を具える好適例の一般的なアーキテ
クチャを示す図である。
【図６４】図６４は、ロジックボード、ボックス及びラ
ックの階層相互接続を具える好適例の一般的なアーキテ
クチャを示す図である。
ックの階層相互接続を具える好適例の一般的なアーキテ
クチャを示す図である。
【図６５】図６５は、ロジックボード、ボックス及びＺ
レベルボックスの物理的な構成を示す図である。
レベルボックスの物理的な構成を示す図である。
１０…アレイ １２…電気的に再構成可能なゲートアレイ １４…基本要素コンバータ １６…ホストＥＤＡシステム １８…リアライザ設計変換システム ２０…テストベクトル ２２…ホストインタフェース ２４…刺激及び応答ベクトルメモリ ２６ａ…設計合成ツール ２６ｂ…ロジック合成ツール ２８…入力プログラム ３０…ホストインタフェース ３２…メモリモジュール ３４…クロスバーチップ ３６…多次元アレイ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 バチェラー ジョン エイ アメリカ合衆国オレゴン州 97132 ニ ューバーグ ボックス 91 ルート １ (56)参考文献 特開 昭62−115844（ＪＰ，Ａ) 特開 昭62−124692（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/173 - 17/177
Claims (25)
- 【請求項１】 回路網情報に応じた回路網を構築可能で
あり、構築された回路網と、該回路網を組み合わせる要
素と共に使用可能な外部システムとの間で情報を伝送す
る、電気的に再構成可能なハードウェア装置であって、 複数の電気的に再構成可能な装置と、ホストインターフ
ェースとを備え、 前記複数の電気的に再構成可能な装置の中の少なくとも
いくつかは、再プログラム可能な論理要素と、前記論理
要素の少なくともいくつかに接続可能な入／出力端子を
有し、 前記複数の電気的に再構成可能な装置の中の少なくとも
他の１つは、論理要素を有する電気的に再構成可能な装
置の中から選択された電気的に再構成可能な装置の選択
された入／出力端子を再構成可能に相互接続するために
使用される電気導体を有し、それによって、論理要素を
有する前記選択された電気的に再構成可能な装置の中の
１つ内の選択された論理要素は、論理要素を有する前記
選択された電気的に再構成可能な装置の中の他の１つ内
の選択された論理要素に電気的に接続可能であり、 前記ホストインターフェースは、外部システムと、論理
要素を有する前記電気的に再構成可能な装置内の前記論
理要素の中の指定された１つとの間で情報を運ぶ信号の
ための信号通路を提供する回路を有していることを特徴
とする電気的に再構成可能なハードウェア装置。 - 【請求項２】 回路網情報に応じた回路網を構築可能で
あり、構築された回路網と、該回路網を組み合わせる要
素と共に使用可能な外部システムとの間で情報を伝送す
る、電気的に再構成可能なハードウェア装置であって、 複数の固定電気導体と、複数の論理ゲートアレイと、ホ
ストインターフェースとを備え、 前記複数の論理ゲートアレイの中の少なくともいくつか
は、前記固定電気導体に接続される入／出力端子と、前
記入／出力端子の中の少なくともいくつかに接続するこ
とができる再プログラム可能な論理要素を有し、 前記論理ゲートアレイの中の少なくとも他の１つは、論
理要素を有する前記論理ゲートアレイの中の１つ内の選
択された論理要素と、論理要素を有する前記ゲ ートアレ
イの中の他の１つ内の選択された論理要素とを再構成可
能に相互接続するために、前記固定電気導体の中の少な
くともいくつかに再プログラム可能に接続される電気導
体を有し、 前記ホストインターフェースは、外部システムと、論理
要素を有する前記論理ゲートアレイ内の前記論理要素の
中の指定された１つとの間で情報を運ぶ信号のための信
号通路を提供する回路を有していることを特徴とする電
気的に再構成可能なハードウェア装置。 - 【請求項３】 電気的に再構成可能なハードウェアシス
テムであって、 複数の電気的に再構成可能な装置と、コンピュータと、
ホストインターフェースとを備え、 前記複数の電気的に再構成可能な装置の中の少なくとも
いくつかは、再プログラム可能な論理要素と、前記論理
要素の中の少なくともいくつかに接続することができる
入／出力端子を有し、前記電気的に再構成可能な装置の
中の少なくとも他の１つは、論理要素を有する電気的に
再構成可能な装置の中から選択された電気的に再構成可
能な装置の選択された入／出力端子を再構成可能に相互
接続するために使用される電気導体を有し、それによっ
て、論理要素を有する前記電気的に再構成可能な装置の
中の１つ内の選択された論理要素は、論理要素を有する
前記選択された電気的に再構成可能な装置の中の他の１
つ内の選択された論理要素に電気的に接続可能であり、 前記コンピュータは、回路網情報を含む設計入力データ
を受け取り、前記回路網情報を区分けし、ルーティング
するようにプログラムされ、また、前記電気的に再構成
可能な装置に伝送され、回路網情報に対応する回路網を
構築するために前記電気的に再構成可能な装置をプログ
ラムするのに使用される構築情報を発生するようにプロ
グラムされており、 前記ホストインターフェースは、論理要素を有する前記
電気的に再構成可能な装置内の前記論理要素の中の指定
された１つへ、あるいは１つから情報を運ぶ信号のため
の信号通路を提供する回路を有していることを特徴とす
る電気的に再構成可能なハードウェアシステム。 - 【請求項４】 請求項３に記載の電気的に再構成可能な
ハードウェアシステ ムであって、構築される回路網と協
働可能な外部システムと共に使用するために、前記ホス
トインターフェースは、前記論理要素の中の指定された
１つと前記外部システムとの間で情報を運ぶための、前
記外部システムに接続されるケーブルを有していること
を特徴とする電気的に再構成可能なハードウェアシステ
ム。 - 【請求項５】 請求項３または４に記載の電気的に再構
成可能なハードウェアシステムであって、前記電気的に
再構成可能な装置は、プログラム可能な論理ゲートアレ
イにより構成されていることを特徴とする電気的に再構
成可能なハードウェアシステム。 - 【請求項６】 請求項３〜５のいずれかに記載の電気的
に再構成可能なハードウェアシステムであって、前記ホ
ストインターフェースは、前記信号通路の中の少なくと
もいくつかを提供するようにプログラム可能な装置を有
していることを特徴とする電気的に再構成可能なハード
ウェアシステム。 - 【請求項７】 請求項３〜６のいずれかに記載の電気的
に再構成可能なハードウェアシステムであって、更に、
論理要素を有する前記電気的に再構成可能な装置と、電
気導体を有する前記電気的に再構成可能な装置とを接続
する複数の固定電気導体を有することを特徴とする電気
的に再構成可能なハードウェアシステム。 - 【請求項８】 請求項７に記載の電気的に再構成可能な
ハードウェアシステムであって、前記複数の固定電気導
体の中の少なくともいくつかは、論理要素を有する前記
電気的に再構成可能な装置の前記入／出力端子の中の少
なくともいくつかと、電気導体を有する前記電気的に再
構成可能な装置内の前記電気導体とを接続していること
を特徴とする電気的に再構成可能なハードウェアシステ
ム。 - 【請求項９】 請求項７に記載の電気的に再構成可能な
ハードウェアシステムであって、電気導体を有する前記
電気的に再構成可能な装置は、前記電気導体と、前記複
数の固定電気導体の中の少なくともいくつかとの間に再
プログラム可能に接続される入／出力端子を有している
ことを特徴とする電気的に再構成可能なハードウェアシ
ステム。 - 【請求項１０】 請求項３〜９のいずれかに記載の電気
的に再構成可能なハードウェアシステムであって、前記
コンピュータは、前記回路網情報を部分に区 分けする区
分プログラムと、前記部分間をルーティングするルーテ
ィングプログラムと、前記回路網情報が区分けされ、ル
ーティングされた後に、前記回路網情報に関連する論理
機能及び相互接続を前記電気的に再構成可能なハードウ
ェアシステム内にプログラムするように作用する構築情
報を発生する構築プログラムとを有することを特徴とす
る電気的に再構成可能なハードウェアシステム。 - 【請求項１１】 請求項１０に記載の電気的に再構成可
能なハードウェアシステムであって、前記コンピュータ
は、更に、前記回路網情報を含むネットリストを発生す
るネットリストプログラムを有し、前記区分プログラム
は、前記ネットリストを区分けするように作用すること
を特徴とする電気的に再構成可能なハードウェアシステ
ム。 - 【請求項１２】 設計入力データに含まれている回路網
情報に応じた回路網を構築するための電気的に再構成可
能なハードウェアシステムであって、 複数の固定電気導体と、複数の電気的に再構成可能な装
置と、コンピュータと、ホストインターフェースとを備
え、 前記複数の電気的に再構成可能な装置の中の少なくとも
いくつかは、前記固定電気導体に接続される入／出力端
子と、前記入／出力端子の中の少なくともいくつかに接
続することができる再プログラム可能な論理要素を有
し、 前記電気的に再構成可能な装置の中の少なくとも他の１
つは、論理要素を有する前記電気的に再構成可能な装置
の中の１つ内の選択された論理要素と、論理要素を有す
る前記電気的に再構成可能な装置の中の他の１つ内の選
択された論理要素とを再構成可能に相互接続するため
に、前記固定電気導体の中の少なくともいくつかに接続
される電気導体を有し、 前記コンピュータは、回路網情報を含む設計入力データ
を受け取り、前記回路網情報を区分けし、ルーティング
するようにプログラムされ、また、前記電気的に再構成
可能な装置に伝送され、回路網を構築するために前記電
気的に再構成可能な装置を構築するために使用される構
築情報を発生するようにプログラムされており、 前記ホストインターフェースは、論理要素を有する前記
電気的に再構成可能な装置内の前記論理要素の中の指定
された１つに、あるいは１つから情報を運ぶ信 号のため
の信号通路を提供することができる少なくとも１つのプ
ログラム可能な装置を有することを特徴とする電気的に
再構成可能なハードウェアシステム。 - 【請求項１３】 回路網情報に応じた回路網を構築可能
であり、構築された回路網と、該回路網を組み合わせる
要素とともに使用可能な外部システムの間で情報を伝送
する、電気的に再構成可能なハードウェアシステムであ
って、 コンピュータと、複数の固定電気導体と、複数の電気的
に再構成可能な装置と、ホストインターフェースとを備
え、 前記コンピュータは、前記電気的に再構成可能なハード
ウェアシステムへの回路網情報を受け取り、回路網情報
を部分に区分けする区分プログラムと、前記部分間をル
ーティングするルーティングプログラムと、区分けさ
れ、ルーティングされた回路網情報を前記再構成可能な
ハードウェアシステム内に構築するように作用する構築
情報を発生する構築プログラムを有し、 前記複数の電気的に再構成可能な装置は、前記構築情報
を受け取り、前記電気的に再構成可能な装置の中の少な
くともいくつかは、前記固定電気導体に接続される入／
出力端子と、前記入／出力端子の中の少なくともいくつ
かに接続することができる再プログラム可能な論理要素
を有し、 前記電気的に再構成可能な装置の中の少なくとも他の１
つは、論理要素を有する前記電気的に再構成可能な装置
の中の１つ内の選択された論理要素と、論理要素を有す
る前記電気的に再構成可能な装置の中の他の１つ内の選
択された論理要素とを再構成可能に相互接続するため
に、前記固定電気導体の中の少なくともいくつかに再プ
ログラム可能に接続される電気導体を有し、 前記ホストインターフェースは、外部システムと、論理
要素を有する前記電気的に再構成可能な装置内の前記論
理要素の中の指定された１つとの間で情報を運ぶ信号の
ための信号通路を提供する回路を有することを特徴とす
る電気的に再構成可能なハードウェアシステム。 - 【請求項１４】 電気的に再構成可能なハードウェアシ
ステムであって、 複数の電気的に再構成可能な装置と、コンピュータとを
備え、 前記複数の電気的に再構成可能な装置の中の少なくとも
いくつかは、再プログ ラム可能な論理要素と、論理要素
の中の少なくともいくつかに再プログラム可能に接続さ
れる入／出力端子を有し、 前記電気的に再構成可能な装置の中の少なくとも他の１
つは、論理要素を有する電気的に再構成可能な装置の中
から選択された電気的に再構成可能な装置の選択された
入／出力端子を再構成可能に相互接続するために使用さ
れる電気導体を有し、それによって、論理要素を有する
前記選択された電気的に再構成可能な装置の中の１つ内
の選択された論理要素は、論理要素を有する前記選択さ
れた電気的に再構成可能な装置の内の他の１つ内の選択
された論理要素に電気的に接続可能であり、 前記コンピュータは、回路網情報を含む設計入力データ
を受け取り、前記回路網情報を区分けし、ルーティング
するようにプログラムされ、また、前記電気的に再構成
可能な装置に伝送され、回路網情報に対応する回路網を
構築するために前記再構成可能な装置を構成するのに使
用される構築情報を発生するようにプログラムされてい
ることを特徴とする電気的に再構成可能なハードウェア
システム。 - 【請求項１５】 設計入力データに含まれている回路網
情報に応じた回路網を構築するための電気的に再構成可
能なハードウェアシステムであって、 複数の固定電気導体と、複数の電気的に再構成可能な装
置と、コンピュータとを備え、 前記複数の電気的に再構成可能な装置の中の少なくとも
いくつかは、前記固定電気導体に接続される入／出力端
子と、前記入／出力端子の中の少なくともいくつかに接
続することができる再プログラム可能な論理要素を有
し、 前記電気的に再構成可能な装置の中の少なくとも他の１
つは、論理要素を有する前記電気的に再構成可能な装置
の中の１つ内の選択された論理要素と、論理要素を有す
る前記電気的に再構成可能な装置の中の他の１つ内の選
択された論理要素とを再構成可能に相互接続するため
に、前記固定電気導体の中の少なくともいくつかに再プ
ログラム可能に接続される電気導体を有し、 前記コンピュータは、回路網情報を含む設計入力データ
を受け取り、前記回路網情報を区分けし、ルーティング
するようにプログラムされ、また、前記電気的 に再構成
可能な装置に伝送され、回路網情報に対応する回路網を
構築するために前記電気的に再構成可能な装置を構築す
るのに使用される構築情報を発生するようにプログラム
されていることを特徴とする電気的に再構成可能なハー
ドウェアシステム。 - 【請求項１６】 回路網情報に応じた回路網を構築可能
であり、構築された回路網と、該回路網を組み合わせる
要素と共に使用可能な外部システムとの間で情報を伝送
する、電気的に再構成可能なハードウェア装置であっ
て、 第１グループ及び第２グループの電気的に再構成可能な
装置と、固定電気導体のグループと、ホストインターフ
ェースとを備え、 前記第１グループの電気的に再構成可能な装置は、再プ
ログラム可能な論理要素と、前記論理要素に接続可能な
入／出力端子とを有し、 前記第２グループの電気的に再構成可能な装置は、電気
導体と、前記電気導体を介して互いに再構成可能に相互
接続することができる入／出力端子とを有し、 前記固定電気導体のグループは、前記第１グループの電
気的に再構成可能な装置の前記入／出力端子の中の少な
くともいくつかと、前記第２グループの電気的に再構成
可能な装置の前記入／出力端子の中の少なくともいくつ
かとを接続し、それによって、前記第１グループの電気
的に再構成可能な装置の中から選択された１つの装置内
の選択された論理要素は、前記第１グループの電気的に
再構成可能な装置の中から選択された他の装置内の選択
された論理要素に電気的に接続可能であり、 前記ホストインターフェースは、外部システムと、前記
第１グループの電気的に再構成可能な装置内の前記論理
要素の中から指定された１つとの間で情報を運ぶ信号の
ための信号通路を提供する回路を有していることを特徴
とする電気的に再構成可能なハードウェアシステム。 - 【請求項１７】 回路網情報に応じた回路網を構築可能
であり、構築された回路網と、該回路網を組み合わせる
要素と共に使用可能な外部システムの間で情報を伝送す
る、電気的に再構成可能なハードウェア装置であって、 第１グループ及び第２グループの電気的に再構成可能な
装置と、ホストインターフェースとを備え、 前記第１グループの電気的に再構成可能な装置は、再プ
ログラム可能な論理要素と、前記論理要素に接続するこ
とができる第１入／出力端子とを有し、 前記第２グループの電気的に再構成可能な装置は、前記
第１グループの電気的に再構成可能な装置内の前記第１
入／出力端子の中の少なくともいくつかに接続される第
２入／出力端子を有し、また、前記第２グループの電気
的に再構成可能な装置は、前記第２入／出力端子を互い
に再構成可能に相互接続する電気導体を有し、それによ
って、前記第１グループの電気的に再構成可能な装置の
中から選択された１つの装置内の選択された論理要素
は、前記第１グループの電気的に再構成可能な装置の中
から選択された他の装置内の選択された論理要素に電気
的に接続可能であり、 前記ホストインターフェースは、外部システムと、前記
第１グループの電気的に再構成可能な装置内の前記論理
要素の中から指定された１つとの間で情報を運ぶ信号の
ための信号通路を提供する回路を有することを特徴とす
る電気的に再構成可能なハードウェアシステム。 - 【請求項１８】 設計入力データに含まれている回路網
情報に応じた回路網を構築可能であり、構築された回路
網と、該回路網と組み合わせる要素と共に使用可能な外
部システムとの間で情報を伝送する、電気的に再構成可
能なハードウェアシステムであって、 第１グループ及び第２グループの電気的に再構成可能な
装置と、コンピュータとを備え、 前記第１グループの電気的に再構成可能な装置は、再プ
ログラム可能な論理要素と、前記論理要素に接続するこ
とができる第１入／出力端子とを有し、 前記第２グループの電気的に再構成可能な装置は、前記
第１グループの電気的に再構成可能な装置内の前記第１
入／出力端子の中の少なくともいくつかに接続される第
２入／出力端子を有し、また、前記第２グループの電気
的に再構成可能な装置は、前記第２入／出力端子を互い
に再構成可能に相互接続する電気導体を有し、それによ
って、前記第１グループの電気的に再構成可能な装置の
中から選択された１つの装置内の論理要素は、前記第１
グループの電気的に再構成可能な装置の中から選択され
た他の装置内の選択された論理要素に電気的に接続可能
で あり、 前記コンピュータは、回路網情報を含む設計入力データ
を受け入れ、前記回路網情報を区分けし、ルーティング
するようにプログラムされ、また、前記第１グループ及
び第２グループの電気的に再構成可能な装置に伝送さ
れ、回路網を構築するために前記第１グループ及び第２
グループの電気的に再構成可能な装置を構築するのに使
用される構築情報を発生するようにプログラムされてい
ることを特徴とする電気的に再構成可能なハードウェア
システム。 - 【請求項１９】 設計入力データに含まれている回路網
情報に応じた回路網を構築可能であり、構築された回路
網と、該回路網と組み合わせる要素と共に使用可能な外
部システムとの間で情報を伝送する、電気的に再構成可
能なハードウェアシステムであって、 第１グループ及び第２グループの電気的に再構成可能な
装置と、固定電気導体のグループと、コンピュータとを
備え、 前記第１グループの電気的に再構成可能な装置は、再プ
ログラム可能な論理要素と、前記論理要素に接続するこ
とができる入／出力端子とを有し、 前記第２グループの電気的に再構成可能な装置は、電気
導体と、前記電気導体を介して互いに再構成可能に相互
接続される入／出力端子とを有し、 前記固定電気導体のグループは、前記第１グループの電
気的に再構成可能な装置の前記入／出力端子の中の少な
くともいくつかと、前記第２グループの電気的に再構成
可能な装置の前記入／出力端子の中の少なくともいくつ
かを接続し、それによって、前記第１グループの電気的
に再構成可能な装置の中から選択された１つの装置内の
選択された論理要素は、前記第１グループの電気的に再
構成可能な装置の中から選択された他の装置内の選択さ
れた論理要素に電気的に接続可能であり、 前記コンピュータは、回路網情報を含む設計入力データ
を受け入れ、前記回路網情報を区分けし、ルーティング
するようにプログラムされ、また、前記第１グループ及
び第２グループの電気的に再構成可能な装置に伝送さ
れ、回路網を構築するために前記第１グループ及び第２
グループの電気的に再構成可能な装置を構築するのに使
用される構築情報を発生するようにプログラムされてい
る ことを特徴とする電気的に再構成可能なハードウェア
システム。 - 【請求項２０】 電気的に再構成可能なハードウェア装
置内で回路網を構築するための方法であって、回路網
は、回路接続を有する回路要素によって特徴づけられ、
ハードウェア装置は、回路網内の回路要素の機能を達成
することができる再プログラム可能な論理要素を有する
電気的に再構成可能な装置を有し、また、ハードウェア
装置は、選択された電気的に再構成可能な装置を再構成
可能に相互接続する電気導体を有し、それによって、選
択された電気的に再構成可能な装置の中の１つの装置内
の論理要素は、選択された電気的に再構成可能な装置の
中の他の１つの装置内の論理要素に電気的に接続可能で
あり、 回路網内の回路要素と回路接続のネットリストを電気的
に作成するステップと、 前記ネットリスト内の回路要素をアルゴリズムで指定す
ることにより、前記ネットリストを、それぞれ選択され
た電気的に再構成可能な装置に対応する部分に区分けす
るステップと、 選択された電気的に再構成可能な装置を再プログラム可
能に相互接続するための電気導体をアルゴリズムで指定
することにより、前記区分けされたネットリストを、選
択された電気的に再構成可能な装置間でルーティング
し、それによって前記ネットリスト内の回路要素間の回
路接続を完成させるステップと、 選択された電気的に再構成可能な装置内の論理要素と、
回路要素の機能を達成するための電気導体経路と、回路
網の回路接続を、前記区分けステップ及びルーティング
ステップで区分け及びルーティングしたようにプログラ
ムする構築情報を発生するステップとを備える方法。 - 【請求項２１】 再構成可能なハードウェアシステムで
あって、 構築される電気回路あるいはシステムを表わす構築情報
を前記システム内に受け入れる手段と、 前記構築情報に応答して信号を生成する手段と、 複数のプログラム可能なゲートアレイ集積回路と、 前記ゲートアレイ集積回路の前記信号を伝送する手段
と、 前記構築される電気回路あるいはシステムにテスト入力
信号を供給し、または前記構築される電気回路あるいは
システムから出力信号を得る手段とを備え、 前記複数のプログラム可能なゲートアレイ集積回路は、
複数の論理要素と、複数の相互接続経路及び複数の入／
出力ノードを有し、前記信号のセットは、前記相互接続
経路を前記論理要素の中から選択された論理要素に互い
に接続し、構築される電気回路あるいはシステムを形成
するために前記入／出力端子ノードの中から選択された
１つを互いに及び前記論理要素に接続し、前記ゲートア
レイ集積回路が複数の列及び複数の行を有するマトリッ
クスに配列されることを特徴とする再構成可能なハード
ウェアシステム。 - 【請求項２２】 請求項２１に記載の再構成可能なハー
ドウェアシステムであって、前記プログラム可能な相互
接続経路は再プログラム可能であることを特徴とする再
構成可能なハードウェアシステム。 - 【請求項２３】 請求項２１または２２に記載の再構成
可能なハードウェアシステムであって、更に、前記構築
される電気回路あるいはシステム内の１あるいは複数の
内部ノードの信号を選択的に観察する回路手段を有する
ことを特徴とする再構成可能なハードウェアシステム。 - 【請求項２４】 請求項２１〜２３のいずれかに記載の
再構成可能なハードウェアシステムであって、更に、前
記構築される電気回路あるいはシステム内の１あるいは
複数のノードに電気信号を選択的に挿入する回路手段を
有することを特徴とする再構成可能なハードウェアシス
テム。 - 【請求項２５】 請求項２１〜２４のいずれかに記載の
再構成可能なハードウェアシステムであって、更に、前
記構築される電気回路あるいはシステム内で外部回路構
成要素あるいはシステムと協働する手段を有することを
特徴とする再構成可能なハードウェアシステム。
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