JP2010177881A

JP2010177881A - 信号発生タイミング制御プログラム及び集積回路動作試験装置

Info

Publication number: JP2010177881A
Application number: JP2009016739A
Authority: JP
Inventors: ▲隆▼和 ▲徳▼永; Takakazu Tokunaga; Hiroaki Shiraishi; 博昭白石; 浩司 ▲高▼冨; Koji Takatomi; Takeo Yotsumaru; 建夫四丸
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2009-01-28
Filing date: 2009-01-28
Publication date: 2010-08-12

Abstract

【課題】大規模集積回路から機能分割されたプログラマブル・デバイスに正確なピン配置を行い再構成集積回路を再構成し、電気信号の同時発信に起因する同時動作信号を低減する信号発生タイミング制御プログラムを提供する。
【解決手段】大規模集積回路から機能分割されたプログラマブル・デバイスごとの入出力ピン情報を受付ける入出力ピン情報受付手段Ｓ１００により受付けられた入出力ピン情報に基づいて、大規模集積回路のクロック周波数の範囲内において、この出力ピン側の出力タイミングをシフトさせるシフト幅を演算するタイミングシフト演算手段Ｓ２００、タイミングシフト演算手段Ｓ２００により演算されたシフト幅に基づいて、このプログラマブル・デバイスの出力ピン側の信号発信のタイミングをシフトさせるブロックとしてのクロックシフトブロックを再構成集積回路に挿入するブロック挿入手段Ｓ３００としてコンピュータを機能させる。
【選択図】図１

Description

本発明は、集積回路の電気信号の発生タイミングを制御する信号発生タイミング制御プログラムに関して、特に電気信号のクロックをシフトすることにより、同時タイミングの信号発信により生じる同時動作信号を低減する信号発生タイミング制御プログラムに関する。

大規模集積回路、例えば、Application Specific Integrated Circuit；ＡＳＩＣのプロトタイプ開発では、ＡＳＩＣの回路を複数のプログラマブル・デバイス、例えば、Field Programmable Gate Array；ＦＰＧＡによるボードを作成して試験を行う場合がある。このボード作成に関して、ＡＳＩＣは、ＦＰＧＡの規模に対して回路規模が非常に大きくなる場合が多いために、回路が1個のＦＰＧＡに収まりきれない場合が多々発生する。

このため、ＦＰＧＡは、ＡＳＩＣの回路を複数に分割された各々のブロックの規模に収まるようにして複数設計される。ＡＳＩＣは、当該複数のＦＰＧＡの組み合わせにより再構成され、試験が実施可能となる。この場合には、回路分割後のＦＰＧＡでＡＳＩＣの内部接続部分が外部接続となる部分が発生するために、分割後の各ＦＰＧＡの入出力信号が同時にスイッチングＯＮとなった場合に各ＦＰＧＡの同時動作信号が生じることにより、過剰な電荷が瞬時に発生する虞がある。

また、この回路分割において、このＦＰＧＡの入出力信号のインターフェースであるピンは、主に人手の作業によりピン配置の再配置が行われる。このピン配置は、集積回路の複雑化により熟練した技術者を必要とする作業であるが、人手の作業ではピン配置の精度に限界があり、また技術者への作業負荷が大きいという問題がある。

従来の信号発生タイミング制御プログラムは、回路間の発生信号を単純に遅延させるものがある（例えば、特許文献１参照）。また、従来の信号発生タイミング制御プログラムは、回路同士の発生信号を単純にずらすものがある（例えば、特許文献２参照）。

特開平７―２４９９７６号公報特開平７―３３６２０７号公報

しかし、従来の信号発生タイミング制御プログラムは、ＡＳＩＣを機能分割したＦＰＧＡに適用する場合には、ＡＳＩＣの内部信号をＦＰＧＡの外部信号として取扱うピンが存在し、ピン配置が考慮されていないことから同時動作信号が発生しやすいという課題を有する。

本発明は前記課題を解消するためになされたもので、大規模集積回路から機能分割された集積回路にて正確なピン配置を行うと共に、電気信号の同時発信に起因する同時動作信号を低減する信号発生タイミング制御プログラムの提供を目的とする。

本願に開示する信号発生タイミング制御プログラムは、機能分割後の集積回路の入出力ピン情報に基づいて、機能分割前のクロック周波数の範囲内にて出力ピン側のクロックをシフトさせるクロックシフトブロックを機能分割後の集積回路に挿入するものである。

本願に開示する信号発生タイミング制御プログラムは、機能分割後の集積回路の入出力ピン情報に従い電気信号の発信タイミングをシフトすることとなり、正確なピン配置と共に電気信号の同時発信に起因する同時動作信号の発生を低減することができる。

本発明の第１の実施形態に係る信号発生タイミング制御プログラムのフローチャート本発明の第１の実施形態に係る信号発生タイミング制御プログラムのデータ例及びASICの回路例本発明の第１の実施形態に係る信号発生タイミング制御プログラムを用いた集積回路動作試験装置本発明の第１の実施形態に係る信号発生タイミング制御プログラムのASICプロトタイプ及びASICプロトタイプ評価ボード本発明の第１の実施形態に係る信号発生タイミング制御プログラムのピン情報データ例本発明のその他の実施形態に係る信号発生タイミング制御プログラムのピン情報データ例本発明のその他の実施形態に係る信号発生タイミング制御プログラムのASICプロトタイプ評価ボード及びPLLブロック例

（本発明の第１の実施形態）
以下、前記構成に基づく本発明の第１の実施形態に係る信号発生タイミング制御プログラムをその装置と共に、図１から図５に基づいて説明する。
図１は本発明の第１の実施形態に係る信号発生タイミング制御プログラムのフローチャート、図２はこの図１に記載された信号発生タイミング制御プログラムのデータ例及びASICの回路例を示す。また、図３はこの図１に記載された信号発生タイミング制御プログラムを用いた集積回路動作試験装置、図４はこの図１に記載された信号発生タイミング制御プログラムのASICプロトタイプ及びASICプロトタイプ評価ボードを示す。また、図５はこの図１に記載された信号発生タイミング制御プログラムのピン情報データ例を示す。

図１において、本実施形態に係る信号発生タイミング制御プログラムは、入出力ピン情報受付手段Ｓ１００と、タイミングシフト演算手段Ｓ２００と、ブロック挿入手段Ｓ３００とを備える。この入出力ピン情報受付手段Ｓ１００は、一定クロック周波数にて電気信号を発生させて動作するＡＳＩＣの機能を分割された複数のＦＰＧＡの電気信号のインターフェースとなる入力ピン及び出力ピンに関するピン情報データ１０を受付ける。

また、このタイミングシフト演算手段Ｓ２００は、このピン情報受付手段Ａにより受付けられたピン情報データ１０に基づいて、前記一定クロック周波数の範囲内において、出力ピン側の出力タイミングをシフトさせるシフト幅を演算する。また、このブロック挿入手段Ｓ３００は、このタイミングシフト演算手段Ｓ２００により演算されたシフト幅に基づいて、このＦＰＧＡの出力ピン側の信号発信のタイミングをシフトさせるクロックシフトブロックを複数のＦＰＧＡにより再構築された再構成集積回路に挿入する。

また、このピン情報データ１０は、図２（ａ）に示すように、何番目の項目かを表す項目として、項を表す項目と、Port name項目と、range項目と、I/O項目と、type項目と、種別項目と、同期clock項目と、接続元ブロック項目と、接続元Port name項目と、T-OUT項目と、T-IN項目とを含むことができる。

この項項目は、前記入力ピン及び出力ピンを含むピンを一意に識別する番号を示す。また、このPort name項目は、この項項目で特定されたピンごとに与えられた名称を示す。また、このrange項目は、この項項目で特定されたピンのバスレンジを示す。また、このI/O項目は、この項項目で特定されたピンが入力ピン又は出力ピンのいずれに該当するかを示す。また、このtype項目は、この項項目で特定されたピンの型を示す。

また、この種別項目は、この項項目で特定されたピンの種別を示す。また、この同期clock項目は、この項項目で特定されたピンが同期する対象のクロックブロックを示す。また、この接続元ブロック項目は、この項項目で特定されたピンの接続元となるブロックを示す。

また、この接続元Port name項目は、この項項目で特定されたピンの接続元ポートの名称を示す。また、このT-OUT項目は、この項項目で特定されたピンの出力側にタイミング調整ブロックを挿入するか否かの出力側タイミング調整フラグを示す。また、このT-IN項目は、この項項目で特定されたピンの入力側にタイミング調整ブロックを挿入するか否かの入力側タイミング調整フラグを示す。

また、ＡＳＩＣ１００は、例えば、図２（ｂ）に示すように、機能ブロックＡと機能ブロックＢの２つの機能を有する。この機能ブロックＡは、入力ピンとしてのResetピン、Clock1ピン、ADT1ピン及びADT6ピンを備える。また、この機能ブロックＡは、出力ピンとしてのADT2ピン、ADT3ピン、ADT4#Uピン、ADT4#Lピン及びADT5ピンを備える。

また、この機能ブロックＢは、入力ピンとしてのResetピン、Clock1ピン、BDT1ピン、BDT2#Uピン、BDT2#Lピン、BDT5ピン及びBDT6ピンを備える。また、この機能ブロックＢは、出力ピンとしてのBDT3ピン及びBDT4ピンを備える。

また、本信号発生タイミング制御プログラムを用いた集積回路動作試験装置は、図３に示すように、ASIC設計データ受付手段１と、設計データ分割手段２と、各分割領域ピン受付手段３と、シフト幅演算手段４と、試験クロック生成手段５と、ASIC試験手段６とを備える。このASIC設計データ受付手段１は、ユーザー２０から前記ＡＳＩＣ１００に関する設計データを受付ける。

また、この設計データ分割手段２は、このASIC設計データ受付手段１が受付けた設計データに基づいて、前記ＡＳＩＣ１００を複数の機能部に機能分割する。また、この各分割領域ピン受付手段３は、このASIC設計データ受付手段１が受付けた設計データに基づいて、この機能部の各々のピン情報を受付ける。

また、このシフト幅演算手段４は、この機能分割された機能部及びピン情報に基づいて、各機能部のピンにおけるクロックのシフト幅を演算する。また、この試験クロック生成手段５は、このシフト幅演算手段４により演算されたシフト幅に基づいて試験クロックを生成する。

また、このASIC試験手段６は、このASIC設計データ受付手段１及びこの試験クロック生成手段５に基づいて、前記ＡＳＩＣ１００の設計データから各機能部をＦＰＧＡに分割した状態でこの試験クロックを挿入して前記ＡＳＩＣ１００の試験を実施する。

以下、前記構成に基づく本実施形態の信号発生タイミング制御プログラムを用いた集積回路動作試験装置の動作について説明する。
まず、図１に示すように、前記ASIC設計データ受付手段１は、前記ＡＳＩＣ１００の設計データを外部から受付ける。また、前記設計データ分割手段２は、この設計データに基づいて、前記ＡＳＩＣ１００をＦＰＧＡとして前記機能ブロックＡ及び機能ブロックＢに機能分割し、ＡＳＩＣプロトタイプを作成する（Ｓ１）。

ＡＳＩＣプロトタイプ２００は、図４（ａ）に示すように、この機能分割により生成され、前記機能ブロックＡの機能を実現するＦＰＧＡ１と、前記機能ブロックＢの機能を実現するＦＰＧＡＢとを備える構成となる。前記ＡＳＩＣプロトタイプ２００は、同図に示すように、このＦＰＧＡ１とＦＰＧＡ２のピン間のインターフェースＣが、前記ＡＳＩＣ１００では内部接続であるがＦＰＧＡへの機能分割後に外部接続となり、同時動作信号が発生しやすい箇所として存在する。

次に、前記各分割領域ピン受付手段３は、図１に示すように、前記入出力ピン情報受付手段Ｓ１００として、前記ピン情報データ１０を受付ける（Ｓ２）。このピン情報データ１０は、図５に示すように、ＦＰＧＡ１及びＦＰＧＡ２の各々に対して取得される。このピン情報データ１０は、例えば、同図（ａ）に示すように、項項目３の”BDT1”という名称のピンが、バスレンジ１を持つＳ型の入力ピンであり、データ転送用で用いられ、Clock1を同期クロックとして使用していることを示す。また、このピンは、接続元ブロックがＦＰＧＡ１であり、接続元ポート名がADT3であることを示す。

次に、前記シフト幅演算手段４は、前記タイミングシフト演算手段Ｓ２００として、まず、受付けたピン情報データ１０に基づいて、各ピンの前記出力側タイミング調整フラグを検出する（Ｓ３）。前記シフト幅演算手段４は、このＳ３にて前記出力側タイミング調整フラグが存在するピンを検出した場合には、このピンの最終段にフリップフロップを挿入する（Ｓ４）。

また、前記シフト幅演算手段４は、受付けたピン情報データ１０に基づいて、各ピンの前記入力側タイミング調整フラグを検出する（Ｓ５）。前記シフト幅演算手段４は、このＳ５にて前記入力側タイミング調整フラグが存在するピンを検出した場合には、このピンの初段に存在するフリップフロップを検出する。（Ｓ６）。

ここで、前記入力側タイミング調整フラグ及び前記出力側タイミング調整フラグに関して、このタイミング調整ブロックの挿入は、ピンの出力側のみか、もしくはピンの出力側と入力側の両方に入力するかのどちらかのパターンとなる。このタイミング調整ブロックのパターンにより、タイミング調整ブロックの挿入は、ピンの出力側のタイミング調整のみで同時動作信号を回避して、電気信号の同時発信に起因する同時動作信号を低減しつつ、さらに回路全体のタイミングもタイミング調整前と同等とすることができる。

また、ピンの入力側のタイミング調整は、例えば、同時動作信号を発生させるピンが大量に存在する場合に、ピンの出力側でタイミング調整のずれが生じた場合にこのずれを補正することとなり、回路全体のタイミングを合わせることができる。また、例えば、ピンの入力側のタイミング調整は、ピンの出力側で反転クロックを用いた場合には、FPGA間転送を半クロックで行うことにより、動作クロック速度やデバイス間の物理配線長によるデータ転送の遅延を考慮してタイミング調整することができる。

前記シフト幅演算手段４は、このＳ４及びＳ６のフリップフロップの動作クロックをこのピンのタイミング調整用のクロックとして同期させる（Ｓ７）。また、前記シフト幅演算手段４は、受付けたピン情報データ１０に含まれる全てのピンに対して、前記タイミングシフト演算手段Ｓ２００としての前記Ｓ３から前記Ｓ７までの処理が行われたかを判断する（Ｓ８）。

次に、前記試験クロック生成手段５は、前記ブロック挿入手段Ｓ３００として、このＳ８にて全てのピンに対して前記タイミングシフト演算手段Ｓ２００が完了した場合には、前記フリップフロップを含むタイミング調整ブロックを生成する（Ｓ９）。また、前記試験クロック生成手段５は、図４（ｂ）に示すように、ＡＳＩＣプロトタイプ評価ボード３００に、このタイミング調整ブロックとしてのタイミング調整ブロック３００ａ及びタイミング調整ブロック３００ｂを挿入する（Ｓ９）。
このタイミング調整ブロック３００ａは、ＦＰＧＡ１に挿入され、反転クロックを用いてタイミング調整する。また、このタイミング調整ブロック３００ｂは、ＦＰＧＡ２に挿入され、入力側初段のフリップフロップのクロックを出力側のクロックに合わせることにより反転クロックを用いてタイミング調整する。

また、前記ＡＳＩＣプロトタイプ評価ボード３００は、図４（ｂ）に示すように、ＦＰＧＡ１及びＦＰＧＡ２に対して"Clock"及び "Reset１"が等長に物理的な実線を用いた物理配線がなされることにより、前記ＡＳＩＣ１００と同じタイミングで各機能ブロックに入力される。

また、前記シフト幅演算手段４は、前記Ｓ３にて前記出力側タイミング調整フラグの存在を検出できない場合には、前記Ｓ４の処理をスキップし、フリップフロップを挿入しない。また、前記シフト幅演算手段４は、前記Ｓ５にて前記入力側タイミング調整フラグの存在を検出できない場合には、前記Ｓ６の処理をスキップし、フリップフロップを検出しない。また、前記シフト幅演算手段４は、前記Ｓ８により、全てのピンに対して前記タイミングシフト演算手段Ｓ２００が完了していない場合には、再度、前記Ｓ３に戻り、前記Ｓ３以降の処理を繰り返す。

このように、前記ＡＳＩＣプロトタイプ評価ボード３００は、反転クロックを用いてピンからの電気信号にずれを発生させることとなり、ＡＳＩＣプロトタイプ２００のインターフェースＣにおける同時動作信号の発生を軽減することができる。より具体的には、前記ＡＳＩＣプロトタイプ評価ボード３００は、図５の設定から、ＦＰＧＡ１の出力ピンである"ADT3"、"ADT4#U"及び"ADT4#L"の各出力信号のHi／Loの変化のタイミングを変えることとなり、同時動作信号によるノイズ発生を軽減できる。また、前記ＡＳＩＣプロトタイプ評価ボード３００は、前記ＡＳＩＣ１００のクロック周波数の範囲内で電気信号にずれを発生させることとなり、電気信号の同時発信に起因する同時動作信号を低減しつつ、各機能ブロックが前記ＡＳＩＣ１００と同じタイミングで動作し、より正確なＡＳＩＣの動作試験を行うことができる。

（本発明のその他の実施形態）
以下、本発明のその他の実施形態に係る信号発生タイミング制御プログラムを、図６及び図７に基づいて説明する。
図６は本発明のその他の実施形態に係る信号発生タイミング制御プログラムのピン情報データ例、図７はこの図６に記載された信号発生タイミング制御プログラムのASICプロトタイプ評価ボード及びPLLブロック例を示す。

本発明のその他の実施形態としては、前記第１の実施形態に記載したタイミング調整ブロック３００ａ及びタイミング調整ブロック３００ｂが、Phase Locked Loop；位相ロックループ（ＰＬＬ）ブロックを用いてタイミング調整することもできる。ここで、ＰＬＬブロックは、入力信号及び基準周波数と、出力信号との周波数を同期させる電子回路である。

また、本実施形態では、前記第１の実施形態と同様に、図２（ｂ）及び図４（ａ）に示すように、前記ＡＳＩＣ１００及び前記ＡＳＩＣプロトタイプ２００に基づいて、前記ＡＳＩＣプロトタイプ評価ボード３００が生成される。

また、本信号発生タイミング制御プログラムを用いた集積回路動作試験装置は、図３に示すように、前記第１の実施形態と同様の構成である。本集積回路動作試験装置は、前記ASIC設計データ受付手段１と、前記設計データ分割手段２と、前記各分割領域ピン受付手段３と、前記シフト幅演算手段４と、前記試験クロック生成手段５と、前記ASIC試験手段６とを備える。

以下、前記構成に基づく本実施形態の信号発生タイミング制御プログラムに従う集積回路動作試験装置の動作について、前記第１の実施形態との変更部分を説明する。
まず、前記ピン情報データ１０は、図６に示すように、前記第１の実施形態の図５に記載したデータに、さらに、ＰＬＬ項目を追加する。このＰＬＬ項目は、ＰＬＬブロックのクロックのシフト・パターンを番号にて示す。

前記ピン情報データ１０は、例えば、同図（ａ）に示すように、前記項項目５，６及び７のピンがＰＬＬブロックを使用する設定であることを示す。本集積回路動作試験装置は、前記第１の実施形態にて記載したＳ１からＳ８までの処理を同様に行い、前記Ｓ９にてＰＬＬブロックの生成及び挿入の処理を前記第１の実施形態に追加する。

前記試験クロック生成手段５は、図７（ａ）に示すように、ＰＬＬブロック３００ｃ及びＰＬＬブロック３００ｄを生成して前記ＡＳＩＣプロトタイプ評価ボード３００に挿入する。このＰＬＬブロック３００ｃは、ＦＰＧＡ１に挿入され、クロックをシフトさせてタイミング調整する。また、このＰＬＬブロック３００ｄは、ＦＰＧＡ２に挿入され、クロックをシフトさせてタイミング調整する。

このＰＬＬブロック３００ｃ及びＰＬＬブロック３００ｄは、予め複数のシフト・パターンのクロック出力を持つＰＬＬを用意しておき、前記ピン情報データ１０のＰＬＬ項目に入力された番号に対応する出力クロックを使用して信号出力することができる。このＰＬＬブロック３００ｃ及びＰＬＬブロック３００ｄは、この信号出力側のレイアウトに関して、物理配線を考慮して作成される。

このＰＬＬブロック３００ｃ及びＰＬＬブロック３００ｄは、例えば、図７（ｂ）に示すように、前記ＰＬＬ項目が１の場合に"CLK#90"を適用し、前記ＰＬＬ項目が２の場合に"CLK#180"を適用し、前記ＰＬＬ項目が３の場合に"CLK#270"を適用する。ここで、"CLK#90"は、９０度の位相差でクロックをシフトさせることを示す。前記試験クロック生成手段５は、例えば、図６（ａ）に記載した項項目５，６及び７のピンに対しては、前記ＰＬＬ項目が１であることから、"CLK#90"を適用する。

また、前記シフト幅演算手段４は、このシフト量に関して、各ピンにおけるスイッチング時の同時動作信号を検出し、少なくともこの同時動作信号の最初のピークとなる第１の突入幅分をシフトさせることができる。前記シフト幅演算手段４は、この第１の突入幅分をシフトさせることにより、同時動作信号によるノイズを大幅に増大させる要因である第１の突入幅分の過重を少なくとも回避できることとなり、効率的に同時動作信号の発生によるノイズを減少させることができる。

このように、前記試験クロック生成手段５は、タイミング調整の種類を同時に複数パターン備えることとなり、適切にシフトさせたクロックを用いたタイミング調整により同時動作信号の発生を柔軟に制御して同時動作信号をさらに減少させることができる。

なお、上述の各実施形態では、入力側及び出力側のピンに対してクロックシフトブロックを用いたが、電気信号を発信する出力側のみにクロックシフトブロックを用いることでも十分に同時動作信号の発生を減少させると同時に、電気信号の同時発信に起因する同時動作信号を低減することができる。

また、上述の各実施形態における本集積回路動作試験装置は、１つのＡＳＩＣから２つのＦＰＧＡに分割したが、この分割形態に限定されず、さらに３つ以上のＦＰＧＡに分割した場合でも、同様に適用することが可能である。また、上述の各実施形態のＡＳＩＣプロトタイプ評価ボードは、クロック系及びリセット系が単数のみならず複数存在する場合も各クロック及びリセットを必要とする全機能ブロックに対してＡＳＩＣと同じタイミングで入力されるように物理配線を行うことができる。

また、上述の各実施形態では、プログラマブル・デバイスとして、ＦＰＧＡを用いたが、この形態に限定されず、他のプログラマブル・デバイスを広く用いることが可能である。また、上述の各実施形態では、クロックシフトブロックとして反転ブロック又はＰＬＬブロックを用いたが、この形態に限定されず、クロックをシフトさせる回路ブロックを広く適用することができる。

［付記］以上の実施例を含む実施形態に関し、更に以下の付記を開示する。
（付記１）一定クロック周波数にて電気信号を発生させて動作する大規模集積回路の機能を、複数の部分集積回路に分割して再構成された再構成集積回路において、前記部分集積回路の信号発生タイミングを制御するようにコンピュータを機能させる信号発生タイミング制御プログラムであって、前記部分集積回路の電気信号のインターフェースとなる入力ピン及び出力ピンに関する入出力ピン情報を受付ける入出力ピン情報受付手段、前記ピン情報受付手段により受付けられた入出力ピン情報に基づいて、前記一定クロック周波数の範囲内において、前記出力ピン側の出力タイミングをシフトさせるシフト幅を演算するタイミングシフト演算手段、前記タイミングシフト演算手段により演算されたシフト幅に基づいて、前記部分集積回路の前記出力ピン側の信号発信のタイミングをシフトさせるブロックとしてのクロックシフトブロックを前記再構成集積回路に挿入するブロック挿入手段としてコンピュータを機能させ、前記再構成集積回路を前記大規模集積回路と同じ前記一定クロック周波数にて動作させる信号発生タイミング制御プログラム。

（付記２）前記クロックシフト手段が、前記入力ピン側の信号受信のタイミングをシフトさせる前記クロックシフトブロックを前記再構成集積回路に挿入する付記１記載の信号発生タイミング制御プログラム。

（付記３）前記クロックシフト手段が、前記クロックシフトブロックとして反転ブロック又はＰＬＬブロックを用いる付記１又は付記２記載の信号発生タイミング制御プログラム。

（付記４）付記１ないし付記３に記載の信号発生タイミング制御プログラムのクロックシフトブロックを前記再構成集積回路に挿入し、クロックをシフトさせて擬似的に前記再構成集積回路を動作させて、前記大規模集積回路の動作試験を行う集積回路動作試験装置。

（付記５）一定クロック周波数にて電気信号を発生させて動作する大規模集積回路の機能を、複数の部分集積回路に分割して再構成された再構成集積回路において、前記部分集積回路の信号発生タイミングを制御する信号発生タイミング制御方法であって、前記部分集積回路の電気信号のインターフェースとなる入力ピン及び出力ピンに関する入出力ピン情報を受付ける入出力ピン情報受付工程と、前記ピン情報受付工程により受付けられた入出力ピン情報に基づいて、前記一定クロック周波数の範囲内において、前記出力ピン側の出力タイミングをシフトさせるシフト幅を演算するタイミングシフト演算工程と、前記タイミングシフト演算工程により演算されたシフト幅に基づいて、前記部分集積回路の前記出力ピン側の信号発信のタイミングをシフトさせるブロックとしてのクロックシフトブロックを前記再構成集積回路に挿入するブロック挿入工程とを備え、前記再構成集積回路を前記大規模集積回路と同じ前記一定クロック周波数にて動作させる信号発生タイミング制御方法。

（付記６）前記クロックシフト工程が、前記入力ピン側の信号受信のタイミングをシフトさせる前記クロックシフトブロックを前記再構成集積回路に挿入する付記５記載の信号発生タイミング制御方法。

（付記７）前記クロックシフト工程が、前記クロックシフトブロックとして反転ブロック又はＰＬＬブロックを用いる付記５又は付記６記載の信号発生タイミング制御方法。

（付記８）付記５ないし付記７に記載の信号発生タイミング制御方法のクロックシフトブロックを前記再構成集積回路に挿入し、クロックをシフトさせて擬似的に前記再構成集積回路を動作させて、前記大規模集積回路の動作試験を行う集積回路動作試験装置。

１ ASIC設計データ受付手段
２設計データ分割手段
３各分割領域ピン受付手段
４シフト幅演算手段
５試験クロック生成手段
６ ASIC試験手段
２０ユーザー
１００ＡＳＩＣ
２００ＡＳＩＣプロトタイプ
３００ＡＳＩＣプロトタイプ評価ボード
３００ａ、３００ｂ、３００ｃ、３００ｄタイミング調整ブロック

Claims

一定クロック周波数にて電気信号を発生させて動作する大規模集積回路の機能を、複数の部分集積回路に分割して再構成された再構成集積回路において、前記部分集積回路の信号発生タイミングを制御するようにコンピュータを機能させる信号発生タイミング制御プログラムであって、
前記部分集積回路の電気信号のインターフェースとなる入力ピン及び出力ピンに関する入出力ピン情報を受付ける入出力ピン情報受付手段、
前記ピン情報受付手段により受付けられた入出力ピン情報に基づいて、前記一定クロック周波数の範囲内において、前記出力ピン側の出力タイミングをシフトさせるシフト幅を演算するタイミングシフト演算手段、
前記タイミングシフト演算手段により演算されたシフト幅に基づいて、前記部分集積回路の前記出力ピン側の信号発信のタイミングをシフトさせるブロックとしてのクロックシフトブロックを前記再構成集積回路に挿入するブロック挿入手段としてコンピュータを機能させ、
前記再構成集積回路を前記大規模集積回路と同じ前記一定クロック周波数にて動作させる信号発生タイミング制御プログラム。
請求項１に記載の信号発生タイミング制御プログラムにおいて、
前記クロックシフト手段が、前記入力ピン側の信号受信のタイミングをシフトさせる前記クロックシフトブロックを前記再構成集積回路に挿入する
信号発生タイミング制御プログラム。
請求項１又は請求項２に記載の信号発生タイミング制御プログラムにおいて、
前記クロックシフト手段が、前記クロックシフトブロックとして反転ブロック又はＰＬＬブロックを用いる
信号発生タイミング制御プログラム。
請求項１ないし請求項３に記載の信号発生タイミング制御プログラムのクロックシフトブロックを前記再構成集積回路に挿入し、クロックをシフトさせて擬似的に前記再構成集積回路を動作させて、前記大規模集積回路の動作試験を行う
集積回路動作試験装置。
一定クロック周波数にて電気信号を発生させて動作する大規模集積回路の機能を、複数の部分集積回路に分割して再構成された再構成集積回路において、前記部分集積回路の信号発生タイミングを制御する信号発生タイミング制御方法であって、
前記部分集積回路の電気信号のインターフェースとなる入力ピン及び出力ピンに関する入出力ピン情報を受付ける入出力ピン情報受付工程と、
前記ピン情報受付工程により受付けられた入出力ピン情報に基づいて、前記一定クロック周波数の範囲内において、前記出力ピン側の出力タイミングをシフトさせるシフト幅を演算するタイミングシフト演算工程と、
前記タイミングシフト演算工程により演算されたシフト幅に基づいて、前記部分集積回路の前記出力ピン側の信号発信のタイミングをシフトさせるブロックとしてのクロックシフトブロックを前記再構成集積回路に挿入するブロック挿入工程とを備え、
前記再構成集積回路を前記大規模集積回路と同じ前記一定クロック周波数にて動作させる信号発生タイミング制御方法。