CN102971964B - 用于周期性信号的输入/输出接口 - Google Patents

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Abstract

第一周期性信号生成电路生成第一周期性输出信号。第二周期性信号生成电路生成第二周期性输出信号。第一复用器电路接收第一和第二周期性输出信号。耦合到外部引脚的接口电路基于由第一复用器电路选择的周期性信号来生成第三周期性输出信号。第二复用器电路在输入处接收第三周期性信号。提供到第一周期性信号生成电路的第一周期性反馈信号基于由第二复用器电路选择的信号。第三复用器电路在输入处接收第三周期性输出信号。提供到第二周期性信号生成电路的第二周期性反馈信号基于由第三复用器电路选择的信号。

Description

用于周期性信号的输入/输出接口
相关申请的交叉引用
本专利申请要求于2012年5月28日提交美国专利申请12/790,744的优先权，其全部内容通过引用合并于此。
技术领域
本发明涉及电子电路，并且更具体地，涉及用于周期性信号的输入/输出接口电路。
背景技术
图1图示了集成电路上的现有技术的接口电路100的示例。接口单元100包括缓冲器电路102、锁相环103、包含7个计数器电路的电路106、复用器电路111-116、单端缓冲器电路121-127、差分缓冲器电路131-132、以及外部引脚101和141-146。
缓冲器电路102缓冲从引脚101接收到的输入时钟信号CLKIN以在锁相环(PLL)电路103的输入处生成基准时钟信号CLKREF。PLL103响应于基准时钟信号CLKREF使用压控振荡器(VCO)104来生成输出时钟信号CLKOUT。电路106中的计数器电路对输出时钟信号CLKOUT的频率进行划分，以生成6个分频时钟信号CLK0-CLK5。复用器电路111-116分别被配置成向缓冲器电路121-126提供时钟信号CLK0-CLK5。在反馈模式中，6个分频时钟信号CLK0-CLK5中的一个是时钟信号CLKX的源。CLKX被传送到电路106中的计数器电路，该计数器电路对时钟信号CLKX的频率进行复用以生成用于PLL电路103的反馈时钟信号CLKFB。CLKFB的频率与时钟信号CLKIN和信号时钟信号CLFREF的频率相同。
当在称为零延迟缓冲器模式的操作模式中启用缓冲器电路123和127时，缓冲器电路127对缓冲器电路123的输出时钟信号进行缓冲，以生成提供到电路106中的计数器电路中的一个的缓冲的时钟信号CLKX。计数器电路对时钟信号CLKX的频率进行复用，以生成提供到PLL103的输入的频率复用反馈时钟信号CLKFB。PLL103比较CLKREF和CLKFB的相位和频率，以生成时钟信号CLKOUT。
当在称为单端外部反馈模式的操作模式中启用缓冲器电路121-122和127而禁用缓冲器电路123时，缓冲器电路121-122分别对复用器111-112的输出时钟信号进行缓冲，以在引脚141-142处生成单端时钟信号。通过外部导体(未示出)向引脚143传送这些单端时钟信号中的一个。缓冲器电路127对在引脚143处接收到的时钟信号进行缓冲，以生成提供到生成反馈时钟信号CLKFB的电路106中的计数器电路的经缓冲的时钟信号CLKX。
当在称为差分外部反馈模式中启用差分缓冲器电路131-132而禁用缓冲器电路121-124和127时，差分缓冲器电路131对复用器111的输出时钟信号进行缓冲以在引脚141-142处生成差分时钟信号。通过外部导体(未示出)向引脚143-144传送差分时钟信号。差分缓冲器电路132对在引脚143-144处接收到的差分时钟信号进行缓冲以生成经缓冲的单端时钟信号CLKX。CLKX被提供到生成反馈时钟信号CLKFB的电路106中的计数器电路。
发明内容
根据一些实施例，第一周期性信号生成电路生成第一周期性输出信号。第二周期性信号生成电路生成第二周期性输出信号。第一复用器电路接收第一周期性输出信号和第二周期性输出信号。耦合到外部引脚的接口电路基于由第一复用器电路选择的周期性信号来生成第三周期性输出信号。第二复用器电路在输入处接收第三周期性信号。提供到第一周期性信号生成电路的第一周期性反馈信号基于由第二复用器电路选择的信号。第三复用器电路在输入处接收第三周期性输出信号。提供到第二周期性信号生成电路的第二周期性反馈信号基于由第三复用器电路选择的信号。
在考虑了下面的具体实施方式和附图之后，本发明的各种目的、特征和优点将变得明显。
附图说明
图1图示了集成电路上的现有技术的接口电路的示例。
图2A图示了根据本发明的一个实施例的集成电路上的6引脚输入/输出接口电路。
图2B图示了根据本发明的其它一些实施例的可以用于单端外部反馈模式的图2A的输入/输出接口电路的替代配置。
图2C图示了根据本发明的一些实施例的可以用于其它单端外部反馈模式的图2A的输入/输出接口电路的替代配置。
图2D图示了根据本发明的一些实施例的可以用于差分外部反馈模式的图2A的输入/输出接口电路的其它一些替代配置。
图3A图示了根据本发明的其它一些实施例的在集成电路上的4引脚输入/输出接口电路。
图3B图示了根据本发明的其它一些实施例的可以用于单端外部反馈模式的图3A的输入/输出接口电路的一些替代配置。
图3C图示了根据本发明的一些实施例的可以用于差分外部反馈模式的图3A的输入/输出接口电路的其它一些替代配置。
图4是可以包括本发明的各方面的现场可编程门阵列(FPGA)的简化部分框图。
图5示出了可以体现本发明的技术的示例性数字系统的框图。
具体实施方式
图2A图示了根据本发明一个实施例的集成电路上的6引脚输入/输出接口电路200。输入/输出接口电路200包括时钟信号生成电路(CSGC)201-202、复用器211-216、计数器电路221-228、复用器230-231和241-246、单端输出缓冲器电路251-256、单端输入缓冲器电路261-266、差分输出缓冲器电路271和273、差分输入缓冲器电路272以及6个引脚281-286。引脚281-286是包含接口电路200的集成电路的外部端子。
时钟信号生成电路201-202中的每一个例如可以包括锁相环(PLL)电路以及延迟锁定环(DLL)电路。替代地，时钟信号生成电路201-202中的每一个具有DLL而不具有PLL。
将周期性输出基准时钟信号CLKIN0提供到时钟信号生成电路(CSGC)201的第一输入。时钟信号生成电路201响应于输入基准时钟信号CLKIN0来生成多个周期性输出时钟信号CLKO0(例如，4、6、8、12或16个时钟信号)。将时钟信号CLKO0提供到复用器211-216中的每一个的输入。
将周期性输入基准时钟信号CLKIN1提供到时钟信号生成电路(CSGC)202的第一输入。时钟信号生成电路202响应于输入基准时钟信号CLKIN1来生成多个周期性输出时钟信号CLKO1(例如，4、6、8、12或16个时钟信号)。将时钟信号CLKO1提供到复用器211-216中的每一个的输入。
通过选择信号(未示出)来配置6个复用器电路211-216中的每一个，以从时钟信号CLKO0和CLKO1中选择时钟信号中的一个。复用器电路211-216分别将6个选择的时钟信号传送到计数器电路221-226的输入。计数器电路221-226用作分频器电路。计数器电路221-226分别对复用器电路211-216的6个输出时钟信号的频率进行划分，以生成6个分频时钟信号CLK0-CLK5。
电路227和电路228用作频率复用器电路。如果计数器电路221-226中的一个使6个输出时钟信号CLK0-CLK5中的一个的频率除以N，并且该分频时钟信号作为时钟信号CLKG0、CLKG1或CLKG2进行反馈，则计数器电路227或计数器电路228使其输入时钟信号乘以相同的值N。值N可以例如是1或其它正整数或分数。当N＝1时，输出时钟信号CLKO0-CLKO1、除以N的时钟信号CLK0-CK5以及时钟信号CLKG0-CLKG2是相同频率。通过选择信号(未示出)来配置复用器电路241-246，以分别将6个时钟信号CLK0-CLK5提供到输出缓冲器电路251-256的输入。
在称为单端零延迟缓冲器模式的图2A的实施例中，其中启用缓冲器电路251、261、253、263、255和265，并且禁用缓冲器电路271-273。可以启用或禁用图2A中的其余缓冲器电路。输出缓冲器电路251对复用器241的输出时钟信号进行缓冲，以在输入缓冲器电路261的输入处生成缓冲的时钟信号。输入缓冲器电路261对缓冲器电路251的缓冲的输出时钟信号进行缓冲，以生成提供到复用器230的第一输入的缓冲的时钟信号CLKG0。
输出缓冲器电路253对复用器243的输出时钟信号进行缓冲，以在输入缓冲器电路263的输入处生成经缓冲的输出时钟信号。输入缓冲器电路263对缓冲器电路253的经缓冲的输出时钟信号进行缓冲，以在复用器230的第二输入处并且在复用器231的第一输入处生成经缓冲的时钟信号CLKG2。通过选择信号S1来配置复用器230以选择时钟信号CLKG0或时钟信号CLKG2中的任何一个。将由复用器230选择的时钟信号提供到计数器电路227的输入。计数器电路227基于复用器230选择的时钟信号来生成反馈时钟信号FBCLK0。
时钟信号FBCLK0用作用于时钟信号生成电路201的反馈时钟信号。计数器电路227用作反馈频率复用器电路。CSGC电路201响应于反馈时钟信号FBCLK0的相位的改变来变化时钟信号CLKO0的相位，以使FBCLK0和CLKIN0的相位对准。
输出缓冲器电路255对复用器245的输出时钟信号进行缓冲，以在输入缓冲器电路265的输入处生成经缓冲的输出时钟信号。输入缓冲器电路265对缓冲器电路255的经缓冲的输出时钟信号进行缓冲，以在复用器231的第二输入处生成经缓冲的时钟信号CLKG1。通过选择信号S2来配置复用器231以选择时钟信号CLKG1或时钟信号CLKG2中的任何一个。将由复用器231选择的时钟信号提供到计数器电路228的输入。计数器电路228基于复用器231选择的时钟信号来生成反馈时钟信号FBCLK1。
时钟信号FBCLK1用作用于时钟信号生成电路202的反馈时钟信号。计数器电路228用作反馈频率复用器电路。CSGC电路202响应于反馈时钟信号FBCLK1的相位的改变来变化时钟信号CLKO1的相位，以使FBCLK1和CLKIN1的相位对准。
在接口电路200的单端零延迟缓冲器模式实施例中，响应于通过输入缓冲器电路和输出缓冲器电路路由的时钟信号来生成反馈时钟信号FBCLK0和FBCLK1中的每一个。基于时钟信号生成电路201的输出时钟信号CLKO0中的一个或者时钟信号生成电路202的输出时钟信号CLKO1中的一个来生成反馈时钟信号FBCLK0和FBCLK1中的每一个。
图2B图示了根据本发明的其它一些实施例的可以用于其它单端外部反馈模式的输入/输出接口电路200的替代配置。
在称为单端外部反馈缓冲模式的接口200的实施例中，启用缓冲器电路252、261、256和265，而禁用缓冲器电路251、253、255、263和271-273。可以启用或禁用图2B中的其余缓冲器电路。输出缓冲器电路252对复用器242的输出时钟信号进行缓冲，以在引脚282处生成经缓冲的时钟信号CLKE0。在图2B中示出的外部导体291位于包含接口电路200的集成电路管芯外部。通过外部导体291从引脚282向引脚281传送时钟信号CLKE0。
输入缓冲器电路261对从引脚281接收到的时钟信号CLKE0进行缓冲，以生成提供到复用器电路230的输入的经缓冲的时钟信号CLKG0。基于选择信号S1的逻辑状态来配置复用器电路230，以将时钟信号CLKG0提供到计数器电路227的输入。如上所述，计数器电路227响应于复用器230的输出时钟信号来生成时钟信号FBCLK0。将时钟信号FBCLK0提供到CSGC201的输入。
而且，在单端外部反馈缓冲模式中，输出缓冲器电路256对复用器246的输出时钟信号进行缓冲，以在引脚286处生成经缓冲的时钟信号CLKE1。图2B中示出的外部导体292位于包含接口电路200的集成电路管芯外部。通过外部导体292从引脚286向引脚285传送时钟信号CLKE1。
输入缓冲器电路265对从引脚285接收到的时钟信号CLKE1进行缓冲，以生成提供到复用器电路231的输入的经缓冲的时钟信号CLKG1。基于选择信号S2的逻辑状态来配置复用器电路231，以将时钟信号CLKG1提供到计数器电路228的输入。计数器电路228响应于复用器231的输出时钟信号来生成时钟信号FBCLK1。将时钟信号FBCLK1提供到CSGC202的输入。
在这里描述的单端外部反馈缓冲模式实施中，响应于通过外部导体传送的时钟信号来生成时钟信号生成电路201的反馈时钟信号FBCLK0。而且，在这里描述的单端外部反馈缓冲器模式实施例中，响应于通过外部导体传送的时钟信号来生成时钟信号生成电路202的反馈时钟信号FBCLK1。
在这里描述的实施例中的任何一个中，响应于时钟信号生成电路201的输出时钟信号CLKO0中的一个或者响应于时钟信号生成电路202的输出时钟信号CLKO1中的一个来生成反馈时钟信号FBCLK0。在这里描述的实施例的任何一个中，响应于时钟信号生成电路201的输出时钟信号CLKO0中的一个或者响应于时钟信号生成电路202的输出时钟信号CLKO1中的一个来生成反馈时钟信号FBCLK1。
图2C图示了根据本发明的一些实施例的可以用于其它单端外部反馈模式的输入/输出接口电路200的替代配置。
在图2C的一个实施例中，启用缓冲器电路251和263，而禁用缓冲器电路261、252、253和271-272。在该实施例中，缓冲器电路251响应于复用器241选择的时钟信号来在引脚281处生成经缓冲的输出时钟信号CLKE0。通过外部导体293将CLKE0从引脚281传送到缓冲器电路263的输入处的引脚283。缓冲器电路263响应于引脚283处的时钟信号CLKE0来生成提供到复用器230-231的输入的经缓冲的时钟信号CLKG2。复用器230可以被配置成将经缓冲的时钟信号CLKG2提供到计数器电路227的输入。复用器231可以被配置成将经缓冲的时钟信号CLKG2提供到计数器电路228的输入。
在图2C的另一实施例中，启用缓冲器电路253和261，而禁用缓冲器电路251、252、263和271-272。在该实施例中，缓冲器电路253响应于复用器243选择的时钟信号来生成在引脚283处的经缓冲的输出时钟信号CLKE0。通过外部导体293将CLKE0从引脚283传送到缓冲器电路261的输入处的引脚281。缓冲器电路261响应于时钟信号CLKE0来生成提供到复用器230的输入的缓冲的时钟信号CLKG0。复用器230被配置成将缓冲的时钟信号CLKG0提供到计数器电路227的输入。
在图2C的另一实施例中，启用缓冲器电路254和265，而禁用缓冲器电路255和272-273。缓冲器电路254响应于复用器244选择的时钟信号来生成经缓冲的输出时钟信号CLKE1。通过外部导体294将CLKE1从引脚284传送到缓冲器电路265的输入处的引脚285。缓冲器电路265响应于时钟信号CLKE1来生成提供到复用器231的输入的缓冲的时钟信号CLKG1。复用器230被配置成将经缓冲的时钟信号CLKG1提供到计数器电路228的输入。
根据图2C的又一实施例，启用缓冲器电路252和263，而禁用缓冲器电路251、261、271-272和253。缓冲器电路252响应于复用器242选择的时钟信号来生成在引脚282处的经缓冲的输出时钟信号CLKE0。通过外部导体293将CLKE0从引脚282传送到缓冲器电路263的输入处的引脚283。缓冲器电路263响应于时钟信号CLKE0来生成提供到复用器230-231的输入的经缓冲的时钟信号CLKG2。复用器230可以被配置成将缓冲的时钟信号CLKG2提供到计数器电路227的输入。复用器231可以被配置成将缓冲的时钟信号CLKG2提供到计数器电路228的输入。
以上关于图2B-图2C描述的实施例的每一个实现单端外部反馈模式，其中，生成用于时钟信号生成电路201-202中的一个(或每一个)的反馈时钟信号的反馈电流路径包括位于集成电路外部的外部导体。例如，电路201的反馈电路路径可以包括复用器211-212中的一个、计数器电路221-222中的一个、复用器241或242、缓冲器电路251或252、外部导体、缓冲器电路263、复用器230以及计数器电路227。
图2D图示了根据本发明的实施例的可以用于差分外部反馈模式的输入/输出接口电路200的其它替代配置。
在图2D的一个实施例中，启用差分缓冲器电路271-272，而禁用差分缓冲器电路273，并且禁用单端缓冲器电路251-256和261-266。在该实施例中，差分缓冲器电路271响应于复用器241的单端输出时钟信号来分别生成在输出引脚281-282处的、包括时钟信号CLKE0A和CLKE0B的经缓冲的差分时钟信号。通过外部导体295-296分别将时钟信号CLKE0A和CLKE0B传送到在差分缓冲器电路272的输入处的输入引脚283-284。导体295-296位于包含接口200的集成电路的外部。差分缓冲器电路272对差分时钟信号CLKE0A/CLKE0B进行缓冲，以在复用器230-231的输入处生成单端经缓冲的时钟信号CLKG2。
在图2D的另一个实施例中，启用差分缓冲器电路272-273，而禁用差分缓冲器电路271，并且禁用单端缓冲器电路251-256和261-266。在该实施例中，差分缓冲器电路273响应于复用器245的单端输出时钟信号来分别生成在输出引脚285-286处的、包括时钟信号CLKE1A和CLKE1B的缓冲的差分时钟信号。通过外部导体295-296分别将时钟信号CLKE1A和CLKE1B传送到在差分缓冲器电路272的输入处的输入引脚283-284。差分缓冲器电路272对差分时钟信号CLKE1A/CLKE1B进行缓冲，以在复用器230-231的输入处生成单端经缓冲的时钟信号CLKG2。复用器230可以被配置成将CLKG2传送到计数器227。复用器231可以被配置成将CLKG2传送到计数器228。
图3A图示了根据本发明的另一实施例的在集成电路上的4引脚输入/输出接口电路300。输入/输出接口电路300包括时钟信号生成电路201-202、复用器311-314、计数器电路321-326、复用器331-332和341-344、单端输出缓冲器电路351-354、单端输入缓冲器电路361-364、差分输出缓冲器电路371、差分输入缓冲器电路372以及4个引脚381-384。引脚381-384是包含接口电路300的集成电路的外部端子。
接口300中的时钟信号生成电路201-202中的每一个可以例如包括锁相环(PLL)电路以及延迟锁定环(DLL)电路。替代地，时钟信号生成电路201-202中的每一个具有DLL而不具有PLL。接口电路中的时钟信号生成电路201-202如以上关于接口电路200描述的进行操作。将时钟信号生成电路201的输出时钟信号CLKO0提供到复用器311-314中的每一个的输入。将时钟信号生成电路202的输出时钟信号CLKO01提供到复用器311-314中的每一个的输入。
4个复用器电路311-314中的每一个被配置成响应于选择信号(未示出)从时钟信号CLKO0和CLKO1中选择时钟信号中的一个。复用器电路311-314分别将4个选择的时钟信号传送到计数器电路321-324的输入。计数器电路321-324用作分频器电路。计数器电路321-324分别对复用器电路311-314选择的4个时钟信号的频率进行划分，以分别生成4个分频时钟信号CLK0-CLK3。通过选择信号(未示出)来配置复用器电路341-344，以将6个分频时钟信号提供到输出缓冲电路351-354的输入。计数器电路325-326用作频率复用器。
在接口电路300的单端零延迟缓冲器模式实施例中，启用缓冲器电路351、361、353和363。输出缓冲器电路351对复用器341的输出时钟信号进行缓冲，以生成在输入缓冲器电路361处的经缓冲的时钟信号。输入缓冲器电路361对缓冲器电路351的经缓冲的输出时钟信号进行缓冲，以生成提供到复用器331的第一输入的缓冲的时钟信号CLKH0。
而且，在单端零延迟缓冲模式中，输出缓冲器电路353对复用器343的输出时钟信号进行缓冲，以生成在输入缓冲电路363的输入处的经缓冲的输出时钟信号。输入缓冲器电路363对复用器353的经缓冲的输出时钟信号进行缓冲，以生成在复用器331的第二输入处并且在复用器332的第一输入处的、经缓冲的时钟信号CLKH1。复用器332的第二输入耦合接地。复用器332的选择输入耦合接地，这使得复用器332选择时钟信号CLKH1。将时钟信号CLKH1提供到计数器电路326的输入。计数器电路326基于从复用器332接收到的时钟信号CLKH1来生成反馈时钟信号FBCLK1。如上所述，将反馈时钟信号FBCLK1传送到CSGC202的输入。
通过选择信号R来配置复用器331以选择时钟信号CLKH0或时钟信号CLKH1。将复用器331选择的时钟信号提供到计数器电路325的输入。计数器电路基于复用器331选择的时钟信号来生成反馈时钟信号FBCLK0。如上所述，将将反馈时钟信号FBCLK0传送到CSGC201的输入。
图3B图示了根据本发明的其它实施例的可以用于单端外部反馈模式的输入/输出接口电路300的替代配置。
在接口300单端外部反馈缓冲模式的实施例中，启用缓冲器电路352、361、354和363，而禁用缓冲器电路351、353和371-372。输出缓冲器电路352对复用器342的输出时钟信号进行缓冲，以生成在引脚382处的、经缓冲的时钟信号CLKE0。在图3B中示出的外部导体391位于包含接口电路300的集成电路管芯外部。通过外部导体391从引脚382向引脚381传送时钟信号CLKE0。
输入缓冲器电路361对从引脚381接收到的时钟信号CLKE0进行缓冲，以生成提供到复用器电路331的输入的经缓冲的时钟信号CLKH0。基于选择信号R的逻辑状态来配置复用器电路331，以将时钟信号CLKH0提供到计数器电路325的输入。计数器电路325响应于复用器331选择的时钟信号来生成时钟信号FBCLK0。将时钟信号FBCLK0提供到CSGC201的输入。
而且，在单端外部反馈缓冲模式中，输出缓冲器电路354对复用器344的输出时钟信号进行缓冲，以生成在引脚384处的、经缓冲的时钟信号CLKE1。图3B中示出的外部导体392位于包含接口电路300的集成电路管芯外部。通过外部导体392从引脚384向引脚383传送时钟信号CLKE1。
输入缓冲器电路363对从引脚383接收到的时钟信号CLKE1进行缓冲，以生成提供到复用器电路331-332的输入的缓冲的时钟信号CLKH1。复用器332被配置成选择时钟信号CLKH1。将CLKH1从复用器332的输出提供到计数器电路326的输入。计数器电路326响应于复用器332的输出时钟信号来生成时钟信号FBCLK1。将时钟信号FBCLK1提供到CSGC202的输入。复用器331可以被配置成选择时钟信号CLKH0或时钟信号CLKH1。将复用器331选择的时钟信号提供到计数器电路325的输入。计数器电路325响应于复用器331选择的时钟信号来生成FBCLK0。将FBCLK0提供到CSGC201。
图3C图示了根据本发明的实施例的可以用于差分外部反馈模式的输入/输出接口电路300的其它替代配置。
在图3C的一个实施例中，启用差分缓冲器电路371-372，而禁用单端缓冲器电路351-354和361-364。在该实施例中，差分缓冲器电路371响应于复用器341单端输出时钟信号来分别在输出引脚381-382处生成包括时钟信号CLKEA和CLKEB的缓冲的差分时钟信号。通过外部导体393-394分别将时钟信号CLKEA和CLKEB传送到在差分缓冲器电路372的输入处的输入引脚383-384。导体393-394位于包含接口300的集成电路的外部。差分缓冲器电路372对差分时钟信号CLKEA/CLKEB进行缓冲，以在复用器331-332的输入处生成单端缓冲的时钟信号CLKH1。
复用器电路332被配置成选择时钟信号CLKH1。将CLKH1从复用器332的输出提供到计数器电路326的输入。如上所述，计数器电路326响应于复用器332所选择的时钟信号来生成时钟信号FBCLK1。复用器电路331可以被配置成选择时钟信号CLKH0或时钟信号CLKH1。将复用器331所选择的时钟信号提供到计数器电路325的输入。如上所述，计数器电路325响应于复用器331选择的时钟信号来生成时钟信号FBCLK0。
根据图3A-图3C的一些实施例，输出缓冲器电路351-354和371中的一个或多个可以将输出信号传送到集成电路的其它外部引脚(未示出)(例如，4个其它外部引脚)。输入缓冲器电路361-364和372中的一个或多个可以从其它外部引脚接收输入信号。
图4是可以包括本发明的各方面的现场可编程门阵列(FPGA)400的简化部分框图。FPGA400仅仅是可以包括本发明的特征的集成电路的一个示例。应当理解，本发明的实施例可以用于很多类型的集成电路，诸如现成可编程门阵列(FPGA)、可编程逻辑器件(PLD)、复杂可编程逻辑器件(CPLD)、可编程逻辑阵列(PLA)、专用集成电路(ASIC)、存储器集成电路、中央处理单元、微处理器、模拟集成电路等。
FPGA400包括可编程逻辑阵列块(或LAB)402的二维阵列，可编程逻辑阵列块(或LAB)402通过变化长度和速度的行和列互连导体的网络来互连。LAB402包括多个(例如，10个)逻辑元件(或LE)。
LE是支持用户定义的逻辑功能的有效实现的可编程逻辑电路块。FPGA具有很多逻辑元件，该逻辑元件可以被配置成实现各种组合和顺序功能。逻辑与案件接入可编程互连结构。可编程互连结构可以被编程为互连在几乎任何期望的配置中的逻辑元件。
FPGA400还包括分布式存储器结构，包括在阵列中设置的变化大小的随机存取存储器(RAM)块。RAM块例如包括块404、块406和块408。这些存储器块还包括移位寄存器或先入先出(FIFO)缓存器。
FPGA400进一步包括数字信号处理(DSP)块410，其可以以添加或减少的特征实现例如复用器。在该示例中，位于芯片外围的输入/输出元件(IOE)支持很多单端和不同的输入/输出标准。IOE412包括耦合到集成电路的引脚的输入缓存器和输出缓存器。引脚是FPGA的外部端子，其可以用于路由例如输入信号、输出信号以及在FPGA和一个或多个外部设备之间的电源电压。应当理解，这里处于说明性的目的而描述FPGA400，并且本发明可以以很多不同类型的集成电路来实现。
本发明还可以在具有FPGA作为若干组件中的一个的系统中实现。图5示出了可以实现本发明的技术的示例性数字系统500的框图。系统500可以是编程数字计算机系统、数字信号处理系统、专用数字切换网络或者其它处理系统。此外，这样的系统可以被设计用于大范围的应用。诸如电信系统、自动系统、控制系统、消费电子装置、个人计算机、因特网通信和联网等。此外，系统500可以被设置在单个板上、多个板上或多个封装内。
系统500包括通过一个或多个总线互连在一起的处理器单元502、存储器单元504和输入/输出(I/O)单元506。根据该示例性实施例，FPGA508被嵌入在处理单元502中。FPGA508可以在图5的系统内服务很多不同的目的。FPGA508可以例如是处理单元502的逻辑构建块，支持其内部和外部操作。FPGA508被便成为实现执行在系统操作中其特定作用所需要的逻辑功能。FPGA508可以通过连接510被特殊地耦合到存储器504并且通过连接512耦合到I/O单元506。
处理单元502可以将数据引导到适当的系统组件以进行处理或存储、执行存储在存储器504中的程序、经由I/O单元506接收和传送数据或者其它类似的功能。处理单元502可以是中央处理单元(CPU)、微处理器、浮点协处理器、图形协处理器、硬件控制器、微控制器、便成为用作控制器的现场可编程门阵列、网络控制器或者任何类型的处理器或控制器。此外，在很多实施例中，通常不需要CPU。
例如，作为CPU的替代，一个或多个FPGA508可以控制系统的逻辑操作。又如，FPGA508用作可以按照需要被重新编程为处理特定计算任务的可再配置处理器。替代地，FPGA508本身可以包括嵌入的微处理器。存储器单元504可以是随机存取存储器(RAM)、只读存储器(ROM)、固定或软盘媒体、闪速存储器、磁带或任何其它存储装置或这些存储装置的任何组合。
为了说明和描述的目的提供了本发明的示例性实施例的前面的描述。前面的描述并不意在是穷尽的或者将本发明限制为这里公开的示例。在一些情况下，可以在没有如所阐述的其它特征的相应使用的情况下采用本发明的特征。在不背离本发明的范围的情况下，根据以上教导，很多修改、替代和变体都是可能的。

Claims (20)

1.一种接口电路，包括
第一周期性信号生成电路，所述第一周期性信号生成电路用于提供第一周期性输出信号；
第二周期性信号生成电路，所述第二周期性信号生成电路用于提供第二周期性输出信号；
第一复用器电路，所述第一复用器电路用于接收所述第一周期性输出信号和所述第二周期性输出信号；
缓冲电路，所述缓冲电路耦合到外部引脚并且，其中所述缓冲电路中的第一缓冲电路基于由所述第一复用器电路选择的周期性信号来生成第三周期性输出信号；
第二复用器电路，所述第二复用器电路用于在其第一输入处接收所述第三周期性输出信号，其中向所述第一周期性信号生成电路提供第一周期性反馈信号，以及所述第一周期性反馈信号基于由所述第二复用器电路选择的信号；以及
第三复用器电路，所述第三复用器电路用于在其第一输入处接收所述第三周期性输出信号，其中向所述第二周期性信号生成电路提供第二周期性反馈信号，以及所述第二周期性反馈信号基于由所述第三复用器电路选择的信号。
2.根据权利要求1所述的接口电路，其中所述第一周期性信号生成电路包括第一锁相环电路，并且其中所述第二周期性信号生成电路包括第二锁相环电路。
3.根据权利要求1所述的接口电路，进一步包括：
第四复用器电路，所述第四复用器电路用于接收所述第一周期性输出信号和所述第二周期性输出信号，其中所述缓冲电路中的第二缓冲电路用于响应于所述第四复用器电路选择的周期性信号来生成第四周期性输出信号，并且其中所述第二复用器电路用于在其第二输入处接收所述第四周期性输出信号。
4.根据权利要求3所述的接口电路，进一步包括：
第五复用器电路，所述第五复用器电路用于接收所述第一周期性输出信号和所述第二周期性输出信号，其中所述缓冲电路中的第三缓冲电路用于响应于所述第五复用器电路选择的周期性信号来生成第五周期性输出信号，并且其中所述第三复用器电路用于在其第二输入处接收所述第五周期性输出信号。
5.根据权利要求4所述的接口电路，进一步包括：
第一分频器电路，所述第一分频器电路用于基于所述第一复用器电路选择的周期性信号来生成第一分频信号，其中所述缓冲电路中的所述第一缓冲电路用于基于所述第一分频信号来生成所述第三周期性输出信号；
第二分频器电路，所述第二分频器电路用于基于所述第四复用器电路选择的周期性信号来生成第二分频信号，其中所述缓冲电路中的所述第二缓冲电路用于基于所述第二分频信号来生成所述第四周期性输出信号；以及
第三分频器电路，所述第三分频器电路用于基于所述第五复用器电路选择的周期性信号来生成第三分频信号，其中所述缓冲电路中的所述第三缓冲电路用于基于所述第三分频信号来生成所述第五周期性输出信号。
6.根据权利要求3所述的接口电路，进一步包括：
第一分频器电路，所述第一分频器电路用于基于所述第一复用器电路选择的周期性信号来生成第一分频信号，其中所述缓冲电路中的所述第一缓冲电路用于基于所述第一分频信号来生成所述第三周期性输出信号；以及
第二分频器电路，所述第二分频器电路用于基于所述第四复用器电路选择的周期性信号来生成第二分频信号，其中所述缓冲电路中的所述第二缓冲电路用于基于所述第二分频信号来生成所述第四周期性输出信号。
7.根据权利要求1所述的接口电路，其中所述第一周期性信号生成电路包括第一延迟锁定环电路，并且其中所述第二周期性信号生成电路包括第二延迟锁定环电路。
8.根据权利要求1所述的接口电路，其中所述接口电路在可编程逻辑集成电路中。
9.根据权利要求1所述的接口电路，其中所述缓冲电路包括耦合到所述外部引脚的输入缓冲器电路和输出缓冲器电路。
10.一种接口电路，包括：
第一周期性信号生成电路，所述第一周期性信号生成电路用于生成第一周期性输出信号；
第二周期性信号生成电路，所述第二周期性信号生成电路用于生成第二周期性输出信号；
第一复用器电路，所述第一复用器电路用于接收所述第一周期性输出信号和所述第二周期性输出信号；
第二复用器电路，所述第二复用器电路用于接收所述第一周期性输出信号和所述第二周期性输出信号；
缓冲电路，所述缓冲电路耦合到外部引脚，其中所述缓冲电路中的第一缓冲电路用于基于所述第一复用器电路选择的周期性信号来生成第三周期性输出信号，并且其中所述缓冲电路中的第二缓冲电路用于基于所述第二复用器电路选择的周期性信号来生成第四周期性输出信号；以及
第三复用器电路，所述第三复用器电路用于在其第一输入处接收所述第三周期性输出信号并且在其第二输入处接收所述第四周期性输出信号，其中向所述第一周期性信号生成电路提供第一周期性反馈信号，所述第一周期性反馈信号基于由所述第三复用器电路选择的周期性信号。
11.根据权利要求10所述的接口电路，进一步包括：
第四复用器电路，所述第四复用器电路用于在其第一输入处接收所述第三周期性输出信号，其中向所述第二周期性信号生成电路提供第二周期性反馈信号，所述第二周期性反馈信号基于所述第四复用器电路选择的周期性信号。
12.根据权利要求11所述的接口电路，进一步包括：
第五复用器电路，所述第五复用器电路用于接收所述第一周期性输出信号和所述第二周期性输出信号，其中所述缓冲电路中的第三接口电路用于响应于所述第五复用器电路选择的周期性信号来生成第五周期性输出信号，并且其中所述第四复用器电路用于在其第二输入处接口所述第五周期性输出信号。
13.根据权利要求12所述的接口电路，进一步包括：
第六复用器电路，所述第六复用器电路用于接收所述第一周期性输出信号和所述第二周期性输出信号。
14.根据权利要求11所述的接口电路，进一步包括：
第一频率复用器电路，所述第一频率复用器电路用于基于所述第三复用器电路选择的周期性信号来生成所述第一周期性反馈信号；以及
第二频率复用器电路，所述第二频率复用器电路用于基于所述第四复用器电路选择的周期性信号来生成所述第二周期性反馈信号。
15.根据权利要求10所述的接口电路，进一步包括：
第一分频器电路，所述第一分频器电路用于基于所述第一复用器电路选择的周期性信号来生成第一分频信号，其中所述缓冲电路中的所述第一缓冲电路用于基于所述第一分频信号来生成所述第三周期性输出信号；以及
第二分频器电路，所述第二分频器电路用于基于所述第二复用器电路选择的周期性信号来生成第二分频信号，其中所述缓冲电路中的所述第二缓冲电路用于基于所述第二分频信号来生成所述第四周期性输出信号。
16.根据权利要求10所述的接口电路，其中所述缓冲电路包括单端缓冲器电路以及差分缓冲器电路，所述单端缓冲器电路耦合到所述外部引脚，所述差分缓冲器电路耦合到所述外部引脚，并且其中所述接口电路是集成电路。
17.一种用于生成周期性信号的方法，包括：
从第一周期性信号生成电路生成第一周期性输出信号；
从第二周期性信号生成电路生成第二周期性输出信号；
选择在第一复用器处接收到的所述第一周期性输出信号和所述第二周期性输出信号中的一个作为第一选择信号；
响应于所述第一选择信号，使用第一输入缓冲器电路和第一输出缓冲器电路来生成第三周期性输出信号；
使用第二复用器选择所述第三周期性输出信号以生成第二选择信号；以及
响应于所述第二选择信号，向所述第一周期性信号生成电路提供第一周期性反馈信号。
18.根据权利要求17所述的方法，进一步包括：
选择在第三复用器处接收到的所述第一周期性输出信号和所述第二周期性输出信号中的一个作为第三选择信号；
响应于所述第三选择信号，使用第二输入缓冲器电路和第二输出缓冲器电路来生成第四周期性输出信号；
使用第四复用器来选择所述第四周期性输出信号以生成第四选择信号；以及
响应于所述第四选择信号，向所述第二周期性信号生成电路提供第二周期性反馈信号。
19.根据权利要求18所述的方法，进一步包括：
选择在第五复用器处接收到的所述第一周期性输出信号和所述第二周期性输出信号中的一个作为第五选择信号；
响应于所述第五选择信号，使用第三输入缓冲器电路和第三输出缓冲器电路来生成第五周期性输出信号；以及
使用所述第四复用器来选择所述第五周期性输出信号以生成所述第四选择信号。
20.根据权利要求19所述的方法，其中响应于所述第一选择信号使用第一输入缓冲器电路和第一输出缓冲器电路来生成第三周期性输出信号的步骤进一步包括：通过位于集成电路外的外部导体来传送周期性信号，所述集成电路包括所述第一输入缓冲器电路和所述第一输出缓冲器电路。
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