JP2000307411A - 同時動作制御回路及びその制御方法 - Google Patents
同時動作制御回路及びその制御方法Info
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- Japan
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- latch
- latch unit
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Abstract
(57)【要約】
【課題】 複数の出力バッファを備える半導体集積回路
において、レイアウトツール（ＣＴＳ機能）を使って出
力バッファの同時動作を抑制し、かつ増加回路をなくし
て設計期間の短縮とチップサイズの増大を抑え、コスト
ダウンを図る。 【解決手段】 ラッチ部１Ａ，１Ｂ，１Ｃ及びこれに接
続される出力バッファ１ＡＡ，１ＢＢ，１ＣＣと、レイ
アウトツール部２を有しており、レイアウトツール部２
でラッチ部１Ａ，１Ｂ，１Ｃの遅延度をプログラム処理
に基づいて修正してクロックをラッチ部１Ａ，１Ｂ，１
Ｃに出力する。
において、レイアウトツール（ＣＴＳ機能）を使って出
力バッファの同時動作を抑制し、かつ増加回路をなくし
て設計期間の短縮とチップサイズの増大を抑え、コスト
ダウンを図る。 【解決手段】 ラッチ部１Ａ，１Ｂ，１Ｃ及びこれに接
続される出力バッファ１ＡＡ，１ＢＢ，１ＣＣと、レイ
アウトツール部２を有しており、レイアウトツール部２
でラッチ部１Ａ，１Ｂ，１Ｃの遅延度をプログラム処理
に基づいて修正してクロックをラッチ部１Ａ，１Ｂ，１
Ｃに出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、同時動作制御回路
及びその制御方法に関するものである。
及びその制御方法に関するものである。
【０００２】
【従来の技術】同時動作制御回路は、複数の出力バッフ
ァを備えた半導体集積回路として構成される場合が多
く、同時動作制御回路では、複数の出力バッファの同時
出力変化に対する貫通電流を減少させ、これに伴うノイ
ズの発生を減少させて、内部回路の誤動作を防止する必
要がある。
ァを備えた半導体集積回路として構成される場合が多
く、同時動作制御回路では、複数の出力バッファの同時
出力変化に対する貫通電流を減少させ、これに伴うノイ
ズの発生を減少させて、内部回路の誤動作を防止する必
要がある。
【０００３】従来、複数の出力バッファから構成される
同時動作制御回路は図８に示すように、複数のラッチ部
（フリップフロップ）３Ａ，３Ｂ，３Ｃとこれらに接続
される出力バッファ３ＡＡ，３ＢＢ，３ＣＣとが並列に
配置され、初段のラッチ部３Ａにクロック発生回路４か
ら直接クロックが入力され、次段のラッチ部３Ｂ，３Ｃ
にクロック発生回路４から遅延回路５Ａ，５Ｂを通して
それぞれ遅延して入力されるようになっている。
同時動作制御回路は図８に示すように、複数のラッチ部
（フリップフロップ）３Ａ，３Ｂ，３Ｃとこれらに接続
される出力バッファ３ＡＡ，３ＢＢ，３ＣＣとが並列に
配置され、初段のラッチ部３Ａにクロック発生回路４か
ら直接クロックが入力され、次段のラッチ部３Ｂ，３Ｃ
にクロック発生回路４から遅延回路５Ａ，５Ｂを通して
それぞれ遅延して入力されるようになっている。
【０００４】また図１０に示す同時動作制御回路では、
フリップフロップからなるラッチ部をＮＡＮＤ回路から
なるラッチ部３Ａ（３Ｂ，３Ｃ）に変更し、出力バッフ
ァ３ＡＡ（３ＢＢ，３ＣＣ）を相補型トランジスタにて
構成している。
フリップフロップからなるラッチ部をＮＡＮＤ回路から
なるラッチ部３Ａ（３Ｂ，３Ｃ）に変更し、出力バッフ
ァ３ＡＡ（３ＢＢ，３ＣＣ）を相補型トランジスタにて
構成している。
【０００５】また図９に示す同時動作制御回路は、複数
のラッチ部（フリップフロップ）３Ａ，３Ｂ，３Ｃとこ
れらに接続される出力バッファ３ＡＡ，３ＢＢ，３ＣＣ
とが並列に配置され、初段のラッチ部３Ａに多相クロッ
ク発生回路６からそれぞれ遅延させて各ラッチ部３Ａ，
３Ｂ，３Ｃに入力されるようになっている。
のラッチ部（フリップフロップ）３Ａ，３Ｂ，３Ｃとこ
れらに接続される出力バッファ３ＡＡ，３ＢＢ，３ＣＣ
とが並列に配置され、初段のラッチ部３Ａに多相クロッ
ク発生回路６からそれぞれ遅延させて各ラッチ部３Ａ，
３Ｂ，３Ｃに入力されるようになっている。
【０００６】以上のように図８〜図１０に示す回路構成
は、単相又は多相のクロック発生回路を用い、各クロッ
クの位相をクロック発生回路で調整し、それぞれのラッ
チ部にクロックを供給するすることにより、出力バッフ
ァの同時動作を抑え、ノイズの発生を軽減するようにし
ている。
は、単相又は多相のクロック発生回路を用い、各クロッ
クの位相をクロック発生回路で調整し、それぞれのラッ
チ部にクロックを供給するすることにより、出力バッフ
ァの同時動作を抑え、ノイズの発生を軽減するようにし
ている。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た図８及び図１０に示す従来の回路は、増加する回路に
対する設計工数やチップサイズの増大と、マニュアルレ
イアウトによる単純ミスの作り込みが行われるという問
題がある。
た図８及び図１０に示す従来の回路は、増加する回路に
対する設計工数やチップサイズの増大と、マニュアルレ
イアウトによる単純ミスの作り込みが行われるという問
題がある。
【０００８】また図９に示す回路では、多相クロック発
生回路を設けているため、多相クロック発生回路を作成
するための回路レイアウトの設計を行わなければなら
ず、余分な工数が必要となり、半導体開発に多大な時間
を要するという問題がある。
生回路を設けているため、多相クロック発生回路を作成
するための回路レイアウトの設計を行わなければなら
ず、余分な工数が必要となり、半導体開発に多大な時間
を要するという問題がある。
【０００９】また図９に示す回路では、多相クロック発
生回路の作成（特にレイアウト設計）にマニュアルレイ
アウト設計が必要不可欠となるため、単純なミスの作り
込みが増えるという問題があるばかりでなく、素子が増
加するため、チップサイズが大きくなるという可能性が
ある。
生回路の作成（特にレイアウト設計）にマニュアルレイ
アウト設計が必要不可欠となるため、単純なミスの作り
込みが増えるという問題があるばかりでなく、素子が増
加するため、チップサイズが大きくなるという可能性が
ある。
【００１０】本発明の目的は、複数の出力バッファを備
える半導体集積回路において、自動レイアウトツール
（ＣＴＳ機能）を使って出力バッファの同時動作を抑制
し、かつ増加回路をなくして設計期間の短縮とチップサ
イズの増大を抑え、コストダウンを図る同時動作制御回
路及びその制御方法を提供することにある。
える半導体集積回路において、自動レイアウトツール
（ＣＴＳ機能）を使って出力バッファの同時動作を抑制
し、かつ増加回路をなくして設計期間の短縮とチップサ
イズの増大を抑え、コストダウンを図る同時動作制御回
路及びその制御方法を提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る同時動作制御回路は、ラッチ部及びこ
れに接続される出力バッファと、レイアウトツール部を
有する同時動作制御回路であって、前記レイアウトツー
ル部は、ラッチ部の遅延度をプログラム処理に基づいて
修正してクロックを前記ラッチ部に出力するようにした
ものである。
め、本発明に係る同時動作制御回路は、ラッチ部及びこ
れに接続される出力バッファと、レイアウトツール部を
有する同時動作制御回路であって、前記レイアウトツー
ル部は、ラッチ部の遅延度をプログラム処理に基づいて
修正してクロックを前記ラッチ部に出力するようにした
ものである。
【００１２】また前記プログラム処理は、ラッチ部が有
している真の遅延値に対し、遅延値を操作することによ
り、任意のタイミングのずれをもつクロックをラッチ部
に出力するものである。
している真の遅延値に対し、遅延値を操作することによ
り、任意のタイミングのずれをもつクロックをラッチ部
に出力するものである。
【００１３】また１つの出力バファに対して複数のラッ
チ部を備え、前記出力バッファは、並列接続の電界効果
トランジスタからなり、前記レイアウトツール部から遅
延度が異なるクロックを前記ラッチ部に入力させて、前
記並列接続の電界効果トランジスタを切替えて駆動する
ようにしたものである。
チ部を備え、前記出力バッファは、並列接続の電界効果
トランジスタからなり、前記レイアウトツール部から遅
延度が異なるクロックを前記ラッチ部に入力させて、前
記並列接続の電界効果トランジスタを切替えて駆動する
ようにしたものである。
【００１４】また本発明に係る同時動作制御回路の制御
方法は、ラッチ部及びこれに接続される出力バッファと
を有し、ラッチ部へのクロック入力のタイミングをずら
し、出力バッファの動作を制御する同時動作制御回路の
制御方法であって、ラッチ部の遅延度をプログラム処理
に基づいて修正してクロックを前記ラッチ部に出力する
ものである。
方法は、ラッチ部及びこれに接続される出力バッファと
を有し、ラッチ部へのクロック入力のタイミングをずら
し、出力バッファの動作を制御する同時動作制御回路の
制御方法であって、ラッチ部の遅延度をプログラム処理
に基づいて修正してクロックを前記ラッチ部に出力する
ものである。
【００１５】また前記プログラム処理は、ラッチ部が有
している真の遅延値に対し、遅延値を操作することによ
り、任意のタイミングのずれをもつクロックをラッチ部
に出力するものである。
している真の遅延値に対し、遅延値を操作することによ
り、任意のタイミングのずれをもつクロックをラッチ部
に出力するものである。
【００１６】また前記ラッチ部のクロック端子が有する
クロック端子容量を付加することにより、ラッチ部が有
している真の遅延値を人為的に操作するものである。
クロック端子容量を付加することにより、ラッチ部が有
している真の遅延値を人為的に操作するものである。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００１８】（実施形態１）図１は、本発明の実施形態
１に係る同時動作制御回路を示す構成図、図２は、自動
レイアウトツール（ＣＴＳ機能）部が実行するプログラ
ムを図示化して示すフローチャート、図４は、自動レイ
アウトツール（ＣＴＳ機能）部が実行する処理を示すフ
ローチャートである。
１に係る同時動作制御回路を示す構成図、図２は、自動
レイアウトツール（ＣＴＳ機能）部が実行するプログラ
ムを図示化して示すフローチャート、図４は、自動レイ
アウトツール（ＣＴＳ機能）部が実行する処理を示すフ
ローチャートである。
【００１９】本発明は、複数の出力出力バッファを備え
た半導体集積回路において、同一クロックや複数クロッ
ク信号を自動レイアウトツールのＣＴＳ（Ｃｌｏｃｋ
Ｔｒｅｅ Ｓｙｎｔｈｅｓｉｓ、以下、ＣＴＳという）
機能を使って、遅延回路や多相クロック発生回路を使わ
ずに各ラッチ部３Ａ，３Ｂ，３Ｃへの入力クロックｘ，
ｙ，ｚのタイミングをずらし、各出力バッファ３ＡＡ，
３ＢＢ，３ＣＣの同時動作を抑え、複数の出力バッファ
の同時出力変化に対する貫通電流を減少させて、これに
伴うノイズの発生を減少させることを特徴とするもので
ある。
た半導体集積回路において、同一クロックや複数クロッ
ク信号を自動レイアウトツールのＣＴＳ（Ｃｌｏｃｋ
Ｔｒｅｅ Ｓｙｎｔｈｅｓｉｓ、以下、ＣＴＳという）
機能を使って、遅延回路や多相クロック発生回路を使わ
ずに各ラッチ部３Ａ，３Ｂ，３Ｃへの入力クロックｘ，
ｙ，ｚのタイミングをずらし、各出力バッファ３ＡＡ，
３ＢＢ，３ＣＣの同時動作を抑え、複数の出力バッファ
の同時出力変化に対する貫通電流を減少させて、これに
伴うノイズの発生を減少させることを特徴とするもので
ある。
【００２０】次に、本発明の具体例を実施形態として詳
細に説明する。
細に説明する。
【００２１】図１に示すように本発明の実施形態１に係
る同時動作制御回路は、複数の出力バッファから構成さ
れる半導体集積回路として構成されるものであり、本発
明の実施形態１に係る同時動作制御回路は、複数のラッ
チ部（フリップフロップ）３Ａ，３Ｂ，３Ｃとこれらに
接続される出力バッファ３ＡＡ，３ＢＢ，３ＣＣとを並
列に配置しており、図２に示すレイアウトツール（ＣＴ
Ｓ機能）部２のプログラムを実行して、各ラッチ部３
Ａ，３Ｂ，３Ｃに遅延度を異ならせたクロックｘ，ｙ，
ｚを入力するようにしたものである。
る同時動作制御回路は、複数の出力バッファから構成さ
れる半導体集積回路として構成されるものであり、本発
明の実施形態１に係る同時動作制御回路は、複数のラッ
チ部（フリップフロップ）３Ａ，３Ｂ，３Ｃとこれらに
接続される出力バッファ３ＡＡ，３ＢＢ，３ＣＣとを並
列に配置しており、図２に示すレイアウトツール（ＣＴ
Ｓ機能）部２のプログラムを実行して、各ラッチ部３
Ａ，３Ｂ，３Ｃに遅延度を異ならせたクロックｘ，ｙ，
ｚを入力するようにしたものである。
【００２２】また各ラッチ部３Ａ，３Ｂ，３Ｃの入力側
には、それぞれ信号ａ，ｂ，ｃが接続され、各出力バッ
ファ３ＡＡ，３ＢＢ，３ＣＣの出力側には出力パッド３
ＡＡＡ，３ＢＢＢ，３ＣＣＣが接続されている。
には、それぞれ信号ａ，ｂ，ｃが接続され、各出力バッ
ファ３ＡＡ，３ＢＢ，３ＣＣの出力側には出力パッド３
ＡＡＡ，３ＢＢＢ，３ＣＣＣが接続されている。
【００２３】またレイアウトツール部２からのクロック
ｘ，ｙ，ｚは、各ラッチ部３Ａ，３Ｂ，３Ｃのクロック
入力端子に入力するようになっている。
ｘ，ｙ，ｚは、各ラッチ部３Ａ，３Ｂ，３Ｃのクロック
入力端子に入力するようになっている。
【００２４】次に、図２に示すレイアウトツール部２に
ついて説明する。図２に示すレイアウトツール部２は、
同一クロックや複数クロック信号において、末端に位置
する各ラッチ部Ａ，Ｂ，Ｃ，Ｄ・・・の入力までのディ
レイやスキューを均等に合わせ込むためにクロックネッ
トに対してツリー状に出力バッファ（ＢＵＦ1，ＢＵＦ
２１，ＢＵＦ２２，ＢＵＦ３１，ＢＵＦ３２，ＢＵＦ３
３，ＢＵＦ３４・・・）を配置し、等遅延配線の処理を
行うプログラムを備えている。
ついて説明する。図２に示すレイアウトツール部２は、
同一クロックや複数クロック信号において、末端に位置
する各ラッチ部Ａ，Ｂ，Ｃ，Ｄ・・・の入力までのディ
レイやスキューを均等に合わせ込むためにクロックネッ
トに対してツリー状に出力バッファ（ＢＵＦ1，ＢＵＦ
２１，ＢＵＦ２２，ＢＵＦ３１，ＢＵＦ３２，ＢＵＦ３
３，ＢＵＦ３４・・・）を配置し、等遅延配線の処理を
行うプログラムを備えている。
【００２５】図２に示すレイアウトツール部２のプログ
ラムは、指定されたクロックネット（ＣＬＫ）に対して
スキューの最小化とディレイの均等化を行うために、末
端に位置する各ラッチ部（３Ａ，３Ｂ，３Ｃ）Ａ，Ｂ，
Ｃ，Ｄ・・・のグループ化（Ａ群，Ｂ群，Ｃ群，Ｄ
群）、出力バッファ（ＢＵＦ１，ＢＵＦ２１，ＢＵＦ２
２，ＢＵＦ３１，ＢＵＦ３２，ＢＵＦ３３，ＢＵＦ３
４）の挿入、等遅延配線（上述した各出力バッファ間及
び各ラッチ部間）処理手順を行う機能を有している。
ラムは、指定されたクロックネット（ＣＬＫ）に対して
スキューの最小化とディレイの均等化を行うために、末
端に位置する各ラッチ部（３Ａ，３Ｂ，３Ｃ）Ａ，Ｂ，
Ｃ，Ｄ・・・のグループ化（Ａ群，Ｂ群，Ｃ群，Ｄ
群）、出力バッファ（ＢＵＦ１，ＢＵＦ２１，ＢＵＦ２
２，ＢＵＦ３１，ＢＵＦ３２，ＢＵＦ３３，ＢＵＦ３
４）の挿入、等遅延配線（上述した各出力バッファ間及
び各ラッチ部間）処理手順を行う機能を有している。
【００２６】図２に示すレイアウトツール部２のプログ
ラムは、遅延演算を行うため、実行前に遅延データを読
み込む必要があるが、図２に示す本発明の実施形態１に
係るレイアウトツール（ＣＴＳ機能）部１のプログラム
は、配線長による抵抗・容量と各ラッチ部の遅延値を考
慮して、上述したラッチ部及び出力バッファの配置配線
処理を行い、各ラッチ部３Ａ，３Ｂ，３Ｃが有している
真の遅延値に対し、人為的（任意）に遅延値を操作する
ことにより、任意のタイミングのずれをもつクロック
（出力）ｘ，ｙ，ｚを得るようになっている。
ラムは、遅延演算を行うため、実行前に遅延データを読
み込む必要があるが、図２に示す本発明の実施形態１に
係るレイアウトツール（ＣＴＳ機能）部１のプログラム
は、配線長による抵抗・容量と各ラッチ部の遅延値を考
慮して、上述したラッチ部及び出力バッファの配置配線
処理を行い、各ラッチ部３Ａ，３Ｂ，３Ｃが有している
真の遅延値に対し、人為的（任意）に遅延値を操作する
ことにより、任意のタイミングのずれをもつクロック
（出力）ｘ，ｙ，ｚを得るようになっている。
【００２７】図３（Ａ）は、人為的（任意）に遅延値を
もたせた場合の実行結果であるが、図３（Ａ）に示す場
合の実行結果は、プログラム上の結果であり、実製品と
しての結果は、図３（Ｂ）のようになる。
もたせた場合の実行結果であるが、図３（Ａ）に示す場
合の実行結果は、プログラム上の結果であり、実製品と
しての結果は、図３（Ｂ）のようになる。
【００２８】図３（Ｂ）に示すように、レイアウトツー
ル部２のプログラムは、遅延値を付加する一例として、
仮に各ラッチ部３Ａ，３Ｂ，３Ｃが同一の遅延度をもつ
セルであるとするならば、初段のラッチ部３Ａがもつ遅
延度Ｔを基準として、初段のラッチ部３Ａには遅延度Ｔ
をもつクロックｘを、次段のラッチ部３Ｂには遅延度
（Ｔ＋α）のクロックｙを、ラッチ部３Ｃには遅延度
（２Ｔ＋α）のクロックｚをそれぞれ出力するようにな
っている。
ル部２のプログラムは、遅延値を付加する一例として、
仮に各ラッチ部３Ａ，３Ｂ，３Ｃが同一の遅延度をもつ
セルであるとするならば、初段のラッチ部３Ａがもつ遅
延度Ｔを基準として、初段のラッチ部３Ａには遅延度Ｔ
をもつクロックｘを、次段のラッチ部３Ｂには遅延度
（Ｔ＋α）のクロックｙを、ラッチ部３Ｃには遅延度
（２Ｔ＋α）のクロックｚをそれぞれ出力するようにな
っている。
【００２９】次に本発明の実施形態１に係る同時動作制
御方法の動作について説明する。
御方法の動作について説明する。
【００３０】図４に示すように、レイアウトを行う前に
ステップＳ１及びステップＳ２においてレイアウトツー
ル部２に、各ラッチ部３Ａ，３Ｂ，３Ｃのセル端子及び
サイズ等の情報ファイル，セルの配置配線情報及び回路
情報を入力する。
ステップＳ１及びステップＳ２においてレイアウトツー
ル部２に、各ラッチ部３Ａ，３Ｂ，３Ｃのセル端子及び
サイズ等の情報ファイル，セルの配置配線情報及び回路
情報を入力する。
【００３１】続いてステップＳ３においてレイアウトツ
ール部２に、各ラッチ部３Ａ，３Ｂ，３Ｃの遅延データ
及び配線の抵抗値・容量値の情報を入力する。この場
合、各ラッチ部３Ａ，３Ｂ，３Ｃのクロック入力端子が
有している端子容量値に余分に容量値を付加する。具体
的には、各ラッチ部３Ａ，３Ｂ，３Ｃが同一セルの場
合、各ラッチ部３Ａ，３Ｂ，３Ｃの遅延値はそれぞれ異
なった値を入力させる。また各ラッチ部３Ａ，３Ｂ，３
Ｃが別セルの場合、ラッチ部３Ａ，３Ｂ，３Ｃのうち、
そのクロック入力端子が有している最大の端子容量を基
準として、各ラッチ部３Ａ，３Ｂ，３Ｃのクロック入力
端子が有している端子容量値に余分な容量値を付加して
修正し、これを各ラッチ部３Ａ，３Ｂ，３Ｃの遅延デー
タとして入力する。
ール部２に、各ラッチ部３Ａ，３Ｂ，３Ｃの遅延データ
及び配線の抵抗値・容量値の情報を入力する。この場
合、各ラッチ部３Ａ，３Ｂ，３Ｃのクロック入力端子が
有している端子容量値に余分に容量値を付加する。具体
的には、各ラッチ部３Ａ，３Ｂ，３Ｃが同一セルの場
合、各ラッチ部３Ａ，３Ｂ，３Ｃの遅延値はそれぞれ異
なった値を入力させる。また各ラッチ部３Ａ，３Ｂ，３
Ｃが別セルの場合、ラッチ部３Ａ，３Ｂ，３Ｃのうち、
そのクロック入力端子が有している最大の端子容量を基
準として、各ラッチ部３Ａ，３Ｂ，３Ｃのクロック入力
端子が有している端子容量値に余分な容量値を付加して
修正し、これを各ラッチ部３Ａ，３Ｂ，３Ｃの遅延デー
タとして入力する。
【００３２】以上の情報が入力されると、ステップＳ４
においてレイアウトツール部２は出力バッファの段数と
分割、及び遅延値の指定を行い、ステップＳ５において
ラッチ部の個数検索を行う。
においてレイアウトツール部２は出力バッファの段数と
分割、及び遅延値の指定を行い、ステップＳ５において
ラッチ部の個数検索を行う。
【００３３】すなわちステップＳ４においてレイアウト
ツール部２は、指定されたクロックネット（ＣＬＫ）に
対してスキューの最小化とディレイの均等化を行うため
に、ＣＬＫ信号に対して出力バッファＢＵＦ1を配置
し、その出力バッファＢＵＦ1に対して等距離に出力バ
ッファＢＵＦ２１とＢＵＦ２２を配置し、出力バッファ
ＢＵＦ1と出力バッファＢＵＦ２１，ＢＵＦ２２との２
点間を等遅延で配線する。
ツール部２は、指定されたクロックネット（ＣＬＫ）に
対してスキューの最小化とディレイの均等化を行うため
に、ＣＬＫ信号に対して出力バッファＢＵＦ1を配置
し、その出力バッファＢＵＦ1に対して等距離に出力バ
ッファＢＵＦ２１とＢＵＦ２２を配置し、出力バッファ
ＢＵＦ1と出力バッファＢＵＦ２１，ＢＵＦ２２との２
点間を等遅延で配線する。
【００３４】次に一方の出力バッファＢＵＦ２１を中心
として、２つの出力バッファＢＵＦ３１とＢＵＦ３２を
配置する。これと同じように他方の出力バッファＢＵＦ
２２を中心として、２つの出力バッファＢＵＦ33とＢＵ
Ｆ３４を配置配線する。
として、２つの出力バッファＢＵＦ３１とＢＵＦ３２を
配置する。これと同じように他方の出力バッファＢＵＦ
２２を中心として、２つの出力バッファＢＵＦ33とＢＵ
Ｆ３４を配置配線する。
【００３５】その後、出力バッファＢＵＦ３１〜ＢＵＦ
３４の下層には、各ラッチ部（３Ａ，３Ｂ，３Ｃ）まで
の配線遅延とラッチ部の端子容量を考慮して処理を実行
する。
３４の下層には、各ラッチ部（３Ａ，３Ｂ，３Ｃ）まで
の配線遅延とラッチ部の端子容量を考慮して処理を実行
する。
【００３６】ここで図２では、各ラッチ部Ａ，Ｂ，Ｃ，
Ｄ・・・をグループ化したＡ群，Ｂ群，Ｃ群，Ｄ群と、
各ラッチ部のＡ群，Ｂ群，Ｃ群，Ｄ群に含まれるラッチ
部の個数が違っている。
Ｄ・・・をグループ化したＡ群，Ｂ群，Ｃ群，Ｄ群と、
各ラッチ部のＡ群，Ｂ群，Ｃ群，Ｄ群に含まれるラッチ
部の個数が違っている。
【００３７】これは、グループＡ群及びＤ群に含められ
るラッチ部が出力バッファＢＵＦ３１，ＢＵＦ３４の近
隣に配置され、或いはラッチ部のクロック端子の端子容
量が少ないことに起因している。
るラッチ部が出力バッファＢＵＦ３１，ＢＵＦ３４の近
隣に配置され、或いはラッチ部のクロック端子の端子容
量が少ないことに起因している。
【００３８】またグループＣ群のように、出力バッファ
ＢＵＦ３３に対して２個のラッチ部のみが接続されるの
は、ラッチ部までの配線が長い、或いはラッチ部のクロ
ック端子の端子容量が大きいことに起因している。
ＢＵＦ３３に対して２個のラッチ部のみが接続されるの
は、ラッチ部までの配線が長い、或いはラッチ部のクロ
ック端子の端子容量が大きいことに起因している。
【００３９】以上のようにレイアウトツール部２は、各
ラッチ部のクロック端子の端子容量にプラスαされたデ
ータを元に等遅延配線を行い、各ラッチ部のクロック端
子まで遅延度の合わせ込むを行う（ステップＳ６〜Ｓ１
０）。
ラッチ部のクロック端子の端子容量にプラスαされたデ
ータを元に等遅延配線を行い、各ラッチ部のクロック端
子まで遅延度の合わせ込むを行う（ステップＳ６〜Ｓ１
０）。
【００４０】この結果、図３（Ａ）に示す各ラッチ部３
Ａ，３Ｂ，３Ｃの有する遅延度データは余分な付加値デ
ータを加算し修正して合わせ込まれているため、図３
（Ｂ）に示すように、実際のデータでは余分に付加され
た分だけ速く入力され、異なった遅延値を与えた分だけ
クロックがズレて各ラッチ部３Ａ，３Ｂ，３Ｃにズレて
入力する。
Ａ，３Ｂ，３Ｃの有する遅延度データは余分な付加値デ
ータを加算し修正して合わせ込まれているため、図３
（Ｂ）に示すように、実際のデータでは余分に付加され
た分だけ速く入力され、異なった遅延値を与えた分だけ
クロックがズレて各ラッチ部３Ａ，３Ｂ，３Ｃにズレて
入力する。
【００４１】したがって、出力バッファ３ＡＡ，３Ｂ
Ｂ，３ＣＣの同時動作を抑え、出力バッファ３ＡＡ，３
ＢＢ，３ＣＣの同時出力変化に対する貫通電流を減少さ
せて、ノイズの発生を減少させることができる。
Ｂ，３ＣＣの同時動作を抑え、出力バッファ３ＡＡ，３
ＢＢ，３ＣＣの同時出力変化に対する貫通電流を減少さ
せて、ノイズの発生を減少させることができる。
【００４２】要するに、各ラッチ部３Ａ，３Ｂ，３Ｃに
入力するクロックが異なれば自ずと各ラッチ部３Ａ，３
Ｂ，３Ｃの出力も異なり、出力バッファ３ＡＡ，３Ｂ
Ｂ，３ＣＣの同時動作を抑え、複数の出力バッファ３Ａ
Ａ，３ＢＢ，３ＣＣの同時出力変化による貫通電流を減
少させ、ノイズの発生も減少できる。これにより、ノイ
ズ発生による内部回路の誤動作を防止することができ
る。
入力するクロックが異なれば自ずと各ラッチ部３Ａ，３
Ｂ，３Ｃの出力も異なり、出力バッファ３ＡＡ，３Ｂ
Ｂ，３ＣＣの同時動作を抑え、複数の出力バッファ３Ａ
Ａ，３ＢＢ，３ＣＣの同時出力変化による貫通電流を減
少させ、ノイズの発生も減少できる。これにより、ノイ
ズ発生による内部回路の誤動作を防止することができ
る。
【００４３】以上のように本発明の実施形態１によれ
ば、複数の出力バッファを備えた半導体集積回路におい
て、遅延回路や多相クロック発生回路を追加することが
なく、プログラム処理により各出力バッファの同時動作
を抑えるため、マニュアルが介入しない分だけ単純ミス
を低減することができ、設計工数の短縮を図ることがで
きる。
ば、複数の出力バッファを備えた半導体集積回路におい
て、遅延回路や多相クロック発生回路を追加することが
なく、プログラム処理により各出力バッファの同時動作
を抑えるため、マニュアルが介入しない分だけ単純ミス
を低減することができ、設計工数の短縮を図ることがで
きる。
【００４４】さらに、追加回路がないため、素子増加に
伴うチップサイズの増大を抑え、コストダウンを図るこ
とができる。
伴うチップサイズの増大を抑え、コストダウンを図るこ
とができる。
【００４５】（実施形態２）図５は、本発明の他の実施
形態に係る同時動作制御回路を示す構成図である。
形態に係る同時動作制御回路を示す構成図である。
【００４６】図７はダミー遅延回路７を配置し配線のみ
で出力バッファ１ＡＡ（２ＡＡ，３ＡＡ）の段数を切替
えて調整している従来の回路であり、図７に示す回路で
は、ダミー遅延回路７を複数配置し配線で段数の切り替
え可能なレイアウトにしなければいけないため、マニュ
アルレイアウト設計が必須となり、設計時間が多くかか
ってしまい、また、単純ミスの作り込みも自動でできな
いため多くなるという問題がある。
で出力バッファ１ＡＡ（２ＡＡ，３ＡＡ）の段数を切替
えて調整している従来の回路であり、図７に示す回路で
は、ダミー遅延回路７を複数配置し配線で段数の切り替
え可能なレイアウトにしなければいけないため、マニュ
アルレイアウト設計が必須となり、設計時間が多くかか
ってしまい、また、単純ミスの作り込みも自動でできな
いため多くなるという問題がある。
【００４７】また図7に示す従来の回路では、チャネル
を分割しても、出力バッファ１ＡＡをなす電界効果トラ
ンジスタＰ１とＰ２とを同時にＯＮすれば、図６(ｂ)に
示すように、急激に立上がって振動現象を生じるので、
動作が不安定になるという問題がある。
を分割しても、出力バッファ１ＡＡをなす電界効果トラ
ンジスタＰ１とＰ２とを同時にＯＮすれば、図６(ｂ)に
示すように、急激に立上がって振動現象を生じるので、
動作が不安定になるという問題がある。
【００４８】図５は、本発明を図７に示す回路に適用し
たものである。図５においては、出力バッファ１ＡＡ
（２ＡＡ，３ＡＡ）を電界効果トランジスタＰ１，Ｐ
２，Ｐ３から構成している。２個の電界効果トランジス
タＰ１，Ｐ２を並列にして残りの電界効果トランジスタ
Ｐ３に直列に接続している。
たものである。図５においては、出力バッファ１ＡＡ
（２ＡＡ，３ＡＡ）を電界効果トランジスタＰ１，Ｐ
２，Ｐ３から構成している。２個の電界効果トランジス
タＰ１，Ｐ２を並列にして残りの電界効果トランジスタ
Ｐ３に直列に接続している。
【００４９】さらにレイアウトツール部２から遅延度が
異なるクロックｘ１，ｘ２がそれぞれ入力するラッチ部
１ＡＡ１，１ＡＡ２を備え、一方のラッチ部１ＡＡ１の
出力を出力バッファをなす電界効果トランジスタＰ１，
Ｐ３のゲートにそれぞれ入力し、他方のラッチ部１ＡＡ
２の出力を出力バッファをなす電界効果トランジスタＰ
２のゲートに入力するようにしている。
異なるクロックｘ１，ｘ２がそれぞれ入力するラッチ部
１ＡＡ１，１ＡＡ２を備え、一方のラッチ部１ＡＡ１の
出力を出力バッファをなす電界効果トランジスタＰ１，
Ｐ３のゲートにそれぞれ入力し、他方のラッチ部１ＡＡ
２の出力を出力バッファをなす電界効果トランジスタＰ
２のゲートに入力するようにしている。
【００５０】図５において、２つのラッチ部１ＡＡ，１
ＡＡ２のクロック端子にレイアウトツール部２から遅延
度が異なるクロックｘ１，ｘ２を入力させる。
ＡＡ２のクロック端子にレイアウトツール部２から遅延
度が異なるクロックｘ１，ｘ２を入力させる。
【００５１】ここで、一方のラッチ部１ＡＡ１の遅延度
を基準とすれば、他方のラッチ部１ＡＡ２の遅延度は、
ラッチ部１ＡＡ１の遅延度データにクロック端子容量分
を付加した値に設定する。
を基準とすれば、他方のラッチ部１ＡＡ２の遅延度は、
ラッチ部１ＡＡ１の遅延度データにクロック端子容量分
を付加した値に設定する。
【００５２】図５に示す本発明の実施形態によれば、出
力バッファをなす電界効果トランジスタＰ１，Ｐ２の同
時変化に対する貫通電流を減少させて、低消費電力化を
実現することができる。
力バッファをなす電界効果トランジスタＰ１，Ｐ２の同
時変化に対する貫通電流を減少させて、低消費電力化を
実現することができる。
【００５３】また、スペックに合わせてラッチ部１ＡＡ
１，１ＡＡ２の遅延度を修正すれば、そのスペックに応
じた動作を容易に行うことができ、全て自動レイアウト
で設計して設計期間の短縮と工数の大幅な削減を実現す
ることができる。
１，１ＡＡ２の遅延度を修正すれば、そのスペックに応
じた動作を容易に行うことができ、全て自動レイアウト
で設計して設計期間の短縮と工数の大幅な削減を実現す
ることができる。
【００５４】また本発明の実施形態によれば、スペック
に合わせてラッチ部１ＡＡ１，１ＡＡ２の遅延度を修正
することができ、図６(ａ)に示すようにチャネル分割で
電界効果トランジスタＰ１，Ｐ２のタイミングをずらせ
てＯＮさせることが可能となり、安定に動作させること
ができる。
に合わせてラッチ部１ＡＡ１，１ＡＡ２の遅延度を修正
することができ、図６(ａ)に示すようにチャネル分割で
電界効果トランジスタＰ１，Ｐ２のタイミングをずらせ
てＯＮさせることが可能となり、安定に動作させること
ができる。
【００５５】
【発明の効果】以上説明したように本発明によれば、複
数の出力バッファを備えた半導体集積回路において、遅
延回路および多相クロック発生回路等を追加する必要が
なく、プログラム処理により出力バッファの同時動作を
抑えるため、マニュアルが介入しない分だけ単純ミスを
低減することができ、設計工数の短縮を図ることができ
る。
数の出力バッファを備えた半導体集積回路において、遅
延回路および多相クロック発生回路等を追加する必要が
なく、プログラム処理により出力バッファの同時動作を
抑えるため、マニュアルが介入しない分だけ単純ミスを
低減することができ、設計工数の短縮を図ることができ
る。
【００５６】さらに、追加回路がないため、素子増加に
伴うチップサイズの増大を抑え、コストダウンを図るこ
とができる。
伴うチップサイズの増大を抑え、コストダウンを図るこ
とができる。
【図１】本発明の実施形態１に係る同時動作制御回路を
示す構成図である。
示す構成図である。
【図２】本発明の実施形態１に係る自動レイアウトツー
ル部が実行するプログラムを図示化して示すフローチャ
ートである。
ル部が実行するプログラムを図示化して示すフローチャ
ートである。
【図３】本発明の実施形態１に係る自動レイアウトツー
ル部の動作を示す図である。
ル部の動作を示す図である。
【図４】本発明の実施形態１に係る自動レイアウトツー
ル部が実行する処理を示すフローチャートである。
ル部が実行する処理を示すフローチャートである。
【図５】本発明の他の実施形態に係る同時動作制御回路
を示す構成図である。
を示す構成図である。
【図６】（ａ），（ｂ）は、本発明と従来例との相違を
説明する特性図である。
説明する特性図である。
【図７】従来例に係る同時動作制御回路を示す構成図で
ある。
ある。
【図８】従来例に係る同時動作制御回路を示す構成図で
ある。
ある。
【図９】従来例に係る同時動作制御回路を示す構成図で
ある。
ある。
【図１０】従来例に係る同時動作制御回路を示す構成図
である。
である。
１Ａ，１Ｂ，１Ｃ ラッチ部（フリップフロップ） １ＡＡ，１ＢＢ，１ＣＣ 出力バッファ ２ レイアウトツール（ＣＴＳ機能）部
フロントページの続き (72)発明者 井手 秀一 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内 Ｆターム(参考） 5B046 AA08 BA04 JA01 5B079 CC02 CC11 DD06 DD08 DD12 DD13 DD17 5F064 BB19 BB28 CC09 DD02 EE47 FF36 FF52 HH03 HH12 HH13 5J056 AA00 AA04 AA39 BB19 CC05 CC14 DD12 DD28 FF01 FF10 GG13 KK00 KK03
Claims (6)
- 【請求項１】 ラッチ部及びこれに接続される出力バッ
ファと、レイアウトツール部を有する同時動作制御回路
であって、 前記レイアウトツール部は、ラッチ部の遅延度をプログ
ラム処理に基づいて修正してクロックを前記ラッチ部に
出力するようにしたものであることを特徴とする同時動
作制御回路。 - 【請求項２】 前記プログラム処理は、ラッチ部が有し
ている真の遅延値に対し、遅延値を操作することによ
り、任意のタイミングのずれをもつクロックをラッチ部
に出力するものであることを特徴とする請求項１に記載
の同時動作制御回路。 - 【請求項３】 １つの出力バファに対して複数のラッチ
部を備え、 前記出力バッファは、並列接続の電界効果トランジスタ
からなり、 前記レイアウトツール部から遅延度が異なるクロックを
前記ラッチ部に入力させて、前記並列接続の電界効果ト
ランジスタを切替えて駆動するようにしたものであるこ
とを特徴とする請求項１又は２に記載の同時動作制御回
路。 - 【請求項４】 ラッチ部及びこれに接続される出力バッ
ファとを有し、ラッチ部へのクロック入力のタイミング
をずらし、出力バッファの動作を制御する同時動作制御
回路の制御方法であって、 ラッチ部の遅延度をプログラム処理に基づいて修正して
クロックを前記ラッチ部に出力することを特徴とする同
時動作制御回路。 - 【請求項５】 前記プログラム処理は、ラッチ部が有し
ている真の遅延値に対し、遅延値を操作することによ
り、任意のタイミングのずれをもつクロックをラッチ部
に出力するものであることを特徴とする請求項４に記載
の同時動作制御回路の制御方法。 - 【請求項６】 前記ラッチ部のクロック端子が有するク
ロック端子容量を付加することにより、ラッチ部が有し
ている真の遅延値を操作することを特徴とする請求項４
に記載の同時動作制御回路の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11112587A JP2000307411A (ja) | 1999-04-20 | 1999-04-20 | 同時動作制御回路及びその制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11112587A JP2000307411A (ja) | 1999-04-20 | 1999-04-20 | 同時動作制御回路及びその制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000307411A true JP2000307411A (ja) | 2000-11-02 |
Family
ID=14590479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11112587A Pending JP2000307411A (ja) | 1999-04-20 | 1999-04-20 | 同時動作制御回路及びその制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000307411A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010177881A (ja) * | 2009-01-28 | 2010-08-12 | Fujitsu Ltd | 信号発生タイミング制御プログラム及び集積回路動作試験装置 |
| JP2011130319A (ja) * | 2009-12-21 | 2011-06-30 | Renesas Electronics Corp | 半導体装置 |
-
1999
- 1999-04-20 JP JP11112587A patent/JP2000307411A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010177881A (ja) * | 2009-01-28 | 2010-08-12 | Fujitsu Ltd | 信号発生タイミング制御プログラム及び集積回路動作試験装置 |
| JP2011130319A (ja) * | 2009-12-21 | 2011-06-30 | Renesas Electronics Corp | 半導体装置 |
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