JP2000307411A - 同時動作制御回路及びその制御方法 - Google Patents

同時動作制御回路及びその制御方法

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JP2000307411A
JP2000307411A JP11112587A JP11258799A JP2000307411A JP 2000307411 A JP2000307411 A JP 2000307411A JP 11112587 A JP11112587 A JP 11112587A JP 11258799 A JP11258799 A JP 11258799A JP 2000307411 A JP2000307411 A JP 2000307411A
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Japan
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latch
latch unit
control circuit
delay
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JP11112587A
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Toshiyuki Nagaki
敏之 長木
Shuichi Ide
秀一 井手
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NEC IC Microcomputer Systems Co Ltd
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NEC IC Microcomputer Systems Co Ltd
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Abstract

(57)【要約】 【課題】 複数の出力バッファを備える半導体集積回路
において、レイアウトツール(CTS機能)を使って出
力バッファの同時動作を抑制し、かつ増加回路をなくし
て設計期間の短縮とチップサイズの増大を抑え、コスト
ダウンを図る。 【解決手段】 ラッチ部1A,1B,1C及びこれに接
続される出力バッファ1AA,1BB,1CCと、レイ
アウトツール部2を有しており、レイアウトツール部2
でラッチ部1A,1B,1Cの遅延度をプログラム処理
に基づいて修正してクロックをラッチ部1A,1B,1
Cに出力する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、同時動作制御回路
及びその制御方法に関するものである。
【0002】
【従来の技術】同時動作制御回路は、複数の出力バッフ
ァを備えた半導体集積回路として構成される場合が多
く、同時動作制御回路では、複数の出力バッファの同時
出力変化に対する貫通電流を減少させ、これに伴うノイ
ズの発生を減少させて、内部回路の誤動作を防止する必
要がある。
【0003】従来、複数の出力バッファから構成される
同時動作制御回路は図8に示すように、複数のラッチ部
(フリップフロップ)3A,3B,3Cとこれらに接続
される出力バッファ3AA,3BB,3CCとが並列に
配置され、初段のラッチ部3Aにクロック発生回路4か
ら直接クロックが入力され、次段のラッチ部3B,3C
にクロック発生回路4から遅延回路5A,5Bを通して
それぞれ遅延して入力されるようになっている。
【0004】また図10に示す同時動作制御回路では、
フリップフロップからなるラッチ部をNAND回路から
なるラッチ部3A(3B,3C)に変更し、出力バッフ
ァ3AA(3BB,3CC)を相補型トランジスタにて
構成している。
【0005】また図9に示す同時動作制御回路は、複数
のラッチ部(フリップフロップ)3A,3B,3Cとこ
れらに接続される出力バッファ3AA,3BB,3CC
とが並列に配置され、初段のラッチ部3Aに多相クロッ
ク発生回路6からそれぞれ遅延させて各ラッチ部3A,
3B,3Cに入力されるようになっている。
【0006】以上のように図8〜図10に示す回路構成
は、単相又は多相のクロック発生回路を用い、各クロッ
クの位相をクロック発生回路で調整し、それぞれのラッ
チ部にクロックを供給するすることにより、出力バッフ
ァの同時動作を抑え、ノイズの発生を軽減するようにし
ている。
【0007】
【発明が解決しようとする課題】しかしながら、上述し
た図8及び図10に示す従来の回路は、増加する回路に
対する設計工数やチップサイズの増大と、マニュアルレ
イアウトによる単純ミスの作り込みが行われるという問
題がある。
【0008】また図9に示す回路では、多相クロック発
生回路を設けているため、多相クロック発生回路を作成
するための回路レイアウトの設計を行わなければなら
ず、余分な工数が必要となり、半導体開発に多大な時間
を要するという問題がある。
【0009】また図9に示す回路では、多相クロック発
生回路の作成(特にレイアウト設計)にマニュアルレイ
アウト設計が必要不可欠となるため、単純なミスの作り
込みが増えるという問題があるばかりでなく、素子が増
加するため、チップサイズが大きくなるという可能性が
ある。
【0010】本発明の目的は、複数の出力バッファを備
える半導体集積回路において、自動レイアウトツール
(CTS機能)を使って出力バッファの同時動作を抑制
し、かつ増加回路をなくして設計期間の短縮とチップサ
イズの増大を抑え、コストダウンを図る同時動作制御回
路及びその制御方法を提供することにある。
【0011】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る同時動作制御回路は、ラッチ部及びこ
れに接続される出力バッファと、レイアウトツール部を
有する同時動作制御回路であって、前記レイアウトツー
ル部は、ラッチ部の遅延度をプログラム処理に基づいて
修正してクロックを前記ラッチ部に出力するようにした
ものである。
【0012】また前記プログラム処理は、ラッチ部が有
している真の遅延値に対し、遅延値を操作することによ
り、任意のタイミングのずれをもつクロックをラッチ部
に出力するものである。
【0013】また1つの出力バファに対して複数のラッ
チ部を備え、前記出力バッファは、並列接続の電界効果
トランジスタからなり、前記レイアウトツール部から遅
延度が異なるクロックを前記ラッチ部に入力させて、前
記並列接続の電界効果トランジスタを切替えて駆動する
ようにしたものである。
【0014】また本発明に係る同時動作制御回路の制御
方法は、ラッチ部及びこれに接続される出力バッファと
を有し、ラッチ部へのクロック入力のタイミングをずら
し、出力バッファの動作を制御する同時動作制御回路の
制御方法であって、ラッチ部の遅延度をプログラム処理
に基づいて修正してクロックを前記ラッチ部に出力する
ものである。
【0015】また前記プログラム処理は、ラッチ部が有
している真の遅延値に対し、遅延値を操作することによ
り、任意のタイミングのずれをもつクロックをラッチ部
に出力するものである。
【0016】また前記ラッチ部のクロック端子が有する
クロック端子容量を付加することにより、ラッチ部が有
している真の遅延値を人為的に操作するものである。
【0017】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
【0018】(実施形態1)図1は、本発明の実施形態
1に係る同時動作制御回路を示す構成図、図2は、自動
レイアウトツール(CTS機能)部が実行するプログラ
ムを図示化して示すフローチャート、図4は、自動レイ
アウトツール(CTS機能)部が実行する処理を示すフ
ローチャートである。
【0019】本発明は、複数の出力出力バッファを備え
た半導体集積回路において、同一クロックや複数クロッ
ク信号を自動レイアウトツールのCTS(Clock
Tree Synthesis、以下、CTSという)
機能を使って、遅延回路や多相クロック発生回路を使わ
ずに各ラッチ部3A,3B,3Cへの入力クロックx,
y,zのタイミングをずらし、各出力バッファ3AA,
3BB,3CCの同時動作を抑え、複数の出力バッファ
の同時出力変化に対する貫通電流を減少させて、これに
伴うノイズの発生を減少させることを特徴とするもので
ある。
【0020】次に、本発明の具体例を実施形態として詳
細に説明する。
【0021】図1に示すように本発明の実施形態1に係
る同時動作制御回路は、複数の出力バッファから構成さ
れる半導体集積回路として構成されるものであり、本発
明の実施形態1に係る同時動作制御回路は、複数のラッ
チ部(フリップフロップ)3A,3B,3Cとこれらに
接続される出力バッファ3AA,3BB,3CCとを並
列に配置しており、図2に示すレイアウトツール(CT
S機能)部2のプログラムを実行して、各ラッチ部3
A,3B,3Cに遅延度を異ならせたクロックx,y,
zを入力するようにしたものである。
【0022】また各ラッチ部3A,3B,3Cの入力側
には、それぞれ信号a,b,cが接続され、各出力バッ
ファ3AA,3BB,3CCの出力側には出力パッド3
AAA,3BBB,3CCCが接続されている。
【0023】またレイアウトツール部2からのクロック
x,y,zは、各ラッチ部3A,3B,3Cのクロック
入力端子に入力するようになっている。
【0024】次に、図2に示すレイアウトツール部2に
ついて説明する。図2に示すレイアウトツール部2は、
同一クロックや複数クロック信号において、末端に位置
する各ラッチ部A,B,C,D・・・の入力までのディ
レイやスキューを均等に合わせ込むためにクロックネッ
トに対してツリー状に出力バッファ(BUF1,BUF
21,BUF22,BUF31,BUF32,BUF3
3,BUF34・・・)を配置し、等遅延配線の処理を
行うプログラムを備えている。
【0025】図2に示すレイアウトツール部2のプログ
ラムは、指定されたクロックネット(CLK)に対して
スキューの最小化とディレイの均等化を行うために、末
端に位置する各ラッチ部(3A,3B,3C)A,B,
C,D・・・のグループ化(A群,B群,C群,D
群)、出力バッファ(BUF1,BUF21,BUF2
2,BUF31,BUF32,BUF33,BUF3
4)の挿入、等遅延配線(上述した各出力バッファ間及
び各ラッチ部間)処理手順を行う機能を有している。
【0026】図2に示すレイアウトツール部2のプログ
ラムは、遅延演算を行うため、実行前に遅延データを読
み込む必要があるが、図2に示す本発明の実施形態1に
係るレイアウトツール(CTS機能)部1のプログラム
は、配線長による抵抗・容量と各ラッチ部の遅延値を考
慮して、上述したラッチ部及び出力バッファの配置配線
処理を行い、各ラッチ部3A,3B,3Cが有している
真の遅延値に対し、人為的(任意)に遅延値を操作する
ことにより、任意のタイミングのずれをもつクロック
(出力)x,y,zを得るようになっている。
【0027】図3(A)は、人為的(任意)に遅延値を
もたせた場合の実行結果であるが、図3(A)に示す場
合の実行結果は、プログラム上の結果であり、実製品と
しての結果は、図3(B)のようになる。
【0028】図3(B)に示すように、レイアウトツー
ル部2のプログラムは、遅延値を付加する一例として、
仮に各ラッチ部3A,3B,3Cが同一の遅延度をもつ
セルであるとするならば、初段のラッチ部3Aがもつ遅
延度Tを基準として、初段のラッチ部3Aには遅延度T
をもつクロックxを、次段のラッチ部3Bには遅延度
(T+α)のクロックyを、ラッチ部3Cには遅延度
(2T+α)のクロックzをそれぞれ出力するようにな
っている。
【0029】次に本発明の実施形態1に係る同時動作制
御方法の動作について説明する。
【0030】図4に示すように、レイアウトを行う前に
ステップS1及びステップS2においてレイアウトツー
ル部2に、各ラッチ部3A,3B,3Cのセル端子及び
サイズ等の情報ファイル,セルの配置配線情報及び回路
情報を入力する。
【0031】続いてステップS3においてレイアウトツ
ール部2に、各ラッチ部3A,3B,3Cの遅延データ
及び配線の抵抗値・容量値の情報を入力する。この場
合、各ラッチ部3A,3B,3Cのクロック入力端子が
有している端子容量値に余分に容量値を付加する。具体
的には、各ラッチ部3A,3B,3Cが同一セルの場
合、各ラッチ部3A,3B,3Cの遅延値はそれぞれ異
なった値を入力させる。また各ラッチ部3A,3B,3
Cが別セルの場合、ラッチ部3A,3B,3Cのうち、
そのクロック入力端子が有している最大の端子容量を基
準として、各ラッチ部3A,3B,3Cのクロック入力
端子が有している端子容量値に余分な容量値を付加して
修正し、これを各ラッチ部3A,3B,3Cの遅延デー
タとして入力する。
【0032】以上の情報が入力されると、ステップS4
においてレイアウトツール部2は出力バッファの段数と
分割、及び遅延値の指定を行い、ステップS5において
ラッチ部の個数検索を行う。
【0033】すなわちステップS4においてレイアウト
ツール部2は、指定されたクロックネット(CLK)に
対してスキューの最小化とディレイの均等化を行うため
に、CLK信号に対して出力バッファBUF1を配置
し、その出力バッファBUF1に対して等距離に出力バ
ッファBUF21とBUF22を配置し、出力バッファ
BUF1と出力バッファBUF21,BUF22との2
点間を等遅延で配線する。
【0034】次に一方の出力バッファBUF21を中心
として、2つの出力バッファBUF31とBUF32を
配置する。これと同じように他方の出力バッファBUF
22を中心として、2つの出力バッファBUF33とBU
F34を配置配線する。
【0035】その後、出力バッファBUF31〜BUF
34の下層には、各ラッチ部(3A,3B,3C)まで
の配線遅延とラッチ部の端子容量を考慮して処理を実行
する。
【0036】ここで図2では、各ラッチ部A,B,C,
D・・・をグループ化したA群,B群,C群,D群と、
各ラッチ部のA群,B群,C群,D群に含まれるラッチ
部の個数が違っている。
【0037】これは、グループA群及びD群に含められ
るラッチ部が出力バッファBUF31,BUF34の近
隣に配置され、或いはラッチ部のクロック端子の端子容
量が少ないことに起因している。
【0038】またグループC群のように、出力バッファ
BUF33に対して2個のラッチ部のみが接続されるの
は、ラッチ部までの配線が長い、或いはラッチ部のクロ
ック端子の端子容量が大きいことに起因している。
【0039】以上のようにレイアウトツール部2は、各
ラッチ部のクロック端子の端子容量にプラスαされたデ
ータを元に等遅延配線を行い、各ラッチ部のクロック端
子まで遅延度の合わせ込むを行う(ステップS6〜S1
0)。
【0040】この結果、図3(A)に示す各ラッチ部3
A,3B,3Cの有する遅延度データは余分な付加値デ
ータを加算し修正して合わせ込まれているため、図3
(B)に示すように、実際のデータでは余分に付加され
た分だけ速く入力され、異なった遅延値を与えた分だけ
クロックがズレて各ラッチ部3A,3B,3Cにズレて
入力する。
【0041】したがって、出力バッファ3AA,3B
B,3CCの同時動作を抑え、出力バッファ3AA,3
BB,3CCの同時出力変化に対する貫通電流を減少さ
せて、ノイズの発生を減少させることができる。
【0042】要するに、各ラッチ部3A,3B,3Cに
入力するクロックが異なれば自ずと各ラッチ部3A,3
B,3Cの出力も異なり、出力バッファ3AA,3B
B,3CCの同時動作を抑え、複数の出力バッファ3A
A,3BB,3CCの同時出力変化による貫通電流を減
少させ、ノイズの発生も減少できる。これにより、ノイ
ズ発生による内部回路の誤動作を防止することができ
る。
【0043】以上のように本発明の実施形態1によれ
ば、複数の出力バッファを備えた半導体集積回路におい
て、遅延回路や多相クロック発生回路を追加することが
なく、プログラム処理により各出力バッファの同時動作
を抑えるため、マニュアルが介入しない分だけ単純ミス
を低減することができ、設計工数の短縮を図ることがで
きる。
【0044】さらに、追加回路がないため、素子増加に
伴うチップサイズの増大を抑え、コストダウンを図るこ
とができる。
【0045】(実施形態2)図5は、本発明の他の実施
形態に係る同時動作制御回路を示す構成図である。
【0046】図7はダミー遅延回路7を配置し配線のみ
で出力バッファ1AA(2AA,3AA)の段数を切替
えて調整している従来の回路であり、図7に示す回路で
は、ダミー遅延回路7を複数配置し配線で段数の切り替
え可能なレイアウトにしなければいけないため、マニュ
アルレイアウト設計が必須となり、設計時間が多くかか
ってしまい、また、単純ミスの作り込みも自動でできな
いため多くなるという問題がある。
【0047】また図7に示す従来の回路では、チャネル
を分割しても、出力バッファ1AAをなす電界効果トラ
ンジスタP1とP2とを同時にONすれば、図6(b)に
示すように、急激に立上がって振動現象を生じるので、
動作が不安定になるという問題がある。
【0048】図5は、本発明を図7に示す回路に適用し
たものである。図5においては、出力バッファ1AA
(2AA,3AA)を電界効果トランジスタP1,P
2,P3から構成している。2個の電界効果トランジス
タP1,P2を並列にして残りの電界効果トランジスタ
P3に直列に接続している。
【0049】さらにレイアウトツール部2から遅延度が
異なるクロックx1,x2がそれぞれ入力するラッチ部
1AA1,1AA2を備え、一方のラッチ部1AA1の
出力を出力バッファをなす電界効果トランジスタP1,
P3のゲートにそれぞれ入力し、他方のラッチ部1AA
2の出力を出力バッファをなす電界効果トランジスタP
2のゲートに入力するようにしている。
【0050】図5において、2つのラッチ部1AA,1
AA2のクロック端子にレイアウトツール部2から遅延
度が異なるクロックx1,x2を入力させる。
【0051】ここで、一方のラッチ部1AA1の遅延度
を基準とすれば、他方のラッチ部1AA2の遅延度は、
ラッチ部1AA1の遅延度データにクロック端子容量分
を付加した値に設定する。
【0052】図5に示す本発明の実施形態によれば、出
力バッファをなす電界効果トランジスタP1,P2の同
時変化に対する貫通電流を減少させて、低消費電力化を
実現することができる。
【0053】また、スペックに合わせてラッチ部1AA
1,1AA2の遅延度を修正すれば、そのスペックに応
じた動作を容易に行うことができ、全て自動レイアウト
で設計して設計期間の短縮と工数の大幅な削減を実現す
ることができる。
【0054】また本発明の実施形態によれば、スペック
に合わせてラッチ部1AA1,1AA2の遅延度を修正
することができ、図6(a)に示すようにチャネル分割で
電界効果トランジスタP1,P2のタイミングをずらせ
てONさせることが可能となり、安定に動作させること
ができる。
【0055】
【発明の効果】以上説明したように本発明によれば、複
数の出力バッファを備えた半導体集積回路において、遅
延回路および多相クロック発生回路等を追加する必要が
なく、プログラム処理により出力バッファの同時動作を
抑えるため、マニュアルが介入しない分だけ単純ミスを
低減することができ、設計工数の短縮を図ることができ
る。
【0056】さらに、追加回路がないため、素子増加に
伴うチップサイズの増大を抑え、コストダウンを図るこ
とができる。
【図面の簡単な説明】
【図1】本発明の実施形態1に係る同時動作制御回路を
示す構成図である。
【図2】本発明の実施形態1に係る自動レイアウトツー
ル部が実行するプログラムを図示化して示すフローチャ
ートである。
【図3】本発明の実施形態1に係る自動レイアウトツー
ル部の動作を示す図である。
【図4】本発明の実施形態1に係る自動レイアウトツー
ル部が実行する処理を示すフローチャートである。
【図5】本発明の他の実施形態に係る同時動作制御回路
を示す構成図である。
【図6】(a),(b)は、本発明と従来例との相違を
説明する特性図である。
【図7】従来例に係る同時動作制御回路を示す構成図で
ある。
【図8】従来例に係る同時動作制御回路を示す構成図で
ある。
【図9】従来例に係る同時動作制御回路を示す構成図で
ある。
【図10】従来例に係る同時動作制御回路を示す構成図
である。
【符号の説明】
1A,1B,1C ラッチ部(フリップフロップ) 1AA,1BB,1CC 出力バッファ 2 レイアウトツール(CTS機能)部
フロントページの続き (72)発明者 井手 秀一 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内 Fターム(参考) 5B046 AA08 BA04 JA01 5B079 CC02 CC11 DD06 DD08 DD12 DD13 DD17 5F064 BB19 BB28 CC09 DD02 EE47 FF36 FF52 HH03 HH12 HH13 5J056 AA00 AA04 AA39 BB19 CC05 CC14 DD12 DD28 FF01 FF10 GG13 KK00 KK03

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 ラッチ部及びこれに接続される出力バッ
    ファと、レイアウトツール部を有する同時動作制御回路
    であって、 前記レイアウトツール部は、ラッチ部の遅延度をプログ
    ラム処理に基づいて修正してクロックを前記ラッチ部に
    出力するようにしたものであることを特徴とする同時動
    作制御回路。
  2. 【請求項2】 前記プログラム処理は、ラッチ部が有し
    ている真の遅延値に対し、遅延値を操作することによ
    り、任意のタイミングのずれをもつクロックをラッチ部
    に出力するものであることを特徴とする請求項1に記載
    の同時動作制御回路。
  3. 【請求項3】 1つの出力バファに対して複数のラッチ
    部を備え、 前記出力バッファは、並列接続の電界効果トランジスタ
    からなり、 前記レイアウトツール部から遅延度が異なるクロックを
    前記ラッチ部に入力させて、前記並列接続の電界効果ト
    ランジスタを切替えて駆動するようにしたものであるこ
    とを特徴とする請求項1又は2に記載の同時動作制御回
    路。
  4. 【請求項4】 ラッチ部及びこれに接続される出力バッ
    ファとを有し、ラッチ部へのクロック入力のタイミング
    をずらし、出力バッファの動作を制御する同時動作制御
    回路の制御方法であって、 ラッチ部の遅延度をプログラム処理に基づいて修正して
    クロックを前記ラッチ部に出力することを特徴とする同
    時動作制御回路。
  5. 【請求項5】 前記プログラム処理は、ラッチ部が有し
    ている真の遅延値に対し、遅延値を操作することによ
    り、任意のタイミングのずれをもつクロックをラッチ部
    に出力するものであることを特徴とする請求項4に記載
    の同時動作制御回路の制御方法。
  6. 【請求項6】 前記ラッチ部のクロック端子が有するク
    ロック端子容量を付加することにより、ラッチ部が有し
    ている真の遅延値を操作することを特徴とする請求項4
    に記載の同時動作制御回路の制御方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010177881A (ja) * 2009-01-28 2010-08-12 Fujitsu Ltd 信号発生タイミング制御プログラム及び集積回路動作試験装置
JP2011130319A (ja) * 2009-12-21 2011-06-30 Renesas Electronics Corp 半導体装置

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