JPH04502985A - 複数の電気的に再構成可能なゲートアレイを用いて論理構成を構築する方法 - Google Patents

複数の電気的に再構成可能なゲートアレイを用いて論理構成を構築する方法

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JPH04502985A JP1509588A JP50958889A JPH04502985A JP H04502985 A JPH04502985 A JP H04502985A JP 1509588 A JP1509588 A JP 1509588A JP 50958889 A JP50958889 A JP 50958889A JP H04502985 A JPH04502985 A JP H04502985A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 電気的に再構成可能なゲートアレイロジックを用いる方法及び、これによって構 成される装置主所皇圀団 本発明は、電気的に再構成可能なゲートアレイロジック素子（ＥＲＣＧＡ　）の 使用に関するとともに、複数のこのようなロジック素子の相互接続を具え、ラー ジデジタル回路網の電気的な表現を、シミュレーション、プロトタイピング、実 行及び／又は演算のための相互接続されたロジック素子を用い、一時的に実際動 作するハードウェアの構成に変換する方法にも関するものである。
Ｈの１　び 説明の便宜上、本出願では、リアライザシステム（ＲｅａｌｉｚｅｒＳｙｓｔｅ ｍ　）として本発明を説明する。辞書には、後述するシステムの簡単な説明的名 称が欠けている。
リアライザシステムは、バージウェアとソフトウェアとを具えており、シミュレ ーション、プロトタイピング、実行又は演算のために、ラージデジタルロジック 回路網の表現を、一時的に実際動作するハードウェアの構成に変換する。（数個 の最も広く利用することのできる構成可能なロジックデバイスを用いることによ って、極めて多くのロジック機能を具えている場合、デジタルロジック回路網を ラージとみなすこととしている。）（専らではなく）一般的に用いられている適 切な用語を簡単に再検討することで、以下の説明を、より理解し易いものとする ことができる。
何かを“実現する”とは、それを実際又は現実のものとすることである。デジタ ルロジック回路網又は設計の全体又は一部を実現するといことは、それを永久的 に組み立てることなく、実際の動作を構成することである。
“入力設計部”とは、実現されるべきデジタルロジック回路網を表している。こ の入力設計部は、計測デバイス又はユーザ指定実デバイスと同様に、組合せロジ ック及び記憶を表している基本要素と、基本要素の入出力ビン間の接続を表現し ている回路網とを具えている。
ロジックチップ又は相互接続チップを“′構成”するとは、その内部ロジック機 能及び／又は相互接続を特定の方法で配置することである。入力設計部のための リアライザシステムを構成するとは、その内部ロジック機能及び相互接続を、入 力設計部に応じて配置することをいう。
設計を“変換°゛するとは、その表現を、構成データのファイルに変換すること であり、これをリアライザハードウェアに直接用いると、設計部を実現すること ができる。
設計部を゛作動”させるとは、入力設計部の表現に応じて構成されたリアライザ ハードウェアを実際に作動させることである。
“相互接続′”とは、ビンがワイヤで相互接続されているかのように、多数のチ ップＩ１０ビン間にロジック信号を通過させるための再構成可能な手段である。
“′バス“″とは、部分的にクロスバ−相互接続におけるロジックチップとクロ スバ−チップとの間の又は部分的クロスバ−の階層におけるクロスバ−チップ間 の組込相互接続ワイヤの中ののパスの中から特定のバスを特定するものである。
“’ＥＲＣＧＡ”とは、電気的に再構成可能なゲートアレー、すなわち組合せロ ジックの捕捉及び入力／出力接続（及び付加的な記憶装置）のことであり、その 機能及び相互接続は、単に電気信号を供給することで、何回にも亘って、構成及 び再構成される。
“ロジックチップ”とは、リアライザシステムにおける入力設計部の組合せロジ ックと、記憶装置と、相互接続とを実現するのに用いられるＢＲＣＧＡである。
′Ｌチップ”とは、ロジックチップ、すなわちロジックチップの場所に取り付け られたメモリモジュール、又はユーザ指定のデバイスモジュールである。
“相互接続チップ”とは、Ｉ１０ピン間の任意の相互接続を実行することのでき る電気的に再構成可能なデバイスである。
“ルーティング・チップ”とは、直接相互接続、又はチャンネルルーティング相 互接続に用いられる相互接続チップのことである。
バクロスパーチップ”とは、クロスバ−相互接続又は部分的クロスバ−相互接続 に用いられる相互接続チップである。
′“Ｘチップ”とは、Ｌチップを相互に接続する部分的クロスバ−中のクロスバ −チップである。“Ｘチップ”とは、階層部分的クロスバ−相互接続の第２レベ ルにおけるクロスバ−チップであり、Ｘチップを相互に接続している。“Ｘチッ プ”とは、階層部分的クロスバ−相互接続の第３レベルにおけるクロスバ−チッ プであり、Ｘチップを相互に接続している。
“ロジックボード”とは、ロジックを伝達するプリント回路ボード及び相互接続 チップである。°°ボックス′”とは、−以上のロジックボードを具えているカ ードケージのような物理的格納装置である。“ラック”とは、−以上のボックス を具えている物理的格納装置である。
“システムレベル相互接続”とは、個々のチップよりも大きなデバイスを相互接 続することであり、ロジックボード、ボックス、ラック等である。
“ロジックセルアレイ”又は“ＬＣＡ”とは、ＥＲＣＧＡの特定の例であり、Ｘ １ｌｉｎｘ　Ｉｎｃ、その他で製造され、好適な例に用いられるものである。
“構成可能なロジックブロック”又は“ＣＬＢ”は、構成可能なロジックの小さ なブロック及びフリップフロップであり、組合せロジック及びＬＣＡにおける記 憶を表している。
゛設計メモリ”とは、入力設計部において特定されるメモリ機能を実現するメモ リデバイスである。
“ベクトルメモリ”とは、多くの刺激信号をリアライザシステムに供給及び／又 はリアライザシステムにおいて実現される設計部からの多くの応答信号を捕捉す るのに用いられるメモリデバイスである。
′“ステイミュレータ（ｓｔｉｍｕｌａｔｏｒ）”とは、刺激信号を実現された 設計部の個々の入力端子に供給するのに用いられるリアライザシステム中のデバ イスである。°“サンプラ”とは、実現された設計部の個々の出力端子からの応 答信号を捕捉するのに用いられるリアライザシステム中のデバイスである。
“ホストコンピュータ“とは、リアライザシステムのホストインターフェイスハ ードウェアが接続されている慣用のコンピュータシステムであって、リアライザ のハードウェアの構成及び動作を制御するものである。
°″ＢＯＡ　システム”とは、電気自動設計システム、すなわち電気設計部を作 成、編集、及び分析するのに用いられるコンピュータベースの゛ンールに関する システムである。ホストＥＤＡ　システムとは、リアライザシステムを応用する 多くの場合において、入力設計ファイルを発生させるものである。
シングルラージ設計部を保持するのに十分な容量を有する再構成可能なゲートア レイを用いれば、リアライザ技術の多くは不要である。しかしながら、２つの理 由からこのことは決して実現することができない。
まず第１に、ＥＲＣＧＡのロジック容量は、同じ製造技術を用ル）で製造された 物理的に同一のサイズの再構成不可能な集積回路と同じではない。再構成のため の機能は、チップのかなりのスペースをとる。ＥＲＣＧＡは、信号を導くスイッ チングトランジスタと、これらのスイッチを制御するための記憶トランジスタと を有しており、ここで、再構成不可能なチップは金属トレースを具えている。そ して、ＥＲＣＧＡは、これらのトランジスタをロジックとして用いることができ る。再構成可能なチップに必要とされる規則性は、リソースが実際の設計では用 いられていないということである。その理由は、規則的なロジック構造の配置及 びルーティングが、利用可能なゲートを１００％用いることができないからであ る。ＥＲＣＧＡを製作するためのこれら係数の結合は、再構成することのできな いチップのロジック容量の約１／１０である。目下のところ、実際の実行では、 ＥＲＣＧＡに要求される最大ゲート容量は、９．０００ゲートである（Ｘｉｌｉ ｎｘ　ＸＣ３０９０）　。
同様の技術を用いて製造された、現在はぼ慣用となっている集積回路では、１０ ０，０００ゲ一トロジツク容量以上が与えられる（モトローラ）。
第２に、通常１０〜１００或いはそれ以上の多くの集積回路を用いて、多くのプ リント回路ボード上に、リアルデジタルシステムを設けることは、よく知られて いることである。ＥＲＣＧＡのロジック容量が、大規模集積回路と同等である場 合であっても、はとんどのデジタルシステムを実現するのに、依然としてこのよ うなチップを多く用いることとなる。しかし、ＥＲＣＧＡのロジック容量は、大 規模集積回路と同等ではないため、更に多くのチップが必要となる。
最終的に、リアライザシステムがシングル大規模チップのロジック容量を有する ためには、リアライザシステムが１０のオーダのＥＲＣＧＡを有している必要が ある。このリアライザシステムが、このようなチップの容量を有しているために は、１００個のオーダのＥＲＣＧＡが必要とされる。このことは、特殊な製造技 術とは無関係に必要とされることに注意しなければならない。チップ当りのトラ ンジスタの数を２倍にすることによる製造工程によって、ＥＲＣＧＡの能力を２ 倍にすると、再構成不可能なチップの容量が２倍となり、それ故、設計サイズ全 体も同様に２倍となる。
これらの理由によって、有効なリアライザシステムを開発するためには、電気的 に再構成可能な方法で、数百個のＥＲＣＧＡを相互接続できるようにするととも に、設計を数百個のＥＲＣＧＡの構成に変換できるようにする必要がある。本発 明は、ＥＲＣＧＡそれ自体の技術にまで及ぶものではなく、多くのＥＲＣＧＡか らリアライザシステムを開発するための技術にのみ関するものである。
ＥＲＣＧＡ技術は、いかにしてリアライザシステムを開発するかを示してはいな い。その理由は、それが別の問題だからである。
一つのＩＣチップの全体を構成している再構成可能な相互接続ロジック素子のた めのＥＲＣＧＡ技術は、多くを相互接続するのに適用できない。いずれか一方の 方向に信号を通すスイッチングトランジスタによって、ＥＲＣＧＡ相互接続を容 易に達成することができる。一つのチップ全体に亘って障壁が存在しないので、 相互接続に利用する多数の通路が存在する。チップが小さいので、信号のディレ ィも小さい。多くのＥＲＣＧＡを相互接続するのは、むずかしい。その理由は、 ＩＣパッケージピン及びプリント回路ボードを伴っているからである。利用する ことのできるピンの数が制限されいてるということは、相互接続のための通路の 数が制限されているということである。チップの信号の入出力は、（例えば増幅 しながら）アクティブピンバッファを介して行われなければならない。アクティ ブピンバッファは、一方向にのみ信号を送ることができる。これらのバッファ及 び回路基板のトレースによって、一つのチップによって生ずるディレィよりも大 きなディレィが生ずるリアライザシステムの相互接続技術によって、ＥＲＣＧＡ とは全く別の方法で、これらの問題を解決する。
最終的に、ＥＲＣＧＡ技術では、設計を多くのチップの構成に変換する必要はな い。リアライザシステムの相互接続は、ＥＲＣＧＡ内の相互接続とは全く異なる ものであり、相互接続を決定及び構成する全く別の方法が必要とされる。
所定の時間に利用することのできる迅速且つ緻密なシリコン技術を用いて、ＥＲ ＣＧＡを開発する。（１ミクロンＳＲＡＭ技術を用いて、１９８９　Ｘ１ｌｉｎ ｘ　ＸＣ３０００ＬＣＡを開発する。）これは、実現される迅速且つ緻密なシス テムと同一の技術である。ＥＲＣＧＡは汎用のものであり、再構成可能な相互接 続を具えているので、現行のゲートアレイや慣用のチップはど緻密ではないファ クタを具えている。リアライザシステムは、ＥＲＣＧＡのレベルより高い汎用性 及び再構成可能性に対するサポートを反復する。従って、リアライザシステムは 、現行の緻密なシステム程緻密ではなく、常に概略的には、１のオーダの一定の ファクタとなっている。ボードレベルのリアライザシステムは、ゲートアレイを 実現し、ボックスレベルのリアライザシステムは、ボード及び大規模慣用チップ を実現する。更に、ラックレベルのリアライザシステムは、ボックスを実現する 。
設計構造は、パッケージングの影響を強く受ける。Ｉ１０ビン幅：　ＶＬＳＴチ ップレベルでは、１００１１０ピンは容易に開発でき、２００ビンは開発が困難 であるが、用いないこともなく、４００ピンに関しては、はとんど開発されてい ない。ボードレベルでは、これらの数字は概して２倍となっている。ロジック密 度：ボードが、しばしば５個のＶＬＳｒチップを具えており、１０個のＶＬＳｌ を具えることも可能であるも、２０個のＶＬＳ　Ｉを具えることは一般的ではな い。単にその理由は、実際のボードの最大値が約２００平方インチに制限されて いるからである。ボックスは、通常１０〜２０ボードを具えており、時には、４ ０ボードを具えている。相互接続密度：２次元ワイヤの平面を数枚用いることが できる場合、モジュールは、完全にチップ及びボード上で相互接続される。しか し、背面が本質的に一次元的な場合には、ボックスレベルにおいて、それほど完 全に相互接続されているわけではなこれらパンケージングの制約は、有用なリア ライザシステムにおいて見られるシステム構造にかなり影響を及ぼす。リアライ ザシステムでは低密度であるがために、実現される設計部では、単一のロジック チップは、通常、唯一のモジュールを構成する。一つのボードにおけるロジック チップの複合体によって、１つ又は２つのＶＬＳＩチップを実現する。リアライ ザボードのボックスは、設計部において、単一のボードを実現する。更に、ボッ クスのラックは、設計部のボードのボックスを実現する。
従って、リアライザシステムのボードレベルのロジック及び相互接続の複合体は 、設計部のＶＬＳ　Ｉチップと同じロジック・相互接続容量及び１１０６７幅を 有している必要がある。リアライザシステムのボックスは、設計部のボードと同 じロジック・相互接続容量及び１１０６７幅を必要とし、リアライザシステムの ラックは、設計部のボックスと同じロジック・相互接続容量を必要としている。
図Ｉじ１１創裟説朋− 図１は、リアライザハードウェアシステムのを示す略ブロック図である。
図２は、直接相互接続システムを示す略ブロック図である。
図３は、チャンネル・ルーティング相互接続システムを示す略ブロック図である 。
図４は、クロスバ−相互接続システムを示す略ブロック図である。
図５は、クロスバ−回路網相互接続システムを示す略ブロック図である。
図６は、部分的なりロスバー相互接続システムの簡単な一例を示す略ブロック図 である。
図７は、部分的なりロスバー相互接続システムを示す略ブロック図である。
図８８及び８ｂは、クロスバ−チップ幅の相違を説明するための図である。
図９は、トライステート回路網を示す略ブロック図である。
図１０は、図９のトライステート回路網と等価な、積の和を示す略ブロック図で ある。
図１１ａおよびＩｌｂは、°゛フローテイングロー°及び“フローティングハイ パの積の和の回路網を示す略ブロック図である。
図１２は、相互接続を最小とするように構成されたドライバ及びレシーバを示し ている略ブロック図である。
図１３は、ロジック加算構成を示している略ブロック図である。
図１４は、クロスバ−加算構成を示している略ブロック図である。
図１５は、双方向性のクロスバ−加算構成を示している略ブロック図である。
図１６は、双方向性のクロスバ−トライステート構成を示している略ブロック図 である。
図１７は、部分的なりロスバーからのオフボード接続を示している略ブロック図 である。
図１８は、Ｙレベルクロスバ−相互接続を示している略ブロック図である。
図１９は、双方向性バスのシステムレベル相互接続を示す略ブロック図である。
図２０は、共通バス相互接続に基づ（，８個のボードを示す略ブロック図である 。
図２１は、２つのバスレベルの階層を示す略ブロック図である。
図２２は、最大バス相互接続階層を示している略ブロック図である。
図２３は、汎用メモリモジュール構造を示す略ブロック図であ図２４は、メモリ アドレスロジックチップを示す略ブロック図である。
図２５は、共通Ｉ１０を用いてのメモリデータロジックチップを示す略ブロック 図である。
図２６は、分離Ｉ１０を用いてのメモリデータロジックチップを示す略ブロック 図である。
図２７は、−個のデータビットに関する多重ＲＡＭを示す略ブロック図である。
図２８は、メモリモジュールの好適例を示す略ブロック図である。
図２９は、刺激ベクトルメモリを示す略ブロック図である。
図３０は、応答ベクトルメモリを示す略ブロック図である。
図３１は、刺激及び応答に対するベクトルメモリを示す略ブロック図である。
図３２は、ベクトルメモリアドレスチップの好適例を示す略ブロック図である。
図３３は、ベクトルメモリデータチップの好適例を示す略ブロック図である。
図３４は、ランダムアクセスステイミュレータを示す略ブロック図である。
図３５は、エツジ感応タイプのステイミュレータを示す略ブロック図である。
図３６は、サンプラの略ブロック図である。
図３７は、変更検出サンプラを示す略ブロック図である。
図３８は、ユーザ指定のデバイスモジュールアーキテクチャを示す略ブロック図 である。
図３９は、デバイスを取り付けているＵＳＤＭの好適例を示す略ブロック図であ る。
図４０は、構成グループを示す略ブロック図である。
図４１は、ホストインターフェースアーキテクチャを示す略ブロック図である。
図４２は、Ｒバス続出及び読込サイクルを示す図である。
図４３は、リアライザ設計変換システムを示す略プロ・ツク図である。
図４４ａ及び４４ｂは、本発明に用いられている設計部データ構造を示す図であ る。
図４５ａ、　４５ｂ及び４５ｃは、本発明に用いられている基本要素変換を示す 図である。
図４６は、基本要素のクラスタへの移動を示す略プロ・ツク図である。
図４７ａ、　４７ｂ及び４７ｃは、シンプルな回路網相互接続を示す図である。
図４８ａ、　４８ｂ及び４９ｃは、トライステート回路網相互接続を示す図であ る。
図４９は、リアライザロジックシュミレーションシステムを示す略ブロック図で ある。
図５０ａ、　５０ｂ及び５０ｃは、マルチステートロジックのリアライザシステ ム構成を示す略図である。
図５１ａ、　５１ｂ及び５１ｃは、ディレィ依存機能の例を示す略図である。
図５２ａ、　５２ｂ及び５２ｃは、ユニットディレィ構成の例を示す略図である 。
図５３ａ、　５３ｂ及び５３ｃは、リアルディレィ構成を示す略図である。
図５４は、リアライザフォールトシュミレーションシステムを示す略ブロック図 である。
図５５は、リアライザロジックシュミレータ評価システムを示す略ブロック図で ある。
図５６は、リアライザプロトタイピングシステムを示す略ブロック図である。
図５７は、リアライザプロトタイピングシステムのデジタルコンピュータの一例 を示す略ブロック図である。
図５８は、仮想ロジックアナライザの構成を示す略ブロック図である。
図５９は、リアライザ生産システムを示す略ブロック図である。
図６０は、リアライザ計算システムを示す略ブロック図である。
図６１ａ、　６１ｂ及び６１ｃは、ロジックボード、ボックス及びラックの階層 相互接続を具える好適例の一般的なアーキテクチャを示す図である。
図６２ａ及び６２ｂは、ロジックボード、ボックス及びＺレベルボックスの物理 的な構成を示す図である。
１、リアライザハードウェアシステム １．１　ロジック及び相互接続チップ技術１、２　相互接続アーキテクチャ− １，２，ｉ　最も近い隣接相互接続 １．２．２　クロスバニ相互接続 １．２．３　相互接続トライステート回路網１．２．４　システムレベル相互接 続 １．３　特定目的の構成素子 １．３．１　設計部メモリ １．３．２　刺激／応答 １．３．３　ユーザ指定デバイス １．４　構成 １．５　ホストインターフェイス ２、リアライザ設計変換システム ２．１　設計部リーグ ２゜２　基本要素変換 ２．３　分割化 ２．４　ネットリスティング及び相互接続３、リアライザの応用 ３．１　リアライザロジックシュミレーションシステム３．１．１　ロジックシ ミュレーション、刺激及び応答の伝送システム ３．１．２　ロジックシュミレーション、オペレーティング・カーネル ３．１．３　リアライザロジックシュミレーシランシステムの使用 ３．１．４　２状態以上の実現化 ３．１．５　リアライザのディレィに関する表現３．１．６　リアライザシュミ レーションから他のシュミレーションへの状態の伝送 ３．２　リアライザフォールトシミュレーションシステム３．３　リアライザロ ジックシュミレータ評価システム３．４　リアライザプロトタイピングシステム ３．４．１　実現された仮想計器 ３．５　リアライザ実行システム ３．６　リアライザ生産システム ３．７　リアライザ計算システム ４、好適例 １、リアライザハードウェアシステム リアライザハードウェアシステム（図１）は：１）１）少なくとも２つのロジッ クチップ（通常、数十個又は数百価）及び ２）付加的に、メモリモジュール、ユーザ指定のデバイスモジュールのような、 １以上の特定目的のための構成要素を具えている１セツトのしチップを、 ２）Ｉ１０ビンを相互接続可能なすべてのしチップに接続されている構成可能な 相互接続と、 ３）ホストコンピュータ、構成システム及びデータ入出力又は制御のためのホス トが使用することのできるすべてのデバイスに接続されたホストインタフェース と、４）ホストインタフェース、すべての構成可能なしチップ及び相互接続デバ イスに接続された構成システムとを具えている。
このハードウェアを、通常、ロジックボード、ボックス及びラックの形態で実装 し、ホストコンピュータに接続する。このハードウェアは、ホストコンピュータ の制御の下、作動する。
ロジ・・　゛　チ・プ　′ １．１．１　ロジックチップデバイス デバイスが、リアライザロジックチップとして役立つためには、このデバイスが 電気的に再構成可能なゲートアレイ（ＥＲＣＧＡ）でなければならない： １）デバイスは、容量制限を条件として、組合せロジック（及び付加的な記憶装 置）を具えているデジタルロジック回路によって構成することができなければな らない。
２）デバイスは、その機能及び内部相互接続を、電気的に何回でも、種々の論理 回路に適合するように構成することができるという点において、電気的に再構成 可能でなければならない。
３）デバイスは、特定の回路網又は特定するＩ１０ピンとは無関係に、デジタル 回路網でＩ１０ピンを自由に接続し、リアライザシステムの部分クロスバ−１又 は直接相互接続が首尾よくロジックチップを相互接続できなければならない。
ロジックチップとして好適な、再構成可能なロジックチップの一例としては、ロ ジックセルアレイ（Ｌｏｇｉｃ　Ｃｅ１ｌ　Ａｒｒａｙ（ＬＣＡ））がある（　 ”Ｔｈｅ　Ｐｒｏｇｒａｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ　Ｈａｎｄｂｏｏｋ 　”　、Ｘ１ｊｉｎｘ　Ｉｎｃ、、　Ｓａｎ　Ｊｏｓｅ、　ＣＡ＋　１９８９） 。このロジックチップは、Ｘ１ｌｉｎｘ、　ｉｎｃ、その他で製造されている。
このチップは、構成可能なロジックブｏｙり（ｃｏｎｆｉｇｕｒａｂｌｅ　Ｌｏ ｇｉｃ　Ｂｌｏｃｋ（ＣＬＢ））の２次元配列を具えている。この２次元配列は 、再構成可能なＩ１０ブロック（ＩＯＢ　）で囲まれているとともに、ＣＬＢと ＩＯＢとの間の行と列とに配置されたセグメントを配線することによって相互接 続されている。各ＣＬＢは、数個の入力端子と、ロジック機能を再構成すること のできる多重入力組合せロジック回路網と、−以上のフリップフロップと、ＣＬ Ｂ内の再構成可能な相互接続によって連結することができる一以上の出力端子と を具えている。各１０Ｂを再構成し、チップの大力バッファ又は出力バッファと することができる。更に、各ＪＯＢを外部Ｉ１０ピンに接続する。配線したセグ メントをＣＬＢ、　ＪＯＢ及び、お互いに接続することによって、再構成可能な パストランジスタ及び相互接続マトリックスを介し、ＣＬＢ、　ＩＯＢ及びセグ メント間に、相互接続を形成する。すべての再構成可能な機能を、チップのシリ アルシフトレジスタにおけるピントで制御する。従って、ＬＣＡは、゛構成ビッ トパターン”のシフトによって完全に構成される。
構成に要する時間は、１０〜１００マイクロ秒である。Ｘ１ｌｉｎｘ　２０００ 及び３０００シリーズのＬＣＡは、６４〜３２０のＣＬＢを具えており、５６〜 １４４のＪＯＢを使用することができる。
ＬＣＡネットリス）　（ｎｅｔｌｉｓｔ　）変換ツール（以下にて示す）は、ロ ジックをＣＬＢに作成し、ＣＬＢとＪＯＢとの間の相互接続を最適にしている。
ＣＬＢとＩ１０ビンとの間の相互接続を構成することによって、ＬＣＡは、特定 の回路網又は特定する■１０ビンとは無関係に、デジタル回路網でＩ１０ビンを 自由に接続することができる。リアライザシステムを好適に具体化するには、Ｌ ＣＡデバイスを、そのロジックチップとして用いる。
ロジックチップとして好適な、他の種類のアレイとしては、ＥＲＡ　、すなわち 電気的に再構成可能なアレイがある。市販されているものとては、Ｐｌｅｓｓｅ ｙのＥＲＡ　６０　Ｋのタイプのデバイスがある。これは、構成ビットパターン を部分的にＲＡＭにロードすることで構成される。ＥＲＡを２人力ＮＡＮＤゲー トのアレイとして構成する。ＲＡＦｊＯ値に応じて、２人力ＮＡＮＤゲートの各 々を、独立に互いに相互接続する。ＲＡＭは、ゲート入力端子の、一連の相互接 ＭＪ　路へ（７）　接ｍ　ヲ切換エル、　ＥＲＡ　６０１００　ハ、約１０，０ ００個のＮＡＮＤゲートを具えている。アレイの周辺のＩ１０セルは、ゲート入 力端子及び／又は出力端子を、外部Ｉ１０ピンに接続するのに用いられる。　Ｅ ＲＡネットリスト変換ツールは、ロジックをゲートに作成し、ゲート間の相互接 続を最適にするとともに、以下に示すように、構成ビットパターンファイルを出 力する。ゲートとＩ１０セル間の相互接続を構成可能にすることによって、ＥＲ Ａは、特定の回路網又は特定するＩ１０ピンとは無関係にデジタル回路網を用い て、Ｉ１０ピンを自由に接続することができる。
ロジックチップとして用いることのできる、更に他の種類の再構成可能なロジッ クチップとしては、ＥＥＰＬＤ　、すなわち、電気的に消去可能で、プログラム 可能なロジックデバイス（“’ＧＡＬＨａｎｄｂｏｏｋ″、　Ｌａｔｔｉｃｅ　 Ｓｅａ＋１ｃｏｎｄｕｃｔｏｒ　Ｃｏｒｐ、＋　Ｐｏｒｔｌａｎｄ、　ｏＲ。
１９８６　）がある。商用のものとしては、ラティス・ジェネリック・アレイ・ ロジック（Ｌａｔｔｉｃｅ　Ｇｅｎｅｒｉｃ　Ａｒｒａｙ　Ｌｏｇｉｃ（ＧＡＬ ））がある。これは、ビットパターンを、ロジック構成の部分にｑ−ドすること で構成される。ＧＡＬは、出力フリップフロップを有する、積の和のアレイとし て構成されており、その構成は、Ｘ１ｊｉｎｘ　ＬＣＡよりも汎用性を有してい ない。ＧＡＬによって、Ｉ１０ピンを、すべての入力ピン間及びすべての出力ピ ン間のロジックに接続せずにすみ、部分的に要件を満足している。　ＧＡＬは、 １０〜２０個のピンを有しており、比較的小さな構造となっている。
しかし、ＧＡＬはリアライザロジックチップとして用いられる。
プログラム可能なロジックチップについての詳細は、米国特許第４．６４２，４ ８７号、第４．７００．１８７号、第４．７０６．２１６号、第４．７２２゜０ ８４号、第４，７２４，３０７号、第４．７５８．９８５号、第４．７６８．１ ９６号及び第４．７８６．９０４号明細書において説明されている。ここでは、 これら明細書の内容を、説明に用いている。
１、）、２　相互接続チップデバイス 相互接続チップは、クロスバ−相互接続の全体及び一部に用いるクロスバ−チッ プと、直接相互接続及びチャンネルルーティング相互接続に用いるルーティング チップとを具えている。
デバイスが、リアライザ相互接続チップとして役立つためには：１）デバイスは 、直ちに、任意に選択されたＩ１０ピンのグループ間で多くのロジック相互接続 を形成し、各相互接続は、その入力Ｉ１０ピンからロジック信号を受信するとと もに、これらの信号を出力Ｉ１０ピンに供給できなければならない。
２）デバイスは、その相互接続を電気的に規定するという点において、再構成可 能でなければならず、多くの種々の設計に適合できるように再規定できなければ ならない。
３）クロスバ−加算技術を用いて、部分的クロスバ−相互接続におけるトライス テート回路網を相互接続する場合、デバイスは、加算ゲートを具体化できなけれ ばならない。（クロスバ−加算技術を用いない場合には、トライステート・セク ションにて説明するように、他のトライステート技術を用いる。） 上述したｌ１ｉＲＣＧＡデバイス、すなわち、ＬＣＡ、　ＥＲＡ及びＥＥＰＬＤ は、これらの要件を満足しており、相互接続チップとして用いられる。相互接続 チップに、ロジックをほとんど、或いは全く、用いない場合、はとんどのデジタ ル回路網を構成することのできる機能は、データを直接入力ピンから出力ピンへ と送ることができる。　ＬＣＡは、リアライザシステムを好適に具体化する際、 クロスバ−チップとして用いられる。
Ｔｌ　７４ＡＳ　８８４０デジタルクロスバ−スイッチ（ＳＮ　７４　ＡＳ　８ ８４０データシート、テキサス　インストゥルメント、ダラスＴＸ。
１９８７）すなわち、通常電話スイッチに用いられる交差点スイッチデバイスを 、相互接続チップとして用いることができる。ところで、これらのクロスバ−ス イッチデバイスを、作動中、動的に変化する構成に応用する場合、データ伝送ス ピードに匹敵する再構成スピードが得られる。この再構成スピードは、ＥＲＣＧ Ａデバイスの構成スピードよりも速い。この結果、このようなりロスバースイッ チデバイスは、ＥＲＣＧ＾よりも高価且つ、低容量であり、あまり望ましくない リアライザ相互接続チップを作成することとなってしまう。
１．１．３　Ｆ、ＲＣＧＡ構成ソフトウェア構成ピットパターンは、ユーザ指定 に従って、ＥＲＣＧＡにロードされ、そのロジックを構成する。ユーザが単独で ロジックを構成するのは、非現実的である。従って、通常、ＥＲＣＧＡ装置を製 造することによって、ネットリスト変換ソフトウェアツールが得られる。このツ ールは、ネットリストファイルに具わっているロジック仕様を、構成ビットパタ ーンファイルに変換する。
リアライザ設計変換システムは、ＥＲＣＧＡのコンピュータメーカによって提供 されるネットリスト変換ツールを用いている。
リアライザ設計変換システムが、設計部において、ネットリスト変換ツールを読 出し変換し、ロジックチップに分割し、さらに相互接続を決定すると、各ロジッ クに対するネットリスト及びリアライザ・ハードウェアにおける相互接続チップ を発生させる。ネットリストファイルとは、すべての基本要素（ゲート・フリッ プフロップ及びＩ１０バッファ）及び、単一ロジックチップ又は相互接続チップ で構成されるこれらの相互接続のリストのことである。
リアライザ設計変換システムは、ＥＲＣＧＡネットリスト変換ツールを、各ネッ トリストファイルに供給し、各チップの構成ファイルを得る。ロジックチップ及 び相互接続チップとして種々のデバイスを用いる場合には、適切なツールを用い る。構成ファイルは、２進ビツトパターンを具え、これはＥＲＣＧＡデバイスに ロードされると、ネットリストファイルの仕様に応じて、ファイルを構成する。
ＥＲＣＧＡデバイスは、これらのファイルを、永久に記憶され且つ、作動前に設 計部のリアライザシステムを構成するのに用いられる単一バイナリ−ファイルに 収集する。
リアライザ設計変換システムは、ツールのＥＲＣＧＡコンピュータメータによっ て規定されるネットリスト及び構成ファイルフォーマットに準拠している。
１．１．４　ネットリスト変換ツール リアライザシステムを好適に具現化するために、ロジックチップ及びクロスバ− チップとしてＬＣＡを用いているので、Ｘ１ｌｉｎｘ　ＬＣＡネットリスト変換 ツール及びそのファイルフォーマットをここで説明する。Ｘ１ｌｉｎｘ製のＬＣ Ａネットリスト変換ツール（ＸＡＣＴ　）によって、ネットリスト形式のロジッ ク回路網が与えられるとともに、自動的にロジック素子がＣＬＢに作成される。
Ｉ１０ピンの位置に関して、最適の方法でロジック素子を構成し、内部相互接続 を容易にすることができる。従って、このツールは、いかにしてロジックチップ の内部相互接続を構成するかを解明し、その出力結果としての構成ファイルを作 成する。
ＬＣＡネットリスト変換ツールは、単に個々のＬＣＡを変換するだけであって、 ロジック回路網が大き過ぎて、単一のＬＣＡに適合できない場合には、障害が生 じる。
Ｘ１ｌｉｎｘ　ＬＣＡネットリストファイルを、ＸＮＦファイルと称する。
これは、アスキーテキストファイルであり、各々の基本要素に対する１セツトの ＸＮＦファイル中のステートメントを具え、基本要素、ピン及びこれらのピンに 接続される回路網の名称を特定する。これらの回路網は、ＬＣＡネットリスト中 で相互接続されており、入力設計部の回路網ではなく、ＬＣＡ基本要素を接続し ている。χＮＦファイル中のいくつかのファイルは、設計変換の結果、入力設計 部の回路網に直接対応しているが、他のファイルは、対応していない。
例えば、これらは“Ｉ　１７８１’　と称する、２人力ＸＯＲゲートを特定する ためのＸＮＦファイル基本要素ステートメントであり、前記２人力ＸＯＲゲート の入力ピンを、’ＤＡＴＡＯ’及び’ＩＮＶＥＲＴ　’と称する回路網に接続し 、その出力ピンを、’　ＲＥＳＵＬＴ　’と称する回路網に接続している： ＳＹＭ、Ｉ　１７８１．Ｘ０Ｒ ＰＩＮ、　０．　Ｏ，ＲＥＳＵＬＴ ＰＩＮ、Ｉ、Ｉ、ＤＡＴＡＯ ＰＩＮ、　０．　Ｉ、　ＩＮＶＥＲＴ ＮＤ 入力及び出力Ｉ１０ビンバッファ（入力のためのＩＢＵＰ、出力のための０ＢＵ Ｐ）は、Ｉ１０ピンを特定するためのステートメントを付加することで、同様に して特定される。これらは、０ＢＵＰに対する基本的なステートメントであり、 これによって、’　ＲＥＳＵＬＴ　’を、’　ＲＥＳＯＬＴ　Ｄ″　と称する回 路網を介してＩ１０ピン°Ｐ５７°において駆動させる： ＳＹＭ、ＩＡ　Ｉ２６６．０Ｂ［ＩＰ ＰＩＮ、０．０．ＲＥＳｔｌＬＴ　Ｄ ＰＩＮ、　１．　Ｌ　ＲＥＳＵＬＴ ＮＤ ＥＸＴ、ＲＥＳＵＬＴ　Ｄ、Ｏ，ＬＯＣ＝Ｐ５７Ｘｉｌｉｎｘ　ＬＣＡ　を、Ｒ ＢＴファイルと称する。これは、アスキーテキストファイルであり、構成される 部分を識別するヘッダステートメントと、動作のための部分を構成するのに用い られるバイナリ−ピットパターンを特定する　“０゛及び°Ｓ°のストリームと を具えている。
の１ 実際の場合、大規模入力設計部を実現するためには、多くのロジックチップを使 用しなければならないため、リアライザのロジックチップを再構成可能な相互接 続に接続しなければならない。この相互接続によって、必要とされているように 、設計部中の信号が、分離ロジックチップ間を流れる。この相互接続は、電気的 相互接続及び／又は相互接続チップの結合を具えている。リアライザシステムに おいて大規模設計部を実現するためには、トータルで幾万ものＩ１０ビンを有す るロジックチップが相互接続によって供給されなければならない。
相互接続は、システムサイズが大きくなるにつれて、経済的に拡張可能であり、 容易なものであるとともに、入力設計部を幅広く確実に構成することができ、更 に高速であり、ロジックチップ間のディレィを最小にすることができる。現実の 設計部における回路網単位のピンの平均数は、設計部のサイズとは無関係な小さ な数であるため、接続するロジックチップのトータル数が増加するにつれて、優 れた相互接続のサイズ及びコストも直接的に増加するはずである。設計部の容量 が増大するにつれて、用いる特定ロジックチップ容量、ロジックチップの数及び ロジックチップピンの数も直接的に増大する。従って、設計部の容量とともに、 優れた相互接続のサイズ及びコストも直接的に変化する。
２クラスの相互接続構造を説明する：隣接相互接続を第１セクシヨンで説明し、 クロスバ−相互接続を次のセクションで説明する。最も近い隣接相互接続は、ロ ジックチップと、２次元、３次元又はそれ以上の次元の面に従って、混合及び構 成された相互接続とによって構成される。最も近い隣接相互接続では、ゲートア レイチップの行列編成又はプリント回路基板をロジックチップの編成にまで拡張 している。所定の入力設計部の構成は、チップ及びボードを開発する場合に用い られるのと同様の配置及びルーティングプロセスによって決定される。クロスバ −相互接続は、相互接続されているロジックチップとは異なる。
クロスバ−相互接続は、伝送及び演算に用いられるクロスバ−の多入力多出力編 成に基づくものであり、平面的に構成することができる。
最も近い隣接相互接続は、ロジック容量が大きくなるにつれて、大きくなるが、 ルーティング通路が密集するにつれて、大規模相互接続はゆっくりとなり、また 、構成を決定することが困難且つ不確実なものとなる。単なるクロスバ−は、そ の直接性のために極めて高速であり、その規則性のために構成が容易であるが、 すぐに非実用的な大きさとなってしまう。部分的なりロスバー相互接続は、はと んどの直接性と、単なるクロスバ−の規則性とを保持するが、設計部容量の増大 とともにのみ直接的に増大し、理想リアライザ相互接続を実現している。実際の リアライザシステムでは、図示した他の相互接続を用いることができるが、部分 的クロスバ−を好適な具体例に用いる。この使用は、この明細書の他の部分から 類推される。
１．２．１　最も近い隣接相互接続 １．２．１．１直接相互接続 直接相互接続では、相互接続チップを用いずして、直接すべてのロジック与ツブ を、規則アレイにおいてお互いに接続する。
この相互接続は、単にロジックチップ間の電気的接続から成っている。ロジック チップの相互接続は、多くの異なるパターンを形成することができる。一般的に 、一つのロジックチップのピンをグループ毎に分割する。従って、すべてのロジ ックチップおいて各ピンのグループを、他のロジックチップの同様なピンのグル ープ等に接続する。各ロジックチップは、単に一組のすべてのロジックチップ、 すなわち、物理的な意味において、つまり、少な（ともアレイの接続形態という 意味において、最も近い隣接ロジックチップとだけ接続する。
１以上のロジックチップにロジックを接続するすべての入力設計部回路網を、相 互接続チップとしての機能を果たす他のロジックチップに、これらのロジックチ ップを直接接続する場合には直接接続し、又は、一連の他のロジックチップを介 して接続し、チップの実現するロジックのいずれかに接続することなしに、ロジ ック信号を一方のＩ１０ビンから他方のＩ１０ビンへと伝達する。このようにし て、いかなる所定のロジックチップも、設計部ロジックの共有に加えて、一方の チップから他方のチップへと相互接続信号を伝達するように構成されている。
相互接続機能を実行することのできない非ロジックチップリソースを、アレイの 周辺で、専用ロジックチップピンに接続又は、ロジックピンを相互に接続してい るピンに正接させ接続している。
図２に示す特定の例では、行及び列の２次元格子中に配置されたロジックチップ を具えており、その各々のチップは、メモリを有する隣接ロジックチップに、北 側、南側、東側及び西側で接続されている４つのピンのグループと、Ｉｌｏと、 周辺で接続されたユーザ指定のデバイスとを具えている。
この相互接続を、ここで説明した２次元のものから、より高次元のものへと拡張 することができる。一般的に、　“ｉ゛を次元の数とする場合、各々のロジック チップのピンを、２”ｎ個のグループに分割する。各々のロジックチップは、規 則的な形態で、２′″ｎ個の他のロジックチップと接続している。他の変更も同 様であるが、ピンのグループの大きさは等しくない。ロジックチップの数及び各 々のピンの数に基づき、ピングループサイズの寸法及びセットを選択し、２つの ロジックチップ間に介在するロジックチップの数を最小とするとともに、各々直 接隣接しているチップ対の間を充分に相互接続し、回路網がこれら２つのチップ だけにつながるようにしている。相互接続のためのロジックチップをいかに構成 するかを決定するには、ロジックのためのチップをいかに構成するかを決定しな ければならない。ロジックチップを構成するためには：１）基本要素変換のセク ションで述べたように、設計部のロジックをロジックチップの基本要素形態に変 換する。
２）ロジックチップにおけるロジック基本要素を区分化及び配置する。ロジック チップのロジック容量内に各々適合しているサブ回路網に、設計部を区分化する ことに加えて、サブ回路網をお互いに対して配置し、必要とされる相互接続の量 を最小とする。ゲート・アレイ又は標準セルチップ自動区分化及び配置ツール（ ”Ｇａｔｅ　５ｔａｔｉｏｎ　Ｒｅｆｅｒｅｎｃｅ　Ｍａｎｕａｌ”、　ｍｅｎ ｔｏｒ　Ｇｒａｐｌｒｉｃｓ　Ｃｏｒｐ＋　１９８７　）において用いられてい るような、標準区分化及び配置ツール方法を用いて、いかにしてロジック基本要 素をロジックチップに割り当てるかを決定し、相互接続を達成する。このことは 、定評のある方法であり、ここでは、これ以上の説明を省略する。
３）ロジックチップ間の相互接続を配線する。すなわち、ロジックチップの中か ら特定のロジックチップ及びＩ１０ピン相互接続を選定し、ゲートアレイ又は標 準セルチップ自動ルーティングツール（Ｇａｔｅ　５ｔａｔｉｏｎ　Ｒｅｆｅｒ ｅｎｃｅ　Ｍａｎｕａｌ”。
Ｍｅｎｔｏｒ　Ｇｒａｐｈｉｃｓ　Ｃｏｒｐ、＋　１９８７　）のような標準ル ーテングツールを用い、いかにしてチップを構成するかを決定し、相互接続を達 成する。これは、定評のある方法であるため、いかにして、この方法を相互接続 の問題に適用するかを除き、ここでは、これ以上の説明を省略する。ロジックチ ップのアレイを、シングルラージゲートアレイ又は、標準セルチップと同じ方法 で取り扱う。各々区分化されたロジックサブネットワークは、大規模ゲートアレ イロジックマクロに対応しており、相互接続されたロジックチップＩ１０ピンは 、ルーティングに用いる配線チャンネルを規定している。特に、各々のルーティ ング方向には、相互接続されたロジックチップＩ１０ピンの各グループ毎のピン と同数のチャンネルを具えている。ロジックチップ間では、多くの相互接続が可 能であるので、多くのルーティング層によって、ゲートアレイのチャンネル制約 を取り除くのと同様の方法を用いて、ルーティングを制約することなく、各末端 部において、同じチャンネルを用いる。
４）ルーティングの過剰（ルーティング処理の間あるポイントにおいてチャンネ ルをルーティングすることができない場合）のために、相互接続を行うことが不 可能な場合、調整された基準を用いて、設計部を再区分化及び／又は再配置し、 過剰を除去し、再び相互接続を試みる。
５）どの回路網がどのチャンネルを使用するについての仕様を、特定のルーティ ングチャンネルと、Ｉ１０ピンとの間の対応に応じて、個々のロジックチップに 対するネットリスト及び、ロジックチップ信号に対する特定ピンの役割に変換す る。ロジック基本要素の仕様とともに、Ｉ１０ピン仕様及びロジックチップ内部 相互接続の形態の仕様を、各ロジックチップ毎のネットリストファイルに送出す る。
６）ロジックチップネットリスト変換ツールを用い、各ロジックチップ毎の構成 ファイルを発生させるとともに、これらを組合せ、入力設計のための最終的なリ アライザ構成ファイルを作成する。
１．２．１．２　チャンネルルーティング相互接続チャンネルルーティング相互 接続は、直接相互接続の変形である。この場合、チップは、ロジックとしては用 いられず単に相互接続を行う相互接続チップと、もっばらロジックとして用いら れるロジックチップとに分割される。特に、ロジックチップは、お互いを直接接 続するのではなく、その代わりに、ただ単に相互接続チップを接続するだけであ る。その他すべての点において、チャンネルルーティング相互接続は、直接相互 接続方法に従って作成されている。−以上のロジックチップに及び回路網は、ル ーティングチップと称する一連の相互接続チップを構成することによって相互、 接続する。ルーティングチップは、これらのロジックチップを接続させるととも に、お互いを接続させ、ロジックチップＩ１０ピン間にロジック的接続が確立さ れる。このことは、構成可能な“回路基板”に用いられる。
チャンネルルーティング相互接続を、−例として２次元としている：すなわち、 図３に示されているように、ロジックチップは、行及び列の形態で配置されてお り、その周囲は、ルーティングチップによって完全に囲まれている。アレイを、 全てがルーティングチップで構成されている行と、ロジックチップ及びルーティ ングチップで交互に構成されている行とで交互に構成する。このようにして、ロ ジックチップの周囲には、行方向列方向に、切目なくルーティングチップが配置 されている。各チップのピンを、４つのグループ、すなわち、“北側、東側、南 側、西側”と称する４つのエツジに分割する。各々のチップのピンを、４つの最 も近い隣接チップに格子状に接続する。：すなわち、北側のピンを、北側に隣接 するチップの南側ピンと接続し、東側ピンを、東側に隣接するチップの西側ピン に接続する。以下同様である。
このモデルは、上記例の２次元より大きな次元にまで拡張することができる。一 般的には、°ｎ“を次元の数とする場合、各ロジックチップのピンは、２”ｎ個 のグループに分割される。
各ロジックチップは２′″ｎ個の隣接チップを接続させている。
アレイの中心において、各々のロジックチップに対して（２−ｎ−１）個のルー ティングチップが存在する。
ロジックチップとルーティングチップとの特徴に基づき、このチャンネルルーテ ィングモデルの一般化を同様にして用いる。
ロジックチップのピンを数個のグループに分けることができる。
ルーティングチップのピンも、数個のグループに分けることができる。但し、ル ーティングチップのピンのグループ数が、ロジックチップのピンの数と同じであ る必要はない。ロジックチップとルーティングチップとは、同数のピンを具えて いる必要がない。ロジックチップとルーティングチップとの規則的なアレイであ り、且ついかなる所定のロジックチップであっても、それが最も近い隣接チップ の限定セットとだけ接続されている限り、これらの変形が適用される。
ロジックチップ間の相互接続を、ロジックチップを介してではなく、相互接続チ ップを介してのみ配線するということを除いて、直接相互接続に用いると同様の 方法を用い、ロジックチップをいかに構成するかを決定するとともに、相互接続 チップをいかに構成するかを決定する。
回路網のロジック信号は相互接続を完成させるのに必要なルーティングチップと 同数のルーティングチップを介して流れる。
各々のルーティングチップによって、信号の伝搬が遅れるので、信号が流れるル ーティングチップが増えれば増える程、相互接続を介しての信号伝搬送遅れ時間 は長くなる。ルーテングの必要条件を最小とできるように、ロジック設計部を区 分化するとともに、それぞれの区分を特定のロジックチップに配置するのが一般 的には望ましい。ルーティングが過剰であり、相互接続を行うことができない場 合、調整された基準を用いて、設計部を再区分化及び／又は再配置し、再び相互 接続を行う、このサイクルは、必要な限り、繰り返される。
１．２．２　クロスバ−相互接続 １．２．２．１完全クロスバ−相互接続クロスバ−とは、制約なくピンを他のピ ンと接続することのできる相互接続アーキテクチャ−である。これは、コンピュ ータのスイッチング回路網及び通信デバイスにおいて、メツセージを通信するの に広く用いられている。完全なりロスバーと、して構成され、すべてのロジック チップピンに接続されるとともに、いかなるピンの相互接続の組合せであっても 構成可能な相互接続によって、いかなる入力設計及びロジックチップ区分化であ っても、直接的に相互接続を達成することができる。その理由は、いかなるピン であっても、いかなる他のピンに直接接続することができるからである。
しかし、多くのロジックチップを相互接続することのできる実用的な単一デバイ スは存在しない。例えば、好適例のロジックボードは、各々接続すべき１２８個 のピンを有するロジックチップを１４個具えている０合計で、エフ９２ピンとな り、実用的なシングルチップの容量を、はるかに越えている。実用的な相互接続 チップ及び、デバイスからクロスバ−を構成することができる。−これらを構成 することによって、Ｉ１０ピン間に任意の相互接続を実現することができる。ク ロスバ−相互接続の場合、これらをクロスバ−チップと称する。
実用的なりロスパーチップからクロスバ−相互接続を構成する一般的な方法は、 一つのクロスバ−チップを用いて、一つのロジックチップビンを、クロスバ−チ ップが有するピンと同数の他のロジックチップピンと相互接続する０図４は、わ かり易くするために、極めて簡略化した一例を示している。各々８個のピンを有 する４個のロジックチップを相互接続する。各々９個のピンを有するクロスバ− チップを有するクロスバ−チップを用いる。３個のクロスバ−チップの最も左側 の列によって、ロジックチップ４のピンＨを、ロジックチップ１，２及び３のピ ンと接続する。次の列によって、ピンＧ等を、ロジックチップ４のピンＧに接続 する。同じロジックチップに関しては、内部で接続できることから、ピンと他の ピンとを接続する必要はない、クロスバ−チップの隣接する８個の列は、ロジッ クチップ３と、ロジックチップ１及び２とを相互接続している。ロジックチップ ４は含まれていない。その理由は、ロジックチップ４のピンをクロスバ−チップ の最初の８個の列によって、ロジックチップ３のピンに接続しているからである 。最後の８個の列は、ロジックチップ１と２とを相互接続している。合計４８個 のクロスバ−チップを用いる。
入力設計に基づく２つの回路網は、相互接続された状態を示している。回路網Ａ は、ロジックチップ１のピンＤによって駆動され、ロジックチップ４のピンＢに よって受信される。１で示されているクロスバ−チップは、これらのピンの両方 を接続しており、ロジックチップ１のピンＤから受信し、受信したものを、チッ プ４のピンＢに伝達する。このようにして、ロジック接続を構成する０回路網Ｂ は、ロジックチップ２のピンＦによって駆動され、ロジックチップ３のピンＧ及 びロジックチップ４のピンＧによって受信される。クロスバ−チップ２は、第１ 相互接続を行い、クロスバ−チップ３は、第２相互接続を行う。
−ａ的に、必要とされるクロスバ−チップの数を予測することができる。各々Ｐ Ｉ個のピンを有するＬ個のロジックチップが存在し、且つ、−個のロジックチッ プピンをできる限り多くの他のロジックチップピンと各々接続できるようにして いるクロスバ−チップがＰｘ個のピンを具えている場合：１）ロジックチップ１ の中の一つのピンを、Ｌを介してロジックチップ２の（Ｌ−１）ＰＩ個のピンに 接続しなければならない。これには、（Ｌ−１）　ＰＩ／　（ＰＸ−１）個のク ロスバ−チップが必要とされる。すべてのピンを接続するには、（Ｌ−１）　Ｐ Ｉ”　／　（ＰＸ−１）個（ｙ）り０スハ−チップを必要とする。
２）ロジックチップ２の各々のピンを、Ｌを介して、ロジックチップ３の（Ｌ− ２）ＰＩ個のピンに接続しなければならない。これには、（Ｌ−２）　ＰＩ”　 ／　（ＰＸ−１）個のクロスバ−チップを必要とする。
３）ロジックチップＬ−１の各々のピンを、ロジックチップＬのＰＩ個のピンに 接続しなければならない。これには、ＰＩ”／　（ＰＸ−１）個のクロスバ−チ ップを必要とする。
４）Ｘ＝　（Ｌ−１）　ＰＩ”　／　（ＰＸ−１）＋　（Ｌ−２）ＰＩ”　／　 （ＰＸ−１）　＋・＋ＰＩ”　／　（ＰＸ−１）−（Ｌ２−　Ｌ　）　ＰＩ”　 ／２　（ＰＸ−１）クロスバ−チップの数Ｘは、ロジックチップの数の二乗と、 ロジックチップ毎のピンの数の二乗とを、かけ算したものが増加するにつれて、 増加する。好適実施例のロジックボード（各々１２８個のピンを有する１４個の ロジックチップ）は、各々１２９個のピンを有する１１６４８個のクロスバ−チ ップ又は、各々６５個のピンを有する２３２９６個のクロスバ−チップを必要と している。
クロスバ−相互接続は、段用なリアライザシステムに用いるには、大規模且つ高 価なものであり、非実用的である。
１．２．２．２　完全クロスバ−回路網相互接続相互接続すべき設計回路網の数 がロジックチップピンの合計数の１７２を決して越えることができないというこ とを認識することによって、クロスバ−相互接続の大きさを小さくすることがで きる。クロスバ−回路網相互接続は、ロジック的には、２つのクロスバーによっ て構成されており、その各々は、すべてのロジックチップピンを相互接続回路網 （ＩＣＮ　）と称する一セットの接続回路網に接続しており、ロジックチップピ ンの総数の１／２に番号を付している。−セットのロジックチップピンを、−セ ットのＩＣＮに接続するクロスバ−チップが一セットのＩＣＮから、これらのピ ンへと接続を戻すこともできる（相互接続チップの一般性の撤回）ため、この相 互接続をクロスバ−チップで構成することもできる。各々のクロスバ−チップは 、−セットのロジックチップピンを一セットのＩＣＮと接続している。
図５は、図４にて示したものと同一の４つのロジックチップを相互接続した一例 を示す図である。各々８個のピンを有するクロスバ−チップを用い、１６個のＩ ＣＮを設ける。３２個のクロスバ−チップの各々は、４個のＩＣＮを用いて、４ 個のロジックチップビンを接続する０回路網Ａをクロスバ−チップ１によって相 互接続し、ロジックチップ１のピンＤから受信し、受信したものを、ＩＣＮに伝 達するように構成する。また、回路ｗ４Ａを、クロスバ−チップ２によって相互 接続し、前記ＩＣＮから受信し、ロジックチップ４のピンＢを駆動する。このよ うにしてロジック接続を確立する。回路ｖ４Ｂは、ロジックチップ２のピンＦに よって駆動され、クロスバ−チップ４を介してロジックチップ３のピンＧで受信 されるとともに、クロスバ−チップ５を介してロジックチップ４のピンＧで受信 される。
好適実施例のロジックボード（各々１２８個のピンを有する１４個のロジックチ ップ）のクロスバ−回路網相互接続は、各々１２８個のピンを有する３９２個の クロスバ−チップ又は各々６４個のピンを有する１５６８個のクロスバ−チップ を必要とする。クロスバ−回路網相互接続では、使用するクロスバ−チップの数 は、単なるクロスバ−よりも少ない。クロスバ−回路網相互接続の大きさは、ロ ジックチップの数を、ロジックチップピンの総数との積が増加するにつれて、大 きくなる。これは、ロジックチップ数の二乗に達する。これは、純粋なりロスバ ーよりは、優れているも、依然として望まれる直接スケーリングではない。
１．２．２．３　部分的クロスバ−相互接続ロジックチップそれ自体によって、 クロスバ−が開発できない付加的な自由度を提供することができる。その理由は 、ロジック回路網の所定の入力又は出力を、いかなるＩ１０ビンをも用いること ができるように構成することができる、すなわち、特定の回路網とは無関係に、 構成するからである。この自由度によって部分的クロスバ−相互接続をすること ができる。これが、自由度を、ロジックチップの定義中に明示している理由であ る。
部分的クロスバ−相互接続では、各ロジックチップを分割するのと同様にして、 各ロジックチップのＩ１０ピンを、適切なサブセットに分割する。各クロスバ− チップのピンを、各ロジックチップの各々から、同じピンのサブセットに接続す る。このようにして、クロスバ−チップ“ｎ′を、各ロジックチップのピンのサ ブセット　“ｎ゛に接続する。サブセットと同数のクロスバ−チップを用いる。
各々のクロスバ−チップは、サブセットのピンの数と、ロジックチップの数とを かけ算したのと、同数ビンを有している。各ロジックチップ／クロスバ−チップ 対を、各サブセット中のピンと同数の、パスと称するワイヤで相互接続する。
各クロスバ−チップを、各ロジックチップのピンと同一のサブセットに接続して いるため、一つのロジックチップのピンにおける一つのサブセット中のＩ１０ピ ンから、もう一つのロジックチップのピンにおける別のサブセット中のＩ１０ビ ンへの相互接続を構成することはできない。このことは、相互接続すべき各々の ロジックチップのピンの同一のサブセットから、Ｉ１０ピンを用い、各々の回路 網を相互接続し、適宜にロジックチップを構成することによって、避けられる。
回路網に接続されるロジックチップ中に構成されるロジックチップに割り当てる ことのできるいかなるＩ１０ビンを用いても、ロジックチップを構成できるよう にするため、一方のＩ１０ビンは、他方の工／○ピンと同様のものである。
一般的なパターンを、図６に示す。この図において、ロジックチップとクロスバ −チップとを接続している各々のラインは、ロジックチップピンのサブセットを 示している。各クロスバ−チップを、すべてのロジックチップのピンのサブセッ トに接続する。逆に言えば、このことは、各ロジックチップを、すべてのクロス バ−チップのピンのサブセントに接続していることを示している。これらの例で は、クロスバ−チップの数が、ロジックチップの数と等しい必要はない。好適な 実現例では、このようなことは言えない。
図７は、図１及び図２と同一の４個のロジックチップを相互接続している例を示 している。各々８個のピンを有する４個のクロスバ−チップを用いる。各クロス バ−チップは、各ロジックチップにおいて、同一の２個のピンを接続している。
クロスバ−チップ１を、ロジックチップ１〜４の各々のピンＡ及びＢに接続する 。クロスバ−チップ２を、すべてのピンＣ及びＤに接続し、クロスバ−チップ３ を、すべてのピンＥ及びＦに接続するとともに、クロスバ−チップ４を、すべて のピンＧ及びＨに接続する。
前記例の設計回路ＩＡでは、ロジックチップ４のピンＢにおいて受信が行われる が、回路ｗ４Ａを、ロジックチップ１のピンＤにおけるドライバに相互接続する ことのできるクロスバ−チップは設けられていない。いかなるＩ１０ビンであっ ても、回路網Ａを受信するロジックチップ４において構成されるロジックに割り 当てることができるので、ピンＣはピンＢと同様であり、これを、他の回路網に 用いることができる。結果的に１４回路網Ａは、代わりにピンＤによって受信さ れ、クロスバ−チップ２を構成することで、相互接続を達成する。設計回路＠Ｂ は、ロジックチップ３のピンＧ及びロジックチップ４のピンＧによって受信され るが、この回路網Ｂを、ロジックチップ２のピンＦにおけるドライバと相互接続 できるクロスバ−チップは設けていない０回路ｍＢは代わりにピンＨによって駆 動され、クロスバ−チップ４を構成することで、相互接続を達成する。
好適な実施例では、部分的クロスバ−相互接続を用いている１このロジックボー ドは、各々１２８個のピンを有する１４個のロジックチップを真えており、各々 ５６個のピンを有する３２個のクロスバ−チップによって相互接続されている。
ロジックチップビンを、各々４個のピンを有する３２個の適切なサブセットに分 割するとともに、各クロスバ−チップのピンを、各々４個のピンからなる１４個 のサブセットに分割する。クロスバ−チップ′ｎ゛を各ロジックチップピンのサ ブセット　“ｎ′に接続し、各ロジックチップ／クロスチップ対を４個のパスに よって相互接続する。
すべてのクロスバ−相互接続の中で、部分的クロスバ−の使用するクロスバ−チ ップの数は、最小である８部分的クロスバーのサイズは、ロジックチップピンの 総数が増大するに従って直接的に増大する。このことは、ロジックチップの数、 更には、ロジック容量に直接関連するものであり、望ましい結果である。
これを使用するのは、比較的容易なことである。その理由は、部分的クロスバ− が規則的であり、そのパスを表で表現することが可能であり、更に特定の相互接 続をいかにして決定するかは、単にパスの最適なベアを表で捜すだけだからであ る。
１．２．２．４　部分的相互接続の機能部分的なりロスバー相互接続は、完全ク ロスバ−が処理できるのと同数の回路網を処理することはできない。ソースロジ ックチップにおいて、他の回路網に用いられていないＩ１０ピンが行先ロジック チップに至るパスが同様にすべて使用されているクロスバ−チップとつながって いる場合、部分的クロスバ−相互接続は、回路網を相互接続することができない 。行先ロジックチップは、利用可能なピンを有しているが、このような場合、Ｉ １０ピンは、ソースビンがすべて使用されている他のクロスバ−につながってお り、これらのクロスバ−から、最初へと戻る途はない。
部分的な相互接続の容量は、そのアーキテクチャ−に依存している。一つの極端 な例では、一つのロジックチップビンサブセットだけが存在し、一つのクロスバ −がすべてのピンに作用する。このような装置は、最大の相互接続能力を有する が、非現実的な完全クロスバ−接続である。他の極端な例では、サブセットサイ ズは、ロジックチップのピンと同数のクロスバ−チップを有するものである。こ れは、すべての部分的クロスバ−を相互接続する能力は最小であるが、依然とし て、充分な能力を有している。極端な例の間では、各クロスバ−チップが、２゜ ３又はそれ以上の各ロジックチップのピンに作用するアーキテクチャとなってい る。クロスバ−チップ数が減少し、クロスバ−チップ毎のピン数が増加するにつ れて、より多くの相互接続能力が利用可能となる。
この変更は、以前より注目されていることではあるが、種々のクロスバ−チップ が作用するために、相互接続することのできない未使用ロジックチップが存在す るということによるものである。クロスバ−チップの数がより少なくなるととも に、幅が広くなるにつれて、このような変更は、−１的には生じなくなる。完全 クロスバ−によって、すべてのピンを定義されたいかなるパターンにも相互接続 することができる。
他の簡単な一例として、各々３個のピンを有する、参照番号１．２及び３を付し た３個のロジックチップが存在し、且つ、４個の回路網Ａ、Ｂ、Ｃ及びＤが存在 するものと仮定する。回路網Ａは、ロジックチップ１及び２を接続し、回路＠Ｂ は、ロジックチップ１及び３を接続し、回路網Ｃは、ロジックチップ２及び３を 接続し、回路網りは、ロジックチップ１及び２を接続する。図８８及び８ｂにお いて、各ロジックチップのピンを、セルの行として示しており、各クロスバ−チ ップは、クロスバ−チップが作用するビン数と同数の列をカバーしている。
第１のケース（図８ａ）では、各々１つのピンの幅を有する参照番号１．２及び ３で示される３つのクロスバ−チップを使用する。各クロスバ−チップは、ただ 一つの回路網を接続できるにすぎない。すなわち、クロスバ−チップ１は、回路 ＩＡを相互接続するようプログラムされており、クロスバ−チップ２は、回路網 Ｂを接続し、クロスバーチッ３は、回路網Ｃを接続する。
未使用ロジックチップビンを利用することもできるが、回路網りは未接続のまま である。第２のケース（図８ｂ）では、３個のピン幅を有する完全クロスバ−を 、クロスバ−チップ１．２及び３の代わりに用いて、回路ｖ４Ｄを接続すること ができる。
種々の部分的クロスバ−相互接続アーキテクチャによって相互接続することので きる入力設計回路網の数に基づき、アナリシス及びコンピュータモデル化を行う 。結果的には、ナロウな部分的クロスバ−は、ワイドなもの又は完全クロスバ− と、はぼ同じ位効果的である。例えば、好適実現例（１４個の１２８ピンロジツ クチツプ、３２個の５６ピンクロスバーチツプ）のロジックボートに用いられて いる相互接続は、完全クロスバ−の有する相互接続容量の９８％を示している。
モデリングにおいて想定されているように、実際の入力設計部が、利用可能なマ ルチロジックチップ回路網及びロジックチップピンの数を最大限に必要とするこ とは極めて稀である。実際の設計部は、はぼ常に最大限よりも少ない回路網を有 しており、上述のモデルの部分的クロスバ−によって接続される回路綱の平均個 数よりも少ない回路網、通常かなり少ない回路網を有している。このことは、ロ ジック容量を保持するのに絶対的に必要であるより多くの、小さな比率のロジッ クチップピン及びクロスバ−チップを用いることで保障され、このようにして、 ナロウな部分的クロスバ−によって、実際の設計部がほとんど常に相互接続可能 であることを保障している。
ナロウなりロスパーチップは、ワイドなりロスパーチップよりかなり小さく、そ れ故、ピン単位では、高価なものではない。
１．２．３　相互接続トライステート回路網部分的クロスバ−相互接続のような アクティブ相互接続と、実際のワイヤのようなパッシブ相互接続との重要な相違 は、アクティブ相互接続が無方向性であるということである。実際、各々の相互 接続は、チップ境界において、金属及びトレースによって結合する一連のドライ バ及びレシーバを具えている。通常の回路網は、一つのドライバを有し、アクテ ィブ相互接続で固定されたドライバ及びレシーバを用いて作成される。実際に設 計する回路網のいくつかは、トライステートであり、図９にて示すようないくつ かのトライステートドライバを有している。
任意の所定時間において、最大で１個のドライバが活動状態であり、その他のド ライバは回路網に対して高インピーダンスの状態にある（伝播遅延を無視すると 、）すべてのレシーバは、常に同一のロジックレベルにある。
１．２．３．１　）ライステート回路網を積の和に置き換える全回路網を同一の ロジックチップへと区分化する場合、回路網を、積の２ステート加算、すなわち 、図１０にて示すような、等価なマルチプレクサで置き換えることができる。
アクティブイネーブルが存在しない場合、この回路網は低ロジックレベルを出力 する。時々、トライステート回路網は、受動的に高ロジックレベルにされる。必 要ならば、各ＡＮＤゲートへのデータ入力を反転するとともに、最終加算ゲート 出力を反転することで、イネーブルできない場合、積の和は、高ロジックレベル を出力する。−以上のイネーブルがアクティブの場合、結果は、すべての入力信 号の加算（ＯＲ）となる、このことは、容認される。その理由は、異なるデータ で一以上がイネーブルされる場合、実際のトライステートドライバの動きを規定 していないからである。図１１ａ及びｌｌｂは、２種類の回路網二″フローティ ングハイ（ｆｌｏａｔｉｎｇ　ｈｉｇｈ　）”及び”フローティングロー（ｆｌ ｏａｔｉｎｇ　ｌｏｗ）″を示している。
リアライザシステムの設計変換システムの基本要素変換部分は、和又は積の置き 換えを行う。その理由は、好適実現例のロジックチップ及びクロスバ−チップと して用いられるＸ１ｌｉｎｘＬＣＡが、すべての回路網におけるトライステート 駆動を一様に維持していないからである。トライステートドライバは、ＬＣＡの 境界におけるすべてのＩ１０ビンを利用することができる。
ＸＣ３０００シリーズ［、ＣＡの内部で利用できるトライステートドライバの数 は制限されており、チップ間を結んでいる内部相互接続の数が小さいことから、 各ドライバは、ＣＬＢの一つの行にだけ作用する。トライステート回路網をこれ らの相互接続に作成することによって、分割化に他の制約が加わり、ＬＣＡにお けるＣＬＢの配置の自由度を制約することとなる。同時に、回路網毎に少数のド ライバと、トライステート接続することは、ある種のゲートアレイライブラリセ ルにおいては、一般的なことである。結果的に、このように複雑となることを避 けられる場合には、積の和の置き換えを行う。
設計部を、多重ロジックチップに分割化することで、トライステート回路網を、 ２以上のロジックチップに亘って分割する場合、積の和を局所的に用いて、ロジ ックチップと回路網との各々の接続を、ロジックチップ境界における単一のドラ イバ及び／又はレシーバへと引き下げる。図１２は、２つのドライバ及び２つの レシーバを一緒に示している。２つのドライバは、局所的な積の和によって構成 され、このようにして、単一のドライバ接続のみを要件として、積の総和を与え る。同様にして、単一のレシーバ接続を、２つのレシーバに亘って構成する。
このようにして、アクティブ相互接続がなされる。トライステート回路網におけ るいかなる所定の点においても、駆動“方向”はどのドライバを活動状態とする かに依存している。このことは、パッシブ相互接続と何ら差異がないが、アクテ ィブ相互接続では、能動的に正しい方向に駆動及び受信が行われるように、アク ティブ相互接続を構成しなければならない。構成によっては、このことを、部分 的クロスバ−相互接続によって達成することができる。
１．２．３．２　ロジック加算構成 ３つの構成は、回路網を積の和に引き下げることに基づいている。ロジック加算 構成は、図１３に示されているように、加算ＯＲゲートを、関連するロジックチ ップ中に配置する。
積を発生させるＡＮＤゲートを、駆動ロジックチップで構成する。この駆動チッ プの各々は、出力チップを必要としている。
各受信ロジックチップは、入力ピンを必要とし、特別な場合、加算ロジックチッ プは、各ドライバ用の入力ピンと出力ピン、とを必要とする。これらの接続は、 すべて無方向性であり、各チップの境界に亘って、０ＢＵＦ／　ＩＢＵＰ対を具 えている。ドライバのピンが高価であるので、駆動ロジックチップを、加算チッ プとして選択する必要がある。
簡単のため、図中には関連するＬＣＡ基本要素をすべて示してはいない。駆動入 力ピンから受信出力ピンに至る実際のバスは、ドライバのＣＬＢ及び０ＢＵＰと 、クロスバ−のＩＢＵＦｌｏＢＵＰと、加算チップのＩＢＵＦ、　ＣＬＢ及び０ ＢＵＰと、クロスバ−の他のＩＢＵＰｌｏＢＵＦと、レシーバのＩＢＵＦとを具 えている。クロスバ−ＩＢＵＦディレィをＥｘとし、ロジックＣＬＢディレィを ＣＩ等とした場合、全データ通路ディレィは、ＣＩ＋０１＋ＩＸ＋ＯＸ＋Ｉｌ＋ ＣＩ＋０１＋ＩＸ＋ＯＸ＋１１である。特別な場合、すなわちロジックチップを ＸＣ３０９０−７０とし、クコスパーをＸＣ２０１８−７０とした場合、ディレ ィの総計の最大は、８２ｎｓに、内部ＬＣＡ相互接続ディレィを加えたものに等 しい。同じディレィがイネーフ゛ルにも当てはまる。
ｎビットバスを相互接続する場合、バスの各ビットに対して、すべてのイネーブ ルは同様のものである。この特別な構成において、駆動チップ中に積のゲートを 設け、イネーブルを内部に設け、バスに必要なピンを、１ビツトの場合のビン数 のちょうどｎ倍とする。
１．２．３．３　クロスバ−加算構成 りロスバー加算構成において、加算ＯＲゲートを、クロスバ−チップに配置する 。この場合、図１４に示されているようなロジックを利用することのできるＬＣ ＡのようなＥＲＣＧＡを用いて、いくつかの例のクロスバ−チップを具体化して いる。
各ロジックチップは、ドライバとしての１ピン及び／又はレシーバとして１ピン を必要としている。クロスバ−チップは、加算ゲートのための１以上のロジック 素子を有している必要がある。クロスバ−加算とは、ロジックチップ中のロジッ クをすべて用い、クロスバ−チップ中のロジックを全（用いず実行するというこ とではない。重要な相違点は、クロスバ−チップに配置されたロジックが、実現 される設計ロジックの一部ではないということである。ロジックは、単に、トラ イステート回路網の相互接続機能を達成する役割を果たすにすぎない。
この構成では、２以上の駆動ロジックチップを設けた場合、従来よりも使用する ピンの数が少ない。ｎビットバスは、ピンのｎ倍も作用する。全ディレィは、Ｃ Ｉ＋Ｏ１＋Ｉｘ＋Ｃｘ＋Ｏｘ＋１１゜すなわち、最大５１ｎｓにまで引き下げら れる。イネーブルも同じディレィを有する。
１．２．３．４　双方向性クロスバ−加算構成図１５にて示されているように、 クロスバ−チップの加算ゲ、−トを、双方向性クロスバ−構成における双方向性 接続を介して、連絡している。
ＯＲゲートへのバスをイネーブルできるＡＮＤゲートを、クロスバ−チップ中に 設け、フィードバックラッチアップバスをブロック化する。ロジックチップは、 レシーバのみの場合には１つのピンを必要とし、ドライバ又は、レシーバ、ドラ イバ双方の場合には２つのピンを必要とする。この２つのピンの一方は、信号自 体のためのものであり、もう一方は、イネーブル出力のためのものであり、これ は、クロスバ−チップに用いられる。
１ビツト以上の信号イネーブルを用い、マルチビットバスによって、相互接続を 減少させることができる。同一のクロスバ−チップを介して、１ビツト以上のバ スを相互接続する場合、−セットのイネーブル信号をチップに供給する必要があ る。好適なＬＣＡ例においては、全データ通路ディレィを、０１＋Ｉｘ＋Ｃｘ＋ Ｏｘ＋１１、すなわち、４２ｎｓとしている。積の和が、２以上のＣＬＢを用い る場合、付加的なＣｘ　（Ｉｏｎｓ）を加えることができる。イネーブルディレ ィは、出力ディレィ０１ではなくて、０ＢＵＦＺのイネーブルディレィ、Ｅｌに 依存している。
１．２．３．５　双方向性クロスバ−トライステート構成これまで説明したすべ ての構成を、同一のハードウェアで使用することができることに注意する。基本 要素の配置及び相互接続のみが変化する。最終的に、クロスバ−チップが内部ト ライステートを維持する場合、図１６にて示すように、双方向性クロスバ−トラ イステート構成によって、クロスバ−チップ内部の実際のトライステート回路網 が二重になる。
各ロジックチップの実際のトライステートドライバは、クロスバ−チップのバス にそのまま伝えられる。このことは、イネーブル信号の相互接続によって達成さ れるはずである。ドライバがイネーブルされていない場合、クロスバ−チップの バスを駆動させる。ＬＣＡを、クロスバ−チップとして用いる場合、上記内部ト ライステート相互接続を用いる。特に、ロジックチップの境界にＩＢＵＦ１０Ｂ ＵＦＺ対と、クロスバ−チップ境界に、各ロジックチップの他のＩＢＵＦ１０Ｂ ＵＦＺ対と、各ロジック素子のＴＢＵＦとを設け、内部トライステートラインを 駆動する。各イネーブルは、０ＢＵＰ及びＩＢＵＰを通過する。イネーブルされ たデータバスディレィの総計は、０１＋Ｉｘ＋Ｔｘ＋Ｏｘ＋１１．すなわち、３ ９ｎｓ　（ＸＣ３０３０−７０ＬＣＡクロスバ−）であり、イネーブルディレィ の総計は、０１＋Ｉｘ＋ＴＥｘ　＋Ｏｘ＋ＩＩ、すなわち４５ｎｓである。
以前のように、２ビツト以上のバスを、同一のクロスバ−チップを介して相互接 続する場合、１セツトのイネーブル信号のみを、チップに供給する必要がある。
この構成では、クロスバ−チップをＬＣＡ又は、内部トライステート機能を有す るＥＲＣＧＡとする必要があり、これら内部相互接続の利用を条件としている。
特に、ＸＣ２０００シリーズは、内部トライステートを有していないが、ＸＣ３ ０００パーツは、有している。ＸＣ３０３０は、８０個（７）Ｉ１０ビン、１０ ０個（７）ＣＬＢ　、及び２０個のトライステート駆動可能内部′ロングライン “を有している。
このようにして、最大で２０個のこのようなトライステート回路網を、この構成 中の１つのクロスバ−チップによって相互接続しうる。これは、相互接続の限界 となりうるが、いろいろな場合のほんの一部にすぎず、Ｉ１０ピンの限界を与え るものである。現在のところ、ＸＣ３０３０は、ＸＣ２０１８の２倍高価である 。
ハードウェアに、トライステート構成を用いる場合、他の構成は妨げとはならず 、同様に使用することができる。
１．２．３．６　すべての構成の概要 このチャートは、構成を要約したものである。
チ・・　のｉ゛−ス （ｄは、ドライバの数） 明らかに、ロジック加算構成は有効ではない。クロスバ−加算は、かなり高速で 、少数のビンを使用し、多くの場合シンプルである。双方向性クロスバ−加算は 、依然わずかに高速であり、双方向性バスのビン数を減少させる可能性を有して いるが、かなり複雑であり、クロスバ−チップに限られたロジックリソースをよ り必要とする。トライステート構成によって同様のピン数を必要とし、及びディ レィが生じるが、より高価なりロスパーチップを必要とする。
１．２．３．７　普通のクロスバ−加算構成と、双方向性クロスバ−加算構成と の比較 最も効果的な構成の特性をテストすることは、有益である。
以下の表は、普通及び双方向性のクロスバ−加算構成を用い、多数の双方向性回 路網を相互接続し、且つ、ＬＣＡをクロスバ−チップとして用いる場合に生じる クロスバ−ＣＬＢＯ数と、クロスバ−〇ＬＢディレィとを示している。７２個の Ｉ１０ビンを有し、１００個のＣＬＢを用いることのできるＸＣ２０１８−７０ クロスバ−チップを用いるものと仮定する。各々のＣＬＢは、４個までの入力端 子及び２個までの出力端子をサポートする。各ロジックチップが、イネーブルを 共有せず、回路網と双方向性の接続を有し、各テストにおいて、クロスバ−チッ プの７２個のＩ１０ピンすべてを用いるものと仮定する。
双方向性クロスバ−加算行為は、ＣＬＢを２．５倍まで使用し、クロスバ−チッ プがルートしない可能性、すなわち、内部相互接続ディレィが大きくなる可能性 が増大する。しかし、依然として、１００個のＣＬＢが使用可能となるまでには 程遠い。代わりに、無方向性構成では、ロジックチップを、特別なゲートを操作 するのに好適な位置に設けるが、ロジックチップにかなり多くのゲートを設けて いる。双方向性構成では、特別なＣｘディレィがしばしば生じ、そのスピードの 利点を相殺してしまう。リアライザシステムの好適例では、トライステート回路 網のためのクロスバ−加算構成を用いている。
１．２．４　システムレベル相互接続 クロスバ−チップによって相互接続されたーセットのロジックチップのパッケー ジ化は、単一の回路ボードにおいて行うのが一般的である。システムが大規模す ぎて、単一のボードに適合しない場合には、ボードを、システムレベル相互接続 を用いて、同じように相互接続しなければならない。極めて広域のバス配線のた めに、２以上の回路ボードに亘る単一の部分的久ロスバー相互接続及びロジック チップを拡張することは、非実用的である。例えば、３２個の１２８ピンロジツ クチツプと、６４ビンのクロスバ−チップとの複合体を、２つのボードに、それ ぞれ１６個のロジックチップと、３２個のクロスバ−とに分割するものと仮定す る。複合体を、ロジックチップとクロスバ−チップとの間で切断する場合、背面 接続の対を介して、ロジックチップとクロスバ−チップとの間に、総計で４０９ ６個の相互接続を行う必要がある。これとは別の方法で、′中間°で、すなわち 、１６個のロジックチップ及び３２個のクロスバ−チップで、各ボード毎に切断 する場合、ボード１のロジックチップを基板２のクロスバ−に接続するパス（１ ６個のロジック＊６４個のビン＝１０２４）及びその逆のパス（もう一つの１０ ２４、合計で２０４８）の全てをクロスさせなければならない。
このような単一の相互接続では、発展の可能性がないといった他の制約もある。
定義によれば、各クロスバ−チップは、全てのロジックチップと接続している。
特定数のロジックチップで構成する場合、それ以上を加えることができない。
その代わりに、回路基板上に、−緒にパッケージ化することのできるロジックチ ップとクロスバ−チップとの最大規模の複合体を、ロジックボードと称し、モジ ュールとして用い、これらの多数を、システムレベル相互接続によって接続する 。２以上のボードに及ぶ相互接続回路網を提供するために、各ロジックボードの クロスバ−チップの各々の付加的な１１０ピンに対して、ボードから離れた付加 的な接続を行い、ロジックボードＩ１０ピンを確立する（図１７）。ロジックボ ードＩ１０ピンに接続するのに用いられるクロスバ−チップＩ１０ピンは、ボー ドのロジックチップＩ１０ビンと接続しているものとは別のものである。
１．２．４．１　部分的クロスバ−システムレベル相互接続ロジックボードを相 互接続するための一つの手段では、部分的なりロスバー相互接続を再び適用し、 各ボードをロジックチップの如く取り扱うとともに、付加的なりロスバーチップ のセットを用いてボードのＩ１０ピンを相互接続する。この部分的なりロスバー は、ボックス中のすべてのボードを相互接続する。
第３番目の相互接続を、ラック中のすべてのボックス等を相互接続することに、 再び適用する。終結同一の相互接続方法を適用することによって、概念の簡易化 及びボードレベル相互接続との一体化といった利点が得られる。
リアライザシステム中のクロスバ−チップを区別するために、ロジックチップを 相互接続している部分的クロスバ−相互接続を、Ｘレベル相互接続を称し、その クロスバ−チップをＸチップと称する。ロジックボードを相互接続している相互 接続を、Ｙレベル相互接続と称し、そのクロスバ−チップをＹチップと称する。
Ｘレベル相互接続では、各ロジックボードの分割と同様の分割を用いて、各ロジ ックボードのＩ１０ピンを適切なサブセットに分割する。各Ｙチップのビンを、 すべてのロジックボードの各々からのビンの同一のサブセットに接続する。サブ セットと同数のＹチップを使用する。各Ｙチップは、サブセットのピン数と、ロ ジックボードのピン数とをかけ算した結果と同数のビンを有している。
同様にして、各Ｙチップの付加的なＩ１０ピンに、ボックスから離れた付加的な 接続を行い、ボックスＩ１０ピンを構成する。この各々を、各ボックスにおける 分割と、同様の分割方法を用いて、適切なサブセットに分割する（図１８）。各 Ｘチップのビンを、各ボックスからのビンの同一のサブセットに接続する。サブ セットと同数のＸチップを用いる。各Ｘチップは、サブセットのピン数と、ボッ クスの数とのかけ算した結果と同数のビンを有している。部分的なりロスバー相 互接続の付加的なレベルを構成する方法を、必要である限り継続する。
入力設計部を区分化する場合、ロジックチップのＩ１０ピンの数が限定されてい るように、ボード上及びボードから離れた配線されている回路網が、ボードのＩ １０ビンを介しており、ボードのＩ１０ビンの数の限定には、一定の制約がある ことがわかる。多重ボックスリアライザシステムにおいて、ボックスＩ１０ビン の数が限定されていること等がわかる。設計メモリのような特別の機能が付随す る場合を除き、チップ、ボード又はカートリッヂに関する配置を最適にするため の、相互接続シンメトリ一手段は、必ずしも必要ではない。
双方向性回路網及びパスを、クロスバ−加算方法のような、トライステートセク ションにおいて説明した方法のうちの一つを用いて具体化する。この方法は、回 路網がつながっている相互接続階層の各レベルに亘って適用される。
好適な具体例 ・全ハードウェアシステムに亘る３つのレベルにおいて、部分的クロスバ−相互 接続を階層的に用いる。
・ロジックボードが、各々１２８個の相互接続されたＩ１０ビンを有する、最大 １４個のロジックチップと、３２個のＸチップから成るＸレベル部分的クロスバ −とを具えている。各Ｘチップは、各々１４個（全５６個）のしチップへとつな がっている４個のパスと、２個のＹチップの各々へとつながっている８個のパス とを具え、全体として、ボード毎に５１２個のロジックボードＩ１０ピンを具え ている。
・１個のボックスが、各々５１２個の相互接続されたＩ１０ピンを有する１〜８ 個のボードと、６４個のＹチップから成るＹレベル部分的クロスバ−とを具えて いる。各Ｙチップは、ロジックボードＩ１０ピンを介して各ボードのＸチップに つながっている８個のパスと、１個のＸチップにつながっている８個のパスとを 具えており、合計でボックス当り５１２個のボックス！１０ピンを具えている。
・ラッチは、各々５１２個の相互接続Ｉ１０ビンを有する。１〜８個のボックス と、６４個のＺチップから成るＺレベルクロスバ−とを具えている。各Ｚチップ は、ボックスＩ１０ピンを介して、各ボックス中のＹチップにつながっている８ 個のバスを具えている。
１．２．４．２　双方向性バスシステムレベル相互接続コンピュータハードウェ アの実行には、双方向性バスの背面を用いての、ロジックボードのシステムレベ ル相互接続に関する他の方法が必要となる。以前と同様、各ロジックボードにＩ １０ピンを設け、各ボードのＩ１０ピンを、バスワイヤによって、他のすべての ボードの同じＩ１０ピンに接続する（図１９）。
いくつかのロジックボードＩ１０ピンは無駄である。すなわち、相互接続回路網 に対して不能である。その理由は、一つの設計回路網を相互接続するためのバス ワイヤを使用することによって、バスを共有している他のすべてのボードのバス ワイヤに接続されたピンを使用できなくしてしまうからである。相互接続するこ とのできる設計回路網の最大数は、バスワイヤの数、すなわち、ボード毎のＩ１ ０ビンの数と等しい。特別の場合として、８個のボードにおいて、一つの共通相 互接続バスを、各ボードの５１２個のＩ１０ピンを接続している５１２個のバス ワイヤが共有している（図２０）。
２番目、３番目、４番目、５番目、６番目、７番目及び８番目ボードの回路網が 、異なる配線であると仮定すると、解析により、各ボードと接続している回路網 の平均数は、各々の場合、５１２であり、すべての回路網において、ボード及び バスは、１１６６個のビン幅まで許容されるはずであることがわかる。このこと は、単一の背面のボード数を小さくし続けることによって部分的に軽減される。
しかし、−組の双方向性バスと相互接続されたボードの最大数は、制限されてい る。大規模システムを、より効果的に構成するためには、バスのグループを階層 的に相互接続する。
図２１に示されている第１の例では、各々４個のボードを接続している２組のバ スＸＯ及びＸＩを有している。Ｘレベルのバスを、他のバスＹで相互接続する。
Ｘバス中の各々のワイヤを、再構成可能な双方向性トランシーバによって、Ｙの 片方に接続する。
双方向性トランシーバの構成によって、Ｘ及びＹのワイヤが絶縁されているかど うか、ＸがＹを駆動又は、ＹがＸを駆動するかどうかが決定される０回路網が、 左側のボードの組又は、右側のボードの組のみを接続する場合、Ｘレベルバスの 一方又は他方のみを用いる０両側にボードを具えている場合、ＸＯ及びｘｌのワ イヤを各々使用し、これらのワイヤを、トランシーバを介して、Ｙのワイヤで相 互接続する。各ボードは、Ｘレベルバスの一方の幅と同数のＩ１０ビンを有して いる必要がある。
Ｙを介しての相互接続が双方向性、すなわち、ｘＯ又はＸｌのいずれか一方によ って駆動される場合、追加的な信号がＸＯ及びｘｌから流れ、トランシーバの方 向性を、動的に制御する。
この相互接続を分析し、ボード間の回路網を相互接続する機能を示す。この際、 上記と同じ回路網ピン数及びＩ１０ビン数であると仮定する。シングルレベル方 法では、全回路網の総計と同じ幅を必要とするが、これを２つに分割し、必要と される最大幅を１０％〜１５％に減少させている。
階層は、最大でも、バス当り、ただ２つのボード又は２つのグループのボードを 有するのみである（図２２）。
双方向性バス相互接続は簡素であり、組立てが容易であるが高価である。その理 由は、かなり多くのロジックボードＩ１０ピンを、他のボードの回路網に接続す ることによって無駄にしているからである。このことを避けるために、階層化及 び短絡背面を導入しても、効果が極めて小さいことが証明されている。
更に、双方向性トランシーバを導入することによって、シングルレベル背面バス 相互接続が部分的クロスバ−よりも優位にあるスピード及びコストの面での利点 を除去してしまう。結果的に、部分的クロスバ−を、好適例のシステムレベル相 互接続に用いる。
・の 特定目的の構成素子とは、入力設計を実現し、好適例のロジックボードのＬチッ プの位置に取り付けるハードウェア構成素子であるが、ロジックチップを構成す る組合せロジックゲート又はフリップフロップではない。
１．３＝１　設計部メモリ 多くの入力設計部は、メモリを具えている。ロジックチップがメモリを具えてい るならば理想的である。電流ロジックチップデバイスは、メモリを具えていない 、メモリを具えるとすると、メガバイト規模のメインメモリを依然として必要と し、これは、ロジックチップには決して望めないことである。従って、設計メモ リデバイスを、リアライザシステム中に設けることとする。
１．３．１．１　設計部のメモリアーキテクチャ設計部メモリモジュールのアー キテクチャを、以下の要件に基づき構成する。： ａ）設計部のメモリモジュールは、設計部の一部であるため、他の構成要素と自 由に相互接続できるようにする必要がある。
ｂ）ロジックチップと同様に効果的な相互接続を行うことができるように、デー タ、アドレス及び制御入出力の割り当てに自由度を設け、バスの相互接続を行う 必要がある。
Ｃ）種々の容量及びビット幅を有する一以上の設計部メモリを実現できる構成の 変更を可能にする必要がある。
ｄ）ホストインタフェースが、設計部とデバッガタイプの対話ができるように、 アクセス可能である必要がある。
ｅ）メモリモジュールは、ダイナミックではな（スタティックである必要がある 。これによって、設計部を意のままに、−ストップ、スタート又は、任意のクロ ックスピードでランさせることができる。
これらの要件を満足するメモリモジュールの一般的アーキテクチャーを図２３に て示す。
設計部との相互接続可能性及びリアライザシステムの物理的構成に関する柔軟性 を維持するために、置き換えたロジックチップと同一の相互接続及び他のピンに 接続されたＬチップソケットにプラグで接続するように、メモリモジュールを設 計する。
必要なだけのモジュールを取り付ける。
１？ＡＭチップを、相互接続に直接接続しない。その理由は、主に、チップのデ ータ、アドレス及び制御機能を、特定のピンに定めているからである。部分的ク ロスバ−相互接続の成功が、自由にＩ１０ビンとの内部相互接続を割り当てるこ とのできるロジックチップの機能に依存しているために、ロジックチップの場所 に配置されたノンロジックチップデバイスは、同様の機能を有している必要があ る。このことを達成するとともに、メモリモジュールに他のロジック機能を提供 するために、ロジックチップをメモリモジュール中に取り付け、ＲＡＭチップを 、クロスバ−のＸチップと相互接続する。
特定のＲＡＭピンを、任意に選択されたＸチップピンと相互接続し、メモリモジ ュールを構成する。この際、メモリモジュールを使用する場所に、ロジックチッ プが使用するのと同−Ｌ−Ｘバスを使用する。１個よりも多くのロジックチップ をモジュール毎に使用する。その理由は、接続すべきＲＡＭピン及びＬ−Ｘバス の数が多いからである。
メモリモジュールのロジックチップによって、メモリモジュールに構成可能性及 びホストアクセス可能性を提供する。ロジックチップを介して、種々の容量、ビ ット幅及び入力／出力構造を有するＲＡＭチップを接続するように、アドレス、 データ及び制御バスを構成する。メモリモジュールを、１個の大規模メモリ又は 、幾つかの小規模メモリで構成することができる。これらのロジックチップの各 々を、ホストインタフェースバスに接続するとともに、バスインタフェースロジ ックをロジックチップ中に構成することによって、ホストプロセッサが、ＲＡＭ をランダムにアクセスすることができる機能を実現する。これによって、デバッ ガのような、コンピュータプログラムを用いて、メモリ内容を検査及び修正する 。これらのロジック構造の具体例を、以下に示す。
実現する設計部のタイミングに関する要件を満足する、入手可能で高密度且つ安 価なスタティックメモリを、設計部メモリとして選択する。好適例では、このよ うなデバイスを、富士通ＭＢ８４２５６のような、８ビツト３２にのＣＭＯＳＳ ＲＡＭとしている。これによれば、スピードを５０ｎｓに落とすことができる。
かなり高速のデバイスを用いれば、リターンを減少させることができる。
その理由は、リアライザシステムのクロスバ−チップ相互接続ディレィが、主な 原因となり始めるからである。
ダイナミックメモリデバイスを用いてはいない。その理由は、ダイナミックメモ リデバイスでは、これらを規則的にリフレッシュしなければならず、リアライザ システムに種々の問題が生じる。入力設計部にダイナミックメモリが必要な場合 、入力設計部は、おそらくリフレッシュロジックを具えている。しかしながら、 実現された設計部が、１００％の設計スピードで動作できないので、設計部をリ フレッシュさせることは、成功しない。
実際、デバッキングの際に、設計部の実行を停止させることが望ましい。すなわ ち、設計部は、システムの一部分であり、リフレッシュをするためには、入力設 計部に具わっていない他のいくかつの構成要素に依存しなければならない。つま り、設計部にスタティックメモリを必要とする場合、ダイナミック設計メモリの リフレッシュを行うことは、非現実的である。スタティックメモリによれば、リ フレッシュサイクルを無視できるため、ダイナミックメモリを、設計部内に実現 することができる。
このようにして、設計部メモリを、スタティックデバイスを用いて具体化する。
１．３．１．２　ロジックチップをＲＡＭとクロスバ−との相互接続に使用する 理想的には、単一のロジックチップを用いて、ＲＡＭと、Ｘレベルクロスバ−と を相互接続する。この際、すべてのＬ−Ｘ相互接続バスと同様に、すべてのＲＡ Ｍ信号ピンを接続するのに十分なピンを用いる。実用的なリアライザシステムメ モリモジュールでは、単一のロジックチップが実行困難な程多くのピンを必要と している。例えば、８個の３２に、８ビットＲＡＭから成る２つのバンクを、１ ２８個のＬ−Ｘパスを有するモジュール中に用いるものと仮定する。各々のＲＡ ？’ｌバンクは、１５個のアドレスピンと、８個の書込みイネーブルピンと、６ ４個のデータピンとを具えている。２個のバンク及びＬ−Ｘパスは、３０２個の ピンと、ホストインタフェースバスのためのピンとを必要としている。これは、 使用可能なロジックチップのピン数の２倍である。
１より多くのロジックチップを用いなければならない。ここで述べたアーキテク チャでは、多くの小型ロジックチップを用いており、これらのチップにはアドレ ス、コントロール及びデータバスに関する特別の機能が与えられる。
１．３．１．２．１　メモリアドレスロジックチップ図２３において、アドレス 及びコントロールロジックチップを、“阿へ〇′′及び°“ＭＡＬ”で示してい る。ＲＡＭを、バンクに分割する。このバンクを、各々のＭＡチチッで制御する 。モジュールによって実現すべき分離設計部メモリの最大数と同数のＭＡチチッ を設ける。その各々に、クロスバ−とつながっているＬ−Ｘバスのセット、すな わち、バンクのアドレス及びコントロールラインにとって必要なだけのバスを設 ける。ＭＡＯ及びＭＡＬは、別のバスの組を使用する。例えば、各々ＲＡＭの半 分に接続されている２個のＭＡチチッによって、２個の独立メモリを実現するこ とができる。１個の大型メモリを実現する場合、両方のＬ−Ｘパスの組を用いて 、アドレス及びコントロール回路網を、両ＭＡチップに接続する。各Ｍ＾チチッ は、バンク内の全ＲＡＭのアドレス入力を制御する。アドレス入力を、単一のバ スで結びつける。
各々のＭＡチチッは、個々で、ＲＡＭへの制御入力を制御し、データを、アドレ ス指定したＲＡＦＩにのみ書き込むことができるようにしている。つまり、各Ｍ ＾チチッを、アクセスを可能とするために、ホストインタフェースバスに接続す るとともに、このメモリモジュールのすべてのロジックチップと共通なコントロ ールバスに接続している。
図２４は、いかにしてＭＡチチッをＸレベルクロスバ−及びＲＡＭチップに接続 するかを、さらに詳細に示している。図にて示すように、ロジック及びデータバ スに従って、ＭＡチチッを構成する。すべてのアドレスが、クロスバ−からＭＡ チチッに入る０通常、（バスインタフェースを非活動状態とした場合）　、ＲＡ Ｍアドレスビットの数に相当するアドレスビットの部分をバスし、Ｍ＾チチッに よって制御されるバンク中のＲＡＦＩをアドレス指定する。その他のアドレスビ ット及び設計部の書き込みイネーブルによって、各々のＲＡＭの書き込みイネー ブル信号を制御するデコーダロジックを駆動する。この設計部メモリに必要とさ れる構成に応じて、ロジックを構成する０例えば、設計部メモリが１個のＲＡＭ と同じビット幅を有し、設計部が書き込みイネーブルを主張する場合、アドレス ビットに従い、ただ一つのＲＡＭ書込みイネーブルが主張される。設計部メモリ が、１個のチップの２倍の幅を有する場合、一対のＲＡ？ｌ書込みイネーブルが 主張される。
メモリのデータバス幅のサブセットを各々制御している、１より多くの書込みイ ネーブルを有する設計部メモリを望む場合、幾つかの設計書込みイネーブル回路 網を用いることができる。
各回路網は、ＭＡ及びＭＤチチッ中のデコードロジックの構成を適切なものとし 、上述のラインに沿って作動する。このことは、ＭＡチチッへとつながっている Ｌ−Ｘパスと、ＭＤチチッへとつながっているコントロールバスバスとの使用可 能度に依存している。
バスインタフェースロジックによって、ホストインタフェースバスを介し、ホス トは、このＲＡＭをアクセスさせることができる。この組となっているＲＡＭを バスを用いて、アドレス指定する場合、バスインタフェースは、アドレスマルチ プレクサ（“ｍｕχ゛　）を切り換え、ＲＡＭをそのアドレスにアドレス指定す る。ホストが１個のＲＡＭに書込みを行う場合、バスインタフェースロジックは 、信号をデコーダロジックに送信する。デコーダロジックは、アドレスビットを 使用し、ＲＡＭを駆動せずに、適切なＲＡＭ書込みイネーブルを主張する。
最終的には、ＭＤチチッ中のデータバスを制御するのに、幾つかの信号を必要と する。ＭＤチチッのすべてを、ＭＤチチッと同一のＬ−Ｘパスに接続してはいな いので、ＭＯチチッは、設計部かコントロールバスを、すべての正及びＭＤチチ ッに接続し、これらの信号及びバスインタフェースコントロール信号をＭＤチチ ッへ送信できるようにしている。
１．３．１．２．２　メモリデータバスロジックチップＭＤチップは、ビットス ライス構成に従ってデータバスを操作する。クロスバ−と交差して、ビットスラ イスを行うことによって、リアライザシステム中のマルチビットバスデータバス を相互接続する。チップ毎に１又は２ビツトを用いて、バスはＸチップと交差し て広がっている。ＭＤチチッをビットスライスし、これらのバスとの接続を容易 にしている。各ＭＤチチッを、すべてのバンク中の各ＲＡＭ中の同一のビットに 接続するとともに、Ｘチップのサブセットに接続する。同一のＲＡＭビットのす べてを、ＭＤチチッ中で結びつけ、種々のビット幅及びサイズ設計部メモリの構 成に柔軟性を持たせることができる。ＭＤチチッ中にロジック及びデータバスを 適切に構成することによって、ＲＡＦＩ幅の種々の倍数で、設計部メモリを構成 する。
“ｎ”個のＭＤチチッ及び°ｎ′個のＸチップを設ける場合、各ＭＯチチッをＭ ／ｎの種々のＸチップを用いて接続する。各データビットは、２個のＬ−Ｘパス 、すなわち、クロスバ−加算相互接続構成のために、分離Ｉ１０構成のためのＤ Ｉ及びＤＯＸパスは、共通Ｉ１０双方向性構成のための加算入力及び加算結果の いずれか一方である。このようにして、各問チップは少な（とも２＊Ｍ／ｎＬ− Ｘバスを有している。これらに加えて、付加的なバスを設けることができる。こ れら付加的なバスを、島のＬ−Ｘバスに重ねることができる。ＭＯチチッ、ＲＡ Ｍ及びＲＡＭビット幅の数を選択し、これらの制約及び容量制約を適合させ、問 チッラ°に用いられるロジックチップ中のピンの数を有効に用い、これを偶数と なるようにしている。
工業規格スタテックＲＡＭチップは、双方向性データピン（ＤＱと称する）を有 する共通Ｉ１０構造を有しており、データイン及びデータアウトに用いられる。
これは、アドレス入力ビン（ＡＤＤＲ）及び書込みイネーブルピン（ＷＥ　）を 有している。この実現例において、出力イネーブルピン及びチップ選択ビンは、 永続的にイネーブルされており、出力ビンは、書込みイネーブルで制御する。必 要な場合には、ＲＡＭの読出しをし、アドレスデータをＤＱピンで駆動する。書 込みイネーブルを主張する場合、データインをＤＱピンで受信する。この主張の 終了時に、データをアドレスロケーションに書込む。規格デバイスは、書込みイ ネーブルの終了時に、セットアツプ中のデータのみを必要とし、また、ゼロ保持 時間を必要とし、これによって、データバスの書込みイネーブル制御を可能とし ている。
設計部メモリが共通Ｉ１０を必要とする場合、設計部は、トライステート回路網 となる。これは、クロスバ−加算構成を用いて実現される。すなわち、駆動ピン はそのイネーブルによって、別々にゲートされ、受信ビンを駆動する加算ＯＲゲ ートに集められる。　ＲＡＭＤＱデータピンを、図２５に示されているようなＭ Ｄチチッ中に構成されるロジック及びデータバスによってインタフェースさせる 。（１ビツトのピント　“ｎ゛を図示する。他も同様である。） Ｌチップがトライステートドライバを有している場合に、Ｘチップ中の加算ゲー トを駆動するイネーブルゲートを存しているように、Ｘチップ中の加算ゲートを 駆動するイネーブルゲートを用いて、各ＭＯチチッを構成する（ＭＯ’　ｎ　’ を図示する）。
設計部メモリ入力回路網によって、出力端子をイネーブルするとともに、書込み をディゼーブルする場合、ロジックは、ＲＡＭの加算ゲートへの出力をゲートす るとともに、受信ドライバをディゼーブルする。もし、そうでなければ、回路の 値は、加算ゲートからＲＡＭへと伝達され、書込みイネーブルが主張されると、 書込みが可能となる。上述したよにう、設計部書込みイネーブル及び出力イネー ブル信号がＭＡチチッから（コントロールバスを介して）生じることに注意する 。
バスインタフェースロジックは図示していない。
設計部メモリが分離Ｉ１０を必要とする場合、これは、図２６にて示されている ように、ＳＲＡＭの共通Ｉ１０から抽出される。
出力イネーブルが主張される場合、データアウトは、常にＳＲＡＭのデータピン ステートを反映している。書込みイネーブルが主張される場合、データインは、 ＳＲＡＭのＤＱビンに伝達される。
上記の図面では、設計部データビットに接続された一個のＲＡＭのみを図示して いる。時には、数個のＲＡＭを設けており、この場合、設計部メモリ中のロケー ションの数は、単一のＲＡＭチップの大きさの倍数となっている。このような場 合、図２７にて示しているように、ＭＯチチッを構成する。
幾かのＲＡＭ各々のＤＱビンを、この肘チップに接続する。ローアドレスビット と、設計部及びバスインタフェース制御信号とが、コントロールバスを介して、 Ｍ＾チチッから問チップへと伝達される。読出しの場合、アドレスのローピット は、マルチプレクサを介してＲＡＭＤ（］出力のいずれか一つを選択する。選択 された出力は、設計部出力イネーブルによってゲートされ、前述の例と同様に設 計部メモリデータアウトを構成する。設計部がその出力イネーブルを主張する場 合、ドライバをイネーブルすることによって、データインは、ＲＡＭ　ＤＱ大入 力内のいずれか一つに伝達される。ローアドレスビット及び設計部書込みイネー ブル信号によって駆動されるデコードロジックによって、駆動すべき適切なドラ イバを選択する。ＲＡＭチップの書込みイネーブルをＭＡチチッによって駆動す ることを中止する。
図２７は、分離Ｉ１０構成を示している。共通Ｉ１０構成は、クロスバ−加算ゲ ートによって駆動されるデータインと、設計部出力イネーブル及び書込みイネー ブルによってゲートされるデータアウトとに類似しており、図２５にて示すよう に、加算ゲート入力を駆動する。
ホストインタフェースが、ホストインタフェースバスを介して、このメモリをア クセスする場合、ＭＡチチッによって構成されるロジックは、バスをアクセスす るための制御信号を出力する。この信号は、コントロールバスを介してＭＡから 伝達される。
バスが読出しを行う場合、バス読出しイネーブルは、マルチプレクサがアドレス 指定したＲＡＭより選択したデータを、このＭＤチチッに対応するホストインタ フェースバスデータビットに伝達する。バスが書込みを行う場合、バスデータビ ットからのデータを、他のマルチプレクサを用いて、ドライバにスイッチする。
このデータは、通常の書込みと同じプロセスによって選択されたＲＡＭのＤＱピ ンへと伝達される。
この説明は、単一の設計部メモリのデータバス幅から単一のデータビットを用い て構成した、ＭＤチチッ構成を示していることに注意する。設計部メモリ構成に よるものであり、且つ、モジュール中のＭＤ及びＲＡＭチップの数を必要とする 場合、単にデータバスを適切に曲げることによって、１より多くのデータビット が各ＭＤチチッ中に現れる。さらに、前記データバス及びコントロールラインを 曲げることによって、−組の共通ＭＤチチッを用い、１より多くの設計メモリを 実現し、幾つかのメモリを具体化する。メモリモジュールにつながっているある Ｌ−Ｘバスを、ＭＡチチッにのみ接続し、且つ、あるＬ−Ｘバスを、ＭＤチチッ にのみ接続しているので、適切なＬ−Ｘパスを用いて設計部メモリに接続された 回路網を相互接続するためだけに設計部変換相互接続プロセスを組立てる。
１．３．１．３　設計部メモリのための設計部変換オリジナル設計ファイル中で 利用可能な構成のいずれか一つに対応する設計部メモリＲＡＭ基本要素を用い、 入力設計部中の設計部メモリを特定する。設計部変換方法は、−組の予め定義し た部分的ネットリストファイルに基づくものである。この内の一つは、メモリモ ジュールのロジックチップの各々のためのものであり、上で示したように、特別 のメモリ構成をするために構成すべきすべてのロジック及びデータバスに関する ステートメントを用いている。
予め定義されたファイルは、相互接続を用いて、設計部メモリアドレス、データ 及びコントロール接続を行うのに用いられるモジュールＩ１０ピンのＩ１０ピン 数仕様を除いて、完全なものである。モジュールとは以下のものをいう：設計部 変換のセクションにて述べるように、以下に示すような設計部メモリに対して特 別な例外があるものの、一般的な方法を設計部変換に用いる： ・　設計部リーダは、特定のベクトルメモリに対するメモリ基本要素を、設計部 データ構造に読出す、どの構成を用いるかを特定するためのデータを、メモリの データ構造レコード中に記録する。
・　変換ステージが、構成を利用可能であり、且つ、ピンが構成と正しく対応し いてることを、チェックする。
・　ユーザは、メモリモジュールをボード上のどの位置に、どのしタップを取り 付けるかを、パーティショナ（ｐａｒｔｉｔｉｏｎｅｒ　）に告げる。このデー タに基づき、パーティショナは、一般的分割化アルゴリズムに従って、記憶のた めのメモリモジュールを選択する。択一的に、ユーザは、このデータを、オリジ ナル設計ファイル中の基本要素と関連づけることによって、メモリを特定のモジ ュールに割り当てることができる。設計部リーグは、メモリの基本要素レコード 中に、オリジナル設計ファイルを具えている。
・　このようにして、インクコネクタは、メモリに接続された回路網及びビンを 、特定のＬ−Ｘ相互接続バスに割当てる。アドレス及びコントロール回路網を、 ＭＡチチッに接続している特定のバスにのみ割当て、且つ、データ回路網を、Ｍ Ｄチチッと接続しているバスにのみ割当てることができるという制約を条件とし て、インクコネクタは、バスの割当てを行う。各クロスバ−チップセットの回路 網相互接続能力を決定する場合、これらのセットを拒否する場合及び、必要とさ れるＭＡ又はＭＤチチッを接続していないバスを得られない、又は、使用するこ とができない場合、相互接続を行う際に、これらの制約を適用する。
・　リアライザシステム中の各ロジックチップに関するネットリストファイルに 書込みを行う場合、各々の設計部メモリ回路網接続は： １）ＭＡ又は間のいずれかを相互接続手続によって、基本要素が選択するバスに 接続するか否かを、決定すること。
２）通常のロジックチップＩ１０ピン数を得る場合に説明したのと同様の手続を 用い、バス数とＭＡ／？ＩＯチップ数とからロジックチップＩ１０ピン数を得る こと。
３）ここまで、他の回路網に割当てられていない。このＭＡ／ＭＤチップの回路 網からの、予め定義されたアドレス、データ又は制御接続を選択すること。
４）ステートメントを、このロジックチップのネットリストファイルに加え、こ のロジックチップＩ１０ビン数を、予め定義した設計部メモリ接続に接続するの に用いることを明示すること。
によって、ネットリストされる。
・　ネットリストファイルを、ネットリスト変換ツールを用いて、構成ビットパ ターンに処理するとともに、Ｌチップ及びＸチップのネットリストファイルとし てのロジックチップにロードする。
１．３．１．４　具体的なメモリモジュール設計図２８は、好適例において用い られるメモリモジュールの設計部を示す図である。これを、図２３にて示した上 述の説明に基づく構成に従って、アーキテクトすることに注意する。χＣ３０９ ０ＬＣＡロジックチップの場所のしチップソケットに、プラグを差し込み接続す るように構成する。このようにして、１２８個のＬ−Ｘバス、すなわち、各々３ ２個のＸチップにつながっている４個のバスを設ける。
共通Ｉ１０を有する３２Ｋ　、　８ビットスタティックＲＡＭチップを、８個の ＲＡＭの各々の２個のバンク中に用いる。各バンクは、それ自体のＭＡチチッ、 ＸＣ２０１８ＬＣＡを有している。各ＭＡチチッは、８個のアドレスバス及び８ 個の書込みイネーブルを用いて、そのＲＡＭを制御する。各ＭＡチチッを、モジ ュール中のすべてのＭＡ及びＭＯチチッが共有している制御バスに接続するとと もに、ホストインタフェースパスに接続する。残りのピンは、クロスバ−と接続 している。各々異なるＸチップとつながっている、２８個のＬ−Ｘバスを設ける 。ＭＡチチッＯは、−Ｍのパス、パスＯを使用し、ＭＡＩ　はパス１を使用する 。これによって、２つの独立設計ＲＡＭに対する、別々のアドレス及びコントロ ール回路網が与えられる。完全なる３２個のＬ−Ｘパスよりも少ないパスを接続 する。これは、単に、ＸＣ２０１８のピンの数が制限されているからに他ならな い。設計変換の間、このモジュールにおけるミッシングバスに対応する、相互接 続Ｌ−Ｘパステーブルにおけるパス構成要素が、利用できないことに注意する。
このため、回路網を、バス構成要素を介して相互接続できない。
８個のＭＤチチッには、すべてＸＣ２０１８ＬＣＡを使用する。３２個のＸチッ プを設ける場合（上述の方法に従って）各々のＭＤチチッは、３２／８＝４個の 異なるＸチップを接続している。各チップは、設計部メモリデータビットに用い られる２＊Ｍ／ｎ＝８個のパスを有している。その内の２個は、各Ｘチップにつ ながっている。各Ｘチップにつながっている付加的な２個のパスを設け、以下に 示すように、モジュールを、１２８ビツトベクトルメモリとして使用できるよう にする。
好適例において実現されるホストインタフェースパスを、Ｒバスと称する。Ｒバ スは、すべてのしチップポジションを、付加的なピンを用いて接続する。これに ついては、ホストインタフェースのセクションで説明する。
５個の異なる設計部メモリ構成を、このモジュール中で用いることができる。以 下のチャート及び図２８において″パスＯ”は、各Ｘチップからつながっている 一組のＬ−Ｘパスを示しており、“°パス１”は他の一組を示している。
−・８ビ・・　１２にの１侭９ノＩＬ上Ｌ−Ｘパス０＆１を介しての１９個のア ドレス及び２個のコントロール（ＷＥ、　ＯＢ） （ＭＡＯ及びＭＡＩの両方に接続できるように二重にしている。）Ｌ−Ｘバス２ ＆３を介しての１６個のデータ（ＤＩ／Ｄｏ又はドライバ／レシーバ） 各？ｌＤチップは、１６個のＲＡＦＩに接続された１個のデータビットを有して いる。
・１６ビ・　２５６にの１　のメモ１−二Ｌ−ＸパスＯ＆１を介しての１８個の アドレス及び２個のコントロール、Ｌ−Ｘパス２及び３を介しての３２個のデー タ。
各ＭＤチチッは、各々８個のＲＡＭに接続されている２個のデータビットを具え ている。
・　ビ・・　Ｋの　の　モ１　： Ｌ−Ｘパス０及び１を介しての１７個のアドレス及び２個のコントロール、Ｌ− Ｘバス２及び３を介しての６４個のデータ。
各間チップは、各々４個のＲＡＭに接続されている４個のデータビットを有して いる。
・８ビ・　２５６にの２　のメモ１　二重々、Ｌ−Ｘを介しての１８個のアドレ スと、２個のコントロールとを有している。パスＯは、一方のメモリ（ＭＡＯ） のためのものであり、パス１は、他方のメモリ（ＭＡＩ）のためのものである。
各々は、パス２及び３を介しての１６個のデータを有している。
各ＭＤチチッは、８個のＲＡＭに接続された、各々のメモリのための１個のデー タビットを有している。
・１６ビ・　８にの２　のメモ１　： 各々は、Ｌ−Ｘパスを介して、１７個のアドレスと２個のコントロールとを有し ている。
パスＯは、一方のメモリのためのものであり、パス１は他方のメモリのためのも のである。各々、パス２及び３を介して３２個のデータを有している。
各ＭＤチチッは、４個のＲＡＭに接続された各メモリのための２個のデータビッ トを有している。
コントロールパスは、−ｉ的に、すべてのＭＡ及びＭＯチチッに接続された１２ 個のパスから成っている。１２個のパスは、最大コントロール構成を保持する必 要がある。この構成は、３つのアドレスピッＩ・である。すなわち、設計書込み イネーブルと、２個の２５６Ｋ、８ビツト設計部メモリの各々のための設計部出 力イネーブル信号とに、バス書込みイネーブル及びバス読出しイネーブルを加え たものである。
１．３．２　刺激及び応答 リアライザシステムを多数使用することは、ホストコンピュータの刺激信号送信 と、設計部への応答信号及び設計部からの応答信号の捕捉とに依存している。こ のことを、バッチ形式で行う場合、すなわち、信号の大部分を一度に送信及び収 集する場合に、ベクトルメモリを用いる。このことを、−回に一つの信号で行う 場合には、ステイミュレータ及びサンプラーを用い１．３．２．１　刺激を与え るためのベクトルメモリ連続的且つ反復的な刺激のストリームを、シュミレーシ ョン適用のような、テストベクトルの高スピード反復適用のために実現される設 計部中の一組の回路網に供給することが、時々必要となる。このことは、メモリ を実現される設計部の回路網にインクフェースさせること、刺激ベクトルをホス トコンピュータからのメモリに書込むこと、更には、順次にメモリを一回ないし 数回読出し、刺激を設計部に送ることによって行われる。
連続的且つ、リニアなメモリロケーションを読出す必要があるため、アドレスス トリームを、２進カウンタによって設ける。
図２９は、このような刺激ベクトルメモリを達成するための手段を示している。
規則的なりロック信号、ＥＣＬＫは、プロセスを制御する。ＥＣＬＫを周期化、 すなわち、各刺激ベクトルの度毎に、ハイとローとを発生させる。２進カウンタ は、アドレスシーケンスを提供する。ＥＣＬＫがハイになると、カウンタは、次 の刺激ベクトルのアドレスまで、カウントアツプする。次の刺激ベクトルのアド レスは、ＥＣＬＫの周期の間、ＲＡＭによって読出される。ＥＣＬＫが、次にハ イになると、ちょうど読出された刺激ベクトルの値が、Ｄフリップフロップのク ロックとなる。フリップフロップの出力信号は、刺激ベクトルの値で刺激される 回路を、駆動する。フリップフロップは、ベクトル間に、必要なりリーントラン ジッションを与える。その理由は、ＲＡＭ出力が、正しい値に安定する以前に、 その続出サイクルの間、変動しうるからである。このプロセスは繰り返され、一 連の刺激ベクトルが、実現される設計部に与えられる。
この構造は、繰り返され、刺激が、多くの回路網に提供される。刺激ベクトルを ＲＡＭに書込むのに用いられるホストコンピュータへのインタフェースは、簡単 のため図示していないが、以下に引用する図面にて、更に詳細に示す。
１．３．２．２　応答捕捉のためのベクトルメモリ同様に、実現される設計部か らの応答を捕捉するーモードでは、連続的なサンプルのストリーム、すなわち、 −組の回路網からのベクトルを捕捉する。この時、ロジックアナライザが、現実 のハードウェアデバイスから捕捉を行う。このことは、メモリを、実現される設 計部の回路網にインタフェースさせ、順次に、回路網からのベクトルを、実現さ れる設計部が動作するときに、メモリに書込み、更に、捕捉された応答ベクトル を解析のためにホストコンピュータへと戻すことによって行われる。
連続的且つ、リニアな一連のメモリロケーションを読出す必要があるため、前記 と同様、アドレスストリームを２進カウンタによって設ける。図３０は、このよ うな応答ベクトルメモリを開発する手段を示している。
刺激メカニズムのように、クロック信号、ＥＣＬＸがプロセスを制御する。各応 答ベクトルの度毎に、ＥＣＬＫの同期をとる。２進カウンタは、アドレスシーケ ンスを提供する。ＥＣＬＫがハイになると、カウンタは、次のベクトルのアドレ スまでカウントアツプする。ＥＣＬＫがローになると、応答ベクトルの値が、ト ライステートドライバによって、ＲＡＭＤＱデータビンに伝達され、ＦＩＡＭが 、書込みのためにイネーブルされる。ＥＣＬＫが再びハイになると、この値は、 ＲＡＭロケーションに書込まれ、ＲＡＭ書込みイネーブル及びトライステートド ライバイネーブルは、ディゼーブルされ、カウンタは、次のベクトルのアドレス まで進む。このプロセスは、繰り返され、実現される設計部からの一連の応答ベ クトルを記録する。
この構造は繰り返され、刺激が多くの回路網に供給される。
刺激ベクトルをＲＡＭに書込むために用いられる、ホストコンピュータへのイン タフェースは簡単のため図示していないが、以下で引用する図面において、更に 詳細に説明する。
−ｍ的に、実現される設計部を刺激し、これらの応答を発生させる。刺激が、刺 激ベクトルメモリから生じる場合、両ベクトルメモリは、同一のＥＣＬＫ信号を 用いている。ＥＣＬＫ信号は、新しいアドレスがカウンタから読み取られ、ＲＡ ？ｌｌをアドレス指定するとともに、データが読出され、刺激Ｄフリップフロッ プをセットアツプするのに、十分長くハイである必要がある。また、ＥＣＬＫ信 号は、刺激が実現される設計部に影響を及ぼし、この影響に対するすべての応答 が安定し、且つ、これらの応答がＲＡＭに書込まれるのに、十分長くローでなけ ればならない。刺激が、いずれかから生じる場合、応答ベクトルメモリのＥＣＬ Ｋ信号は、１．３．２．３　刺激及び応答のためのベクトルメモリ図３１で示さ れているように、刺激及び応答ベクトルメモリシステムに関して上記のように定 義された、刺激及び応答ベクトルメモリの機能を組合わせることができる。ＲＡ Ｍビットは、たとえ同一のＲＡＭデバイスであっても、刺激又は応答のいずれか 一方に、自由に割当てることができる。その理由は、ＥＣＬＫがハイのときに、 刺激続出機能が生じ、そして、ＥＣＬＫがローのときに、応答書込機能がこれに 続くからである。トライステート応答ドライバを両方とも刺激Ｄフリップフロッ プ入力として、同−のＲＡＮＤロデータビンに接続することによって、一つのビ ットを、刺激及び続出の両方に用いることができる。シンプル刺激ベクトルメモ リと、組合せ刺激／応答ベクトルメモリとの重要な相違点は、刺激ベクトルを、 −回だけＲＡＭから読出することができるという°ことである。その理由は、Ｒ ＡＭビットを刺激のみに用いた場合でさえ、各メモリロケーションを、ＥＣＬＫ の半周期のローの時に書込むからである。このことは、ＲＡＭチップのすべての ビットを刺激に用い、且つ、ＥＣＬＫが書込みイネーブルを主張しない場合にの み避けることができる。
前の図面は、一般的な方法で、ベクトルメモリを実現したものを図示している。
更に、点線は、いかにして、ベクトルメモリロジック機能を、ロジックチップ（ “ＨＡチチッ”及び°“ＭＤ“ｎ″）を構成することで実現することができるか を示すものである。これらロジックチップは、適切に、ＲＡＭチップ及びリアラ イザ相互接続（Ｘチップ）に接続されている。ベクトルメモリと、ソフトウェア からの刺激を電気的な型へと再び戻す変換については、米国特許第４．７４４． ０８４号明細書において詳細に説明されている。この内容を参考のため、ここで 用いる。
１．３．２．４　フォールトシミュレーションのためのベクトルメモリ リアライザフォールトシミュレーションシステムについては、これについてのセ クションにおいて説明する。フォールトシミュレーションでは、応答は、ベクト ルメモリに捕捉されず、その代わりに、フォールト応答ベクトルメモリによって 、所定の良好な回路の応答と比較される。フォールト応答ベクトルメモリは、以 下の点において、上で示した簡易刺激ベクトルメモリと同一のものである。すな わち、ＭＯチチッのフリップフロップの出力を用いて回路網を駆動する代わりに 、出力は、ＸＯＲゲートによって、回路網の値と比較される。ＸＯＲゲートを、 ＥＣＬＫが同期をとるセットフリップフロップに接続し、回路網とメモリとの差 を表示しているＸＯＲゲートがハイの場合、フリップフロップをセットする。ホ ストは、ホストインタフェースを介して、このセットフリップフロップを読出す ことができ、差が検出されているかどうかを調べることができる。
１．３．２．５　実現される設計部におけるベクトルメモリの相互接続 ベクトルメモリの、実現される設計部への接続方法は、多くの方法が考えられる 。リアライザシステムを、１以上のロジックチップに直接接続され、及び／又は 、相互接続パスのいずれか又はすべてに接続されたベクトルメモリを用いて設計 することができる。例えば、ベクトルメモリを、Ｌチップ及びＸチップを用いて 、ロジックボードに取り付けることができるとともに、ボードとは離れているＸ −Ｙパスに接続することができる。
ベクトルメモリを、Ｙレベルクロスバ−のＹチップボードに取り付けるとともに 、Ｘ−Ｙ及びＹ−Ｘバスに接続することもできる。
ベクトルメモリを、ロジックチップの配置されたしチップロケーションに取り付 け、Ｌチップロケーションに作用するＬ−Ｘパスに接続するというテクニックも ある。この場合、これらＬ−Ｘパスを、ベクトルメモリと、Ｘチップとの間にの み接続する。実現される設計部の回路網への接続を、Ｘチップを構成することに よって行い、ベクトルメモリを回路網に接続する。
この際、回路網はＸレベル相互接続を介し、つながっている。
モジュールの方法でロジックチップをベクトルモジニールに置き換え、リアライ ザシステムを、必要な数の又は、必要よりも少数のベクトルメモリを用いて構成 することができる。リアライザ設計部メモリを、Ｌチップロケーション中の１以 上のロジックチップの場所にも取り付けているため、このテクニックを用いて、 共通ハードウェアメモリモジュールを、設計部メモリモジュール又は、ベクトル メモリモジュールとして用いることがテキる。メモリモジュール中にロジックチ ップを構成するとともに、リアライザシステムの相互接続を適切に行うことによ って、機能を選択する。これは、好適例において用いられているベクトルメモリ アーキテクチャである。
１．３．２．６　特別なベクトルメモリ設計部好適例において、共通メモリモジ ュールを、設計部メモリ及びベクトルメモリ応用の両方のために使用する。その 一般的なアーキテクチャ及び設計部は、設計部メモリのセクションにおいて説明 し、ここでは説明しない。いかにして、モジュールをベクトルメモリとして用い るかの詳細については、以下に示すとおりである。
以下の２個の図面は、ホストインタフェースからの完全読出し／書込みアクセス を用いて、組合せ刺激／応答ベクトルメモリのためのＭＡ及びＭＤチチッ中に、 前記と同様のロジックを構成することを示している。ホストコンピュータが非活 動状態である場合、すべての動作は、上記簡単な例にて示したのと同一のテクニ ックに従っている。
図３２において、ホストインタフェースを介してホストが出力するＥＣＬＫ信号 を、相互接続を介して、ＭＡチチッに相互接続している。ＥＣＬＫ信号は、各Ｍ Ａチチッで構成されるアドレスカウンタの同期をとる。各々、−組のＲＡＭを制 御している１以上のＭＡチツブを、モジュール中に設けているので、各ＭＡチチ ッは、ベクトルアドレスカウンタのコピーを有している。すべてのカウンタは、 同一のコントロール（ＥＣＬＫ及び、バスインタフェースからのリセット信号） を得ているため、その各々は、常に他のカウンタと同一のアドレスを送信する。
通常（バスインタフェースが非活動状態の場合）、アドレスが、カウンタ出力か ら送られ、ＲＡＭのアドレス指定を行う、　ＥＣＬＫがロー状Ｂ（書込応答位相 ）の場合、デコーダロジックは、前述の例と同様に、すべてのＩ？ＡＭ書込みイ ネーブルを主張する。ＩＩＣＬＫは、コントロールバスにも伝達され、ＭＤチチ ッのロジックを駆動する。
ＭＯロジックは、刺激及び応答ベクトル値、それ自体を処理する（図３３）。通 常、（バスインタフェースが非活動状態の場合）ＥＣＬＫがハイ状態のとき、Ｒ Ａｌ’ｌは、刺激ベクトル値を読出し、ＥＣＬＫがロー状態になると、ＲＡＭと フリップフロップとを同期させる。フリップフロップは、上記と同様、各回路網 に刺激を与えるためのものである（その内の一つを図示する）。従って、刺激を 相互接続Ｘチップを介して、回路網へと伝達する。ＥＣＬＫがロー状態の場合、 すべてのトライステートイネーブル（ｅｏ、　ｅｌ。
・・・ｅｎ　）が主張され、相互接続（２個を図示する）を介して回路網から出 力される応答値を、マルチプレクサを介して、ＲＡＭＤＱデータピンに伝達する 。
ホストコンピュータが、ホストインタフェースバス（特に、好適例のＲバス）を 介して、このメモリをアクセスする場合、各々のＭＡチチッ中に構成されるバス インタフェースロジックが活動状態となる。これは、アドレスマルチプレクサ（ ｍｕｘ　）を切り換え、バスがＲＡＭのアドレス指定を行う、バスサイクルが、 ＲＡＭに書込みを行うためのものである場合、デコーダロジックは、アドレスビ ットを用いて、どのＲＡＭに書込みを行うべきであるかを解読するとともに、適 切な書込みイネーブル信号を出力する。ＲＡＭを選択するのに必要とされるアド レスビット及び、続出及び書込み制御信号も、コントロールバスを介してＨＤチ チッに伝達される。ＭＤチチッにおいて、バスが読出しサイクルを行う場合、デ コーダロジックは、すべてのトライステートＲＡＭＤＱピンドライバをデゼーブ ルし、アドレスビットを用いて、読出しマルチプレクサを介して、アドレス指定 されたＲＡＭのＤＱデータ出力を選択し、更には、バス読出しイネーブル信号が 、デごり値を、このビットのためのホストインタフェースバスのデータラインに 伝達する。バス書込みサイクルにおいて、デコードロジックは、書込みマルチプ レクサを用いて、応答を与える回路網ではなく、ホストインタフェースバスのデ ータラインから生じるデータ値を選択するとともに、アドレス指定されたＲＡＭ のためのトライステートＲＡＭＤＱ　ドライバをイネーブルし、データをＲＡＭ 入力へと伝達する。
１．３．２．７　ベクトルメモリの設計変換及び仕様回路網をベクトルメモリに 接続すべきであるということを説明するために、ユーザは回路網に、入力設計に 関する特別な特徴を付加し、特定のベクトルメモリ及び、接続が刺激のためのも のであるのか、応答のためのものであるのかを説明する。設計部変換方法は、− 組の所定の部分的ネットリストファイルに基づくものであり、この内の一つは、 各モジュールのロジックチップのためのものであり、前記と同様ベクトルメモリ 刺激及び応答接続と、ベクトルメモリデータバス及びコントロールロジックと、 バスインタフェースロジックとに関するステートメントを用いている。
この方法では、ＥＲＣＧＡネットリスト変換ツールは、任意の出力端子又はＩ１ ０ピンに接続されていない入力端子及び、任意の入力端子又はＩ１０ビンに接続 されていない出力端子のような、通常接続されていないネットリストファイル中 の基本要素及び回路網のための、ロジック及び相互接続を構成することはない。
各ベクトルメモリビットに対する刺激接続及び応答接続のために、ロジックを設 ける。ネットリストに供給される、いずれか一方の相互接続のみが実際に構成さ れ、他方は、構成されない。その理由は、通常それを、ネットリストに接続しな いからである。
予め定義されたファイルは、相互接続を用いて、ベクトルメモリ刺激接続と、ベ クトルメモリ応答接続とを接続するのに用いるモジュールＩ１０ピンのＩ１０ピ ン数の仕様を除いて、完全なものである。各ファイルにおける刺激及び応答接続 の数を、何個のＩ１０ピンを、ファイルのロジックチップ中に用いることができ るか、どの程度のロジックを各チップに設けることができるか、更には、全体と してのモジュールによって、決定する。その方法は、以下のとおりである。：設 計部変換のセクションにおいて説明したように、以下のようなベクトルメモリの 特別な例外を有するものの、一般的な方法を設計部変換に用いる： ・　設計部リーグは、ベクトルメモリ接続のために設けられた回路網を識別する ために入力設計ファイルからの特性情報を読出し、且つ、バスインタフェースロ ジックではなく、回路網に接続された１以上のベクトルメモリ基本要素を、その 設計部データ構造に組込む。設計部リーグは、ホストインタフェースクロック発 生器及びベクトルメモリ基本要素に接続されたＥＣＬに回路網を作り出す。
・　パーティショナとは、ユーザが、メモリモジュールを取り付けるボード上の いずれかのＬチップを指定するということである。このデータに基づき、バーテ ショナは、ベクトルメモリ基本要素を、通常の方法でメモリモジュール中に分割 する。
・　インクコネクタは、他のロジックチップ基本要素と同一なベクトルメモリ基 本要素を処理し、これらを、回路網中の他の基本要素を用いて接続しているＬ− Ｘバスを決定する。
・　リアライザシステム中の各ロジックチップのネットリストファイルに書込み を行う場合、各ベクトルメモリ回路網接続は：１）どのロジックチップが、相互 接続手続によって、基本要素が選択したバスを接続するかを決定する。
２）通常のロジックチップＩ１０ピンナンバを得る際に説明したのと同様の手続 を用いて、バスナンバ及びロジックチップナンバからロジックチップＩ１０ビン ナンバを得る。
３）これまで、他の回路網に割当てられていないロジックチップに関する回路網 から、予め定義された刺激又は応答ベクトルメモリ接続を選択する。
４）ステートメントを、このロジックチップのネットリストファイルに加え、こ のロジックチップＩ１０ピン数を、予め定義されたベクトルメモリ接続に接続す るために用いることを明示する。
ことによってネットリストされる。
・　設計変換システムは、対応テーブルファイルも送出し、回路網の名称を、ベ クトルメモリ及びベクトルメモリビット位置と関連づけ、動作中、使用する。
・　ＥＲＣＧＡネットリスト変換ツールは用いられるベクトルメモリ刺激及び応 答入力端子のロジック及び相互接続のみを構成する。
１．３．２．８　スティミエレータ スティミュレータは、単一の記憶ビットとし、ホストコンピュータで制御し、設 計部の回路網を駆動する。ステイミュレータは、ホストが、入力信号を設計部に 供給するのに用いられる。
２種類のステイミュレータ、すなわち、ランダムアクセスタイプと、エツジ検知 タイプとを設ける。実際のランダムアクセスステイミュレータは、フリップフロ ップであり、その出力信号は、ホストインタフェースバスを介し、ホストが必要 に応じてデータをロードする設計部回路網を駆動する。ランダムアクセスステイ ミュレータは、設計部の動作を変化させることなく、他の刺激された回路網に呼 応して、常に値を変化させることのできる回路網を刺激するのに用いられる。こ のような回路網の一例としては、レジスタへのデータ入力がある。各ステイミュ レータは、唯一のバスアドレスを有し、ホストがデータをこのアドレスに書込む 場合に、バスインタフェースロジックは、データをＤ入力に与えるとともに、ス テイミュレータフリップフロップのクロック入力の同期をとる（図３４）。
エツジ検知タイプのステイミュレータは、設計部の動作、例えばレジスタへのク ロック入力を修正するための他の回路網と同期しながら変化しなければならない 回路網を刺激するのに用いられる。第２フリツプフロツプを、ランダムアクセス ステイミュレータと、設計部回路網との間に配置する。同期をとらなければなら ない一群のこのようなステイミュレータのすべてを、共通りロックに接続する。
新しい一組の回路値を入力するために、ホストは、新しい値を、たとえどのよう なオーダであっても、上記と同様に、ホストインタフェースバスを介して、各ス テイミュレータの第１フリツプフロツプにロードする。新しい値が設計部にすべ て供給される必要がある場合、ホストは、共通“同期クロック′を周期化し、一 度にすべての値を第２フ、リップフロップにロードし、このようにして、すべて の回路網を同時に駆動する（図３５）。
１．３．２．９　サンプラ サンプラは、単一の記憶ビットであり、ホストコンピュータによって制御され、 設計部の回路網を受信する。サンプラは、ホストによって使用され、設計部から の出力信号を捕捉する。
サンプラの最も簡単な形は、Ｄ入力端子で設計部回路網を受信し、同期をとるこ とができ、且つ、ホストインコツエースバス及びバスインタフェースロジックを 介してホストが必要に応じて読出すことのできるフリップフロップである。通常 、多数のサンプラを、共通“サンプルクロック′に接続する。サンプラデータ出 力は、　′サンプルクロック″出力と同様に、唯一のバスアドレスを有している 。ホストは、クロックを周期化し、一群のサンプルを取り出し、その後、サンプ リングされたデータ値を一つ一つ読出す（図３６）。
必要とされるホストＩ１０の数を削減するために、第２フリツプフロツプを付加 的に加え、変化検出サンプラを構成する。
第２７リツプフロンプを、サンプリングフリップフロップと同一のクロックに接 続し、その入力端子を、サンプラの出力端子に接続する。結果的に、第２フリツ プフロンプは、最も新しいクロック周期前にサンプラが有していた値を保持して いる。２個のフリップフロップ出力を、ＸＯＲゲートで比較する。ＸＯＲゲート は、サンプリングされた値の変化のため、２個のフリップフロップが相違する場 合ハイ状態の値を出力する。一群のサンプラからの全ＸＯＲ出力信号を、ホスト が読出し可能なＯＲゲートによって加算する。上述したように、　′サンプルク ロック′を周期化することによって、回路網をサンプリングした後、ホストは、 まず第１に、このＯＲゲートの“変化°値をチェックし、グループ中のどの値が 変化したのかを調べる。変化していない場合には、これらサンプラのいかなる値 をも読出す必要がない（図３７）。
１．３．２．１０　ステイミュレータ及びサンプラの設計変換及び仕様サンプラ 及びステイミュレータフリップフロップと、ロジックゲートと、バスインタフェ ースロジックとを、リアライザシステムロジックチップ中に実現する。回路網を 、サンプラ又はステイミュレータに接続すべきであることを説明するために、ユ ーザは、回路網に、入力設計に関しての特別な特性を与え、ステイミュレータ又 はサンプラの特定のタイプと、グループの同一性を識別する。ステイミュレータ 及びサンプラを構成し、これらを、設計部の残りの部分及びバスインタフェース に接続するために、設計変換ソフトウェアシステムを用いる一般的な方法は以下 に示すとおりである： 設計変換のセクションにおいて説明したように、以下のようなステイミュレータ 及びサンプラに関しての特別な例外があるものの、−ｉ的な方法を設計部変換に 用いる：・　設計部リーダは、特性情報を入力設計ファイルから読出し、ステイ ミュレータ及び／又はサンプラのために設けられた回路網を識別し、バスインタ フェースロジックではなく回路網に接続されたステイミュレータ及びサンプラの 基本要素を、設計データ構造に組み込む。
・　システムパーティショナは、このような基本要素の各々が、ロジックチップ 中に何個の等価ゲートを有しているかについてのデータベースを有している。シ ステムパーティショナは、バスインタフェースロジックの等価ゲート指数も有し ている。このデータに基づき、システムパーティショナは、その通常の分割化ア ルゴリズムに従って、ステイミュレータ及びサンプラをロジックチップに割当て る。この際、システムパーティショナが、バスインタフェースロジックのサイズ によって、ロジック容量の限界を小さくするという付加的な条件を課し、−以上 のステイミュレータ及び／又は、サンプラを有するロジックチップの各々が、バ スインタフェースロジックブロックを有しなければならないということを説明す る。
・　インタコレクタは、他の基本要素と同じく、ステイミュレータ及びサンプラ 基本要素を処理する。
・　リアライザシステムにおける各ロジックチップのネットリストファイルに書 込みを行う場合、以下の手続を用いて、各サンプラ又はステイミュレータ基本要 素をネットリストする。
１）サンプラ又はステイミュレータを構成するゲート及び／又はフリップフロッ プの基本的ステートメントを、ステートメント分割化のためのロジックチップの ネットリストファイルへと送信する。相互接続基本要素について説明したのと同 様の方法に従って、サンプリング又は、刺激される回路網に亘る付加的な回路網 のネームを、サンプリング又は刺激される回路網のネームから得る。
２）これが、この特別なロジックチップファイルにネットリストされる第１ステ イミユレータ及びサンプラである場合、バスインタフェースの予め定義されたネ ットリストファイルセグメントを用い、バスインタフェースを構成する基本要素 及び回路網をロジックチップに供給する。インタフェース毎に一回のみ使用され るバスインタフェース相互接続には前記ファイルセグメントで定義される標準的 なネームが与えられる。ステイミュレータ又はサンプラロジックに接続されるも のには、捕捉した回路網のネームが与えられる。このネームは、ステップ１にお いて、基本要素を出力する際に用いたネームと整合している。
簡単ではあるが、一般的ではない方法を用いて、メモリモジュール又はユーザ指 定のデバイスモジュールのロジックチップ中にのみ、ステイミュレータ及びサン プラを実現する。このことは、ＥＲＣＧ八ネッへリスト変換ツールがどの出力端 子又はＩ１０ピンにも接続されていない入力端子、及び、どの入力端子又はＩ１ ０ピンにも接続されていない出力端子のような、通常接続されていないネットリ ストファイル中の基本要素及び回路網のためのロジック及び相互接続を構成しな いということを仮定している。このことは、−組の予め定義された部分的ネット リストファイルに基づくものである。このファイルの一つは、各モジュールのロ ジックチップのためのものである。この際、以下のステートメントを用いている 。
１）すべて共通°“同期クロック“に接続されている多数のエツジ検知タイプの ステイミュレータ ２）すべて同一の“サンプルクロック“に接続された多数の変化検出サンプラ ３）上記のすべてのためのバスインタフェースロジック予め定義されたファイル は、サンプラとステイミュレータ、とを相互接続を用いて接続するのに用いられ るモジュールＩ１０ピンのＩ１０ピンナンバの仕様を除き、完全なものである。
コントロールバスを用いて、同期及びサンプルクロックのような共通信号を、ロ ジックチップ間に分配する。各ファイル中のステイミュレータ及びサンプラの数 を、何個のＩ１０ピンがファイルのロジックチップ中に利用できるか、どの程度 のロジックを各チップが有することができるか、及び、全体としてのモジュール によって決定する。その方法は、以下に示すとおりである： 設計部変換のセクションにおいて説明したような一般的な方法を設計部の変換に 用いる。この際、ステイミュレータ及びサンプラに関して、以下のような例外が ある。：・　設計部リーダは、ステイミュレータ及びサンプラのために設けられ た回路網を識別するために、入力設計ファイルからの特性情報を読出し、且つ、 バスインタフェースロジックではなく、回路網に接続されたステイミュレータ及 びサンプラ基本要素を、その設計部のデータ構造に組込む。
・　パーティショナとは、ユーザが、メモリモジュール及びユーザ指定のデバイ スモジュールを取り付けるボード上のいずれかのしチップを指定するということ である。このデータに基づき、パーティショナは、まずメモリ及びＵＳＤ基本要 素をモジュールに割当て、その後、その通常の分割化アルゴリズムに従い、各モ ジュール単位で利用することのできる数の限界に至るまで、ステイミュレータ及 びサンプラ基本要素を、このようなモジュールの残りへと分割化する。
・　インクコネクタは、他のロジックチップ基本要素と同一なステイミュレータ 及びサンプラを処理し、これらを、回路網で他の基本要素を用いて接続している Ｌ−Ｘバスを決定する。
・　リアライザシステム中の各ロジックチップのネットリストファイルに書込み を行う場合、各サンプラ又はステイミュレータ基本要素は： １）どのロジックチップが、相互接続手続によって、基本要素が選択したバスを 接続するかを決定する。
２）通常のロジックチップＩ１０ビンナンバを得る際に説明したのと同様の手続 を用いて、バスナンバ及びロジックチップナンバからロジックチップＩ１０ピン ナンバを得る。
３）これまで、他の回路網に割当てられていないロジックチップに関する回路網 から、予め定義されたステイミュレータ／サンプラを選択する。
４）ステートメントを、このロジックチップのネットリストファイルに加え、こ のロジックチップＩ１０ビンナンバを、予め定義されたサンプラ／ステイミュレ ータに接続するために用いることを明示する。
ことによって、ネットリストされる。
・　ＥＲＣＧＡネットリスト変換ツールは、使用するステイミュレータ、サンプ ラ及び関連あるバスインタフェースロジックのためのロジック及び相互接続を構 成する。
両方の方法において、設計部変換システムは、対応テーブルファイルも出力し、 動作中に使用するために、回路網ネームを、特定のステイミュレータ及びサンプ ラに関連させるとともに、アドレスを、ホストインタフェースバスで通信する。
１．３．３　ユーザ指定デバイス 構成されたロジック及び相互接続チップの形態で、実際に動作するハードウェア 中に入力設計部を実現するために、他の実際のハードウェアデバイスを、リアラ イザシステムに接続することが実用的且つ望ましい。マイクロプロセッサ又は、 他のＶＬＳＩ　ＩＣチップ、デジタル／アナログコンバータ、ディスプレイデバ イス、入力キイボード及びスイッチ、記憶デバイス、コンピュータ人力／出力バ ス等のデジタル入出力を具える任意のデバイスを設けることができる。これらを 、回路ボード又は大規模スケール構成素子のような、実現される設計部の一部を 構成するデジタルシステムの一部とすることができる。
これらのデバイスは、リアライザシステムのロジックゲート、フリップフロップ 及びメモリ中で具現化することのできない、実現されるべき入力設計部の一部を 示している。これは、ディスプレイのような物理的な理由によるもので、大規模 記憶デバイスのような、リアライザシステムのリソースが不足しているため又は 、標準的マイクロプロセッサのように、ロジック的な記述を利用することができ ないためである。代わりに、これらのデバイスは、すでに構成され正しいことが 証明されている半通例のゲートアレイチップのような、ユーザがリアライザシス テムリソースを用いて実現することを望まないデバイスともなり得る。その理由 は、これを実現するために、リアライザシステムリソースを用いる必要がないた め、又は、ユーザが設計部の実現される部分のデバイスを用いての正確な動作を 試験したいためである。これらのデバイスは、リアライザシステムの一部ではな いが、ユーザの設計の必要に応じて、ユーザによって指定されるものであるため 、これらのデバイスを°“ユーザ指定デバイス”　（ＵＳＤ　）と称する。
ユーザがこのようなデバイスをリアライザシステムハードウェアに接続するのに 用いる標準的な手段を、リアライザシステムに設けるのに役立つような、多様な ＵＳＤを設ける。この手段はユーザ指定のデバイスモジュール（ＵＳＤＭ）であ る。
１．３．３．１　ユーザ指定のデバイスモジュールユーザ指定のデバイスモジュ ールは： １）物理的に、ユーザ指定のハードウェアデバイスを接続する手段を具えている 。
２）　ｔｌｓＤと、リアライザシステムロジック及び／又は相互接続チップとの 間を接続している。ｔｌｓＤが、ロジックチップと類似する設計部の役割を果た すため、ロジックチップと同様の方法で、ＵＳＤＭを相互接続するのが好都合で ある。
３）通常、Ｌチップロケーションに取り付けられたロジックチップが行うように 、ＵＳＤビンを、相互接続ピンに自由に割当てる機能を設ける。
ユーザ指定のデバイスモジュールは、メモリモジュールがそのＲＡＭチップに有 しているのと類似の機能を具えている必要があるので、ＵＳＤＭのアーキテクチ ャは、メモリモジュールのアーキテクチャと類似している。図３８は、ＵＳＤＭ アーキテクチャを示している。ｔｌｓＤＭプリント回路基板、すなわち、ＵＳＤ Ｍにプラグで取り付けられている移動可能なドーターカード（ｄａｕｇｈ　ｔｅ ｒｃａｒｄ　）の領域である、ユーザ指定のデバイス取り付は領域又は、マイク ロプロセッサ、エミュレータＣｅｍｕ　ｌａ　ｔｏｒ）計器と共通する方法で、 ケーブルを介して接続されている他のこのような領域にデバイスを取り付ける。
端末のブロックは、デバイス入出力ピンと、ＵＳＤＭロジックチップとの間に、 コネクタ端末細条、−組のプリント回路ボードパッド又は、他のこのような手段 を介して、電気的な接続を行うための手段を具えている。端末のブロックンの容 量が許す限り、−以上のデバイスを取り付けることができる。その代わりに、デ バイスを、一般的な方法で、ケーブル及びリピータデバイスを介して、遠隔的に 接続することもできる。
ＭＡ及びＭＤロジックチップの各々は、端末ブロックに接続されたＩ１０ビンと 、相互接続に接続されたＩ１０ピンとを具えている。これらのチップを、メモリ モジュールアドレス及びデータバスロジックチップにおいて説明したのと同様の 方法で、相互接続に接続する。付加的に、図にて示したように、メモリモジュー ルにチップを使用するのと同様の目的のために、これらのチップを、ホストイン タフェースバス及び／又は共通コントロールバスにも接続する。
一般的に、バスデータビットがＭＯチチッに分配され、これによって、相互接続 に分配されるように、ＵＳＤアドレス及びデータバスを、ＭＤチチッに接続する 。ＭＡチチッを、ＵＳＤコントロールライン及び付加的にＵＳＤアドレスライン に使用する０図面は、可能性を説明するために、接続された３個の仮説的ユーザ デバイスを示している。ＵＳＤＯは、ＭＤチチッを介して接続されたデータ及び アドレスバスと、■へ〇を介して接続されたコントロールラインＡ、Ｂ及びＣと を有している。ｕｓｏｉは、ＭＤチンプに接続された３個のデータバスと、ＭＡ チチッを介してのアドレス及びコントロール接続とを存している。ＵＳＤ２は、 アドレス指定のためのＭＡＩ　と、データのためのＭＤチチッとを使用する。任 意の特定のケースにおいて、リアライザシステムのユーザは、これらの設計及び 使用にとりで適切な方法を用いて、これらのＬＩＳＯを接続することができる。
前記セクションにおいて示したように、メモリモジュール問チップにおいて、双 方向性ＲＡＭＤＱピンを相互接続するのと同様の方法を用いて、双方向性ＵＳＤ 接続を相互接続する。相違点は、入力設計部の回路網を、出力イネーブルコント ロールのようにして明示する必要があるという要件である。この回路網を、メモ リモジュール数が２５及び２６の場合に示される゛設吐出カイネーブル”と同様 の方法で、相互接続ロジックに接続し、ＭＤチチッの双方向性ドライバを制御す る。通常、適切な出力イネーブルコントロール回路網を、入力設計部中に設けて いない場合、ユーザはこれを設ける必要がある。
１．３．３．２　好適例の１１５０Ｍ 図３９において示した好適例において、ＲＡＭチップの代わりに口ＳＤを取り付 けるための領域に関して、ＵＳＤＭは、リアライザメモリモジュールと同一であ る。８個のＭＤチチッの各々は、１６個までのＵＳＤビンを相互接続し、２個の ＦＩＡチップの各々は、２３個のまでのＵＳＤビンを相互接続する。図は、２個 の実際に取り付けられたＶＬＳＩデバイス、すなわち、モトローラＭＣ６８０２ ０の３２ビツトマイクロプロセツサ（“ＭＣ６８０２０３２Ｂｉｔ　Ｍｉｃｒｉ ｐｒｏｃｅｓｓｏｒＵｓｅｒ’ｓ　Ｍａｎｕａｌ　、　Ｍｏｔｏｒｏｌａ、　Ｉ ｎｃ、、　Ｐｈｏｅｎｉｘ、　１９８４　）と、モトローラＭＣ６８８８１浮動 小数点コープロセッサ（”ＭＣ６８８８１Ｆｌｏａｔｉｎｇ　Ｐｏ１ｎｔ　Ｃｏ ｐｒｏｃｅｓｓｏｒ　Ｕｓｅｒ’ｓ　Ｍａｎｕａ１″＋　Ｍｏｔｏｒｏｌａ、　 Ｉｎｃ＋Ｐｈｏｅｎｉｘ、　１９８５）とを示している。これらのデバイスは、 ＵＳＤの優れた例である。その理由は、一般的にこれらのデバイスをデジタルシ ステムの設計に用い、これらのロジック回路表現をユーザが利用可能とすること はできないからである。これらのデバイスは、以下の入／出力ピンを有しており 、この詳細については、以下に示すとおりである。
匹餞旺虹 データ　：　０３１−Ｄｏ、双方向性 出力イネーブル条件：Ｒ／Ｗが“書込み”を示し、且つＤＢＥＮが真である場合 、０３１−ＤＯは、出力信号を送信し、そうでない場合には、入力信号を受信す る。
アドレス　：　Ａ３１−ＡＯ２出力 中央入力端子：　ＣＬＫ、　ＤＳＡＣＫＯ，ＤＳＡＣＫＩ、　ＡＶＥＣ，ＣＤｌ ５．　ＩＰＬＯ−ＩＰＬ２゜ＢＲ，ＢＧＡＣ）［、ＲＥＳＥＴ、　ＨＡＬＴ、　 ＢＥＲＲ中央出力端子：　Ｒ／Ｗ、　ＩＰＥＮＤ、　ＢＧ、　ＤＳ、　ＤＢＥＮ 、　ＡＳ、　ＲＭＣ，ＯＣＳ。
ＥＣＳ、　５ＩＺＯ，５ＩＺＩ、　ＦＣＯ−ＦＣ２肛旦旺側− データ　：　０３１−ＤＯ１双方双方 向性イカイネーブル条件／Ｗが“読出し”を示し、且つＤＳＡＣＫＯ及び／又は ＤＳＡＣＫＩが真の場合、０３１−ＤＯは、出力信号を送信し、そうでない場合 には、入力信号を受信する。
アドレス　：　Ａ４−ＡＯ、入力 中央入力端子：ＣＬＫ、　５ＩＺＥ、　ＲＥＳＥＴ、　ＡＳ、　Ｒ／Ｗ、　ＤＳ 、　ＣＳ中央出力端子：　ＤＳＡＣＫＯ，ＤＳＡＣＫＩデータバスとアドレスバ スとを、ＭＤチチッを用いて相互接続する。メモリデータバスのセクションにお いて説明したように、パスデータビットを、クロスバ−を横切ってスライスし、 図にて示すように相互接続を容易にしている。制御信号はＭＡチチッによって相 互接続される。
出力イネーブル制御信号は、上述したように、制御信号に接続された特別のロジ ックによって発生させられる。ユーザは、このロジックを人力設計部に設け、設 計部の残りの部分を用いて、Ｌチップ中に実現する。各ＭＤチチッが、異なるＬ −Ｘパスの組を接続し、通常出力イネーブルコントロールが全バスに関して一般 的なものであることから、設計部変換システムは、これらの回路網を、ＭＡチチ ッの内のいずれか一個に接続するとともに、ｔｌｓＤＭコントロールバスを用い て、回路網を、接続の必要性があるＭＤ及びＭＡチチッに接続するように、ＭＡ 及びＭＤチチッを構成する。
１．３．３．３　ユーザ指定のデバイスのための設計部の変換ＵＳＤを、特別の 基本要素を用いて入力設計部内に設ける。ＵＳＤは、ユーザが作成するＵＳＤ仕 様ファイルを示している特性データを伝達する。このファイルは、どのＬチップ ロケーションに、このデバイスを有するＵＳＤＭを取り付けるかを示すとともに 、ＵＳＤのＩ１０ビンをリストする。この際、入力設計部のＵＳＤ基本要素中に 使用されているピンネームを使用している。各ビンに対して、ＵＳＤは、ビンを 接続しているＵＳＤＭロジックチップ及びビン数と、ビンが入力、出力又は双方 向性であることとをリストする。ビンが双方向性である場合には、入力設計部中 の出力イネーブルコントロール回路網のネームもリストする。
設計部変換ソフトウェアシステムは、ＵＳＤを構成するとともに、ＵＳＤを設計 部の残りの部分に接続するネットリストファイルを出力する。一般的な方法を使 用するが、これには、以下のようなＵＳＤに対する例外がある： ・　設計部リーグは、ＵＳＤ基本要素を、設計部データ構造中に読出す。設計部 リーグは、ＵＳＤ仕様ファイル中で続出を行うために、ファイル特性を使用する とともに、後の使用のための基本要素記憶と関連する情報を記憶する。基本要素 記憶を、各々異なる出力イネーブルコントロール回路網に接続された特別のビン に供給する。
・　変換ステージは、構成が利用可能であり、且つ、ビンが正しく構成と対応し ているということをチェックする。
・　システムパーティショナは、ＵＳＤを、ＵＳＤ仕様ファイルで特定されるし チップロケーションに配置する。
・　インクコネクタは、ＵＳＤピンに接続された回路網を、特定のＬ−Ｘ相互接 続パスに割当てる。インクコネクタはこのことを行う際、ＵＳＤピンに接続され た回路網を、ＵＳＤ仕様ファイルで特定されるＭＡ又はＭＯチチッに接続するパ スにのみ割当てることができ、且つ、イネーブルコントロール回路網ビンを、Ｍ Ａチチッに接続しているパスにのみ割当てることができるという制約を条件とし ている。
・　ネットリストファイルをＵＳＤＭに送信するために：このＵＳＤＭの口ＳＯ を制御している各出力イネーブルコントロール回路網が： 基本要素を、この回路網のＭＡチチッのネットリストファイルに送信する： その理由は、この回路網のために使用するＬ−Ｘパスを受信している入力バッフ ァが、出力バッファの入力を駆動し、これによって、この回路網に割当てられた コントロールパスラインを駆動するからである。
このＵＳＤＭのＵＳＤに接続されている各回路網が：ＵＳＤ入カピフカピンする 場合、基本要素を、このビンのロジックチップのネットリストファイルに送出す る：その理由は、この回路網に使用される受信パスからの入力バッファが、この ＵＳＤピンのために用いられる末端ブロックビンを駆動する出力バッファの入力 端子を駆動するからである。
ＵＳＤ出力ビンを受信する場合、基本要素を、このビンのロジックチップのネッ トリストファイルに送信する：その理由は、この回路網に用いられる駆動パスに つながっている出力バッファが、このＵＳＤピンに用いられる端末ブロックピン を受信している入力バッファの出力端子を受信する。
１１ｓＤ双方向性ビンに接続している場合、基本要素を、このビンのロジックチ ップのネットリストファイルに送信する：その理由は、この回路網に用いられて いる受信パスからの入力バッファが、このＵＳＤビンに用いられる端末ブロック ビンを駆動しているトライステート出力バッファのデータ入力端子を駆動し、 この回路網に用いられている駆動パスにつながっている出カバソファが、このＵ ＳＤピンに用いられている端末ブロックピンを受信する入力バッファが一方の入 力端子を駆動する２人力ＡＮＤゲートの出力を受信し、このピンの出力イネーブ ルコントロール回路網に割当てられたコントロールパスラインからつながってい る入力バッファが、トライステート出力バッファのイネーブル入力端子及びＡＮ Ｄゲートの他の入力端子を駆動するからである。
１．４　構成 ロジック及び相互接続チップ技術のセクションにおいて説明したように、各チッ プの構成ビットパターンが、ＥＲＣＧＡネットリスト変換ツールによって出力さ れる。リアライザ設計部変換システムの最終ステージが、すべてのチップの発生 する構成ファイルから、設計部の単一バイナリー構成ファイルへと送られるデー タを捕捉する。これによって、データがホストコンピュータ中に永久に記録され る。
リアライザシステムを各々使用する前に、構成ファイルからデータを読出し、こ のデータをホストインタフェースを介してリアライザハードウェアに伝達し、更 にチップにロードすることによって、使用する設計部のロジックチップ及び相互 接続チップを構成する。ホストインタフェースと、システム中のすべてのロジッ クチップ及び相互接続チップとの間に、構成接続を設ける。チップを構成すると 、すべてのロジック機能及び相互接続の合計は、入力設計部によって特定される ものと一致し、設計部が動作できる。
好適例においては、Ｘ１ｌｉｎｘ製のＬＣＡを、ロジックチップ及びクロスバ− チップとして用いる。バイナリ−構成ビットパターンを、−回に１ビツトずつ、 ＬＣＡ構成メモリのシリアルシフトレジスタにロードすることによって、ＬＣＡ を構成する。各ビットを、構成データ入力端子（ＤＩＮ　）に供給するとともに 、−画構成りロック（ＣＣＬＫ）を周期化して、ロードする。
各ＬＣＡとホストインタフェースとの間の特別な構成接続は設けていない。その 理由は、システムが全部で３５２０個までのロジックチップ及びクロスバ−チッ プを具えなければならないからである。その代わりに、マルチビットデータバス と構成りロックとを有する構成バスを設け、これを、ＬＣＡを有するすべてのボ ードに接続する。構成を行うために、ループ毎に、データバス中のビット数と同 数のチップを用いて、ロジックチップ及びクロスバ−チップをグループ化する。
−グループ中のすべてのチップを並列に構成する。
図４０にて示しているように、グループ中の各々のＬＣＡは、パスデータバスの 異なるビットに接続された構成データ入力端子を有している。各グループにおけ る構成コントロールロジックブロックを、ホストインタフェースバスと、バス構 成りロックと、グループ中のすべてのＬＣＡのクロック入力端子とに接続する。
これらのコントロールロジックブロックを、ホストインタフェースバスを介して 、ホストの命令によって、選択的にイネーブルし、ホストインタフェースバスが 意図するＬＣＡのグループがクロック信号を受信できるようにし、このような構 成としている。
これは、ホストコンピュータがリアライザシステムを構成するのに行う手続であ る。制御及びデータ伝送はすべてホストインタフェースを介して行われる： すべてのロジックチップ及びクロスバ−チップを構成するために： 各構成グループは： このグループのコントロールロジックグループが、構成りロックをチップに送る ように指示する。
１個のＬＣＡ中の構成ビットと同数の周期の間：このグループ中の各チップの１ 構成ビツトをハスデータバスにロードする。バス構成りロックを一回周期化する 。
次の周期へ このグループのコントロールロジックが、もはや構成りロックを送信しないよう に指定する。
次のグループへ １．５　ホストインタフェース ホストコンピュータの制御の下、リアライザシステムは、周辺装置として動作す る。ホストコンピュータは、設計部の構成ファイル中に記憶された構成ビットパ ターンを用いて、設計部に従って、リアライザシステムのロジックチップ及び相 互接続チップを構成する。ホストコンピュータは、その外部リセット及びクロッ ク信号を制御することによって連続的な設計部の動作を制御する。従って、ホス トコンピュータは、ステイミュレータ、サンプラ及びベクトルメモリを制御する とともに、ベクトル及び設計部メモリの内容を読出し及び書込みすることによっ て、設計部と相互的に作用する。ホストコンピュータは、これらすべてを、リア ライザシステムホストインタフェースを介して行う。ホストコンピュータは、リ アライザシステムのホストインタフェース及び構成バスを制御する。
１．５．１　ホストインタフェースアーキテクチャリアライザシステムホストイ ンタフェースを、完全に慣用となっているラインに沿って構成する（図４１）。
リアライザシステムは、ホストインタフェースバスコントローラ、構成バスコン トローラ、りυツク発生器及びリセットコントローラを具えている。これらの各 々について、以下に説明する。インタフェースを、リアライザハードウェアシャ ーシのボードに構成するとともに、ケーブル及びインタフェースカードを介して 、ホストコンピュータのＩ１０バスに接続する。ホストインタフェースのコント ロール機能を、特定のコンピュータの要求に応じてホストコンピュータのメモリ アドレススペース、又は、入−出力バススペースのいずれかに作成する。
１．５．２　ホストインタフェースバスホストインタフェースバスを、リアライ ザシステム中の、正規のロジックチップ及びメモリモジュールロジックチップの 幾つか又はすべてのＩ１０ピンに接続する。ホストインタフェースバスは、リア ライザシステムコントロール及びデータアクセス機能を割当てるアドレススペー スを具えている。ホストは、最適なバスマスクであり、ホストインタフェースバ スコントローラを介して、アドレス指定され続出コマンド及び書込コマンドを、 バスに送出する。ホストは、データを、リアライザシステム機能とホストとの間 に伝送する。
ホストインタフェースコントロールロジックブロックを、メインロジックチップ 及びメモリモジュールロジックチップにプログラムし、リアライザシステム機能 を、バスを介して制御できるようにする。このバスによって制御される機能の特 別な例としては、サンプラ、ステイミュレータ、ベクトルメモリのアドレス指定 、オペレーション、ホストデータアクセス、及び設計部メモリホストデータアク セスがある。これらのコントロールブロックは、ロジックチップにすべてプログ ラムされているため、バスアドレススペース中の特別な機能及びロケーションを 、すべて、ロジックチップのプログラミングによって規定し、任意の所定の設計 部又は動作モードの必要に応じて、変化させることができる。
ホストインタフェースバスの特定の設計部は、特定のリアライザシステムを具体 化した場合のデータアクセススピード及びハードウェアピンの利用可能性に依存 している。好適例では、Ｒバスと称する、１１ピンホストインタフエースバスを 、すべてのロジックチップの専用Ｉ１０ピンに接続している。好適例のハードウ ェアは、データ及びアドレスのために用いられる８個の双方向性ラインと、クロ ックと、２個のコントロールラインとを具えている。Ｒバスは、３２ビツトアド レススペースと、８ビツトデータ幅を有しており、ホストが４０億までのユニー クロケーションから８ビツトデータを読出し又は、書込みできるようにしている 。Ｒバスを、アドレスレジスタ、データレジスタ及びコントロールレジスタを介 して、ホストコンピュータにインタフェースさせる。これらを、慣用の方法でホ ストインタフェースバスコントローラによって構成し、ホストコンピュータのメ モリ又は入力／出力スペース中に設ける。
１）一つのロケーションを、Ｒバスを介して書き込む際に、サンプリングクロッ クを周期化させ、ホストコンピュータのコマンドに従って、他のＲバスロケーシ ョンからサンプリングされたデータの値を読出す、−グループとなっている８個 のサンプラ。
２）ホストが特定のＲバスロケーションに書込みを行う際に、データ値を変化さ せる、−グループとなっている８個のランダムアクセスメモリ。
３）各メモリロケーションを唯一のＲバスロケーションに作成している設計部メ モリ。ホストデータアクセスを行い、Ｒバスのアドレススペースへの続出又は書 込オペレーションによって、ホストがアドレス指定された設計部メモリロケーシ ョンを読出し、又は、書込みすることができる。
他のこのような機能を容易に案出することができる。
図４２に、Ｒバスの動作を示す。ロケーションを読出すために、リアライザシス テムを作動させるホストコンピュータでランするプログラムは、アドレスを、ホ ストインタフェースバスアドレスレジスタにロードするとともに、°′続出し” コマンドビットを、ホストインタフェースバスコントロールレジスタにセットす る。その後、ホストインタフェースバスコントローラは、Ｒバス読出しサイクル を作動させる。−回に８ビツトづつ、各々Ｒバスクロツタの周期で、アドレスは Ｒバスデータラインに与えられる。第一サイクルの間、バスコントローラは、“ 同期”Ｒバスコントローララインに、Ｒバスサイクルが開始していることを表明 する。その後、“読出し”Ｒバスコントロールライン及びＲバスクロックが５回 目の周期を成し、アドレス指定されたバスインタフェースコントロールロジック ブロックが、その読出しオペレーションを完成させることができる。Ｒバスクロ ツタが６回目の周期を成す間、アドレス指定されたバスインタフェースコントロ ールロジックブロックが続出データを、８個のＲバスデータラインに伝送する。
バスコントローラは、このデータを捕捉し、ホストインタフェースバスデータレ ジスタにロードするとともに、“′コンプリートコマンドビットを、ホストイン タフェースバスコントロールレジスタにセットする。
“コンプリート”ビットを認識するホストプログラムをセットし、データを読出 し、“コンプリート”ビットをクリアする。
ホストプログラムが、“書込”コマンドビットをセットし、書込まれるべきデー タをホストインタフェースデータレジスタにロードすることを除き、ロケーショ ンの書込みも同様である。
バスコントローラは、５回目のクロック周期において、“続出”Ｒバスコントロ ールラインを主張することはなく、６回目の周期において、データをＲバスデー タラインに伝送する。この時、データは、アドレス指定されたバスインタフェー スコントロールロジックブロックによって捕捉される。
ロジックチップ中に構成されるバスインタフェースコントロールロジックブロッ クは、上述した動作に従って、有限状態マシンと、完全に慣用となっている方法 でＲバスを制御された機能を用いて接続するデータバスとを具えている。
１．５．３　構成バス 構成バス及びその使用と、オペレーションとを、構成セクションで説明する。バ スは、ホストインタフェースを介して、ホストコンピュータによって制御される 。バスを、データレジスタ及びコントロールレジスタを介してホストコンピュー タにインタフェースさせる。これらのレジスタを、慣用の方法で、ホストインコ ツエースハードウェアによって構成し、ホストコンピータのメモリ又は入／出力 空間に設ける。ホストコンピュータにおいてランする構成プログラムによって、 構成バスデータレジスタにロードされるデータを、構成バスデータバスに伝送す る。ホストコンピュータが構成バスコントロールレジスタに書込みを行う場合、 ホストインタフェースハードウェアは、構成バスクロックを１周期させる。
１．５．４　コントローラ及びクロック発生器のリセントリアライザシステムの リセットコントローラは、２つのリセット信号を発生させる。システムリセット 信号を、すべてのロジック及び相互接続チップのリセット入力ピンに接続する。
ホストが主張する場合には、すべてのチップをリセットモードにし、構成の準備 状態にする。
慣用的な設計による一以上のプログラム可能なりロック信号発生器は、すべての しチップのＩ１０ピンに分配される出力信号を有している。ホストは、その出力 周波数を制御し、サイクルを停止させること、再びサイクルさせること、特定回 数サイクルさせること、連続的にサイクルさせること等が可能である。
ホストは、リアライザシステムにおいて実現される設計部のクロック発生器とし て使用される。クロック信号を制御することによって、設計部のオペレーション を制御する。設計部のリセット信号を、すべてのしチップのＩ１０ビンに接続す る。設計部のリセット信号を、リアライザシステムにおいて実現される設計部を リセットする手段として用いる。
これらの信号は、リアライザシステムによって実現される設計部との接続に利用 することができる。特別な特性を入力設計ファイル中の回路網に組み込むことに よって、入力設計部中の回路を、システムリセット又はクロックとして選定する 。設計部リーダは、この特性を認識し、回路網を、設計データ構造のリセット又 はクロック回路網として特徴づける。設計部変換システムの相互接続及びネット リスティング部分によって、この回路網を、ハードウェアの設計リセット信号又 はクロック信号に接続されたＩ１０ピンに割当てる。
２、　＋アーイザ量舌　゛　シスーム リアライザ設計部変換システムは、設計部リーダ、基本要素コンバータ、パーテ ィショナ、ネットリスティング＆相互接続システム、ＥＲＣＧＡネットリスト変 換ツール及び構成ファイルコレクタを具えている（図４３）。ここでは、入力設 計ファイルを入力として用い、出力として、構成ファイル及び対応テーブルファ イルを作成する。これらは、リアライザハードウェアを構成、使用するための種 々の応用に用いられる。
入力設計部を変換するために： １）設計部リーダを用いて、設計部をメモリデータ構造に読込む。
２）設計部データ構造中の基本要素を、ホス）　ＥＤＡシステム固有の基本要素 から、ＥＲＣＧＡネットリスト変換ツールと適合するネットリストファイル中に 送信することのできるロジックチップ基本要素へと変換する。
３）パーティシジナを用いて、各構成要素をどのロジックチップに対して使用す るかを決定する。
４）ネットリスティング＆相互接続システムを用いて、リアライザハードシステ ム中の各ロジックチップ及び相互接続チップに対するネットリストファイルを出 力する。
５）　ＥＲＣＧＡネットリスト変換ツールを繰り返して使用することによって、 各ネットリストファイルを、対応する構成ファイルへと変換する。
６）簡単な方法である構成ファイルコレクタを用いて、各ロジック及び相互接続 チップの構成ファイルから、この設計部の単一構成ファイルへと送信される構成 データを捕捉し、これを用いて、リアライザハードウェアを構成する。
ここで説明した設計部変換のための方法を、注意したことを除いて、入力設計部 のロジックゲートとフリップフロップとの組合せの変換に用いる。これらの方法 の変形例を用いて、特定目的の基本要素を変換する。これらの変形例については 、該当するセクションにおいて説明する。
−＋ｍｌ−’ 設・計部リーダは、入力設計部ファイルを読出すとともに、対応する設計部デー タ構造を構成する。
２．１．１　人力設計ファイルの要件 ホストεＤＡシステムによって作成される入力設計ファイルは基本要素及びこれ らの入出力ビンに関する記述と、２以上のピンを互いに、相互接続するとともに 、設計部の入出力端子と相互接続する回路網に関する記述を有している。入力設 計ファイルは、ネームのような、基本要素、ピン及び回路網と関連する情報も具 えている。
入力設計ファイルは、リアライザ設計変換システムが読出すことのできるように 、基本要素の形態となっていなければならない。“基本要素”とは、ゲート、フ リップフロップ又はメモリデバイスのような基本的ロジック素子である。設計者 が特定することのできる基本要素によって規定される、より高レベル）　の構成 を、リアライザシステムの読出し前に、ＥＤＡシステムによって構成基本要素に 変する必要がある。入力設計部においてｊ　許容される一組の基本要素の一例と しては、以下のＭｅｎｔｏｒ　Ｇｒａｐｌｒｉｃｓ　Ｑｕｉｃｋ　Ｓｉｎ＋基本 要素がある。これは、好適例において読出される； ｔ　・　２５個までの入力端子を有する簡単なゲー）　（ＢＵＦ、　ＩＮＶ、　 ＡＮＤ。
ＯＲ，ＮＡＮＤ、　ＮＯＲ，ＸＯＩ？、　ＸＮＯＲ”）・　特別ゲート（ＤＥＬ ：ディレイ要素；ＲＥＳ：レジスタ；　ＮＵＬＬ：開放回路） ・　トライステート出力である無方向性伝送ゲート（ＸＦＥＲ）・　記憶デバイ ス（ＬＡＴＣ［（、レベル感応フリップフロップ又は］　ＲＥＧ、クロックされ たフリップフロップ）・　メモリデバイス（ＲＡＭ又はＲＯＭ　）２．１．２　 設計部データ構造 設計部リーグは、設計部データ構造を構成し、これを用いて基本要素を、ロジッ クチップネットリスティングに適した形態へと変換し、基本要素をロジックチッ プサイズの区分に分割し、いかにしてロジックチップを相互接続するかを決定す る。また、最終的には、設計部データ構造を、各リアライザロジックチップのネ ットリストファイルへと読出す。データ構造は、設計部の各基本要素、各ピン及 び各回路網のレコードから成っている。
各レコードは、関連に応じて、他のレコードに対するエンティティ及びリンク（ すなわちポインタ）についてのデータを具えている。
・　“基本要素”とは、ゲート、フリップフロップ又は、メモリデバイスのよう な基本ロジック要素である。
・　各基本要素は、基本要素レコードによって表現される。基本要素レコードは 、そのタイプ及び対象識別子のような基本要素に関するデータを有するとともに 、他の基本要素とのリンクを有している。
・　基本要素レコードは二重にリンクされたリストである。
・　ピンとは、基本要素の入力接続又は出力接続である。
・　基本要素のピンは、基本要素レコードと隣接して配置されるとともに、ビン ネーム、ピンが反転されているかどうか、ピンの出力ドライブ等のピンに関する データを存する、一連のピンレコードによって表現される。
・　各基本要素は、一つの出力ピンのみを有しており、これを、任意のビンレコ ードとすることができる。
・　１回路網”とは、相互接続されたピンの集合である。
・　各回路網は、回路網レコードによって表現される。この回路網レコードは、 その対象識別子のような回路網についてのデータを有するとともに、他の回路網 へのリンクを具えている。
・　回路網レコードを、二重にリンクされたリスト中に設ける。
・　回路網のピンを、単一リンクの循環リスト中に設ける。
・　各ピンレコードも、ピンの回路網へのリンクを有している。
・　各回路網レコードは、回路網中の一つのピンへのリンクを有している。
図４４ａは、回路網の簡単な例を示しており、図４４ｂは、回路網を、設計部デ ータ構造を用いてどのように表現するかを示している。
２．１．３　設計部リーダの方法論 設計部リーグは、入力設計ファイルから実現されるべき設計部を読出すとともに 、対応設計部データ構造を構成することを目的としている。ここでの説明は、Ｍ ｅｎｔｏｒ　Ｇｒａｐｈｉｃｓ設計ファイルに適合している。他も同様である。
設計ファイルは、設計部中の各基本要素に対して、インスタンス（ｉｎｓｔａｎ ｃｅ）と称するエントリを有している。設計ファイル中のインスタンスに取付け られた基本要素の特定のアスペクトについての情報が特徴である。以下に示す各 工程の括弧内のネームは、好適例において用いられる実際のルーチンのネームで ある。
１）基本要素のレコードと、設計ファイル中の各基本要素に対するメモリ内デー タ構造中のピンのレコードとを以下のように作成する： 各設計ファイルの基本要素の各インスタンスは；基本要素のタイプが何であるか を読出す。（ｇｅｔ　ｄｆｉ−ｍｏｌｅｌ　ｔｙｐｅ）ユーザが規定した、この 基本要素の配置についての情報が存在する場合には、これを、“ｌチップ゛特性 から得る。：設計ファイルインタフェースを用いて、より高度な非基本的インス タンスをサーチする。このインスタンスは、この基本要素を具え、同様に特性を 調べる。
（ｇｅｔ　ｄｆｉ　１ｃｈｉｐ）インタフェースの各ピンは：ビンのネーム等の 、ピンに関する任意の特性を捕捉する。
（ｇｅｔ　ｄｆｉ　ｐｉｎ　１ｎｆｏ）次のピンへ。
メモリ内設計データ構造中のレコードを、この基本要素及びピンに割当てる（ａ ｌｌｏｃ　ｐｒｉｍ　ａｎｄ　ｐｉｎｓ　）とともに、基本要素レコードを満た す。
各々のピンは： ピンレコードを満たす。（設計ファイル中の接続された回路網の対象識別子ナン バを記憶し、トラックの識別子ナンバを、最大に維持する。） 次のピンへ。
次の設計ファイルインクスタンスへ。
ポインタのテーブル（ｎｅｔ　ｔａｂｌｅ　）を、ピンレコード（ピンポインタ ）に割当てる。各構成し得る回路網に対するピンレコードに対象識別子ナンバで 索引を付ける。最初は、ＮＵＬＬとする。上記最大識別子ナンバに従って、テー ブルを造る。
２）各回路網のピンレコードをリンクし、以下のような、循環的にリンクされた リストとする： メモリ内データ構造中の各基本要素レコードにおいて：各ピンレコードは： ’　ｆｄ　’を、このピンの接続された回路網の対象識別子ナンバとすると、ｎ ｅｔ　ｔａｂｌｅ　（ｉｄ）がノンＮＵＬＬピンポインタを有している場合、こ れをこのピンレコードの“ｎｅｘｔ　ｐｉｎ”リンクへとコピーする。
このピンに対するピンポインタを、ｎｅｔ　ｔａｂｌｅ　（ｉｄ）３）各回路網 に対する回路網レコードを以下のように作成する：ｎｅｔ　ｔａｂｌｅ中の各ピ ンポインタは：回路網レコードを割当てる。
リンクを用いて、回路網レコードを、ピンポインタの指示するピンに接続する。
対象識別子ナンバを用いてアドレス指定を行うことによって、設計ファイルイン タフェースから回路網に関する情報を得る。（ｄｆｉ　ｇｅｔ　ｎｅｔ、　ｇｅ ｔ−ｄｆｉ　ｎｅｔ　１ｎｆｏ） この回路網におけるピンレコードの循環リスト中の各ピンは： 回路網レコードに指示する。
次のピンへ。
循環リストを閉じる：最終ピンを最初のピンにリンクさせる。
次のピンポインタへ ｎｅｔ　ｔａｂｌｅ記憶機能を解除する。
４）内部メモリ設計データ構造が終了し、設計部変換プロセスの後段が必要とす る実現されるべき設計部についてのすべてのデータを表示する。
コンノイー 基本要素変換は、Ｍｅｎｔｏｒ　Ｇｒａｐｌｒｉｃｓ　Ｑｕｉｃｋ　Ｓｉａ＋基 本要素のような、ホストが特定する基本要素からの設計部データ構造中の基本要 素を、ＥＲＣＧＡネットリスト変換ツールと適合させ、ネットリストファイル中 に送出されるロジックチップ指定の基本要素に変換することを目的としている。
この変換のいくつかは、簡易且つ直接的なものであり、単に、基本要素のタイプ 及びピンネームのみを置換えるのみである。その他の変換は、かなり複雑である 。以下に示す特定の引用例は、好適例のためのものであり、Ｍｅｎｔｏｒ　Ｇｒ ａｐｈｉｃｓ入力設計ファイル中に存在するＭｅｎ　ｔｏｒ　Ｇｒａｐｈｉｃｓ 　Ｑｕｉｃｋ　Ｓｉｍのホストが特定する基本要素と、Ｘ１ｌｉｎｘ　ＬＣＡロ ジックチップが特定する基本要素とを使用する。
設計部のゲートが、ロジックチップの特定するゲート基本要素中で許容されるよ りも多くの入力端子を有している場合、このゲートを、等価な機能を有するゲー トの回路網で置換える。
このゲート回路網の各々は、許容数の入力端子を有している。
こめような置換を行うために、ゲートの基本要素レコード及びピンレコードを取 り除き、新しいゲートの基本要素レコード及びピンレコードと、回路網中の新し い回路の回路網レコードを加え、置換えられたゲートに接続されているピン及び 回路網のピンレコード及び回路網レコードにリンクする（図４５８）。
設計部のプリップフロップが、ロジックチップの特定するフリップフロップ基本 要素において利用することのできない機能を有している場合、フリップフロップ を、等価な機能を有するゲートの回路網で置換える。まず第１に、回路網を解析 し、機能を、常に一定”の値ではない回路網に接続するかどうかを調べる。例え ば、ホストが特定する基本要素ＲＥＧを、常に一定の値ではない活動回路網に接 続されたダイレクトクリア入力及びダイレクトセット入力の両方を用いて使用す る場合、メモリ内設計部データ構造における基本要素を、必要に応じて機能する ７４７４ＴＴＬフリツプフロツプロジツクパートに用いられるのと類似のゲート の回路網で置換える。しかし、ダイレクトセット入力を、グランド回路網のよう な常にロジック値ゼロの回路網に接続する場合、すなわち、例えは、グランド回 路網に接続された一入力端子を存するＡＮＤゲートの場合には、ダイレクトクリ アのみが実際に必要とされ、その代わりに、ロジックチップＤフリップフロップ を代用する。
Ｓ　ＲＡＭ基本要素とは、アドレス入力端子、双方向性データボート、読出イネ ーブル及び書込イネーブルを有するランダムアクセスメモリである。ＲＡＭ　５ 本要素を、−以上のリアライザ設計部メモリモジュール中に作成する。基本要素 変換ソフトウェアは、Ｓ　ＲＡＭを、利用可能な設計部メモリ構成と直接的にマ ツチする一以上のＸ　ＲＡＭ基本要素に変換する。ＳＲＯ？＋（続出専用メモリ ）基本要素は、イネーブル入力端子が存在せず、且つ、ＲＯＭの内容を含むファ イルを付加していることを除き、ｉ　Ｊ？ＲＡＭと同様のものである。Ｓ　ＲＯ Ｍ基本要素と、設計部メモリ構成と直接マツチする一以上のＸ　ＲＯＭ基本要素 に変換する。χ−ＲＯ？ｌは、読出イネーブル入力端子を有しているが、書込み イネーブルを有していない。内容ファイルのバスネーム及び、もとのＳ　ＲＯＭ に対するそのロケーションを、各Ｘ　ＲＯＭ１　基本要素を用いて記憶する。リ アライザハードウェアを、この１　設計部を用いて構成する場合、構成システム がバスネームを用［いて、Ｘ　ＲＯＭ内容を取り出すとともに、これらを、ホス トインタフェースを介して設計部メモリにロードする。分離入出力データポート を有するＳ　ＲＡＭは、同様に操作される。しかし、これは、Ｍｅｎｔｏｒ　Ｇ ｒａｐｈｉｃｏ　Ｑｕｉｃｋ　Ｓｉｎ基本要素中には設けない。
オリジナル設計部のビン及び回路網は、初期特性、すなわち、′“１ｎｉｔｓ　 ”を送信し、ある場合に、持続的に幾つかの初期値を送信していることを示して いる。既知の値（Ｏ又は１）である持続的な初期特性がリアライザシステムによ って観測され、ビン又は回路網を適切な“グランド°′　（すなわち、ロジック 値０）又は”　ｖｃｃ”　（すなわち、ロジッチ値１）の回路網に接続する。
特定のＭｅｎｔｏｒ　Ｇｒａｐｈｉｃｓの場合では：・　Ｔ、χ、Ｒ及びＺの初 期特性を無視する。ＯＳＦ　（＝０＝ＯＳ）又はＩＳＦ　（＝　１　＝ＩＳ）の みを観測する。
・　回路網、すなわち、回路網の任意の出力ピンのＯＳＦ又はＩＳＦとによって 、出力ピングランド又はｖＣＣ回路網の一部分とする。
・　入力ピンのＯＳＦ又はＩＳＦとによって、このビンを絶縁し、グランド又は ｖＣＣ回路に接続する。
オリジナル設計部の出力ピンは、種々の強さのドライブを伝達し、シュミレータ によって形成されるべき出力構造のタイプを示す。リアライザシステムは、基本 要素変換の際に、幾分これらの強さを観測する。出力端子を、ハイのときにドラ イブの強さが雰であり、ローのときにドライブの強さが強であるように特徴づけ る場合、出力端子は、オーブンコレクタとして識別され、これを、他の同様の出 力端子及び、レジスタに、ロジック設計者が“ワイヤード・アンド”回路網（図 ４５ｂ）と称する形態で、接続するのが正当的である。同様に、ローのときにド ライブの強さが零であり、ハイのときにドライブの強さが強である出力端子は、 オーブンエミッタであり、“ワイヤードオア”を形成するのに用いられる。最終 的に、イネーブルされなければ、ＸＦＥＲ基本要素の出力ピンはドライブを有さ す、他のＸＦＥＲ出力端子及びレジスタと配線され、“トライステート”回路網 を形成する（図４５０）。これらの構造のすべては、基本要素変換システムによ って認識され、トライステート回路網のセクションにて説明したように、等価な 機能を有する、積の和のロジック回路網に変換される。特定のＭｅｎｔｏｒ　Ｇ ｒａｐｈｉｃｓの場合：・　Ｘ−ステートドライブの強さを無視する。
・　−以上のＸＦＥＲ出力端子を、回路網に接続することができるが、他の出力 端子を、接続することはできない。例外としては、入力ピンをグランド又はｖＣ Ｃ回路網に接続しているＲＥＳ　（レジスタ）を接続することもできる。ＸＦＥ Ｒがイネーブルされない場合、回路網値は、ロジック値ゼロであり、ｖＣＣに接 続されたＲＥＳを接続しない場合には、ロジック値ｌとなる。１より多くのＸＦ ＥＲをイネーブルする場合、結果は、ロジカルＯＲとなる。
・　ＱＣ１０Ｅ出力端子（Ｓｚ／ｚｓ）は、同様のドライバを用いても駆動する ことのできる回路網のみを駆動することができる。駆動されていない場合、００ 回路網は、ハイとなり、ＲＥＳを接続しているかどうかを無視してＯＥ回路網は ローとなる。
・　ＲＺ、　ＺＲ，Ｒ５，ＳＲ又はＺＺ出カドライブを有する基本要素をエラー なしで除去する。
・　以下の出力回路網の条件によって致命的な誤りが生じる。
：すなわち、１より多くのストロング（ｓｔｒｏｎｇ）　、ストロング＆レジス タ、１より多（のレジスタ、ＸＦＥＲ＆ストロング、にＦＥＲ＆ＳＺ、　ＸＦＥ Ｒ＆ＺＳ、レジスタを有していないＳＺ又はＺＳ、ストロングを有するＳＺ又は ＺＳ、　ＳＺ＆ＺＳである。
Ｍｅｎｔｏｒ　Ｇｒａｐｈｉｃｓホスト及びＸ１ｌｉｎｘ　ＬＣＡを有する好適 例の基本要素を変換するための特別な手続は、以下に示すとおりである（代用の ネームが、各ヘッダの後に続いている）：１）ホストが特定する基本要素のＬＣ Ａ基本要素への初期変換（ｃｏｎｖｅｒｔ　ｓ　ｔｏ　ｘ　）＊ホストが特定す る基本要素は、上述のＨｅｎｔｏｒ　Ｇｒａｐｈｉｃｓ　Ｑｕｉｃｋ　Ｓｉｎセ ットから成り、’ｓ　’プレフィクスを用いて、ネームが付けられる。　ＬＣＡ が特定する基本要素は、Ｘ１ｌｉｎｘ　ｘｎｆ仕様から成り、゛Ｘ−゛ブレフィ クスを用いて、ネームが付けられる。
各基本要素は： Ｓ　ＩＮＶの場合、Ｘ　ＩＮＶと置換え、ピンのネームを置換える。
Ｓ　Ｂｕｓの場合、Ｘ　Ｂｕｓと置換えるには、ピンのネームを置換える。
Ｓ　ＲＥＳの場合、Ｘ　ＢＵＰ、　ＲＲドライブと置換えピンのネームを置換え る。
Ｓ　ＤＥＬの場合、ｉｎ＆ｏｕｔ回路網を、組合せる。
Ｓ　ＡＮＤ、　Ｓ　ＮＡＮＤ　、　Ｓ　ＯＲ、Ｓ　ＮＯＲ，Ｓ　ＸＯＲ，Ｓ　Ｘ ＮＯＲの場合、Ｘ　ＡＮＤ、　Ｘ　ＮＡＮＤ、　Ｘ　ＯＲ，Ｘ　ＮＯＲ，Ｘ　Ｘ ＯＲ，Ｘ−ＸＮＯＲで置換え、ピンネームを置換える。
（２５ピンよりも多い場合、エラー） Ｓ　ＲＥＧの場合、Ｘ　ＤＥＦで置換え、ピンネームを置換える。
Ｓ　ＬＡＴＣＨの場合、Ｘ　ＤＬＡＴで置換え、ピンネームを置換える Ｓ　ＸＦＥＲの場合、後にまでピンネームを残しておく。
Ｓ　ＮＵＬＬの場合、ピンネームをデリートする。
Ｓ　ＲＡＭ又はＳ　ＲＯＭの場合、ピンネームを後にまで残しておく。
次の基本要素へ。
２）初期特性の処理（ｇｅｔ　１ｎｉｔ）。メモリ内設計部データ構造中の２つ の回路網は特別なものである。：すなわち、“”ｇｎｄ”（ロジック値０）及び “ｖＣＣ”　（ロジック値１）である。各回路網は： 回路網の初期特性がＯＳＦである場合、ｇｎｄ回路網が、初期特性がＯＳＦであ ることを認識できない場合、次の回路網へ、 認識できる場合には、この回路網をｇｎｄ回路網と組合せ、次の回路網へ 回路網の初期特性がＩＳＦである場合、１００回路網が、初期特性がＩＳＦであ ることを認識できない場合、次の回路網へ、 認識できる場合には、この回路網を■ＣＣ回路網と組合せ、次の回路網へ。
各出力ピンは： ピンの初期特性がＯＳＦの場合には、 ｇｎｄ回路網が、初期特性がＯＳＦであることを認識できない場合には次の回路 網へ、 認識できる場合には、この回路網をｇｎｄ回路網と組合せ、次の回路網へ。
ピンの初期特性がＩＳＰの場合には、 １００回路網が、初期特性がＩＳＦであることを認識できない場合には、次の回 路網へ認識できる場合には、この回路網をＶＣＣ回路網と組合せ、次の回路網へ 。
次のピンへ。
各回路網は： ピンレコードを、リスト中に入れる。
各入力ピンは： ピンの初期特性がＯＳＦであり、且つこの回路網がｇｎｄ回路網でない場合、ピ ンを回路網から切り離し、ｇｎｄ回路網に接続する。
ピンの初期特性がＩＳＦであり、且つ、この回路網が１００回路網でない場合、 ピンを回路網から切り離し、１００回路網に接続する。
次のピンへ。
次の回路網へ。
３）すべての出力ピンをチェックし、リアライザシステムのドライブの強さに影 響を与えないで基本要素を取り除くとともに、常にイネーブル又はディゼーブル されているＸＦＥＲを取り除く（ｃｌｅａｒ　ｄｒｉｖｅｓ）。
各基本要素は： 出力ピンが、ドライブＳＳ、　ＲＲ，ＳＺ又はＺＳを有していない場合、次のピ ンへ。
出力ピンが、ＲＺ、　ＺＲ，Ｒ５，ＳＲ又はｚｚを有している場合には、出力ピ ンを切り離し、除去する。
出力ピンがＳ　ＸＦＥＲである場合： ＥＯ（イネーブル）ピンが常にローである場合には、基本要素をデリートする。
ＥＯビンが常にハイの場合には、ＢＬＩＰを代用する。
次の基本要素へ。
４）不法なマルチ出力接続を選別し、ワイヤードＯＲ，ワイヤードＡＮＤ及びト ライステート回路網及びこれらのドライバを識別するとともに変換する（ｗｉｒ ｅｄ−ｎｅｔｓ）。各回路網は：ビンレコードを、リスト中に入れる。
ＸＦＥＲ出力ビン、入力ビンｎｏローＸＦＥＲ出力ピンを数える。これらのピン は、ストロング（ｓｔｒｏｎｇ）かつレジステイブ（ｒｅｓｉｓｔｉｖｅ）なＳ Ｚ（オーブンコレクタ）又はＺＳ　（オーブンエミッタ）である。
ストロングのドライブ強度を有する又は、ドライブ強度を有しない唯一の出力ピ ンの場合、次の回路網へ。−以上のレジスタを接続する場合、すべてのレジスタ を、’ｖｃｃ“　（プルアップ）又は’ｇｒｏｕｎｄ’　（プルダウン）のいづ れか一方に接続していることを確認し、いづれかを記憶する。
以下の場合には、エラーであり、イグジット（ｅｘｉｔ）する：ストロング、　 ＸＦＥＲ＆ＳＺ、　ＸＦＥＲ＆ＺＳ、Ｌ、ジスタを有しティないＳＺ又はＺＳ、 ストロングを有するＳＺ又はＺＳ、　ＳＺ＆ＺＳｌストロング且つ、ルジスティ プの場合には、レジステイブドライブを有する基本要素をデリートする。
ｌより大きなＳＺの場合＝　（オーブンニレワタ　ワイヤードＡＮＤ）各出力ピ ンは： レジスタの場合、出力ピンかプルアップであることを確認し、これをデリートす る。
レジスタでない場合には、ピンのドライブをストロングとし、Ｘ−［ＮＶを構成 し、この入力端子を出力ピンに接続するとともに、この出力端子を、回路網に接 続する。
）　次のピンへ 回路網を“フローティングハイ”トライステート回路網として、特徴付け、ＯＲ ／ＮＯＲゲートを用いて、相互接続によってこれを構成する。
１より多くのＺＳの場合：　（オーブンエミッタ　ワイヤードＯＲ）各出力ピン は： レジスタの場合：ピンがプルダウンであることを確認し、その後、これをデリー トする。
レジスタでない場合は、ピンのドライブを、ストロングにする。
次のピンへ。
回路網を、“フローティングロー”トライステート回路網として特徴付け、イン クコネクタによって、ＯＲゲートを用いこの回路網を構成する。
０より多くのＸＦＥＲ且つ、レジスタ無し又は、プルダウンの場合＝（トライス テート“フローティングロー”）各５−ＸＰＥＲは： ＡＮＤ　１０を構成するＸＦＥＲＥＯ（又はＥＮＡ　）及び、ＡＮＤ　［１を構 成す６ＸＦＥＲ１０を用いて、５−ＸＦＥＲをＸ−ＡＮＤ　ヘと変換する。
次の５−ＸＦＥＲへ。
任意のレジスタ基本要素をデリートする。回路網を、“フローティングロー”ト ライステート回路網として特徴付け、ＯＲゲートを用いて、相互接続によって、 これを構成する。
０より多くのＸＦＥＲ基本要素且つ、プルアップの場合：（トライステート“フ ローティングハイ” １個の５−ＸＦＥＲ基本要素の場合： ＮＡＮＤ　［０を構成ｆ６ＸＦＥＲＥＯ（又（ｔＥＮＡ　）及びＮＡＮＯＩｆを 構成するＸＦＥＲ１０を用いて、５−ＸＦＥＲをＸ−ＮＡＮＤに変換し、反転す る。
１より多くの５−ＸＦＥＲ基本要素の場合：各５−ＸＦＥＲは： ＡＮＤ　１０を構成す６ＸＦＥＲＥＯ（又に！ＥＮＡ　’）及びＡＮＤ　［１を 構成す６ＸＦＥＲ１０ヲ用いて、５−ＸＦＥＲヲ、Ｘ−ＡＮＤ　＋１ｍ変換し、 反転する。
次の５−ＸＥＲへ、 レジスタ基本要素をデリートする。
回路網を“フローティングハイ”トライステート回路網として特徴付け、ＯＲ／ ＮＯＲゲートを用いて、相互接続によって、これを構成する。
次の回路網へ。
５）等価な機能を有するゲート回路網を用いて、ＬＣＡが特定するゲート基本要 素中に許容されるよりも多くの入力ピンを有する任意のゲートを置換する。ゲー ト回路網の各々は、許容数の入力端子を有している。（ｗｉｄｅ−ｇａｔｅｓ） 各基本要素は： そのゲート＆入力端子が５よりも多く、２５以下である場合（ＸＣ３０００ロジ ツクチツプを用いるものと仮定する）：同一種類の最終出力ゲートを構成する。
その出力端子を、オリジナル出力端子＆コピー特性に接続する。
必要とされる、より小さな入力ゲートの各々は：（ＡＮＤまたはＮＡＮＤオリジ ナル等のためのＡＮＤを用いて）ゲートを割当てる。
ゲートの入力端子を、本来の入力端子に接続する。
次のゲートへ。
オリジナルのワイドゲートをデリートする。
次の基本要素へ。
６）フリップフロップの機能をチェックするとともに、ＬＣＡの制約に合致する ように、配置する。ＸＣ３０００シリーズを用いる場合、フリップフロップは、 ダイレクトクリアを有するも、ダイレクトセットは有しておらず、両者を有して はいない。すべての５−ＤＦＦは、セット及びクリアのためのビンを有している ため、基本要素は、ビンを有しておらず、置換える必要がある。ＸＣ３０００は 、ラッチをサポートしないため、ラッチを、等価なゲート回路網で置換える必要 がある。（ｆ　１ｏｐｓ−ｆｏｒ−３Ｋ）各基本要素は二基本要素がＤＬＡＴ又 は叶Ｆである場合：各ビンを記憶するとともに切離す。ＳＤ及びＲＤ回路網かゲ ートを介して、直接又は非直接的に、’　ｇｒｏｕｎｄ’又は’　ｖｃｃ’　で あるかをチェックすることによって、ＳＤ及びＲＤが常にＣＩ　−であるかどう かを見出す。
各基本要素がＤＬＡＴである場合： ゲートの回路網中に組込み、必要な場合には、ＳＤ及び／又はＲＤのゲートを備 えるラッチを構成する。
オリジナルの基本要素及びビンレコードをデリートする。
各基本要素がＤＬＡＴでなく、ＤＥＦである場合：ＳＤが常にローの場合、ＳＤ を用いずにＸ−ＤＦＦを構成し、これを接続する。
ＳＤがローでなく、ＲＤがローの場合、入力端子及び出力端子にＸ−［ＮＶを用 いて、Ｘ−ＤＥＦを構成し、これを接続し、Ｘ−ＤＥＦのＲＤピンを、ＳＤ回路 網に接続する。
ＳＤが常にローではない場合、６個の３−ｉｎ　ＮＡＮＤ及び２１ＮＶの回路網 に組込み、ＴＴＬ７４７４と同様に、セット及びクリアを有するＯＦＦを構成す る。
オリジナル基本要素をデリートする。
次の基本要素へ。
７）Ｓ−ＲＡＳ及び５−ＲＯＭを、Ｘ−ＲＡＭ及びＸ−ＲＯ＆Ｉ　４コ変換する 。
各基本要素は： 基本要素が５−ＲＡＭ又は５−ＲＯＭである場合：そのハイド（ｈｅｉｇｈｔ） 　（ワード数）を、アドレスピン（ハイド＝２〜ピンカウントの累乗）及び、デ ータビンナンバと等しいアドレスビンの幅をカウントすることによって決定する 。
各利用可能な設計部メモリ構成は： ５−ＲＡＭ／ＲＯＭハイドを、設計部メモリハイドで割算し、必要なモジュール の行数を得る。
５−ＲＡＭ／ＲＯＭ幅を、設計部メモリ幅で割算することによって、必要なモジ ュールの行数を得る。
この構成のために必要なモジュールの総数は、行かける列って、必要なモジュー ルの列数を得る。
この構成のために必要なモジュールの総数は、行かける列である。
次の構成へ。
必要なモジュール数が最小となる構成を選択する。
行よりも多くのモジュールを必要とする場合、モジュールの各行に対する出力端 子と、ハイオーダのアドレス回路網に接続された入力端子とを用いて、デコーダ の基本要素及び回路網を構成する。
各行は、 （Ｘ−ＲＡＭのみ）２つの入力端子を用いて、書込イネーブルのためのＡＮＤゲ ートを構成する。：２つの入力端子とは、この行のデコーダ出力端子及びＳ　− ＲＡ　Ｍ書込イネーブルである。２つの入力端子を用いて、行続出イネーブルの ためのＡＮＤゲーｌ〜を構成する。：この２つの入力端子とは、この行のデコー ダ出力端子及び５−ＲＡＭリードイネーブルである。
次の行へ。
モジュールの各行において、： 各コラムは： Ｘ−ＲＡＭ／ＲＯＭ基本要素を構成するとともに、その構成を記憶する。Ｘ−Ｒ ＯＭの場合、そのファイルネーム及び行数、列数を記憶する。Ｘ−ＲＯＭの続出 及び書込イネーブルビンを、この行の（Ｘ−ＲＡＭのみの）続出及び書込イネー ブルビンに接続（又は、この行が１つのみの場合には、５−ＲＡＭのイネーブル ビンに接続）する。
Ｘ−ＲＡＭ／ＲＯＭのアドレスピンを、より低オーダのアドレス回路網に接続す る。
Ｘ−ＲＡＭ／ＲＯＭのデータビンを、この列に対応する一組のデータビンに接続 する。
次の列へ。
次の行へ。
オリジナルの５−ＲＡＭ／ＲＯＭ基本要素をデリートする。
次の基本要素へ。
２．３　パーティショナ リアライザハードウェアは、ユニット及びサブユニットの階層から成っている。
すなわち、ボードは、論理チップを具え、ボックスは、ボードを具え、ラックは 、ボックスを具える等である。各ユニットは、ユニット開存の、ロジック及び、 他のユニットとの相互接続のための容量を有している。実現すべき設計部を、こ の階層に応じて区分化し、（すなわち、サブ）分割し、基本要素の°多重クラス タとする。各ボックスのロジック及び接続容量に応じて作成された、−組のボッ クス区分を設ける。
これらの区分の各々を、ボードのサブ区分に分割する等して、単一の論理チップ にプログラムするのに十分な程小さな区分に分割する。逆に、同様の分割化方法 を、階層の各レベルに適用する。
分割化の目的とは： ｌ）各基本要素を、ボックス、ボード及びロジックチップに割当てること、 ２）ユニット（ボックス、ボード又はロジックチップ）の相互接続能力の下、区 分と接続している回路数を保持すること、 ３）ユニットの限界内で分割化に用いられるロジックの量を保持すること、およ び ４）区分の総数、すなわち、使用されるユニットの総数を最小にすることである 。
２、　３．　１　分割化方法 ここで説明する好適分割化方法は、“カット（ｃｕｔ）回路網”（クラスタの外 部における基本要素の接続）の数か最小であり、お互いに高密で相互接続された ロジック基本要素を密集させるプロセスに基づくものである。各クラスタは、ボ ックス、ボード又はＬチップに対応する区分である。前記プロセスは、以下にお いて指摘する、相当な改良を伴う、Ｐａ１ｅｓｋｏ及びＡｋｅｒｓの従来の分割 化方法（Ｃｈｅｔ　Ａ、　Ｐａ１ｅｓｋｏ、　Ｌｅｘ　Ａ、　Ａｋｅｒｓ、“Ｌ ｏｇｉｃ　Ｐａｒｔｉｔｉｏｎｉｎｇ　ｆｏｒ　ｍｉｎｉｍｉｚｉｎｇ　Ｇａｔ ｅ　Ａｒｒａｙｓ″、ＩＥＥＥ　Ｔｒａｎｓ、　ＣＡＤ。
ＮＯ，２，ｐｐ、　１１７〜１２１．　Ａｐｒｉｌ　１９８３）に基づいている 。
すべての基本要素を初めから具えているクラスタに、割当てられていない基本要 素から成る“ナル（ｎｕｌｌ）クラスタ”を設ける。まず、ナルクラスタからシ ード（ｓｅｅｄ）クラスタを選択し、その後、これをリピートし、すべてのナル クラスタ基本要素の“利点”を計算し、最も大きな利点を有する基本要素を選択 することによって、各クラスタを形成する。基本要素の利点が大きくなるにつれ て、ロジッククラスタに組込むのに適したものとなる。
２、　３．　２　有利な機能 部分的な、利点とは、この基本要素をクラスタに組込む場合、このクラスタのカ ット回路網の数が、どのように変化するかに基づくことである。ユニットを最大 相互接続可能性以下に保持するために、クラスタのカット回路網の総数をカウン トする必要がある。基本要素のピンを具えている各回路網は垂直となっており、 基本要素を組込むものを仮定すると、閉回路網、“多数カット”の回路網又は“ 単一カット”の回路網のいづれかに分類される。一つのみの接続を、クラスタの 内側に設けると、単一カットの回路網であり、ｌより多くの接続を、クラスタの 内側に設けると、多数カットの回路網となる。閉回路網とは、すべてクラスタ中 に含まれる回路網をいう。
図４６は、クラスタと、３個の回路網Ｓ、　Ｍ及びＥによって接続された５個の 基本要素とを示すとともに、基本要素をクラスタ中に移動させると、どうなるか を示している。クラスタのカット回路網数を１個増加させると、回路網Ｓは、単 一カット回路網となり、カット回路網数を１個減少させると、回路網Ｅは、閉回 路網となる。回路ＷＭは、クラスタのカット回路網数を増加、減少させても多数 カット回路網であり、このため、無視される。クラスタ回路網の変化とは、単一 カット回路網と閉回路網との差を示している。すなわち： 〔クラスタカットの変化〕＝〔単一カット回路網〕−〔閉回路網〕 好ましい有利な機能とは、各基本要素の個数を定め、クラスタに組込むには、ど の基本要素を選択するのが最適かを決定することである。最大数のピンと最も強 固に接続された基本要素を選択するのが最適である。この機能は、Ｐａ１ｅｓｋ ｏ　ａｎｄ　Ａｋｅｒｓの分割化に関する最初の有利な機能である。すなわち： 〔クラスタカットの変化〕〉０の場合：〔利点〕＝〔基本要素のピン数〕／〔ク ラスタカットの変化〕 〔クラスタカットの変化〕≦０の場合：〔利点）　＝　（−Ｃクラスタカットの 変化）　＊１００　）　＋１００＋〔基本要素のピン数〕 この基本要素を、クラスタに組込む場合、クラスタカットの数か増加する。多く のピンを具えれば具える程、加えるカット回路網の数が少なければ少ない程、優 れている。クラスタのカット数が減少すると、減少の程度は１００倍となり、１ ００が加えられ、カットを減少させない、いかなる基本要素の利点よりも、大き な利点が得られることを保証している。クラスタカットが減少している場合、ピ ンの数を増やし、接続を断ち切ることにより、基本要素を、更に多くのピンと結 び付ける。
好適な方法で用いられる改良とは、クラスタカットか増加する場合に、ピン数の 項を、ピン数／カット変化の比に加えることである。この変更は、前記比が等し い場合に、より多くのピンを有する基本要素を選択することによって、初期シー ド選択を改善することができる。前記比を１０倍し、ビン数単独よりも大きくす る。このことは、好適且つ、有利な機能である。すなわち： 〔クラスタカットの変化〕〉０の場合：［利点］　＝　（（１０＊（基本要素の ビン数））／〔クラスタカットの変化〕）＋〔基本要素のビン数〕〔クラスタカ ットの変化〕≦０の場合：（利点）　＝　（−（クラスタカットの変化）　＊１ ０００）　＋１００＋〔基本要素のビン数〕 ２、　３．　３　クラスタの構成 初めに、すべての基本要素をナルクラスタ中に配置する。ユーザは、Ｌチップ、 ボード等の選択を示している入力設計部の特性を、付加することによって、基本 要素を特定のクラスタ中に予め配置することができる。この時、これらの予め配 置された基本要素は、クラスタ情報に関するシード配置としての役割を果たす。
このことによって、ユーザは、タイミング感知基本要素又は、他の高優先基本要 素を集めることができ、また、高優先基本要素に強固に接続されている他の基本 要素を集めることによって、分割化の結果を変えることができる。
各々の新しいクラスタに関して、始めに、新しいクラスタの未配置の基本要素の 利点を計算し、基本要素レコード中に記録する。予め配置を設けない場合、最も 有利な基本要素（すなわち、最も大きな利点を有するもの）を、クラスタの初期 シード基本要素として選択する。
最も有利な基本要素の各々を、クラスタ中に移動させた後、組込まれた基本要素 と同一の回路網におけるピンを有する基本要素のみが、利点を再び計算する。他 の基本要素は、移動によって影響を受けないので、クラスタのこれらの利点に変 わりはない、従って、クラスタが一杯になるまで、新しい最も有利な基本要素を 、クラスタ中に移動させる。
クラスタが一杯となる時を決定することは、ロジック容量及び相互接続（すなわ ち、クラスタカット回路１ｉｉ）の両方に依存している。基本要素を、クラスタ 中に移動させる場合、常に、基本要素によって、クラスタ中のゲート数が増加す る。しかし、基本要素によって、カット回路網は、必ずしも増加しない。減少す ることもありうる。
Ｐａ１ｅｓｋｏ　ａｎｄ　Ａｋｅｒｓの方法による相互接続の限界に達する場合 、基本要素がロジック容量又は相互接続の限界を越えないならば、最大よりも少 ない利点を存する基本要素を、クラスタ中に移動させることができるが、局所的 相互接続の最大を超える場合には、基本要素をクラスタ中に移動させることはで きない。
ここで説明した方法を、以下の点において、改良する。すなわち： マーカ（ｍａｒｋｅｒ）のアレイを設ける。各マーカに対して、マーカは、起動 可能である。基本要素を、−個づつクラスタ中に移動させる。各々の移動の後、 クラスタカット回路網の数をチェックする。クラスタカット回路網の数が、ユニ ットの最大利用可能相互接続機能以下の場合、移動を、相互接続が可能なものと して認識される。最大ロジック容量の限界に達した場合、最後の移動は、相互接 続可能なものとは認識されず、最後の移動か相互接続可能となるまでは、移動は 行われない。
ユニット（ラック、ボックス又はボード）をサブユニット（ボックス、ボード又 はＬチップ）に分割化するために：予め配置されていないすべての基本要素を、 ナルクラスタ中に移動させる。
各クラスタは： 各ナルクラスタ基本要素の利点を計算するとともに記憶する。起動カウンタの数 をゼロにする。
〔クラスタ基本要素カウント〕＜〔最大ロジック容量〕の場合、 移動カウンタをインクリメントする。
最も有利な基本要素をクラスタ中に移動させる。
どの基本要素を移動させるかを、移動カウンタに記録する。
〔クラスタカット回路網〕＜〔最大相互接続容量〕の場合、 ｍｏｖｅ　（移動カウンタ〕＝ＯＫをマークする。
〔クラスタカット回路網〕≧〔最大相互接続分量〕の場合、 ｍｏｖｅ　（移動カウンタ）　＝ＮＯＴ　ＯＫをマークする。
このクラスタに接続された回路網の利点を計算する。
次のリピートへ、 ｍｏｖｅ　（移動カウンタ）　＝ＮＯＴ　ＯＫの場合、ｍｏｖｅ　（移動カウン タ〕に記録された基本要素を、クラスタから外へ移動させる。
移動カウンタをデクリーメントする。
区分化のプロセスは、すべての基本要素を首尾よくクラスタ中に配置するまで、 又は、すべてのクラスタが一杯となるまで続き、プロセスが終了する。
好適例の全設計部を分割化するために：ラッチレベルのボックス、すなわち、各 ボックス毎に一個のクラスタに分割化する。この際： 〔最大ロジック容量〕−〔全ボックス及び最大相互接続容量〕−〔ボックス毎に 、Ｙ−Ｚパス〕 を用いている。
各ボックスクラスタは： ボックスレベルのボード、すなわち、各ボード毎に一個のクラスタに分割化する 。
この際： 〔最大ロジック容量〕＝〔全ボード及び最大相互接続容量〕＝〔ボックス毎にｘ −ｙパス〕 を用いている。
次のボックスクラスタへ 各ボードクラスタは： ボードレベルのしチップ、すなわち、各Ｌチップ毎に一個のクラスタに分割化す る。この際： 〔最大ロジック容量）−（Ｌチップ及び最大相互接続容量〕＝（Ｌチップ毎にＺ −Ｘパス〕 を用いている。
次のボードクラスタへ ２、　３．　４　容量の限界 この方法に用いられる最大ロジック容量の限界の決定は、使用するロジックチッ プの特性に依存している。Ｘ１ｌｉｎｘ製のＬＣＡを論理チップとして使用する 場合、これらは、構成可能な論理ブロック（ＣＬＢ）を基礎にしている。ＣＬＢ の各々によって、多くのゲート及びフリップフロップを具現化することができる 。ＣＬＢＯ数は、ゲート及びフリップフロップ機能、どの位多くの機能を設ける か、どの位多くのビンを有するか、どのように相互接続するかに依存している。
分割化前に、設計部をＣＬＢの形態に変換する場合、ＣＬＢを、分割化された基 本要素とし、ロジック容量の限界は、ＬＣＡ中のＣＬＢＯ数に基づいている。分 割化前に、設計部をＣＬＢの形態に変換しない場合、ゲートを、分割化された基 本要素としてロジック容量の限界は、ＬＣＡに適合すべきゲートの数に基づいて いる。ゲートが消費する容量の程度に応じて、ゲートの重みをかけ、分割化の結 果を改善する。
各クラスタを構成するのに用いられる限界は、必ずしもすべて同一である必要は ない。ユニット間で、ロジック及び相互接続容量特性を変える場合、適切に限界 を設定して、これらユニットのクラスタを構成する。
２、　３．　５　リアライザの分割化 プロセスを分割化することによって、設計部の各基本要素に対する３ナンバボツ クス／ボード／チツプロケーシヨンが得られる。このロケーションは、設計部デ ータ構造の基本要素レコードに記憶される。このことによって、設計部回路網の 各基本要素は、Ｌチップ、ボード、及びボックスに亘ってトレースすることがで きる。ネットのタイミングは、システムにおける回路網をトレースするとともに 、相互接続クロスバ−チップ及び論理チップを介して、ディレィを加算すること によって評価される。
相互接続の段階では、回路網中に具えられた、種々のボックス／ボード／チップ 基本要素の組合せ総数に基づき、ネットリストをオーダする。このようにして、 相互接続は、最も複雑な回路網から、最も複雑でない回路網までを保証する。
最終的に、回路網及び回路網レコードの基本要素が、Ｌチップ及びクロスバ−チ ップに亘って回路網を明確に作成する情報を具えているので、局所的な図式的ロ ジック変化を再度分割化する必要はなく、変化させられた回路網を具えるチップ のみを更新する必要がある。これによって、設計部を再度分割化せずに、設計部 を、変換させることができる。
２．４　ネットリスティング及び相互接続システムリアライザネットリスティン グ及び相互接続変換システムは、入力設計に応じて、リアライザハードウェアを 構成するのに用いる、リアライザシステム中の各ロジックチップ及びクロスバ− チップに関するネットリストファイルを構成することを目的としている。どのよ うにして、部分的クロスバ−相互接続をネットリストすべきかの決定を、この３ 段プロセスの総合によりステートメントは、各基本要素毎に設計データ構造中の すべてのロジック基本要素に関するロジックチップネットリストファイルに送信 される。
ステージ２： 完全に単一ロジックチップ中に含まれているトライステート回路網の加算ゲート に関するステートメントは、各回路網毎に送信される。
ステージ３： より多くのロジックチップ間を通る回路網の相互接続をネットリストする。各カ ット回路網毎に、すべてのチップにおけるこの回路網のすべての相互接続バッフ ァ及び、クロスバ−チップにおけるこの回路網の加算ゲートに関するステートメ ントを送出する。このプロセスの一部として、いかにして回路網を相互接続する かを、明確に決定する。このプロセス自体は、４個のステージを有している。
ステージ３ａ： どのようにして、回路網が各クロスバ−間を通り、且つ、どこに、ロジックチッ プドライバ及びレシーバを配置するかを示しているトリー（ｔｒｅｅ）を構成す る。
ステージ３ｂ： クロスバ−チップの各組の回路網を相互接続する能力を評価する。
ステージ３Ｃ： この回路網を相互接続するクロスバ−チップの最適な組を選択する。
ステージ３ｄ： 組の選択及び１・り一構造に基づき、バッファ及び加算ゲートに関するステート メントを、ロジック及びクロスバ−チップネットリストファイルに送出すること によって、相互接続をネットリストする。
このセクションでは、各ステージに用いられる技術について説明しており、完全 な相互接続及びネットリスティング手続について詳細な規定と、２つの詳細な回 路構成例を記述している。
２、　４．　１　シンプルなトライステート回路網の相互接続構造シンプルな回 路網とは、単一のドライバのみを有する回路網である。ドライバを有するソース しチップは、信号を、階層の上方へ向かって、すべてのレシーバに及んでいるク ロスバ−チップに伝達する。レシーバを駆動するためのパスを、階層の下方に向 かって接続し、すべての受信Ｌチップを駆動する。図４７は、シンプルな回路網 の相互接続を示しており、詳細については以下に説明する。
トライステート回路網は、２以上のトライステート、オーブンコレクタ又はオー ブンエミッタドライバによって、１回駆動される。このことは、設計部データ構 造中に、２以上のドライバ（出力ピン）を有する単一の回路網として示されてい る。各ドライバを、基本要素変換の間にドライバを変換して得られる一個のＡＮ Ｄゲート及び、−個以上のレシーバ（入力ピン）とする。ドライバがイネーブル されない場合、ゼロとなっている。
“フローティングロー”回路網を、−個以上の加算ＯＲゲートをＡＮＤゲートに より駆動することで実現する。“フローティングハイ”ゲートは、ＡＮＤゲート に反転データ入力端子を有しており、最終的な加算ゲートをＮＯＲとしている。
同じ接続形態及び基本的な方法を、両ケースに適用する。
一般的な一方向性接続及び、１以上の加算ＯＲゲートを用いて、積の和としてト ライステート回路網を具体化する。ドライバのパスを、相互接続階層のＸからＺ に向かって集中させ、ドライバを、加算ＯＲゲートに集める。最も高いレベルの 加算ＯＲゲート出力を、ロジック回路網の真の値、すなわち、そのソースとして いる。ソースを、相互接続階層の下方に向かって接続し、すべてのドライバを駆 動する。結果的に、幾つかのチップ対（Ｚ−ｘ、ｘ−ｙ及び／又はＹ−Ｚ）は、 ２つのパスを必要としている。そのうち、一方のパスは、ドライバを加算ＯＲゲ ートとつないでいるものてあり、レシーバと出力とをつなぐものである。
図４８は、トライステート回路網の相互接続を示しており、詳細については、以 下に説明する。
２．４．２　ネーミング 唯一のネームを有する回路網を用いて論理チップ内の相互接続を、ネットリスト ファイル中に規定する。これらの回路網は、設計部データ構造中の回路網と混同 すべきてはない。各設計部回路網は、論理ロジックチップネットリストファイル 中に、片方の回路網を有し、入力設計ファイルに用いたのと同じ実際の回路網ネ ームを、ネットリストファイルに用いる。基本要素変換の間に、設計部データ構 造に加えられる回路網に、人工的に発生させられたネームを付ける。
設計部データ構造中に存在しない回路網を、ロジックチップ及びクロスバ−チッ プネットリストファイルに送出し、相互接続を示す。ロジックチップ又はクロス バ−チップＩ１０バッファと、］１０ピンとの間の回路網、ＡＮＤゲートと、ト ライステートの積の和である加算ゲートとの間の回路網及び、クロスバ−加算を 用いる場合、相互接続の上方、下方に通っている回路網、これらすべての回路網 は、設計部の単一回路網と関連しているが、ネットリストファイルの回路網とは 別個のものである。相互接続基本要素をネットリストファイルに送出する際、実 際の回路網ネームを変更し、これら相互接続機能の各々に対して、別個の回路網 ネームを提供する。
このチャートは、ネーム変更のすべてをリストする。［１０バツフアと、そのピ ンとの間のチップレベル毎に、−個のネームのみを、使用する。これらのネーム には、接続の他端におけるチップに従って、番号を付し、独自性を持たせている 。チップレベル毎に一回よりも多く使用されるネームによって、クロスバ−チッ プ内部接続を規定する。これは、このような多くの構成しうるネーミングシステ ムの一例にすぎない。文字°Ｈ°　を、チャート中の実際の回路網ネームの場所 に用いる。例えば、相互接続された回路網を、’ＥＮＡＢＬＥ　’　と称する場 合、ロジックチップ６から受信する入力バッファ入力端子と、そのＩ１０ビンと の間の回路網を、’ＥＮＡＢＬＥ−Ｄ−６’　と称する。
このしチップを、回路網のソースとする場合、真の回路網値である。°このＬチ ップに、唯一つのドライバを設ける場合トライステートドライバである。
ｘ、　ｙ、　ｚチップニ 一個のチャイルド（ｃｈｉｌｄ）　ドライバを設ける場合、チャイルドからの入 力バッファ出力ビンである。このチップを回路網のソースとする場合、チャイル ドへのバッファ人カビ親への出力バッファ入力ピン。加算ゲート出力端子。
この回路網のソースを、いづれかに設ける場合、真の回路網値である。
Ｘ、　Ｙ、　Ｚチップ： このチップが、回路網のソースではない場合、チャイルドの出力バッファの入力 ピンである。
すべてのチップ： 親からの入力バッファの出力ピン。
３　チャイルドへの出力バッファの出力ビン。ここでＣ゛は、シ　チャイルドの チップナンバである。
親からの人力バッファの入力ピン。
親への出力バッファの出力ビン。
チャイルドからの出力バッファの出力ビン。ここで“Ｃｏは、チャイルドのチッ プナンバである。
親からの入力バッファの入力ビン。
親への出力バッファの出力ビン。
Ｎ−Ｄ−ｃ’： チャイルドからの入力バッファの入力ピン。
１より多くのドライバを、Ｌチップに設けた場合、トライステートドライバであ る。ここで、ｉ′は、多くのこのようなドライバを識別している。
Ｘ、　Ｙ、　Ｚチップ： １より多くのチャイルドを設ける場合、チャイルドドライブからの人力バッファ の出力ビン。
２、　４．　３　ステージ１：ロジック基本要素のネットリスティング ステートメントは、各基本要素毎に、設計部データ構造中のすべてのロジック基 本要素に対するロジックチップネットリストファイルに送出される。基本要素を 接続している回路網のネーミングを行い、以下のステージ３ｄの相互接続バッフ ァに用いられるネーミングと一致させる。
回路網のソースを、同一の論理チップ中に設ける場合、入力ピンを、これらの本 来の回路ネームに接続する。このことは、閉回路網（カットがない回路網）に対 して、常に真であり、カット回路網のしチップを駆動する際においても真である 。Ｌチップをソースとしない場合、入力ビンを、これらの親レシーバの入力バッ ファに接続する。出力ビンを、ロジックチップの加算ゲートに接続する場合を除 き、出力ビンをこれらの本来の回路網ネームに接続する。出力ビンを、ロジック チップの加算ゲートに接続する場合、特定の回路網ネームを変更させる。
２．４．４　ステージ二ロジックチップ加算ゲートのネットリスティング 完全に、単一ロジックチップ中に含まれているトライステート回路網の加算ゲー トに関するステートメントを、各回路網毎に、送出する。上述した回路網ネーム の変更を用いて、入力端子を接続する。出力端子は、本来の回路網ネームを駆動 する。
回路網が“フローティングハイ”であるかどうかに応じて、適切な出力検知（Ｏ Ｒ又はＮ０Ｒ）を用いる。
２、　４．　５　ステージ３：カット回路網相互接続の決定及びネットリスティ ング −より多くの論理チップ間を通っている回路網（カット回路網）の相互接続をネ ットリストする。カット回路網を、各々、ステージ３ａ、　３ｂ及び３ｃを介し 、一度に処理する。
２、　４．　５．　１　ステージ３ａ：相互接続トリーの構成一時的なトリーデ ータ構造を構成し、相互接続プロセスを案内する。この一時的トリーデータ構造 は、この回路網に基本要素を有するしチップと、相互接続を具体化するＸ、　Ｙ 及びＺチップと、各々の相互接続の要件を示すことによって、回路網の構造を表 現する。
各トリーレベルでの各ノードは、システム中のロジック又はクロスバ−チップに 対応しており、その下位のチャイルドノードにつながっているブランチを有し、 ノード及び親のパスにつながっている相互接続パスに関するデータを以下のよう に記憶第１レベル　Ｘチップ　Ｙ−Ｚパス 第２レベル　Ｘチップ　ｘ−Ｙパス 第３レベル　Ｌチップ　Ｌ−Ｘパス 回路網中に含まれている各Ｌチップは、回路網に、いかに多くの基本要素を有し ていても、トリー中の唯一個のノードで表現される。
各ノードは、以下のエントリを有している。
チップナンバ：ボードのいづれかのチップ、ボックスのいづれかのボード、又は ラックのいづれかのボックス。初期値はＮＵＬＬ。
Ｄ及びＲカウント：このノードのパスに必要とされるドライバ（Ｄ）及びレシー バ（Ｒ）の数。初期値はゼロ。
Ｄ及びＲパス：　（各Ｌ−Ｘ、Ｘ−Ｙ又はＹ−Ｚパスで利用できるいくつかのパ スナンバの中から）いづれかのパスナンバを用いて、ドライバがこのノードから トリーを上り、レシーバが降りる。初期値はＮＵＬＬである。
トップサム（Ｔｏｐ　ｓｕｍ）　：このノードが、下位にすべてのドライバを具 える加算ゲートを有している場合、真と認識する。
これを用いて、多数ゲートの積の和における最終ゲートを制細し、“フローティ ングハイ”の場合、その出力反転を得る。初期値は偽である。
回路網が多数のボックスに及んでいない場合、ルートノード（ｒｏｏｔ　ｎｏｄ ｅ）は、ナルエントリ及び唯一つの第ルベルノードを有している。回路網が、多 数ボードに及んでいない場合、第ルベルノードは、ナルエントリ及び唯一つの第 ２レベルノードを有している。回路網が多数のＬチップに及んでいない場合、回 路網は、相互接続の必要がなく、トリーを有していない。
パーティシタナによって割当てられた基本要素のロケーションに従って、設計部 データ構造中の回路網を操作し、トリーを構成する。回路網が−より多くのボッ クス又はボードに及んでいない場合、必要とされないクロスバ−レベルのノード を、ナルとする。このようにして、各Ｌチップの駆動出力端子及び受信入力端子 の数をカウントするとともにＬチップノード中に記憶し、Ｌチップの相互接続の 必要性を確認する。各Ｘチップノードにおいて、ドライバを有しているしチップ の数及びレシーバを有している数をカウントし、各Ｘチップが、どのような相互 接続を設けなければならいかを確認する。同様に、各Ｘチップにおいて、駆動及 び受信Ｘチップをカウントし、Ｚチップにおいて、Ｘチップをカウントする。
最後に、トリーを分析し、ソースである回路網の真の値を、レシーバに伝送する ポイントを決定する。簡単な回路網では、１個のしチップの中にソースを設けて いる。クロスバ−加算を用いているため、ソースをトライステート回路網のクロ スバ−チップとすることもてきる。通常、クロスバ−チップが、チャイルドチッ プ間にレシーバを有している場合、クロスバ−チップをネットリストし、真の値 を、そのより高レベルの親チップから送信する。しかし、階層中において、親チ ップより下位のチップがソースを有している場合、親チップは、真の値を親チッ プ自体又は、それより下位のチップから得る。このようにするために、クロスバ −ノードを走査し、ノード又はノードの派生がソースの場合には、レシーバカウ ントをゼロにセットする。
２．４．５．２　ステージ３ｂ：各セットの相互接続能力の決定各Ｚチップが、 各ボックス中の同一のＸチップを接続し、各Ｘチップが、各ボードの同一のＸチ ップを接続しているので、相互接続されたＸ、　Ｙ及びＺチップによって、−組 を形成する。
リアライザシステムの好適例においては、６４組を設けている。
その各々は、１個のＺチップと、各ボックス中に１個設けている、Ｚチップを用 いたＹ−Ｚパスを有する８個のＸチップと、各ボードに１個設けている、各Ｘチ ップを用いたＸ−Ｙパスを有する６４個のＸチップを具えている。各々の組の対 は、この場合、同一のＸチップを有しているが、このことは、許容されている。
その理由は、唯一個の組のみを選択し、回路網を相互接続するからである。
ＬチップとＸチップのような、相互接続されたチップの対の各々を、パスと称す る一群のワイヤで接続する。各クロスバ−中のパスを、パステーブルにリストす る。Ｌ−Ｘパステーブルは、システム全体中の各Ｌ−Ｘクロスバ−の各パスに関 連するエレメントを有している。各ボックス中の各ボードには、Ｌ−Ｘクロスバ −を設け、各クロスバ−には、−組の、各Ｌチップ及びＸチップに関係するパス を設ける。このようにして、Ｌ−Ｘパステーブルは、５個の寸法を有している。
：すなわち、ＬＸ〔ボックス〕　〔ボード）（Ｌチップ）（Ｘチップ〕　〔パス 〕である。同様にして、Ｘ−Ｘパステーブルすなわち、ＸＹ（ボックス〕　（ボ ード）（Ｙチップ〕　〔パス〕と、Ｙ−Ｚパステーブル、すなわち、ＹＺ〔ボッ クス）（Ｚチップ〕　〔パス〕とを設ける。テーブル中の各エレメントを、相互 接続手続によって、“フリー（ｆｒｅｅ）″又は“ユーズド（ｕｓｅｄ）　”と する。ネットリストファイルに送出される入力又は出力１１０ビンがパスを使用 する場合、テーブルエレメントを使用する。
各組の回路網相互接続能力を、相互接続すべき各パスに対するフリーなパスカウ ントを捕捉することで、決定する。まず第１番目に、ボックス中のＸチップと、 Ｘチップとの間のＹ−Ｚパスについて考える。回路網中の各ボックスにおいて、 この組中のＸチップ及びこのボックスのＸチップに関するＹ−Ｚバステーブル中 のフリーパスの数を、カウントし、記憶する。第２番目に、ボード上のＸチップ と、ボックス中のＸチップとの間のＸ−Ｙパスについて考える。すなわち、回路 網中の各ボードにおいて、この組の、このボックスのＸチップ及びこのボードの Ｘチップに関するＸ−Ｘパステーブル中のフリーパスの数をカウントし、記憶す る。第３番目に、ボード上のＬチップ及びＸチップ間のＬ−Ｘパスについて考え る。すなわち、回路網の各ロジックチップにおいて、この組のこのＬチップ及び このボードのＸチップに関するＬ−Ｘパス中のフリーパスの数を、カウントし、 記憶する。いかなるポイントにおいても、相互接続を完成するのに十分なフリー パスを設けていない場合、この組を、故障として認識し、このプロセスを次の組 に進める。
結果的には、相互接続中の各パス、すなわち首尾よく相互接続を達成することの できるクロスバ−チップの各組に関するパスカウントを捕捉することとなる。
２、　４．　５．　３　ステージ３Ｃ：組（ｓｅｔ）の選択多くの組を用いて、 相互接続することができるので、組の一個を選択し、使用するパスのバランスを 保持する。このことによって、完全な相互接続機能の開発が保証される。
簡単な組選択技術とは、全パスカウントが最大である組を選択することである。
しかし、このことは、局所的な条件を無視している。すべてのレベルにおけるバ スカウントの中から、最も大きな最小パスカウントを有する組を選択するのが好 ましい。
例えば、２組がこれらのパスカウントを有しているものと仮定すると、 パス：ＹＺ　ｙｚ　ｘｙ　ｘｙ　ＬＸ　ＬＸ　ＬＸ組Ａ＋４　４　４　３　１　 ３　４ 組Ｂ：３　３　３　３　３　３　３ 組Ａは、最大トータル（２３Ｖ、Ｓ、　２１）を有しているが、これを選択する ということは、最後に利用することのできる、−個のＬチップ−Ｘチップ対から のＬ−Ｘパスを採用することを意味している。組Ｂは、最も大きな最小（３Ｖ、 Ｓ、Ｊ）を有しており、Ｌチップ−Ｘチップ対を閉じることはない。結合の場合 、検討の結果、各組から一個の最小を排除し、組を一個選択するまで、最も大き な最小を有している組を選択する。（第１回路の場合と同様に、）実際にすべて の組が同一である場合、一つを採用する。これが、使用されている方法である。
−組のトライステート回路網について検討を加える場合、特に考慮を要する。一 方が階層の上方に向かって、加算ゲートにつながっている入力端子のためのパス であり、他方が、真の値を下方に伝達するパスである。同一の回路網に使用され るこれら２個のパスを、幾つかのチップ対は、有していなければならないため、 これらの場合に、選択された組は、少なくとも２個のフリーパスを有していなけ ればならない。パスのトリーノード（すなわち、Ｌ−Ｘパス等のためのＸチップ ノード）がノンゼロのＤ及びＲカウントと、ノン間ＬＬの親とを有している場合 、このような場合を検出する。
２、　４．　５．　４　ステージ３ｄ：相互接続のネットリスティング組の選択 及びトリー構造を与え、バッファ及び加算ゲートのステートメン１−を、ロジッ ク及びクロスバ−チップネットリストファイルへ送出することによって、相互接 続をネットリストする。このことを、各レベル毎に、まずロジックチップについ て行い、その後、Ｘ、　Ｙ及びＸチップについて行う。各チップの相互接続及び 方向性を、１・り一中のデータを使用することによって決定する。相互接続のバ ッファ及び回路網に関してのステートメントをネットリストファイルに送出する ことによって、各接続をネットリストする。
（チャイルドチップが存在する場合、）チップと、チャイルドチップとの接続を 、まずネットリストする。各チャイルドチップを順番に検討する。トリーが、こ のチップを駆動させていることを示している場合、チャイルドチップのドライバ を接続しているビンナンバを用い、入力バッファをネットリストする。
このチップが、１個より多くのドライバを有している場合、別の回路網ネームを 、各々に用いる。このようにして、これらの回路網ネームは、後にネットリスト された加算ゲートによって捕捉される。トリーが、チャイルドがこのチップを受 信していることを示している場合、チャイルドチップのレシーバを接続している ピンナンバを用いて、出力バッファをネットリスｌ−する。このチップ自体が、 その親からのレシーバである場合、異なる回路網ネームを用い、このチップは、 親レシーバを接続する。
このチップが、そのチャイルド中に、−より多くのドライバを具えている場合、 加算ゲートをネットリストし、上述したドライバ回路網を接続する。最終的に、 （存在するならば、）親チップへの接続を、ネットリストする。チップ又は任意 の派生が、ドライバを具えている場合、チップの対、及び選択された組に関する バステーブルエントリから、ドライバに関する相互接続バスを採用するとともに 、出力バッファをネットリストし、ここで採用したバスを介し、親を駆動する。
このチップが、親からのレシーバである場合、バステーブルよりバスを選択し、 このバスを用いて入力バッファをネットリストする。
２、　４．　６　相互接続及びネットリスティング手続についての詳細な規定： 第一の一般的な規定： 回路網に関して４個のクラスを設けるニシンプルな閉回路網： 回路網は、−個のドライバを有し、すべての基本要素を、同一のしチップ中に設 ける。
シンプルなカット回路網： 回路網は、−個のドライバを有し、すべての基本要素を、多数のしチップ中に設 ける。
トライステート閉回路網： 回路網が一個よりも多くのドライバを有し、すべての基本要素を、同一のしチッ プ中に設ける。
トライステートカット回路網： 回路網が一個よりも多くのドライバを有し、基本要素を、多数のしチップ中に設 ける。
回路網の“ソース′　とは、その実際の論理値を伝送するチップである。
シンプルな回路網では、ソースは、ドライバを有しているしチップである。
トライステート回路網では、ソースは、トップモスｔ−（ｔｏｐ−ｍｏｓｔ）加 算ゲートを有しているチップである。
これを決定するために： 回路網を走査し、どこに出力ビンを配置しているかを調べる。
出力ピンがすべての同一のしチップ上に存在する場合、このＬチップが、ソース である。これ以外の場合で、出力ビンがすべて同一のボード上に存在する場合、 このボード上のＸチップがソースである。
これ以外の場合で、出力ビンがすべて同一のボックス中に存在する場合、このボ ックス中のＹチップがソースである。
上記以外の場合、Ｚチップがソースである。
るピンの循環リストにおけるどの出力ビンであるかを示しており、ネットレコー ドが示すピンから始まり、ゼロから一つずつカウントする。
ステージｌ：設計部データ構造中のすべての基本要素を送出する。
設計部データ構造中の各Ｌチップは、 Ｌチップのネットリストファイルがオーブンされていない場合には、このＬチッ プのネットリストファイルをオーブンする。
このＬチップの各基本要素は： 基本要素ヘッダステートメントをファイルに送出する。
この基本要素の各ピンは、 （入力設計ファイルからネームを得るための回路網の対象識別子を用いて、）接 続された回路網のネームを得る。
そして、°Ｎ゛と称する。
入力ピンの場合： このＬチップが回路網のソースを有している場合には、回路網°Ｎ゛に接続され た入力ピンに関するステートメントを送出する。そうでない場合には、回路網’ 　Ｎ−Ｒｏにおける入力ピンステートメントを送出する。
出力ビンの場合： この出力ビンのインデックスナンバを得て、“Ｐｏと称する。シンプル回路網の 場合には、回路網°Ｎ゛のピンに指示を出す。トライステート閉回路網の場合に は、回路網’Ｎ−０Ｒ−Ｐ’のピンに指示を出す。
トライステートカット回路網の場合： これがこのＬチップのこの回路網に関する唯一の出力である場合、 回路網°Ｎ′のピンに指示を出す。
唯一の出力でない場合、回路網’　Ｎ−０Ｒ−Ｐ　’のピンに指示を出す。
次のピンへ。
次の基本要素へ。
次のしチップへ 各トライステート閉回路網は： Ｉ　Ｎ　ｌ　と称するこの回路網のネームを得る。このＬチップのネットリスト ファイルがオーブンされていない場合には、これをオープンする。
°ｉ′　と称する回路網に、何個の出力端子が存在するかをカウントする。
°ｉ°入力ゲートに関するステートメントを送出する：この回路網が°フローテ ィングハイ°である場合には、ＮＯＲであり、これ以外の場合にはＯＲであり、 （０−ｉ　−１のすべてのｊに対する）回路網’Ｎ　ＯＲｊ’　に接続された入 力端子と、　Ｎ′に接続された出力端子とを有しステージ３：カット回路網と相 互接続しているバッファに指示を出すとともに、すべてのカット回路網加算ゲー トに指示を出す： すべての相互接続パステーブルのすべてのエレメントを“フリー”にする。
各回路網（シンプル又はトライステート）は、階層の順番で、カット回路網を選 択し、第１ボックス回路網等を選択するとともに、この順番の範囲内で、最も大 きな第一番目の回路網を選択する。
ステージ３Ａニトリ−の構成 回路網の各基本要素は： この基本要素のボックスに、トリーノードを設けていない場合には、ｌを加える 。このボックス中の基本要素のボードにトリーノードを設けていない場合には、 ｌを加える。このボックス中のこのボード上のこの基本要素のしチップに、トリ ーノードを設けていない場合には、１を加える。
この基本要素の回路網接続が出力ビン（すなわちドライブイング（ｄｒｉｖｉｎ ｇ）　）である場合には、このＬチップのノードのＤカウントをインクリメント する。
上記以外の場合で、このＬチップがこの回路網のソースではない場合、このＬチ ップのノードのＲカウントをインクリメントする。
次の基本要素へ。
この回路網のすべての基本要素を、トリーで表現する際、唯一つのＸチップノー ドのみを設けるならば、ＹチップノードをＮＵＬＬとする。（すなわち、回路網 は、ボード上に存在している。） 唯一つのＹチップノードのみを設ける場合、Ｚチップノードを、ＮＵＬＬとする 。（回路網は、ボックス中に存在する。
各ノンＮＵＬＬクロスバーレベルにおいて、まず、Ｘチップ、その後Ｙチップ、 その後Ｚチップ： このレベルにおける各ノードは： Ｄ＝　ＣＤカウントがゼロでないチャイルドノードの数〕Ｒ＝　（Ｒカウントが ゼロでないチャイルドノードの数〕このノード又は派生を、この回路網のソース とする場合、このノードを、Ｒ＝０にセットする。
このノードをソースとし、且つ、回路網をトライステートにする場合、その“ト ップサム（ｔｏｐ　ｓｕｍ）”フラグを真にステージ３Ｂ：各組の相互接続能力 の決定各組は、 相互接続すべき各パスのパスカウントを捕捉し、その相互接続能力を決定する。
この組のパスカウントの記憶を割当てる。
Ｙ−２パスカウント：各ボックスの割当てＸ−Ｙバスカウント：各ボードの割当 てＬ−Ｘパスカウント：各Ｌチップの割当て唯一個のボックスのみを、この回路 網中に設ける場合：このボックスのナル（ゼロではない＞　ｙ−ｚバスカウント を、そのままにしておく。
そうでない場合には、 各ボックスは： パスアレイ中のフリーパスの数をカウントする。
ＹＺ　（このボックス〕　〔この組〕　〔パス〕このボックスのトリーノードが ノンＮＵＬＬの親を有し、且つＤ＞０、且つＲ＞０である場合、 このボックスのパスは“ダブル”である。すなわち、が２よりも少ない場合この 組は、この回路網を接続できない。
以上以外の場合で、且つ、パスを設けていない場合、この組は、この回路網を接 続することができない。
この組が接続できない場合、これを使用不能とし、次の組に進める。
接続できる場合には、トータルを、このボックスのＹ−Ｚバスカウントとしてセ ーブする。
この回路網に、唯一つのボードのみを設けている場合、（Ｙ−Ｚ相互接続は必要 とされない）：このボードのナル（ゼロでない）Ｘ−Ｙパスカウントを、そのま まにしておく。
２以上のボードを設けている場合： 各ボードは： パスアレイ中のフリーパスの数をカウントする。
ＸＹ［このボックス］　〔このボード〕　〔このセット〕〔パス〕 このパスが“ダブノじてあり、且つ、パスが２より少ない場合、又は、パスを設 けていない場合、：この組は、この回路網を接続できない。
この組を使用不能とし、次の組に進む。
上記でない場合ニド−タルを、このボードのＸ−Ｙパスカウントとしてセーブす る。
各Ｌチップは： パスアレイ中のフリーパスの数をカウントする。
ＬＸ（このボックス〕　〔このボード〕　〔このＬチップ〕　〔この組〕　〔パ ス〕 このパスが“ダブノじであり、且つパスが２より少ない場合、又は、パスを設け ていない場合、この組は、この回路網を接続できない： この組を、使用不能とし、次の組に進む。
上記でない場合には、トータルを、このＬチップのＬ−Ｘパスカウントとしてセ ーブする。
このボードの次のしチップへ。
このボックスの次のボードへ。
次のボックスへ 次の組へ ステージ３Ｃ：回路網の選択： この回路網を接続することのできる各組は：この組のすべてのパスカウントの中 から最小パスカウントを見出す。
次の組へ。
これらの最小パスカウントの中から最大のものを見出す。
検討の後、最大の最小パスカウントよりも少ないノ々スカウントを有するすべて の組を除去゛する。組が存在しない場合には、この回路網を相互接続することが できない。
−組だけが残る場合には、この回路網の組を選択する。
２以上の組が残る場合には、 すべての最小パスカウントの中から、次の最も大きい最小を見出す。
検討の後、これよりも小さいパスカランｌ−の組すべてを除去する。
一組が残るまで、又は、すべての残っている組の１＜スカウントが同一となるま で、このことを繰り返す。
この回路網の残っている組の内の任意の一個を、選択する。
ステージ３Ｄ：相互接続のネットリスト以下で用いられる手続の規定： ドライバ（又はレシーバ）パスを得る又は確保するために：ｌ）このレベルのパ ステーブル中のフリーエレメント、すなわち、このノードのチップナンバ及び親 ノードのチ・ノブナンバから、パスを選択する。
２）使用されたパスのテーブルエレメントをマークする。
３）このノードのドライバ（又はレシーノ（）ノぐスナンノくエントリの中のパ スナンバとして、どのノくスを用いたかを記憶する。
Ｉ１０ビンナンバをドライブするために：１）２個のノードのチップナンバ及び セットナンバとから、このノードのチップと、チャイルドノードのチップ（又は 、場合によっては、親ノードのチップ）との同一性を確認する。これによって、 含まれている特定のパス（例えば、Ｌ４−Ｘ　５．又はＢｏａｒｄ　３−　Ｙ　 ７のようなパス）を識別する。
２）パスナンバが、チップの対を接続している幾つかのパスの内の一つのパスを 示しているということを、リコールする。チップ、パス及びパスナンバを与え、 Ｉ１０ピンナンバ情報を有している索引テーブルから、このパスを接続している ビンナンバを読出す。
パスを用いて、バッファ（入出力）に指示を出すために：ｌ）パスナンバを、こ のノードから得る。又は、チャイルドパスが特定される場合には、パスナンバを 、チャイルドノードから得る。ドライバ又はレシーバパスナンバを、指示された ようにして得る。
２）パスナンバを用いて、このバッファのＩ１０ビンナンバを得る。
３）入力バッファであるか、出力バッファであるかに応じて、このノードチップ のネットリストファイルに、基本要素ステートメントを送出する。この際、指示 されるように、入出力回路網ネームを用いるとともに、そのＩ１０ピンに対して 得られたビンナンバを用いる。
相互接続のネットリスト手続： “Ｎｏ　と称するこの回路網のネームを得る。各ノンＮＵＬＬレベルの第１Ｌチ ツプ、その後、Ｘチップ、Ｘチップ及びＸチップにおいてニ トリー全体におけるこのレベルにおける各ノードは：準備していない場合には、 二〇ノードのチップに関するネットリストファイルをオーブンする。
レベルがＸ、Ｙ又はＺである場合： このノードの下位の各チャイルドノードは：カウンダｉ′をゼロにセットする。
チャイルドのＤ＞０である場合：　（チャイルドとは、ドライバである） このノードのＤ＝１である場合： “Ｎ　Ｄ　ｃ’　からＮ°へと、入力バッファに指示を出す。（ここで°Ｃ′は 、チャイルドノードのナンバである）この際チャイルドのドライバパスを使用し ている。
このノードのＤ＞１である場合： ’Ｎ　Ｄ　ｃ’から°Ｎ　ＯＲｉ’へと入力バッファへと指示を出す。この際、 チャイルドのドライバパスを使用し、　ｉ′をインクリメントする。
チャイルドのＲ＞０である場合：　（チャイルドはレシーバである） このノードのＤ＞Ｏ１且つこのノードのＲ＝Ｏの場合：Ｎ°から“ＮＲｃ”へと 出力バッファに指示を出す。この際、チャイルドのレシーバパスを使用する。
そうでない場合： ’Ｎ　Ｒ’から°Ｎ　Ｒｃ’へと、出力バッファに指示ヲ出す。この際、チャイ ルドのレシーバパスを使用する。
次のチャイルドノードへ このノードのＤ＞１である場合：（ノードは加算ゲートを有している） Ｍｌｌシカゲート指示を出す： この回路網が°フローティングハイ′でアリ、且つこのノードの“トップサム゛ フラグが真である場合、ＮＯＲであり、そうでない場合には、ＯＲである。
この際、（０〜ｉ−１のすべてのｊに対する）′ＮＯＲｊ’　に接続された入力 端子と、　Ｎ′に接続された出力端子とを有している。
このノードのＤ〉０＆このノードがノンＮＵＬＬ親を有している場合＝　（ノー ドはドライバである）ドライバパスを確保するとともに、受信する。
Ｉ　Ｎ　Ｎから°Ｎ　Ｄ’へと出力バッファに指示を出す。
この際、ドライバパスを使用する。
このノードのＲ＞０である場合：　（ノードはレシーバである） レシーバパスを確保するとともに、受信する。
“Ｎ　Ｐ”　からＮ　Ｒ’　へと、入力バッファへと指示を出す。この際、受信 バスを使用する。
このレベルの次のノードへ 次のレベルへ 次のカット回路網へ すべてのオープンネットリストファイルをクローズする。
２．４．７２例の回路網 図４７ａは、　ＢＸ’　と称する、シンプル回路網のオリジナル入力設計部を示 している。これは、１個のドライバと、３個のレシーバとを具え、同一ボックス 中の、一方のボード上の２個のロジックチップ及び、他方のボード上の１個のロ ジックチップに及んでいる。
この回路網のステージ３ａによって構成された相互接続トリーを、図４７ｂにて 示す。どのようにして、各ロジックチップ、各ボードに対するノード及びボック スに対するノードを設けるかに注意する。ロジックチップノードは、特定のロジ ックチップに対応している。ボードノードは、各ボード上のＸチップに対応して おり、ボックスノードは、Ｘチップに対応している。
Ｘチップは、この回路網では必要ない。正確には、どのＸ及びＸチップを使用す るかは、どの組を選択するかに依存しており、これは、トリー中には示されてい ない。Ｄ及びＲの値を各ノード毎に示している。ノードがレシーバであっても、 ＬＯがＤ＝０であることに注意する。その理由は、ノードがこの回路網のソース ノードであり、他のノードとは異なり、ソースノードから値を受信する必要がな いからである。ボード２のノードにおいては、そのＲカウントは、初期値がｌで あり、Ｌ４のレシーバをカウントする。ソースか派生であるため、Ｒカウントが 、ゼロにセットされていたこと、を示している。送出された回路網ネームは、こ れらの回路網を用いて示されている。実際の相互接続の構造によって、トリーの 構造及び、各ノードのＤ及びＲカウントをどのようにして表わすかを述べる。
図４８ａは、　“ＥＸ’　と称するトライステート回路網のオリジナル入力設計 部を示している。これは、同一ボックス中の一方のボード上の２個のロジックチ ップ及び他方のボード上の１個のロジックチップに及んでいる３個のトライステ ートドライバと、２個のボックスにおける３個のボード上の４個のしチップに及 んでいる６個のレシーバとを具えている。
この回路網のステージ３ａによって構成される相互接続トリーを、図４８ｂに示 す。この回路網は、ボックスに及んでいるため、Ｚレベルクロスバ−を用いる。
２個のトライステートドライバを有しているために、ボード２のノードはＤ＝２ であることに注意する。Ｘチップは、加算ゲートを具え、ボード２のＬチップか らのタームを捕捉する。回路網のソースであるボックス２のノードも同様であり 、これを、“トップサム”とする。
このＹチップは、１〜ツブモスト加算ゲートを具え、ボード２及び３からのター ムを捕捉する。ボックス２のノード及びそのＺ親ノードは、ソースを具え、これ らのＲカウントをゼロにする。
各ロジックチップ及びクロスバ−チップに関するネットリストファイルに送出さ れる実際のゲート及びバッファと、いかにして、これらを相互接続するかを、図 ４８ｃに示す。設計変換によって、各トライステートドライバを、どのようにＡ ＮＤゲートに変換するかを注意する。これらの出力を、Ｘ及びＹレベルの加算ゲ ートによって捕捉する。受信入力は、“トップサム”ノード、すなわちボックス ２のＹチップから伝送される。ボックス２のレシーバは、相互接続へとつながっ ているバスによって駆動される。ボックス６のレシーバは、Ｚレベルクロスバ− チップを介して駆動される。
ロジックシュミレータは、ハードウェア又はソフトウェアによって実現されるシ ステムである。このシステムは、入力設計、−組の設計部への刺激、及びある期 間中の刺激の方向を受信するとともに、−組の刺激を出力する。この刺激によっ て、実際の入力設計部を実現し、所定の同一の刺激を発生させることを予測する 。刺激及び応答は、特定の時間に、特定の設計回路網のロジック状態を伝送する ものである。シュミレータユーザが、入力設計ファイルの形態で、設計部の記述 のみを供給するということが、重要な特性であり、短期間に、設計部を変更する とともに、これに再度刺激を与えることがてきる。
現在のソストウェアロジックシュミレータ設計部の演算は、コンピュータソフト ウェアプログラムを用いており、設計部のオペレーションを予測するシーケンシ ャルなアルゴリズムを実行するじＡｎ　Ｉｎｔｒｏｄｕｃｔｉｏｎ　ｔｏ　Ｄｅ ｇｉｔａｌ　Ｓｉｍｕｌａｔｉｏｎ”’、　ＭｅｎｔｏｒＧｒａｐｈｉｃｓ　Ｃ ｏｒｐ、、　Ｂｅａｖｅｒｔｏｎ、　Ｏｒｅｇｏｎ、　２９８９　）　ｏよく知 られているように、イベントドライブされたコードアルゴリズム、又は、コンパ イルされたコードアルゴリズムのいづれか一方を使用する。現在のハードウェア ロジックシュミレータ設計部の演算とは、ソフトウェアシュミレータに使用され るのと同一の、イベントドライブされたコードアルゴリズム又は、コンパイルさ れたコードシーケンシャルアルゴリズムを実行するノ１−ドウエアを構成するこ とである。アルゴリズムの並列処理を開発及び／又は、特別なアルゴリズムオペ レーションを直接実現することで、ハードウェアは、その実行による利益を得る ことができる。このことは、一般的な目的のコンピュータ実行ソフトウェアにお いては、不可能である。現在のハードウェアロジックシュミレータは、入力設計 部の応答を予測するシーケンシャルなアルゴリズムを実行することで、動作する 。
ロジックシュミレータを構成する新しい手段は、リアライザシステムに基づいて いる。リアライザロジックシュミレータシステムは、入力設計を受信し、これを 、リアライザノ１−ドウエアのロジック及び相互接続チップの構成に変換する。
この際、リアライザ設計変換システムを使用する。リアライザロジックシュミレ ータシステムは、−組の設計部への刺激と、ある期間のシュミレータする方向と を受信し、ベクトルメモリを介し、実現される設計部に刺激を与え、ベクトルメ モリを介して、実現される設計部からの一組の応答を捕捉する。応答は、入力設 計部を実際に実現することによって、所定の同一の刺激を発生させることに対応 している。その理由は、前記刺激に対応させて、設計部をハードウェアによって 実際に実現するからである。
このことは、現在のロジックシュミレーションシステムのすべてが、設計部の刺 激に対する応答を予測するシーケンシャルアルゴリズムを実行するが、リアライ ザロジックシュミレータは、実際の設計部の実現を行い、設計部の刺激に対する 応答を決定するという点において、すべての現行のロジックシュミレーションシ ステムとは異なる。主な利点は、実現された設計部が、シーケンシャルアルゴリ ズムが応答を予測できるよりも速く、種々の速さで応答を発生させるということ である。
リアライザロジックシュミレーションシステムは、（すでに説明した）リアライ ザ設計変換システムと、ロジックシュミレータ刺激及び応答伝送システムと、リ アライザハードウェアシステム及びホストコンピュータと相俟って、カーネルを 作動させるロジックシュミレータとから成っている（図４９）。
３．１．１　ロジックシュミレータ刺激及び応答変換システムこのシステムは、 ユーザが作成した刺激イベント入力ファイルを、直接ベクトルメモリにロードす ることのできる刺激データを含むバイナリ−ファイルに変換するとともに、ベク トルメモリから読出されるバイナリ一応答データを有するファイルから、ユーザ が続出可能な応答イベント出力ファイルへと、応答を変換する。刺激及び応答イ ベントは、回路網ネーム、時間及び新しい回路網の状態値から成っている。変換 とは、回路網ネームと、ベクトルメモリビットとの間の変換、及び、シュミレー ションの°実時間°　とベクトルメモリロケーションとの間の変換をいう。時間 変換は、刺激イベントを有する各特定の時間を、ベクトルメモリロケーションに 印すとともに、このベクトルメモリロケーションにおける応答イベントを、この 時刻に発生したものとして報告する。
好適例では、刺激人カイベントファイル及び応答出力イベントファイルを、Ｍｅ ｎｔｏｒ　Ｇｒａｐｈｉｃｓ　Ｌｏｇｆｉｌｅｓ　（”Ｑｕｉｃｋ　Ｓｉｍ　Ｆ ａｍｉｌｙ　Ｒｅｆｅｒｅｎｃｅ　Ｍａｎｕａｌ”、　Ｍｅｎｔｏｒ　Ｇｒａｐ ｈｉｃｓ　Ｃｏｒｐ、、　Ｂｅａｖｅｒｔｏｎ、　Ｏｒｅｇｏｎ、　１９８９　 ）としている。これは、一連の時刻、回路網ネーム及び、新たな回路網状態値を 含むテキストファイルである。
ＥＤＡシステム中のバッチシュミレーションインタフェースツールによって、刺 激入力イベントファイルを作成するとともに、応答出力イベントファイルを解釈 する。好適例では、このツールを、Ｍｅｎｔｏｒ　ＧｒａｐｈｉｃｓのＲ３１Ｍ ツールとする。
ここでは、このセクションで後に説明するように、すべての基本要素を、ゼロデ ィレィでシュミレートするものと仮定する。
刺激イベント入力ファイルを、刺激バイナリ−ファイルへと変換するためには： １）刺激入力イベントファイルを読出す。時間の経過に応じて、刺激イベントを オーダするとともに、何個の異なる時刻がイベントを有するかを決定する。
２）設計部変換システムが出力するこの設計部中の各ベクトルメモリに対する対 応テーブルを読出す。
３）各ベクトルメモリロケーションは、１以上の刺激イベントを有する時刻に対 応している。各々の異なる刺激イベント時刻に、十分なベクトルメモリロケーシ ョンが存在しない場合、ステップ５及び６を必要なだけリピートし、すべてのこ のような時刻に、十分な刺激バイナリ−ファイルを出力する。このファイルは、 各々、メモリに適合する刺激を有している。
４）ベクトルアレイ“ＶＯ”、　“Ｖｌ”等の記憶を割当てる。
その各々は、ロケーションのナンバ及び回路網幅と一致しており、シュミレート される設計部に用いられるベクトルメモリを用いている。ベクトルアレイと同じ 長さを有するタイムアレイ“Ｔ“の記憶を割当てる。“ラストベクトル（ｌａｓ ｔ　ｖｅｃｔｏｒ）　”バッファ“ＢＯ″、”Ｂｌ”等を割当てる。このバッフ ァは、各ベクトルメモリに対するものであり、各々その回路網と同じ幅であり、 これらをゼロに初期化する。
５）ベクトルアレイインデックスカウンタ　Ｖ゛を、ゼロにセットする。
１以上の刺激イベントを有する各時刻のうち、最も早い第１番目の時刻において 、 ベクトルメモリ　ｎ′及び、この回路網のベクトルメモリビットポジション°ｉ ′を設定する。この際、このイベントの回路網の対応テーブルエントリを使用す る。
このイベントに対する新しい値を、Ｖｎ　（ｖ）ビットｉ及びＢｎｎピットに書 込む。
次のイベントへ ＶＯ（ｖ）、Ｖｌ　（ｖ）等の内容の各々を、ＢＯ，Ｂ１等に書込む。
Ｔ（ｖ〕中の時刻を記憶する。
■をインクリメントする。
刺激イベントを有する次の時刻へ ６）ベクトルアレイＶＯ，Ｖ１等、タイムアレイＴ、及びサイクルカウント　“ Ｖｏを、刺激バイナリ−ファイルに書込む。
応答バイナリ−ファイルを、応答イベント出力ファイルに変換するために： １）ベクトルアレイＶＯ，Ｖ１等、タイムアレイＴ、及びサイクルカウント　Ｖ ′を、応答バイナリ−ファイルから読出す。各ベクトルメモリロケーションは、 １以上の刺激イベントを有する時刻と一致している。各々異なる刺激イベント時 刻に対して、ベクトルメモリロケーションが十分でない場合、ステップ１〜４を 必要なだけリピートし、すべての応答バイナリ−ファイルを、これらのアレイ中 に読出す。
２）設計部変換システムが出力する、この設計部中の各ベクトルメモリに対する 対応テーブルを読出す。
３）“ラストベクトル”バッファ“ＢＯ”、　“Ｂｌ″等を割当てる。これは、 各々のベクトルメモリに対するものであり、各々その回路網と同じ幅を有してお り、これを、ゼロに初期化する。
４）ベクトルアレイインデックスカウンタ　“Ｖｏをゼロにセットする。
ベクトルアレイ中の各ロケーションは：ＶＯ（ｖ）をＢＯと比較し、Ｖｌ（ｖ） をＢｌと比較する等である。
Ｖｎ　（ｖ）のビットと、Ｂｎとの各々の差によって：このビットのベクトルメ モリ及びベクトルメモリビットポジションに対応する回路網ネームを配置する。
この際、このメモリに対する対応テーブルを使用する。
新しい応答イベントを出力ファイルに書込む。この際、回路網ネーム、新しいビ ットの値及び時刻Ｔ　（ｖ）を用いる。
次のイベントへ ＶＯ（ｖ）、Ｖｌ　（ｖ）等の各々の内容を、ＢＯ，Ｂ１等に書込む。
■をインクリメントする。
次のロケーションへ。
３、　１．　２　ロジックシュミレータによるカーネルの作動オペレーティング カーネルは、シュミレータされる設計部のリアライザシステムを構成し、刺激を 与えるとともに、応答を捕捉する。このことは、ホストコンピュータが行う。各 セクションに説明されているように、オペレーティングカーネルは、ロジックチ ップ及び相互接続チップを構成し、ベクトルメモリ及び設計メモリを読出し及び 書込むとともに、ホストインタフェースを介して、クロック発生器及びリセット 発生器を制帥する。
シュミレーションを実行するために： ｌ）設計部の構成ファイルを読出すとともに、これを用いて、構成（ｃｏｎｆｉ ｇｕｌａｔｉｏｎ）のセクションで説明したように、すべてのリアライザロジッ クチップ及び相互接続チップを構成する。初期設計メモリデータを、ファイルか ら読出すとともに、これを設計部メモリに書込む。
２）刺激バイナリファイルを読出す。ホストインタフェースを介して、対応する ベクトルメモリ中に、ベクトルアレイの内容を記憶する。
３）ベクトルメモリモジュール中のすべてのベクトルメモリの内容をクリアする 。
設計部リセット発生器を周期化し、実現される設計部を初期化する。
４）　’ｖ’周期のＥＣＬＫ回路網のクロック発生器をイネーブルする。このこ とによって、ベクトルメモリが、これらの刺激データを送出でき、この刺激に従 って、実現される設計部を作動させるとともに、ベクトルメモリが応答データを 捕捉する。このことについては、刺激／応答のセクションにおいて説明されてい る。
５）ベクトルメモリの内容を読出すとともに、これらを、タイムアレイ“Ｔ′及 びサイクルカウント“Ｖ”とともに、応答バイナリ−ファイルに記憶する。
６）ベクトルメモリの容量が不十分であるために、−より多くの刺激バイナリ− ファイルを設ける場合、各ファイル毎に、ステップ２〜５をリピートする。
７）ユーザ試験のためのファイル中の設計メモリ内容をセーブする。
３．１．３　リアライザロジックシュミレーションシステムの使用 リアライザロジックシュミレータを用いて、入力設計部をシュミレー１・するた めに： ■）ベクトルメモリ接続を示している特性を用いて、刺激すべき回路網と、この 応答を捕捉するための回路網とをマークすることによって、ＥＤＡシステムの設 計作成ツールを使用し、入力設計部を準備する。必要ならば、初期設計部メモリ データファイルを準備する。ＥＤＡシステムのバッチシュミレーションインタフ ェースツールを用いて、刺激イベント人力ファイルを準備する。
２）リアライザ設計変換システムを用いて、入力設計部を変換し、構成ファイル 及び、ベクトルメモリ回路網対応テーブルファイルを出力する。
３）刺激及び応答変換システムをランさせ、刺激イベント入力ファイルを、刺激 バイナリ−ファイルに変換する。
４）オペレーティングカーネルをランさせ、シュミレーションを行うとともに、 応答バイナリ−ファイルを出力する。
５）刺激及び応答変換システムをランさせ、応答バイナリ−ファイルを、応答イ ベント出力ファイルに変換する。
６）ＥＤＡシステムのバッチシュミレーションインタフェースツールを用い、応 答イベント出力ファイルを翻訳する。
７）入力設計部、初期設計部メモリファイル及び／又は刺激イベント人力ファイ ルを、シュミレーションの結果として表示されるように作成し、必要ならば、ス テップ２〜６をリピートする。
リアライザロジックシュミレーションシステムの会話形の変形例では、刺激に対 してはステイミュレータを用い、応答に対してはサンプラを用いている。構成及 びオペレーションは以下を除き同様のものである。すなわち、バッチシュミレー ションインタフェースツールの代わりに会話形シュミレーションインタフェース ツールを用いて、ファイルを介する代わりに刺激及び応答変換システムと直接通 信しており、又、同時に作動する会話形シュミレーションインタフェースツール オペレーティングカーネルを用いて、刺激及び応答変換システムが、ファイルを 介する代わりに、直接オペレーティングカーネルと通信している。イベントを有 する各タイムステップを、ベクトルメモリロケーションではなく、エツジ検知タ イプのシュミレータに作成する。
３．１．４３以上の論理状態の実現 リアライザシステムにおいて、２個のロジック状態を実現するのは、実用的なこ とである。：高ロジック状態（Ｈ）すなわち真と、低ロジック状態（Ｌ）すなわ ち偽であり、リアライザシステムの単一の信号を用いて、入力設計部中に、直接 各回路網を実、現することで実現される。
ロジックシュミレーション環境において、時には、３以上のロジック信号の状態 を表現することが望まれる。例えば、第３の状態、“未知の（Ｘ）”を用いて、 初期化されていないロジック変数又は、あいまいなロジック状態を表現している 。高インピーダンス状態（Ｚ）は、トライステートバスのような、ワイヤ結合の バスを実現するのに役立つ。
リアライザシステムの幾つかの例において、高インピーダンス状態を直接実現す ることができる。例えば、設計部に、トライステート回路網が必要とされる場合 、ロジックチップ及び任意の必要な相互接続がトライステートバス機能を構成す る能力を有している限り、リアライザシステムのトライステートバスによって、 設計部が実現される。代わりに、１個の回路網を２以上の信号へと、以下のよう に符号化することによって、任意のロジック状態を実現する：実現すべき状態の 数を決定する。
すべての状態を単一に符号化するのに必要とされる、最小バイナリ−ビット数を 決定し、これを“ｎｏと称する。１　ｎ＋個の実際のバイナリ−ロジック信号に よって、設計部中の回路網を実現する。例えば、３個の状態（Ｈ，Ｌ、　Ｘ）を 必要とする場合、２個の実際のバイナリ−信号を用いて、リアライザシステム中 の単一の設計回路網を実現する。基本要素変換ステージの間、この変換を行い、 これらの新しいバイナリ−信号を、設計部データ構造に入力し、オリジナル設計 回路網を置換する。
更に、設計部中のロジック基本要素を、多数状態ロジック機能に従って、動作す るロジック回路網で実現する。例えば、３個の状態（Ｈ＝高ロジック状態、Ｌ＝ 低ロジック状態、Ｘ＝未知）を用いる場合、設計部中の２人力ＡＮＤゲートを、 ３状態ＡＮＤ機能に従って動作するロジック回路に従って実現する（図５０ａ） 。いづれかの入力端子をＸとし、入力端子が存在しないことをＬとする場合、出 力端子に生じるＸ状態を用いて、３状態シユミレータの如く、ロジック機能が動 作する。この回路網は、２個の２ビツト入力端子と、】個の２ビツト出力端子と を有している（図５００）。
マルチステートを実現するこの技術を、設計解析のために必要とされるように、 入力設計部の全体又は、設計部の一部分にのみ用いることができる。２個より多 くの状態でシュミレータされる回路網を、このようにして入力設計ファイル中に 作成し、設計部リーダは、設計部データ構造中のこのことに注目し、基本要素コ ンバータは、基本要素に対する上記の代用回路網及び、基本要素に対する多数の 回路網を作成する。ロジック基本要素が、２状態の回路網接続と、３以上の状態 の回路網との混合を有している場合、回路網の条件に従って作動するロジック回 路網を使用する。もしそうでなければ、上述したシュミレーション動作となる。
３、　１．　５　リアライザのディレィの表現現在のロジックシュミレータでは 、種々の方法で、信号がロジックエレメントを通過する際のタイムディレィを作 る。リアライザのロジックチップ中のロジックは、実際のハードウェアであるた め、そのディレィ特性は、完全に正確に規定することはできす、ロジックディレ ィを直接作成することはできない。
ロジックディレィは、プログラムを実行するシュミレータ中の特別の方法を用い ることによって、及び／又は、設計変換プロセスの間、ディレィを形成する特別 のロジック機能を挿入することによって作成する。ゼロディレィ、ユニットディ レィ又は、リアルディレィとして、実現するシュミレーション中にディレィを形 成することができる。この選択は、ユーザによって成され、これを、リアライザ ロジックシュミレータシステムに指定する。
（、ディレィをゼロとして処理し、シュミレーションを行うことをいう。例えば 、刺激イベントが、時刻“ｉ“に、結合ロジックのみを介して出力端子と接続さ れている入力端子に生じる場合、この出力端子の応答イベントは、時刻°ｔ“に 生じるものとして報告される。
ゼロディレィのために、設計部変換システムは、特別なロジック機能を挿入しな い。上記の如く、メインリアライザロジックシュミレーションシステムにおいて 説明した方法に従って、シュミレーションを行う。
３．１．　５．　２　ディレィ依存機能設計部に、任意のディレィ依存機能を設 けると、複雑なものとなる。ゼロディレィタイミングモデルでは、ここまでには 至らない。クローズトループ機能、すなわち、クロス力プルドゲートのように、 °非同期フィードバックを設ける場合、無条件に記憶装置を設ける。記憶機能は 、相対的なディレィに依存している。ディレィ依存機能は、ディレィをオーブン ループ機能に用いると、他の形態のものとなる。この−例としては、入力端子で 接続されたディレィ素子を有するイクスクルーシブＯＲゲートがある（図５１ａ ）。イクスクルーシブＯＲゲートの出力は、信号がディレィ素子を介して伝播す るのに必要とされる時間においては、ハイである。この回路網に供給される信号 が変化すると、出力端子にパルスを出力する（図５１ｂ）。
実際のリアライザロジックディレィは、ゼロではないため、これを直接コントロ ールできない場合、クロス力プルドゲートのような多くのクローズトループ及び 、幾つかのオーブンループの場合、ディレィ依存機能は、正しく動作する。
しかし、ユーザは、確実に、実現された設計部が意図するように動作することを 要求する。現在のタイミング分析ツールは、非同期フィードバックの瞬間を、自 動的に見出し、レポートするとともに、オーブンループディレィに依存する行動 を検出する。リアライザ設計変換システムは、ユーザが必要とするならば、タイ ミング分析ツールを用いることによって、タイミング分析を行う。好適実現例で は、Ｍｅｎｔｏｒ　Ｇｒａｐｈｉｃｓ　Ｑｕｉｃｋ　Ｐａｔｈタイミング分析ツ ールを用いる（”Ｑｕｉｃｋ　Ｐａｔｈ　Ｕｓｅｒ’ｓ　Ｍａｎｕａ！”。
Ｍｅｎｔｏｒ　Ｇｒａｐｈｉｃｓ　Ｃｏｒｐ、、　Ｂｅａｖｅｒｔｏｎ、　Ｏｒ ｅｇｏｎ、　１９８９）。
ｌ）設計変換プロセスの一部として、ＥＲＣＧＡネットリスト変換ツールは、内 部相互接続及びロジックディレィの評価を出力する。これらは、レポートファイ ルへ送出される。
２）すべてのネットリストを変換した後、データをリポートファイルから読出し 、設計部データ構造中に入力する。この際、基本要素又は回路網と関連する各デ ィレィ評価を用いる。
３）設計部データ構造を設計ファイルに書込む。
４）タイミング分析ツールを、設計ファイルに適用する。タイミングアナライザ によって検出される任意の起こり得る変化を、ユーザへ報告する。ユーザは、入 力設計ファイルを適切に評価し、修正する。
３．１．５．３　ユニットディレィ ユニットディレィモデルとは、各ロジック基本要素が、１単位（ユニット）のデ ィレィを有するように、形成したものである。ディレィ依存性を用いて、このよ うな形成を、時々設計部に使用し、正しい動作を保証する。適切な特性を、入力 設計ファイル中の基本要素に加えることによって、ユーザは、ゼロディレィ基本 要素と合成されたユニットディレィ基本要素を指定する。
自動的に、各ユニットディレィロジックエレメントの出力端子にフリップフロッ プを設け、ユニットディレィを形成する。
これらのフリップフロップを、共通りロックに接続し、この共通りロックは、第 ２クロック発生器によって、シュミレーションの各単位時間毎に一回の周期を成 す。これらのフリップフロップ及び“タイムクロック°回路網を、基本要素変換 プロセスによって設計データ構造に加える。ユニットディレィを用いてシュミレ ートされるロジック設計回路網の一例としては、クロス力プルドゲートを用いて 作成されたフリップフロップがある（図５２ａ）。各ゲートを、その出力端子に ユニットディレィフリップフロップを設は構成する（図５２ｂ）。連続的なタイ ムクロック及び入力信号を与える最終的なオペレーションとは、ユニットディレ ィゲートを有するフリップフロップのオペレーションである（図５２０）。
ユニットディレィシュミレーションのためのリアライザロジックシュミレータは 、以下の変更を伴うものの、ゼロディレィと同様の方法を用いて、動作する。
・　ユーザは、どの位の時間が１ユニツトに相当するのかを指示する。
・　刺激及び応答回数を、ユーザが指定する時間単位の倍数。
Ｍ′に制限する ・　各ベクトルメモリロケーションは、Ｍ時間単位に対応しており、この時の刺 激イベントが存在しているかどうかとは無関係である。
・　刺激及び応答変換システムは、これらの仕様を用い、これらの対応関係に従 って、イベントと、ベクトルメモリロケーションとの間にマツプを作成する。
・　最終的に、刺激イベントを有していない時刻は、前のロケーションと同一の 内容を有するベクトルメモリロケーションによって表現される。
・　オペレーティングカーネルは、　°タイムクロック′　クロック発生器の周 波数を、ＥＣＬＫの周波数のＭ倍にセットし、互いに同期をとりながら動作する ように、指示する。オペレーションの間、各Ｍ時間単位毎に、−個のＥＣＬＫを 、−組の刺激及び応答とを設ける。
３．１．５．４　リアルデイレイ リアルディレィ、すなわち、種々の時間単位によるディレィを、ロジックチップ 中の特定のハードウェア構成を用いて実現する。このハードウェア構成は、設計 変換の間、各リアルディレィロジックエレメントの設計部データ構造に自動的に 挿入される。これには、幾つかの技術がある：各ロジック基本要素出力端子と直 列に、シリアルシフトレジスタを構成する。その長さを、各ケースに必要とされ るディレィ単位の数に対応させて、構成する。すべてのシフトレジスタを、各時 間単位に対して一回の周期をなすように、共通“タイムクロック′でクロックす る。このようにして、シフトレジスタは、　°ｎ゛ユニット（単位）リアルディ レィとして作用する。
ここで、　°ｎ′は、レジスタの長さである（図５３ａ、ディレィレジスタ中の 値に従って、マルチプレクサを介して選択される）。
代わりに、有限状態マシン（ＦＳＭ）と、−以上のスターティングカウント（ｓ ｔａｒｔｉｎｇ　ｃｏｕｎｔ）に対する記憶装置を有するカウンタとを、各ロジ ック基本要素出力端子と直列に構成する（図５３ｂ）。ＦＳＭは、ロジック基本 要素出力状態の変換を検出する。各状態の変換において、発生した特定種類の状 態変換（上昇（ｒｉｓｉｎｇ）又は、下降（ｆａｌｌｉｎｇ）　）にとって適切 なスターティングカウントを用いて、カウンタはＦＳＭによってロードされる。
すべてのカウンタは、各時間単位毎に一回の周期を成すように、共通°タイムク ロック′を周期化する。カウントがゼロになった場合、ＦＳＭは、出力状態変換 を、ディレィされた出力へと送り、その接続された入力端子へと伝播する（図５ ３０参照）。
３．１．６　リアライザシュミレータから他のシュミレータへの状態の伝送 リアライザロジックシュミレータシステムは、極めて高速であるという利点を有 し、このため、ソフトウェア又は他のイベントドライブによるシュミレータより も多くの種々のテストサイクルで、処理することができる。このシステムは、デ ィレィ及び他の時間に関連する項目を表示できず、且つ、設計部中の。　すべて のノードを監視できないという不利な点も有している。
慣用のイベントドライブによるソフトウェアシュミレータは、かなり低速である が、項目の表現及び、刺激及び監視のためのすべての回路網ノードヘアクセスで きるという利点を有する。
しかし、慣用のイベントドライブによるソフトウェアシュミレータは、非常に低 速であるため、シュミレートされた設計部を、初期状態から何１００万又は何１ ０億周期も離れた誤った状態に送るということは実際には生じない。誤った状態 は、実際に、起こり得ないということがわかる。
初期状態、すなわち、内部フリップフロップ及びロジックゲート出力の値を読出 すことかできる（Ｘｉｌｉｎｘ　ＬＣＡのような）ロジックチップを用いて、リ アライザシステムを構成する場合、実現されるシュミレーションは、ストップさ れ、設計部全体の状態が読出される。リアライザロジックシュミレータと、他の シュミレータとを結合させることによって、シュミレートされた設計部の状態（ すなわち、設計部中のすべての内部記憶装置の値）が、一方から他方へと伝達さ れる。この際、以下の方法に従っている： ｌ）同一の設計部を、両方のシュミレータにロードする。
２）リアライザロジックシュミレータ中の設計部は、数サイクルの間、以下のよ うにシュミレートされる。すなわち、詳細に監視されるべきエラー又は他の条件 の発生前の状態へ短時間で設計部を変換する。
３）この時、リアライザ刺激クロックはストップされ、設計部の全状態がロジッ クチップから読出される。
４）この時、他のシュミレータで表現されている設計部を初期化し、リアライザ に基づくシュミレータから読出される状態に適合させる。
５）シュミレーションを、他のシュミレータに進める。
このようにして、リアライザロジックシュミレータの究極的な速度を用いて、長 すぎるために、他の方法で取り除くことのできないエラーを除去し、他のシュミ レータの詳細及び可視性を用いて、エラーの原因を分析することができる。
３．２　リアライザフォールトシュミレーションシステムフォールトシュミレー ションとは、テストベクトルを開発、修正するのに用いられるロジックシュミレ ーションの変形、すなわち、組立て後、設計部、一般的には集積回路の正確性を テストするのに用いられる刺激の組である。ユーザ設計によるフォールティバー ジョン（ｆａｕｌｔｙ　ｖｅｒｓｉｏｎ）を、テストベクトル刺激を用いてシュ ミレートするとともに、グツド（ｇｏｏｄ）バージョンと比較し、テストベクト ル刺激が、グツドバージョンの応答とは別の応答を発生させるかどうかを調べる 。別の応答を発生させるならば、テストベクトル刺激が故障（フォールト）を検 出していることを示している。故障の多いセットに対しては、このことが繰返さ れる。このことは、できる限り多くの故障を検出する一組のテストベクトルを開 発することを目的としている。一般的に、２個の故障を、入力設計部の各回路網 においてシュミレートする。すなわち、回路網が“スタックアットロー（ｓｔａ ｃｋ−ａｔ−ｌｏｗ）”と称する、常にロー状態である場合と、“スタックアッ トハイ（ｓｔａｃｋ−ａｔ−ｈｉｇｈ）“と称する、常にハイ状想である場合と がある。一般的に、入力設計部が、何千個もの回路網及びテストベクトルを有し 、且つ、フォールトシュミレーションが、各新しいテストベクトルのバージョン 毎に繰り返されるため、このことは、極めて時間のかがるタスクである。
フォールトシュミレーションを構成する新しい手段は、リアライザシステムに基 づいている。リアライザロジックシュミレータの方法を、フォールトシュミレー ションの修正に関して用いる。シリアルフォールトシュミレーション技術（“Ｑ ｕｉｃｋ　ＳｉｍＦａｍｉｌｙ　Ｒｅｆｅｒｅｎｃｅ　Ｍａｎｕａｌ”、　Ｍｅ ｎｔｏｒ　Ｇｒａｐｌｉｃｓ　Ｃｏｒｐ、、　Ｂｅａｖｅｒｔｏｎ、　Ｏｒｅｇ ｏ口、　１９８９）を用いる：各故障に関しては：ｌ）実現された設計部を修正 し、故障を伝える。
２）刺激を与え、設計部を作動させ、応答を、良好設計の応答と比較し、相異を フラグて合図する。
３）故障を取除き、この故障による相異が存在しているかどうかを記録する。
現行のフォールトシュミレーションシステムが、故障設計部の刺激に対する応答 を予測するシーケンシャルなアルゴリズムを実行するのに対して、リアライザフ ォールトシュミレーションでは、実際の故障設計部を実現させ、設計部の刺激に 対する応答を決定するという点において、両者は相違する。主な利点は、実現さ れる設計部か、シーケンシャルなアルゴリズムが応答できるよりも速い、種々の 速度で、応答を発することである。
リアライザロジック及び相互接続チップで構成したように、故障は、直接設計部 に伝えられる。故障を入力設計回路網に伝えるために： 入力設計部の回路網がロジックチップ中に対応回路網を有している場合：フォー ルト構成を用いて、回路網に接続された各ロジックチップを再構成する。これは 、回路網に接続された入力端子を、故障に従って、一定のハイ又はローに接続し ている点を除き、オリジナルの構成と同一である。入力設計部中の回路網が、ロ ジックチップ中に対応する回路網を有していない場合二対応する回路網は、ロジ ックチップのロジック機能に包摂されており、ロジックチップを、フォールティ 構成を用いて再構成する。これは、回路網に包摂されるロジック機能を、回路網 が故障に応じて、常にハイ又はローとなるように、作動するように構成している 点を除き、オリジナルの構成と同一である。
故障を取り除くために、オリジナルの構成を用いて、チップを再構成する。
リアライザフォールトシュミレーションは、以下の相異点を有するものの、リア ライザロジックシュミレータと、本質的に同様のものである（図５４）： リアライザフォールトシュミレータとは、フオールトコンフイギュレータ（ｃｏ ｎｆ　ｉｇｕｒａｔｏｒ）であり、ロジックシュミレータの上位の、設計部変換 システムの付加的部分を構成している。リアライザフォールトシュミレータは、 以下のような各々の故障に対して、構成ファイルの相違を出力する：Ｉ）一時的 に、故障を、設計部データ構造に伝える。
２）どのロジックチップが、故障による設計部の変化によって影響されるかを決 定する。
３）影響を受けたロジックチップのネットリストファイルを送出する。
４）ＥＲＣＧＡネットリスト変換ツールを用いて、影響を受けたロジックチップ の構成ファイルを出力する。
５）フォールティ構成ファイルを、オリジナルと比較し、構成相違ファイルに、 相違のみをセーブする。
応答ベクトルメモリを、応答回路網に構成する代オつりに、・設計部コンバータ は、フォールト応答メモリを構成する。刺激／応答のセクションで説明したよう に、これらフォールト応答メモリは、応答回路網を、メモリ中に記憶された良好 な値と比較し、相異が検知される場合には、フリップフロップをセットする。
オペレーティングカーネルは、フォールトシュミレーションに対して、種々作用 する。フォールトシュミレーションを作動させるために（ゼロディレィについて 示す。ユニット又はリアルディレィも同様である）： ｌ）設計部構成ファイルを読出し、これを用いて、すべてのリアライザロジック 及び相互接続チップを、構成（ｃｏｎｆ　ｉｇｕｌａｔｉｏｎ）のセクションで 説明したように構成する。初期設計部メモリデータを、ファイルから読出し、こ れを、設計部メモリに書込む。構成相違ファイルを読出す。
２）刺激バイナリ−ファイルを続出す。ベクトルアレイの内容を、ホス１−イン タフェースを介して対応する刺激ベクトルメモリ中に記憶する。タイムアレイ“ Ｔ”及びサイクルカウント“Ｖ”を読出す。良好な回路の応答バイナリ−ファイ ルを続出す。対応するフォールト応答ベクトルメモリ中のベクトルアレイの内容 を、記憶する。
３）この故障の構成の相違を用いて、第１の故障によって影響を受けるロジック チップのフォールト構成ファイルを出力する。またこれらを用いて、この故障に 対するロジックチップを構成する。
４）ベクトルメモリモジュール中のすべてのベクトルメモリカウンタ及び相異検 出フリップフロップをクリアする。設計部リセット発生器を周期化し、実現され る設計部を初期化する。
５）“Ｖ゛周期ＥＣＬＫ回路網のクロック発生器を、イネーブルする。このこと によって、刺激ベクトルメモリは、これらの刺激データを送出し、刺激に応じて 実現される設計部を作動させることができるとともに、フォールト応答ベクトル メモリは、良好回路に対して、応答データを比較する。
６）フォールト応答検出フリップフロップをチェックするとともに、この故障に 対して相違が生じたかどうかを記録する。
７）オリジナル構成を、故障したロジックチップに戻す。
８）各残りの故障に対して、ステップ３〜７をリピートする。
３．３リアライザロジツクシユミレ一タ評価システム現在のＥＤＡシステムにお ける現行の慣用的なシュミレータの多くは、イベントドライブと称するよく知ら れたシーケンシャルなアルゴリズム又は、コンパイルされたコードシュミレーシ ョンのいずれか一方に従って作動する（“Ａｎ　［ｎｔｒｏｃｌｕｃｉｏｎ　ｔ ＯＤｉｇｉｔａｌ　Ｓｉｍｕｌａｔｉｏｎ”、λ（ｅｎｔｏｒ　Ｇｒａｐｈｉｃ ｓ　Ｃｏｒｐ、、Ｂｅａｖｅｒｔｏｎ、Ｏｒｅｇｏｎ、　１９８９）。第１アル ゴリズムにおいては、入力設計部における各基本要素を各時間ステップ毎に”評 価“する。この場合、基本要素の入力ビンを駆動する回路網は、イベント、即ち 状態の変化を有している。また第２アルゴリズムにおいては全ての時間ステップ に対して入力設計部の各基本要素を評価する。基本要素の変化とは基本要素の新 しい出力値が新しい入力値に対してどのようなものであるかを決定する動作のこ とである。このことは、シュミレーションの間何回も生じる。通常ゲートのよう な小さな基本要素のみを、ｌオペレーションで評価する。この際、索引テーブル 又は他の直接的な技術を使用する。大規模ロジック回路網は、一般的に小さな基 本要素及び回路網の組み合わせとして、シュミレータされる。多くの時間のかか る内部評価は、各大規模回路網の評価毎に必要とされる。
リアライザシステムの外部にあり、シーケンシャルなシュミレーションアルゴリ ズムを実行するロジックシュミレータをリアライザロジックシュミレータ評価シ ステムに結合させる。これはリアライザのハードウェアを用い、アルゴリズムシ ュミレーション中の１以上の大規模ロジック回路網を評価する。リアライザシス テムによって評価されるべき各大規模ロジック回路網を、外部ロジックシュミレ ータ中に、単一基本要素で表現する。この利益の１つはそのスピードにある。そ の理由は、実現された基本要素がほとんど瞬間的に評価されるからである。リア ライザシステムによって評価されるロジック回路網のサイズは、リアライザのロ ジック容量によってのみ制限され、全入力設計部と同量のロジック容量を包含し ている。
リアライザロジックシュミレータ評価システムは、リアライザハードウェアシス テム及びホストコンピュータと相俟って、リアライザ設計部変換システム（既に 記載した）と、リアライザロジックシュミレーションイバリュエータ（ｅｖａｌ ｕａｔｏｒ）とからなっている（図５５）。これを、シーケンシャルなシュミレ ーションアルゴリズムを作動させる外部ロジックシュミレータに結合させる。
リアライザロジックシュミレーション評価システムによって、評価のためのロジ ック回路網を準備するために：■）　リアライザシステムによって評価されるべ きロジック回路網をＥＤＡシステムの入力設計部として組み立てる。
２）特性を、各ロジック回路網の入出力回路網に組込み、シュミレータ及びサン プラーによって、それぞれ駆動されるように指示する。
３）通常の方法でリアライザ設計部変換システムを用い、入力設計部を変換し、 ロジック回路網のこの集合体に、構成及び対応テーブルファイルを出力する。
シュミレーションを行うために、以下の方法に従って、外部ロジックシュミレー タを作動させ、シュミレータアルゴリズムを実行させると共にリアライザロジッ クシュミレーションイバリュエータも作動させる。： り外部シュミレータのデータ構造を構成し、リアライザシステムによって評価さ れるべき各ロジック回路網毎に単一の基本要素を設ける。
２）設計部の対応テーブルファイルを読み出し、基本要素入出力を、リアライザ ホストインターフェースバスのこれらのアドレスと関連させる。
３）構成のセクションにて述べたように、設計部の構成ファイルを読み出し、こ れを用いて全てのリアライザロジック及び相互接続チップを構成する。ファイル から初期設計部メモリデータを読み出し、これを設計部メモリに書き込む。
設計部リセット発生器を周期化させ、実現されるロジック回路網を初期化する。
４）初期値を用いて全てのシュミレータを初期化する。
５）外部ロジックシュミレータのシュミレーションアルゴリズムを作動させる。
シュミレーションアルゴリズムでは、この方法を用いてリアライザに基づく基本 要素を評価する：１）このシュミレーション時間ステップにおける、この基本要 素への全ての入力に対する値を、リアライザロジックシュミレーションイバリュ エータに伝送すると共に、この値をロードするために、対応するシュミレータに 送る。
２）　リアライザロジックシュミレーションイバリュエータにこの基本要素の全 ての出力サンプラをチェックするよう指示し、いかなる出力に対する変化であっ てもシュミレーションアルゴリズムに伝送し直す。
６）シュミレーションの前後において、ユーザが試験及び修正を行うために、ホ ストインターフェースを介して設計部メモリ内容をアクセスするために、外部ロ ジックシュミレータのユーザイタ−フェースシステムの機能を与える。
シュミレーションアルゴリズムをソフトウェア中で実行する場合、これをリアラ イザホストコンピュータで実行すると共に、ホストインターフェースを用い、シ ュミレータ、サンプラ及び設計部メモリをアクセスする。シュミレーションアル ゴリズムをハードウェアで実行する場合、ホス）・コンピュータへの通信リンク を用い、シュミレータサンプラ及び設計部メモリをアクセスする。
ハードウェアシュミレータシステムの変更には、シュミレータハードウェアと、 リアライザのユーザ指定によるデバイス（ＵＳＤ）モジュールとの間の直接接続 を用いる。この方法は以下の相違点を伴うものの、上記と同様である：１）入力 設計部の基本要素の入出力に関するシュミレータ及びサンプラを指示する代わり に、これらを、ハードウェアシュミレータの評価ユニットに対応するＵＳＤ基本 要素に接続する。
２）ハードウェアシュミレータの評価ユニットを、リアライザのＵＳＤＭに電気 的に接続する。入力イベントが発生すると、新しい値を直接接続によって実現さ れる基本要素に供給すると共に、ホストを介するのではなく直接接続によって、 出力応答を捕捉する。このため、かなりの高速評価スピードが得られる。
３．４リアライザプロトタイピングシステム入力設計部を実現する場合、これを 直接設計部のプロトタイプとして実現し、作動させることができる。一般的にリ アライザシステムのタイミングディレィは、究極的なハードウェアの実現による タイミングディレィと一致しておらず、このためプロトタイプはフル設計スピー ドで作動することはできないが、リアライザベースのプロトタイプによって、は とんど実時間で設計部は実際に動作することができる。実現される設計部を、リ アライザクロック発生器、ホストを介して制御されるシュミレータ、実際にユー ザか指定するハードウェアデバイス、実現される仮想計器（以下で説明する）に よって、シュミレータし、及び／又は、内部ロジック及び／又は設計部メモリ内 容によって、自己シュミレータする。設計部のオペレーションを、ホスト、実際 にユーザが指定するハードウェアデバイス、実現される仮想計器を介して、及び ／又は、設計部メモリ内容を調べることによって、コントロールされるサンプラ を用いてモニタすると共に分析する。設計者は直接、“ベンチトップ（ｂｅｎｃ ｈｔｏｐ）”環境と同様に、実時間で設計部と対話する。
リアライザプロトタイピングシステムは、リアライザハードウェアシステム及び ホストコンピュータと共に、設計部変換システムと、プロトタイピングシステム とを具えている（図５６）。
プロトタイピングオペレータは、作動される設計部のリアライザシステムを構成 し、リアライザ設計部の対話型φｑ激及び応答をサポートする。このオペレータ はホストコンピュータにおいて実行し、直接又はホストコンピュータにおいてラ ンする副部プログラムを介して、ユーザのコマンドに対して応答する。
実現される設計部を作動させるために：ｌ）構成のセクションにて述べたように 、設計部の構成ファイルを読み出し、これを用いて、全てのリアライザロジック 及び相互接続チップを構成する。ユーザか供給するファイルから初期設計部メモ リデータを読み出し、これを設計部メモリに書き込む。対応するテーブルファイ ルを読み出すと共に、設計部回路網ネーム間の対応と、ステイミュレータ及びサ ンプラ及びこれらのホストインターフェースバスアドレスとを確立する。
２）設計部リセット発生器を周期化し、実現される設計部を初期化する。
３）連続的に以下の動作を必要に応じて行うニーユーザコマンドを処理し、クロ ック及びリセット発生器を制部する。
一ユーザコマンドを処理し、ステミュレータ出力値を変化させる。この際、対応 テーブルを用い、ユーザが与える回路網ネームを、対応するステイミュレータと 関連させる。
−ユーザコマンドを処理し、サンプラのデータ入力値を表示する。この際、対応 テーブルを用いユーザが与える回路網ネームを、対応するサンプラと関連させる 。
−ユーザコマンドを処理し、設計部メモリモジュール中のロケーションを読み出 すと共に書き込む。設計部が動作していないことを確認する。この際、設計部メ モリをアクセスする前にクロック発生器が停止し、不適切な設計部メモリの動作 を回避することをチェックする。設計部が停止されていないかどうかを、ユーザ に報告する。
リアライザプロトタイピングシステムを使用するために＝１）入力設計部をホス トＥＤＡシステム中に用意する。
２）シュミレータに接続されるべき設計部回路網と、サンプラと、クロック又は リセット発生器とをマークする。
３）設計部基本要素、回路網及び接続を設け、用いるべき任意の仮想計器に対す る回路網を設計する（以下参照）。
４）　リアライザ設計部変換システムを用いて、入力設計部を変換し、設計部の 構成ファイルを出力する。
５）　リアライザプロトタイピングオペレータを用いて、設計部を作動させる。
図５７にて示す特定の例においては、デジタルコンピュータ設計部を、リアライ ザプロトタイピングシステムを用いて実現する。ユーザはホストＥＤＡシステム を用いて、入力設計ファイル中のコンピュータロジック及びメモリの設計部を表 現し、ユーザは、リアライザ設計部変換システムを用いて、構成ファイルへと変 換する。実際の具体例においては、実際のフロントパネル制御スイッチ及びイン ディケータに接続されているフロントパネル料理入力及びディスプレイ出力は、 入力設計部において指定され、プロトタイプオペレータを介してのユーザ制御の 下、ステイミュレータ及びサンプラに接続される。コンピュータのクロック入力 信号がリアライザクロック発生器によって出力されるように指定する。
プロトタイプコンピュータを作動させるために、ユーザはリアライザプロトタイ プオペレータをランさせ、コンピュータ設計に応じてリアライザシステムを構成 する。実現されるコンピュータ設計部で実行が可能となるように、コンピュータ プログラムコードをロードすると共に、その初期データを、プロトタイプオペレ ータを介し動作の開始時に、設計部メモリへとロードする。ユーザがクロック発 生器をイネーブルさせると、コンピュータ設計部は、リアライザハードウェアの 構成されたロジック及び相互接続チップにおいて実際に動作し、設計部メモリか ら読み出されるプログラムインストラクションコードを実行すると共に、設計部 メモリ中のデータを読み出すと共に書き込む。ユーザは、フロントパネル制御入 力端子を作動させ、プロトタイプオペレータの対応ステイミュレータ及びサンプ ラへのアクセスを介して、動作中ディスプレイ出力を読み出す。結果はプログラ ムの終了時に、プロトタイプオペレータを介してメモリ中からユーザによって読 み出される。ユーザはこの結果を解析し、設計部が正確であるかどうか、すなわ ちユーザの意図に従って正しく動作しているかどうかを判断する。入力設計部中 の設計エラーのために、設計部が正しく動作していない場合、ユーザは、ホスト ＥＤＡシステム用いてエラーを修正し、プロトタイピングプロセスを繰り返す。
３、４．１　実現される仮想計器 刺激及び／又は分析計器が、プロトタイプデバッキングプロセスにおいて必要と される場合、ロジックアナライザのような慣用の計器を、ユーザが与えるデバイ スモジュールを介して、実現される設計部に直接接続される。実際の計器を接続 するために、計器に接続されるべき設計回路網に接続され、入力設計部中の計器 ＵＳＤを表示している基本要素を設けると共に、ＵＳＤ接続を規定しているＵＳ Ｄ使用ファイルを作成する。このとき、計器を直接ＵＳＤＭに接続し、上記のよ うに実現される設計部を変換させ、作動させる。
さらに、“仮想計器”を、入力設計ファイル中の設計部に設け、且つ、この設計 部を用いて実現される基本要素及び回路網を設けている。例えばロジックアナラ イザーを、１組のロジック信号をモニタするよ（知られた計器とし、これらが一 定のトリが条件を満足する場合、１組の分析された信号を連続的にサンプリング 化すると共に、これらの値をメモリ中に記録する。
これはその後分析のために読み出される。図５８は、仮想ロジックアナライザの 構成を示し、このアナライザは、応答ベクトルメモリと、ロジック基本要素を有 する条件検出器と、１個以上のステイミュレータ及びサンプラと、他のロジック 基本要素とを具えている。
設計部を用いて仮想ロジックアナライザを実現及び使用するための： ｌ）設計部に加えて、図で示したように相互接続された入力設計ファイル中のこ れら成分に対する基本要素を設ける。
特に、応答ベクトルメモリ入力を、分析されるべき設計部回路網に接続し、条件 検出器入力端子を、トリガ条件でモニタされるべき設計部回路網に接続し、これ によって、検出されるべき条件に従って、条件検出器のロジックを指定する。
２）入力設計ファイルを、通常の手続きに従って、構成ファイルへと変換する。
３）　リアライザプロトタイピングシステム中の設計部を構成する。
４）　シュミレータを介して“リセット”信号を周期化させ、実現される設計部 が動作を開始するのに必要とされる刺激を与える。
５）　“トリガされた”サンプラをモニタする。サンプラが“トリガされた”信 号が真であることを示している場合、ロジックアナライザは分析された信号デー タを捕捉する。
６）このデータを、ロジックアナライザの応答ベクトルメモリからホストインタ ーフェースを介して読み出す。これを、一般的なコンピュータデバッガプログラ ム又はこれと同様のものを用いて、表示すると共に分析する。
これは、いかにして仮想刺激又は分析計器を、リアライザシステム中の設計部を 用いて実現するかを示す一例である。ロジックアナライザの概念のような、計器 自体の概念が新規でないことに注意する。リアライザシステム中の入力設計部を 用いて計器を実現することが、新規性の一要素となっている。
３．５リアライザ実行システム リアライザ実行システムを用い、入力設計ファイル中て指定され、未だ構成され ていない又は永久的ハードウェアにおいて、決して構成することを試みることは ないハードウェア機能を実行する。このことを行うことによって、幾つかの利点 が得られる： 永久的ハードウェアを構成する間、ソフトウェア開発又はその他の目的のために 、実現される設計部を使用する。このことによって、例えば、ソフトウェア開発 を校正中に行うことが可能となり、これをデバッグし、永久的ハードウェアを使 用しない場合にソフトウェアを使用できるように準備する。
リアライザ実行システムはユニバーサルハードウェアデバイスとしての役割を果 たし、必要とされる種々の互換を行うために用いられる。特別な機能が要求され る場合（リアライザ設計変換システムによって実現される場合）、ハードウェア システムの構成ファイル及びその他のファイルは、ホストコンピュータによって 記憶装置から呼び出され、リアライザシステムをこの設計に応じて構成し、機能 を実行する。例えば、電気的な設計環境では、リアライザ実行システムを用い、 必要とされるロジックシュミレーションハードウェアアクセレータ、ルーティン グハードウェアアクセレータ、又はハードウェアグラフィックスプロセッサの役 割を果たす。デジタル信号を処理する環境において、リアライザ実行システムを 用いて、必要とされる実時間スペクトラムアナライザ又は特別な効果を有するシ ンセサイザの役割を果たす。
リアライザ実行システムを以下の点を除き、リアライザプロトタイピングシステ ムと同様のものとする：ｌ）分析のための計器を用いず、入力設計を正しいもの とみなす。ステイミュレータ、サンプラ、及び設計メモリアクセスのみを用いて 、実行する役割を制御し、データを人出力する。
２）特定の実行される機能を指示するコントローラを作成することができ、又、 これを用いてリアライザプロトタイピングオペレータを制御し、実行する機能を 、機能の使用に適した入力端子／出力端子及び制副インターフェースに与える。
３．６リアライザ生産システム リアライザ設計変換システムの変形例を用いて、自動的に入力設計部の永久的に 再構成不能な実現例を作成する。この永久的な実現例では、実現される設計部に 構成されるのと同じ種類とナンバのリアライザロジックチップを用いる。リアラ イザ生産システムでは、そのＥＲＣＧＡネットリスト変換ツールを用い、機能に おいてＥＲＣＧＡロジックチップと等価な、永久的に再構成することのできない ロジックデバイスを構成すると共に、自動的プリント回路ボード（ＰＣＢ）配置 及びルーティングツールを駆動するじＧｅｔｔｉｎｇ　５ｔａｒｔｅｄ　ｗｉｔ ｈ　Ｂｏａｒｄ　５ｔａｔｉｏｎ”。
′″Ｌａｙｏｕｔ　Ｕｓｅｒ’ｓ　Ｍａｎｕａド、Ｍｅｎｔｏｒ　Ｇｒａｐｈｉ ｃｓ　Ｃｏｒｐ、、Ｂｅａｖｅｒｔｏｎ。
Ｏｒｅｇｏｎ、　１９８９）。この際、ロジックチップ相互接続に関する仕様を 用い、これら再構成することのできないロジックデバイスを永久的に相互接続す るＰＣＢを製造する。
好適例では、ＬＣＡをＥＲＣＧＡロジックチップとして使用している。ＬＣＡを 製造することによって、機能的にＬＣＡと等価な再構成することのできないロジ ックチップを、構成ＦＲＯＭメモリと結合しているＬＣＡチップの形態で提供す る（ゴｈｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ　Ｄａｔａ　Ｂ ｏｏｋ″、Ｘ１ｌｉｎｘ、Ｉｎｃ、。
Ｓａｎ　Ｊｏｓｃ、　１９８９）　ｏ　ＬＣＡネットリスト変換ツールによって 、ＦＲＯＭをプログラムするのに用いられるバイナリ−ファイルを作成する。又 ＬＣＡはロジックを具え、これを用いてＬＣＡが電力を供給する際に、ＬＣＡ自 体を構成することかできる。
この際、ＦＲＯＭがあれば、これを用いる。
リアライザ生産システムは、前述したのと同一の設計部り一ダと、基本要素コン バータと、リアライザ設計部変換システム（ＲＤＣ３）　、相互接続及びネット リスティングシステム及びＲＤＣ３中に用いられるものの変形であるＥＲＣＧＡ ネットリスト変換ツールに使用されるパーティショナと、自動ＰＣＢ配置と、ル ーティングツールとを具えている（図５９）。リアライザ生産システムは、リア ライザハードウェアシステム又はホストコンピュータを具えていない。これは入 力設計ファイル及びＰＣＢ仕様ファイルを読み出し、以下の方法に従って作動す る＝１）設計部リーダを用い、入力設計ファイルを読み出すと共に、設計部デー タ構造を作成する。
２）基本要素コンバータを用いて、設計部データ構造をロジックチップ基本要素 へと変換する。
３）パーティショナを用い、基本要素を特定のロジックチップに割り当てる。
４）相互接続及びネットリスティングシステムを用い、ロジックチップのための ネットリストファイルを作成する。相互接続チップのためのネットリストファイ ルを供給する代わりに、カット回路網及びこれらのロジックチップＩ１０ビン接 続のリストを、自動ＰＣＢ配置及びルーティングツールに受け入れられる形態で 、単一の相互接続ファイルを送出する。
５）　Ｅ　ＲＣＧ　Ａネットリスト変換ツールを用い、再構成することのできな い等価ロジック機能（、イスの構成に適した形態で、各ロジックチップ毎にバイ ナリ−構成ファイルを供給する。
６）自動ＰＣＢ配置及びルーティングツールを用いて、相互接続ファイル及びＰ ＣＢ仕様ファイル（このファイルは、ＰＣＢの寸法、コネクタ必要条件などのよ うなロジック設計とは直接関係していない物理的な情報を具えている）に読み込 み、ＰＣＢ製造データファイルを出力する。
リアライザ生産システムのユーザは、このようにしてＰＣＢ製造データファイル を用いて、ＰＣＢを製造し、バイナリ−構成ファイルを用いて、再構成すること のできないロジックデバイスを構成すると共に、デバイス及びＰＣＢを組立て、 入力設計部の最終的な実現例を提供する。
リアライザ生産システムにおいて、機能的に永久的ハードウェアの実現例のＥＲ ＣＧＡと等価な再構成することのできないゲートアレイチップを使用することは 新規なことではなく、一般的に行われていることである。むしろ、このシステム が任意の大きさのデジタルシステムを作り出すことができるということ（これは 、１個のＩＣチップの容量に限られることではない）、このシステムが入力設計 ファイル中で包括的な基本要素ロジックの形態で表現されること（特定のコンピ ュータメーカーのロジックライブラリには限定されない）と、更には、自動的に 永久的ハードウェアの実現例を提供するということ、これらが新規性の一態様と いえる。
３．７リアライザ計算システム リアライザハードウェアシステムを、パスカルのような高級コンピュータ言語で 書かれている入力プログラムで特定される動きに従って、構成することができる 。又これを用いて、コンピュータの実行する一般目的のための記憶されたプログ ラムに従って計算機能を実行することができる。このことは、高レベル設計合成 コンパイラを用いることによって達成され、コンピュータプログラムを、入力設 計ファイル中に表現されているデジタルロジックの形態に変換し、その後リアラ イザハードウェアにおいて、この設計部を実現すると共に作動させる。
この方法は根本的に新しい計算手段である。計算の見地から見れば、リアライザ ハードウェアを高並列処理データプロセッサとし、そのデータプロセッシング素 子を、リアライザロジックチップ、相互接続チップ及び特定目的のエレメント中 のロジック機能及び記憶デバイスとする。このデータプロセッサは、シーケンシ ャルな計測を行うことに関する記憶されたプログラム計算方法に従って、演算を 行うわけではない。このデータプロセッサは、リアライザハードウェアに構成さ れ、入力プログラムで指示される動きに従って作動するデータバスと、機能的ユ ニットと、有限状態マシン制圓構造とに従って作動する。°この利点は、計算ス ピードがシーケンシャルに記憶されたプログラムによる計算で可能な計算スピー ドよりも速いことである。
説明するリアライザ計算システムは、リアライザハードウェアシステム及びホス トコンピュータと共に、リアライザ計算コンパイラと、リアライザ設計変換シス テムと、リアライザ計算すべし一夕とを具えている（図６０）。このホストコン ピュータが、ただリアライザ計算オペレータをランさせる手段としてのみ用いら れ、入力プログラムで指示される計算機能を実行することに関しては用いられな いということに注意する。リアライザ計算オペレータをランさせる他の手段を用 いることができること勿論である。
３、７．１　リアライザ計算コンパイラリアライザ計算コンパイラは、テキスト エディタを用いて高級言語で書かれた入力プログラムファイルを、入力設計ファ イルに変換する。これは、設計部合成コンパイラと、ロジック合成コンパイラと 、機能的ユニットコンパイラとを具えている。
設計部合成コンパイラは、ツールであり、その幾つかの例は、最近開発されたも のである（ゴｕｔｏｒｉａｌ　ｏｎ　Ｈｉｇｈ−Ｌｅｖｅｌ　５ｙｎｔｈｅｓｉ ｓ″、ＭｃＭａｒｌａｎｄ、Ｐａｒｋｅ　ａｎｄ　Ｃａｍｐｏｓａｎｏ、　Ｐｒ ｏｃｅｅｄｉｎｇ　ｏｆ　ｔｈｅ　２５ｔｈ　Ｄｅｓｉｇｎ　Ａｕｔｏｍａｔｉ ｃ　Ｃｏｎｆｅｒｅｎｃｅ、　ＡＣＭ　ａｎｄ　ＩＥＥＥ、　１９８８）　ｏこ のコンパイラは、機能的ユニット、データ入出力から成る有限状態マシンコント ローラ及びデータバスのシステムとバス相互接続とに関する記述を作成し、標準 的な手続コンピュータ言語で特定される動きに従って作動する。実際の設計部合 成コンパイラの一例としては、フラメル“（ｆｌａｍｅｌ）”がある。その方法 については、“Ｆｌａｍｅｌ：Ａ　）ｌｉｇｈ−Ｌａｖｅｌ　Ｈａｎｄｗａｒｅ 　Ｃｏｍｐｉｌｅｒ″、Ｈｏｗａｎｄ　Ｔｒｉｃｋｅｙ、［ＥＥＥ　Ｔｅａｎｓ ａｃｔｉｏｎ　ｏｎ　Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ　Ｄｅｓｉｇｎ。
Ｖｏｌ、　ＣＡＤ−６，Ｎｏ、２．１９８７）で詳細に説明されている。文献が らの引用を示す： “フラメルへの入力は、パスカルプログラムである。′“ユーザは、°パスカル プログラムに、入力プログラムを一般的に実行する場合の実行頻度を与える。そ の他のユーザ入力は、どの程度のハードウェアが許容されるかを示すナンバであ る。
出力は、パスカル言語と同一の役割を果たすハードウェアの設計である。′ “フラメルによって作り出されるモデルとは、データバス及びコントローラから 成る同期デジタルマシンである。データバスは、バスによって相互接続される機 能的ユニット（ＡＬＵ、加算器、レジスタ、Ｉ１０バット等）から成っている。
コントローラとは、有限状態マシンである。” “一般的なパスカルプログラムを用いて、ハードウェアに要求される動きを規定 する。フラメルは、プログラム中の並列処理を見出し、ユーザ指定によるコスト 制約と合致した高速実行の実現を可能としている。” “フラメルの実現例は完成されている。出力は、データバス及びコントローラに 関する記述である。一連のテストにおいて、フラメルは、クロックサイクルを同 じとすると、同じプログラムを実行するのにＭＣ６８０００（マイクロコンピュ ータ）の２２〜２００倍の速さでランするプログラムを具体化する。”用いられ るリアライザハードウェアシステムの容量に従って、ユーザ又は、リアライザ計 算システムは、“ユーザ指定のコスト制約がある”入力を、この設計部合成コン パイラに供給する。
設計部合成コンパイラの出力は、データバス及びコントローラの記述を具える中 間表現ファイルである。
機能的なユニットライブラリとは、−組の予め定義された機能的なユニットの表 現である。各タイプの機能的なユニットに対する表現は、設計部合成コンパイラ によって与えられる。これらの表現は、ロジック及びユーザ指定のデバイス（Ｕ ＳＤ）基本要素と、これらの回［ＦＩ相互接続とを指定する。これらの表現は、 リアライザ入力設計部基本要素の要件と合致しているＵＳＤ基本要素は、付加的 に用いられ、ロジックチップ及び設計部メモリを用いて実現されるものよりも、 より高い性能又は、より大きな容量の基本要素を提供することができる。例えば 、高速ＶＬＳ　Ｉ浮動小数点型乗算器をＵＳＤとして取り付ける場合、機能的な ユニットバイナリ−は、このＵＳＤ基本要素を特定する浮動少数点型乗算器の機 能的ユニットに関する記述を具えている。
ロジック合成コンパイラは、データバス及び有限状態マシンコントローラに関す る記述を、入力計算ファイル中のロジック基本要素及び相互接続回路網に関する 表現に変換する。このロジック合成コンパイラは、有限状態マシン合成ツールを 具え、これは、ｍｅｎｔｏｒ　Ｇｒａｐｈｉｃｓ　Ｃｏｒｐ、、ＶＬＳＩ　Ｔｅ ｃｈｎｏｌｏｇｙ　Ｉｎｃ、、　Ｓｙｎ。
ｐｓｉｓ　Ｉｎｃ、等　（”　Ｌｏｇｉｃ　５ｙｎｔｈｅｓｉｓ　５ｐｅｅｄｓ 　ＡＳＩＣＤｅｓｉｇｎ”、Ａ、Ｊ。
ｄｅ　Ｇｅｕｓ、　［ＥＥＥ　Ｓｐｅｃｔｒｕｍ、　Ａｕｇｕｓｔ　１９８９　 ）から商業的に入手゛可能であり、文献記載の方法に従って開発される（“Ｔｈ ｅ　Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ　ｏｆ　ａ　５ｔａｔｅ　Ｃｏｍｐｉｌｅｒ ″、　Ｃ，Ｋｉｎｇｓｌｅｙ、　Ｐｒｏｃｅｅｄｉｎｇｓｏｆ　ｔｈｅ　２４ｔ ｈ　Ｄｅｓｉｇｎ　Ａｕｔｏｍａｔｉｏｎ　Ｃｏｎｆｅｒｅｎｃｅ、　ＡＣＭ　 ａｎｄ　ＩＥＥＥ。
１９８７；Ａ　５ｔａｔｅ　Ｍａｃｈｉｎｅ　５ｙｎｔｈｅｓｉｚｅｒ”、Ｄ、 　Ｂｒｏｗｎ、　Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈｅ　１８ｔｈ　Ｄｅｓｉ ｇｎ　Ａｕｔｏｍａｔｉｏｎ　Ｃｏｎｆｅｒｅｎｃｅ　ａｎｄ、ＡＣＭ　ａｎｄ ＩＥＥＥ、　１９８１；“Ａｎ　Ｏｖｅｒｖｉｅｗ　ｏｆ　Ｌｏｇｉｃ　５ｙｎ ｔｈｅｓｉｓ　Ｓｙｓｔｅｍｓ″′。
し、Ｔｒｅｖｉｌｌｙａｎ、Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈｅ　２４ｔｈ 　Ｄｅｓｉｇｎ　ＡｕｔｏｍａｔｉｏｎＣｏｎｆｅｒｅｎｃｅ、　ＡＣＭ　ａｎ ｄ　ＩＥＥＥ、　１９８７）　ｏこのコンパイラは、以下の方法に従って作動す る： ｌ）データバス及びコレクタに関する記述を含む中間表現ファイルを、データ構 造中に読み込む。
２）機能的ユニットライブラリの記述に従って、各データバスの機能的なユニッ トの記述を、ロジック及びＵＳＤ基本要素及び回路網に変換する。
３）データバスへの各データ入力及び、データバスからの各データ出力に対する 設計部メモリ基本要素を提供する。
４）有限状態マシン合成ツールを用いて、有限状態マシンコントローラの記述を 、ロジック基本要素及びこれらの回路網相互接続に変換する。
５）有限状態マシンコントローラへの°スタート°入力と、有限状態マシンコン トローラからの“ビジー′及び“ダーフ（ｄｏｎｅ）’　出力とに対するステイ ミュレータ及びサンプラの基本要素を提供する。
６）　クロック回路網が、リアライザクロック発生器によって駆動されるように 指示する。
７）基本要素及び回路網を、入力設計ファイルに送出する。
３、７．２リアライザ計算オペレータ ３、７．２リアライザ計算オペレータは、リアライザシステムを構成し、本来的 に入力プログラムが指示し、実現される計算機能の実行を可能にする。リアライ ザ計算オペレータは、設計変換によって作成される構成ファイル及び対応テーブ ルファイルに読み込み、ユーザ指定の計算機能への入力データに関するファイル を読み出すとともに、計算機能からの出力データに関するファイルに書き込む。
実現される計算機能を作動させるために：ｌ）設計部の構成ファイルを読み出し 、これを用いて、構成のセクションにて述べたように、すべてのリアライザロジ ック及び相互接続チップを構成する。
２）入力データファイルを読み出し、そのデータを入力データ設計部メモリに書 き込む。出力データ設計部メモリをクリアする。
３）対応テーブルファイルを読み出し、コントロール入力と出力との間、ステイ ミュレータとサンプラとの間、及びホストインターフェースバスアドレス間の対 応を決定する。
４）　クロック発生器をイネーブルし、ステイミュレータを介して゛スタート′ 制陣入力を主張し、動作を開始させる。
５）゛ダーン°ＵＫ出力をモニタし、これが真となる時に、データをＩＨ力膜設 計部メモリら読み出し、これを出力データファイルに書き込む。
リアライザ計算システムを用いるために：１）テキストエディタ又は、他の手段 を用いて、入力プログラム及び入力データファイルを準備する。
２）　リアライザ計算コンパイラを用い、入力設計ファイルを発生させる。
３）他で既に述べたように、通常の方法で作動するリアライザ設計変換システム を用い、構成及び対応テーブルファイルを発生させる。
４）　リアライザ計算オペレータを用い、実際に計算機能を実行する。
５）実現された計算機能によって計算されるデータを、出力データファイルから 読み出す。
４、好適例 この明細書を介して説明される好適例は、以下の特徴を有している： ４．１ハードウエア 部分的なりロスバー相互接続を、３レベルで階層的に、全ハードウェアシステム に用いる。図６１ａ−ｃは、階層的に相互接続されたロジックボード、ボックス 及びラックの一般的アーキテクチャを示している。図６２ａ−ｃは、ボード、ボ ックス及びラックに関する物理的構造を示している。
ロジックボード（図６１８）　： 各ロジックボードは、３２個のＸレベルクロスバ−チップによって相互接続され た１４個のしチップから成っている。
各Ｌチップは、Ｘレベルクロスバ−に接続されたチップ毎に、１２８個のＩ１０ ピンを有しており、３２個のＸチップの各々に４個の接続が成されている。１４ 個の付加的な１１０ビンを用いる；その内１１個を、Ｒバスに接続し、１個を、 ２個のクロック信号の各々に接続し、１個を、設計部リセット信号に接続する。
Ｘ１ｌｉｎｘ　ＸＣ３０９０ＬＣＡを、ロジックチップとして用いる。
各Ｘチップは、ロジックチップに接続された５６個のＩ１０ピンを具えており、 １４個のしチップの各々に４個の接続がなされている。各Ｘチップは、２個のＸ チップの各々と、８個の付加的Ｉ１０ビン接続を具えている。Ｘ１ｌｉｎｘＸＣ ２０１８ＬＣＡを、Ｘチップとして用いる。
各ロジックボードはＸ−Ｙパスに対し５１２個の背面１１０ピンを有している。
これは、Ｒバス及び構成バスへの接続も有している。
ボックス（図６１ｂ）： 各ボックスは、６４個のＹレベルクロスバ−チップによって相互接続されている １〜８個のボードから成っている。
各Ｘチップは、ロジックボックスボードに接続された６個のＩ１０ビンを有して おり、各ボードのＸチップに８個の接続が成されている。これは、１個のＸチッ プとの８個の付加的な１１０接続を有している。Ｘ１ｌｉｎｘ　ＸＣ２０１８Ｌ ＣＡを、Ｘチップとして用いる。
６４個のＸチップを、８個のＸチップボードに取り付ける。
二の各々は、Ｘ−Ｙパスに対して、５１２個の背面Ｉ１０ピンを有している。８ 個のＸチップボードと、８個のロジックボードとを、ボックスのＸ−Ｙパス背面 のワイヤで相互接続する。
各Ｘチップボードは、Ｙ−Ｚバスに対して、ケーブルコネクタに６４個のＩ１０ ピンを有している。各ボックスは、このようなコネクタを８個有している。これ らの接続を、各ボックスからの単一な５１２個のワイヤＹ−Ｚバスケーブルに集 める。各Ｘチップボードは、構成バスに対する接続も有している。
図６２ａは、Ｙ−Ｚパスケーブルを用いて、ホストインターフェース、８個のロ ジックボード及び８個のＸチップボードを有しているｘ−Ｙバス背面の物理的な 構成を示している。
ラック（図６１ｃ）　： 各ラックは、１′〜８個のボックスを具え、６４個のＺラベルクロスバ−チップ によって相互接続されている。
各Ｘチップは、ボックスに接続された６４個のＩ１０ビンを具え、各ボックスの Ｘチップに８個の接続がなされている。
Ｘ１ｌｉｎｘ　ＸＣ２０１８ＬＣＡを、Ｘチップとして用いる。
ラックのボックスを、ロジックボードに配置された各ボックスからのＸ−Ｚパス ケーブルへの接続を用いて、付加的なボックスによって相互接続する。図６２ｂ において、Ｚレベルボックスの物理的な構成を示す。６４個のＺチップを、８個 のＺチップボードに取り付ける。この各々は、Ｙ−Ｚパスに対して５１２個のＩ １０ピンを有している。８個のＺチップボードと、８個のＹ−Ｚパスケーブルコ ネクタとを、Ｙ−Ｚパス背面のトレースによって相互接続する。
メモリのセクションにて述べたように、１６個のＲＡＭチップと１０個のＬＣＡ とを各々具えているメモリモジュールを、必要とされる場所であるロジックチッ プの場所に取り付ける。メモリモジュールは、刺激及び応答のセクションで規定 されているように、設計部メモリ、ベクトルメモリ、ステイミュレータ及びサン プラに用いられている。
ユーザ指定によるハードウェアデバイスモジュールをロジックチップＬＣＡの場 所に取り付ける。
ある１個のボックスは、ホストコンピュータのＩ１０バスインタフェースカード とケーブル接続しているホストインターフェースボードを具えている。このボッ クスは、Ｒバスと称するホストインターフェースバスを＃ｔＩＳする。すべての ｒｒｌＩＨ及びデータ伝送機能のためにこのバスをすべてのロジックチップロケ ーション及び各ロジックボード、すなわちＹチップボード及びＺチップボードに おける構成制陣ロジックブロックに接続する。
Ｒバスは、そのセクションで述べたように、８ビツトデータバスと、クロックと 、２個のコントロールラインとを具えている。
ホストインターフェースポードは、構成バスコントローラと、２個のクロック発 生器と、リセットコントローラとを具えている。
１６ビツトデータパスを有する構成バスは、全ての構成機能に対して、ホストイ ンターフェースを用いて、すべてのロジック及びクロスバ−チップを接続する。
各ボードの１４個のしチップを、一つの構成グループとし、その３２個のＸチッ プを２つのグループに分割する。８個のＺチップボードの各々と同様に、各ボッ クスの８個のＹチップボードを、各々ｌグループとする。
４．２ソフトウェア 設計部変換システムは、以下のモジュールから成っており、その各々は、それぞ れに関するセクションで記載されている：Ｑｕｉｃｋ　Ｓｉｍロジック基本要素 を有するｍｅｎｔｏｒ　Ｇｒａｐｌｈｉｃｓ設計ファイルを読み出す設計部リー ダ。
Ｑｕｉｃｋ　Ｓｉｍ基本要素を、ＸＮｊｎｘ　ＬＣＡ基本要素に変換する基本要 素コンバータ。トライステート及びワイヤードネットドライバは、トライステー トのセクションで述べたように、クロスバ−加算構成に従って、変換される。
そのセクションにて述べたように、クラスタ構成技術に基づいているパーティシ ョナ。
３つのレベルの部分的クロスバ−を相互接続するとともに、システム中の各ロジ ック及びクロスバ−チップに関するＸＮＦフォーマットのネットリスファイイレ を送出する相互接続及びネットリスティングシステム。
ＸＮＦ２ＬＣＡ、　ＡＰＲ及びＭａｋｅｂｉｔｓから成っているＸ１ｌｉｎｘ　 ＬＣＡネットリスト変換ツール。
構成ファイルコレクタ 応用 ｍｅｎｔｏｒ　Ｇｒａｐｈｉｃｓのログファイルに基づき、且ツＲＳＩＭバッチ インターフェースツールを用いているリアライザロジックシュミレーションシス テム。
ｍｅｎｔｏｒ　Ｇｒａｐｈｉｃｓのログファイルに基づき、且ツＲ３［Ｍバッチ シュミレーションインタフェースツールを用いているリアライザフォールトシュ ミレーションシステム。
ｍｅｎｔｏｒ　Ｇｒａｐｈｉｃ’ｓ　Ｑｕｉｃｋ　Ｓｉｍのロジックシュミレー タとして作用するリアライザロジックシュミレータ評価システム。
ロジックアナライザを具え、実現される仮想計器を有しているリアライザプロト タイピングシステム。
リアライザ実行システム ｍｅｎｔｏｒ　Ｇｒａｐｈｉｃｓ　Ｂｏａｒｄ　５ｔａｔｉｏｎの自動ＰＣＢ配 置及びルーティングツールを用いてのリアライザ生産システム。
パスカル言語とフラメル設計部合成コンパイラと、ｍｅｎｔｏｒ　Ｇｒａｐｈｉ ｃｓ　Ｄｅｓｉｇｎ、　Ｋｎｏｗｌｅｄｇｅ　ａｎｄ　Ｌｏｇｉｃ　Ｃｏｎ５ｕ ｌｔａｎｔ　ＦＳＭ及びロジック合成ツールとを用いたリアライザ計算システム 。
好適例を引用し、本発明の詳細な説明したが、このような原理とは離れて、装置 及び細部を種々変更できること明らかである。例えば、ｍｅｎｔｏｒ　Ｇｒａｐ ｈｉｃｓの電気設計オートメーションの変形例を用い、本発明が有効に動作する ことを説明したが、他の設計部オートメーションツールを用いて同様に本発明を 実施できることがわかる。
本発明は、ここに開示されている実施例に限定されるものではなく、要旨を変更 しない範囲内で種々の変形や変更か可能である。
ユーザ１み定０ハードウェア、テ”ｔ（イスズＩす。
ＦＩＧ２ ＩＧ３ ＦＩＧ　６ ＦＩＧ　８ａ　ＦＩＧ　８ｂ ＩＧ　７ ＦＩＧ　９ ｌＧ１０ ＦＩＧ　１１ａ　ＦＩＧ　１１ｂ １　ｏ　ε　１　ｏ　ε ＦＩＧ１２ ｌＧ１３ ｌＧ１５ ｌＧ１６ ０Ｉ；ツク十−１７°　ロジック斗１７ｍＦＩＧ　２４ ＦＩＧ　２５ ＦＩＧ　２６ ＦＩＧ　２７ ＦＩＧ２９ ＦＩＧ　３２ ＦＩＧ　３３ ＦＩＧ　３４ ＦＩＧ　３５ ＦＩＧ　３６ ＦＩＧ３７ 痺 ＩＧ４０ ＦＩＧ　４４ａ ＦＩＧ　４４ｂ ＦＩＧ　１４５０ オーツ０ンコレクグドライバ ＦＩＧ　Ｌ！Ｓｂ トライズテートド゛ライｔｉ ＲＪ　Ｒ露１　８隼１ ＦＩＧ　４７ａ　ＦＩＧ　４７ｂ ｌＧ４７ｃ Ｄ、、、Ｉ ＩＧ４８ｂ ＦＩＧ　５０ａ　ＦＩＧ　５０ｂ ＦＩＧ５０ｃ ｌＧ５１ａ ＩＧ５１ｂ ＦＩＧ　５２ａ ＦＩＧ　５２ｂ ロンでンクエレメント ＦＩＧ　５３ａ ＦＩＧ　５４ ＦＩＧ　５５ 補正書の写しく翻訳文）提出書（特許法第１８４条の７第１項）平成３年４月５ 日

Claims (1)

  1. 【特許請求の範囲】 １．第１及び第２の電気的に再構成可能なゲートアレイ（ＥＲＣＧＡ）を設ける 工程と； ブールのロジックゲートから成る基本要素を具え、第１デジタルロジック回路網 を表わしている第１入力デ−タ及び、前記基本要素を相互接続する回路網を設け る工程と；前記第１入力データを、第１及び第２部分に分割する工程と； 分割された第１データの第１部分を、第１ＥＲＣＧＡに供給し、これによって表 現される前記第１ロジック回路網の第１部分が、第１ＥＲＣＧＡにおいて実際に 動作形態を採るようにする工程と； 前記分割された第１データの第２部分を、第２ＥＲＣＧＡに供給し、これによっ て表現される前記第１デジタルロジック回路網の第２部分が、第２ＥＲＣＧＡに おいて実際に動作形態を採るようにする工程と； 前記第１及び第２ＥＲＣＧＡを相互接続し、前記第１入力データで特定される少 なくとも１個の回路網が、前記第１及び第２ＥＲＣＧＡの間に及ぶようにする工 程と；ブールのロジックゲートから成る基本要素と、前記基本要素を相互接続す る回路網とを具えていることを除き、前記第１デジタルロジック回路網と全く無 関係な、第２デジタルロジック回路網を表現している第２入力データを供給し、 前記第１及び第２デジタルロジック回路網が同一のＥＲＣＧＡにおいて実際の動 作形態を採るようにする工程と；前記第２入力データを、第１及び第２部分に分 割する工程と； 分割された第２データの第１部分を、第１ＥＲＣＧＡに供給し、これによって表 現される前記第２デジタルロジック回路網の第１部分が、前記第１ＥＲＣＧＡに おいて実際に動作形態を採ることができるようにする工程と； 前記分割された第２データの前記第２部分を、第２ＥＲＣＧＡに供給し、これに よって表現される前記第２デジタルロジック回路網の第２部分が、前記第２ＥＲ ＣＧＡで実際に動作形態を採ることができるようにする工程と； 前記第１及び第２ＥＲＣＧＡを相互接続し、前記第２入力データで特定される少 なくとも１個の回路網が、前記第１及び第２ＥＲＣＧＡの間に及ぶように構成す る工程；とを具えることを特徴とする方法。 ２．前記区分化の工程を、自動的に行うことを特徴とする請求項１に記載の方法 。 ３．シュミレートされる第１デジタルロジック回路網を規定する工程と； 前記第１デジタルロジック回路網を表現している第１入力データを発生させる工 程と； 前記第１入力データを、第１及び第２部分に分割する工程と、 前記分割された第１データの前記第１部分を、前記第１ＥＲＣＧＡに供給し、こ のようにして表現される前記第１デジタルロジック回路網の第１部分が、前記第 １ＥＲＣＧＡにおいて、実際に動作する形態を採ることができるようにする工程 と；前記分割された第１データの前記第２部分を前記第２ＥＲＣＧＡに供給し、 このようにして表現される前記第１ロジック回路網の第２部分が、前記第２ＥＲ ＣＧＡにおいて実際に動作する形態を採ることができるようにする工程と；前記 第１及び第２ＥＲＣＧＡを相互接続し、前記第１入力データで特定される少なく とも１個の回路網が、前記第１及び第２ＥＲＣＧＡの間に及ぶようにする工程と ；第１シュミレーションで使用する一組の第１刺激をソフトウェアで規定する工 程と； 前記刺激を規定する第１ソフトウェアを、第１電気信号に変換する工程と； 前記入力信号としての第１電気信号を、相互接続された前記第１及び第２ＥＲＣ ＧＡに供給する工程と；相互接続された前記第１及び第２ＥＲＣＧＡから、第１ 出力電気信号を受信する工程と； 前記第１電気出力信号を、ソフトウェアの形態に変換する工程； とを具え、且つ、 前記第１デジタルロジック回路網とは別の第２デジタルロジック回路網において 、上記工程を繰り返す工程；を具えている請求項１に記載のシュミレーション方 法。 ４．合成ツールを使用して、第１コンピュータプログラムを、該第１コンピュー タプログラムで表現されるアルゴリズムに従って作動する第１デジタルロジック 回路網を表現している一組の第１入力データに変換する工程と；前記第１入力デ ータを、前記第１及び第２部分に分割する工程と； 前記分割された第１データの前記第１部分を、前記第１ＥＲＣＧＡに供給し、こ のようにして表現される前記第１デジタルロジック回路網の第１部分が、前記第 １ＥＲＣＧＡにおいて、実際の動作形態を採ることができるようにする工程と； 前記分割された第１データの前記第２部分を前記第２ＥＲＣＧＡに供給し、この ようにして表現される前記第１デジタルロジック回路網の第２部分が、前記第２ ＥＲＣＧＡにおいて、実際の動作形態を採ることができるようにする工程と；前 記第１及び第２ＥＲＣＧＡを相互接続し、前記第１入力データが特定する少なく とも一個の回路網が、前記第１及び第２ＥＲＣＧＡの間に及ぶようにする工程と ；前記第１プログラムの入力データに対応する第１刺激信号を発生させる工程と ； 前記第１刺激信号を、入力信号として、相互接続された前記第１及び第２ＥＲＣ ＧＡに供給する工程と；相互接続された、前記第１及び第２ＥＲＣＧＡから、前 記第１プログラムの出力データに対応する第１出力電気信号を受信する工程； とを具え、且つ、 前記第１デジタル回路網とは別の第２デジタル回路網において、上記工程を繰り 返す工程； を具えている請求項１に記載の計算方法。 ５．前記合成ツール使用工程が： 設計部合成ツールを使用して、前記第１コンピュータプログラムを、データパス 及び有限状態マシンコントローラから成り、前記第１プログラムによって表現さ れるアルゴリズムに従って作動するシステムの表現に変換する工程と；ロジック 合成ツールを用いて、前記設計部合成ツールによって提供されるデータパス及び 有限状態マシンコントローラの表現を一組の第１入力データに変換する工程；と を具えることを特徴とする請求項１に記載の方法。 ６．前記ＥＲＣＧＡが、各々、複数のピンを具え、且つ、前記相互接続の工程が ： 少なくとも一個の追加のＥＲＣＧＡを設け、再構成可能な相互接続としての役割 を果たすようにする工程と；前記再構成可能な相互接続ＥＲＣＧＡの各々を、前 記第１及び第２ＥＲＣＧＡのピンのすべてではないが、少なくとも一個に接続す る工程； とを具えていることを特徴とする請求項１に記載の方法７．（ａ）Ｎ個のＥＲＣ ＧＡを設ける工程と；（ｂ）前記第１入力データを、Ｎ個の部分に分割する工程 と；（ｃ）分割されたデータの各部分を、対応するＥＲＣＧＡに供給し、このよ うにして表現される前記デジタルロジック回路網の前記部分が、前記ＥＲＣＧＡ において実際の動作形態を採ることができるようにしている工程と；（ｄ）Ｎ個 のＥＲＣＧＡを相互接続し、ＥＲＣＧＡの各々を、少なくとも一個の他のＥＲＣ ＧＡに接続し、且つ、前記入力データで特定される回路網の各々を実現する工程 と；（ｅ）前記第２入力データに対して、（ｂ），（ｃ）及び（ｄ）の工程を繰 り返す工程； とを更に具えていることを特徴とする請求項１に記載の方法。 ８．ＥＲＣＧＡが各々複数のピンを具え、且つ、前記相互接続の工程が： 少なくとも一個の追加のＥＲＣＧＡを設け、再構成可能な相互接続としての役割 を果たすようにする工程と；前記再構成可能な相互接続ＥＲＣＧＡの各々を、前 記複数であるＮ個のＥＲＣＧＡのピンのすべてではないが、少なくとも一個に接 続する工程； とを具えていることを特徴とする請求項７に記載の方法。 ９．前記再構成可能な相互接続ＥＲＣＧＡを、前記Ｎ個の各々のＥＲＣＧＡのす べてではないが、少なくとも一個に接続する工程を、更に具えていることを特徴 とする請求項８に記載の方法。 １０．順次、というよりはむしろ単一のプロセスで：前記入力データを分割する 工程と； これによって、対応して必要となる相互接続の特徴を識別する工程； とを実行する工程を更に具え、 これによって、前記入力データを、このような方法で分割し、対応して必要な相 互接続を簡易化することを特徴とする請求項９に記載の方法。 １１．シード基本要素を決定し、他の基本要素をこれらに加えることによって前 記入力データを分割し、これによって、基本要素のクラスタを構成する工程を更 に具え；前記基本要素の各々が、多数のピンを具え：前記クラスタの構成が、ク ラスタに割り当てられていない各基本要素の有効な機能を評価する工程を具え； 前記有効な機能が、最も多数のピンを有する基本要素に、最大の初期利益をもた らすことを特徴とする請求項１０に記載の方法。 １２．シード基本要素を決定するとともに、他の基本要素をこれらに加えること によって、前記入力データを分割し、これによって、基本要素のクラスタを構成 する工程と；相互接続の限界に至るまで、基本要素をクラスタから取り除く工程 とを更に具え； 前記分割の工程が、相互接続の限界を超えて、基本要素をクラスタに加える方法 を具えていることを特徴とする請求項１０に記載の方法。 １３．前記相互接続の工程が、更に： ２個のＥＲＣＧＡ間に及んでいる回路網が：回路網のルートを決定することので きる複数の対象となる再構成可能な相互接続ＥＲＣＧＡを試験する工程と；少な くとも部分的に、ＥＲＣＧＡがすでに用いられている利用の程度に基づき、この ような相互接続ＥＲＣＧＡの各々を介してのルート決定の適正を評価する工程； とを具えていることを特徴とする請求項１０に記載の方法。 １４．（ａ）Ｎ個のＥＲＣＧＡを設ける工程と；（ｂ）回路形態的に、前記Ｎ個 のＥＲＣＧＡを、規則的な多次元アレイに配置し、これによって相対的に隣接す るＥＲＣＧＡを決定する工程と； （ｃ）直接的に隣接するＥＲＣＧＡを相互接続する工程と；（ｄ）前記第１入力 データを、Ｎ個の部分に分割する工程と；（ｅ）前記分割されたデータの各部分 を、対応するＥＲＣＧＡに供給し、このようにして表現される前記デジタルロジ ック回路網の前記部分が、前記ＥＲＣＧＡにおいて実際に動作する形態を採るこ とができるようにする工程と；（ｆ）非隣接ＥＲＣＧＡ間に介在するＥＲＣＧＡ を介して相互接続を確立することで、非隣接ＥＲＣＧＡを相互接続し、必要とさ れるＮ個のＥＲＣＧＡを相互接続し、前記第１データで特定される回路網を実現 する工程と； （ｇ）前記第２入力データに対して、工程（ｄ），（ｅ）及び（ｆ）を繰り返す 工程； とを更に具えていることを特徴とする請求項１に記載の方法。 １５．自動ルーティング方法を用いて、非隣接ＥＲＣＧＡを相互接続するのに、 介在するどのＥＲＣＧＡ及びピンを用いるかを決定する工程を更に具えているこ とを特徴とする請求項１４に記載の方法。 １６．前記デジタルロジック回路網中の故障を、前記入力データによって表現す ることで、故障をシュミレートする工程を更に具えていることを特徴とする請求 項１に記載のフォールトシュミレータに関する方法。 １７．電気設計自動化システムと接続している相互接続されたＥＲＣＧＡを作動 させる工程を更に具えていることを特徴としている請求項１に記載の方法。 １８．前記相互接続されたＥＲＣＧＡを、メモリ回路に結合させる工程と、前記 回路と接続している前記相互接続されたＥＲＣＧＡを作動させる工程とを更に具 える請求項１に記載の方法。 １９．前記双方向性回路網を、双方向性相互接続を用いて、積の和に変換するこ とによって、双方向性回路網を相互接続する工程を更に具えることを特徴とする 請求項１に記載の方法。 ２０．ＥＲＣＧＡにおいて積を加算する工程を更に具えていることを特徴とする 請求項１に記載の方法。
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