JP3014383B2 - インタ―ポ―ザ・キャパシタ構造 - Google Patents
インタ―ポ―ザ・キャパシタ構造Info
- Publication number
- JP3014383B2 JP3014383B2 JP11032934A JP3293499A JP3014383B2 JP 3014383 B2 JP3014383 B2 JP 3014383B2 JP 11032934 A JP11032934 A JP 11032934A JP 3293499 A JP3293499 A JP 3293499A JP 3014383 B2 JP3014383 B2 JP 3014383B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- barrier layer
- nitride
- thin film
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
- H01L23/49894—Materials of the insulating layers or coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
- H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising transition metals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01057—Lanthanum [La]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01077—Iridium [Ir]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/049—Nitrides composed of metals from groups of the periodic table
- H01L2924/0494—4th Group
- H01L2924/04941—TiN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
- H01L2924/19103—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device interposed between the semiconductor or solid-state device and the die mounting substrate, i.e. chip-on-passive
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
- H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Ceramic Capacitors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、多層電子構成部品
に関し、更に詳細には、白金、イリジウム、パラジウ
ム、ルテニウム、銀、金などの貴金属やそれらの合金を
キャパシタ電極として使用する、キャパシタを含むイン
ターポーザ薄膜、および回路の酸化を最小限に抑え性能
の向上した電子構成部品を提供するために電極と組み合
わせて使用される拡散バリヤ材料（ＴａＳｉＮ、Ｔｉ
Ｎ、ＴａＮ、ＴｉＡｌＮなど）に関する。
に関し、更に詳細には、白金、イリジウム、パラジウ
ム、ルテニウム、銀、金などの貴金属やそれらの合金を
キャパシタ電極として使用する、キャパシタを含むイン
ターポーザ薄膜、および回路の酸化を最小限に抑え性能
の向上した電子構成部品を提供するために電極と組み合
わせて使用される拡散バリヤ材料（ＴａＳｉＮ、Ｔｉ
Ｎ、ＴａＮ、ＴｉＡｌＮなど）に関する。
【０００２】
【従来の技術】キャパシタを有する多層基板は、電子業
界で集積回路パッケージとして広く使用されている。電
子構成部品は、サイズが小さく回路密度が高くなってき
ており、これらの要件を満たすために高い導電率や高い
誘電率の値など向上した特性を有する製造材料を用いる
ことが必要である。しかしながら、これらの材料の多く
は、多層基板の他の構成部品と一緒にそれらを使用する
ことが可能な特性を持たない。したがって、多層電子構
成部品製造におけるそれらの材料の用途は限られてい
る。
界で集積回路パッケージとして広く使用されている。電
子構成部品は、サイズが小さく回路密度が高くなってき
ており、これらの要件を満たすために高い導電率や高い
誘電率の値など向上した特性を有する製造材料を用いる
ことが必要である。しかしながら、これらの材料の多く
は、多層基板の他の構成部品と一緒にそれらを使用する
ことが可能な特性を持たない。したがって、多層電子構
成部品製造におけるそれらの材料の用途は限られてい
る。
【０００３】セラミックスは、電子業界で内部キャパシ
タを有する多層セラミック基板を備える集積回路パッケ
ージの基板として広く用いられている。一般に、金属化
回路パターンを、グリーンシートの形のセラミック基板
に付着し、そのグリーンシートを他の金属化グリーンシ
ートと積み重ね、積み重ねた層を焼結して基板と回路の
モノリスを作る。多層回路パッケージは、セラミック粒
子と有機バインダを組み合わせて非焼成のまたは「グリ
ーンシート」のテープにすることによって構築される。
次いで「バイア」として知られている層間導電性パッド
をその層を貫通して挿入し（パンチし）、バイアを金属
（Ｍｏ、Ｃｕ、Ｗ、など）で充填して、回路間の電子的
相互接続を形成する。次いで金属化回路パターンを、当
技術分野では周知のパンチされたグリーンシートに付着
し、層を積み重ねて焼結する。
タを有する多層セラミック基板を備える集積回路パッケ
ージの基板として広く用いられている。一般に、金属化
回路パターンを、グリーンシートの形のセラミック基板
に付着し、そのグリーンシートを他の金属化グリーンシ
ートと積み重ね、積み重ねた層を焼結して基板と回路の
モノリスを作る。多層回路パッケージは、セラミック粒
子と有機バインダを組み合わせて非焼成のまたは「グリ
ーンシート」のテープにすることによって構築される。
次いで「バイア」として知られている層間導電性パッド
をその層を貫通して挿入し（パンチし）、バイアを金属
（Ｍｏ、Ｃｕ、Ｗ、など）で充填して、回路間の電子的
相互接続を形成する。次いで金属化回路パターンを、当
技術分野では周知のパンチされたグリーンシートに付着
し、層を積み重ねて焼結する。
【０００４】キャパシタは、電極対の間に内部誘電層を
挟むことによって多層基板内に形成することができる。
導電性パッドを上部シート上に形成し、配線を基板内に
形成して、キャパシタ電極をパッドに接続する。米国特
許第４５６７５４２号、第５０６５２７５号、第５０９
９３８８号、および第５１４４５２６号は、このような
内部キャパシタを有する多層セラミック（ＭＬＣ）製品
を示しており、これらの特許の開示を、参照により本発
明に組み込む。
挟むことによって多層基板内に形成することができる。
導電性パッドを上部シート上に形成し、配線を基板内に
形成して、キャパシタ電極をパッドに接続する。米国特
許第４５６７５４２号、第５０６５２７５号、第５０９
９３８８号、および第５１４４５２６号は、このような
内部キャパシタを有する多層セラミック（ＭＬＣ）製品
を示しており、これらの特許の開示を、参照により本発
明に組み込む。
【０００５】キャパシタ構造は、また予め作成した多層
セラミック基板上に付着させた電極と誘電体の薄膜を用
いて形成することもできる。通常、スパッタ付着法、蒸
着法、化学的気相付着法、ゾルゲル法などの技術を用い
て下部電極を付着する。この電極は、貴金属（Ｐｔ、Ｉ
ｎ、Ｒｕ、Ｐｄ、Ａｇ−Ｐｄ、Ａｕ）または貴金属酸化
物（ＩｒＯ2、ＲｕＯ2など）から作られる。次いでこの
電極をフォトレジスト・ステンシルを使用してパターン
を画定し、続いてドライまたはウェット・エッチングで
領域を画定し、パターンを作り出すことによってパター
ン化することができる。このステップに続いて、物理的
蒸着法または化学的気相付着法、またはスピン・コーテ
ィング法などその他の技術を用いて誘電性材料を付着す
る。湿式で付着される膜の一例は、ゾルゲル膜、または
熱処理すると無機誘電性構成部品を残すその他の有機媒
体膜である。誘電性膜は、所望の化学量論量を達成する
ために酸化性雰囲気などの特異的環境での１回または複
数回の熱処理を必要とすることがある。誘電性膜の例
は、チタン酸バリウム（ＢＴ）、チタン酸バリウムスト
ロンチウム（ＢＳＴ）、またはジルコン酸チタン酸バリ
ウム（ＢＺＴ）である。これらの膜は、アルゴン・プラ
ズマ存在下で適当なターゲットを使用するスパッタ付着
技術、有機金属化学的気相付着法またはゾルゲル処理法
を用いて付着することができる。
セラミック基板上に付着させた電極と誘電体の薄膜を用
いて形成することもできる。通常、スパッタ付着法、蒸
着法、化学的気相付着法、ゾルゲル法などの技術を用い
て下部電極を付着する。この電極は、貴金属（Ｐｔ、Ｉ
ｎ、Ｒｕ、Ｐｄ、Ａｇ−Ｐｄ、Ａｕ）または貴金属酸化
物（ＩｒＯ2、ＲｕＯ2など）から作られる。次いでこの
電極をフォトレジスト・ステンシルを使用してパターン
を画定し、続いてドライまたはウェット・エッチングで
領域を画定し、パターンを作り出すことによってパター
ン化することができる。このステップに続いて、物理的
蒸着法または化学的気相付着法、またはスピン・コーテ
ィング法などその他の技術を用いて誘電性材料を付着す
る。湿式で付着される膜の一例は、ゾルゲル膜、または
熱処理すると無機誘電性構成部品を残すその他の有機媒
体膜である。誘電性膜は、所望の化学量論量を達成する
ために酸化性雰囲気などの特異的環境での１回または複
数回の熱処理を必要とすることがある。誘電性膜の例
は、チタン酸バリウム（ＢＴ）、チタン酸バリウムスト
ロンチウム（ＢＳＴ）、またはジルコン酸チタン酸バリ
ウム（ＢＺＴ）である。これらの膜は、アルゴン・プラ
ズマ存在下で適当なターゲットを使用するスパッタ付着
技術、有機金属化学的気相付着法またはゾルゲル処理法
を用いて付着することができる。
【０００６】誘電性膜は、次いでレジスト・ステンシル
とドライまたはウェット・エッチング法を用いてパター
ン化することができる。最後のステップは、通常、下部
電極に使用される上記リストの材料から選択された上部
電極を、上述のような方法を用いて設置することであ
る。
とドライまたはウェット・エッチング法を用いてパター
ン化することができる。最後のステップは、通常、下部
電極に使用される上記リストの材料から選択された上部
電極を、上述のような方法を用いて設置することであ
る。
【０００７】白金やその他の望ましいキャパシタ電極材
料は、薄膜構成部品において構成部品製造に使用される
温度範囲での酸素の拡散に対する有効なバリヤとはなら
ない。酸素は、速やかに白金を通過して、その下にある
多層セラミック基板内のバイアや他の回路配線を酸化す
る。このバイアおよび回路はＭｏ、Ｃｕ、Ｗ等から作ら
れる。この酸化により、電気的開路、または電気信号に
対して高い抵抗の経路が生じるが、どちらも容認できな
い。
料は、薄膜構成部品において構成部品製造に使用される
温度範囲での酸素の拡散に対する有効なバリヤとはなら
ない。酸素は、速やかに白金を通過して、その下にある
多層セラミック基板内のバイアや他の回路配線を酸化す
る。このバイアおよび回路はＭｏ、Ｃｕ、Ｗ等から作ら
れる。この酸化により、電気的開路、または電気信号に
対して高い抵抗の経路が生じるが、どちらも容認できな
い。
【０００８】
【発明が解決しようとする課題】従来の技術の問題と欠
陥を念頭に置くと、本発明の一目的は、白金、イリジウ
ム、パラジウム、ルテニウム、銀、金などの貴金属電極
を有する薄膜焼成後のキャパシタを上面に備え、向上し
た電子的保全性（integrity）と動作特性を有する多層
セラミック電子構成部品を提供することである。
陥を念頭に置くと、本発明の一目的は、白金、イリジウ
ム、パラジウム、ルテニウム、銀、金などの貴金属電極
を有する薄膜焼成後のキャパシタを上面に備え、向上し
た電子的保全性（integrity）と動作特性を有する多層
セラミック電子構成部品を提供することである。
【０００９】本発明のもう１つの目的は、貴金属電極を
有する薄膜焼成キャパシタを上面に備え、向上した電子
的保全性と動作特性を有する多層セラミック電子構成部
品の形成方法を提供することである。
有する薄膜焼成キャパシタを上面に備え、向上した電子
的保全性と動作特性を有する多層セラミック電子構成部
品の形成方法を提供することである。
【００１０】
【課題を解決するための手段】上記および当分野の技術
者には明らかなその他の目的および利点は本発明におい
て達成される。本発明は、第１の態様では、上面に金属
化回路を有し、相互接続用金属化バイア、および底部か
ら上端へのバイアを有する複数のセラミック層を備える
多層セラミック基板と、多層セラミック基板に電気的に
接続され、少なくとも１つの白金または他の貴金属の層
を含む下側第１電極、上側第２金属電極、およびその間
の誘電性材料を有し、各電極層がそれぞれの電極から対
応する薄膜構造の表面のパッドへの配線によって接続さ
れている少なくとも１つのキャパシタを有する薄膜構造
と、下側第１電極の下側表面上にあって、白金または他
の貴金属とその下にある金属化バイアの間にある好まし
くはＴａＳｉＮのバリヤ層とを備える電子構成部品を対
象とする。
者には明らかなその他の目的および利点は本発明におい
て達成される。本発明は、第１の態様では、上面に金属
化回路を有し、相互接続用金属化バイア、および底部か
ら上端へのバイアを有する複数のセラミック層を備える
多層セラミック基板と、多層セラミック基板に電気的に
接続され、少なくとも１つの白金または他の貴金属の層
を含む下側第１電極、上側第２金属電極、およびその間
の誘電性材料を有し、各電極層がそれぞれの電極から対
応する薄膜構造の表面のパッドへの配線によって接続さ
れている少なくとも１つのキャパシタを有する薄膜構造
と、下側第１電極の下側表面上にあって、白金または他
の貴金属とその下にある金属化バイアの間にある好まし
くはＴａＳｉＮのバリヤ層とを備える電子構成部品を対
象とする。
【００１１】他の態様では、本発明は、金属化構造をそ
の上に有し、金属を含む相互接続バイアと底部から上端
へのバイアとを有するグリーンシートの層を積み重ね、
そのスタックを焼結することによって多層セラミック基
板を形成するステップと、多層セラミック基板の表面上
に、下側第１電極として白金またはその他の貴金属の第
１の層と、白金または他の貴金属の表面上に形成した誘
電性材料の層と、上側第２の電極として誘電性材料の層
の表面上の導電性金属の第２の層とを含み、第１の電極
と第２の電極が各電極からの個々の配線によって薄膜構
造の表面上のそれぞれのパッドに接続され、白金（貴金
属）の第１電極が、白金（貴金属）とその下にある金属
バイアおよび金属化回路の間の第１電極の下側表面上に
付着された好ましくはＴａＳｉＮのバリヤ層を有する、
少なくとも１つのキャパシタを薄膜構造内に含む、薄膜
構造を形成するステップとを含む電子構成部品構造の製
造方法に関する。
の上に有し、金属を含む相互接続バイアと底部から上端
へのバイアとを有するグリーンシートの層を積み重ね、
そのスタックを焼結することによって多層セラミック基
板を形成するステップと、多層セラミック基板の表面上
に、下側第１電極として白金またはその他の貴金属の第
１の層と、白金または他の貴金属の表面上に形成した誘
電性材料の層と、上側第２の電極として誘電性材料の層
の表面上の導電性金属の第２の層とを含み、第１の電極
と第２の電極が各電極からの個々の配線によって薄膜構
造の表面上のそれぞれのパッドに接続され、白金（貴金
属）の第１電極が、白金（貴金属）とその下にある金属
バイアおよび金属化回路の間の第１電極の下側表面上に
付着された好ましくはＴａＳｉＮのバリヤ層を有する、
少なくとも１つのキャパシタを薄膜構造内に含む、薄膜
構造を形成するステップとを含む電子構成部品構造の製
造方法に関する。
【００１２】
【発明の実施の形態】本発明の好ましい実施形態の説明
に当たり、図面の図１および図２を参照する。図面にお
いて同じ数字は本発明の同じフィーチャを指す。図面で
は本発明のフィーチャは必ずしも原寸に比例して示して
いない。
に当たり、図面の図１および図２を参照する。図面にお
いて同じ数字は本発明の同じフィーチャを指す。図面で
は本発明のフィーチャは必ずしも原寸に比例して示して
いない。
【００１３】図１を参照すると、本発明のインターポー
ザ・キャパシタを使用している電子構成部品が全体的に
１０として示してある。多層セラミック、またはプリン
ト配線板など他の電子構成部品基板１１は、Ｃ４はんだ
バンプ１２によってインターポーザ・キャパシタ１３に
電気的に接続されている。インターポーザ・キャパシタ
１３はまた、Ｃ４はんだバンプ１４によってチップ１５
にも電気的に接続されている。電子構成部品１０には、
マイクロプロセッサ、ＳＲＡＭ、ＤＲＡＭ、およびチッ
プが含まれる。
ザ・キャパシタを使用している電子構成部品が全体的に
１０として示してある。多層セラミック、またはプリン
ト配線板など他の電子構成部品基板１１は、Ｃ４はんだ
バンプ１２によってインターポーザ・キャパシタ１３に
電気的に接続されている。インターポーザ・キャパシタ
１３はまた、Ｃ４はんだバンプ１４によってチップ１５
にも電気的に接続されている。電子構成部品１０には、
マイクロプロセッサ、ＳＲＡＭ、ＤＲＡＭ、およびチッ
プが含まれる。
【００１４】構成部品１０は、図１に示したＣ４はんだ
バンプなど既知の製造技術によって組み立てることがで
きる。この技術は、非常によく知られており、電子構成
部品１０の製造の順序が、通常は、インターポーザ・キ
ャパシタの多層セラミック基板１１へのＣ４はんだ接続
に続いて、チップ１５のインターポーザ・キャパシタ１
３へのＣ４はんだバンプ接続を行う点を除き、ここで論
じる必要はない。
バンプなど既知の製造技術によって組み立てることがで
きる。この技術は、非常によく知られており、電子構成
部品１０の製造の順序が、通常は、インターポーザ・キ
ャパシタの多層セラミック基板１１へのＣ４はんだ接続
に続いて、チップ１５のインターポーザ・キャパシタ１
３へのＣ４はんだバンプ接続を行う点を除き、ここで論
じる必要はない。
【００１５】多層薄膜構造の製造も、当技術分野ではよ
く知られている。通常、多層薄膜構造は、パッド、スト
ラップ、バイア、電極などの配線パターンを有する複数
の誘電層を備える。多層薄膜構造は、各層ごとに構築さ
れ、各層は、通常次のように作成される。ポリイミドや
エポキシなどの誘電性材料を付与し、その後の相互接続
のためにバイアを画定する。バイアは、レーザやフォト
リソグラフィ技術によって形成することができる。シー
ドめっき層を、その上端に付着し、次いでフォトレジス
ト材料を付与し、露光して所望の配線パターンを画定す
る。現像の後、銅などの金属を電気めっきして配線を形
成する。次いでフォトレジスト材料とシード層を剥ぎ取
る。これは、一般にリソグラフィまたはフォトリソグラ
フィ法と呼ばれており、例えば、参照により本明細書に
組み込む米国特許第５２５８２３６号に記述されている
ように、当技術分野で周知の、アディティブまたはサブ
トラクティブ金属化工程に使用される。薄膜構造が完成
するまで、上記の工程を各層ごとに続ける。
く知られている。通常、多層薄膜構造は、パッド、スト
ラップ、バイア、電極などの配線パターンを有する複数
の誘電層を備える。多層薄膜構造は、各層ごとに構築さ
れ、各層は、通常次のように作成される。ポリイミドや
エポキシなどの誘電性材料を付与し、その後の相互接続
のためにバイアを画定する。バイアは、レーザやフォト
リソグラフィ技術によって形成することができる。シー
ドめっき層を、その上端に付着し、次いでフォトレジス
ト材料を付与し、露光して所望の配線パターンを画定す
る。現像の後、銅などの金属を電気めっきして配線を形
成する。次いでフォトレジスト材料とシード層を剥ぎ取
る。これは、一般にリソグラフィまたはフォトリソグラ
フィ法と呼ばれており、例えば、参照により本明細書に
組み込む米国特許第５２５８２３６号に記述されている
ように、当技術分野で周知の、アディティブまたはサブ
トラクティブ金属化工程に使用される。薄膜構造が完成
するまで、上記の工程を各層ごとに続ける。
【００１６】ここで図２を参照すると、本発明のインタ
ーポーザ・キャパシタを全体的に１３として示してあ
る。インターポーザ・キャパシタ１３は、多層セラミッ
ク基板ベース１６（図が見やすいように単一層として示
してある）を含み、薄膜キャパシタがその上に形成され
る。多層セラミック基板１６は、貫通バイア１８、１
９、２０を有しており、１８は接地バイア接続、１９は
電力バイア接続、２０は信号バイア接続である。その下
側表面上のパッド１７は、図１のようにＣ４はんだコネ
クタ１２によって、インターポーザ・キャパシタ１３を
基板１１に電気的に接続するために使用される。
ーポーザ・キャパシタを全体的に１３として示してあ
る。インターポーザ・キャパシタ１３は、多層セラミッ
ク基板ベース１６（図が見やすいように単一層として示
してある）を含み、薄膜キャパシタがその上に形成され
る。多層セラミック基板１６は、貫通バイア１８、１
９、２０を有しており、１８は接地バイア接続、１９は
電力バイア接続、２０は信号バイア接続である。その下
側表面上のパッド１７は、図１のようにＣ４はんだコネ
クタ１２によって、インターポーザ・キャパシタ１３を
基板１１に電気的に接続するために使用される。
【００１７】キャパシタを備える薄膜構造は、全体的に
３４として示してあり、多層セラミック基板１６の表面
上に担持されている。薄膜積層構造３４は、下側の下部
電極２１を有する。電極２１は、単一層として示してあ
るが、通常は複合層であり、好ましくはＴａＳｉＮ層３
５をその下側表面上に有する白金層である。このような
複合層は、本明細書と同日に提出された、Ｍ．ファルー
ク（Farooq）他の「STRUCTURE AND METHOD FOR A THIN
FILM MULTILAYER CAPACITOR」と題する同時係属の米国
特許出願番号０９／０３１２３５号（整理番号第ＦＩ９
−９７−２６０）に開示されており、その開示を参照に
より本明細書に組み込む。高Ｋ誘電性材料２２が、白金
電極２１をキャパシタの上部電極２３から分離する。上
部電極２３も、白金、またはイリジウム、ルテニウム、
パラジウム、金、銀、またはそれらの合金、あるいはＲ
ｕＯxやＩｒＯxのような導電性酸化物など他の適当な金
属でもよい。上部電極２３は、ポリマー層２４で覆われ
る。パッド３１、３２、３３は、それぞれバイア２８、
２９、３０を覆い、図１に示すように、Ｃ４はんだバン
プによって、チップに接続される。適当なターミネータ
・メタラジなら何でも使用できる。
３４として示してあり、多層セラミック基板１６の表面
上に担持されている。薄膜積層構造３４は、下側の下部
電極２１を有する。電極２１は、単一層として示してあ
るが、通常は複合層であり、好ましくはＴａＳｉＮ層３
５をその下側表面上に有する白金層である。このような
複合層は、本明細書と同日に提出された、Ｍ．ファルー
ク（Farooq）他の「STRUCTURE AND METHOD FOR A THIN
FILM MULTILAYER CAPACITOR」と題する同時係属の米国
特許出願番号０９／０３１２３５号（整理番号第ＦＩ９
−９７−２６０）に開示されており、その開示を参照に
より本明細書に組み込む。高Ｋ誘電性材料２２が、白金
電極２１をキャパシタの上部電極２３から分離する。上
部電極２３も、白金、またはイリジウム、ルテニウム、
パラジウム、金、銀、またはそれらの合金、あるいはＲ
ｕＯxやＩｒＯxのような導電性酸化物など他の適当な金
属でもよい。上部電極２３は、ポリマー層２４で覆われ
る。パッド３１、３２、３３は、それぞれバイア２８、
２９、３０を覆い、図１に示すように、Ｃ４はんだバン
プによって、チップに接続される。適当なターミネータ
・メタラジなら何でも使用できる。
【００１８】多層セラミック基板１６内で、３本のバイ
アが、１８、１９、２０で示されている。これらのバイ
アは、多層セラミック基板１６の底面から多層セラミッ
ク基板１６の上面に走り、基板１１を相互接続し、その
上でインターポーザ・キャパシタが、インターポーザ・
キャパシタの薄膜構造に電気的に接続される。
アが、１８、１９、２０で示されている。これらのバイ
アは、多層セラミック基板１６の底面から多層セラミッ
ク基板１６の上面に走り、基板１１を相互接続し、その
上でインターポーザ・キャパシタが、インターポーザ・
キャパシタの薄膜構造に電気的に接続される。
【００１９】キャパシタの下側電極２１の底部表面上で
ＴａＳｉＮバリヤ層３５を使用すると、大気中の酸素が
高Ｋ誘電性薄膜構造の製造中に下にあるモリブデンまた
はその他の金属のバイアまたはバリヤ層の下の回路に達
するのを防止し、従って１８、１９、２０などのバイア
の酸化を防止あるいは少なくとも最小限に抑えるのに有
効なバリヤであることが分かっている。インターポーザ
・キャパシタ構造を多層セラミック基板に接続するため
に還元性雰囲気が使用できない、チタン酸バリウムなど
の誘電体や、ＢＺＴ（ジルコン酸チタン酸バリウム）、
ＢＳＴ（チタン酸バリウムストロンチウム）、ＰＬＺＴ
（ジルコン酸チタン酸鉛ランタン）、ＰＺＴ（ジルコン
酸チタン酸鉛）、酸化タンタルなどを含む他の誘電性材
料層を使用して作成した内部キャパシタを含む薄膜構造
では、これは特に重要である。
ＴａＳｉＮバリヤ層３５を使用すると、大気中の酸素が
高Ｋ誘電性薄膜構造の製造中に下にあるモリブデンまた
はその他の金属のバイアまたはバリヤ層の下の回路に達
するのを防止し、従って１８、１９、２０などのバイア
の酸化を防止あるいは少なくとも最小限に抑えるのに有
効なバリヤであることが分かっている。インターポーザ
・キャパシタ構造を多層セラミック基板に接続するため
に還元性雰囲気が使用できない、チタン酸バリウムなど
の誘電体や、ＢＺＴ（ジルコン酸チタン酸バリウム）、
ＢＳＴ（チタン酸バリウムストロンチウム）、ＰＬＺＴ
（ジルコン酸チタン酸鉛ランタン）、ＰＺＴ（ジルコン
酸チタン酸鉛）、酸化タンタルなどを含む他の誘電性材
料層を使用して作成した内部キャパシタを含む薄膜構造
では、これは特に重要である。
【００２０】ＴａＳｉＮの化学量論的組成は、タンタル
約０．３、シリコン約０．３、窒素約０．４（原子比）
とすることが好ましい。この組成は、シリコン分率が約
０．１５より大きく、好ましくは約０．２７より大きい
ことを条件としてある程度変わり得る。また、白金／Ｔ
ａＳｉＮ界面の接触抵抗が非常に低く、信号伝達の際に
その界面でいかなる甚大な問題も生じないことも分かっ
ており、本発明の重要な態様である。場合によっては、
ＴａＳｉＮバリヤ層を下部電極として直接使用すること
ができ、白金電極は不要になる。しかし、大部分の応用
例では、平坦なＴａＳｉＮバリヤ層を有する白金層が、
本発明の多層セラミック製品の内部キャパシタを形成す
る際に好ましい。ＴａＳｉＮバリヤ層の厚さは、約５０
Å〜約５０００Åと変わり得、好ましくは約１０００Å
〜約２５００Å、例えば約２０００Åである。白金層
は、通常、厚さ約２０００Åであるが、約５００〜約１
０，０００Åなど広く変わり得る。
約０．３、シリコン約０．３、窒素約０．４（原子比）
とすることが好ましい。この組成は、シリコン分率が約
０．１５より大きく、好ましくは約０．２７より大きい
ことを条件としてある程度変わり得る。また、白金／Ｔ
ａＳｉＮ界面の接触抵抗が非常に低く、信号伝達の際に
その界面でいかなる甚大な問題も生じないことも分かっ
ており、本発明の重要な態様である。場合によっては、
ＴａＳｉＮバリヤ層を下部電極として直接使用すること
ができ、白金電極は不要になる。しかし、大部分の応用
例では、平坦なＴａＳｉＮバリヤ層を有する白金層が、
本発明の多層セラミック製品の内部キャパシタを形成す
る際に好ましい。ＴａＳｉＮバリヤ層の厚さは、約５０
Å〜約５０００Åと変わり得、好ましくは約１０００Å
〜約２５００Å、例えば約２０００Åである。白金層
は、通常、厚さ約２０００Åであるが、約５００〜約１
０，０００Åなど広く変わり得る。
【００２１】またバリヤ層は、窒化タンタル、窒化シリ
コン、窒化タンタルシリコン、窒化チタン、窒化タング
ステン、シリサイドなど、適切な抵抗の低い不活性の導
電性材料ならどんなものでもよい。ＴａＡｌＮが好まし
い。
コン、窒化タンタルシリコン、窒化チタン、窒化タング
ステン、シリサイドなど、適切な抵抗の低い不活性の導
電性材料ならどんなものでもよい。ＴａＡｌＮが好まし
い。
【００２２】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２３】（１）金属化回路、相互接続用金属化バイ
ア、および底面から上面へのバイアを内部に有する複数
のセラミック層を備える多層セラミック基板と、前記多
層セラミック基板に電気的に接続された薄膜構造であっ
て、第１の導電性材料層を備える少なくとも１つの下側
第１電極と、第２の導電性材料の層を備える少なくとも
１つの上側第２電極とを備え、前記電極間に誘電性材料
を有し、各電極層がそれぞれの電極から前記薄膜構造の
表面上の対応するパッドへの配線によって接続される、
少なくとも１つのキャパシタを含む薄膜構造と、前記第
１の導電性材料の下側表面上にあって、第１の電極材料
と下にある導電性バイアおよび金属化回路との間にある
バリヤ層とを含む電子構成部品構造。 （２）前記バリヤ層が、導電性材料、シリサイド、また
は他の抵抗の低い不活性な材料を含む、上記（１）に記
載の構造。 （３）前記バリヤ層が、窒化タンタルシリコン、窒化タ
ンタルアルミニウム、窒化チタンシリコン、窒化チタ
ン、窒化タンタル、窒化タングステン、および窒化チタ
ンアルミニウムからなるグループから選択される、上記
（１）に記載の構造。 （４）どちらか一方の金属電極が、白金、イリジウム、
ルテニウム、パラジウム、金、銀、およびそれらの合
金、ならびにＲｕＯxやＩｒＯxなどの導電性酸化物から
なるグループから選択される、上記（１）に記載の構
造。 （５）前記バリヤ層が、前記導電性第１電極として機能
する、上記（１）に記載の構造。 （６）前記誘電性材料が、チタン酸バリウム、チタン酸
バリウムストロンチウム、チタン酸ストロンチウム、ジ
ルコン酸チタン酸バリウム、ジルコン酸チタン酸鉛ラン
タン、ジルコン酸チタン酸鉛、および酸化タンタルから
なるグループから選択される、上記（１）に記載の構
造。 （７）前記バリヤ層が、約５０〜約５０００Åの厚さで
ある、上記（１）に記載の構造。 （８）内部に金属化回路を有し、金属含有バイア相互接
続および底部から上端へのバイアを有する多層セラミッ
ク基板の表面上に薄膜構造を形成するステップであっ
て、前記薄膜構造が、その内部に下側第１電極として第
１の導電性材料層と、前記第１電極の上側表面上に形成
された誘電性材料の層と、上側第２電極として前記誘電
体の表面上に第２の導電性材料層とを備える、少なくと
も１つのキャパシタを含み、前記第１電極と前記第２電
極が、前記薄膜構造の表面上のそれぞれのパッドに各電
極からの別々の配線によって接続されており、前記下側
第１電極が第１電極の前記下側表面上の前記第１電極と
下にある金属含有バイア相互接続および金属化回路との
間にバリヤ層を設けるステップを含む、電子構成部品構
造の製造方法。 （９）前記バリヤ層が、導電性材料、シリサイド、また
は他の低い抵抗の不活性の材料を含む、上記（８）に記
載の方法。 （１０）前記バリヤ層が、窒化タンタルシリコン、窒化
タンタルアルミニウム、窒化チタンシリコン、窒化チタ
ン、窒化タンタル、窒化タングステン、および窒化チタ
ンアルミニウムからなるグループから選択される、上記
（８）に記載の方法。 （１１）どちらか一方の金属電極が、白金、イリジウ
ム、ルテニウム、パラジウム、金、銀、およびそれらの
合金、ならびにＲｕＯxやＩｒＯxなどの導電性酸化物か
らなるグループから選択される、上記（８）に記載の方
法。 （１２）前記バリヤ層が、前記導電性電極として機能す
る、上記（８）に記載の方法。 （１３）前記誘電性材料が、チタン酸バリウム、チタン
酸バリウムストロンチウム、チタン酸ストロンチウム、
ジルコン酸チタン酸バリウム、ジルコン酸チタン酸鉛ラ
ンタン、ジルコン酸チタン酸鉛、および酸化タンタルか
らなるグループから選択される、上記（８）に記載の方
法。 （１４）前記バリヤ層が、約５０〜約５０００Åの厚さ
である、上記（８）に記載の方法。 （１５）上記（１）に記載の電子構成部品構造によって
電気的に接続された下側電子構成部品と上側電子構成部
品を含む多層電子構成部品。
ア、および底面から上面へのバイアを内部に有する複数
のセラミック層を備える多層セラミック基板と、前記多
層セラミック基板に電気的に接続された薄膜構造であっ
て、第１の導電性材料層を備える少なくとも１つの下側
第１電極と、第２の導電性材料の層を備える少なくとも
１つの上側第２電極とを備え、前記電極間に誘電性材料
を有し、各電極層がそれぞれの電極から前記薄膜構造の
表面上の対応するパッドへの配線によって接続される、
少なくとも１つのキャパシタを含む薄膜構造と、前記第
１の導電性材料の下側表面上にあって、第１の電極材料
と下にある導電性バイアおよび金属化回路との間にある
バリヤ層とを含む電子構成部品構造。 （２）前記バリヤ層が、導電性材料、シリサイド、また
は他の抵抗の低い不活性な材料を含む、上記（１）に記
載の構造。 （３）前記バリヤ層が、窒化タンタルシリコン、窒化タ
ンタルアルミニウム、窒化チタンシリコン、窒化チタ
ン、窒化タンタル、窒化タングステン、および窒化チタ
ンアルミニウムからなるグループから選択される、上記
（１）に記載の構造。 （４）どちらか一方の金属電極が、白金、イリジウム、
ルテニウム、パラジウム、金、銀、およびそれらの合
金、ならびにＲｕＯxやＩｒＯxなどの導電性酸化物から
なるグループから選択される、上記（１）に記載の構
造。 （５）前記バリヤ層が、前記導電性第１電極として機能
する、上記（１）に記載の構造。 （６）前記誘電性材料が、チタン酸バリウム、チタン酸
バリウムストロンチウム、チタン酸ストロンチウム、ジ
ルコン酸チタン酸バリウム、ジルコン酸チタン酸鉛ラン
タン、ジルコン酸チタン酸鉛、および酸化タンタルから
なるグループから選択される、上記（１）に記載の構
造。 （７）前記バリヤ層が、約５０〜約５０００Åの厚さで
ある、上記（１）に記載の構造。 （８）内部に金属化回路を有し、金属含有バイア相互接
続および底部から上端へのバイアを有する多層セラミッ
ク基板の表面上に薄膜構造を形成するステップであっ
て、前記薄膜構造が、その内部に下側第１電極として第
１の導電性材料層と、前記第１電極の上側表面上に形成
された誘電性材料の層と、上側第２電極として前記誘電
体の表面上に第２の導電性材料層とを備える、少なくと
も１つのキャパシタを含み、前記第１電極と前記第２電
極が、前記薄膜構造の表面上のそれぞれのパッドに各電
極からの別々の配線によって接続されており、前記下側
第１電極が第１電極の前記下側表面上の前記第１電極と
下にある金属含有バイア相互接続および金属化回路との
間にバリヤ層を設けるステップを含む、電子構成部品構
造の製造方法。 （９）前記バリヤ層が、導電性材料、シリサイド、また
は他の低い抵抗の不活性の材料を含む、上記（８）に記
載の方法。 （１０）前記バリヤ層が、窒化タンタルシリコン、窒化
タンタルアルミニウム、窒化チタンシリコン、窒化チタ
ン、窒化タンタル、窒化タングステン、および窒化チタ
ンアルミニウムからなるグループから選択される、上記
（８）に記載の方法。 （１１）どちらか一方の金属電極が、白金、イリジウ
ム、ルテニウム、パラジウム、金、銀、およびそれらの
合金、ならびにＲｕＯxやＩｒＯxなどの導電性酸化物か
らなるグループから選択される、上記（８）に記載の方
法。 （１２）前記バリヤ層が、前記導電性電極として機能す
る、上記（８）に記載の方法。 （１３）前記誘電性材料が、チタン酸バリウム、チタン
酸バリウムストロンチウム、チタン酸ストロンチウム、
ジルコン酸チタン酸バリウム、ジルコン酸チタン酸鉛ラ
ンタン、ジルコン酸チタン酸鉛、および酸化タンタルか
らなるグループから選択される、上記（８）に記載の方
法。 （１４）前記バリヤ層が、約５０〜約５０００Åの厚さ
である、上記（８）に記載の方法。 （１５）上記（１）に記載の電子構成部品構造によって
電気的に接続された下側電子構成部品と上側電子構成部
品を含む多層電子構成部品。
【図１】Ｃ４はんだ接続によりチップおよび多層セラミ
ック基板または他の電子構成部品の基板に接続されたイ
ンターポーザ・キャパシタの概略図である。
ック基板または他の電子構成部品の基板に接続されたイ
ンターポーザ・キャパシタの概略図である。
【図２】本発明のインターポーザ・キャパシタの概略図
である。
である。
１３ インターポーザ・キャパシタ １６ 多層セラミック基板 １７ パッド １８ バイア ２１ 下部電極 ２２ 高Ｋ誘電性材料層 ２３ 上部電極 ２４ ポリマー層 ２８ バイア ３１ パッド ３４ キャパシタを有する薄膜構造 ３５ ＴａＳｉＮ層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デービッド・イー・コテッキ アメリカ合衆国12533 ニューヨーク州 ホープウェル・ジャンクション シルヴ ァン・レーク・ロード 37 (72)発明者 ロバート・エイ・リタ アメリカ合衆国12590 ニューヨーク州 ワッピンガーズ・フォールズ シャーウ ッド・フォレスト 49エフ (72)発明者 スチーブン・エム・ロスナーゲル アメリカ合衆国10570 ニューヨーク州 プレザントヴィル アシュランド・アベ ニュー 49 (56)参考文献 特開 平２−178994（ＪＰ，Ａ) 特開 平９−92978（ＪＰ，Ａ) 特開 昭57−37818（ＪＰ，Ａ) 特開 平４−14862（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H05K 3/46
Claims (15)
- 【請求項１】金属化回路、相互接続用金属化バイア、お
よび底面から上面へのバイアを内部に有する複数のセラ
ミック層を備える多層セラミック基板と、 前記多層セラミック基板に電気的に接続された薄膜構造
であって、第１の導電性材料層を備える少なくとも１つ
の下側第１電極と、第２の導電性材料の層を備える少な
くとも１つの上側第２電極とを備え、前記電極間に誘電
性材料を有し、各電極層がそれぞれの電極から前記薄膜
構造の表面上の対応するパッドへの配線によって接続さ
れる、少なくとも１つのキャパシタを含む薄膜構造と、 前記第１の導電性材料の下側表面上にあって、第１の電
極材料と下にある導電性バイアおよび金属化回路との間
にあるバリヤ層とを含む電子構成部品構造。 - 【請求項２】前記バリヤ層が、導電性材料、シリサイ
ド、または他の抵抗の低い不活性な材料を含む、請求項
１に記載の構造。 - 【請求項３】前記バリヤ層が、窒化タンタルシリコン、
窒化タンタルアルミニウム、窒化チタンシリコン、窒化
チタン、窒化タンタル、窒化タングステン、および窒化
チタンアルミニウムからなるグループから選択される、
請求項１に記載の構造。 - 【請求項４】どちらか一方の金属電極が、白金、イリジ
ウム、ルテニウム、パラジウム、金、銀、およびそれら
の合金、ならびにＲｕＯxやＩｒＯxなどの導電性酸化物
からなるグループから選択される、請求項１に記載の構
造。 - 【請求項５】前記バリヤ層が、前記導電性第１電極とし
て機能する、請求項１に記載の構造。 - 【請求項６】前記誘電性材料が、チタン酸バリウム、チ
タン酸バリウムストロンチウム、チタン酸ストロンチウ
ム、ジルコン酸チタン酸バリウム、ジルコン酸チタン酸
鉛ランタン、ジルコン酸チタン酸鉛、および酸化タンタ
ルからなるグループから選択される、請求項１に記載の
構造。 - 【請求項７】前記バリヤ層が、約５０〜約５０００Åの
厚さである、請求項１に記載の構造。 - 【請求項８】内部に金属化回路を有し、金属含有バイア
相互接続および底部から上端へのバイアを有する多層セ
ラミック基板の表面上に薄膜構造を形成するステップで
あって、前記薄膜構造が、その内部に下側第１電極とし
て第１の導電性材料層と、前記第１電極の上側表面上に
形成された誘電性材料の層と、上側第２電極として前記
誘電体の表面上に第２の導電性材料層とを備える、少な
くとも１つのキャパシタを含み、前記第１電極と前記第
２電極が、前記薄膜構造の表面上のそれぞれのパッドに
各電極からの別々の配線によって接続されており、前記
下側第１電極が第１電極の前記下側表面上の前記第１電
極と下にある金属含有バイア相互接続および金属化回路
との間にバリヤ層を設けるステップを含む、電子構成部
品構造の製造方法。 - 【請求項９】前記バリヤ層が、導電性材料、シリサイ
ド、または他の低い抵抗の不活性の材料を含む、請求項
８に記載の方法。 - 【請求項１０】前記バリヤ層が、窒化タンタルシリコ
ン、窒化タンタルアルミニウム、窒化チタンシリコン、
窒化チタン、窒化タンタル、窒化タングステン、および
窒化チタンアルミニウムからなるグループから選択され
る、請求項８に記載の方法。 - 【請求項１１】どちらか一方の金属電極が、白金、イリ
ジウム、ルテニウム、パラジウム、金、銀、およびそれ
らの合金、ならびにＲｕＯxやＩｒＯxなどの導電性酸化
物からなるグループから選択される、請求項８に記載の
方法。 - 【請求項１２】前記バリヤ層が、前記導電性電極として
機能する、請求項８に記載の方法。 - 【請求項１３】前記誘電性材料が、チタン酸バリウム、
チタン酸バリウムストロンチウム、チタン酸ストロンチ
ウム、ジルコン酸チタン酸バリウム、ジルコン酸チタン
酸鉛ランタン、ジルコン酸チタン酸鉛、および酸化タン
タルからなるグループから選択される、請求項８に記載
の方法。 - 【請求項１４】前記バリヤ層が、約５０〜約５０００Å
の厚さである、請求項８に記載の方法。 - 【請求項１５】請求項１に記載の電子構成部品構造によ
って電気的に接続された下側電子構成部品と上側電子構
成部品を含む多層電子構成部品。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/031,236 US6178082B1 (en) | 1998-02-26 | 1998-02-26 | High temperature, conductive thin film diffusion barrier for ceramic/metal systems |
| US09/031236 | 1998-02-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11274408A JPH11274408A (ja) | 1999-10-08 |
| JP3014383B2 true JP3014383B2 (ja) | 2000-02-28 |
Family
ID=21858342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11032934A Expired - Fee Related JP3014383B2 (ja) | 1998-02-26 | 1999-02-10 | インタ―ポ―ザ・キャパシタ構造 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6178082B1 (ja) |
| JP (1) | JP3014383B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7405366B2 (en) | 2005-09-30 | 2008-07-29 | Fujitsu Limited | Interposer and electronic device fabrication method |
Families Citing this family (55)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6303423B1 (en) * | 1998-12-21 | 2001-10-16 | Megic Corporation | Method for forming high performance system-on-chip using post passivation process |
| US6274937B1 (en) * | 1999-02-01 | 2001-08-14 | Micron Technology, Inc. | Silicon multi-chip module packaging with integrated passive components and method of making |
| US6238737B1 (en) * | 1999-06-22 | 2001-05-29 | International Business Machines Corporation | Method for protecting refractory metal thin film requiring high temperature processing in an oxidizing atmosphere and structure formed thereby |
| US20090191342A1 (en) * | 1999-10-25 | 2009-07-30 | Vitex Systems, Inc. | Method for edge sealing barrier films |
| US20100330748A1 (en) | 1999-10-25 | 2010-12-30 | Xi Chu | Method of encapsulating an environmentally sensitive device |
| US20070196682A1 (en) * | 1999-10-25 | 2007-08-23 | Visser Robert J | Three dimensional multilayer barrier and method of making |
| US6413645B1 (en) * | 2000-04-20 | 2002-07-02 | Battelle Memorial Institute | Ultrabarrier substrates |
| US6866901B2 (en) | 1999-10-25 | 2005-03-15 | Vitex Systems, Inc. | Method for edge sealing barrier films |
| US6623861B2 (en) * | 2001-04-16 | 2003-09-23 | Battelle Memorial Institute | Multilayer plastic substrates |
| US6573584B1 (en) * | 1999-10-29 | 2003-06-03 | Kyocera Corporation | Thin film electronic device and circuit board mounting the same |
| EP1102329A3 (en) | 1999-11-17 | 2003-09-24 | Sanyo Electric Co., Ltd. | Dielectric element |
| US6329609B1 (en) * | 2000-06-29 | 2001-12-11 | International Business Machines Corporation | Method and structure to prevent distortion and expansion of organic spacer layer for thin film transfer-join technology |
| JP2002151657A (ja) * | 2000-11-08 | 2002-05-24 | Sanyo Electric Co Ltd | 誘電体素子およびその製造方法 |
| US6624500B2 (en) * | 2000-11-30 | 2003-09-23 | Kyocera Corporation | Thin-film electronic component and motherboard |
| JP2002231903A (ja) | 2001-02-06 | 2002-08-16 | Sanyo Electric Co Ltd | 誘電体素子およびその製造方法 |
| US20090208754A1 (en) * | 2001-09-28 | 2009-08-20 | Vitex Systems, Inc. | Method for edge sealing barrier films |
| US6900991B2 (en) * | 2001-12-03 | 2005-05-31 | Intel Corporation | Electronic assembly with sandwiched capacitors and methods of manufacture |
| US8808457B2 (en) | 2002-04-15 | 2014-08-19 | Samsung Display Co., Ltd. | Apparatus for depositing a multilayer coating on discrete sheets |
| US8900366B2 (en) * | 2002-04-15 | 2014-12-02 | Samsung Display Co., Ltd. | Apparatus for depositing a multilayer coating on discrete sheets |
| JP2004214258A (ja) * | 2002-12-27 | 2004-07-29 | Renesas Technology Corp | 半導体モジュール |
| US7510913B2 (en) * | 2003-04-11 | 2009-03-31 | Vitex Systems, Inc. | Method of making an encapsulated plasma sensitive device |
| US7648925B2 (en) | 2003-04-11 | 2010-01-19 | Vitex Systems, Inc. | Multilayer barrier stacks and methods of making multilayer barrier stacks |
| US6885541B2 (en) * | 2003-06-20 | 2005-04-26 | Ngk Spark Plug Co., Ltd. | Capacitor, and capacitor manufacturing process |
| US7960833B2 (en) * | 2003-10-22 | 2011-06-14 | Marvell World Trade Ltd. | Integrated circuits and interconnect structure for integrated circuits |
| US7265448B2 (en) * | 2004-01-26 | 2007-09-04 | Marvell World Trade Ltd. | Interconnect structure for power transistors |
| US7851872B2 (en) * | 2003-10-22 | 2010-12-14 | Marvell World Trade Ltd. | Efficient transistor structure |
| US8569142B2 (en) * | 2003-11-28 | 2013-10-29 | Blackberry Limited | Multi-level thin film capacitor on a ceramic substrate and method of manufacturing the same |
| US7132743B2 (en) * | 2003-12-23 | 2006-11-07 | Intel Corporation | Integrated circuit package substrate having a thin film capacitor structure |
| US20060000542A1 (en) * | 2004-06-30 | 2006-01-05 | Yongki Min | Metal oxide ceramic thin film on base metal electrode |
| US7216406B2 (en) * | 2004-09-29 | 2007-05-15 | Intel Corporation | Method forming split thin film capacitors with multiple voltages |
| US7290315B2 (en) * | 2004-10-21 | 2007-11-06 | Intel Corporation | Method for making a passive device structure |
| US20060099803A1 (en) * | 2004-10-26 | 2006-05-11 | Yongki Min | Thin film capacitor |
| US20060091495A1 (en) * | 2004-10-29 | 2006-05-04 | Palanduz Cengiz A | Ceramic thin film on base metal electrode |
| JP4564342B2 (ja) | 2004-11-24 | 2010-10-20 | 大日本印刷株式会社 | 多層配線基板およびその製造方法 |
| US8384189B2 (en) * | 2005-03-29 | 2013-02-26 | Megica Corporation | High performance system-on-chip using post passivation process |
| US7629269B2 (en) * | 2005-03-31 | 2009-12-08 | Intel Corporation | High-k thin film grain size control |
| US7375412B1 (en) | 2005-03-31 | 2008-05-20 | Intel Corporation | iTFC with optimized C(T) |
| US20060220177A1 (en) * | 2005-03-31 | 2006-10-05 | Palanduz Cengiz A | Reduced porosity high-k thin film mixed grains for thin film capacitor applications |
| US7453144B2 (en) * | 2005-06-29 | 2008-11-18 | Intel Corporation | Thin film capacitors and methods of making the same |
| JP5111745B2 (ja) * | 2005-08-24 | 2013-01-09 | イビデン株式会社 | コンデンサ及びその製造方法 |
| US7767498B2 (en) * | 2005-08-25 | 2010-08-03 | Vitex Systems, Inc. | Encapsulated devices and method of making |
| JP2007103840A (ja) * | 2005-10-07 | 2007-04-19 | Nec Electronics Corp | 電子回路装置の製造方法 |
| JP2007103816A (ja) * | 2005-10-07 | 2007-04-19 | Nec Electronics Corp | 配線基板および電子回路装置 |
| JP4670601B2 (ja) * | 2005-11-14 | 2011-04-13 | Ｔｄｋ株式会社 | インターポーザ型コンデンサ |
| US20070202655A1 (en) * | 2005-12-08 | 2007-08-30 | Intel Corporation | Method of providing a via opening in a dielectric film of a thin film capacitor |
| JP4997757B2 (ja) * | 2005-12-20 | 2012-08-08 | 富士通株式会社 | 薄膜キャパシタ及びその製造方法、電子装置並びに回路基板 |
| US7425910B1 (en) | 2006-02-27 | 2008-09-16 | Marvell International Ltd. | Transmitter digital-to-analog converter with noise shaping |
| US7522403B1 (en) * | 2006-03-21 | 2009-04-21 | Rinehart Motion Systems, Llc | High current-load film capacitor assembly |
| US8088502B2 (en) * | 2006-09-20 | 2012-01-03 | Battelle Memorial Institute | Nanostructured thin film optical coatings |
| JP5103948B2 (ja) * | 2007-03-05 | 2012-12-19 | 富士通株式会社 | 電子部品および電子部品の製造方法 |
| US7626802B2 (en) * | 2007-10-19 | 2009-12-01 | Oh Young Joo | Metal capacitor and manufacturing method thereof |
| US9337446B2 (en) * | 2008-12-22 | 2016-05-10 | Samsung Display Co., Ltd. | Encapsulated RGB OLEDs having enhanced optical output |
| US9184410B2 (en) | 2008-12-22 | 2015-11-10 | Samsung Display Co., Ltd. | Encapsulated white OLEDs having enhanced optical output |
| US20100167002A1 (en) * | 2008-12-30 | 2010-07-01 | Vitex Systems, Inc. | Method for encapsulating environmentally sensitive devices |
| US8590338B2 (en) | 2009-12-31 | 2013-11-26 | Samsung Mobile Display Co., Ltd. | Evaporator with internal restriction |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4349862A (en) * | 1980-08-11 | 1982-09-14 | International Business Machines Corporation | Capacitive chip carrier and multilayer ceramic capacitors |
| US4407007A (en) * | 1981-05-28 | 1983-09-27 | International Business Machines Corporation | Process and structure for minimizing delamination in the fabrication of multi-layer ceramic substrate |
| US4567542A (en) | 1984-04-23 | 1986-01-28 | Nec Corporation | Multilayer ceramic substrate with interlayered capacitor |
| JPS63181400A (ja) | 1987-01-22 | 1988-07-26 | 松下電器産業株式会社 | セラミツク多層基板 |
| JPH02168662A (ja) * | 1988-09-07 | 1990-06-28 | Hitachi Ltd | チップキャリア |
| JP3033972B2 (ja) | 1989-06-15 | 2000-04-17 | 日本特殊陶業株式会社 | アルミナ多層配線基板及びその製造方法 |
| JP2753887B2 (ja) | 1989-09-29 | 1998-05-20 | 京セラ株式会社 | コンデンサー内蔵複合回路基板 |
| US5177670A (en) * | 1991-02-08 | 1993-01-05 | Hitachi, Ltd. | Capacitor-carrying semiconductor module |
| US5258236A (en) | 1991-05-03 | 1993-11-02 | Ibm Corporation | Multi-layer thin film structure and parallel processing method for fabricating same |
| US5144526A (en) | 1991-08-05 | 1992-09-01 | Hughes Aircraft Company | Low temperature co-fired ceramic structure containing buried capacitors |
| US5854534A (en) * | 1992-08-05 | 1998-12-29 | Fujitsu Limited | Controlled impedence interposer substrate |
| US5504041A (en) * | 1994-08-01 | 1996-04-02 | Texas Instruments Incorporated | Conductive exotic-nitride barrier layer for high-dielectric-constant materials |
| US6331325B1 (en) * | 1994-09-30 | 2001-12-18 | Texas Instruments Incorporated | Barium strontium titanate (BST) thin films using boron |
| US5874369A (en) * | 1996-12-05 | 1999-02-23 | International Business Machines Corporation | Method for forming vias in a dielectric film |
-
1998
- 1998-02-26 US US09/031,236 patent/US6178082B1/en not_active Expired - Fee Related
-
1999
- 1999-02-10 JP JP11032934A patent/JP3014383B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7405366B2 (en) | 2005-09-30 | 2008-07-29 | Fujitsu Limited | Interposer and electronic device fabrication method |
Also Published As
| Publication number | Publication date |
|---|---|
| US6178082B1 (en) | 2001-01-23 |
| JPH11274408A (ja) | 1999-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3014383B2 (ja) | インタ―ポ―ザ・キャパシタ構造 | |
| JP3098509B2 (ja) | 電子コンポーネント構造体およびその製造方法 | |
| JP3457348B2 (ja) | 半導体装置の製造方法 | |
| US6841862B2 (en) | Semiconductor package board using a metal base | |
| US7235745B2 (en) | Resistor material with metal component for use in circuitized substrates, circuitized substrate utilizing same, method of making said ciruitized substrate, and information handling system utilizing said ciruitized substrate | |
| JP4166013B2 (ja) | 薄膜キャパシタ製造方法 | |
| EP0070380B1 (en) | Discrete thin film capacitor | |
| JP2002252297A (ja) | 多層回路基板を用いた電子回路装置 | |
| US7026680B2 (en) | Thin film capacitive element, method for producing same and electronic device | |
| US5292624A (en) | Method for forming a metallurgical interconnection layer package for a multilayer ceramic substrate | |
| JP2001358248A (ja) | キャパシタを内蔵した回路基板とその製造方法 | |
| JPH1197632A (ja) | 半導体装置及びその製造方法 | |
| JP2001250885A (ja) | キャパシタ内蔵回路基板及びそれを用いた半導体装置 | |
| JPH0888318A (ja) | 薄膜コンデンサー及び薄膜コンデンサー内蔵基板 | |
| JP3246166B2 (ja) | 薄膜コンデンサ | |
| JP4454174B2 (ja) | 薄膜コンデンサ | |
| JPH0216005B2 (ja) | ||
| JPH11111561A (ja) | 薄膜コンデンサ | |
| JPH0216004B2 (ja) | ||
| JP3337368B2 (ja) | 中継基板 | |
| JPS6088420A (ja) | 複合積層セラミツク部品 | |
| JP3987702B2 (ja) | 薄膜コンデンサ | |
| JPH1168320A (ja) | 多層配線板及びその製造方法 | |
| JP3918780B2 (ja) | 印刷配線板及びその製造方法 | |
| JP2000208940A (ja) | 多層配線板及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991130 |
|
| LAPS | Cancellation because of no payment of annual fees |