JP2993969B2 - フォーマッタ回路及びパルス信号生成方法 - Google Patents
フォーマッタ回路及びパルス信号生成方法Info
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- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
-
- G—PHYSICS
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、フォーマッタ回路に関し、特に幅が極めて
短いパルスを発生するフォーマッタ回路に関する。
短いパルスを発生するフォーマッタ回路に関する。
パルス発生技術および集積回路試験技術における主要
な問題は、幅が狭くしかも立上がり時間と立下がり時間
の極めて短いパルス信号を高い繰り返し速度（repetiti
on rate）で発生させなければならない。
な問題は、幅が狭くしかも立上がり時間と立下がり時間
の極めて短いパルス信号を高い繰り返し速度（repetiti
on rate）で発生させなければならない。
幅を変化させることができ、しかも短いパルスを発生
するような従来の技術ではパルス開始信号およびパルス
終了信号を用い、後者のパルス終了信号に関しては既知
の方法で遅延される。パルス開始信号はフリップフロッ
プの「セット」端子に送られ、パルス終了信号は該フリ
ップフロップの「リセット」端子に送られる。したがっ
て、出力パルスの幅はパルス開始信号、パルス終了信号
間の遅延によって定義される。
するような従来の技術ではパルス開始信号およびパルス
終了信号を用い、後者のパルス終了信号に関しては既知
の方法で遅延される。パルス開始信号はフリップフロッ
プの「セット」端子に送られ、パルス終了信号は該フリ
ップフロップの「リセット」端子に送られる。したがっ
て、出力パルスの幅はパルス開始信号、パルス終了信号
間の遅延によって定義される。
このような回路においては、もし入力パルスがオーバ
ラップすればフリップフロップは論理的に未定義の状態
になるので、最小出力パルス幅は入力パルスの最小パル
ス幅によって決定される。したがって、入力パルスはで
きるだけ短くなければならない。他の面で最小出力パル
ス幅を制限するものはフリップフロップの回復時間とセ
ットアップ時間である。ある一定の範囲を越えて入力パ
ルスのパルス幅を特定することは不可能なので出力パル
ス幅もまた不確定な要素を含むことになる。
ラップすればフリップフロップは論理的に未定義の状態
になるので、最小出力パルス幅は入力パルスの最小パル
ス幅によって決定される。したがって、入力パルスはで
きるだけ短くなければならない。他の面で最小出力パル
ス幅を制限するものはフリップフロップの回復時間とセ
ットアップ時間である。ある一定の範囲を越えて入力パ
ルスのパルス幅を特定することは不可能なので出力パル
ス幅もまた不確定な要素を含むことになる。
従来のフォーマッタ回路で達成できる最短出力パルス
幅は100K ECLロジックを用いると3ns（ナノ秒）と範囲
になり、前述の不確定さに関しては5nsの範囲になる。
これは正のパルスおよび負のパルスの両方に対して当て
はまる。
幅は100K ECLロジックを用いると3ns（ナノ秒）と範囲
になり、前述の不確定さに関しては5nsの範囲になる。
これは正のパルスおよび負のパルスの両方に対して当て
はまる。
本発明の目的は上述の問題点を解消し、入力信号のパ
ルス幅に依存することなく、より短いパルスをより正確
に発生するフォーマッタ回路を提供することにある。
ルス幅に依存することなく、より短いパルスをより正確
に発生するフォーマッタ回路を提供することにある。
本発明に係るフォーマッタ回路はパルス開始信号を受
信する、少なくとも１つの入力端子を備え、パルス終了
信号を受信する、少なくとも１つの別の入力端子を備
え、以下の特徴の組合せで特性づけられる。
信する、少なくとも１つの入力端子を備え、パルス終了
信号を受信する、少なくとも１つの別の入力端子を備
え、以下の特徴の組合せで特性づけられる。
（ａ）パルス終了信号と同様パルス開始信号はそれぞれ
別の分周器（frequency divider）に送られる。
別の分周器（frequency divider）に送られる。
（ｂ）前述の分周器の最初の出力は少なくとも２つの内
部信号を発生するように接続され、一方 （ｃ）前述の分周器の第２の出力は少なくとも１つの制
御信号を発生するように接続される。
部信号を発生するように接続され、一方 （ｃ）前述の分周器の第２の出力は少なくとも１つの制
御信号を発生するように接続される。
（ｄ）前述の第１の出力により発生した内部信号はマル
チプレクサの入力端子に送られ、前述の第２の出力によ
り発生した制御信号がマルチプレクサ回路の信号を選択
する。
チプレクサの入力端子に送られ、前述の第２の出力によ
り発生した制御信号がマルチプレクサ回路の信号を選択
する。
パルス開始信号およびパルス終了信号が導入される分
周器は、いくつかの点で「パルス整形手段」とみなすこ
とができる。たとえば、パルス開始信号が正に遷移する
たびに関連の分周器が反転する（toggles）、すなわち
出力状態が変化する。したがって分周器は入力信号の半
分の周波数でデューティーサイクルが50パーセントの出
力信号を発生する。
周器は、いくつかの点で「パルス整形手段」とみなすこ
とができる。たとえば、パルス開始信号が正に遷移する
たびに関連の分周器が反転する（toggles）、すなわち
出力状態が変化する。したがって分周器は入力信号の半
分の周波数でデューティーサイクルが50パーセントの出
力信号を発生する。
分周器の出力信号は入力信号のパルス幅、すなわちパ
ルス開始信号およびパルス終了信号とは完全に独立して
いる。これは本発明の主要な長所である。なぜなら正確
で短い幅の開始および停止信号を発生する必要がないか
らである。それどころか入力パルス信号の幅は発生され
た出力信号の幅に全く影響を与えない。
ルス開始信号およびパルス終了信号とは完全に独立して
いる。これは本発明の主要な長所である。なぜなら正確
で短い幅の開始および停止信号を発生する必要がないか
らである。それどころか入力パルス信号の幅は発生され
た出力信号の幅に全く影響を与えない。
分周器の第１の出力は（これはパルス開始信号を受信
する分周器あるいはそれに代えてパルス終了信号を受信
する回路となりうる）、少なくとも２個の内部（中間）
信号を発生するように接続される。能動モード（active
mode）ではこれら２個の内部信号は通常互いに相補形
である。次に内部信号はマルチプレクサの入力端子に送
られる。他の分周器によって発生された制御信号はマル
チプレクサ（multiplexing circuitry）の入力端子の一
つを選択する。
する分周器あるいはそれに代えてパルス終了信号を受信
する回路となりうる）、少なくとも２個の内部（中間）
信号を発生するように接続される。能動モード（active
mode）ではこれら２個の内部信号は通常互いに相補形
である。次に内部信号はマルチプレクサの入力端子に送
られる。他の分周器によって発生された制御信号はマル
チプレクサ（multiplexing circuitry）の入力端子の一
つを選択する。
したがってマルチプレクサは第２分周器が発生する制
御信号の状態に応じて第１の内部信号あるいは第２の内
部信号を選択する。制御信号は内部信号に対して（ある
いは逆に内部信号は制御信号に対して）遅延されるので
制御信号はある時間間隔で第１内部信号を選択し、その
時間間隔の間に該信号の遷移が生ずる。時間間隔の終わ
りで制御信号は第２の内部信号を選択する。第１内部信
号の遷移の発生と第２内部信号の選択までの時間間隔は
パルス開始信号とパルス終了信号間の遅延に等しい。
御信号の状態に応じて第１の内部信号あるいは第２の内
部信号を選択する。制御信号は内部信号に対して（ある
いは逆に内部信号は制御信号に対して）遅延されるので
制御信号はある時間間隔で第１内部信号を選択し、その
時間間隔の間に該信号の遷移が生ずる。時間間隔の終わ
りで制御信号は第２の内部信号を選択する。第１内部信
号の遷移の発生と第２内部信号の選択までの時間間隔は
パルス開始信号とパルス終了信号間の遅延に等しい。
したがって、パルス開始信号およびパルス終了信号間
の遅延に一致したパルス幅の出力パルスが発生される。
の遅延に一致したパルス幅の出力パルスが発生される。
もし２個の内部信号が互いに相補形であれば第２内部
信号は次の時間間隔中に遷移する。該間隔の終わりで第
１間隔信号が再び選択され、したがって第２パルスが発
生される。
信号は次の時間間隔中に遷移する。該間隔の終わりで第
１間隔信号が再び選択され、したがって第２パルスが発
生される。
マルチプレクサが内部信号および制御信号を結合して
内部信号あるいは制御信号のそれぞれの２倍の周波数の
出力パルス・シーケンスにするように働くことは明らか
である。したがって、フォーマッタ回路は２対１に周波
数を分割し、入力信号を「整形する」けれども、発生さ
れたパルスは入力パルス開始信号およびパルス終了信号
と同じ周波数となる。本発明の一実施例では、100MHzお
よびそれ以上の繰返し速度の出力パルス列を発生する。
出力パルスの幅は入力信号間（パルス開始とパルス終了
信号間）の遅延にのみ依存し、したがって1.5nsまたは
それ以下の幅の小さいパルスが発生される。これは正の
パルスおよび「負」のパルスの両方（後者の場合、パル
ス開始信号が発生するわずか1.5ns前にパルス停止信号
が発生する）に適用できる。出力パルス幅は入力信号間
の遅延時間を変えることによって簡単に変化させること
ができる。
内部信号あるいは制御信号のそれぞれの２倍の周波数の
出力パルス・シーケンスにするように働くことは明らか
である。したがって、フォーマッタ回路は２対１に周波
数を分割し、入力信号を「整形する」けれども、発生さ
れたパルスは入力パルス開始信号およびパルス終了信号
と同じ周波数となる。本発明の一実施例では、100MHzお
よびそれ以上の繰返し速度の出力パルス列を発生する。
出力パルスの幅は入力信号間（パルス開始とパルス終了
信号間）の遅延にのみ依存し、したがって1.5nsまたは
それ以下の幅の小さいパルスが発生される。これは正の
パルスおよび「負」のパルスの両方（後者の場合、パル
ス開始信号が発生するわずか1.5ns前にパルス停止信号
が発生する）に適用できる。出力パルス幅は入力信号間
の遅延時間を変えることによって簡単に変化させること
ができる。
ここで第２内部信号は第１内部信号と相補形ではなく
常に０であると仮定する。この場合、出力周波数は入力
信号の周波数の半分となるが、新しいフォーマッタ回路
のパルス幅が短くしかも可変できるというような他の全
ての長所は維持される。
常に０であると仮定する。この場合、出力周波数は入力
信号の周波数の半分となるが、新しいフォーマッタ回路
のパルス幅が短くしかも可変できるというような他の全
ての長所は維持される。
本発明の好適な一実施例において、マルチプレクサは
次のブール式（Boolean equation）（１）あるいはその
等価変換式を実行する論理ゲートによって実現される。
次のブール式（Boolean equation）（１）あるいはその
等価変換式を実行する論理ゲートによって実現される。
▲▼Q3＋▲▼▲▼ −（１） この論理ゲートは高速で、しかも簡単なマルチプレク
シング機能を実現する。本実施例では有益に以下の式
（２）が使われる。
シング機能を実現する。本実施例では有益に以下の式
（２）が使われる。
したがって、第１内部信号（Q1）はNORゲートに送ら
れ、該NORゲートの第２入力は制御信号Q3の反転によっ
て制御される。第２内部信号Q2は第2NORゲートに送ら
れ、そのNORゲートの第２の入力は制御信号Q3によって
制御される。２個のNORゲートの出力は次にORゲートに
送られる。
れ、該NORゲートの第２入力は制御信号Q3の反転によっ
て制御される。第２内部信号Q2は第2NORゲートに送ら
れ、そのNORゲートの第２の入力は制御信号Q3によって
制御される。２個のNORゲートの出力は次にORゲートに
送られる。
さらに、もし第２分周器が２つの制御信号を発生し、
第２の制御信号が第１制御信号の否定になるように結線
されれば、さらに有利である。この場合、第１制御信号
を反転する必要がない（反転すればさらに伝搬遅延時間
が付加され、したがって発生する信号に不正確さを生じ
させる）。
第２の制御信号が第１制御信号の否定になるように結線
されれば、さらに有利である。この場合、第１制御信号
を反転する必要がない（反転すればさらに伝搬遅延時間
が付加され、したがって発生する信号に不正確さを生じ
させる）。
フリップフロップ、好適にはＤ入力にＱ出力をフィー
ドバックさせたＤ型フリップフロップを使用すれば所望
の２対１の周波数分割が簡単に実現することができる。
正および負の出力はそれぞれ別々のフリップフロップに
送られる。これら４個のフリップフロップは、パルス開
始信号、パルス終了信号によってクロックされるが、分
周機能を備えるフリップフロップの出力のバランスを保
つために用いられ、後者のフリップフロップの出力にお
ける負荷の差がジッタを生ずる可能性がある。
ドバックさせたＤ型フリップフロップを使用すれば所望
の２対１の周波数分割が簡単に実現することができる。
正および負の出力はそれぞれ別々のフリップフロップに
送られる。これら４個のフリップフロップは、パルス開
始信号、パルス終了信号によってクロックされるが、分
周機能を備えるフリップフロップの出力のバランスを保
つために用いられ、後者のフリップフロップの出力にお
ける負荷の差がジッタを生ずる可能性がある。
本発明の他の実施例では、第１分周器の出力は少なく
とも１個のデータ入力と接続される。このデータ入力を
用いて例えば、発生したパルス・シーケンスを抑止する
出力信号を出力させたり停止させる。
とも１個のデータ入力と接続される。このデータ入力を
用いて例えば、発生したパルス・シーケンスを抑止する
出力信号を出力させたり停止させる。
第１図に従来のフォーマッタ回路を示す。フリップフ
ロップ１はパルス整形のために用いられる。パルス開始
信号Pstartは入力ライン２を通ってフリップフロップ１
のセット端子Ｓに送られ、パルス終了信号Pstopは入力
ライン３を通ってフリップフロップ１のリセット端子Ｒ
に送られる。フリップフロップ１のＱ出力によって出力
ライン４に出力信号「OUT」を発生する。
ロップ１はパルス整形のために用いられる。パルス開始
信号Pstartは入力ライン２を通ってフリップフロップ１
のセット端子Ｓに送られ、パルス終了信号Pstopは入力
ライン３を通ってフリップフロップ１のリセット端子Ｒ
に送られる。フリップフロップ１のＱ出力によって出力
ライン４に出力信号「OUT」を発生する。
第２図は第１のフォーマット回路の動作説明図であ
る。第２図において、（ａ）はパルス開始信号Pstartを
示し、（ｂ）はパルス終了信号Pstopを示し、（ｃ）は
出力信号「OUT」を示す。Pstart信号およびPstop信号の
両方は共にパルス・シーケンスである。Pstartシーケン
スの第１パルス５はフリップフロップ１をセットし、Ps
topシーケンスのパルス６がフリップフロップ１をリセ
ットする。この結果、出力ライン４上に出力パルス７が
発生する。パルス５および６がオーバーラップすること
ができないので入力パルス５、６のパルス幅が最小出力
パルス幅に直接影響を与えることは明らかである（パル
ス５、６がオーバーラップする場合、フリップフロップ
１の「リセット」入力および「セット」入力の両方が１
となり、その結果、フリップフロップは論理的に未定義
な状態となる）。
る。第２図において、（ａ）はパルス開始信号Pstartを
示し、（ｂ）はパルス終了信号Pstopを示し、（ｃ）は
出力信号「OUT」を示す。Pstart信号およびPstop信号の
両方は共にパルス・シーケンスである。Pstartシーケン
スの第１パルス５はフリップフロップ１をセットし、Ps
topシーケンスのパルス６がフリップフロップ１をリセ
ットする。この結果、出力ライン４上に出力パルス７が
発生する。パルス５および６がオーバーラップすること
ができないので入力パルス５、６のパルス幅が最小出力
パルス幅に直接影響を与えることは明らかである（パル
ス５、６がオーバーラップする場合、フリップフロップ
１の「リセット」入力および「セット」入力の両方が１
となり、その結果、フリップフロップは論理的に未定義
な状態となる）。
もしPstopシーケンスが矢印８で示したように右に移
動すれば出力パルス幅は変化する。もしシーケンスが次
のPstartパルス９に近づくほど移動すれば、フォーマッ
タ回路は「負」のパルスを発生する。これらの入力パル
スはオーバーラップすることができないので、これら負
のパルスの幅もまたPstartパルス、Pstopパルスの幅に
よって制限される。
動すれば出力パルス幅は変化する。もしシーケンスが次
のPstartパルス９に近づくほど移動すれば、フォーマッ
タ回路は「負」のパルスを発生する。これらの入力パル
スはオーバーラップすることができないので、これら負
のパルスの幅もまたPstartパルス、Pstopパルスの幅に
よって制限される。
最小出力パルス幅を制限する他の要因はフリップフロ
ップ１のセットアップ時間および回復時間である。
ップ１のセットアップ時間および回復時間である。
第３図に本発明の一実施例を示す。以下、第３図のフ
ォーマッタ回路に基づいて説明する。パルス開始信号Ps
tartは入力ライン10によってＤ型の第１フリップフロッ
プ11に送られる。出力はフリップフロップのＤ入力に
フィードバックされ、入力ライン10はそのクロック入力
に接続される。
ォーマッタ回路に基づいて説明する。パルス開始信号Ps
tartは入力ライン10によってＤ型の第１フリップフロッ
プ11に送られる。出力はフリップフロップのＤ入力に
フィードバックされ、入力ライン10はそのクロック入力
に接続される。
同様な方法でパルス終了信号Pstopは入力ライン12を
通って第２フリップフロップ13のクロック入力に送られ
る。フリップフロップ13の出力もそのＤ入力にフィー
ドバックされ、したがって両方のフリップフロップは２
対１の分周器として動作する。
通って第２フリップフロップ13のクロック入力に送られ
る。フリップフロップ13の出力もそのＤ入力にフィー
ドバックされ、したがって両方のフリップフロップは２
対１の分周器として動作する。
リセットパルスはライン14、ライン15を介してフリッ
プフロップ11、13のリセット端子に接続される。
プフロップ11、13のリセット端子に接続される。
フリップフロップ11の出力Ｑおよびフリップフロップ
13の出力はNORゲート16の入力に接続される。同様に
フリップフロップ11の出力およびフリップフロップ13
のＱ出力は第２のNORゲート17に接続される。これらNOR
ゲート16、17の出力はORゲート18の入力端子に接続さ
れ、出力パルスOUTを発生する。
13の出力はNORゲート16の入力に接続される。同様に
フリップフロップ11の出力およびフリップフロップ13
のＱ出力は第２のNORゲート17に接続される。これらNOR
ゲート16、17の出力はORゲート18の入力端子に接続さ
れ、出力パルスOUTを発生する。
第４図は第３図の動作説明図である。（ａ）はリセッ
トパルス（RESET）を示し、（ｂ）はパルス開始シーケ
ンス（Pstart）、（ｃ）はパルス終了シーケンス（Psto
p）、（ｄ）はフリップフロップ11のＱ出力、（ｅ）は
フリップフロップ13のＱ出力、（ｆ）はNORゲート16の
出力、（ｇ）はNORゲート17の出力、（ｈ）はORゲート1
8の出力信号OUTである。リセットパルスが発生する以前
（ｔ＜t1）にフリップフロップ11、13の出力は19、20で
示すどちらかの状態になる。リセットパルス21（ｔ＝t
1）の発生時に両方のフリップフロップ11、13はリセッ
トされ、したがってこれらフリップフロップのＱ出力は
０となる（（ｄ）、（ｅ）参照）。
トパルス（RESET）を示し、（ｂ）はパルス開始シーケ
ンス（Pstart）、（ｃ）はパルス終了シーケンス（Psto
p）、（ｄ）はフリップフロップ11のＱ出力、（ｅ）は
フリップフロップ13のＱ出力、（ｆ）はNORゲート16の
出力、（ｇ）はNORゲート17の出力、（ｈ）はORゲート1
8の出力信号OUTである。リセットパルスが発生する以前
（ｔ＜t1）にフリップフロップ11、13の出力は19、20で
示すどちらかの状態になる。リセットパルス21（ｔ＝t
1）の発生時に両方のフリップフロップ11、13はリセッ
トされ、したがってこれらフリップフロップのＱ出力は
０となる（（ｄ）、（ｅ）参照）。
第１のPstartパルス22が発生するとフリップフロップ
11は23に示すように反転する。フリップフロップ11の
出力はしたがって「０」となり、24に示すようにNORゲ
ート17の出力は「１」となる。
11は23に示すように反転する。フリップフロップ11の
出力はしたがって「０」となり、24に示すようにNORゲ
ート17の出力は「１」となる。
第１のPstopパルス25が発生すると26で示すようにフ
リップフロップ13のＱ出力も状態を変える。したがっ
て、t3−t2の幅の出力パルス27が発生する。
リップフロップ13のＱ出力も状態を変える。したがっ
て、t3−t2の幅の出力パルス27が発生する。
出力パルス27の幅が入力パルス22および25間の遅延に
よってのみ決定されることは合理的である。これらのパ
ルスはオーバーラップすることも可能である。これは、
上述のように第１図に示した従来のフォーマッタ回路で
は不可能なことである。出力パルス幅は100KのECLロジ
ックを用いて1.5nsあるいはそれ以下の範囲にすること
ができる。
よってのみ決定されることは合理的である。これらのパ
ルスはオーバーラップすることも可能である。これは、
上述のように第１図に示した従来のフォーマッタ回路で
は不可能なことである。出力パルス幅は100KのECLロジ
ックを用いて1.5nsあるいはそれ以下の範囲にすること
ができる。
次の組の入力パルス（時刻t4のPstartパルスおよび時
刻t5のPstopパルス29）を用いてNORゲート16の出力に生
ずるパルス30を同様な方法で発生させる。このパルスは
31で示したようにORゲート18にも送られる。パルス31は
パルス27と同じ幅を有する。
刻t5のPstopパルス29）を用いてNORゲート16の出力に生
ずるパルス30を同様な方法で発生させる。このパルスは
31で示したようにORゲート18にも送られる。パルス31は
パルス27と同じ幅を有する。
同様な方法で、次の入力パルス32と33及び34と35を用
いて出力パルス36（t6−t7）および37（t8−t9）を発生
する。
いて出力パルス36（t6−t7）および37（t8−t9）を発生
する。
したがって本実施例ではNORゲート16の出力に生ずる
第１のパルス・シーケンスおよびNORゲート17の出力に
生ずる第２のパルス・シーケンスを発生する。これら２
つのシーケンスは互いに半周期遅れている。それらは結
合され、（ｈ）に示すような出力シーケンスになる。し
たがって出力パルス・シーケンスは（ｆ）および（ｇ）
に示したシーケンスの２倍の周波数、典型的には100MHz
以上の周波数になる。したがってフリップフロップ11、
13は２対１の分周器として動作するが、出力パルス・シ
ーケンスは入力パルスPstartおよびPstopと同じ周波数
である。
第１のパルス・シーケンスおよびNORゲート17の出力に
生ずる第２のパルス・シーケンスを発生する。これら２
つのシーケンスは互いに半周期遅れている。それらは結
合され、（ｈ）に示すような出力シーケンスになる。し
たがって出力パルス・シーケンスは（ｆ）および（ｇ）
に示したシーケンスの２倍の周波数、典型的には100MHz
以上の周波数になる。したがってフリップフロップ11、
13は２対１の分周器として動作するが、出力パルス・シ
ーケンスは入力パルスPstartおよびPstopと同じ周波数
である。
第３図のフォーマッタ回路を使用し、負のパルスを発
生することもできる。Pstartシーケンスに比べPstopシ
ーケンスの遅延が増加（（ｃ）の矢印38参照）すれば発
生した出力パルスは広くなり、小さな負のパルスが残
る。出力パルスが負の場合も入力パルスはオーバーラッ
プすることができる。したがって発生された負の出力パ
ルスを正のパルスと同じぐらい小さくすることができ
る。PstartシーケンスとPstopシーケンス間の遅延を変
えることによって出力パルスの幅は容易に変化させるこ
とができる。
生することもできる。Pstartシーケンスに比べPstopシ
ーケンスの遅延が増加（（ｃ）の矢印38参照）すれば発
生した出力パルスは広くなり、小さな負のパルスが残
る。出力パルスが負の場合も入力パルスはオーバーラッ
プすることができる。したがって発生された負の出力パ
ルスを正のパルスと同じぐらい小さくすることができ
る。PstartシーケンスとPstopシーケンス間の遅延を変
えることによって出力パルスの幅は容易に変化させるこ
とができる。
第３図ではフリップフロップ11の出力およびＱ出力
はゲート16、17および18から成るマルチプレクサに送ら
れた内部信号とみなすことができる。フリップフロップ
13の出力は制御信号でありマルチプレクサを制御する。
明らかにフリップフロップ11および13の役割は逆転す
る。
はゲート16、17および18から成るマルチプレクサに送ら
れた内部信号とみなすことができる。フリップフロップ
13の出力は制御信号でありマルチプレクサを制御する。
明らかにフリップフロップ11および13の役割は逆転す
る。
ゲート16から18によって表されるマルチプレクサは以
下のブール式（Boolean equation）に従って出力信号OU
Tを発生する。
下のブール式（Boolean equation）に従って出力信号OU
Tを発生する。
この式は次の式に等しい。
▲▼Q3＋▲▼▲▼ ここでQ1はフリップフロップ11のＱ出力であり、Q2は
フリップフロップ11の出力であり、Q3はフリップフロ
ップ13のＱ出力である。もちろん、Q1とQ2は両方ともフ
リップフロップ11の相補出力なので前述の式は▲▼
＝Q1を使って変換させることができる。しかしながら、
この条件は第５図の他の実施例が示すような必須なもの
ではない。
フリップフロップ11の出力であり、Q3はフリップフロ
ップ13のＱ出力である。もちろん、Q1とQ2は両方ともフ
リップフロップ11の相補出力なので前述の式は▲▼
＝Q1を使って変換させることができる。しかしながら、
この条件は第５図の他の実施例が示すような必須なもの
ではない。
マルチプレクス機能はまた以下の式あるいはそれと類
似の別のブール式によっても実現できることがわかる。
似の別のブール式によっても実現できることがわかる。
Q1Q3＋Q2▲▼ 第５図は本発明に係る他の実施例を示す。本回路にお
いて、フリップフロップ39、40は第３図のフリップフロ
ップ11、13に対応する、すなわち２対１の分周器として
動作する。同様にゲート41から43は第３図のゲート16か
ら18に対応する。
いて、フリップフロップ39、40は第３図のフリップフロ
ップ11、13に対応する、すなわち２対１の分周器として
動作する。同様にゲート41から43は第３図のゲート16か
ら18に対応する。
第５図の回路では付加的な入力FD（フォーマッタ・デ
ータ、formatter data）を有し、パルス発生のオンオフ
を制御する。すなわち本実施例ではFD＝１の場合のみ動
作する。付加的なFC（フォーマッタ制御、formatter co
ntrol）入力は、様々なモードを選択するために用い
る。第５図では「ゼロ帰還（return−to−zero）モー
ド」（FC＝０）および「相補帰還（return−to−comple
ment）モード」（FC＝１）が選択される。これについて
は以下に説明する。マルチプレクサ44、45はFD信号およ
びFC信号とフリップフロップ39の出力を結合する。通常
のほとんどのフリップフロップでは出力がＱ出力に対
して遅延するのでフリップフロップ46から49までを用い
て対称にする（その理由は出力を反転しなければなら
ないためである）。さらに負荷が違えば信号の立上がり
時間に影響を与え、それがジッタとなる。たとえばフリ
ップフロップ40の出力はフリップフロップ40と48の両
方のＤ入力を駆動しなければならないが、一方フリップ
フロップ40のＱ出力はフリップフロップ49のＤ入力だけ
を駆動すればよい。
ータ、formatter data）を有し、パルス発生のオンオフ
を制御する。すなわち本実施例ではFD＝１の場合のみ動
作する。付加的なFC（フォーマッタ制御、formatter co
ntrol）入力は、様々なモードを選択するために用い
る。第５図では「ゼロ帰還（return−to−zero）モー
ド」（FC＝０）および「相補帰還（return−to−comple
ment）モード」（FC＝１）が選択される。これについて
は以下に説明する。マルチプレクサ44、45はFD信号およ
びFC信号とフリップフロップ39の出力を結合する。通常
のほとんどのフリップフロップでは出力がＱ出力に対
して遅延するのでフリップフロップ46から49までを用い
て対称にする（その理由は出力を反転しなければなら
ないためである）。さらに負荷が違えば信号の立上がり
時間に影響を与え、それがジッタとなる。たとえばフリ
ップフロップ40の出力はフリップフロップ40と48の両
方のＤ入力を駆動しなければならないが、一方フリップ
フロップ40のＱ出力はフリップフロップ49のＤ入力だけ
を駆動すればよい。
第５図はまた非反転出力と反転出力を備える増幅器50
と反転出力を備える増幅器51とORゲート52を含む。
と反転出力を備える増幅器51とORゲート52を含む。
図を分かり易くするため第５図に明白にはリセットラ
インを示していない。全てのリセット端子は共通のリセ
ット入力に接続されることがわかる。
インを示していない。全てのリセット端子は共通のリセ
ット入力に接続されることがわかる。
第６図は第５図のフォーマッタ回路がいわゆる「ゼロ
帰還」（RTZ）モードの動作説明図である。このモード
ではFD＝１の場合だけ出力パルスが発生し、FD＝０の場
合、出力信号OUTは０のままである。
帰還」（RTZ）モードの動作説明図である。このモード
ではFD＝１の場合だけ出力パルスが発生し、FD＝０の場
合、出力信号OUTは０のままである。
詳述すると、（ａ）はリセットパルス（RESET）を示
し、（ｂ）はパルス開始シーケンス（Pstart）、（ｃ）
はパルス終了（Pstop）、（ｄ）はFD信号、（ｅ）はフ
リップフロップ39のＱ出力、（ｆ）はマルチプレクサ44
の出力、（ｇ）はマルチプレクサ45の出力、（ｈ）はフ
リップフロップ46のＱ出力、（ｉ）はフリップフロップ
47のＱ出力、（ｋ）はフリップフロップ40のＱ出力、
（ｌ）はフリップフロップ48のＱ出力、（ｍ）はフリッ
プフロップ49のＱ出力、（ｎ）はNORゲート41の出力、
（ｏ）はNORゲート42の出力、そして（ｐ）は出力OUTで
ある。
し、（ｂ）はパルス開始シーケンス（Pstart）、（ｃ）
はパルス終了（Pstop）、（ｄ）はFD信号、（ｅ）はフ
リップフロップ39のＱ出力、（ｆ）はマルチプレクサ44
の出力、（ｇ）はマルチプレクサ45の出力、（ｈ）はフ
リップフロップ46のＱ出力、（ｉ）はフリップフロップ
47のＱ出力、（ｋ）はフリップフロップ40のＱ出力、
（ｌ）はフリップフロップ48のＱ出力、（ｍ）はフリッ
プフロップ49のＱ出力、（ｎ）はNORゲート41の出力、
（ｏ）はNORゲート42の出力、そして（ｐ）は出力OUTで
ある。
FC＝０なのでライン53の信号は常に１である。したが
ってマルチプレクサ44のＢ入力とマルチプレクサ45のＡ
入力に接続されたライン54の信号は常に１である。
ってマルチプレクサ44のＢ入力とマルチプレクサ45のＡ
入力に接続されたライン54の信号は常に１である。
リセットパルス55の発生に先立ち、フリップフロップ
39、40および46から49までは未定義状態である。リセッ
ト＝１（ｔ＝t1）とすることにより全てのフリップフロ
ップがセットされる。
39、40および46から49までは未定義状態である。リセッ
ト＝１（ｔ＝t1）とすることにより全てのフリップフロ
ップがセットされる。
フリップフロップ39は（ｅ）に示したように各Pstart
パルスの正の遷移で反転する。同様な方法でフリップフ
ロップ40は各Pstop信号の正の遷移で反転する。フリッ
プフロップ48、49の出力もまた（ｌ）、（ｍ）に示した
ように各Pstopパルス毎に反転する。
パルスの正の遷移で反転する。同様な方法でフリップフ
ロップ40は各Pstop信号の正の遷移で反転する。フリッ
プフロップ48、49の出力もまた（ｌ）、（ｍ）に示した
ように各Pstopパルス毎に反転する。
前述のようにライン54上の信号は常に「１」である。
FD＝０である限り、ライン56上の信号もまた常に「１」
である。したがってマルチプレクサ44および45はどちら
の入力が選択されようとも常に「１」を伝送する。
FD＝０である限り、ライン56上の信号もまた常に「１」
である。したがってマルチプレクサ44および45はどちら
の入力が選択されようとも常に「１」を伝送する。
もしFDの状態がｔ＝t4で「１」に変わると（57参
照）、「０」がマルチプレクサ44のＡ端子、およびマル
チプレクサ45のＢ端子に送られる。したがってこれらの
マルチプレクサはフリップフロップ39のＱ出力に従って
「０」と「１」を交互に選択する。FD＝１である限りは
Ｙ出力は互いに相補形（（ｆ）、（ｇ）参照）であり、
本回路は第３図と同様に動作する。FD＝１の場合、最初
にPstartパルスが発生した後（ｔ＝t5のPstartパルス58
参照）フリップフロップ46および47のＱ出力は互いに相
補形になる。同様な方法でフリップフロップ48および49
のＱ出力は互いに相補形になるが、FD信号には依存しな
い。
照）、「０」がマルチプレクサ44のＡ端子、およびマル
チプレクサ45のＢ端子に送られる。したがってこれらの
マルチプレクサはフリップフロップ39のＱ出力に従って
「０」と「１」を交互に選択する。FD＝１である限りは
Ｙ出力は互いに相補形（（ｆ）、（ｇ）参照）であり、
本回路は第３図と同様に動作する。FD＝１の場合、最初
にPstartパルスが発生した後（ｔ＝t5のPstartパルス58
参照）フリップフロップ46および47のＱ出力は互いに相
補形になる。同様な方法でフリップフロップ48および49
のＱ出力は互いに相補形になるが、FD信号には依存しな
い。
FD＝１である限り、本回路は入力パルス・シーケンス
PstartおよびPstopと同じ周波数で出力パルスのシーケ
ンス（59および60で示したように）を発生する。FDが０
に戻る（ｔ＝t9）と出力信号も０のままである。
PstartおよびPstopと同じ周波数で出力パルスのシーケ
ンス（59および60で示したように）を発生する。FDが０
に戻る（ｔ＝t9）と出力信号も０のままである。
第７図はもう一つの動作モード、いわゆる「相補帰
還」（RTC）モードの動作を示す。（ａ）から（ｐ）は
全て第６図に示した出力に対応する。RTCモードではFC
は常に１である。したがってライン53の信号は常に０で
あり、ライン54によってFD信号が供給される。マルチプ
レクサ44および45はライン56上の増幅器50の反転出力か
らFDあるいはその相補形を交互に選択する。出力信号
「OUT」はFD＝１（たとえばｔ＝t5からｔ＝t6およびｔ
＝t7からｔ＝t8）である限りはパルス・シーケスを含
み、Pstopパルス発生毎にFD信号の相補形に戻る。
還」（RTC）モードの動作を示す。（ａ）から（ｐ）は
全て第６図に示した出力に対応する。RTCモードではFC
は常に１である。したがってライン53の信号は常に０で
あり、ライン54によってFD信号が供給される。マルチプ
レクサ44および45はライン56上の増幅器50の反転出力か
らFDあるいはその相補形を交互に選択する。出力信号
「OUT」はFD＝１（たとえばｔ＝t5からｔ＝t6およびｔ
＝t7からｔ＝t8）である限りはパルス・シーケスを含
み、Pstopパルス発生毎にFD信号の相補形に戻る。
以上の実施例の説明では分周手段としてＤ型フリップ
フロップを示したが、当業者にとって周知の分周手段を
用いて本発明を実施することができることは明らかであ
る。
フロップを示したが、当業者にとって周知の分周手段を
用いて本発明を実施することができることは明らかであ
る。
本願発明ではパルス形成のためのパルス開始、パルス
終了信号に依存せず、所望のパルス幅の短い信号を出力
することができる。また、本実施例において、分周手段
を構成するフリップフロップのセットアップ時間や回復
時間に影響を受けず、より正確なパルスを出力すること
が可能である。
終了信号に依存せず、所望のパルス幅の短い信号を出力
することができる。また、本実施例において、分周手段
を構成するフリップフロップのセットアップ時間や回復
時間に影響を受けず、より正確なパルスを出力すること
が可能である。
第１図は従来のフォーマッタ回路のブロック図。第２図
は第１図の動作説明図。第３図は本発明の一実施例であ
るフォーマッタ回路のブロック図。第４図は第３図の動
作説明図。第４図は本発明の他の実施例のブロック図。
第６図及び第７図は第５図の動作説明図である。 １、11、13、39、40、46、47、48、49:フリップフロッ
プ、 16、17、41、42:NORゲート、 18、43:ORゲート、 44、45:マルチプレクサ、 50、51:反転増幅器。
は第１図の動作説明図。第３図は本発明の一実施例であ
るフォーマッタ回路のブロック図。第４図は第３図の動
作説明図。第４図は本発明の他の実施例のブロック図。
第６図及び第７図は第５図の動作説明図である。 １、11、13、39、40、46、47、48、49:フリップフロッ
プ、 16、17、41、42:NORゲート、 18、43:ORゲート、 44、45:マルチプレクサ、 50、51:反転増幅器。
Claims (6)
- 【請求項１】パルス開始信号を受信するための少なくと
も１つの第１の入力端子と、 パルス終了信号を受信するための少なくとも１つの第２
の入力端子と、 前記第１の入力端子に接続され、前記パルス開始信号を
分周して少なくとも１つの内部信号を生成し、出力する
第１の分周手段と、 前記第２の入力端子に接続され、前記パルス終了信号を
分周して少なくとも１つの制御信号を生成し、出力する
第２の分周手段と、 前記内部信号及び前記制御信号を入力し、前記内部信号
の立上がりエッジと前記制御信号の立上がりエッジの時
間差をそのパルス幅とするパルス信号と、前記内部信号
の立下がりエッジと前記制御信号の立下がりエッジの時
間差をそのパルス幅とするパルス信号との論理和を出力
するマルチプレクス手段と を具備しており、前記パルス開始信号と前記パルス終了
信号のパルス立上がりエッジのタイミング差を変化させ
ることによって所望のパルス幅を有するパルス信号を生
成することを特徴とするフォーマッタ回路。 - 【請求項２】前記分周手段は夫々、互いに相補である内
部信号Q1及び１、制御信号Q3及び３を生成し、 前記マルチプレクス手段は、前記内部信号Q1及び１と
前記制御信号Q3及び３に対して以下の論理式で表され
る論理演算を行う論理ゲートであることを特徴とする、
請求項１に記載のフォーマッタ回路。1 Q3＋Q1 ３ - 【請求項３】ゲート信号を入力して該ゲート信号とその
反転信号を出力する、非反転出力と反転出力とを備える
増幅器と、 前記第１の分周手段と前記マルチプレクス手段との間に
おいて設けられており、前記第１の分周手段の出力によ
って制御され、前記増幅器の２つの出力信号をマルチプ
レクスするマルチプレクサ対と、 前記マルチプレクサ対と前記マルチプレクス手段との間
において設けられており、前記マルチプレクサ対の出力
を入力し、前記パルス開始信号に応答して前記マルチプ
レクス手段へ信号を出力する第１のフリップフロップ対
と、 前記第２の分周手段と前記マルチプレクス手段との間に
設けられており、前記第２の分周手段の出力を入力し、
前記パルス終了信号に応答して前記マルチプレクス手段
へ信号を出力する第２のフリップフロップ対と をさらに含むことを特徴とする、請求項１または請求項
２に記載のフォーマッタ回路。 - 【請求項４】前記増幅器と前記マルチプレクサ対の間に
設けられ、前記増幅器の非反転出力信号の論理値を制御
するフォーマッタ制御手段をさらに含むことを特徴とす
る、請求項３に記載のフォーマッタ回路。 - 【請求項５】パルス開始信号を分周し、少なくとも１つ
の内部信号を生成するステップと、 パルス終了信号を分周し、少なくとも１つの制御信号を
生成するテップと、 前記内部信号の立上がりエッジと前記制御信号の立上が
りエッジの時間差をそのパルス幅とするパルス信号と、
前記内部信号の立下がりエッジと前記制御信号の立下が
りエッジの時間差をそのパルス幅とするパルス信号との
論理和を出力するステップと を設けており、前記パルス開始信号と前記パルス終了信
号のパルスの立上がりエッジのタイミング差を調整する
ことによって所望のパルス幅を有するパルス信号を生成
することを特徴とするパルス信号生成方法。 - 【請求項６】パルス開始信号を分周し、少なくとも１つ
の内部信号を生成するステップと、 パルス終了信号を分周し、少なくとも１つの制御信号を
生成するテップと、 前記内部信号と前記制御信号の排他的論理和演算を行う
ステップと を設けており、前記パルス開始信号と前記パルス終了信
号のパルスの立上がりエッジのみのタイミング差を調整
することによって所望のパルス幅を有するパルス信号を
生成することを特徴とするパルス信号生成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP88101210.8 | 1988-01-28 | ||
| EP88101210A EP0329798B1 (en) | 1988-01-28 | 1988-01-28 | Formatter circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01225216A JPH01225216A (ja) | 1989-09-08 |
| JP2993969B2 true JP2993969B2 (ja) | 1999-12-27 |
Family
ID=8198682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1019397A Expired - Fee Related JP2993969B2 (ja) | 1988-01-28 | 1989-01-27 | フォーマッタ回路及びパルス信号生成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5003194A (ja) |
| EP (1) | EP0329798B1 (ja) |
| JP (1) | JP2993969B2 (ja) |
| DE (1) | DE3861319D1 (ja) |
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| JP2692415B2 (ja) * | 1991-05-15 | 1997-12-17 | 日本電気株式会社 | パルス除去回路 |
| FI88837C (fi) * | 1991-08-15 | 1993-07-12 | Nokia Mobile Phones Ltd | Frekvensdividering med udda tal och decimaltal |
| US5406132A (en) * | 1992-01-21 | 1995-04-11 | Advantest Corporation | Waveform shaper for semiconductor testing devices |
| DE4305442C2 (de) * | 1993-02-23 | 1999-08-05 | Hewlett Packard Gmbh | Verfahren und Vorrichtung zum Erzeugen eines Testvektors |
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| US5629644A (en) * | 1995-07-28 | 1997-05-13 | Micron Quantum Devices, Inc. | Adjustable timer circuit |
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| US6374376B1 (en) | 1998-09-03 | 2002-04-16 | Micron Technology, Inc. | Circuit, system and method for arranging data output by semiconductor testers to packet-based devices under test |
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| US7636806B2 (en) * | 2007-09-07 | 2009-12-22 | Infineon Technologies Ag | Electronic system and method for sending or receiving a signal |
| US7592851B2 (en) * | 2008-01-29 | 2009-09-22 | International Business Machines Corporation | High performance pseudo dynamic pulse controllable multiplexer |
| JP5305134B2 (ja) * | 2008-06-10 | 2013-10-02 | 横河電機株式会社 | 波形生成回路 |
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| US4314164A (en) * | 1979-11-05 | 1982-02-02 | Gte Automatic Electric Labs Inc. | Computer channel access circuit for multiple input-output devices |
| US4607173A (en) * | 1984-03-14 | 1986-08-19 | At&T Bell Laboratories | Dual-clock edge triggered flip-flop circuits |
| JPS6330034A (ja) * | 1986-07-23 | 1988-02-08 | Nec Corp | 多重化回路 |
-
1988
- 1988-01-28 EP EP88101210A patent/EP0329798B1/en not_active Expired
- 1988-01-28 DE DE8888101210T patent/DE3861319D1/de not_active Expired - Lifetime
-
1989
- 1989-01-27 JP JP1019397A patent/JP2993969B2/ja not_active Expired - Fee Related
-
1990
- 1990-09-04 US US07/579,203 patent/US5003194A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| EP0329798A1 (en) | 1989-08-30 |
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| EP0329798B1 (en) | 1990-12-19 |
| US5003194A (en) | 1991-03-26 |
| JPH01225216A (ja) | 1989-09-08 |
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