TWI433462B - 降低設置時間之正反器 - Google Patents

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Description

降低設置時間之正反器
本發明係有關於一種正反器(Flip-Flop)，特別是有關於一種可改善設置時間(set-up time)之正反器結構。
第1A圖係顯示數位電路中傳統延遲路徑之電路方塊圖。延遲路徑廣泛應用於微處理器以及其他數位電路內。正反器102係經由組合邏輯單元104耦接於正反器106。在正反器102及正反器106中，D為資料輸入端、Q為資料輸出端以及CK為時脈信號接收端。正反器102及正反器106係由時脈信號所控制。第1B圖係顯示第1A圖中操作延遲之時脈波形圖。同時參考第1A圖及第1B圖，在時脈信號的第一正觸發期間，正反器102會釋放該資料至組合邏輯單元104。此時，在正反器102正確地顯示該資料之前，CK-Q(時脈對輸出值)延遲時間間隔114會發生。一旦正反器102產生了該資料，該資料會經由組合邏輯單元104被輸入至正反器106，其中在組合邏輯單元104內傳送該資料所需的時間間隔為傳送時間間隔116。此外，設置時間間隔118係與正反器106的狀態設定有關。因此，延遲(臨界時間(critical timing))期間112可視為是CK-Q延遲時間間隔114、傳送時間間隔116以及設置時間間隔118的總和。在使用不是多輸入就是多閂鎖器之多工器的傳統結構中，根據該多工器所放置的位置，該多工器的延遲將會惡化延遲時間間隔114或是設置時間間隔118。於是，延遲期間112將會變長。同樣地，即使傳統結構並未使用到多工器，減少延遲期間112仍是個重要的議題。因此，需要一種具有新結構之正反器以及方法，以減少全部之延遲期間112。
本發明提供一種正反器。上述正反器包括：一第一主閂鎖器，用以接收一功能資料；一第二主閂鎖器，用以接收一掃瞄資料；以及，一從閂鎖器，耦接於上述第一主要閂鎖器。上述第二主閂鎖器係耦接於上述第一主閂鎖器，其中根據一掃瞄致能信號。上述第二主閂鎖器與上述第一主閂鎖器之間的耦接是控制是否上述功能資料或是上述掃瞄資料成為從上述第一主閂鎖器至上述從閂鎖器之一輸出。上述從閂鎖器係用以對來自上述第一主閂鎖器之上述輸出進行閂鎖以及傳送。
再者，本發明提供另一種正反器。上述正反器包括：一第一主閂鎖器，用以經由一第一開關接收一功能資料，其中上述第一開關係由一時脈信號所控制；一第二主閂鎖器，用以經由一第二開關接收一掃瞄資料，其中上述第二開關係由上述時脈信號所控制；以及，一從閂鎖器，經由一第三開關耦接於上述第一主要閂鎖器，其中上述第三開關係由上述時脈信號所控制。上述第二主閂鎖器係經由一第四開關耦接於上述第一主閂鎖器，其中上述第四開關係由一掃瞄致能信號所控制，以便上述正反器根據上述掃瞄致能信號而控制是否上述功能資料或是上述掃瞄資料成為從上述第一主閂鎖器至上述從閂鎖器之一輸出。上述從閂鎖器係用以對來自上述第一主閂鎖器之上述輸出進行閂鎖以及傳送。
再者，本發明提供另一種正反器。上述正反器包括：一第一主閂鎖器，用以經由一第一開關接收一功能資料，其中上述第一開關係由一時脈信號所控制；一第二主閂鎖器，用以經由一第二開關接收一掃瞄資料，其中上述第二開關係由上述時脈信號所控制；以及，一從閂鎖器，經由一第三開關耦接於上述第一主要閂鎖器，其中上述第三開關係由上述時脈信號所控制。上述第二主閂鎖器係經由一第四開關耦接於上述第一主閂鎖器，其中上述第四開關係由一掃瞄致能信號所控制，以便上述正反器根據上述掃瞄致能信號而控制是否上述功能資料或是上述掃瞄資料成為從上述第一主閂鎖器至上述從閂鎖器之一輸出。上述從閂鎖器係用以對來自上述第一主閂鎖器之上述輸出進行閂鎖以及傳送。上述掃瞄致能信號在上述時脈信號為高相位時進行改變。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
實施例：
本發明提供一種可降低設置時間之正反器結構。在本發明中，不同的圖示及實施例，例如參考標號等，係用來表示相似的元件。
第2圖係顯示根據本發明一實施例所述之正反器結構之方塊圖。可降低設置時間之正反器200包括第一主閂鎖器(master latch) 202、第二主閂鎖器204以及從閂鎖器(slave latch) 206。功能資料D係輸入至第一主閂鎖器202，而掃瞄資料SI係輸入至第二主閂鎖器204。第二主閂鎖器204係耦接於第一主閂鎖器202，而第一主閂鎖器202係耦接於從閂鎖器206。掃瞄資料一般具有低於50MHz的時脈速度以及具有預先設定的樣式(pattern)，例如測試模式等。同樣地，掃瞄資料可使用特定邏輯電路來進行預先設定。傳統上，功能資料具有高於掃瞄資料的時脈速度。
在本發明實施例中，可使用兩個不同的主閂鎖器來分別處理功能資料以及掃瞄資料，使得正反器不需要達到時脈的一致就可處理功能資料以及掃瞄資料。當掃瞄資料的控制信號為致能時，第二主閂鎖器204會接收掃瞄資料SI，並閂鎖掃瞄資料至從閂鎖器206。否則，第一主閂鎖器202會接收功能資料，並閂鎖功能資料至從閂鎖器206。因為第二主閂鎖器204並未透過多工器來耦接於第一主閂鎖器202，於是此結構能降低正反器的設置時間。同樣地，由於功能資料以及掃瞄資料可分別輸入至第一主閂鎖器202以及第二主閂鎖器204，因此不需要使用到用來處理多輸入至單一閂鎖器的多工器。使用多輸入之多工器將會需要較長的設置時間。
第3圖係顯示第2圖中正反器結構的一種實施例。正反器300包括第一主閂鎖器202、第二主閂鎖器204、從閂鎖器206、開關302、304、306、308、310、312、314和316以及反相器320、322、324、326、328、330、332、334、336、340、342、344、346、348和350。功能資料D係透過反相器320以及開關302輸入至第一主閂鎖器202。第一主閂鎖器202包括開關312和314以及反相器344和346。開關312和314可與反相器344和346一起來控制第一主閂鎖器202的輸出。根據掃瞄致能信號SE以及時脈信號CK，第一主閂鎖器202不是傳遞功能資料D就是傳遞掃瞄資料SI至從閂鎖器206。
時脈信號CK會經由反相器324產生時脈信號CKB，然後再經由反相器326產生時脈信號CKD。時脈信號CKB以及時脈信號CKD係用來控制開關302、304、308、310、312和316的導通/不導通。掃瞄致能信號SE會經由反相器328產生掃瞄致能信號SEB，然後再經由反相器330產生掃瞄致能信號SED。掃瞄致能信號SEB以及掃瞄致能信號SED係用來控制開關306和314的導通/不導通。在此實施例中，掃瞄致能信號SE不會在時脈信號CK為高相位時進行改變(即掃瞄致能信號SE的狀態不會改變)。掃瞄資料SI係透過反相器322以及開關304輸入至第二主閂鎖器204。第二主閂鎖器204包括開關310以及反相器340和342，以及第二主閂鎖器204係用來閂鎖及輸出掃瞄資料SI至第一主閂鎖器202。
根據掃瞄致能信號SE，從第一主閂鎖器202經由開關308至從閂鎖器206不是閂鎖住功能資料D就是閂鎖住掃瞄資料SI。從閂鎖器206包括開關316以及反相器348與350。從閂鎖器206的輸出係經由反相器334和336連接至輸出信號Q以及反相輸出信號QB。
第4圖係顯示第3圖中正反器結構之掃瞄致能信號SE的一種實施例。掃瞄致能信號SEB是由掃瞄致能信號SE經過包含反相器406、408、410和412以及開關402和404在內之電路所產生。開關402和404係由時脈信號CKB與CKD所控制。掃瞄致能信號SED是由掃瞄致能信號SEB經過反相器414所產生。相較於第3圖中的掃瞄致能信號SW不會在時脈信號CK為高相位時進行改變，第4圖中的掃瞄致能信號SE將可在時脈信號CK為高相位時進行改變。使用者的測試方法會決定是否需要使用到第4圖所顯示之機制。假如使用者能確定掃瞄致能信號SE不會在時脈信號CK為高相位時進行改變，則不需要使用到第4圖中的機制。於是，正反器的結構可以更簡潔。否則，假如掃瞄致能信號SE會在時脈信號CK為高相位時進行改變的話，則第4圖中的機制可以保證正確的功能。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102、106、200．．．正反器
104．．．組合邏輯單元
202．．．第一主閂鎖器
204．．．第二主閂鎖器
206．．．從閂鎖器
302、304、306、308、310、312、314、316、402、404．．．開關
320、322、324、326、328、330、332、334、336、340、342、344、346、348、350、406、408、410、412、414．．．反相器
CK、CKB、CKD．．．時脈信號
D．．．功能資料
Q．．．輸出信號
QB．．．反相輸出信號
SE、SEB、SED．．．掃瞄致能信號
SI．．．掃瞄資料
第1A圖係顯示數位電路中傳統延遲路徑之電路方塊圖；
第1B圖係顯示第1A圖中操作延遲之時脈波形圖；
第2圖係顯示根據本發明一實施例所述之正反器結構之方塊圖；
第3圖係顯示第2圖中正反器結構的一種實施例；以及
第4圖係顯示第3圖中正反器結構之掃瞄致能信號的一種實施例。
200．．．正反器
202．．．第一主閂鎖器
204．．．第二主閂鎖器
206．．．從閂鎖器
D．．．功能資料
SI．．．掃瞄資料

Claims (12)

  1. 一種正反器，包括：一第一主閂鎖器，用以接收一功能資料；一第二主閂鎖器，用以接收一掃瞄資料；以及一從閂鎖器，耦接於上述第一主要閂鎖器；其中上述第二主閂鎖器係經由一開關而耦接於上述第一主閂鎖器，其中根據一掃瞄致能信號，上述第二主閂鎖器與上述第一主閂鎖器之間的耦接是控制是否上述功能資料或是上述掃瞄資料成為從上述第一主閂鎖器至上述從閂鎖器之一輸出，以及上述從閂鎖器係用以對來自上述第一主閂鎖器之上述輸出進行閂鎖以及傳送。
  2. 如申請專利範圍第1項所述之正反器，其中上述第一主閂鎖器係經由一開關而接收上述功能資料，以及上述開關係由一時脈信號所控制。
  3. 如申請專利範圍第1項所述之正反器，其中上述第二主閂鎖器係經由一開關而接收上述掃瞄資料，以及上述開關係由一時脈信號所控制。
  4. 如申請專利範圍第1項所述之正反器，其中上述第一主閂鎖器係經由一開關而耦接於上述從閂鎖器，以及上述開關係由一時脈信號所控制。
  5. 如申請專利範圍第1項所述之正反器，其中上述開關係由上述掃瞄致能信號所控制。
  6. 如申請專利範圍第1項所述之正反器，其中上述第一主閂鎖器包括：一第一開關，其中上述第一開關係由一時脈信號所 控制；一第二開關，其中上述第二開關係由上述掃瞄致能信號所控制；一第一反相器；以及一第二反相器，其中上述第一反相器係經由上述第二開關耦接於上述第二反相器；其中上述正反器係用以根據上述掃瞄致能信號而傳遞上述功能資料或是上述掃瞄資料至上述從閂鎖器，以及上述第二主閂鎖器係耦接於上述第一主閂鎖器之上述第一開關以及上述第二開關之間。
  7. 如申請專利範圍第6項所述之正反器，其中上述第二主閂鎖器包括：一第三開關，其中上述第三開關係由上述時脈信號所控制；一第三反相器；以及一第四反相器，其中上述第三反相器係經由上述第三開關耦接於上述第四反相器；其中上述正反器係用以閂鎖以及輸出上述掃瞄資料。
  8. 如申請專利範圍第1項所述之正反器，其中上述從閂鎖器包括：一第一開關，其中上述第一開關係由一時脈信號所控制；一第一反相器；以及一第二反相器，其中上述第一反相器係經由上述第 一開關耦接於上述第二反相器；其中上述正反器係用以對來自上述第一主閂鎖器之上述輸出進行閂鎖以及傳送。
  9. 一種正反器，包括：一第一主閂鎖器，用以經由一第一開關接收一功能資料，其中上述第一開關係由一時脈信號所控制；一第二主閂鎖器，用以經由一第二開關接收一掃瞄資料，其中上述第二開關係由上述時脈信號所控制；以及一從閂鎖器，經由一第三開關耦接於上述第一主要閂鎖器，其中上述第三開關係由上述時脈信號所控制；其中上述第二主閂鎖器係經由一第四開關耦接於上述第一主閂鎖器，其中上述第四開關係由一掃瞄致能信號所控制，以便上述正反器根據上述掃瞄致能信號而控制是否上述功能資料或是上述掃瞄資料成為從上述第一主閂鎖器至上述從閂鎖器之一輸出，以及上述從閂鎖器係用以對來自上述第一主閂鎖器之上述輸出進行閂鎖以及傳送。
  10. 如申請專利範圍第9項所述之正反器，其中上述第一主閂鎖器包括：一第五開關，其中上述第五開關係由上述時脈信號所控制；一第六開關，其中上述第六開關係由上述掃瞄致能信號所控制；一第一反相器；以及 一第二反相器，其中上述第一反相器係經由上述第六開關耦接於上述第二反相器；其中上述正反器係用以根據上述掃瞄致能信號而傳遞上述功能資料或是上述掃瞄資料至上述從閂鎖器，以及上述第二主閂鎖器係耦接於上述第一主閂鎖器之上述第五開關以及上述第六開關之間。
  11. 如申請專利範圍第10項所述之正反器，其中上述第二主閂鎖器包括：一第七開關，其中上述第七開關係由上述時脈信號所控制；一第三反相器；以及一第四反相器，其中上述第三反相器係經由上述第七開關耦接於上述第四反相器；其中上述正反器係用以閂鎖以及輸出上述掃瞄資料。
  12. 如申請專利範圍第10項所述之正反器，其中上述從閂鎖器包括：一第八開關，其中上述第八開關係由上述時脈信號所控制；一第五反相器；以及一第六反相器，其中上述第一反相器係經由上述第八開關耦接於上述第二反相器；其中上述正反器係用以對來自上述第一主閂鎖器之上述輸出進行閂鎖以及傳送。
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