JP2965358B2 - 電界効果型トランジスタ - Google Patents
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Description
【発明の詳細な説明】 技術分野 本発明は、電界効果型トランジスタ（以下、「FET」
と称する）に関するものである。
と称する）に関するものである。
背景技術 InAlAs/InGaAs系HEMT構造を有するFETが、ミリ波の分
野で実用化されつつある。図１は、従来技術によるInAl
As/InGaAs系HEMT構造を有するFET50の構造を示す断面図
である。
野で実用化されつつある。図１は、従来技術によるInAl
As/InGaAs系HEMT構造を有するFET50の構造を示す断面図
である。
FET50では、FeドープInP基板１の上に、厚さ約500nm
のアンドープIn0.52Al0.48Asバッファ層２、厚さ約30nm
のアンドープIn0.53Al0.47Asチャネル層３、厚さ約3nm
のアンドープIn0.52Al0.48Asスペーサ層４、厚さ約30nm
のｎ型In0.52Al0.48Asショットキー層５、及び厚さ約25
nmのｎ型（例えばシリコンがドープされた）In0.53Ga
0.47Asキャップ層７が、この順に積層されている。さら
に、このようにして得られた積層構造の上にゲート電極
やソース・ドレイン電極（不図示）を形成して、FET50
が完成する。
のアンドープIn0.52Al0.48Asバッファ層２、厚さ約30nm
のアンドープIn0.53Al0.47Asチャネル層３、厚さ約3nm
のアンドープIn0.52Al0.48Asスペーサ層４、厚さ約30nm
のｎ型In0.52Al0.48Asショットキー層５、及び厚さ約25
nmのｎ型（例えばシリコンがドープされた）In0.53Ga
0.47Asキャップ層７が、この順に積層されている。さら
に、このようにして得られた積層構造の上にゲート電極
やソース・ドレイン電極（不図示）を形成して、FET50
が完成する。
ｎ型InAlAsショットキー層５には、スペーサ層４を介
してチャネル層３にキャリア（電子）を供給するための
ｎ型ドーパントとして、シリコンがドープされている。
シリコンは、InAlAsショットキー層５全体に一様にドー
プされ得る。或いは、InAlAsショットキー層５とInAlAs
スペーサ層４との間に、数原子層のオーダでシリコン層
（δドープ層）６を設けることによって、シリコンのド
ーピングを実現してもよい。
してチャネル層３にキャリア（電子）を供給するための
ｎ型ドーパントとして、シリコンがドープされている。
シリコンは、InAlAsショットキー層５全体に一様にドー
プされ得る。或いは、InAlAsショットキー層５とInAlAs
スペーサ層４との間に、数原子層のオーダでシリコン層
（δドープ層）６を設けることによって、シリコンのド
ーピングを実現してもよい。
しかし、上記の構造を有するFET50は、InAlAsショッ
トキー層５の電気的特性が、製造時の熱処理によって劣
化するという問題点を有している。
トキー層５の電気的特性が、製造時の熱処理によって劣
化するという問題点を有している。
この点について、最近の研究では、InAlAsショットキ
ー層の表面にフッ素（Ｆ）が付着すると、その後の熱処
理によってそのフッ素がInAlAsショットキー層の内部に
侵入してイオン化し、InAlAsショットキー層の内部にｎ
型ドーパントとして含まれているシリコンのダングリン
グボンドと結合して、ドーパントとして機能すべきシリ
コンをターミネート（不活性化）してしまうことが、実
験的に明らかになってきている（例えば、電子情報通信
学会技術研究報告、ED95−108（1995年10月、第35〜40
頁）を参照のこと）。これにより、InGaAsチャネル層３
のキャリア濃度及び移動度が減少して、ドレイン電流の
減少や閾値電流の変動など、トランジスタの電気的特性
の劣化が生じる。
ー層の表面にフッ素（Ｆ）が付着すると、その後の熱処
理によってそのフッ素がInAlAsショットキー層の内部に
侵入してイオン化し、InAlAsショットキー層の内部にｎ
型ドーパントとして含まれているシリコンのダングリン
グボンドと結合して、ドーパントとして機能すべきシリ
コンをターミネート（不活性化）してしまうことが、実
験的に明らかになってきている（例えば、電子情報通信
学会技術研究報告、ED95−108（1995年10月、第35〜40
頁）を参照のこと）。これにより、InGaAsチャネル層３
のキャリア濃度及び移動度が減少して、ドレイン電流の
減少や閾値電流の変動など、トランジスタの電気的特性
の劣化が生じる。
しかし、これは、InAlAsに特有の現象であって、InA
s、AlAs、GaAs、AlGaAs、或いはInGaAsには、見られな
い現象である。
s、AlAs、GaAs、AlGaAs、或いはInGaAsには、見られな
い現象である。
そこで、この問題に対処するために、従来では、InAl
Asショットキー層の近傍にInAlGaAs層を設けてフッ素に
対するバリア層として機能させるなどの手法によって、
InAlAsショットキー層へのフッ素の混入を防止している
（例えば、電子情報通信学会技術研究報告、ED95−105
（1995年10月、第13〜20頁）を参照のこと）。
Asショットキー層の近傍にInAlGaAs層を設けてフッ素に
対するバリア層として機能させるなどの手法によって、
InAlAsショットキー層へのフッ素の混入を防止している
（例えば、電子情報通信学会技術研究報告、ED95−105
（1995年10月、第13〜20頁）を参照のこと）。
しかし、上記のように、フッ素に対するバリア層とし
てのInAlGaAs層をInAlAs層の近傍に形成すると、InAlGa
As層とゲート電極との間のショットキー障壁が低くなっ
て、ゲート耐圧が小さくなるという問題点が生じる。
てのInAlGaAs層をInAlAs層の近傍に形成すると、InAlGa
As層とゲート電極との間のショットキー障壁が低くなっ
て、ゲート耐圧が小さくなるという問題点が生じる。
そこで本発明は、フッ素による動作特性への影響が低
減され且つ良好なゲート耐圧特性を有するFETを提供す
ることを目的とする。
減され且つ良好なゲート耐圧特性を有するFETを提供す
ることを目的とする。
発明の開示 本発明のある電界効果トランジスタは、基板と、該基
板上に形成された、少なくともチャネル層を含む積層構
造と、を備え、該積層構造は、該チャネル層にキャリア
を供給するためのドーパントを含有しているAlxGa1-xAs
（０≦ｘ≦１）から構成されるキャリア供給層をさらに
備えている。
板上に形成された、少なくともチャネル層を含む積層構
造と、を備え、該積層構造は、該チャネル層にキャリア
を供給するためのドーパントを含有しているAlxGa1-xAs
（０≦ｘ≦１）から構成されるキャリア供給層をさらに
備えている。
本発明の他の電界効果トランジスタは、基板と、該基
板上に形成された、少なくともチャネル層を含む積層構
造と、を備え、該積層構造は、該チャネル層にキャリア
を供給するためのドーパントを含有しているInxGa1-xAs
（０≦ｘ≦１）から構成されるキャリア供給層をさらに
備えている。
板上に形成された、少なくともチャネル層を含む積層構
造と、を備え、該積層構造は、該チャネル層にキャリア
を供給するためのドーパントを含有しているInxGa1-xAs
（０≦ｘ≦１）から構成されるキャリア供給層をさらに
備えている。
本発明の更に他の電界効果トランジスタは、基板と、
該基板上に形成された、少なくともチャネル層を含む積
層構造と、を備え、該積層構造は、該チャネル層にキャ
リアを供給するためのドーパントを含有しているキャリ
ア供給層をさらに備えており、該キャリア供給層は、該
ドーパントが数原子層オーダで堆積されているδドープ
層と、該δドープ層を挟み込むように設けられた１対の
半導体層と、を備えている。好ましくは、前記ドーパン
トがシリコンである。
該基板上に形成された、少なくともチャネル層を含む積
層構造と、を備え、該積層構造は、該チャネル層にキャ
リアを供給するためのドーパントを含有しているキャリ
ア供給層をさらに備えており、該キャリア供給層は、該
ドーパントが数原子層オーダで堆積されているδドープ
層と、該δドープ層を挟み込むように設けられた１対の
半導体層と、を備えている。好ましくは、前記ドーパン
トがシリコンである。
本発明の更に他の電界効果トランジスタは、基板と、
該基板上に形成された、InAlAsから構成されるショット
キー層とInGaAsから構成されるチャネル層とを少なくと
も含む積層構造と、を備え、該積層構造は、該チャネル
層にキャリアを供給するためのドーパントを含有してい
るAlxGa1-xAs（０≦ｘ≦１）から構成されるキャリア供
給層をさらに備えている。
該基板上に形成された、InAlAsから構成されるショット
キー層とInGaAsから構成されるチャネル層とを少なくと
も含む積層構造と、を備え、該積層構造は、該チャネル
層にキャリアを供給するためのドーパントを含有してい
るAlxGa1-xAs（０≦ｘ≦１）から構成されるキャリア供
給層をさらに備えている。
本発明の更に他の電界効果トランジスタは、基板と、
該基板上に形成された、InAlAsから構成されるショット
キー層とInGaAsから構成されるチャネル層とを少なくと
も含む積層構造と、を備え、該積層構造は、該チャネル
層にキャリアを供給するためのドーパントを含有してい
るInxGa1-xAs（０≦ｘ≦１）から構成されるキャリア供
給層をさらに備えている。
該基板上に形成された、InAlAsから構成されるショット
キー層とInGaAsから構成されるチャネル層とを少なくと
も含む積層構造と、を備え、該積層構造は、該チャネル
層にキャリアを供給するためのドーパントを含有してい
るInxGa1-xAs（０≦ｘ≦１）から構成されるキャリア供
給層をさらに備えている。
本発明の更に他の電界効果トランジスタは、基板と、
該基板上に形成されたショットキー層とチャネル層とを
少なくともを含む積層構造と、を備え、該積層構造は、
該チャネル層にキャリアを供給するためのドーパントを
含有しているキャリア供給層をさらに備えており、該キ
ャリア供給層は、該ドーパントが数原子層オーダで堆積
されているδドープ層と、該δドープ層を挟み込むよう
に設けられた１対の半導体層と、を備えている。好まし
くは、前記ドーパントがシリコンである。
該基板上に形成されたショットキー層とチャネル層とを
少なくともを含む積層構造と、を備え、該積層構造は、
該チャネル層にキャリアを供給するためのドーパントを
含有しているキャリア供給層をさらに備えており、該キ
ャリア供給層は、該ドーパントが数原子層オーダで堆積
されているδドープ層と、該δドープ層を挟み込むよう
に設けられた１対の半導体層と、を備えている。好まし
くは、前記ドーパントがシリコンである。
図面の簡単な説明 図１は、従来技術によるFETの構成を示す断面図であ
る。
る。
図２は、本発明の第１の実施形態によるFETの構成を
示す断面図である。
示す断面図である。
図３は、図２に示すFETのエネルギーバンド構成を模
式的に示す図である。
式的に示す図である。
図４は、図３に示すエネルギーバンド構成の要部を、
更に詳細に示す図である。
更に詳細に示す図である。
図５は、本発明の第２の実施形態によるFETの構成を
示す断面図である。
示す断面図である。
図６は、図５に示すFETのエネルギーバンド構成を模
式的に示す図である。
式的に示す図である。
図７は、本発明の第３の実施形態によるFETの構成を
示す断面図である。
示す断面図である。
図８は、本発明の第４の実施形態によるFETの構成を
示す断面図である。
示す断面図である。
図９は、図８に示すFETのエネルギーバンド構成を模
式的に示す図である。
式的に示す図である。
図10（ａ）は、本発明品に相当する評価サンプルの構
成を示す断面図であり、図10（ｂ）は、従来技術品に相
当する比較サンプルの構成を示す断面図である。
成を示す断面図であり、図10（ｂ）は、従来技術品に相
当する比較サンプルの構成を示す断面図である。
図11（ａ）は、図10（ａ）の評価サンプルに対するSI
MS分析結果を示す図であり、図11（ｂ）は、図10（ｂ）
の比較サンプルに対するSIMS分析結果を示す図である。
MS分析結果を示す図であり、図11（ｂ）は、図10（ｂ）
の比較サンプルに対するSIMS分析結果を示す図である。
図12は、図10（ａ）の評価サンプル及び図10（ｂ）の
比較サンプルの、フッ酸溶液に対する耐性に関する測定
データを示すグラフである。
比較サンプルの、フッ酸溶液に対する耐性に関する測定
データを示すグラフである。
図13は、図10（ａ）の評価サンプル及び図10（ｂ）の
比較サンプルの、熱的安定性に関する測定データを示す
グラフである。
比較サンプルの、熱的安定性に関する測定データを示す
グラフである。
図14は、本発明に従って構成されたFETの遮断周波数
の測定データを、これまでに報告されている測定データ
とともに示すグラフである。
の測定データを、これまでに報告されている測定データ
とともに示すグラフである。
発明を実施するための最良の形態 以下では、本発明の様々な実施形態を、添付の図面を
参照しながら説明する。
参照しながら説明する。
（第１の実施の形態） 図２は、本発明の第１の実施形態によるヘテロ接合型
FET100の構成を示す断面図である。
FET100の構成を示す断面図である。
FET100では、Feがドープされている半絶縁性InP基板1
0の上に、厚さ約500nmのアンドープIn0.52Al0.48Asバッ
ファ層11、厚さ約30nmのアンドープIn0.53Ga0.47Asチャ
ネル層12、厚さ約3nmのアンドープIn0.52Al0.48Asスペ
ーサ層13、厚さ約2nmのｎ型Al0.25Ga0.75Asキャリア供
給層14、厚さ約20nmのアンドープIn0.52Al0.48Asショッ
トキー層15、及び厚さ約10nmの（例えばシリコンがドー
プされた）ｎ型In0.53Ga0.47Asキャップ層16が、この順
に積層されている。基板10の上に、例えばMBE法によっ
て上記の各層11〜16を順次エピタキシャル成長させた後
に、フォトリソグラフィーによって、FETの形成領域を
マスクするレジストパターンを上記積層構造の上に形成
する。そして、例えばH3PO4:H2O2:H2O＝3:1:50の混合液
などのリン酸系のエッチャントを用いるエッチングを行
って、メサ分離を行う。
0の上に、厚さ約500nmのアンドープIn0.52Al0.48Asバッ
ファ層11、厚さ約30nmのアンドープIn0.53Ga0.47Asチャ
ネル層12、厚さ約3nmのアンドープIn0.52Al0.48Asスペ
ーサ層13、厚さ約2nmのｎ型Al0.25Ga0.75Asキャリア供
給層14、厚さ約20nmのアンドープIn0.52Al0.48Asショッ
トキー層15、及び厚さ約10nmの（例えばシリコンがドー
プされた）ｎ型In0.53Ga0.47Asキャップ層16が、この順
に積層されている。基板10の上に、例えばMBE法によっ
て上記の各層11〜16を順次エピタキシャル成長させた後
に、フォトリソグラフィーによって、FETの形成領域を
マスクするレジストパターンを上記積層構造の上に形成
する。そして、例えばH3PO4:H2O2:H2O＝3:1:50の混合液
などのリン酸系のエッチャントを用いるエッチングを行
って、メサ分離を行う。
次に、オーミック領域（すなわちソース・ドレイン電
極の形成位置に相当する箇所）が開口しているレジスト
マスクを、フォトリソグラフィを用いてキャップ層16の
上に形成する。さらに、レジストマスクの上には、オー
ミック金属層、例えばNi/AuGe/Auの多層構造からなる金
属層を蒸着し、その後にリフトオフを行う。これによっ
て、キャップ層16の上の所定の箇所に、ソース電極17s
及びドレイン電極17dを形成する。ここで、Ni/AuGe/Au
多層構造を構成する各層の厚さは、例えば、Ni層を約2.
5nm、AuGe層を約120nm、及びAu層を約60nmとする。
極の形成位置に相当する箇所）が開口しているレジスト
マスクを、フォトリソグラフィを用いてキャップ層16の
上に形成する。さらに、レジストマスクの上には、オー
ミック金属層、例えばNi/AuGe/Auの多層構造からなる金
属層を蒸着し、その後にリフトオフを行う。これによっ
て、キャップ層16の上の所定の箇所に、ソース電極17s
及びドレイン電極17dを形成する。ここで、Ni/AuGe/Au
多層構造を構成する各層の厚さは、例えば、Ni層を約2.
5nm、AuGe層を約120nm、及びAu層を約60nmとする。
次に、電子ビーム（EB）に感光する材料、例えばPMMA
から構成されている下部レジスト層（不図示）を、ソー
ス電極17s及びドレイン電極17dを含めてキャップ層16を
覆うように形成する。さらにその上には、電子ビーム
（EB）に感光する材料、例えばＰ（MMA−CO−MAA）から
構成されている上部レジスト層（不図示）を形成する。
から構成されている下部レジスト層（不図示）を、ソー
ス電極17s及びドレイン電極17dを含めてキャップ層16を
覆うように形成する。さらにその上には、電子ビーム
（EB）に感光する材料、例えばＰ（MMA−CO−MAA）から
構成されている上部レジスト層（不図示）を形成する。
そして、上部レジスト層（Ｐ（MMA−CO−MAA）層）
に、例えば幅が約0.5μｍのスリット状開口パターン
を、電子ビーム照射によって形成する。さらに、そのよ
うにして形成されたスリット状開口パターンを通して下
部レジスト層（PMMA層）に電子ビームを照射して、例え
ば幅が約0.1μｍのスリット状開口パターンを、上部レ
ジスト層の開口パターンを通して露出している下部レジ
スト層に形成する。
に、例えば幅が約0.5μｍのスリット状開口パターン
を、電子ビーム照射によって形成する。さらに、そのよ
うにして形成されたスリット状開口パターンを通して下
部レジスト層（PMMA層）に電子ビームを照射して、例え
ば幅が約0.1μｍのスリット状開口パターンを、上部レ
ジスト層の開口パターンを通して露出している下部レジ
スト層に形成する。
さらに、上記で形成されたスリット状開口パターンを
有する上部及び下部レジスト層をマスクとして、例えば
H3PO4:H2O2:H2O＝3:1:200の混合液などのリン酸系のエ
ッチャントを用いるエッチングを行い、キャップ層16に
リセス構造を形成する。このリセスの底部では、ショッ
トキー層15が露出する。その後に、ゲート金属膜、例え
ばTi/Pt/Auの多層構造からなるゲート電極の蒸着及びリ
フトオフによって、リセス底部でショットキー層15に接
触しているゲート電極18を形成する。ここで、Ti/Pt/Au
多層構造を構成する各層の厚さは、例えば、Ti層及びPt
層をそれぞれ約50nm、及びAu層を約400nmとする。
有する上部及び下部レジスト層をマスクとして、例えば
H3PO4:H2O2:H2O＝3:1:200の混合液などのリン酸系のエ
ッチャントを用いるエッチングを行い、キャップ層16に
リセス構造を形成する。このリセスの底部では、ショッ
トキー層15が露出する。その後に、ゲート金属膜、例え
ばTi/Pt/Auの多層構造からなるゲート電極の蒸着及びリ
フトオフによって、リセス底部でショットキー層15に接
触しているゲート電極18を形成する。ここで、Ti/Pt/Au
多層構造を構成する各層の厚さは、例えば、Ti層及びPt
層をそれぞれ約50nm、及びAu層を約400nmとする。
このようにして形成された構成に、さらに必要な配線
（不図示）を施すことによって、FET100が完成する。
（不図示）を施すことによって、FET100が完成する。
キャリア供給層14は、フッ素の影響を受けないAlGaAs
層で構成し、その結晶成長中にシリコンを同時に供給し
てドーピングすることにより、ｎ型導電型をもたせてい
る。これによって、シリコンは、キャリア供給装置14の
全体に均一に含有される。
層で構成し、その結晶成長中にシリコンを同時に供給し
てドーピングすることにより、ｎ型導電型をもたせてい
る。これによって、シリコンは、キャリア供給装置14の
全体に均一に含有される。
キャリア供給層14は、チャネル層12にキャリア（電
子）を供給するためのものであるが、チャネル層12の中
ではなく、スペーサ層13を介してチャネル層12の上に、
すなわちショットキー層側に、設けられている（但し、
ショットキー層15よりは基板側に位置している）。この
ように、キャリア供給層14とチャネル層12との間にスペ
ーサ層13を設けて、両者を離して位置させれば、キャリ
ア供給層14に含まれるイオン化不純物によってチャネル
層12の中を走行するキャリアが散乱されることを、より
効果的に防止することができる。但し、このような走行
キャリアの散乱が問題にならないような場合には、スペ
ーサ層13の形成を省略することもできる。
子）を供給するためのものであるが、チャネル層12の中
ではなく、スペーサ層13を介してチャネル層12の上に、
すなわちショットキー層側に、設けられている（但し、
ショットキー層15よりは基板側に位置している）。この
ように、キャリア供給層14とチャネル層12との間にスペ
ーサ層13を設けて、両者を離して位置させれば、キャリ
ア供給層14に含まれるイオン化不純物によってチャネル
層12の中を走行するキャリアが散乱されることを、より
効果的に防止することができる。但し、このような走行
キャリアの散乱が問題にならないような場合には、スペ
ーサ層13の形成を省略することもできる。
或いはキャリア供給層14を、チャネル層12の中に形成
することもできる。
することもできる。
図３は、図２に示す構成を有するFET100のエネルギー
バンドを模式的に描く図である。具体的には、フェルミ
レベルεＦを同一レベルに描いたときの、基板10及び各
層11〜16の伝導帯下端の位置を模式的に描いている。な
お、図３に含まれている参照番号は、図２に示す構成に
おける同じ参照番号の層を意味している。
バンドを模式的に描く図である。具体的には、フェルミ
レベルεＦを同一レベルに描いたときの、基板10及び各
層11〜16の伝導帯下端の位置を模式的に描いている。な
お、図３に含まれている参照番号は、図２に示す構成に
おける同じ参照番号の層を意味している。
一方、図４は、図３に示すエネルギーバンド図に関連
して、AlGaAsキャリア供給層14からInAlAsスペーサ層1
3、さらにInGaAsチャネル層12にかけてのエネルギーバ
ンドを、さらに詳細に示している。図４によれば、In
0.53Ga0.47Asチャネル層12のエネルギーギャップがΔEg
＝0.75eV、In0.52Al0.48Asスペーサ層13のエネルギーギ
ャップがΔEg＝1.45eV、及びｎ型Al0.25Ga0.75Asキャリ
ア供給層14のエネルギーギャップがΔEg＝1.75eVであ
る。また、キャリア供給層14とスペーサ層13との間のバ
ンドオフセットは、伝導帯下端に関してはΔEc＝0.08eV
であり、価電子帯上端に関してはΔEv＝0.22eVである。
同様に、スペーサ層13とチャネル層12との間のバンドオ
フセットは、伝導帯下端に関してはΔEc＝0.52eVであ
り、価電子帯上端に関してはΔEv＝0.18eVである。
して、AlGaAsキャリア供給層14からInAlAsスペーサ層1
3、さらにInGaAsチャネル層12にかけてのエネルギーバ
ンドを、さらに詳細に示している。図４によれば、In
0.53Ga0.47Asチャネル層12のエネルギーギャップがΔEg
＝0.75eV、In0.52Al0.48Asスペーサ層13のエネルギーギ
ャップがΔEg＝1.45eV、及びｎ型Al0.25Ga0.75Asキャリ
ア供給層14のエネルギーギャップがΔEg＝1.75eVであ
る。また、キャリア供給層14とスペーサ層13との間のバ
ンドオフセットは、伝導帯下端に関してはΔEc＝0.08eV
であり、価電子帯上端に関してはΔEv＝0.22eVである。
同様に、スペーサ層13とチャネル層12との間のバンドオ
フセットは、伝導帯下端に関してはΔEc＝0.52eVであ
り、価電子帯上端に関してはΔEv＝0.18eVである。
上記のようなエネルギーバンド構造においては、電子
がｎ型AlGaAsキャリア供給層14からスペーサ層13を通し
てチャネル層12に供給され、このチャネル層12の中を走
行する。シリコンのドーピングによってｎ型になってい
るキャリア供給層14は、フッ素による影響（ターミネー
ト）を受けないAlGaAsによって構成されているので、電
子を有効にチャネル層12に供給することができる。
がｎ型AlGaAsキャリア供給層14からスペーサ層13を通し
てチャネル層12に供給され、このチャネル層12の中を走
行する。シリコンのドーピングによってｎ型になってい
るキャリア供給層14は、フッ素による影響（ターミネー
ト）を受けないAlGaAsによって構成されているので、電
子を有効にチャネル層12に供給することができる。
このように、本発明によれば、キャリア供給層14をフ
ッ素の影響を受けないAlGaAs層で構成することによっ
て、フッ素がInAlAs層の中に侵入してそこに存在するｎ
型ドーパントとしてのシリコンと結合すること、さらに
それによって引き起こされるシートキャリア密度の低
下、及びそれに伴うドレイン電流密度の低下を、防ぐこ
とができる。この結果、ドレイン電流の低下が生じずに
高いトランスコンダクタンスを有し、フッ素に対して安
定な動作特性を維持することができる、高い信頼性を有
するInAlAs/InGaAs構造のヘテロ接合型FETが提供され
る。
ッ素の影響を受けないAlGaAs層で構成することによっ
て、フッ素がInAlAs層の中に侵入してそこに存在するｎ
型ドーパントとしてのシリコンと結合すること、さらに
それによって引き起こされるシートキャリア密度の低
下、及びそれに伴うドレイン電流密度の低下を、防ぐこ
とができる。この結果、ドレイン電流の低下が生じずに
高いトランスコンダクタンスを有し、フッ素に対して安
定な動作特性を維持することができる、高い信頼性を有
するInAlAs/InGaAs構造のヘテロ接合型FETが提供され
る。
上記の説明では、キャリア供給層14として用いている
AlGaAs層の厚さは、約2nmとしているが、この値は、格
子定数の不整合に基づいて決定される臨界膜厚（約4n
m）以下である。従って、InAlAs/InGaAs構造の中にAlGa
As層（キャリア供給層）14を挿入しても、格子不整合に
起因する転位は発生しない。
AlGaAs層の厚さは、約2nmとしているが、この値は、格
子定数の不整合に基づいて決定される臨界膜厚（約4n
m）以下である。従って、InAlAs/InGaAs構造の中にAlGa
As層（キャリア供給層）14を挿入しても、格子不整合に
起因する転位は発生しない。
さらに、以上の説明では、キャリア供給層14はAlGaAs
層としているが、その構造材料はこれに限られるわけで
はない。フッ素によるｎ型ドーパントとしてのシリコン
のターミネートが生じないIII−Ｖ族化合物半導体であ
れば、キャリア供給層の構成材料として使用することが
できる。具体的には、上記の説明におけるAlGaAs層に代
えて、GaAs層、AlAs層、InAs層、或いはInGaAs層によっ
て、キャリア供給層14を構成することができる。さら
に、Ｖ族元素としてＰ（リン）を用いたものとして、In
xGa1-xP層（０≦ｘ≦１）或いはAlxGa1-xP層（０≦ｘ≦
１）と表される材料、具体的には、InP層、GaP層、AlP
層、InGaP層、或いはAlGaP層で、キャリア供給層14を構
成することもできる。特に、キャリア供給層14をInP層
とすれば、基板10と同じ材料で構成されることになるの
で、格子整合を得ることができる。また、InGaP層を用
いる場合には、InPに比べて格子定数がやや大きくなる
が、Gaの組成を約20％（In0.8Ga0.2Ｐ）程度に設定すれ
ば、臨界膜厚が大きくとれて且つチャネル層12のバンド
ギャップも大きくなる。これより、キャリアがチャネル
層12の内部に局在しやすくなるので、キャリア供給層14
の構成材料として適している。
層としているが、その構造材料はこれに限られるわけで
はない。フッ素によるｎ型ドーパントとしてのシリコン
のターミネートが生じないIII−Ｖ族化合物半導体であ
れば、キャリア供給層の構成材料として使用することが
できる。具体的には、上記の説明におけるAlGaAs層に代
えて、GaAs層、AlAs層、InAs層、或いはInGaAs層によっ
て、キャリア供給層14を構成することができる。さら
に、Ｖ族元素としてＰ（リン）を用いたものとして、In
xGa1-xP層（０≦ｘ≦１）或いはAlxGa1-xP層（０≦ｘ≦
１）と表される材料、具体的には、InP層、GaP層、AlP
層、InGaP層、或いはAlGaP層で、キャリア供給層14を構
成することもできる。特に、キャリア供給層14をInP層
とすれば、基板10と同じ材料で構成されることになるの
で、格子整合を得ることができる。また、InGaP層を用
いる場合には、InPに比べて格子定数がやや大きくなる
が、Gaの組成を約20％（In0.8Ga0.2Ｐ）程度に設定すれ
ば、臨界膜厚が大きくとれて且つチャネル層12のバンド
ギャップも大きくなる。これより、キャリアがチャネル
層12の内部に局在しやすくなるので、キャリア供給層14
の構成材料として適している。
また、上記構成を有するFETにおいて、チャネル層12
にｎ型ドーパントをドーピングすれば、ドレイン電流を
大きくすることができるので、パワー用の用途に用いる
ことが可能になる。
にｎ型ドーパントをドーピングすれば、ドレイン電流を
大きくすることができるので、パワー用の用途に用いる
ことが可能になる。
（第２の実施の形態） 図５は、本発明の第２の実施形態によるヘテロ接合型
FET200の構成を示す断面図である。
FET200の構成を示す断面図である。
FET200では、基板として、第１の実施形態の半絶縁性
InP基板に代えて、半絶縁性GaAs基板20を使用する。さ
らに、GaAs基板20とその上に形成されるInAlAs/InGaAs
系積層構造との間の格子不整合を緩和するために、GaAs
基板20の上には、厚さが約1000nmのアンドープInGaAsグ
レーディッドバッファ層21を形成する。このInGaAsグレ
ーディッドバッファ層21は、GaAs基板20に接する界面か
ら、上部積層構造に接する界面にかけて、その組成が連
続的に次第に変化していくように形成されている。具体
的には、GaAs基板20との界面では、グレーディッドバッ
ファ層21の組成は、Inを含まないGaAsとなっている。そ
こから上方に向けて、In含有量が増加するとともにGa含
有量が減少し、InAlAsバッファ層11に接する界面では、
その組成はIn0.53Ga0.47Asとなっている。
InP基板に代えて、半絶縁性GaAs基板20を使用する。さ
らに、GaAs基板20とその上に形成されるInAlAs/InGaAs
系積層構造との間の格子不整合を緩和するために、GaAs
基板20の上には、厚さが約1000nmのアンドープInGaAsグ
レーディッドバッファ層21を形成する。このInGaAsグレ
ーディッドバッファ層21は、GaAs基板20に接する界面か
ら、上部積層構造に接する界面にかけて、その組成が連
続的に次第に変化していくように形成されている。具体
的には、GaAs基板20との界面では、グレーディッドバッ
ファ層21の組成は、Inを含まないGaAsとなっている。そ
こから上方に向けて、In含有量が増加するとともにGa含
有量が減少し、InAlAsバッファ層11に接する界面では、
その組成はIn0.53Ga0.47Asとなっている。
さらに、InGaAsグレーディッドバッファ層21の上に
は、図２を参照して説明した第１の実施形態におけるFE
T100と同じ積層構造が形成される。具体的には、厚さ約
500nmのアンドープIn0.52Al0.48Asバッファ層11、厚さ
約30nmのアンドープIn0.53Ga0.47Asチャネル層12、厚さ
約3nmのアンドープIn0.52Al0.48Asスペーサ層13、厚さ
約2nmのｎ型Al0.25Ga0.75Asキャリア供給層14、厚さ約2
0nmのアンドープIn0.52Al0.48Asショットキー層15、及
び厚さ約10nmの（例えばシリコンがドープされた）ｎ型
In0.53Ga0.47Asキャップ層16が、この順に積層されてい
る。さらに、これらの積層構造の上には、ソース電極17
s、ドレイン電極17d、及びゲート電極18が、図２と同様
に形成される。
は、図２を参照して説明した第１の実施形態におけるFE
T100と同じ積層構造が形成される。具体的には、厚さ約
500nmのアンドープIn0.52Al0.48Asバッファ層11、厚さ
約30nmのアンドープIn0.53Ga0.47Asチャネル層12、厚さ
約3nmのアンドープIn0.52Al0.48Asスペーサ層13、厚さ
約2nmのｎ型Al0.25Ga0.75Asキャリア供給層14、厚さ約2
0nmのアンドープIn0.52Al0.48Asショットキー層15、及
び厚さ約10nmの（例えばシリコンがドープされた）ｎ型
In0.53Ga0.47Asキャップ層16が、この順に積層されてい
る。さらに、これらの積層構造の上には、ソース電極17
s、ドレイン電極17d、及びゲート電極18が、図２と同様
に形成される。
以上の各層の形成は、第１の実施形態と同様に、例え
ばMBE法によって行うことができる。また、その後にFET
を完成させるために必要となるプロセスも、第１の実施
形態で説明したものと同様にすることができる。図５に
おいて、基板及びグレーディッドバッファ層を除くその
他の構成要素には、図２に示したFET100の対応する構成
要素と同じ参照番号を付しており、ここでは、その詳細
な説明を省略する。
ばMBE法によって行うことができる。また、その後にFET
を完成させるために必要となるプロセスも、第１の実施
形態で説明したものと同様にすることができる。図５に
おいて、基板及びグレーディッドバッファ層を除くその
他の構成要素には、図２に示したFET100の対応する構成
要素と同じ参照番号を付しており、ここでは、その詳細
な説明を省略する。
本実施形態においても、キャリア供給層14は、フッ素
の影響を受けないAlGaAs層で構成し、この結晶成長中に
シリコンを同時に供給してドーピングすることにより、
ｎ型導電型をもたせている。これによって、シリコン
は、キャリア供給層14の全体に均一に含有される。
の影響を受けないAlGaAs層で構成し、この結晶成長中に
シリコンを同時に供給してドーピングすることにより、
ｎ型導電型をもたせている。これによって、シリコン
は、キャリア供給層14の全体に均一に含有される。
キャリア供給層14は、チャネル層12にキャリア（電
子）を供給するためのものであるが、チャネル層12の中
ではなく、スペーサ層13を介してチャネル層12の上に、
すなわちショットキー層側に、設けられている（但し、
ショットキー層15よりは基板側に位置している）。この
ように、キャリア供給層14とチャネル層12との間にスペ
ーサ層13を設けて、両者を離して位置させれば、キャリ
ア供給層14に含まれるイオン化不純物によってチャネル
層12の中を走行するキャリアが散乱されることを、より
効果的に防止することができる。但し、このような走行
キャリアの散乱が問題にならないような場合には、スペ
ーサ層13の形成を省略することもできる。
子）を供給するためのものであるが、チャネル層12の中
ではなく、スペーサ層13を介してチャネル層12の上に、
すなわちショットキー層側に、設けられている（但し、
ショットキー層15よりは基板側に位置している）。この
ように、キャリア供給層14とチャネル層12との間にスペ
ーサ層13を設けて、両者を離して位置させれば、キャリ
ア供給層14に含まれるイオン化不純物によってチャネル
層12の中を走行するキャリアが散乱されることを、より
効果的に防止することができる。但し、このような走行
キャリアの散乱が問題にならないような場合には、スペ
ーサ層13の形成を省略することもできる。
或いは、キャリア供給層14を、チャネル層12の中に形
成することもできる。
成することもできる。
図６は、図５に示す構成を有するFET200のエネルギー
バンドを模式的に示す図である。具体的には、フェルミ
レベルεＦを同一レベルに描いたときの、基板20、グレ
ーディッドバッファ層21、及び各層11〜16の伝導帯下端
の位置を模式的に描いている。なお、図６に含まれてい
る参照番号は、図５に示す構成における同じ参照番号の
層を意味している。
バンドを模式的に示す図である。具体的には、フェルミ
レベルεＦを同一レベルに描いたときの、基板20、グレ
ーディッドバッファ層21、及び各層11〜16の伝導帯下端
の位置を模式的に描いている。なお、図６に含まれてい
る参照番号は、図５に示す構成における同じ参照番号の
層を意味している。
上記のようなエネルギーバンド構造においては、第１
の実施形態においてと同様に、電気がｎ型AlGaAsキャリ
ア供給層14からスペーサ層13を通してチャネル層12に供
給され、このチャネル層12の中を走行する。シリコンの
ドーピングによってｎ型になっているキャリア供給層14
は、フッ素による影響（ターミネート）を受けないAlGa
Asによって構成されているので、電子を有効にチャネル
層12に供給することができる。
の実施形態においてと同様に、電気がｎ型AlGaAsキャリ
ア供給層14からスペーサ層13を通してチャネル層12に供
給され、このチャネル層12の中を走行する。シリコンの
ドーピングによってｎ型になっているキャリア供給層14
は、フッ素による影響（ターミネート）を受けないAlGa
Asによって構成されているので、電子を有効にチャネル
層12に供給することができる。
このように、本発明によれば、キャリア供給層14をフ
ッ素の影響を受けないAlGaAs層で構成することによっ
て、フッ素がInAlAs層の中に侵入してそこに存在するｎ
型ドーパントとしてのシリコンと結合すること、さらに
それによって引き起こされるシートキャリア密度の低
下、及びそれに伴うドレイン電流密度の低下を、防ぐこ
とができる。この結果、ドレイン電流の低下が生じずに
高いトランスコンダクタンスを有し、フッ素に対して安
定な動作特性を維持することができる、高い信頼性を有
するInAlAs/InGaAs構造のヘテロ接合型FETが提供され
る。
ッ素の影響を受けないAlGaAs層で構成することによっ
て、フッ素がInAlAs層の中に侵入してそこに存在するｎ
型ドーパントとしてのシリコンと結合すること、さらに
それによって引き起こされるシートキャリア密度の低
下、及びそれに伴うドレイン電流密度の低下を、防ぐこ
とができる。この結果、ドレイン電流の低下が生じずに
高いトランスコンダクタンスを有し、フッ素に対して安
定な動作特性を維持することができる、高い信頼性を有
するInAlAs/InGaAs構造のヘテロ接合型FETが提供され
る。
キャリア供給層14として用いているAlGaAs層の厚さ
は、約2nmとしているが、この値は、格子定数の不整合
に基づいて決定される臨界膜厚（約4nm）以下である。
従って、InAlAs/InGaAs構造の中にAlGaAs層（キャリア
供給層）14を挿入しても、格子不整合に起因する転位は
発生しない。
は、約2nmとしているが、この値は、格子定数の不整合
に基づいて決定される臨界膜厚（約4nm）以下である。
従って、InAlAs/InGaAs構造の中にAlGaAs層（キャリア
供給層）14を挿入しても、格子不整合に起因する転位は
発生しない。
さらに、以上の説明では、キャリア供給層14はAlGaAs
層としているが、その構成材料はこれに限られるわけで
はない。フッ素によるｎ型ドーパントとしてのシリコン
のターミネートが生じないIII−Ｖ族化合物半導体であ
れば、キャリア供給層の構成材料として使用することが
できる。具体的には、上記の説明におけるAlGaAs層に代
えて、GaAs層、AlAs層、InAs層、或いはInGaAs層によっ
て、キャリア供給層14を構成することができる。さら
に、Ｖ族元素としてＰ（リン）を用いたものとして、In
xGa1-xP層（０≦ｘ≦１）或いはAlxGa1-xP層（０≦ｘ≦
１）と表される材料、具体的には、InP層、GaP層、AlP
層、InGaP層、或いはAlGaP層で、キャリア供給層14を構
成することもできる。特に、キャリア供給層14としてIn
GaP層を用いる場合には、InPに比べて格子定数がやや大
きくなるが、Gaの組成を約20％（In0.8Ga0.2Ｐ）程度に
設定すれば、臨界膜厚が大きくとれて且つチャネル層12
のバンドギャップも大きくなる。これより、キャリアが
チャネル層12の内部に局在しやすくなるので、キャリア
供給層14の構成材料として適している。
層としているが、その構成材料はこれに限られるわけで
はない。フッ素によるｎ型ドーパントとしてのシリコン
のターミネートが生じないIII−Ｖ族化合物半導体であ
れば、キャリア供給層の構成材料として使用することが
できる。具体的には、上記の説明におけるAlGaAs層に代
えて、GaAs層、AlAs層、InAs層、或いはInGaAs層によっ
て、キャリア供給層14を構成することができる。さら
に、Ｖ族元素としてＰ（リン）を用いたものとして、In
xGa1-xP層（０≦ｘ≦１）或いはAlxGa1-xP層（０≦ｘ≦
１）と表される材料、具体的には、InP層、GaP層、AlP
層、InGaP層、或いはAlGaP層で、キャリア供給層14を構
成することもできる。特に、キャリア供給層14としてIn
GaP層を用いる場合には、InPに比べて格子定数がやや大
きくなるが、Gaの組成を約20％（In0.8Ga0.2Ｐ）程度に
設定すれば、臨界膜厚が大きくとれて且つチャネル層12
のバンドギャップも大きくなる。これより、キャリアが
チャネル層12の内部に局在しやすくなるので、キャリア
供給層14の構成材料として適している。
また、上記構成を有するFETにおいて、チャネル層12
にｎ型ドーパントをドーピングすれば、ドレイン電流を
大きくすることができるので、パワー用の用途に用いる
ことが可能になる。
にｎ型ドーパントをドーピングすれば、ドレイン電流を
大きくすることができるので、パワー用の用途に用いる
ことが可能になる。
（第３の実施の形態） 図７は、本発明の第３の実施形態によるヘテロ接合型
FET300の構成を示す断面図である。具体的には、本実施
形態のFET300は、いわゆる逆HEMT構成を有している。
FET300の構成を示す断面図である。具体的には、本実施
形態のFET300は、いわゆる逆HEMT構成を有している。
FET300では、Feがドープされた半絶縁性InP基板10の
上に、厚さ約500nmのアンドープIn0.52Al0.48Asバッフ
ァ層11、厚さ約2nmのｎ型Al0.25Ga0.75Asキャリア供給
層34、厚さ約3nmのアンドープIn0.52Al0.48Asスペーサ
層33、厚さ約30nmのアンドープIn0.53Ga0.47Asチャネル
層32、厚さ約20nmのアンドープIn0.52Al0.48Asショット
キー層15、及び厚さ約10nmの（例えばシリコンがドープ
された）ｎ型In0.53Ga0.47Asキャップ層16が、この順に
積層されている。さらに、これらの積層構造の上には、
ソース電極17s、ドレイン電極17d、及びゲート電極18
が、図２或いは図５と同様に形成される。
上に、厚さ約500nmのアンドープIn0.52Al0.48Asバッフ
ァ層11、厚さ約2nmのｎ型Al0.25Ga0.75Asキャリア供給
層34、厚さ約3nmのアンドープIn0.52Al0.48Asスペーサ
層33、厚さ約30nmのアンドープIn0.53Ga0.47Asチャネル
層32、厚さ約20nmのアンドープIn0.52Al0.48Asショット
キー層15、及び厚さ約10nmの（例えばシリコンがドープ
された）ｎ型In0.53Ga0.47Asキャップ層16が、この順に
積層されている。さらに、これらの積層構造の上には、
ソース電極17s、ドレイン電極17d、及びゲート電極18
が、図２或いは図５と同様に形成される。
以上の各層の形成は、第１或いは第２の実施形態と同
様に、例えばMBE法によって行うことができる。また、
その後にFETを完成させるために必要となるプロセス
も、第１或いは第２の実施形態で説明したものと同様に
することができる。図７において、積層構造の中におけ
る形成位置が図２のFET100とは異なっているキャリア供
給層34、スペーサ層33、及びチャネル層32には、異なっ
た参照番号を付している。その他の構成要素には、図２
に示したFET100の対応する構成要素と同じ参照番号を付
しており、ここでは、その詳細な説明を省略する。
様に、例えばMBE法によって行うことができる。また、
その後にFETを完成させるために必要となるプロセス
も、第１或いは第２の実施形態で説明したものと同様に
することができる。図７において、積層構造の中におけ
る形成位置が図２のFET100とは異なっているキャリア供
給層34、スペーサ層33、及びチャネル層32には、異なっ
た参照番号を付している。その他の構成要素には、図２
に示したFET100の対応する構成要素と同じ参照番号を付
しており、ここでは、その詳細な説明を省略する。
本実施形態においても、キャリア供給層34は、フッ素
の影響を受けないAlGaAs層で構成し、その結晶成長中に
シリコンを同時に供給してドーピングすることにより、
ｎ型導電型をもたせている。これによって、シリコン
は、キャリア供給層34の全体に均一に含有される。
の影響を受けないAlGaAs層で構成し、その結晶成長中に
シリコンを同時に供給してドーピングすることにより、
ｎ型導電型をもたせている。これによって、シリコン
は、キャリア供給層34の全体に均一に含有される。
キャリア供給層34は、チャネル層32にキャリア（電
子）を供給するためのものであるが、チャネル層32の中
ではなく、スペーサ層33を介してチャネル層32の下側
に、すなわち基板側に、設けられている（但し、バッフ
ァ層11よりはショットキー層側に位置している）。この
ように、キャリア供給層34とチャネル層32との間にスペ
ーサ層33を設けて、両者を離して位置させれば、キャリ
ア供給層34に含まれるイオン化不純物によってチャネル
層32の中を走行するキャリアが散乱されることを、より
効果的に防止することができる。但し、このような走行
キャリアの散乱が問題にならないような場合には、スペ
ーサ層33の形成を省略することもできる。
子）を供給するためのものであるが、チャネル層32の中
ではなく、スペーサ層33を介してチャネル層32の下側
に、すなわち基板側に、設けられている（但し、バッフ
ァ層11よりはショットキー層側に位置している）。この
ように、キャリア供給層34とチャネル層32との間にスペ
ーサ層33を設けて、両者を離して位置させれば、キャリ
ア供給層34に含まれるイオン化不純物によってチャネル
層32の中を走行するキャリアが散乱されることを、より
効果的に防止することができる。但し、このような走行
キャリアの散乱が問題にならないような場合には、スペ
ーサ層33の形成を省略することもできる。
このように、本発明によれば、キャリア供給層34をフ
ッ素の影響を受けないAlGaAs層で構成することによっ
て、フッ素がInAlAs層の中に侵入してそこに存在するｎ
型ドーパントとしてのシリコンと結合すること、さらに
それによって引き起こされるシートキャリア密度の低
下、及びそれに伴うドレイン電流密度の低下を、防ぐこ
とができる。この結果、ドレイン電流の低下が生じずに
高いトランスコンダクタンスを有し、フッ素に対して安
定な動作特性を維持することができる。高い信頼性を有
するInAlAs/InGaAs構造のヘテロ接合型FETが提供され
る。
ッ素の影響を受けないAlGaAs層で構成することによっ
て、フッ素がInAlAs層の中に侵入してそこに存在するｎ
型ドーパントとしてのシリコンと結合すること、さらに
それによって引き起こされるシートキャリア密度の低
下、及びそれに伴うドレイン電流密度の低下を、防ぐこ
とができる。この結果、ドレイン電流の低下が生じずに
高いトランスコンダクタンスを有し、フッ素に対して安
定な動作特性を維持することができる。高い信頼性を有
するInAlAs/InGaAs構造のヘテロ接合型FETが提供され
る。
キャリア供給層34として用いているAlGaAs層の厚さ
は、約2nmとしているが、この値は、格子定数の不整合
に基づいて決定される臨界膜厚（約4nm）以下である。
従って、InAlAs/InGaAs構造の中にAlGaAs層（キャリア
供給層）34を挿入しても、格子不整合に起因する転位は
発生しない。
は、約2nmとしているが、この値は、格子定数の不整合
に基づいて決定される臨界膜厚（約4nm）以下である。
従って、InAlAs/InGaAs構造の中にAlGaAs層（キャリア
供給層）34を挿入しても、格子不整合に起因する転位は
発生しない。
さらに、以上の説明では、キャリア供給層34はAlGaAs
層としているが、その構成材料はこれに限られるわけで
はない。フッ素によるｎ型ドーパントとしてのシリコン
のターミネートが生じないIII−Ｖ族化合物半導体であ
れば、キャリア供給層の構成材料として使用することが
できる。具体的には、上記の説明におけるAlGaAs層に代
えて、GaAs層、AlAs層、InAs層、或いはInGaAs層によっ
て、キャリア供給層34を構成することができる。さら
に、Ｖ族元素としてＰ（リン）を用いたものとして、In
xGa1-xP層（０≦ｘ≦１）或いはAlxGa1-xP層（０≦ｘ≦
１）と表される材料、具体的には、InP層、GaP層、AlP
層、InGaP層、或いはAlGaP層で、キャリア供給層34を構
成することもできる。特に、キャリア供給層34をInP層
とすれば、基板10と同じ材料で構成されることになるの
で、格子整合を得ることができる。また、InGaP層を用
いる場合には、InPに比べて格子定数がやや大きくなる
が、Gaの組成を約20％（In0.8Ga0.2Ｐ）程度に設定すれ
ば、臨界膜厚が大きくとれて且つチャネル層32のバンド
ギャップも大きくなる。これより、キャリアがチャネル
層32の内部に局在しやすくなるので、キャリア供給層34
の構成材料として適している。
層としているが、その構成材料はこれに限られるわけで
はない。フッ素によるｎ型ドーパントとしてのシリコン
のターミネートが生じないIII−Ｖ族化合物半導体であ
れば、キャリア供給層の構成材料として使用することが
できる。具体的には、上記の説明におけるAlGaAs層に代
えて、GaAs層、AlAs層、InAs層、或いはInGaAs層によっ
て、キャリア供給層34を構成することができる。さら
に、Ｖ族元素としてＰ（リン）を用いたものとして、In
xGa1-xP層（０≦ｘ≦１）或いはAlxGa1-xP層（０≦ｘ≦
１）と表される材料、具体的には、InP層、GaP層、AlP
層、InGaP層、或いはAlGaP層で、キャリア供給層34を構
成することもできる。特に、キャリア供給層34をInP層
とすれば、基板10と同じ材料で構成されることになるの
で、格子整合を得ることができる。また、InGaP層を用
いる場合には、InPに比べて格子定数がやや大きくなる
が、Gaの組成を約20％（In0.8Ga0.2Ｐ）程度に設定すれ
ば、臨界膜厚が大きくとれて且つチャネル層32のバンド
ギャップも大きくなる。これより、キャリアがチャネル
層32の内部に局在しやすくなるので、キャリア供給層34
の構成材料として適している。
また、上記構成を有するFETにおいて、チャネル層32
にｎ型ドーパントをドーピングすれば、ドレイン電流を
大きくすることができるので、パワー用の用途に用いる
ことが可能になる。
にｎ型ドーパントをドーピングすれば、ドレイン電流を
大きくすることができるので、パワー用の用途に用いる
ことが可能になる。
（第４の実施の形態） 図８は、本発明の第４の実施形態によるヘテロ接合型
FET400の構成を示す断面図である。
FET400の構成を示す断面図である。
本実施形態におけるFET400の基本構造は、図２に示し
た第１の実施形態におけるFET100と同様である。但し、
FET100では、ｎ型ドーパントとしてのシリコンがｎ型Al
GaAsキャリア供給層14の全体に一様にドープされる、い
わゆるユニフォームドーピングが施されているのに対し
て、本実施形態のFET400では、AlGaAsキャリア供給層44
の中にδドープ層44dを設けることによって、ｎ型ドー
パントを供給する構成になっている。
た第１の実施形態におけるFET100と同様である。但し、
FET100では、ｎ型ドーパントとしてのシリコンがｎ型Al
GaAsキャリア供給層14の全体に一様にドープされる、い
わゆるユニフォームドーピングが施されているのに対し
て、本実施形態のFET400では、AlGaAsキャリア供給層44
の中にδドープ層44dを設けることによって、ｎ型ドー
パントを供給する構成になっている。
ここで、δドープ層44dとは、キャリア供給層44を構
成するAlGaAs層44の中に、ｎ型ドーパントであるシリコ
ン層44dを数原子層分だけ、例えば１原子層分だけ積層
して、形成される。例えば、その厚さは、約3nmに相当
する。一方、δドープ層44dを上下から挟み込んでいるA
lGaAsキャリア供給層44の上部層及び下部層は、それぞ
れ厚さが約1nmであり、アンドープ状態になっている。
このように、一対のアンドープAlGaAs層（厚さ：約1n
m）の間にｎ型ドーパント（この場合にはシリコン）の
極めて薄い層44dが挟み込まれている構成であっても、A
lGaAs層44はキャリア供給層として機能する。
成するAlGaAs層44の中に、ｎ型ドーパントであるシリコ
ン層44dを数原子層分だけ、例えば１原子層分だけ積層
して、形成される。例えば、その厚さは、約3nmに相当
する。一方、δドープ層44dを上下から挟み込んでいるA
lGaAsキャリア供給層44の上部層及び下部層は、それぞ
れ厚さが約1nmであり、アンドープ状態になっている。
このように、一対のアンドープAlGaAs層（厚さ：約1n
m）の間にｎ型ドーパント（この場合にはシリコン）の
極めて薄い層44dが挟み込まれている構成であっても、A
lGaAs層44はキャリア供給層として機能する。
上記のようなδドーピングは、ユニフォームドーピン
グに比べて、FETの利得の向上に効果的である。以下
に、その理由を説明する。
グに比べて、FETの利得の向上に効果的である。以下
に、その理由を説明する。
FETの利得を向上するには、ドレイン電流（IDS）−ゲ
ート電圧（VGS）特性カーブの傾きgm（＝∂IDS/∂VGS）
の向上が必要である。このためには、ゲート電極の直下
におけるゲート電極とチャネル層との距離を減らす必要
がある。しかし、ショットキー層がキャリア供給の役割
も担っている従来技術の構成では、そのようにショット
キー層の厚さを減らすと、チャネル層にキャリアを供給
するためのドーパントの含有量が減少し、キャリア層に
供給されるキャリア量が減少してしまう。この点を考慮
して、ショットキー層を薄くしながらキャリア供給量の
減少を防ぐためには、ショットキー層におけるドーパン
トのドープ量を増加させて、単位体積当たりのキャリア
供給能力を向上させる必要がある。しかし、その場合に
は、今度は、ゲート電極に印加される電圧に対するショ
ットキー層の耐圧特性が劣化する可能性がある。
ート電圧（VGS）特性カーブの傾きgm（＝∂IDS/∂VGS）
の向上が必要である。このためには、ゲート電極の直下
におけるゲート電極とチャネル層との距離を減らす必要
がある。しかし、ショットキー層がキャリア供給の役割
も担っている従来技術の構成では、そのようにショット
キー層の厚さを減らすと、チャネル層にキャリアを供給
するためのドーパントの含有量が減少し、キャリア層に
供給されるキャリア量が減少してしまう。この点を考慮
して、ショットキー層を薄くしながらキャリア供給量の
減少を防ぐためには、ショットキー層におけるドーパン
トのドープ量を増加させて、単位体積当たりのキャリア
供給能力を向上させる必要がある。しかし、その場合に
は、今度は、ゲート電極に印加される電圧に対するショ
ットキー層の耐圧特性が劣化する可能性がある。
このように、ユニフォームドーピングでは、利得の向
上とゲート電圧に対する耐圧の確保との間にトレードオ
フ関係が存在して、両者の両立が困難になる場合があ
る。
上とゲート電圧に対する耐圧の確保との間にトレードオ
フ関係が存在して、両者の両立が困難になる場合があ
る。
これに対してδドーピングでは、キャリア供給に関わ
る層を構成する構造の中で、実際にドーパントを含有し
ているのは、数原子層程度の厚さのδドープ層のみであ
る。従って、利得の向上を目指してgmを改善するために
キャリア供給のための層の厚さを薄くしても、キャリア
供給量の減少という悪影響は生じない。従って、δドー
ピングでは、キャリア供給のための層厚の減少に伴うキ
ャリア供給能力の減少を補償するためにドープ量を増加
させる必要が無く、この点に起因していたゲート印加電
圧に対する耐圧の劣化という問題は、生じない。
る層を構成する構造の中で、実際にドーパントを含有し
ているのは、数原子層程度の厚さのδドープ層のみであ
る。従って、利得の向上を目指してgmを改善するために
キャリア供給のための層の厚さを薄くしても、キャリア
供給量の減少という悪影響は生じない。従って、δドー
ピングでは、キャリア供給のための層厚の減少に伴うキ
ャリア供給能力の減少を補償するためにドープ量を増加
させる必要が無く、この点に起因していたゲート印加電
圧に対する耐圧の劣化という問題は、生じない。
本実施形態のFET400は、上記のような効果を有するδ
ドーピング技術を、図２のFET100の構成に適用したもの
である。
ドーピング技術を、図２のFET100の構成に適用したもの
である。
図８を参照すると、FET400において、Feがドープされ
た半絶縁性InP基板10の上に、厚さ約500nmのアンドープ
In0.52Al0.48Asバッファ層11、厚さ約30nmのアンドープ
In0.53Ga0.47Asチャネル層12、厚さ約3nmのアンドープI
n0.52Al0.48Asスペーサ層13、δドープ層44dとそれを上
下から挟み込むアンドープAl0.25Ga0.75As層（δドープ
層44dの上下に位置する部分の厚さはそれぞれ約1nm）と
から構成されるキャリア供給層44、厚さ約30nmのアンド
ープIn0.52Al0.48Asショットキー層15、及び厚さ約5nm
の（例えばシリコンがドープされた）ｎ型In0.53Ga0.47
Asキャップ層16が、この順に積層されている。さらに、
これらの積層構造の上には、ソース電極17s、ドレイン
電極17d、及びゲート電極18が、これまでの実施形態の
場合と同様に形成される。
た半絶縁性InP基板10の上に、厚さ約500nmのアンドープ
In0.52Al0.48Asバッファ層11、厚さ約30nmのアンドープ
In0.53Ga0.47Asチャネル層12、厚さ約3nmのアンドープI
n0.52Al0.48Asスペーサ層13、δドープ層44dとそれを上
下から挟み込むアンドープAl0.25Ga0.75As層（δドープ
層44dの上下に位置する部分の厚さはそれぞれ約1nm）と
から構成されるキャリア供給層44、厚さ約30nmのアンド
ープIn0.52Al0.48Asショットキー層15、及び厚さ約5nm
の（例えばシリコンがドープされた）ｎ型In0.53Ga0.47
Asキャップ層16が、この順に積層されている。さらに、
これらの積層構造の上には、ソース電極17s、ドレイン
電極17d、及びゲート電極18が、これまでの実施形態の
場合と同様に形成される。
以上の各層の形成は、これまでの実施形態と同様に、
例えばMBE法によって行うことができる。また、その後
にFETを完成させるために必要となるプロセスも、これ
までの実施形態で説明したものと同様にすることができ
る。ここで、δドープ層44dを形成するためには、アン
ドープAlGaAs層の形成中に、Asの照射を続けながらAl及
びGaの供給を停止し、その代わりにシリコンを照射すれ
ばよい。なお、図８において、δドープ層44dを含むキ
ャリア供給層44以外の構成要素には、これまでの実施形
態における対応する構成要素と同じ参照番号を付してお
り、ここでは、その詳細な説明を省略する。
例えばMBE法によって行うことができる。また、その後
にFETを完成させるために必要となるプロセスも、これ
までの実施形態で説明したものと同様にすることができ
る。ここで、δドープ層44dを形成するためには、アン
ドープAlGaAs層の形成中に、Asの照射を続けながらAl及
びGaの供給を停止し、その代わりにシリコンを照射すれ
ばよい。なお、図８において、δドープ層44dを含むキ
ャリア供給層44以外の構成要素には、これまでの実施形
態における対応する構成要素と同じ参照番号を付してお
り、ここでは、その詳細な説明を省略する。
図９は、図８に示す構成を有するFET400のエネルギー
バンド図である。具体的には、フェルミレベルεＦを同
一レベルに描いたときの、基板10及び各層11〜16及び44
の伝導帯下端の位置を模式的に描いている。なお、図９
に含まれている参照番号は、図８に示す構成における同
じ参照番号の層を意味している。
バンド図である。具体的には、フェルミレベルεＦを同
一レベルに描いたときの、基板10及び各層11〜16及び44
の伝導帯下端の位置を模式的に描いている。なお、図９
に含まれている参照番号は、図８に示す構成における同
じ参照番号の層を意味している。
上記のようなエネルギーバンド構造においては、電子
がｎ型AlGaAsキャリア供給層44に含まれるδドープ層44
dから、スペーサ層13を通してチャネル層12に供給さ
れ、このチャネル層12の中を走行する。キャリア供給層
44は、フッ素による影響（ターミネート）を受けないAl
GaAsによって構成されているので、電子を有効にチャネ
ル層12に供給することができる。
がｎ型AlGaAsキャリア供給層44に含まれるδドープ層44
dから、スペーサ層13を通してチャネル層12に供給さ
れ、このチャネル層12の中を走行する。キャリア供給層
44は、フッ素による影響（ターミネート）を受けないAl
GaAsによって構成されているので、電子を有効にチャネ
ル層12に供給することができる。
なお、エネルギーギャップΔEgや、伝導帯下端におけ
るバンドオフセットΔEc及び価電子上端におけるバンド
オフセットΔEvなどの値は、第１の実施形態に関連して
図４を参照して説明したものと同じである。
るバンドオフセットΔEc及び価電子上端におけるバンド
オフセットΔEvなどの値は、第１の実施形態に関連して
図４を参照して説明したものと同じである。
このように、本実施形態のようなδドーピング構造に
おいても、キャリア供給層44をフッ素の影響を受けない
AlGaAs層で構成することによって、フッ素がInAlAs層の
中に侵入してそこに存在するｎ型ドーパントとしてのシ
リコンと結合すること、さらにそれによって引き起こさ
れるシートキャリア密度の低下、及びそれに伴うドレイ
ン電流密度の低下を、防ぐことができる。この結果、ド
レイン電流の低下が生じずに高いトランスコンダクタン
スを有し、フッ素に対して安定な動作特性を維持するこ
とができる、高い信頼性を有するInAlAs/InGaAs構造の
ヘテロ接合型FETが提供される。
おいても、キャリア供給層44をフッ素の影響を受けない
AlGaAs層で構成することによって、フッ素がInAlAs層の
中に侵入してそこに存在するｎ型ドーパントとしてのシ
リコンと結合すること、さらにそれによって引き起こさ
れるシートキャリア密度の低下、及びそれに伴うドレイ
ン電流密度の低下を、防ぐことができる。この結果、ド
レイン電流の低下が生じずに高いトランスコンダクタン
スを有し、フッ素に対して安定な動作特性を維持するこ
とができる、高い信頼性を有するInAlAs/InGaAs構造の
ヘテロ接合型FETが提供される。
キャリア供給層44では、δドープ層44dの上下に位置
するアンドープAlGaAs層の厚さが、それぞれ約1nmとな
るようにしている。この値は、格子定数の不整合に基づ
いて決定される臨界膜厚（約4nm）以下である。従っ
て、InAlAs/InGaAs構造の中にAlGaAs層（キャリア供給
層）44を挿入しても、格子不整合に起因する転位は発生
しない。
するアンドープAlGaAs層の厚さが、それぞれ約1nmとな
るようにしている。この値は、格子定数の不整合に基づ
いて決定される臨界膜厚（約4nm）以下である。従っ
て、InAlAs/InGaAs構造の中にAlGaAs層（キャリア供給
層）44を挿入しても、格子不整合に起因する転位は発生
しない。
さらに、以上の説明では、キャリア供給層44はAlGaAs
層としているが、その構成材料はこれに限られるわけで
はない。フッ素によるｎ型ドーパントとしてのシリコン
のターミネートが生じないIII−Ｖ族化合物半導体であ
れば、キャリア供給層の構成材料として使用することが
できる。具体的には、上記の説明におけるAlGaAs層に代
えて、GaAs層、AlAs層、InAs層、或いはInGaAs層によっ
て、キャリア供給層44を構成することができる。さら
に、Ｖ族元素としてＰ（リン）を用いたものとして、In
xGa1-xP層（０≦ｘ≦１）或いはAlxGa1-xP層（０≦ｘ≦
１）と表される材料、具体的には、InP層、GaP層、AlP
層、InGaP層、或いはAlGaP層で、キャリア供給層44を構
成することもできる。特に、キャリア供給層44をInP層
とすれば、基板10と同じ材料で構成されることになるの
で、格子整合を得ることができる。また、InGaP層を用
いる場合には、InPに比べて格子定数がやや大きくなる
が、Gaの組成を約20％（In0.8Ga0.2Ｐ）程度に設定すれ
ば、臨界膜厚が大きくとれて且つチャネル層12のバンド
ギャップも大きくなる。これより、キャリアがチャネル
層12の内部に局在しやすくなるので、キャリア供給層44
の構成材料として適している。
層としているが、その構成材料はこれに限られるわけで
はない。フッ素によるｎ型ドーパントとしてのシリコン
のターミネートが生じないIII−Ｖ族化合物半導体であ
れば、キャリア供給層の構成材料として使用することが
できる。具体的には、上記の説明におけるAlGaAs層に代
えて、GaAs層、AlAs層、InAs層、或いはInGaAs層によっ
て、キャリア供給層44を構成することができる。さら
に、Ｖ族元素としてＰ（リン）を用いたものとして、In
xGa1-xP層（０≦ｘ≦１）或いはAlxGa1-xP層（０≦ｘ≦
１）と表される材料、具体的には、InP層、GaP層、AlP
層、InGaP層、或いはAlGaP層で、キャリア供給層44を構
成することもできる。特に、キャリア供給層44をInP層
とすれば、基板10と同じ材料で構成されることになるの
で、格子整合を得ることができる。また、InGaP層を用
いる場合には、InPに比べて格子定数がやや大きくなる
が、Gaの組成を約20％（In0.8Ga0.2Ｐ）程度に設定すれ
ば、臨界膜厚が大きくとれて且つチャネル層12のバンド
ギャップも大きくなる。これより、キャリアがチャネル
層12の内部に局在しやすくなるので、キャリア供給層44
の構成材料として適している。
また、上記構成を有するFETにおいて、チャネル層12
にｎ型ドーパントをドーピングすれば、ドレイン電流を
大きくすることができるので、パワー用の用途に用いる
ことが可能になる。
にｎ型ドーパントをドーピングすれば、ドレイン電流を
大きくすることができるので、パワー用の用途に用いる
ことが可能になる。
さらに、以上の説明では、第１の実施形態で説明した
FET100の構成にδドーピングを適用した場合を例にとっ
ている。或いは、第２或いは第３の実施形態におけるFE
T200或いは300の構成に対してδドーピングを適用して
も、これまでに説明したものと同様の効果を得ることが
できる。
FET100の構成にδドーピングを適用した場合を例にとっ
ている。或いは、第２或いは第３の実施形態におけるFE
T200或いは300の構成に対してδドーピングを適用して
も、これまでに説明したものと同様の効果を得ることが
できる。
本発明による効果をさらに明らかにする目的で、図10
（ａ）に示す構成を有する評価サンプルを作成して、SI
MS分析を行った。
（ａ）に示す構成を有する評価サンプルを作成して、SI
MS分析を行った。
具体的には、評価サンプル700は、図10（ａ）に示す
ように、InP基板710の上に、厚さ約200nmのInAlAs層72
0、シリコンの単原子層をδドープ層730dとして含む厚
さ約2nmのアンドープAlGaAs層730（δドープ層730dの上
下に、それぞれ厚さ約1nmのアンドープAlGaAs層が存在
している）、さらに厚さ約200nmのInAlAs層740を、例え
ばMBE法によって積層して形成される。これは、先に図
８を参照して説明した本発明の第４の実施形態の構成に
相当する。一方、従来技術による構成に相当する比較サ
ンプル800として、図10（ｂ）に示すように、InP基板81
0の上に、厚さ約200nmのInAlAs層820、シリコンの単原
子層（δドープ層）830、さらに厚さ約200nmのInAlAs層
840を、例えばMBE法によって形成する。
ように、InP基板710の上に、厚さ約200nmのInAlAs層72
0、シリコンの単原子層をδドープ層730dとして含む厚
さ約2nmのアンドープAlGaAs層730（δドープ層730dの上
下に、それぞれ厚さ約1nmのアンドープAlGaAs層が存在
している）、さらに厚さ約200nmのInAlAs層740を、例え
ばMBE法によって積層して形成される。これは、先に図
８を参照して説明した本発明の第４の実施形態の構成に
相当する。一方、従来技術による構成に相当する比較サ
ンプル800として、図10（ｂ）に示すように、InP基板81
0の上に、厚さ約200nmのInAlAs層820、シリコンの単原
子層（δドープ層）830、さらに厚さ約200nmのInAlAs層
840を、例えばMBE法によって形成する。
これらのサンプル700及び800に対して、窒素雰囲気中
にて約450℃で約15分間の熱処理を行った後に、表面か
ら約300nmの深さまでの範囲について、SIMS分析を行っ
た。図11（ａ）及び（ｂ）は、得られたSIMSプロファイ
ルである。
にて約450℃で約15分間の熱処理を行った後に、表面か
ら約300nmの深さまでの範囲について、SIMS分析を行っ
た。図11（ａ）及び（ｂ）は、得られたSIMSプロファイ
ルである。
従来技術の構成に相当する比較サンプル800の分析結
果（図11（ｂ）参照）では、シリコン単原子層（δドー
プ層）830に相当するシリコンピークの存在箇所に、フ
ッ素（Ｆ）のピークが重なるように存在している。これ
に対して、本発明の構成に相当する評価サンプル700の
分析結果（図11（ａ）参照）では、シリコン単原子層
（δドープ層）730dに相当するシリコンピークの存在箇
所に、フッ素（Ｆ）のピークは存在しない。
果（図11（ｂ）参照）では、シリコン単原子層（δドー
プ層）830に相当するシリコンピークの存在箇所に、フ
ッ素（Ｆ）のピークが重なるように存在している。これ
に対して、本発明の構成に相当する評価サンプル700の
分析結果（図11（ａ）参照）では、シリコン単原子層
（δドープ層）730dに相当するシリコンピークの存在箇
所に、フッ素（Ｆ）のピークは存在しない。
これより、本発明のようにキャリア供給層をAlGaAs層
によって構成すれば、熱処理によるフッ素の侵入が抑制
されることがわかる。この結果、侵入したフッ素とシリ
コンとが結合して、ｎ型ドーパントとして機能すべきシ
リコンを不活性化するという問題が発生せず、フッ素と
シリコンとの結合に伴うキャリア濃度の劣化が抑制され
る。
によって構成すれば、熱処理によるフッ素の侵入が抑制
されることがわかる。この結果、侵入したフッ素とシリ
コンとが結合して、ｎ型ドーパントとして機能すべきシ
リコンを不活性化するという問題が発生せず、フッ素と
シリコンとの結合に伴うキャリア濃度の劣化が抑制され
る。
図12は、フッ酸に対する耐性を示すグラフである。
具体的には、図10（ａ）及び（ｂ）に示した構成を有
する評価サンプル（本発明の構成に相当）700及び比較
サンプル（従来技術の構成に相当）800について、フッ
酸（HF）溶液（濃度：約46％）とサンプル700及び800と
を室温で同じ容器中に閉じ込めて、シートキャリア濃度
の時間変化をホール測定によって求めた。ここで、シー
トキャリア濃度は、チャネル層の中に存在するキャリア
量を示している。
する評価サンプル（本発明の構成に相当）700及び比較
サンプル（従来技術の構成に相当）800について、フッ
酸（HF）溶液（濃度：約46％）とサンプル700及び800と
を室温で同じ容器中に閉じ込めて、シートキャリア濃度
の時間変化をホール測定によって求めた。ここで、シー
トキャリア濃度は、チャネル層の中に存在するキャリア
量を示している。
図12で、○印は、図10（ａ）に示した本発明品に相当
する評価サンプル700における測定データを示し、●印
は、図10（ｂ）に示した従来技術品に相当する比較サン
プル800に対する測定データを示す。
する評価サンプル700における測定データを示し、●印
は、図10（ｂ）に示した従来技術品に相当する比較サン
プル800に対する測定データを示す。
これより、従来技術に相当する評価サンプル800で
は、フッ酸雰囲気に約50秒さらされた後には、シートキ
ャリア濃度が急激に劣化している。これに対して、本発
明の構成を有する評価サンプル700では、約200秒経過後
であってもシートキャリア濃度の低下は僅かであって、
従来技術の場合に比べて約４倍の耐性を示している。こ
れより、本発明の構成は、フッ酸に対する優れた耐性を
有していることがわかる。
は、フッ酸雰囲気に約50秒さらされた後には、シートキ
ャリア濃度が急激に劣化している。これに対して、本発
明の構成を有する評価サンプル700では、約200秒経過後
であってもシートキャリア濃度の低下は僅かであって、
従来技術の場合に比べて約４倍の耐性を示している。こ
れより、本発明の構成は、フッ酸に対する優れた耐性を
有していることがわかる。
図13は、熱的な安定性を示すグラフである。
具体的には、図10（ａ）及び（ｂ）に示した構成を有
する評価サンプル（本発明の構成に相当）700及び比較
サンプル（従来技術の構成に相当）800について、窒素
雰囲気中にて約450℃で約15分間の熱処理を行って、熱
処理の前後におけるシートキャリア濃度の変化をホール
測定によって求めた。図中で、○印は、図10（ａ）に示
した本発明品に相当する評価サンプル700の測定データ
を示し、●印は、図10（ｂ）に示した従来技術品に相当
する比較サンプル800の測定データを示す。なお、グラ
フには、熱処理前の測定値によって規格化されたデータ
を示している。
する評価サンプル（本発明の構成に相当）700及び比較
サンプル（従来技術の構成に相当）800について、窒素
雰囲気中にて約450℃で約15分間の熱処理を行って、熱
処理の前後におけるシートキャリア濃度の変化をホール
測定によって求めた。図中で、○印は、図10（ａ）に示
した本発明品に相当する評価サンプル700の測定データ
を示し、●印は、図10（ｂ）に示した従来技術品に相当
する比較サンプル800の測定データを示す。なお、グラ
フには、熱処理前の測定値によって規格化されたデータ
を示している。
これより、従来技術に相当する評価サンプル800で
は、約15分間の熱処理によって、シートキャリア濃度が
約２割減少している。これに対して、本発明の構成を有
する評価サンプル700では、そのようなキャリア濃度の
低下は生じない。これは、本発明の構成では、侵入した
フッ素のｎ型ドーパントであるシリコンとの結合が抑制
されるためであると考えられ、本発明の構造が優れた熱
的安定性を有していることが確認された。
は、約15分間の熱処理によって、シートキャリア濃度が
約２割減少している。これに対して、本発明の構成を有
する評価サンプル700では、そのようなキャリア濃度の
低下は生じない。これは、本発明の構成では、侵入した
フッ素のｎ型ドーパントであるシリコンとの結合が抑制
されるためであると考えられ、本発明の構造が優れた熱
的安定性を有していることが確認された。
さらに、図14は、図８を参照して説明した第４の実施
形態のFET400の構成を有するHEMT（但し、ゲート長Lg＝
0.5μｍ）における、遮断周波数の測定データを示して
いる。図14には、比較のために、これまでに報告されて
いるInAlAs/InGaAs系HEMTにおける測定データも、あわ
せてプロットしている。
形態のFET400の構成を有するHEMT（但し、ゲート長Lg＝
0.5μｍ）における、遮断周波数の測定データを示して
いる。図14には、比較のために、これまでに報告されて
いるInAlAs/InGaAs系HEMTにおける測定データも、あわ
せてプロットしている。
これより、本発明のデバイスにおける測定データは、
これまでに報告されているデバイスにおける遮断周波数
のデータの外挿直線上に存在しており、従来技術による
デバイスに対して遜色のない良好な特性を示しているこ
とが確認された。
これまでに報告されているデバイスにおける遮断周波数
のデータの外挿直線上に存在しており、従来技術による
デバイスに対して遜色のない良好な特性を示しているこ
とが確認された。
なお、本発明の各実施形態の構成に含まれている各層
の厚さや組成比は、上記の説明で具体的に言及されてい
る数値に限られるわけではなく、変更が可能である。ま
た、ソース・ドレイン電極やゲート電極の構成材料は、
上記で具体的に言及したNi/AuGe/Au多層構造やTi/Pt/Au
多層構造に限られるわけではなく、他の材料を使用する
ことができる。さらに、本発明の構造を形成するための
製造方法として、例えば積層構造の形成方法としてMBE
法が言及されているが、ある特定の方法に限定されるわ
けではなく、当該技術分野で一般的に使用されている方
法を用いることが可能である。
の厚さや組成比は、上記の説明で具体的に言及されてい
る数値に限られるわけではなく、変更が可能である。ま
た、ソース・ドレイン電極やゲート電極の構成材料は、
上記で具体的に言及したNi/AuGe/Au多層構造やTi/Pt/Au
多層構造に限られるわけではなく、他の材料を使用する
ことができる。さらに、本発明の構造を形成するための
製造方法として、例えば積層構造の形成方法としてMBE
法が言及されているが、ある特定の方法に限定されるわ
けではなく、当該技術分野で一般的に使用されている方
法を用いることが可能である。
産業上の利用可能性 以上のように本発明によれば、フッ素の影響を受けな
いIII−Ｖ族化合物半導体層を用いてキャリア供給層が
構成されるので、フッ素によるドーパントのターミネー
トが抑制され、ドレイン電流が低下せずに、高いトラン
スコンダクタンスが維持される。その結果、高信頼性の
FETが実現される。
いIII−Ｖ族化合物半導体層を用いてキャリア供給層が
構成されるので、フッ素によるドーパントのターミネー
トが抑制され、ドレイン電流が低下せずに、高いトラン
スコンダクタンスが維持される。その結果、高信頼性の
FETが実現される。
フロントページの続き (56)参考文献 特開 平９−74186（ＪＰ，Ａ) 特開 平５−226372（ＪＰ，Ａ) 特開 平５−144849（ＪＰ，Ａ) 特開 昭63−107172（ＪＰ，Ａ) 特開 平６−151468（ＪＰ，Ａ) 特開 平４−321239（ＪＰ，Ａ) 電子情報通信学会技術研究報告，Ｖｏ ｌ．95 Ｎｏ．315（ＥＤ95−108）ＰＰ 35−40 電子情報通信学会技術研究報告，Ｖｏ ｌ．95 Ｎｏ．315（ＥＤ95−105）ＰＰ 13−20 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/812 H01L 21/338
Claims (7)
- 【請求項１】基板と、 該基板上に形成された、少なくともチャネル層を含む積
層構造と、 を備え、 該積層構造は、該チャネル層にキャリアを供給するため
のドーパントを含有しているAlxGa1-xAs（０≦ｘ≦１）
から構成されるキャリア供給層をさらに備えている、電
界効果型トランジスタ。 - 【請求項２】基板と、 該基板上に形成された、少なくともチャネル層を含む積
層構造と、 を備え、 該積層構造は、該チャネル層にキャリアを供給するため
のドーパントを含有しているInxGa1-xAs（０≦ｘ≦１）
から構成されるキャリア供給層をさらに備えている、電
界効果型トランジスタ。 - 【請求項３】基板と、 該基板上に形成された、少なくともチャネル層を含む積
層構造と、 を備え、 該積層構造は、該チャネル層にキャリアを供給するため
のドーパントを含有しているキャリア供給層をさらに備
えており、該キャリア供給層は、該ドーパントが数原子
層オーダで堆積されているδドープ層と、該δドープ層
を挟み込むように設けられた１対の半導体層と、を備え
ている、電界効果型トランジスタ。 - 【請求項４】基板と、 該基板上に形成された、InAlAsから構成されるショット
キー層とInGaAsから構成されるチャネル層とを少なくと
も含む積層構造と、 を備え、 該積層構造は、該チャネル層にキャリアを供給するため
のドーパントを含有しているAlxGa1-xAs（０≦ｘ≦１）
から構成されるキャリア供給層をさらに備えている、電
界効果型トランジスタ。 - 【請求項５】基板と、 該基板上に形成された、InAlAsから構成されるショット
キー層とInGaAsから構成されるチャネル層とを少なくと
も含む積層構造と、 を備え、 該積層構造は、該チャネル層にキャリアを供給するため
のドーパントを含有しているInxGa1-xAs（０≦ｘ≦１）
から構成されるキャリア供給層をさらに備えている、電
界効果型トランジスタ。 - 【請求項６】基板と、 該基板上に形成されたショットキー層とチャネル層とを
少なくとも含む積層構造と、 を備え、 該積層構造は、該チャネル層にキャリアを供給するため
のドーパントを含有しているキャリア供給層をさらに備
えており、該キャリア供給層は、該ドーパントが数原子
層オーダで堆積されているδドープ層と、該δドープ層
を挟み込むように設けられた１対の半導体層と、を備え
ている、電界効果型トランジスタ。 - 【請求項７】前記ドーパントがシリコンである、請求項
３或いは６に記載の電界効果型トランジスタ。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29101495 | 1995-11-09 | ||
| JP7-291014 | 1995-12-28 | ||
| JP7-342834 | 1995-12-28 | ||
| JP34283495 | 1995-12-28 | ||
| PCT/JP1996/003274 WO1997017731A1 (fr) | 1995-11-09 | 1996-11-07 | Transistor a effet de champ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2965358B2 true JP2965358B2 (ja) | 1999-10-18 |
Family
ID=26558354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9517228A Expired - Fee Related JP2965358B2 (ja) | 1995-11-09 | 1996-11-07 | 電界効果型トランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0803912A4 (ja) |
| JP (1) | JP2965358B2 (ja) |
| KR (1) | KR100282996B1 (ja) |
| WO (1) | WO1997017731A1 (ja) |
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|---|---|---|---|---|
| JP3159198B2 (ja) | 1999-02-19 | 2001-04-23 | 住友電気工業株式会社 | 電界効果トランジスタ |
| US6489639B1 (en) * | 2000-05-24 | 2002-12-03 | Raytheon Company | High electron mobility transistor |
| KR100462395B1 (ko) * | 2001-12-24 | 2004-12-17 | 광주과학기술원 | 균일한 소자 특성을 갖는 ＩｎＰ 기반 ＭＯＳＦＥＴ용에피 구조물 및 이를 이용한 ＭＯＳＦＥＴ의 제조방법 |
| GB0206572D0 (en) | 2002-03-20 | 2002-05-01 | Qinetiq Ltd | Field effect transistors |
| JP4801325B2 (ja) * | 2004-04-08 | 2011-10-26 | パナソニック株式会社 | Ｉｉｉ−ｖ族窒化物半導体を用いた半導体装置 |
| US8445941B2 (en) * | 2009-05-26 | 2013-05-21 | Bae Systems Information And Electronic Systems Integration Inc. | Asymmetrically recessed high-power and high-gain ultra-short gate HEMT device |
| JP5925410B2 (ja) * | 2010-03-19 | 2016-05-25 | 富士通株式会社 | 半導体装置 |
| WO2014147706A1 (ja) | 2013-03-18 | 2014-09-25 | 富士通株式会社 | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63107172A (ja) * | 1986-10-24 | 1988-05-12 | Sumitomo Electric Ind Ltd | 電界効果トランジスタ |
| JPH04321239A (ja) * | 1991-04-19 | 1992-11-11 | Sanyo Electric Co Ltd | 電界効果型トランジスタ |
| JPH05144849A (ja) * | 1991-11-21 | 1993-06-11 | Hitachi Ltd | 電界効果トランジスタ及びそれを用いた低雑音増幅回路 |
| JP3092293B2 (ja) * | 1992-02-14 | 2000-09-25 | 株式会社日立製作所 | 電界効果トランジスタ |
| CA2091926A1 (en) * | 1992-03-23 | 1993-09-24 | Shigeru Nakajima | Semiconductor device |
| JPH06151468A (ja) * | 1992-11-10 | 1994-05-31 | Hitachi Ltd | 電界効果トランジスタおよびそれを用いた増幅回路 |
-
1996
- 1996-11-07 EP EP96937532A patent/EP0803912A4/en not_active Withdrawn
- 1996-11-07 WO PCT/JP1996/003274 patent/WO1997017731A1/ja not_active Application Discontinuation
- 1996-11-07 JP JP9517228A patent/JP2965358B2/ja not_active Expired - Fee Related
- 1996-11-07 KR KR1019970704682A patent/KR100282996B1/ko not_active IP Right Cessation
Non-Patent Citations (2)
| Title |
|---|
| 電子情報通信学会技術研究報告，Ｖｏｌ．９５ Ｎｏ．３１５（ＥＤ９５−１０５）ＰＰ１３−２０ |
| 電子情報通信学会技術研究報告，Ｖｏｌ．９５ Ｎｏ．３１５（ＥＤ９５−１０８）ＰＰ３５−４０ |
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| Publication number | Publication date |
|---|---|
| EP0803912A1 (en) | 1997-10-29 |
| WO1997017731A1 (fr) | 1997-05-15 |
| EP0803912A4 (en) | 1999-11-24 |
| KR19980701293A (ko) | 1998-05-15 |
| KR100282996B1 (ko) | 2001-04-02 |
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