KR19980701293A - 전계 효과형 트랜지스터 - Google Patents

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Abstract

전계 효과형 트랜지스터(100)에 있어서, InP 기판(10)상에, InAlAs 버퍼층(11), InGaAs 채널층(12), InAlAs 스페이서층(13), AlGaAs 캐리어 공급층(14), InAlAs 쇼트키층(15) 및 InGaAs 캡층(16)이, 이 순서대로 적층되어 있다. 또한, 이 적층구조의 상부에는, 소스전극(17s), 드레인 전극(17d), 게이트 전극(18)이 소정의 장소에 형성되어 있다. 캐리어 공급층(14)은 불순물로서 거기에 포함되는 실리콘의 불소에 의한 터미네이트가 생기지 않은 재료로 구성되어 있다. 이것에 의해서, 드레인 전류의 저하가 생기지 않고 높은 트랜스 컨덕턴스를 갖는 전계 효과형 트랜지스터(100)가 구성된다.

Description

[발명의 명칭]
전계 효과형 트랜지스터
[기술분야]
본 발명은, 전계 효과형 트랜지스터(이하, 「FET」라고 칭한다)에 관한 것이다.
[배경기술]
InAlAs/InGaAs계 HEMT 구조를 갖는 FET가, 밀리파의 분야에서 실용화되고 있다. 도 1은, 종래 기술에 의한 InAlAs/InGaAs계 HEMT 구조를 갖는 FET50의 구성을 나타내는 단면도이다.
FET50에서는, Fe 도프 InP 기판(1)상에, 두께 약 500nm의 언도프 In0.52Al0.48As 버퍼층(2), 두께 약 30nm의 언도프 In0.53Ga0.47As 채널층(3), 두께 약 3nm의 언도프 In0.52Al0.48As 스페이서층(4),두께 약 30nm의 n형 In0.52Al0.48As 쇼트키층(5), 및 두께 약 25nm의 n형(예를 들면 실리콘이 도프된) In0.53Ga0.47As캡층(7)이, 이 순서대로 적층되었다. 또한, 이렇게하여 얻어진 적층구조상에 게이트 전극이라든지 소스·드레인전극(도면에 안나타남)을 형성하여 FET50가 완성한다.
n형 InAlAs 쇼트키층(5)에는 스페이서층(4)을 통해 채널층(3)에 캐리어(전자)를 공급하기 위한 n형 불순물로서, 실리콘이 도프되어 있다. 실리콘은 InAlAs 쇼트키층(5) 전체에 동일하게 도프할 수 있다. 혹은, InAlAs 쇼트키층(5)과 InAlAs 스페이서층(4) 사이에, 수 원자층의 오더로 실리콘층(δ 도프층)(6)을 설치함으로써 실리콘의 도핑을 실현해도 무방하다.
그러나, 상기의 구조를 갖는 FET50는, InAlAs 쇼트키층(5)의 전기적 특성이, 제조시의 열처리에 의해서 열화한다고 하는 문제점을 가지고 있다.
이 점에 대하여, 최근의 연구에서는, InAlAs 쇼트키층의 표면에 불소(F)가 부착하면, 그 후의 열처리에 의해서 그 불소가 InAlAs 쇼트키층 내부에 침입하여 이온화하고, InAlAs 쇼트키층의 내부에 n형 불순물로서 포함되고 있는 실리콘의 댕그링 본드와 결합하여, 불순물로서 기능하여야 할 실리콘을 터미네이트(불활성화)하는 것이, 실험적으로 분명해지고 있다(예를들면, 전자정보통신학회 기술연구보고, ED95-108(1995년 10월, 제35∼40페이지)를 참조할 것). 이것에 의해, InGaAs 채널층(3)의 캐리어 농도 및 이동도가 감소하고, 드레인 전류의 감소라든지 임계값 전류의 변동등, 트랜지스터의 전기적 특성의 열화가 생긴다.
그러나, 이것은 InAlAs에 특유의 현상으로서, InAs, AlAs, GaAs, AlGaAs, 혹은 InGaAs에는 볼 수 없는 현상이다.
그리고, 이 문제에 대처하기 위해서 종래에서는 InAlAs 쇼트키층의 부근에 InAlGaAs 층을 설치하여 불소에 대한 베리어층으로서 기능시키는 등의 수법에 의해서, InAlAs 쇼트키층에의 불소의 혼입을 방지하고 있다(예를들면, 전자정보통신학회 기술연구보고, ED95-105(1995년 10월, 제13∼20페이지)를 참조할 것).
그러나, 상기한 바와 같이 불소에 대한 베리어층으로서의 InAlGaAs 층을 InAlAs 층의 부근에 형성하면, InAlGaAs 층과 게이트 전극과의 사이의 쇼트키 장벽이 낮아져, 게이트 내압이 낮아진다고 하는 문제점이 생긴다.
그리고 본 발명은 불소에 의한 동작 특성에의 영향이 감소되며 또한 양호한 게이트 내압 특성을 갖는 FET를 제공하는 것을 목적으로 한다.
[발명의 상세한 설명]
[발명의 개시]
본 발명의 어느 국면에 의하면, 적어도 채널층을 포함하여 기판상에 형성된 적층구조를 구비하는 전계 효과형 트랜지스터가 제공된다. 해당 적층 구조는, 해당 채널층에 캐리어를 공급하기 위한 불순물을 함유하고 있는 캐리어 공급층을 또한 구비하고 있고, 해당 캐리어 공급층이 불소의 영향을 받지 않은 재료로 구성되어 있다.
바람직하게는, 상기 캐리어 공급층은 불소에 의한 상기 불순물의 터미네이트가 생기지 않은 재료로 구성되어 있다.
어떤 실시예에서는 상기 캐리어 공급층이 AlxGa1-xAs층(0≤x≤1)이다. 혹은, 상기 캐리어 공급층이 AlxGa1-xAs층(0≤x≤1)이다.
어떤 실시예에서는, 상기 캐리어 공급층의 상기 불순물은 해당 캐리어 공급층의 전체에 균일하게 도프되어 있다. 상기 불순물은 실리콘일 수 있다.
다른 실시예에서는, 상기 캐리어 공급층은 상기 불순물이 수 원자층 오더로 퇴적되어 있는 δ 도프층과, 해당 δ 도프층을 끼우도록 설치된 한쌍의 반도체층을 구비하고 있다. 상기 불순물은 실리콘일 수 있다.
본 발명의 다른 국면에 의하면, 적어도 쇼트키층 및 채널층을 포함하여 기판상에 형성된 적층구조를 구비하는 전계 효과형 트랜지스터가 제공된다. 해당 쇼트키층이 InAlAs 층이고, 또한, 해당 채널층이 InGaAs 층으로서, 해당 적층구조는, 해당 채널층에 캐리어를 공급하기 위한 불순물을 함유하고 있는 캐리어 공급층을 또한 구비하고 있고, 해당 캐리어 공급층이 불소의 영향을 받지 않은 재료로 구성되어 있다.
바람직하게는, 상기 캐리어 공급층은 불소에 의한 상기 불순물의 터미네이트가 생기지 않은 재료로 구성되어 있다.
어떤 실시예에서는, 상기 캐래어 공급층이 AlxGa1-xAs층(0≤x≤1)이다. 혹은, 상기 캐리어 공급층이 AlxGa1-xAs층(0≤x≤1)이다.
어느 실시예에서는, 상기 적층구조는 상기 기판상에 형성된 상기 InGaAs 채널층과, 해당 InGaAs 채널층상에 형성된 상기 캐리어 공급층과, 해당 캐리어 공급층상에 형성된 상기 InAlAs 쇼트키층을 구비하고 있고, 해당 캐리어 공급층의 상기 불순물은, 해당 캐리어 공급층의 전체에 균일하게 도프되어 있다. 이때, 상기 적층구조는 상기 InGaAs 채널층과 상기 캐리어 공급층의 사이에 형성된 스페이서층을 또한 구비할 수 있다. 또한, 상기 불순물이 실리콘일 수 있다.
다른 실시예에서는, 상기 적층구조는 상기 기판상에 형성된 상기 InGaAs 채널층과, 해당 InGaAs 채널층상에 형성된 상기 캐리어 공급층과, 해당 캐리어 공급층상에 형성된 상기 InAlAs 쇼트키층을 구비하고 있고, 상기 캐리어 공급층은 상기 불순물이 수 원자층 오더로 퇴적되어 있는 δ 도프층과, 해당 δ 도프층을 끼우도록 설치된 한쌍의 반도체층을 구비하고 있다. 이때, 상기 적층구조는 상기 InGaAs 채널층과 상기 캐리어 공급층 사이에 형성된 스페이서층을 또한 구비할 수 있다. 또한, 상기 불순물이 실리콘일 수 있다.
또한 다른 실시예에서는, 상기 적층구조는 상기 기판상에 형성된 상기 캐리어 공급층과, 해당 캐리어 공급층상에 형성된 상기 InGaAs 채널층과, 해당 InGaAs 채널층상에 형성된 상기 InAlAs 쇼트키층을 구비하고 있다. 어떤 경우에는 상기 캐리어 공급층의 상기 불순물은, 해당 캐리어 공급층의 전체에 균일하게 도프되어 있다. 또한, 상기 불순물이 실리콘일 수 있다. 혹은, 상기 캐리어 공급층은 상기 불순물이 수 원자층 오더로 퇴적되어 있는 δ 도프층과, 해당 δ 도프층을 끼우도록 설치된 한쌍의 반도체층을 구비하고 있다. 또한, 상기 불순물이 실리콘일 수 있다.
[도면의 간단한 설명]
도 1은 종래 기술에 의한 FET의 구성을 나타내는 단면도.
도 2는 본 발명의 제1실시예에 의한 FET의 구성을 나타내는 단면도.
도 3은 도 2에 나타내는 FET의 에너지 밴드 구성을 모식적으로 나타내는 도면.
도 4는 도 3에 나타내는 에너지 밴드 구성의 주요부를 또한 상세히 나타내는 도면.
도 5는 본 발명의 제2실시예에 의한 FET의 구성을 나타내는 단면도.
도 6은 도 5에 나타내는 FET의 에너지 밴드 구성을 모식적으로 나타내는 도면.
도 7은 본 발명의 제3실시예에 의한 FET의 구성을 나타내는 단면도.
도 8은 본 발명의 제4실시예에 의한 FET의 구성을 나타내는 단면도.
도 9는 도 8에 나타내는 FET의 에너지 밴드 구성을 모식적으로 나타내는 도면.
도 10a은 본 발명품에 상당하는 평가 샘플의 구성을 나타내는 단면도.
도 10b은 종래 기술품에 상당하는 비교 샘플의 구성을 나타내는 단면도.
도 11a는 도 10a의 평가 샘플에 대한 SIMS 분석 결과를 나타내는 도면.
도 11b는 도 10b의 비교 샘플에 대한 SIMS 분석 결과를 나타내는 도면.
도 12는 도 10a의 평가 샘플 및 도 10b의 비교 샘플의 불화수소용액에 대한 내성에 관한 측정데이터를 나타내는 그래프.
도 13은 도 10a의 평가 샘플 및 도 10b의 비교 샘플의 열적 안정성에 관한 측정데이터를 나타내는 그래프.
도 14는 본 발명에 따라 구성된 FET의 차단주파수의 측정데이터를, 지금까지 보고된 측정데이터와 함께 나타내는 그래프.
[실시예]
발명을 실시하기 위한 최량의 형태
이하에서는, 본 발명의 여러가지의 실시예를 첨부의 도면을 참조하면서 설명한다.
제1실시예
도 2는 본 발명의 제1실시예에 의한 헤테로접합형 FET100의 구성을 나타내는 단면도.
FET100에서는, Fe가 도프된 반절연성 InP 기판(10)상에, 두께 약 500nm의 언도프 In0.52Al0.48As 버퍼층(11), 두께 약 30nm의 언도프 In0.53Ga0.47As 채널층(12), 두께 약 3nm의 언도프 In0.52Al0.48As 스페이서층(13), 두께 약 30nm의 n형 In0.25Ga0.75As 캐리어 공급층(14), 두께 약 300nm의 언도프 In0.52Al0.48As 쇼트키층(15) 및 두께 약 10nm의(예를들면 실리콘이 도프된) n형 In0.53Al0.47As 캡층(16)이, 이 순서대로 적층되어 있다. 기판(10)상에, 예를들면 MBE법에 의해서 상기의 각층(11∼16)을 순차 에피텍셜 성장시킨 후에, 포토리소그래피에 의해서, FET의 형성영역을 마스크하는 레지스트 패턴을 상기 적층구조상에 형성한다. 그리고, 예를들면 H3PO4:H2O2:H2O=3:1:50의 혼합액 등의 린산계의 엣첸트를 이용하는 에칭을 행하고, 메이저 분리를 행한다.
다음에, 오믹영역(즉 소스·드레인 전극의 형성위치에 상당하는 장소)가 개구하고 있는 레지스트 마스크를, 포토리소그래피를 이용하여 캡층(16)상에 형성한다. 또한, 레지스트 마스크상에는 오믹 금속층, 예를들면 Ni/AuGe/Au의 다층 구조로 이루어지는 금속층을 증착하고, 그 후에 리프트 오프를 행한다. 이것에 의해서, 캡층(16)상의 소정의 장소에, 소스전극(17s) 및 드레인 전극(17d)을 형성한다. 여기에서, Ni/AuGe/Au 다층 구조를 구성하는 각 층의 두께는, 예를들면, Ni 층을 약 2.5nm, AuGe 층을 약 120nm 및 Au 층을 약 60nm으로 한다.
다음에, 전자빔(EB)에 감광하는 재료, 예를들면 PMMA로 구성된 하부 레지스트층(도면에 안나타남)을 소스전극(17s) 및 드레인 전극(17d)을 포함해서 캡층(16)을 덮도록 형성한다. 또한 게다가, 전자빔(EB)에 감광하는 재료, 예를들면 P(MMA-CO-AA)로 구성된 상부 레지스트층(도면에 안나타남)을 형성한다.
그리고, 상부 레지스트층(P(MMA-CO-MAA)층)에, 예를들면 폭이 약 0.5μm의 슬릿형상 개구패턴을, 전자빔 조사에 의해 형성한다. 또한, 그와 같이 하여 형성된 슬릿형상 개구패턴을 통해서 하부 레지스트층(PMMA 층)에 전자빔을 조사하고, 예를들면 폭이 약 0.1μm의 슬릿형상 개구패턴을, 상부 레지스트층의 개구패턴을 통해서 노출하는 하부 레지스트층으로 형성한다.
또한, 상기에서 형성된 슬릿형상 개구패턴을 갖는 상부 및 하부 레지스트층을 마스크로서, 예를들면 H3PO4:H2O2:H2O=3:1:200의 혼합액 등의 린산계의 엣첸트를 이용하는 에칭을 행하고, 캡층(16)에 리세스 구조를 형성한다. 이 리세스의 저면부에서는, 쇼트키층(15)이 노출한다. 그 후에, 게이트 금속막, 예를들면 Ti/Pt/Au의 다층 구조로 이루어지는 게이트 전극의 증착 및 리프트 오프에 의해서, 리세스 저면부에서 쇼트키층(15)에 접촉한 게이트 전극(18)을 형성한다. 여기에서, Ti/Pt/Au 다층 구조를 구성하는 각 층의 두께는, 예를들면, Ti층 및 Pt층을 각각 약 50nm 및 Au층을 약 400nm으로 한다.
이렇게 하여 형성된 구성에, 또한 필요한 배선(도면에 안나타남)을 행함으로써 FET100이 완성한다.
캐리어 공급층(14)은 불소의 영향을 받지 않은 AlGaAs 층으로 구성하고, 그 결정 성장중에 실리콘을 동시에 공급하여 도핑함으로써, n형 전도형을 갖게 한다. 이것에 의해서, 실리콘은 캐리어 공급층(14)의 전계에 균일하게 함유된다.
캐리어 공급층(14)은 채널층(12)에 캐리어(전자)를 공급하기 위한 것이지만, 채널층(12) 안이 아니라, 스페이서층(13)을 거쳐 채널층(12)상에, 즉 쇼트키층 측에 설치되어 있다(단, 쇼트키층(15)에서는 기판측에 위치하고 있다). 이와 같이, 캐리어 공급층(14)과 채널층(12) 사이에 스페이서층(13)을 설치하여, 양자를 분리 위치시키면, 캐리어 공급층(14)에 포함되는 이온화 불순물에 의해서 채널층(12) 안을 주행하는 캐리어가 산란되는 것을, 보다 효과적으로 방지할 수 있다. 단, 이러한 주행 캐리어의 산란이 문제가 되지 않은 것 같은 경우에는, 스페이서층(13)의 형성을 생략할 수도 있다.
혹은, 캐리어 공급층(14)을 채널층(12)내에 형성할 수도 있다.
도 3은, 도 2에 나타내는 구성을 갖는 FET100의 에너지 밴드를 모식적으로 그리는 도면. 구체적으로는 페르미레벨(εF)을 동일 레벨로 그릴 때의, 기판(10) 및 각 층(11∼16)의 전도대 하측 끝단의 위치를 모식적으로 그리고 있다. 또, 도 3에 포함된 참조 번호는, 도 2에 나타내는 구성에 있어서의 같은 참조번호 층을 의미하고 있다.
한편, 도 4는 도 3에 나타내는 에너지 밴드 도면에 관련하여, AlGaAs 캐리어 공급층(14)으로부터 InAlAs 스페이서층(13), 또한 InGaAs 채널층(12)에 걸쳐서 에너지 밴드를, 또한 상세히 나타내고 있다. 도 4에 의하면, In0.53Ga0.47As 채널층(12)의 에너지 갭이 △Eg=0.75eV, In0.52Ga0.48As 스페이서층(13)의 에너지 갭이 △Eg=1.45eV 및 n형 Al0.25Ga0.75As 캐리어 공급층(14)의 에너지 갭이 △Eg=1.75eV이다. 또한, 캐리어 공급층(14)과 스페이서층(13) 사이의 밴드 오프세트는, 전도대 하측 끝단에 관하여서는 △Ec=0.08eV이고, 가전자대 상측 끝단에 관하여서는 △Ev=0.22eV이다. 이와 같이, 스페이서층(13)과 채널층(12) 사이의 밴드 오프세트는, 전도대 하측 끝단에 관하여서는 △Ec=0.52eV이고, 가전자대 상측 끝단에 관하여서는 △Ev=0.18eV이다.
상기한 바와 같은 에너지 밴드 구조에 있어서는, 전자가 n형 AlGaAs 캐리어 공급층(14)으로부터 스페이서층(13)을 통해서 채널층(12)에 공급되고, 이 채널층(12) 안을 주행한다. 실리콘의 도핑에 의해서 n형으로 된 캐리어 공급층(14)은, 불소에 의한 영향(터미네이트)을 받지 않은 AlGaAs에 의해서 구성되어 있기 때문에, 전자를 유효하게 채널층(12)에 공급할 수 있다.
이와 같이, 본 발명에 의하면 캐리어 공급층(14)을 불소의 영향을 받지 않은 AlGaAs층으로 구성함으로써, 불소가 InAlAs 층의 내에 침입하여 거기에 존재하는 n형 불순물로서의 실리콘과 결합하는 것, 또한 그것에 의하여 야기되는 시트캐리어 밀도의 저하, 및 그것에 따르는 드레인 전류밀도의 저하를 방지할 수 있다. 이 결과, 드레인 전류의 저하가 생기지 않고 높은 트랜스 컨덕턴스를 가지며, 불소에 대하여 안정한 동작 특성을 유지할 수 있는, 높은 신뢰성을 갖는 InAlAs/InGaAs 구조의 헤테로 접합형(FET)이 제공된다.
상기의 설명에서는, 캐리어 공급층(14)으로서 이용하고 있는 AlGaAs 층의 두께는, 약 3nm으로 하고 있지만, 이 값은, 격자 정수의 불정합에 근거하여 결정되는 임계막 두께(약 4nm) 이하이다. 따라서, InAlAs /InGaAs 구조 중에 AlGaAs 층(캐리어 공급층)(14)을 삽입하더라도, 격자 불정합에 기인하는 전위는 발생하지 않는다.
또한, 이상 설명에서는, 캐리어 공급층(14)은 AlGaAs 층으로 하고 있지만, 그 구성재료는 이것에 한정되는 것은 아니다. 불소에 의한 n형 불순물로서의 실리콘의 터미네이트가 생기지 않은 Ⅲ-Ⅴ족 화합물 반도체이면, 캐리어 공급층의 구성 재료로서 사용할 수 있다. 구체적으로는 상기한 설명에 있어서의 AlGaAs 층을 대신하여, GaAs층, AlAs층, InAs층, 혹은 InGaAs 층에 의해서, 캐리어 공급층(14)을 구성할 수 있다. 또한, Ⅴ족 원소로서 P(린)를 이용한 것으로 하여, InxGa1-xP층(0≤x≤1) 혹은 InxGa1-xP층(0≤x≤1)으로 나타나는 재료, 구체적으로는, InP층, 갭층, AlP층, In갭층, 혹은 Al갭 층으로, 캐리어 공급층(14)을 구성할 수 있다. 특히 캐리어 공급층(14)을 InP층이라고 하면, 기판(10)과 같은 재료로 구성되기 때문에, 격자 정합을 얻을 수 있다. 또한, In갭 층을 이용하는 경우에는, InP와 비교하여 격자 정수가 약간 커지지만, Ga의 조성을 약 20%(In0.8Ga0.2P) 정도로 설정하면, 임계막 두께가 커져 또한 채널층(12)의 밴드 갭도 커진다. 이것에 의해, 캐리어가 채널층(12) 부에 국재하기 쉬워지기 때문에, 캐리어 공급층(14)의 구성재료로서 적합하다.
또한, 상기 구성을 갖는 FET에서, 채널층(12)에 n형 불순물을 도핑하면, 드레인 전류를 크게할 수 있기 때문에, 파워용의 용도에 이용하는 것이 가능해진다.
제2의 실시예
도 5는, 본 발명의 제2실시예에 의한 헤테로 접합형 FET200의 구성을 도시하는 단면도이다.
FET200에서는, 기판으로서 제1의 실시예의 반절연성 InP 기판을 대신하여, 반절연성 GaAs 기판(20)을 사용한다. 또한, GaAs 기판(20)과 그 위에 형성되는 InAlAs/InGaAs계 적층구조 사이의 격자 불정합을 완화하기 위해서, GaAs 기판(20)상에는, 두께가 약 1000nm의 언도프 InGaAs 그레이디드 버퍼층(21)을 형성한다. 이 InGaAs 그레이디드 버퍼층(21)은 GaAs 기판(20)에 접하는 계면으로부터, 상부 적층구조에 접하는 계면에 걸쳐서, 그 조성이 연속적으로 점차 변화해 가도록 형성되어 있다. 구체적으로는, GaAs 기판(20)과의 계면에서는, 그레이디드 버퍼층(21)의 조성은 In을 포함하지 않은 GaAs로 되었다. 거기에서 상측방향을 향하여, In 함유량이 증가하는 동시에 Ga 함유량이 감소하고, InAlAs 버퍼층(11)에 접하는 계면에서는, 그 조성은 In0.53Ga0.47As로 되어 있다.
또한, InGaAs 그레이디드 버퍼층(21)상에는, 도 2를 참조하여 설명한 제1의 실시예에 있어서의 FET100과 같은 적층구조가 형성된다. 구체적으로는 두께 약 500nm의 언도프 In0.52Al0.48As 버퍼층(11), 두께 약 30nm의 언도프 In0.53Ga0.47As 채널층(12), 두께 약 3nm의 언도프 In0.52Ga0.48As 스페이서층(13), 두께 약 3nm의 n형 Al0.25Ga0.75As 캐리어 공급층(14), 두께 약 30nm의 언도프 In0.52Al0.48As 쇼트키층(15) 및 두께 약 10nm의 (예를들면 실리콘이 도프된) n형 In0.53Ga0.47As 캡층(16)이, 이 순서로 적층되어 있다. 또한, 이것들의 적층구조 상에는 소스전극(17s), 드레인 전극(17d) 및 게이트 전극(18)이 도 2와 같이 형성된다.
이상 각 층의 형성은, 제1의 실시예와 같이, 예를들면 MBE법에 의해서 행할 수 있다. 또한, 그 후에 FET를 완성시키기 위해서 필요하게 되는 프로세스도, 제1실시예에서 설명한 것과 같이 할 수 있다. 도 5에 있어서, 기판 및 그레이디드 버퍼층을 제외하는 그 밖의 구성 요소에는, 도 2에 도시한 FET100의 대응하는 구성 요소와 같은 참조 번호를 붙이고, 여기에서는 그 상세한 설명을 생략한다.
본 실시예에 있어서도, 캐리어 공급층(14)은 불소의 영향을 받지 않은 AlGaAs 층으로 구성하고, 그 결정 성장중에 실리콘을 동시에 공급하여 도핑함으로써, n형 전도형을 갖게 하고 있다. 이것에 의해서, 실리콘은 캐리어 공급층(14)의 전체에 균일하게 함유된다.
캐리어 공급층(14)은 채널층(12)에 캐리어(전자)를 공급하기 위한 것이지만, 채널층(12) 안이 아니라, 스페이서층(13)을 거쳐 채널층(12)상에, 즉 쇼트키층 측에 설치되어 있다(단, 쇼트키층(15)에서는 기판측에 위치하고 있다). 이와 같이, 캐리어 공급층(14)과 채널층(12) 사이에 스페이서층(13)을 설치하여, 양자를 분리 위치시키면, 캐리어 공급층(14)에 포함되는 이온화불순물에 의해서 채널층(12) 내를 주행하는 캐리어가 산란되는 것을, 보다 효과적으로 방지할 수 있다. 단, 이러한 주행캐리어의 산란이 문제가 되지 않은 것 같은 경우에는, 스페이서층(13)의 형성을 생략할 수 있다.
혹은, 캐리어 공급층(14)을 채널층(12) 안에 형성할 수 있다.
도 6은 도 5에 도시하는 구성을 갖는 FET200의 에너지 밴드를 모식적으로 도시하는 도면이다. 구체적으로는, 페르미레벨 εF를 동일레벨로 그렸을 때의, 기판(20), 그레이디드 버퍼층(21) 및 각 층(11∼16)의 전도대 하측 끝단의 위치를 모식적으로 그리고 있다. 또, 도 6에 포함되고 있는 참조번호는, 도 5에 도시하는 구성에 있어서의 같은 참조번호의 층을 의미하고 있다.
상기한 바와 같은 에너지 밴드 구조에 있어서는, 제1실시예에 있어서와 같이, 전자가 n형 AlGaAs 캐리어 공급층(14)으로부터 스페이서층(13)을 통해서 채널층(12)에 공급되고, 이 채널층(12) 안을 주행한다. 실리콘의 도핑에 의해서 n형으로 되어 있는 캐리어 공급층(14)은 불소에 의한 영향(터미네이트)을 받지 않은 AlGaAs으로서 구성되어 있기 때문에, 전자를 유효하게 채널층(12)에 공급할 수 있다.
이와 같이, 본 발명에 의하면 캐리어 공급층(14)을 불소의 영향을 받지 않은 AlGaAs 층으로 구성함으로써, 불소가 InAlAs 층 안에 침입하여 거기에 존재하는 n형 불순물로서의 실리콘과 결합하는 것, 또한 그것에 의하여 야기되는 시트캐리어밀도의 저하 및 그것에 따르는 드레인 전류밀도의 저하를 방지할 수 있다. 이 결과, 드레인 전류의 저하가 생기지 않고 높은 트랜스 컨덕턴스를 가지며, 불소에 대하여 안정한 동작 특성을 유지할 수 있는, 높은 신뢰성을 갖는 InAlAs/InGaAs 구조의 헤테로 접합형 FET이 제공된다.
캐리어 공급층(14)으로서 이용하고 있는 AlGaAs 층의 두께는, 약 3nm으로 하고 있지만, 이 값은, 격자 정수의 불정합에 근거하고 결정되는 임계막 두께(약 4nm) 이하이다. 따라서, InAlAs/InGaAs 구조 안에 AlGaAs 층(캐리어 공급층)(14)을 삽입하더라도, 격자 불정합에 기인하는 전위는 발생하지 않는다.
또한, 이상의 설명에서는, 캐리어 공급층(14)은 AlGaAs층으로 하고 있지만, 그 구성재료는 이것에 한정되는 것은 아니다. 불소에 의한 n형 불순물로서의 실리콘의 터미네이트가 생기지 않은 Ⅲ-Ⅴ족 화합물 반도체이면, 캐리어 공급층의 구성 재료로서 사용할 수 있다. 구체적으로는, 상기의 설명에 있어서의 AlGaAs층을 대신하여, GaAs층, AlAs층, InAs층, 혹은 InGaAs 층에 의해서, 캐리어 공급층(14)을 구성할 수 있다. 또한, Ⅴ족 원소로서 P(린)를 이용한 것으로 하여, InxGa1-xP층(0≤x≤1) 혹은 AlxGa1-xP층(0≤x≤1)으로 나타나는 재료, 구체적으로는, InP층, 갭층, AlP층, In갭층, 혹은 Al갭 층으로, 캐리어 공급층(14)을 구성할 수 있다. 특히, 캐리어 공급층(14)으로서 In갭층을 이용하는 경우에는, InP와 비교하여 격자 정수가 약간 커지지만, Ga의 조성을 약 30%(In0.8Ga0.2P) 정도로 설정하면, 임계막 두께가 커져서 또한 채널층(12)의 밴드 갭도 커진다. 이것에 의해 캐리어가 채널층(12)의 내부에 국재하기 쉬워지기 때문에, 캐리어 공급층(14)의 구성재료로서 적합하다.
또한, 상기 구성을 갖는 FET에서, 채널층(12)에 n형 불순물을 도핑하면, 드레인 전류를 크게할 수 있기 때문에, 파워용의 용도에 이용하는 것이 가능하게 된다.
제3의 실시예
도 7은 본 발명의 제3의 실시예에 의한 헤테로 접합형 FET300의 구성을 도시하는 단면도이다. 구체적으로는, 본 실시예의 FET300은, 이른바 역 HEMT 구조를 가지고 있다.
FET300에서는, Fe가 도프된 반절연성 InP 기판(10)상에, 두께 약 500nm의 언도프 In0.52Al0.48As 버퍼층(11), 두께 약 2nm의 n형 Al0.25Ga0.75As 캐리어 공급층(34), 두께 약 3nm의 언도프 In0.52Al0.48As 스페이서층(33), 두께 약 30nm의 언도프 In0.53Al0.47As 채널층(32), 두께 약 30nm의 언도프 In0.52Al0.48As 쇼트키층(15), 및 두께 약 10nm의 (예를들면 실리콘이 도프된) n형 In0.53Ga0.47As 캡층(16)이, 이 순서대로 적층되어 있다. 또한, 이것들의 적층구조 상에는 소스전극(17s), 드레인 전극(17d) 및 게이트 전극(18)이, 도 2 혹은 도 5와 같이 형성된다.
이상 각 층의 형성은, 제1 혹은 제2실시예와 같이, 예를들면 MBE법에 의해서 행할 수 있다. 또한, 그 후에 FET를 완성시키기 위해서 필요하게 되는 프로세스도, 제1 혹은 제2실시예에서 설명한 것과 같이 할 수 있다. 도 7에 있어서 적층구조 내에 놓을 수 있는 형성위치가 도 2의 FET100과는 다른 캐리어 공급층(34), 스페이서층(33) 및 채널층(32)에는 다른 참조번호를 붙이고 있다. 그 밖의 구성요소에는, 도 2에 도시한 FET100의 대응하는 구성요소와 같은 참조번호를 붙이고, 여기에서는 그 상세한 설명을 생략한다.
본 실시예에 있어서도, 캐리어 공급층(34)은 불소의 영향을 받지 않은 AlGaAs 층으로 구성하고, 그 결정 성장중에 실리콘을 동시에 공급하여 도핑함으로써, n형 전도형을 갖게 하고 있다. 이것에 의해서, 실리콘은 캐리어 공급층(34)의 전체에 균일하게 함유된다.
캐리어 공급층(34)은 채널층(32)에 캐리어(전자)를 공급하기 위한 것이지만, 채널층(32) 안이 아니라, 스페이서층(33)을 거쳐 채널층(32)의 하측에, 즉 기판측에 설치되어 있다(단, 버퍼층(11)에서는 쇼트키층측에 위치하고 있다). 이와 같이, 캐리어 공급층(34)과 채널층(32) 사이에 스페이서층(33)을 설치하여, 양자를 분리 위치시키면, 캐리어 공급층(34)에 포함되는 이온화불순물에 의해서 채널층(32) 안을 주행하는 캐리어가 산란되는 것을, 보다 효과적으로 방지할 수 있다. 단, 이러한 주행 캐리어의 산란이 문제가 되지 않은 경우에는, 스페이서층(33)의 형성을 생략할 수 있다.
이와 같이, 본 발명에 의하면 캐리어 공급층(34)을 불소의 영향을 받지 않은 AlGaAs 층으로 구성함으로써, 불소가 InAlAs 층 내에 침입하여 거기에 존재하는 n형 불순물로서의 실리콘과 결합하는 것, 또한 그것에 의하여 야기되는 시트캐리어 밀도의 저하, 및 그것에 따르는 드레인 전류 밀도의 저하를 방지할 수 있다. 이 결과, 드레인 전류의 저하가 생기지 않고 높은 트랜스 컨덕턴스를 가지고, 불소에 대하여 안정한 동작 특성을 유지할 수 있는, 높은 신뢰성을 갖는 InAlAs/InGaAs 구조의 헤테로 접합형 FET이 제공된다.
캐리어 공급층(34)으로서 이용하고 있는 AlGaAs층의 두께는, 약 3nm으로 하고 있지만, 이 값은 격자 정수의 불정합에 근거하여 결정되는 임계막 두께(약 4nm) 이하이다. 따라서, InAlAs/InGaAs 구조내에 AlGaAs층(캐리어 공급층)(34)을 삽입하더라도, 격자 불정합에 기인하는 전위는 발생하지 않는다.
또한, 이상의 설명에서는, 캐리어 공급층(34)은 AlGaAs층으로 하고 있지만, 그 구성재료는 이것에 한정되는 것은 아니다. 불소에 의한 n형 불순물로서의 실리콘의 터미네이트가 생기지 않은 Ⅲ-Ⅴ족 화합물 반도체이면, 캐리어 공급층의 구성 재료로서 사용할 수 있다. 구체적으로는 상기한 설명에 있어서 AlGaAs층을 대신하여, GaAs층, AlAs층, InAs층, 혹은 InGaAs층에 의해서, 캐리어 공급층(34)을 구성할 수 있다. 또한 Ⅴ족 원소로서 P(린)를 이용한 것으로 하여, InxGa1-xP층(0≤x≤1) 혹은 AlxGa1-xP층(0≤x≤1)으로 나타나는 재료, 구체적으로는, InP층, 갭층, AlP층, In갭층, 혹은 Al갭 층으로, 캐리어 공급층(34)을 구성할 수 있다. 특히, 캐리어 공급층(34)을 InP층이라고 하면, 기판(10)과 같은 재료로 구성되어지기 때문에, 격자정합을 얻을 수 있다. 또한, In갭 층을 이용하는 경우에는, InP와 비교하여 격자정수가 약간 커지지만, Ga의 조성을 약 30%(In0.8Ga0.2P) 정도로 설정하면, 임계막 두께가 커지고 또한 채널층(32)의 밴드 갭도 커진다. 이것에 의해, 캐리어가 채널층(32)의 내부에 국재하기 쉬워지기 때문에 캐리어 공급층(34)의 구성 재료로서 적합하다.
또한, 상기 구성을 갖는 FET에 있어서, 채널층(32)에 n형 불순물을 도핑하면, 드레인 전류를 크게할 수 있기 때문에, 파워용의 용도에 이용하는 것이 가능하게 된다.
제4의 실시예
도 8은 본 발명의 제4의 실시예에 의한 헤테로 접합형 FET400의 구성을 도시하는 단면도이다.
본 실시예에 있어서의 FET400의 기본구조는, 도 2에 도시한 제1의 실시예에 있어서의 FET100과 같다. 단, FET100로서는, n형 불순물로서의 실리콘이 n형 AlGaAs 캐리어 공급층(14)의 전체에 동일하게 도프된다. 이른바 유니폼 도핑이 행해지고 있는데 대하여, 본 실시예의 FET400에서는, AlGaAs 캐리어 공급층(44) 내에 δ 도프층(44d)을 설치함으로써, n형 불순물을 공급하는 구성으로 되어 있다.
여기에서 δ 도프층(44d)이란, 캐리어 공급층(44)을 구성하는 AlGaAs층(44)내에, n형 불순물인 실리콘층(44d)을 수 원자층분만, 예를들면 1원자층분만 적층하여 형성된다. 예를들면, 그 두께는, 약 3nm에 상당한다. 한편, δ 도프층(44d)을 상하로부터 끼우고 있는 AlGaAs 캐리어 공급층(44)의 상부층 및 하부층은, 각각 두께가 약 1nm이고, 언도프상태로 되어 있다. 이와 같이, 한쌍의 언도프 AlGaAs층(두께:약 1nm) 사이에 n형 불순물(상기의 경우에는 실리콘)의 아주 얇은 층(44d)이 끼워져 있는 구성이라도, AlGaAs층(44)은 캐리어 공급층으로서 기능한다.
상기한 바와같은 δ 도핑은, 유니폼 도핑에 비교하여, FET의 이득의 향상에 효과적이다. 이하에, 그 이유를 설명한다.
FET의 이득을 향상하기 위해서는, 드레인 전류(IDS)-게이트 전압(VGS) 특성 커브의 경사 gm(=∂IDS/∂VGS)의 향상이 필요하다. 그 때문에는, 게이트 전극의 바로 아래에 있어서의 게이트 전극과 채널층과의 거리를 줄일 필요가 있다. 그러나, 쇼트키층이 캐리어 공급의 역할도 맡고 있는 종래 기술의 구성에서는, 그와 같이 쇼트키층의 두께를 줄이면, 채널층에 캐리어를 공급하기 위한 불순물의 함유량이 감소하고, 캐리어층에 공급되는 캐리어량이 감소한다. 이 점을 고려하여, 쇼트키층을 얇게 하면서 캐리어 공급량의 감소를 방지하기 위해서는, 쇼트키층에 있어서의 불순물의 도프량을 증가시키어, 단위 부피당의 캐리어 공급능력을 향상시킬 필요가 있다. 그러나, 이 경우에는 이번은, 게이트 전극에 인가되는 전압에 대한 쇼트키층의 내압특성이 열화할 가능성이 있다.
이와 같이, 유니폼 도핑에서는, 이득의 향상과 게이트 전압에 대한 내압의 확보와의 사이에 트레이드 오프관계가 존재하고, 양자의 양립이 곤란하게 되는 경우가 있다.
이것에 대하여 δ 도핑에서는, 캐리어 공급에 관계되는 층을 구성하는 구조중에서, 실제로 불순물을 함유하고 있는 것은, 수 원자층 정도의 두께 δ 도프층 뿐이다. 따라서, 이득의 향상을 목표로 하여 gm을 개선하기 위해서 캐리어 공급을 위한 층의 두께를 얇게 하더라도, 캐리어 공급량의 감소라는 악영향은 생기지 않는다. 따라서, δ 도핑에서는, 캐리어 공급을 위한 층두께의 감소에 따르는 캐리어 공급능력의 감소를 보상하기 위해서 도프량을 증가시킬 필요가 없고, 이 점에 기인하고 있는 게이트 인가전압에 대한 내압의 열화라는 문제는 생기지 않는다.
본 실시예의 FET400은, 상기한 바와 같은 효과를 갖는 δ 도핑기술을, 도 2의 FET100의 구성에 적용한 것이다.
도 8을 참조하면, FET400에 있어서, Fe가 도프된 반절연성 InP 기판(10) 상에, 두께 약 500nm의 언도프 In0.52Al0.48As 버퍼층(11), 두께 약 30nm의 언도프 In0.53Ga0.47As 채널층(12), 두께 약 3nm의 언도프 In0.52Al0.48As 스페이서층(13), δ 도프층(44d)과 그것을 상하로부터 끼우는 언도프 Al0.25Ga0.75As층(δ 도프층(44d)의 상하로 위치하는 부분의 두께는 각각 약 1nm)으로써 구성되는 캐리어 공급층(44), 두께 약 30nm의 언도프 In0.52Al0.48As 쇼트키층(15) 및 두께 약 5nm의(예를들면 실리콘이 도프된) n형 In0.53Ga0.47As 캡층(16)이, 이 순서대로 적층되어 있다. 또한, 이것들의 적층구조 상에는, 소스전극(17s), 드레인 전극(17d) 및 게이트 전극(18)이 지금까지의 실시예인 경우와 같이 형성된다.
이상 각 층의 형성은, 지금까지의 실시예와 같이 예를들면 MBE법에 의해서 행할 수 있다. 또한, 그 후에 FET를 완성시키기 위해서 필요하게 되는 프로세스도, 지금까지의 실시예로 설명한 것이 같이 할 수 있다. 여기에서, δ 도프층(44d)을 형성하기 위해서는, 언도프 AlGaAs층의 형성중에, As의 조사를 계속하면서 Al 및 Ga의 공급을 정지하고, 그 대신에 실리콘을 조사하면 된다. 또, 도 8에 있어서, δ 도프층(44d)을 포함하는 캐리어 공급층(44) 이외의 구성요소에는, 지금까지의 실시예에 있어서의 대응하는 구성요소와 같은 참조번호를 붙이고, 여기에서는, 그 상세한 설명을 생략한다.
도 9는 도 8에 도시하는 구성을 갖는 FET400의 에너지 밴드 도면이다. 구체적으로는 페르미 레벨 εF를 동일레벨로 그릴 때의, 기판(10) 및 각 층(11∼16 및 44)의 전도대 하측 끝단의 위치를 모식적으로 그리고 있다. 또, 도 9에 포함되고 있는 참조번호는, 도 8에 도시하는 구성에 있어서의 같은 참조번호의 층을 의미하고 있다.
상기한 바와 같은 에너지 밴드구조에 있어서는, 전자가 n형 AlGaAs 캐리어 공급층(44)에 포함되는 δ 도프층(44d)에서, 스페이서층(13)을 통해서 채널층(12)에 공급되고, 이 채널층(12) 안을 주행한다. 캐리어 공급층(44)은 불소에 의한 영향(터미네이트)을 받지 않은 AlGaAs에 의해서 구성되어 있기 때문에, 전자를 유효하게 채널층(12)에 공급할 수 있다.
또, 에너지 갭 △Eg라든지, 전도대 하측 끝단에서의 밴드 오프세트 △Ec 및 가전자 상측 끝단에 있어서의 밴드 오프세트 △Ev 등의 값은, 제1의 실시예에 관련하여 도 4를 참조하여 설명한 것과 동일하다.
이와같이, 본 실시예와 같은 δ 도핑구조에 있어서도, 캐리어 공급층(44)을 불소의 영향을 받지 않은 AlGaAs 층으로 구성함으로써, 불소가 InAlAs 층 내에 침입하여 거기에 존재하는 n형 불순물로서의 실리콘과 결합하는 것, 또한 그것에 의하여 야기되는 시트 캐리어 밀도의 저하 및 그것에 따르는 드레인 전류밀도의 저하를 방지할 수 있다. 이 결과, 드레인 전류의 저하가 생기지 않고 높은 트랜스 컨덕턴스를 가지며, 불소에 대하여 안정한 동작 특성을 유지할 수 있는, 높은 신뢰성을 갖는 InAlAs/InGaAs 구조의 헤테로 접합형 FET이 제공된다.
캐리어 공급층(44)에서는, δ 도프층(44d)의 상하에 위치하는 언도프 AlGaAs층의 두께가, 각각 약 1nm이 되도록 하고 있다. 이 값은, 격자 정수의 불정합에 근거하여 결정되는 임계막 두께(약 4nm) 이하이다. 따라서, InAlAs/InGaAs 구조 내에 AlGaAs층(캐리어 공급층)(44)을 삽입하더라도, 격자 불정합에 기인하는 전위는 발생하지 않는다.
또한, 이상 설명에서는 캐리어 공급층(44)은 AlGaAs층으로 하고 있지만, 그 구성재료는 이것에 한정되는 것은 아니다. 불소에 의한 n형 불순물로서의 실리콘의 터미네이트가 생기지 않은 Ⅲ-Ⅴ족 화합물 반도체이면, 캐리어 공급층의 구성재료로서 사용할 수 있다. 구체적으로는, 상기의 설명에 있어서의 AlGaAs층을 대신하여, GaAs층, AlAs층, InAs층, 혹은 InGaAs층에 의해서, 캐리어 공급층(44)을 구성할 수 있다. 또한, Ⅴ족 원소로서 P(린)를 이용한 것으로 하여, InxGa1-xP층(0≤x≤1) 혹은 AlxGa1-xP층(0≤x≤1)으로 나타나는 재료, 구체적으로는, InP층, 갭층, AlP층, In갭층, 혹은 Al갭 층으로, 캐리어 공급층(44)을 구성할 수 있다. 특히, 캐리어 공급층(44)을 InP층이라고 하면, 기판(10)과 같은 재료로 구성되기 때문에, 격자정합을 얻을 수 있다. 또한, In갭 층을 이용하는 경우에는, InP와 비교하여 격자정수가 약간 커지지만, Ga의 조성을 약 30%(In0.8Ga0.2P) 정도로 설정하면, 임계막 두께가 커지고 또한 채널층(12)의 밴드 갭도 커진다. 이것에 의해, 캐리어가 채널층(12)의 내부에 국재하기 쉬워지기 때문에, 캐리어 공급층(44)의 구성재료로서 적합하다.
또한, 상기 구성을 갖는 FET에서 채널층(12)에 n형 불순물을 도핑하면, 드레인 전류를 크게할 수 있기 때문에, 파워용의 용도에 이용하는 것이 가능하다.
또한, 이상의 설명에서는, 제1실시예에서 설명한 FET100의 구성에 δ 도핑을 적용한 경우를 예로 들고 있다. 혹은, 제2 혹은 제3실시예에 있어서의 FET200 혹은 300의 구성에 대하여 δ 도핑을 적용하더라도, 지금까지 설명한 것으로 같은 효과를 얻을 수 있다.
본 발명에 의한 효과를 또한 밝힐 목적으로, 도 10(a)에 도시하는 구성을 갖는 평가 샘플을 작성하여, SIMS 분석을 행하였다.
구체적으로는, 평가 샘플(700)은 도 10(a)에 도시하는 바와 같이, InP 기판(710)상에, 두께 약 300nm의 InAlAs 층(720), 실리콘의 단원자층을 δ 도프층(730d)으로서 포함하는 두께 약 3nm의 언도프 AlGaAs층(730)(δ 도프층(730d)의 상하에, 각각 두께 약 1nm의 언도프 AlGaAs층이 존재하고 있다). 또한 두께 약 300nm의 InAlAs 층(740)을, 예를들면 MBE법에 의해서 적층하여 형성된다. 이것은, 먼저 도 8을 참조하여 설명한 본 발명의 제4실시예의 구성에 상당한다. 한편, 종래 기술에 의한 구성에 상당하는 비교 샘플(800)로서, 도 10(b)에 도시하는 바와 같이, InP기판(810)상에, 두께 약 300nm의 InAlAs 층(820), 실리콘의 단원자층(δ 도프층)(830), 또한 두께 약 300nm의 InAlAs 층(840)을, 예를들면 MBE법으로써 형성한다.
이것들의 샘플(700 및 800)에 대하여, 질소 분위기중에서 약 450℃로 약 15분간의 열처리를 행한 후에, 표면에서 약 300nm의 깊이까지의 범위에 대하여, SIMS 분석을 행하였다. 도 11(a 및 b)은 얻어진 SIMS 프로파일이다.
종래 기술의 구성에 상당하는 비교샘플(800)의 분석결과(도 11(b)참조)에서는, 실리콘의 단원자층(δ 도프층)(830)에 상당하는 실리콘 피크의 존재개소에, 불소(F)의 피크가 겹치도록 존재하고 있다. 이것에 대하여, 본 발명의 구성에 상당하는 평가 샘플(700)의 분석 결과(도 11(a)참조)에서는, 실리콘 단원자층(δ 도프층)(730d)에 상당하는 실리콘 피크의 존재개소에 불소(F)의 피크는 존재하지 않는다.
이것에 의해, 본 발명과 같이 캐리어 공급층을 AlGaAs층에 의해서 구성하면, 열처리에 의한 불소의 침입이 억제되는 것을 알 수 있다. 이 결과, 침입한 불소와 실리콘이 결합하여, n형 불순물로서 기능하여야 할 실리콘을 불활성화한다고 하는 문제가 발생하지 않고, 불소와 실리콘과의 결합에 따르는 캐리어 농도의 열화가 억제된다.
도 12는 불화수소에 대한 내성을 나타내는 그래프이다.
구체적으로는 도 10a 및 b에 도시한 구성을 갖는 평가 샘플(본 발명의 구성에 상당)(700) 및 비교 샘플(종래 기술의 구성에 상당)(800)에 대하여, 불화수소(HF) 용액(농도:약 46%)과 샘플(700 및 800)을 실온으로 같은 용기내에 폐쇄, 시트캐리어 농도의 시간변화를 홀 측정에 의해서 구하였다. 여기에서, 시트 캐리어 농도는, 채널층 내에 존재하는 캐리어량을 나타내고 있다.
도 12에서, ○ 기호는, 도 10a에 도시한 본 발명품에 상당하는 평가 샘플(700)에 있어서의 측정 데이터를 나타내고, ● 기호는, 도 10b에 도시한 종래 기술품에 상당하는 비교 샘플(800)에 대한 측정데이터를 나타낸다.
이것에 의해, 종래 기술에 상당하는 평가 샘플(800)에서는, 불화수소 분위기에 약 50초된 후에는, 시트 캐리어 농도가 급격히 열화하고 있다. 이것에 대하여, 본 발명의 구성을 갖는 평가 샘플(700)에서는, 약 300초 경과후라도 시트 캐리어 농도의 저하는 근소하여, 종래 기술인 경우와 비교하여 약 4배의 내성을 나타내고 있다. 이것에 의해, 본 발명의 구성은 불화수소에 대한 우수한 내성을 가지고 있는 것을 알 수 있다.
도 13은 열적인 안정성을 나타내는 그래프이다.
구체적으로는, 도 10a 및 b에 나타내는 구성을 갖는 평가 샘플(본 발명의 구성에 상당)(700) 및 비교 샘플(종래 기술의 구성에 상당)(800)에 대하여, 질소 분위기중에서 약 450℃로 약 15분간 열처리를 행하고, 열처리 전후에 있어서의 시트캐리어 농도의 변화를 홀 측정에 의해서 구하였다. 도면중에서, ○ 기호는, 도 10a에 나타내는 본 발명품에 상당하는 평가 샘플(700)의 측정 데이터를 나타내고, ● 기호는, 도 10b에 나타내는 종래 기술품에 상당하는 비교 샘플(800)의 측정 데이터를 나타낸다. 또, 그래프에는 열처리전의 측정치에 의해서 규격화된 데이터를 나타내고 있다.
이것에 의해, 종래 기술에 상당하는 평가 샘플(800)에서는, 약 15분간의 열처리에 의해서, 시트 캐리어 농도가 약 3할 감소하고 있다. 이것에 대하여, 본 발명의 구성을 갖는 평가 샘플(700)에서는, 그와 같은 캐리어 농도의 저하는 생기지 않는다. 이것은, 본 발명의 구성에서는, 침입한 불소의 n형 불순물인 실리콘과의 결합이 억제되기 때문이라고 생각되어, 본 발명의 구조가 우수한 열적 안정성을 가지고 있는 것이 확인되었다.
또한, 도 14는 도 8을 참조하여 설명한 제4의 실시예의 FET400의 구성을 갖는 HEMT(단지, 게이트 길이 Lg=0.5μm)에 있어서의, 차단주파수의 측정데이터를 나타내고 있다. 도 14에는, 비교를 위해, 지금까지 보고되어 있는 InAlAs/InGaAs계 HEMT에서의 측정 데이터도, 아울러 구상하고 있다.
이에 따라, 본 발명의 디바이스에 있어서의 측정데이터는, 지금까지 보고되어 있는 디바이스에 있어서의 차단주파수데이터의 외부 삽입직선상에 존재하고 있고, 종래 기술에 의한 디바이스에 대하여 손색이 없는 양호한 특성을 나타내고 있는 것이 확인되었다.
또, 본 발명의 각 실시예의 구성에 포함되고 있는 각 층의 두께라든지 조성비는, 상기의 설명에서 구체적으로 언급되어 있는 수치에 한정되는 것이 아니라, 변경이 가능하다. 또한, 소스·드레인 전극이라든지 게이트 전극의 구성재료는, 상기에서 구체적으로 언급한 Ni/AuGe/Au 다층구조라든지 Ti/Pt/Au 다층구조에 한정되는 것이 아니라, 다른 재료를 사용할 수 있다. 또한, 본 발명의 구조를 형성하기 위한 제조방법으로서, 예를들면 적층구조의 형성방법으로서 MBE법이 언급되어 있지만, 어떤 특정한 방법에 한정되는 것은 아니고, 해당 기술분야에서 일반적으로 사용되는 방법을 이용하는 것이 가능하다.
[산업상 이용 가능성]
상기와 같이 본 발명에 의하면, 불소의 영향을 받지 않은 Ⅲ-Ⅴ족 화합물 반도체층을 이용하여 캐리어 공급층이 구성되기 때문에, 불소에 의한 불순물의 터미네이트가 억제되고, 드레인 전류가 저하하지 않고, 높은 트랜스 컨덕턴스가 유지된다. 그 결과, 고신뢰성의 FET가 실현된다.

Claims (23)

  1. 적어도 채널층을 포함하여 기판상에 형성된 적층구조를 구비하는 전계 효과형 트랜지스터로서,
    해당 적층구조는, 해당 채널층에 캐리어를 공급하기 위한 불순물을 함유하고 있는 캐리어 공급층을 또한 구비하고 있고, 해당 캐리어 공급층이 불소의 영향을 받지 않는(불소에 의한 해당 불순물의 터미네이트가 생기지 않는다) 재료로 구성되어 있는 전계 효과형 트랜지스터.
  2. 제1항에 있어서,
    상기 캐리어 공급층은 불소에 의한 상기 불순물의 터미네이트가 생기지 않은 재료로 구성되어 있는 것을 특징으로 하는 전계 효과형 트랜지스터.
  3. 제1항에 있어서,
    상기 캐리어 공급층이 AlxGa1-xAs층(0≤x≤1)인 것을 특징으로 하는 전계 효과형 트랜지스터.
  4. 제1항에 있어서,
    상기 캐리어 공급층이 InxGa1-xAs층(0≤x≤1)인 것을 특징으로 하는 전계 효과형 트랜지스터.
  5. 제1항에 있어서,
    상기 캐리어 공급층의 상기 불순물은, 해당 캐리어 공급층의 전체에 균일하게 도프되어 있는 것을 특징으로 하는 전계 효과형 트랜지스터.
  6. 제5항에 있어서,
    상기 불순물이 실리콘인 것을 특징으로 하는 전계 효과형 트랜지스터.
  7. 제1항에 있어서,
    상기 캐리어 공급층은 상기 불순물이 수 원자층 오더로 퇴적되어 있는 δ 도프층과, 해당 δ 도프층을 끼우도록 설치된 한쌍의 반도체층을 구비하고 있는 것을 특징으로 하는 전계 효과형 트랜지스터.
  8. 제7항에 있어서,
    상기 불순물이 실리콘인 것을 특징으로 하는 전계 효과형 트랜지스터.
  9. 적어도 쇼트키층 및 채널층을 포함하여 기판상에 형성된 적층구조를 구비하는 전계 효과형 트랜지스터로서,
    해당 쇼트키층이 InAlAs 층이고, 또한, 해당 채널층이 InGaAs 층으로서,
    해당 적층구조는 해당 채널층에 캐리어를 공급하기 위한 불순물을 함유하고 있는 캐리어 공급층을 또한 구비하고 있고, 해당 캐리어 공급층이 불소의 영향을 받지 않은 재료로 구성되어 있는 전계 효과형 트랜지스터.
  10. 제9항에 있어서,
    상기 캐리어 공급층은 불소에 의한 상기 불순물의 터미네이트가 생기지 않은 재료로 구성되어 있는 것을 특징으로 하는 전계 효과형 트랜지스터.
  11. 제9항에 있어서,
    상기 캐리어 공급층이 AlxGa1-xAs층(0≤x≤1)인 것을 특징으로 하는 전계 효과형 트랜지스터.
  12. 제9항에 있어서,
    상기 캐리어 공급층이 AlxGa1-xAs층(0≤x≤1)인 것을 특징으로 하는 전계 효과형 트랜지스터.
  13. 제9항에 있어서,
    상기 적층구조는 상기 기판상에 형성된 상기 InGaAs 채널층과,
    해당 InGaAs 채널층 상에 형성된 상기 캐리어 공급층과,
    해당 캐리어 공급층 상에 형성된 상기 InAlAs 쇼트키층을 구비하고 있고,
    해당 캐리어 공급층의 상기 불순물은 해당 캐리어 공급층의 전체에 균일하게 도프되어 있는 것을 특징으로 하는 전계 효과형 트랜지스터.
  14. 제13항에 있어서,
    상기 적층구조는 상기 InGaAs 채널층과 상기 캐리어 공급층 사이에 형성된 스페이서층을 또한 구비하고 있는 것을 특징으로 하는 전계 효과형 트랜지스터.
  15. 제14항에 있어서,
    상기 불순물이 실리콘인 것을 특징으로 하는 전계 효과형 트랜지스터.
  16. 제9항에 있어서,
    상기 적층구조는 상기 기판상에 형성된 상기 InGaAs 채널층과,
    해당 InGaAs 채널층 상에 형성된 상기 캐리어 공급층과, 해당 캐리어 공급층 상에 형성된 상기 InAlAs 쇼트키층을 구비하고 있고,
    해당 상기 캐리어 공급층은 상기 불순물이 수 원자층 오더로 퇴적되어 있는 δ 도프층과, 해당 δ 도프층을 끼우도록 설치된 한쌍의 반도체층을 구비하고 있는 것을 특징으로 하는 전계 효과형 트랜지스터.
  17. 제16항에 있어서,
    상기 적층구조는, 상기 IGaAs 채널층과 상기 캐리어 공급층 사이에 형성된 스페이서층을 또한 구비하고 있는 것을 특징으로 하는 전계 효과형 트랜지스터.
  18. 제17항에 있어서,
    상기 불순물이 실리콘인 것을 특징으로 하는 전계 효과형 트랜지스터.
  19. 제9항에 있어서,
    상기 적층구조는 상기 기판 상에 형성된 상기 캐리어 공급층과,
    해당 캐리어 공급층 상에 형성된 상기 InGaAs 채널층과,
    해당 InGaAs 채널층 상에 형성된 상기 InAlAs 쇼트키층을 구비하고 있는 것을 특징으로 하는 전계 효과형 트랜지스터.
  20. 제19항에 있어서,
    상기 캐리어 공급층의 상기 불순물은 해당 캐리어 공급층의 전체에 균일하게 도프되어 있는 것을 특징으로 하는 전계 효과형 트랜지스터.
  21. 제20항에 있어서,
    상기 불순물이 실리콘인 것을 특징으로 하는 전계 효과형 트랜지스터.
  22. 제19항에 있어서,
    상기 캐리어 공급층은 상기 불순물이 수 원자층 오더로 퇴적되어 있는 δ 도프층과, 해당 δ 도프층을 끼우도록 설치된 한쌍의 반도체층을 구비하고 있는 것을 특징으로 하는 전계 효과형 트랜지스터.
  23. 제22항에 있어서,
    상기 불순물이 실리콘인 것을 특징으로 하는 전계 효과형 트랜지스터.
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