JP2917677B2 - 電子式走行距離計 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子式走行距離計に関
し、構成を簡略化して誤差の低減を図るものに関する。

【０００２】

【従来の技術】従来の電子式走行距離計を、例えば車両
のオドメータとして使用する場合、バッテリ異常（電圧
低下や外れ等）になっても過去の総走行距離を保持して
おく必要があることから、不揮発性メモリを用いている
（特開昭57- 198810号公報，同59- 196414号公報参
照）。

【０００３】この種の電子式走行距離計における走行距
離の記憶方法としては、例えば単位走行距離毎に不揮発
性メモリの連続するビットのデータを順次反転していく
もの（特開昭60-17315号公報参照、以下「従来例１」と
いう）や、不揮発性メモリを下位桁用カウンタと上位桁
用カウンタとで構成し、前記の全記憶領域が埋まると後
者をカウントアップするもの（特開平1-29407号公報参
照、以下「従来例２」という）等がある。

【０００４】

【発明が解決しようとする課題】従来例１では、不揮発
性メモリの最後の記憶領域（ビット）がノイズ等の影響
でビット誤りとなり反転しても分からない。また、従来
例２では、不揮発性メモリがｍワード×ｎビットで構成
されているため、同一ワード内の更新対象ビット以外の
ビットも更新（現データと同一内容で上書き）すること
となって、不揮発性メモリはエンデュランス特性により
構成回数の制約（約１万回）を有することから、かかる
記憶方法による仕様では使用に限界がある。更に、走行
距離の表示は、各桁毎に10進数で行われているのに対し
て２進数で不揮発性メモリへ記憶すると、ＢＣＤ変換手
段が必要となり、構成が複雑で、特に論理回路で構成す
る際はゲート数の増加を招きコストアップにつながって
いた。

【０００５】

【課題を解決するための手段】本発明は、前記課題に着
目し、走行距離に応じたパルス信号を出力する距離検出
手段と、前記パルス信号に応じた走行距離を演算する距
離演算手段と、前記走行距離が単位走行距離に達する毎
にデータを更新するmワード×ｎビットの記憶領域を有
する第１不揮発性メモリ及びこの第１不揮発性メモリの
全記憶領域の更新がされた時にデータを更新して桁上げ
を記憶するｊワード×ｋビットの記憶領域を有する第２
不揮発性メモリとから構成される記憶手段と、前記第１
不揮発性メモリの第１記憶領域から第ｍ×ｎ記憶領域へ
ワード方向へ順次更新し、更新された前記記憶領域の個
数がｎ×ｐ（ｐは１以上の整数）個を越えると前記第１
記憶領域から順次初期値に戻して、各ワード毎の書込用
のデータの個数を同一とし、かつ、前記第２不揮発性メ
モリの各桁にパリティビットを付加することにより前記
記憶手段への更新を制御する制御手段と、前記記憶手段
のデータに応じて総走行距離を表示する表示器とを有
し、前記第１不揮発性メモリの記憶領域は１０×１０↑
ｘ（ｘは１以上の整数）個として前記総走行距離の下位
ｘ＋１桁分を保持し、これにより上位の各桁分は前記第
２不揮発性メモリで各桁毎にＢＣＤで保持する。また、
前記第１，第２不揮発性メモリは夫々ｑ（ｑは１以上の
整数）組のメモリにて構成され、各ワード毎に前記各メ
モリのパリティチェックと各メモリ間のデータ比較を行
い、前記データのｑ−１ビット誤りの検出及び訂正とｑ
ビット以上誤りの検出を行うものである。

【０００６】

【作用】走行距離の記憶方法は10進数を基本としている
ため、表示器への変換手段が不要となり構成の簡略化が
図れる。特に、論理回路で構成する際は、少ないメモリ
容量とゲート数で走行距離のデータの信頼性向上が図れ
る。また、パリティチェックと多数決を併用した誤り訂
正手段により誤差の低減が図れる。

【０００７】

【実施例】以下、本発明について、添付図面の実施例に
基づいて説明する。

【０００８】図１は、本発明に係る電子式走行距離計を
車両のオドメータとして用いたブロック図を示してお
り、距離検出手段１は、車両の車輪あるいは車軸に設け
られ、回転数毎にパルス信号を出力し、距離演算手段２
の距離入力とする。

【０００９】距離演算手段２は、距離入力を受けてその
パルス数をカウントし、所定の単位走行距離（例えば１
km）毎に制御手段３へ制御信号を出力する。

【００１０】制御手段３は、制御信号を受けてｍワード
×ｎビットの第１不揮発性メモリ４とｊワード×ｋビッ
トの第２不揮発性メモリ５から成る記憶手段６のデータ
を読出して１つ前の時点の総走行距離を求め、その値に
単位走行距離を加えたものを最新の総走行距離として第
１，第２不揮発性メモリ４，５のデータを更新（書込／
消去）する。同時に、ドライバ７を介して表示器８の表
示内容を更新するよう表示信号を出力する。なお、１つ
前の時点の総走行距離の求め方として、必ずしも記憶手
段６の表示内容を読出す必要はなく、バッテリ（図示し
ない）接続時であれば距離演算手段２内に記憶されてい
るデータを制御手段３で読出して求めても良い。なお、
９は後述する誤り訂正手段である。

【００１１】次に、図２〜図３の第１，第２不揮発性メ
モリ４，５の割付図を用いながら記憶方法を具体的に説
明する。この実施例では、第１，第２不揮発性メモリ
４，５の許容更新回数を１万回、単位走行距離を１km、
許容総走行距離を10万km以上の前提でビット数（メモリ
容量）を決めている。

【００１２】第１不揮発性メモリ４は、20ワード×５ビ
ットで３組のメモリ４ａ〜４ｃ、第２不揮発性メモリ５
は、４ワード×５ビットで３組のメモリ５ａ〜５ｃから
成り、初期値は第１，第２不揮発性メモリ４，５とも消
去状態（本実施例では「１」を消去用とし、「０」を前
記単位走行距離毎の書込用として用いる。「０」と
「１」の意味付けは逆でも良い。）とする。なお、図３
において、第１不揮発性メモリ４ではメモリ４ａ、第２
不揮発性メモリ５ではメモリ５ａのみ図示しており、以
下の説明において、他のメモリ４ｂ，４ｃ，５ｂ，５ｃ
は、特に必要のない限り省略する。

【００１３】第１不揮発性メモリ４は、走行距離の 100
km未満である下位桁の数値をデータとして保持する下位
カウンタであり、メモリ４ａには１km毎に「０」を書込
み、アドレスに沿って０〜99kmまで数える。但し、20km
毎に前に記憶した「０」を「１」に戻し、同一ワード
（５ビット）の「０」の個数を常に１個となるようにし
ている。また、第２不揮発性メモリ５は、走行距離の 1
00km以上である上位桁の数値をデータとして保持する上
位カウンタであり、ワード（５ビット）単位で 100km桁
用、1000km桁用、 10000km桁用、100000km桁用に区分け
され、各々が数値｛０｝〜｛９｝をＢＣＤで保持すると
共にメモリ４ａ及びメモリ５ａ内の下位が所定データと
なった時点で上位をカウントアップするようになってい
る。更に、メモリ５ａの各ワードの最上位ビットはパリ
ティビットとして設定されており、奇数パリティにて同
一ワードの「０」の個数を常に奇数個となるようにして
いる。

【００１４】車両が1km走行すると、制御手段３は、記
憶手段６のデータを全て読出す。その結果、制御手段３
は、第１不揮発性メモリ４のメモリ４ａのアドレス００
の最下位ビットａ０と、アドレス０１〜１９の最上位ビ
ットａ81〜ａ99のデータが「０」である（図３（ａ）参
照）ことから、１つ前の時点での総走行距離を０kmと判
断し、メモリ４ａのアドレス０１のビットａ１に「０」
を記憶すると共にビットａ81は「１」に戻す（図３
（ｂ）参照）。これら総走行距離が０km，１kmの場合の
第２不揮発性メモリ５のデータは、メモリ５ａのパリテ
ィビットｂ４，ｃ４，ｄ４，ｅ４が「０」で他のビット
は「１」となっており、即ち、走行距離の 100km桁以上
は数値｛０｝であることが分かる。以下同様に、19kmま
でワード方向へ順次「０」を記憶し、車両が20kmに達す
ると、アドレス００の下位から２番目のビットａ20にデ
ータ「０」を記憶すると共にビットａ０は「１」に戻す
（図３（ｃ）参照）。

【００１５】以下順次繰返し99kmに達すると、メモリ４
ａのアドレス００〜１９の最上位ビットａ80〜ａ99に
「０」が記憶される（図３（ｄ）参照）。

【００１６】100kmに達すると、先頭に戻り、メモリ４
ａのビットａ０を「０」及びビットａ80を「１」に更新
して第１不揮発性メモリ４は０kmの状態に戻る。その
際、制御手段３は、第２不揮発性メモリ５のメモリ５ａ
の走行距離の 100km桁を記憶するアドレス０Ａのビット
ｂ０〜ｂ３をカウントアップして数値｛１｝をＢＣＤで
記憶する。

【００１７】以下、第２不揮発性メモリ５は、メモリ４
ａのデータが数値｛99｝から｛00｝になった時点でメモ
リ５ａのアドレス０Ａをカウントアップし、アドレス０
Ａのデータが数値｛９｝から｛０｝になった時点で走行
距離の1000km桁を記憶するアドレス０Ｂのビットｃ０〜
ｃ３をカウントアップし、アドレス０Ｂのデータが数値
｛９｝から｛０｝になった時点で走行距離の 10000km桁
を記憶するアドレス０Ｃのビットｄ０〜ｄ３をカウント
アップし、アドレス０Ｃのデータが数値｛９｝から
｛０｝になった時点で走行距離の100000km桁を記憶する
アドレス０Ｄのビットｅ０〜ｅ３をカウントアップす
る。なお、図３（ｆ），（ｇ），（ｈ）は、夫々車両の
1000km， 10000km，299999km走行時の記憶状態を示して
いる。

【００１８】次に、データの書込みについて説明する。
図４で示すように、距離演算手段２は、走行距離の各桁
用の各々４ビットで構成されて数値｛０｝〜｛９｝をＢ
ＣＤで保持する６個のカウンタ２ａ〜２ｆを有し、走行
距離の 100km桁以上の上位桁のためのカウンタ２ｃ〜２
ｆのデータの内、１つ前の時点でのデータと異なるか否
か変化をセレクタ３ａで判別し、異なると判別されたデ
ータにパリティビットを加えた５ビットのデータとして
セレクタ３ｃへ出力し、後述する他の５ビットのデータ
との出力整理を行うセレクタ３ｃを介して分配器３ｄに
より１：３（同じデータを３組のメモリに書込むため）
に分配し、前記データの書込みアドレスを決定するため
セレクタ３ｅに入力されるアドレス信号に応じて分配器
３ｄからのデータを第２不揮発性メモリ５に書込む。

【００１９】また、走行距離の10km桁と１km桁との下位
桁のためのカウンタ２ｂ，２ａは、カウンタ２ｂの４ビ
ットのデータの上位３ビットが図５で示すように５通り
のデータを有し、このデータに対応して定められた５ビ
ットのデータにデコーダ３ｅがデコードしてセレクタ３
ｃへ出力され、カウンタ２ｂの最下位ビットとカウンタ
２ａの４ビットのデータはそのまま前記データの書込み
アドレスを決定するアドレス信号となり、この信号に応
じて分配器３ｄからのデータを第１不揮発性メモリ４に
書込む。

【００２０】例えば、 100kmの場合、カウンタ２ｃのデ
ータが「１・１・１・１（数値｛０｝）」から「１・１
・１・０（数値｛１｝）」に変化する。セレクタ３ａが
変化を判別してセレクタ３ｃへ出力する。この際、パリ
ティ生成部３ｂによりセレクタ３ｃへの出力は、パリテ
ィビットを加えた５ビットのデータ「１・１・１・１・
０（奇数パリティに設定したため、先頭のパリティビッ
トは「１」となる）」となり、分配器５ｄへ出力され
る。また、カウンタ２ｂ，２ａのデータは各々「０・１
・１・０（数値｛９｝）」から「１・１・１・１（数値
｛０｝）」に変化する。カウンタ２ｂの４ビットのデー
タの上位３ビット「１・１・１」はデコーダ３ｆにより
図５で示すように５ビットのデータ「１・１・１・１・
０」にデコードされてセレクタ３ｃを介して分配器５ｄ
へ出力される。また、カウンタ２ｂの最下位ビットのデ
ータ「１」とカウンタ２ａのデータ「１・１・１・１」
は、アドレス信号となってセレクタ３ｅへ出力される。
以上より、制御手段３は、カウンタ２ｃによるデータ
「１・１・１・１・０」を分配器３ｄで「１・１・１・
１・０・１・１・１・１・０・１・１・１・１・０」と
して、セレクタ３ｅに入力されるアドレス信号に応じて
第２不揮発性メモリ５のアドレス０Ａに前記データを書
込む。そして、カウンタ２ｂのデータ「１・１・１・１
・０」を分配器３ｄで「１・１・１・１・０・１・１・
１・１・０・１・１・１・１・０」とし、セレクタ３ｅ
に入力されるアドレス信号「１・１・１・１・１」の最
上位をアドレスの上位の番地｛０｝その他を下位の番地
｛０｝即ち第１不揮発性メモリ４のアドレス００に前記
データを書込む（図３（ｅ）参照）。

【００２１】次に、データの読出しについて説明する。
図６で示すように、距離演算手段２は、記憶手段６のデ
ータを入力するＷ１〜Ｗ５の５ビットのワークレジスタ
３ｇ，ワークレジスタ３ｇのデータをＥ１〜Ｅ３の３ビ
ットのデータにエンコードするエンコーダ３ｈ、記憶手
段６のアドレスを入力するＡ１〜Ａ５の５ビットのアド
レスレジスタ３ｉを有している。

【００２２】記憶手段６の第２不揮発性メモリ５のデー
タは、アドレス毎に順次読出されて後述する誤り訂正手
段９で所定の処理がなされた後、５ビットのデータ（同
じデータを３組のメモリ５ａ，５ｂ，５ｃに書込んでい
たのを１つに戻す）とし、更に最上位のパリティビット
を除き、アドレスレジスタ３ｉのアドレスデータに応じ
て距離演算手段２のカウンタ２ｃ〜２ｆへ順次出力され
る。

【００２３】記憶手段６の第１不揮発性メモリ４のデー
タは、アドレス００から順次読出されて前述同様誤り訂
正手段９通過後に５ビットのデータとなりワークレジス
タ３ｇへ出力される。ワークレジスタ３ｇは、初期値と
してビットＷ１〜Ｗ５の全てに「０」を有し、誤り訂正
手段９からのデータとで各ビットを比較し、両者共
「０」のビットのみ「０」とし、他は「１」としてワー
クレジスタ３ｇに格納する。そして、次のアドレス０１
のデータに応じた誤り訂正手段９からのデータと先程格
納したワークレジスタ３ｇのデータとで各ビットを比較
し、両者共「０」のビットのみ「０」とし、他は「１」
としてワークレジスタ３ｇに格納する。以下、アドレス
０２〜１９について同様に繰返し、ワークレジスタ３ｇ
のデータが変化しなくなった時点で、その時のデータが
エンコーダ３ｈへ出力され、図７で示すようにエンコー
ドして３ビットのデータを得ると共にその基となったア
ドレスをアドレスレジスタ３ｉで保持する。そして、エ
ンコーダ３ｈからの３ビットのデータにアドレスレジス
タ３ｉの最上位のビットを加えた４ビットのデータが10
km桁のカウンタ２ｂ、アドレスレジスタ３ｉの残り４ビ
ットのデータが１km桁のカウンタ２ａに各々出力され
る。

【００２４】例えば、 100kmの場合（図３（ｅ）参
照）、記憶手段６の第２不揮発性メモリ５のアドレス０
Ｂ〜０Ｄのデータは各々「０・１・１・１・１・０・１
・１・１・１・０・１・１・１・１」であり、誤り訂正
手段９通過後の「０・１・１・１・１」から最上位のパ
リティビット「０」を除いた４ビットのデータ「１・１
・１・１（数値｛０｝）」が距離演算手段２のカウンタ
２ｄ〜２ｆへ各々出力される。また、アドレス０Ａのデ
ータは「１・１・１・１・０・１・１・１・１・０・１
・１・１・１・０」であり、誤り訂正手段９通過後の
「１・１・１・１・０」から最上位のパリティビット
「１」を除いた４ビットのデータ「１・１・１・０（数
値｛１｝）」がカウンタ２ｃへ出力される。また、第１
不揮発性メモリ４のアドレス００のデータは「１・１・
１・１・０・１・１・１・１・０・１・１・１・１・
０」であり、誤り訂正手段９通過後の５ビットのデータ
「１・１・１・１・０」がワークレジスタ３ｇに格納さ
れ、次のアドレス０１のデータに応じた誤り訂正手段９
通過後の５ビットのデータ「０・１・１・１・１」で共
通して「０」を有するビットがないことから、ワークレ
ジスタ３ｇのデータをエンコーダ３ｈで３ビットのデー
タ「１・１・１」にエンコードする。アドレスレジスタ
３ｉは、前記ワークレジスタ３ｇのデータの基となった
データを保持していた第１不揮発性メモリ４のアドレス
そのもの即ちアドレス００に応じてそのアドレスの上位
の番地｛０｝に応じた「１」と下位の番地｛０｝に応じ
た「１・１・１・１」の合わせて「１・１・１・１・
１」が格納されている。そして、前記エンコードされた
データ「１・１・１」にアドレスレジスタ３ｉの最上位
ビットのデータ「１」を加えた「１・１・１・１（数値
｛０｝）」をレジスタ２ｂ、アドレスレジスタ２ｉの残
りのビットのデータ「１・１・１・１（数値｛０｝）」
がレジスタ２ａへ各々出力される。従って、カウンタ２
ａ，２ｂは数値｛０｝、カウンタ２ｃは数値｛１｝、カ
ウンタ２ｄ〜２ｆは数値｛０｝を入力し、 100kmを読出
すことができる。そして、これに基づいて表示器８が表
示を行うもので、この構成によれば、距離演算手段２の
カウンタ２ａ〜２ｆにＢＣＤで総走行距離が書込まれる
ため、この内容を表示器８で表示する際は、デコードの
みで可能であり、構成が簡略化される。

【００２５】なお、図４と図６とで説明した制御手段３
は、説明の都合上分けて記載したが、実際は別々なもの
ではなく一体となって構成されている。

【００２６】次に、誤差の検出と訂正について説明す
る。誤り訂正手段９は、記憶手段６からの出力である第
１，第２不揮発性メモリ４，５のデータを順次読出す。
前述の通り、第１，第２不揮発性メモリ４，５は、各々
３組のメモリ４ａ〜４ｃ，５ａ〜５ｃで構成され、アド
レス単位でみるとメモリ４ａ〜４ｃあるいはメモリ５ａ
〜５ｃは同じデータを保持しており、図８のＰＡＤ（ P
roblem Analysis Diagram ）で示すようにメモリ４ａ
（４ｂ，４ｃ）のデータを［４ａ］（［４ｂ］，［４
ｃ］）、メモリ５ａ（５ｂ，５ｃ）のデータを［５ａ］
（［５ｂ］，［５ｃ］）とすると、通常エラーが生じて
いない場合は、［４ａ］＝［４ｂ］＝［４ｃ］，［５
ａ］＝［５ｂ］＝［５ｃ］が成立している。なお、エラ
ーが生じた場合の各々のデータを＜４ａ＞（＜４ｂ＞，
＜４ｃ＞），＜５ａ＞（＜５ｂ＞，＜５ｃ＞）で表して
いる。

【００２７】誤り訂正手段９は、図８のステップ８０１
で、記憶手段６からアドレス単位でデータを順次読出
し、メモリ４ａ〜４ｃ（メモリ５ａ〜５ｃについても同
様であり、以下は特に必要のない限り説明を省く。）の
メモリ単位でパリティチェックを行う。

【００２８】ステップ８０１の判定結果に基づき、ステ
ップ８０２でメモリ４ａ〜４ｃのデータの比較を行い、
アドレス単位で１ビットあるいは２ビット誤りの場合に
は検出及び訂正、３ビット以上誤りの場合は検出を行
う。

【００２９】即ち、ステップ８０１でのパリティチェッ
クの結果、メモリ４ａ〜４ｃの何れにもエラー無［４
ａ］［４ｂ］［４ｃ］の場合（ステップ８０２の
（ａ））、ステップ８０３，８０５，８０７で２つずつ
比較してみる。通常は［４ａ］＝［４ｂ］＝［４ｃ］で
正データとなるので、ステップ８０３でステップ８０４
が選択されて誤り訂正手段９の動作は終了する。ところ
で、パリティチェック方法として、前記実施例では、本
明細書の第００１３項で記載した通り、第１不揮発性メ
モリ４については「０」の個数が１個の場合にエラー無
と判断し、第２不揮発性メモリ５については「０」の個
数が奇数個の場合にエラー無と判断するが、回路の簡略
化のため同じパリティチェック方法の回路で共通化する
ことがある。本実施例では、「０」の個数が偶数個か奇
数個かでエラー有無を判別する奇数パリティにより、第
１，第２不揮発性メモリ４，５のパリティチェックを共
通化できる。この場合、カウンタ４ａ〜４ｃの少なくと
も１つにおいて２ビット誤りが生じて「０」の個数が３
個になっても、エラー無と判断される。

【００３０】これを防ぐため、ステップ８０５〜８０９
が用意されており、多数決により正データを得ようとし
ている。しかし、カウンタ４ａ〜４ｃの２つにおいて各
々２ビット誤り（アドレス単位で見ると４ビット誤り）
が生じてもやはりエラー無と判断されるが、一般的には
２ビット誤りが生じているカウンタのデータが等しくな
ることは極めて希なため多数決で誤データが選択される
ことはなく、［４ａ］［４ｂ］［４ｃ］は全て異なり、
この場合には、ステップ８０９でエラー有を検出するに
止まり、誤り訂正手段９からはエラー有を示す特別な
（通常の数値を示すものとは異なる）データを出力して
表示器８は特別な表示（例えばブランク表示）を行う。
従って、アドレス単位で２ビット誤りは正データに訂正
した５ビットのデータを制御手段３へ出力する。

【００３１】また、ステップ８０１でのパリティチェッ
クの結果、メモリ４ａ〜４ｃの１つにエラー有例えば＜
４ａ＞［４ｂ］［４ｃ］の場合（ステップ８０２の
（ｂ））、ステップ８１０でエラー無の［４ｂ］と［４
ｃ］とを比較する。通常は［４ｂ］＝［４ｃ］で正デー
タとなるのでステップ８１０でステップ８１１が選択さ
れ、このようなアドレス単位で１ビット誤りは正データ
に訂正した５ビットのデータを制御手段３へ出力する。
一方、［４ｂ］と［４ｃ］とが異なると、［４ｂ］又は
［４ｃ］の少なくとも１つに２ビット誤りが生じてアド
レス単位では３ビット以上誤りが生じることになり、こ
のような場合はステップ８１２でエラーの検出のみ行
い、前記同様誤り訂正手段９からはエラー有りを示す特
別なデータを出力して表示器８は特別な表示を行う。な
お、［４ａ］＜４ｂ＞［４ｃ］の場合（ステップ８０２
の（ｃ））又は［４ａ］［４ｂ］＜４ｃ＞の場合（ステ
ップ８０２の（ｄ））も前記同様ステップ８１３〜８１
５又はステップ８１６〜８１８にて誤りの検出及び訂正
あるいは検出が行われる。

【００３２】また、ステップ８０１でのパリティチェッ
クの結果、メモリ４ａ〜４ｃの２つにエラー有例えば＜
４ａ＞＜４ｂ＞［４ｃ］の場合（ステップ８０２の
（ｅ））、ステップ８１９で［４ｃ］を正データと推定
してこのデータに応じて訂正した５ビットのデータを制
御手段３へ出力する。なお、＜４ａ＞［４ｂ］＜４ｃ＞
の場合（ステップ８０２の（ｆ））又は［４ａ］＜４ｂ
＞＜４ｃ＞の場合（ステップ８０２の（ｇ））も、前記
同様ステップ８２０又はステップ８２１にて誤りの検出
及び訂正が行われる。

【００３３】また、ステップ８０１でのパリティチェッ
クの結果、メモリ４ａ〜４ｃの全てにエラー有＜４ａ＞
＜４ｂ＞＜４ｃ＞の場合（ステップ８０２の（ｈ））、
アドレス単位で３ビット以上誤りであるから、ステップ
８２２でエラー有を検出するに止まり、前記同様誤り訂
正手段９からはエラー有を示す特別なデータを出力して
表示器８は特別な表示を行う。

【００３４】このように、誤り訂正手段９は、記憶手段
６の記憶内容の比較を行い、アドレス単位で１ビットあ
るいは２ビット誤りの場合には検出及び訂正、３ビット
以上誤りの場合は検出を行う。

【００３５】なお、第１不揮発性メモリ４は、20ワード
×５ビットに限定されるものではなく、記憶領域が１０
×１０↑ｘ（ｘは１以上の整数）個となる組合せで総走
行距離の下位ｘ＋１桁分を保持ものであれば良い。

【００３６】また、第１不揮発性メモリ４は、「０」の
個数が１個の場合にエラー無と判断するものとしたが、
ｎ×ｐ（ｐは１以上の整数）個であれば良い。

【００３７】また、第１，第２不揮発性メモリ４，５
は、夫々ｑ（ｑは１以上の整数）組のメモリにて構成す
ることにより、前記データのｑ−１ビット誤りの検出及
び訂正とｑビット以上誤りの検出を行うことができが、
３組以上が望ましい。

【００３８】

【発明の効果】本発明は、走行距離に応じたパルス信号
を出力する距離検出手段と、前記パルス信号に応じた走
行距離を演算する距離演算手段と、前記走行距離が単位
走行距離に達する毎にデータを更新するmワード×ｎビ
ットの記憶領域を有する第１不揮発性メモリ及びこの第
１不揮発性メモリの全記憶領域の更新がされた時にデー
タを更新して桁上げを記憶するｊワード×ｋビットの記
憶領域を有する第２不揮発性メモリとから構成される記
憶手段と、前記第１不揮発性メモリの第１記憶領域から
第ｍ×ｎ記憶領域へワード方向へ順次更新し、更新され
た前記記憶領域の個数がｎ×ｐ（ｐは１以上の整数）個
を越えると前記第１記憶領域から順次初期値に戻して、
各ワード毎の書込用のデータの個数を同一とし、かつ、
前記第２不揮発性メモリの各桁にパリティビットを付加
することにより前記記憶手段への更新を制御する制御手
段と、前記記憶手段のデータに応じて総走行距離を表示
する表示器とを有し、前記第１不揮発性メモリの記憶領
域は１０×１０↑ｘ（ｘは１以上の整数）個として前記
総走行距離の下位ｘ＋１桁分を保持し、これにより上位
の各桁分は前記第２不揮発性メモリで各桁毎にＢＣＤで
保持する。また、前記第１，第２不揮発性メモリは夫々
ｑ（ｑは１以上の整数）組のメモリにて構成され、各ワ
ード毎に前記各メモリのパリティチェックと各メモリ間
のデータ比較を行い、前記データのｑ−１ビット誤りの
検出及び訂正とｑビット以上誤りの検出を行うものであ
り、走行距離の記憶方法は１０進数を基本としているた
め、表示器への変換手段が不要となり構成の簡略化が図
れる。特に、論理回路で構成する際は、少ないメモリ容
量とゲート数で走行距離のデータの信頼性向上が図れ
る。また、パリティチェックと多数決を併用した誤り訂
正手段により誤差の低減が図れる。

【図面の簡単な説明】

【図１】本発明の実施例を車両のオドメータとして使用
する場合のブロック図。

【図２】同上実施例の記憶手段の構成図。

【図３】同上実施例の第１，第２不揮発性メモリの割付
図。

【図４】同上実施例の書込みを説明するための制御手段
の構成図。

【図５】同上実施例のデコードを説明するための説明
図。

【図６】同上実施例の読出しを説明するための制御手段
の構成図。

【図７】同上実施例のエンコードを説明するための説明
図。

【図８】同上実施例の誤り訂正手段における検出及び訂
正を説明するための説明図。

【符号の説明】

１ 距離検出手段 ２ 距離演算手段 ３ 制御手段 ４ 第１不揮発性メモリ ５ 第２不揮発性メモリ ６ 記憶手段 ７ ドライバ ８ 表示器 ９ 誤り訂正手段

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−38112（ＪＰ，Ａ) 特開 昭60−209788（ＪＰ，Ａ) 特開 平２−8713（ＪＰ，Ａ) 特開 平５−240658（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G01C 22/00

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 走行距離に応じたパルス信号を出力する
   距離検出手段と、前記パルス信号に応じた走行距離を演
   算する距離演算手段と、前記走行距離が単位走行距離に
   達する毎にデータを更新するmワード×ｎビットの記憶
   領域を有する第１不揮発性メモリ及びこの第１不揮発性
   メモリの全記憶領域の更新がされた時にデータを更新し
   て桁上げを記憶するｊワード×ｋビットの記憶領域を有
   する第２不揮発性メモリとから構成される記憶手段と、
   前記第１不揮発性メモリの第１記憶領域から第ｍ×ｎ記
   憶領域へワード方向へ順次更新し、更新された前記記憶
   領域の個数がｎ×ｐ（ｐは１以上の整数）個を越えると
   前記第１記憶領域から順次初期値に戻して、各ワード毎
   の書込用のデータの個数を同一とし、かつ、前記第２不
   揮発性メモリの各桁にパリティビットを付加することに
   より前記記憶手段への更新を制御する制御手段と、前記
   記憶手段のデータに応じて総走行距離を表示する表示器
   とを有し、前記第１不揮発性メモリの記憶領域は１０×
   １０↑ｘ（ｘは１以上の整数）個として前記総走行距離
   の下位ｘ＋１桁分を保持し、これにより上位の各桁分は
   前記第２不揮発性メモリで各桁毎にＢＣＤで保持するこ
   とを特徴とする電子式走行距離計。
2. 【請求項２】 前記第１，第２不揮発性メモリは夫々ｑ
   （ｑは１以上の整数）組のメモリにて構成され、各ワー
   ド毎に前記各メモリのパリティチェックと各メモリ間の
   データ比較を行い、前記データのｑ−１ビット誤りの検
   出及び訂正とｑビット以上誤りの検出を行うことを特徴
   とする請求項１に記載の電子式走行距離計。