JP2900393B2 - ビデオ信号の誤り訂正方式および装置 - Google Patents

ビデオ信号の誤り訂正方式および装置

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は例えばスチルフレームオーディオテープ
（SFAT）フォーマットにおいてディジタルデータでエン
コードされたビデオ信号の誤り訂正を行うビデオ信号の
誤り訂正方式に関する。特にこの発明はスチルフレーム
オーディオテープフォーマットにおいてディジタルデー
タでエンコードされたビデオ信号の誤り訂正を行うこと
ができるビデオディスクマスリング方法及び装置に関す
る。
〔従来の技術及び発明が解決しようとする課題〕
従来、NTSCフォーマット（60Hzに等しいフィールドレ
ートで、フレーム当り525ライン）かPALフォーマット
（50Hzに等しいフィールドレートで、フレーム当り625
ライン）のいずれかをもつビデオ信号の有効ビデオ領域
（実ビデオ領域、即ち、ビデオ信号を実際に記録する領
域）でディジタルデータをエンコードする技術がある。
このような従来技術の或るクラスではオーディオ信号は
ビデオ信号の有効ビデオ領域において、スチルフレーム
オーディオ（SFA）またはスチルフレームオーディオテ
ープ（SFAT）フォーマットでディジタル化され、エンコ
ードされる。また、ディジタル化されたオーディオ信号
以外のディジタルデータはSFAまたはSFAT信号の有効ビ
デオ領域を占める。
SFAフォーマットは第11図〜第14図を参照して説明す
る。SFATは第11図、第15図及び第16図を参照して説明す
る。
第11図は、SFAまたはSFATデータのブロックを表わ
す。第11図のデータブロックは標準NTSCまたはPALビデ
オ信号の39より多くないフレームを占める。ブラックバ
ースト信号はデータブロックの最初の４フレームを占め
る。次のｎフレーム（ｎは２以上及び32以下の整数）は
ディジタル化され、エンコードされたオーディオデータ
である。斯るフレームの各々は7.2キロバイトのデータ
を含む。静止画がオーディオ信号の再生中に表示される
ならば、データブロックの最終の３フレームは普通のス
チル画ビデオ信号から成る。ヘッダコードは最初のオー
ディオデータフレーム（第11図のフレーム５）の始まり
に記録され、トレーラコードは最後のオーディオデータ
フレームの終りに記録される。第11図に示すタイプの一
連の記録データブロックを再生するため、適当なプログ
ラムコンピュータシステムが用いられ、オーディオデー
タを適当なシーケンスで再生させ、適当な像とマッチさ
せる。SFAエンコードされたオーディオデータの単一の
フレームのフォーマットを第12図及び第13図を参照して
説明する。第12図及び第13図に示すフレームはNTSC方式
に基づく、SFAエンコードデータのフレームであるけれ
どもPAL方式も大変似ており、両者の差は次の吟味から
明らかとなる。
SFAフレームのオーディオデータは２フィールドを占
める。第12図に示すように、NTSC方式では各フィールド
は240ラインから成る。各ラインは15バイトのSFAエンコ
ードされたオーディオデータを含み、全部で3600バイト
のエンコードオーディオデータが各フィールドを占め
る。各フィールドを占めるオーディオデータは（代表的
には12ビットの解像度、サンプリングレート8kHzで）デ
ィジタル化され、最適差動パルスコード変調方法（代表
的には４ビットの解像度、サンプリングレート8kHzで）
に支配される。第13図は第12図のフレームの最初の20ラ
インと、第２図のフレームの２フィールド間に番号262
〜284の付されたラインを示す。ライン21はヘッダのた
めあてられ、ライン525はトレーラのためあてられる。
ホワイトフラグ信号はライン11を占め、40ビットのコー
ドがライン10及び273の各々を占め、24ビットのコード
がライン17及び18の各々を占める。
第14図はNTSC方式に基づくSFAエンコードデータの１
フレームのフィールドの１つから成る単一のラインを示
す。ラインの最初（一番左側）の10.725μ秒間隔には第
14図に示す水平同期信号が含まれる。ディジタル化さ
れ、２進エンコードされたオーディオデータ（またはそ
の他の２進エンコードディジタルデータ）はラインの次
の50.84μ秒間隔を占める。最後の1.97μ秒間隔は実質
的に零のIRE振幅をもった信号から成る。
第15図はSFAデータの１ラインを示す。最初（一番左
側）の11.92μ秒は水平ブランキング期間を表わす。２
つの８ビットの同期バイトはラインの次の16ビット（略
次の２μ秒）を占める。これ等の同期ビットの最初はPO
Hとして知られ、第15（ａ）図に示す形を有する。これ
等の同期バイトの第２番目はE2Hとして知られ、第15
（ａ）図に示すような形を有する。ラインの次の184ビ
ット（ビット112からビット296）は２重２進（duobinan
y）エンコードされたオーディオデータからなる。次の
バイト（ビット296からビット304）はその他のE2H同期
バイトである。次の184ビット（ビット304からビット48
8）は２重２進エンコードされたオーディオデータから
成る。ラインの最後の24ビットは水平ブランキング信号
から成る。
SFATデータのブロックは第11図に示すようなオーバー
オール構成を有する。しかし、SFAデータのブロックと
違って、５つのヘッダラインがSFATデータのブロックに
おけるスチルフレームオーディオデータの第１のフレー
ムの始まりに設けられる。対照的に、SFAデータブロッ
クは、１つのヘッダラインのみがスチルフレームオーデ
ィオデータの第１フレームの始まりに設けられる。
第15（ｂ）図はSFATデータのブロックのエンコードオ
ーディオデータの第１フレームを占める５つのヘッダラ
インの１つの例である。第15図に示すデータラインの如
く、ヘッダラインの最初（一番左側）の11.92μ秒は水
平ブランキング期間を表わす。２つの８ビット同期バイ
トはヘッダラインの次の16ビット（次の２μ秒）を占め
る。これらの同期バイトの最初はFOHバイトであり、第1
5（ａ）図に示すような形を有する。これ等の同期バイ
トの第２番目はE2Hバイトであり、第15（ａ）図に示す
ような形を有する。ヘッダラインの次の40ビット（ビッ
ト112からビット152）は５バイト識別コードから成る。
次の64ビットに続いて、２つの８ビットサイクリックリ
ダンダンシーチェック（CRC）コード及びその他８ビッ
トE2H同期コードがある。このE2Hコードの後次の40ビッ
ト（ビット240〜280）は第２の５バイト同期コードから
成る。それから、次の64ビット後、２つの８ビットCRC
コードがあり、続いて８ビットE2Hコード、更に続いて
第３の５バイト識別コード（ビット368〜408を占める）
がある。最後に次の64ビット後に、８ビットCRCコード
の最終対、続いて第15図に示すデータラインにおけるよ
な2.98μ秒の水平ブランキング信号がある。
SFATエンコードオーディオデータの単一フレームのフ
ォーマットを第16図を参照して説明する。第16図に示す
各ラインは２つのライン数で識別され、（ライン数の右
欄における）１つはNTSC方式のSFATフォーマットに対応
して、（ライン数の左欄における）もう１つはPAL方式
のSFAフォーマットに対応する。SFATフレームのオーデ
ィオデータは２フィールドを占める。NTSC方式におい
て、第１フィールドは238ラインからなり、第２フィー
ルドは242ラインからなる。PAL方式において、各フィー
ルドは240ラインから成る。データの第１フィールドの
直前の５ライン（NTSC方式ではライン20〜24、PAL方式
ではライン26〜30）は各ヘッダ（各々第15（ｂ）図に示
すようなフォーマットを有する）にあてられる。PAL及
びNTSC方式の両方において、各フィールドを占めるデー
タは３つのデータブロックにグループ化される。例え
ば、PAL方式では、ライン31〜110（またはライン339〜4
18）を占めるデータは第１ブロックから成り、ライン11
1〜190（又は419〜498）を占めるデータは第２ブロック
から成り、ライン191〜270（またはライン499〜578）を
占めるデータは第３ブロックから成る。
SFATフレームの有効ビデオ領域を占めるデータは２重
２進エンコードされるので、データは普通の２つの誤り
訂正コードECC1及びECC2を使用して２回エンコードされ
る。これはSFAデータのフレームの有効ビデオ領域を占
めるデータと対照的であり、このSFAデータは普通の誤
り訂正コードECC1を使用して同期的に１回だけエンコー
ドされる。
ビデオディスクの製造工程のいては、SFAエンコード
オーディオ信号（または他のSFAエンコードディジタル
データ）が記録されるマスタビデオテープを作ることは
普通である。記録信号の有効ビデオ領域でデータをエン
コードするのに使用された誤り訂正コード（ECC1）は、
第17図を参照して説明する方法で、マスタビデオテープ
の品質の評価を促進する。
第17図の慣用のビデオディスク製造システムでは、そ
の有効ビデオ領域でディジタル化されたオーディオデー
タまたはその他のディジタルデータを有するSFAフォー
マットビデオ信号はエンコードユニット（１）で誤り訂
正コードECC1を使用してエンコードされ、ユニット
（１）からのエンコードされた信号はマスタテープユニ
ット（２）においてSFAフォーマットでビデオテープに
記録される。品質チェックユニット（３）内では、ユニ
ット（２）で作られた（SFAフォーマットを有する）マ
スタビデオテープがビデオテーププレーヤにかけられ
る。このビデオテーププレーヤは慣用のSFAデコーディ
ングユニット（例えばソニー株式会社より入手できるDB
−2040ビデオディスクデコーディングボード）を有す
る。デコーディングユニットは普通の方法で誤り訂正コ
ードECC1を使用したマスタテープ上に記録されているSF
Aエンコードデータの各ブロックの誤り率を決定する。
誤り率が十分に低ければ、マスタテープはディスク複写
ユニット（４）に送られる。複写ユニット（４）では、
マスタテープ上の情報がSFAフォーマットでビデオディ
スクに転送される。SFAフォーマットにおけるこの情報
は慣用のSFAデコーディングユニット（５）（これは品
質チェックユニット（３）に含まれるのと同じタイプの
ものでよい）を有する慣用のビデオディスクプレーヤに
よりディスクから再生される。
慣用のSFAデコーディングユニット（５）はSFAエンコ
ード信号のECC1コードを使用して、ユニット（２），
（３）及び（４）で行われたようなテープマスタリン
グ、品質評価及びディスク複写の工程中に生じた誤り訂
正できる。
第17図を参照して述べた慣用のビデオディスクマスタ
リング技術の欠点は品質評価動作がユニット（３）で再
生中のマスタテープに摩損や裂け目を本質的に加え、マ
スタビデオテープの製造中に生じる誤りを定量化するよ
うに意図しているにもかかわらず、それ自身が誤りの発
生に寄与していることである。
〔課題を解決するための手段及び作用〕
この発明は、その有効ビデオ領域に２重２進（duobin
ary）ディジタルデータを有するSFATフォーマットビデ
オ信号を処理する装置及び方法を提供する。好適実施例
では、ディジタルデータは２つの誤り訂正コード（ECC1
及びECC2）を使用して２重にエンコードされる。そし
て、この発明ではコードECC2を使用して２重に誤り訂正
エンコードされたSFAT入力信号の誤り訂正を行い、その
誤り訂正された入力信号から再構成されたビデオ信号を
出力する。この好適実施例の１つの変形例では出力信号
はSFAフォーマットを有する。この好適実施例の他の変
換例では、出力信号はSFATフォーマットを有する。
好適実施例において、この発明はSFAまたはSFATフォ
ーマットを有する出力ビデオ信号を変調する。この好適
実施例の出力信号がビデオディスクに記録されるなら
ば、この発明はSFAフォーマットを有する出力信号を生
ずる。この発明の好適実施例の出力信号がビデオテープ
上に（例えばテープツーテープダビング法に対する入力
信号として）記録されるならば、この発明はSFATフォー
マットを有する出力信号を生ずる。入力信号が２つの誤
り訂正コード（ECC1及びECC2）を使用して２重に誤りエ
ンコードされた場合、この発明は斯る２重にエンコード
された入力信号からSFAフォーマット、ECC1誤りエンコ
ードビデオ信号を発生でき、これは誤りコードECC2を使
用して誤り訂正されている。この能力は特にこの発明が
ビデオディスクマスタリングシステムで実施される場合
に利点がある。また、この発明は（斯る２重に誤りエン
コードされたSFAT入力信号から）２重に誤りエンコード
されたSFATフォーマットビデオ信号を発生でき、これは
誤りコードECC2を使用して誤り訂正できる。
好適実施例では、またこの発明は誤り検出を行い、入
力信号の検出された誤り率を示す信号を発生する。この
発明の好適実施例はライン上で、実時間に、自動的に、
誤り訂正、誤り検出の両方を行う。
〔実施例〕
第１図はこの発明の好適実施例を用いたビデオディス
クマスタリングシステムのブロックダイヤグラムであ
る。有効ビデオ領域で２重２進エンコードされたオーデ
ィオ情報または他の２重２進ディジタルデータを有する
SFATフォーマットビデオ信号がエンコードユニット
（１）で慣用の第１の誤り訂正コード（ECC1）を使用し
てエンコードされる。エンコードユニット（１）からの
エンコード信号はエンコードユニット（６）で慣用の第
２の誤り訂正コード（ECC2）を使用してエンコードされ
る。エンコードユニット（６）からの信号は誤り訂正コ
ード（ECC1）の内部層と誤り訂正コード（ECC2）の外部
層を含む。ECC1エンコードデータがSFAフォーマットで
ビデオディスクに最後に記録されることが検知される
と、内部層はビデオディスクマスタリングプロセスを通
してデータのものとなる。外部層はビデオディスクマス
タリング中に起きたテープ誘起誤りを訂正するために付
加されるけれども、ビデオディスクに最後に記録された
SFAフォーマットデータはECC2エンコードデータではな
い。
好適の実施例では、ECC1はクロスインタリーブリード
ソロモンコードであり、またECC2もクロスインタリーブ
ソロモンコードである。エンコーディングユニット
（１）または（６）として使用するに適当なエンコーデ
ィングユニットはその分野で周知のものから選択され、
例えば鈴木等に対して1987年７月14日に許可された米国
特許第4,680,764号に記載されているタイプのものが使
用され得る。エンコーディングユニット（６）からの２
回エンコードされた信号は、マスタリングテープユニッ
ト（２）でビデオテープにSFATフォーマットで記録され
てる。テープユニット（２）で作られたビデオテープは
訂正装置（７）（時々ここでは訂正ボックス（７）と称
する）に供給され、ここで再生される。再生されたビデ
オ信号は復調され、マスタリングテープユニット（２）
で生じた信号の有効ビデオ領域に占めるデータの誤りを
検出、訂正するために誤り訂正コードECC2が使用され
る。訂正装置（７）は誤り訂正データをSFAフォーマッ
トビデオ信号に変換するモードで動作し、それから誤り
訂正SFAビデオ信号をディスク複写ユニット（４）に供
給する。ディスク複写ユニット（４）では、誤り訂正SF
Aフォーマットビデオ信号（好ましくは誤り訂正コードE
CC1のみ使用して１回誤りエンコードされている）はビ
デオディスクに記録される。ビデオディスクに記録され
たディジタル情報は第17図で述べたものと同じタイプの
慣用のSFAデコードユニット（５）を備えた慣用のビデ
オディスクプレーヤでディスクから再生される。
また、訂正装置（７）は誤り訂正データをSFATフォー
マットビデオ信号に変換するモードで動作し得る。訂正
装置（７）からの誤り訂正SFATビデオ信号は（好ましく
は誤り訂正コードECC1及びECC2の両方を使用して２重に
誤りエンコードされる）、エンコードユニット（６）に
戻され、エンコードされ及び続いてテープユニット
（２）のビデオテープに再記録される（例えばテープツ
ーテープダビング法の一部として）。また、訂正装置
（７）からの誤り訂正SFATビデオ信号は直接ビデオテー
プに記録されるかまたはその他の所望の目的に使用され
る。
第２図はこの発明によるシステムのブロック図を示
し、これは第１図のシステムの訂正ボックス（７）とし
て使用するのに適当である。SFATフォーマットビデオ信
号（VIDEO INとして識別される）ビデオ変調ユニット
（10）に供給される。好適な実施例では、VIDEO IN信号
はビデオテープ（例えば慣用の１インチ幅、ビデオディ
スクマスタリングに使用のＣフォーマットテープ）に記
録され、変調ユニット（10）へ供給されたVIDEO IN信号
は慣用のビデオテープ再生ユニット（９）の出力であ
る。変調ユニット（10）において、VIDEO IN信号はクラ
ンプされ、バッファされて復調ユニット（11）に供給さ
れる。また、変調ユニット（10）はVIDEO IN信号を処理
して２重２進エンコード情報（これは２重２進エンコー
ドオーディオ情報またはその他のディジタルデータ）を
その有効ビデオ領域に分離出力し、そしてこのディジタ
ル情報をECL（エミッタ結合ロジック）データ流に変換
する。その後変調ユニット（10）はこのシリアルECLデ
ータ流を復調ユニット（11）（後述する）に供給され
る。また、変調ユニット（10）は、SFATエンコードデー
タの各ラインの始まりと関連した同期化バイトE2Hを検
出し、この同期化バイトの零のクロス位置の中央を識別
するE2 SYNC EDGE信号を復調ユニット（11）に供給す
る。
復調ユニット（11）において、変調ユニット（10）か
らのシリアルECLデータはシリアルTTLデータの流れに変
換され、それからパラレルの形に変換され、CPU（12）
からの制御信号に応答して蓄積用メモリユニット（14）
に送られる。SFATエンコードデータの各ラインヘッダに
ついてCRCチェックが行なわれ、データの各関連するラ
インが有効であるかどうかの報告がCPU（12）になされ
る。また復調ユニット（11）は変調ユニット（10）から
のクランプビデオ信号を処理して白基準レベル信号（WH
ITE REF）を発生し、これは変調ユニット（10）に供給
され、VIDEO IN信号から２重２進エンコードデータを再
生する過程で使用する適当なスライス基準を確率するた
め使用される。
CPU（12）からの制御信号に応答して、ECC処理器（1
5）はメモリユニット（14）に記憶されたデータの誤り
率を決定し、斯るデータを誤り訂正する。ECC処理器（1
5）はここでECC2として示す慣用の誤りコードを使用し
てデータを処理する。ECC処理器（15）からの誤り訂正
データはメモリユニット（14）に戻され、その後適当な
時間にフォーマットユニット（17）に供給される。第１
モードで動作時フォーマットユニット（17）はメモリユ
ニット（14）からのパラレルデータをSFAエンコードパ
ラレルデータに変換し、SFAデータをシリアルSFAデータ
流に変換し、シリアルSFAデータ流を変調ユニット（1
0）に供給する。第２モードで動作時フォーマットユニ
ット（17）はメモリユニット（14）からのデータをSFAT
エンコードパラレルデータに変換し、SFATデータをシリ
アルSFATデータ流に変換し、シリアルSFATデータ流をフ
ォーマットユニット（17）に供給する。フォーマットユ
ニット（17）は安定化されたクロック信号（好ましくは
位相ロックループ発振器（13）からの8MHzまたは2MHzの
クロック信号）を受ける。また発振器（13）は安定化さ
れたクロック信号（好ましくは8MHzのクロック信号）を
復調ユニット（11）に供給する。
ビデオ変調ユニット（10）はフォーマットユニット
（17）からのSFA（またはSFAT）フォーマットシリアル
データ流をビデオテープレコーダまたはビデオディスク
の複写ユニットで記録するのに適当なビデオ信号（VIDE
O OUT）に変換する。
第３図は復調ユニット（11）の好適実施例のブロック
図である。復調クロック位相選択ユニット（104）は変
調ユニット（10）で発生されたE2 SYNC EDGE信号（及び
その反転信号）及びクロック信号（好ましくは周波数8M
Hzを有する）を受ける。クロック位相選択ユニット（10
4）は好ましくは8MHzのクロック信号を受け、夫々異な
る量だけ遅延された１組の遅延クロック信号を出力する
マルチテープ有効遅延ラインを有する。E2 SYNC EDGE信
号はデータの各ラインで第１のE2H同期化バイトの第７
ビット（第15図（ａ）図参照）の中央を識別する。クロ
ック位相選択ユニット（104）はE2 SYNC EDGE信号を用
いてデータのSFATエンコードラインの110番目のビット
の受取りと一致する時間に復調器クロックカウンタをカ
ウント数110（データのSFATエンコードラインの110番目
のビットに対応）に閉じ込め、復調器クロックをSFATデ
ータと同期させる。
クロック位相選択ユニット（104）の好適実施例を第
３（ａ）図に示す。テープ有効遅延ライン（104）はテ
ープ当り15ns遅延をもった８個の遅延クロック信号をオ
クタルＤ型ラッチ回路（104b）及びデータ選択回路（10
4f）に出力する。ラッチ回路（104b）の他の入力はB2 S
YNC EDGE信号である。ラッチ回路（104b）の出力は優先
エンコーダ（104c）に供給される。エンコーダ（104c）
からの４ビットの各出力は反転され、それから４ビット
値比較器（104d）に供給される。また、同期アップダウ
ンカウンタ（104e）の出力は比較器（104d）に供給され
る。回路（104e）に示されたプリセットカウントビット
D0〜D3を受ける。比較器（104d）への２つの入力信号
（各々４ビット）が同じ数を表わすとき、この状態を示
す信号がインバータ（104g）を介してナンドゲート（10
4h）に送られる。クロックパルスはSFATビデオ信号の水
平ライン周期と対応する周期でナンドゲート（104h）の
他方の入力端に周期的に供給される。ナンドゲート（10
4h）の出力は図示の如く回路（104e）のクロック信号端
子に供給される。回路（104e）から回路（104d）への入
力が回路（104c）から回路（104d）への入力より大きい
数を表わすかどうかを示す信号が回路（104e）のアップ
ダウン入力端に送られる。カウンタ（104e）による４ビ
ット（B0〜B3）の出力の３ビット（B0，B1及びB2）は図
示の如く回路（104f）に供給される。
クロック位相選択ユニット（104）からのクロック信
号はメモリアドレスカウンタ（105）、シリアル／パラ
レル変換器（107）、CRCチェックユニット（108）、ヘ
ッダレポートレジスタ（112）、ライン／フレームカウ
ンタ（109）へ供給される。またカウンタ（109）は回路
（102）からTTLシリアルデータからFO Hex検出器（10
3）で生じた信号を受け、各信号はFOH同期バイト（第15
（ａ）図を参照して説明される）の発生を示す。ライン
／フレーム信号ユニット（113）はカウンタ（109）で生
じたラインカウント及びフレームカウント信号を受け
る。カウンタ（109）からのラインカウント及びフレー
ムカウント信号に応答して信号ユニット（113）はSFAT
データの１フレームの第１フィールドで３つのデータブ
ロックの第１の開始を示すBLOCK STROBE信号を発生す
る。BLOCK STROBE信号はECCシーケンサ（16）及びメモ
リユニット（14）に供給される。
メモリアドレスカウンタ（105）はアドレス信号（ADD
RESS）を発生して、これ等をヘッダメモリ（110）及びC
PU（12）に供給する。
変調ユニット（10）からのシリアルECLデータはユニ
ット（102）に供給されここで、TTLシリアルデータに変
換される。TTLデータはユニット（102）からシリアル／
パラレル変換器（107）、CRCチェックユニット（108）
及びFO Hex検出器（103）に供給される。
シリアル／パラレル変換器（107）からのパラレルデ
ータはラッチ回路（111）に供給され、ラッチ回路（11
1）からのパラレルデータ（DATA）はヘッダメモリ（11
0）およびメモリユニット（14）（第２図）に供給され
る。
CRCチェックユニット（108）はユニット（102）から
供給されるシリアルTTLデータ流のベッダデータをチェ
ックし、データの有効性を示す信号（信号ERの反転信
号）をフレームマスクロジックユニット（106）及びヘ
ッダレポートレジスタ（112）に送る。CPU（12）からの
CPC制御信号（第10図に示すCPU CONTROL及び第10（ｂ）
図に示すID ER SMPL）はレジスタ（112）をしてCPU（1
2）にCPU制御信号で決められるフォーマットでヘッダレ
ポート（CPU DATA）を遅らせる。
第３（ｂ）図はCRCチェックユニット（108）及びヘッ
ダレポートレジスタ（112）の好適実施例のブロック図
である。CRCチェック動作は好ましくは74F402回路であ
る集積回路（108a）で慣用の方法で行なわれる。この動
作の結果として回路（108a）で発生された誤り訂正信号
（信号ERの反転信号）は誤りが検出されなければ論理的
に“1"、誤りが検出されれば論理的に“0"である。この
誤り蓄積レジスタ（108c）に供給され、このレジスタ
（108c）は図示の如く蓄積レジスタ（108d）と結合され
ている。各レジスタ（108c）及び（108d）は好ましくは
LS299の集積回路である。第３（ｃ）図は第３（ｂ）図
の回路で処理される種々の信号のタイミング関係を示
す。
回路（100）は変調ユニット（10）から受けたクラン
プSFATビデオ信号の各フレームのライン18及び19を占め
るホワイトフラグ信号をサンプルホールドする。回路
（100）からのWHITE REFERENCE信号は変調ユニット（1
0）の回路（200）に供給される。
ホワイトフラグ検出器（101）が有効なホワイトフラ
グ信号の発生を検出するとき、検出器（101）は適当な
信号をフレームマスクロジックユニット（106）に送
る。ロジックユニット（106）はまたCRCチェックユニッ
ト（108）で行われたデータ有効チェックの結果を示すC
RCチェックユニット（108）からの信号を受ける。シリ
アル／パラレル変換器（107）からのパラレルデータ流
のヘッダラインのライン数（すなわち第15図（ｂ）図に
示す各ヘッダラインのバイト151、279及び407のライン
数）がカウンタ（109）からのライン数クロック信号の
ライン数に一致するとき、ライン数比較器（115）はま
たVALID ID LINE NUMSER信号をロジックユニット（10
6）に供給する。
次のアルゴリズムによれば、ロジックユニット（10
6）はマスキング信号（MASK）を発生し、それ等をCPU
（12）に供給してCPU（12）からフォーマットユニット
（17）のヘッダRAM（300）へ供給される新しいヘッダ信
号の発生に使用する。このアルゴリズムは特にNTSCフォ
ーマットのSFAT信号に適用できるが、PALフォーマット
のSFAT信号に容易に識別できる方法で変形してもよい。
各フレームのライン１〜22は常にマスク（ブランク）さ
れている。ホワイトフラグ検出器（101）がフレームの
ライン18及び19で有効なホワイトフラグ信号を検出すれ
ば、またフレームのライン23及び24はマスクされ、CRC
チェックユニット（108）が誤りのないデータを示すな
らば、全フレームがマスクされる。ホワイトフラグ検出
器（101）がライン18及び19で有効なホワイトフラグを
検出せず、更に、CRCチェックユニット（108）が誤りの
ないデータを示すならば、ライン数比較器（115）はVAL
ID ID LINE NUMBER信号をロジックユニット（106）に供
給し、全フレームはマスクされる。
ECL/TTL変換回路（102）は変調ユニット（10）の回路
（203）からECL信号対（DATA信号とその補数）を受け、
この信号対をシリアルTTLデータ流に変換する。適当なE
CL/TTL変換回路をその分野で周知のものから選択しても
よい。
変調ユニット（10）の好適実施例を第４図に示す。ビ
デオテープ再生ユニット（９）からのビデオ信号はビデ
オクランプ回路（205）に供給され、このビデオ信号の
遅延されたものがまたビデオクランプ回路（207）に供
給される。ビデオクランプ回路（205）からのクランプ
ビデオ信号は回路（201）及び（204）に供給され、バッ
ファ回路（206）でバッファされそれから復調ユニット
（11）内の回路（100）及び（101）に供給される。ビデ
オクランプ回路（208）からのクランプブラックバース
ト信号（BLACK BURST又はBB）と共にビデオクランプ回
路（207）からのクランプされ、遅延されたビデオ信号
はビデオスイッチ（209）に供給される。また、ビデオ
クランプ回路（208）からのブラックバースト信号はシ
ンクストリッパ回路（210）に供給され、ここで同期信
号（COMP SYNC）を発生するのに用いられる。その後COM
P SYNC信号は位相ロックループ発振器（13）に供給さ
れ、ここで安定化されたクロック信号を発生するのに使
用される。
スライスレベルセットユニット（200）は復調ユニッ
ト（11）のサンプルホールド回路（100）から供給され
るWHITE REF信号を普通の方法でサンプルし、回路（20
5）からのクランプビデオ信号から２重２進エンコード
データを再生する過程で使用するのに適当な上側及び下
側スライス電圧基準を確率する。上側及び下側スライス
電圧基準は加算ユニット（201）に供給される。また、
選択された中間電圧値を持つ中央スライス電圧基準がス
ライスレベルセットユニット（200）で取り出され、E2
Hex検出器（204）に供給される。
加算ユニット（201）はスライスオフセット及びデュ
アル出力をもつビデオ差動増幅器である。加算ユニット
（201）からの信号は、比較器（202）及びECLデータ算
出回路（203）に供給され、ここで上側スライス信号が
下側スライス信号と共に（イクスクルーシブORゲート
で）排他的論理和の処理がなされてECLデータを得る。
回路（203）からの＋DATA及びその反転データ（−DAT
A）から成るECLデータ信号対は復調ユニット（11）に供
給される。
E2 Hex検出器（204）の好適実施例を第４（ｂ）図に
示す。スライスレベルセットユニット（200）からの中
間基準電圧及びビデオクランプ回路（205）からのクラ
ンプビデオ信号は検出器（204）で次のように処理され
る。E2Hがハイレベルのとき検出器（204）の比較器がイ
ネーブルされ、検出器（204）からのE2 SYNC EDGE信号
は、第15（ａ）図に示すように、データの各ラインにお
ける第１のE2H同期バイトの第７番目のビット中央を識
別する。クロック位相選択ユニット（104）はこのE2 SY
NC EDGE信号を用いて復調器クロックカウンタを上述の
方法で閉じ込める。
フォーマットユニット（17）で（後述される方法で）
発生した誤り訂正した２重２進エンコードSFATデータを
用いてビデオ搬送波をデータ変換回路（212）で変調
し、ビデオスイッチ（209）に到着する前にデータ変換
回路（212）からのビデオ信号を回路（213）で濾波し、
クランプする。同様に、フォーマットユニット（17）で
（後述される方法で）発生した誤り訂正したSFAデータ
を用いてビデオ搬送波をデータ変換回路（214）で変調
し、ビデオスイッチ（209）に到着する前にデータ変換
回路（214）からのビデオ信号を回路（215）で濾波し、
クランプする。
選択信号SELECTに応答してスイッチ（209）はこれに
供給された４つのビデオ信号（VIDEO,BB,SFAT,SFA）の
うちの任意の選択された１つをビデオバッファ回路（21
1）に供給する。
次に第２図のフォーマットユニット（17）の好適実施
例を第５図を参照して説明する。選択信号SFA/SFAT及び
NTSC/PALがCPUからフォーマットユニット（17）のモー
ド選択回路（304）に供給される。SFA/SFAT信号がSFAモ
ードの動作を示すとき、モード選択回路（304）はモー
ド選択信号をラインカウンタ（305）及びフレームカウ
ンタ（308）に送り、カウンタ（305）及び（308）（及
びユニット（17）の他の回路）に指令して、メモリユニ
ット（14）からのパラレルデータ（DATA）をSFAエンコ
ードパラレルデータに変換し、SFAデータをシリアルSFA
データ流に変換し、シリアルSFAデータ流を変調ユニッ
ト（10）に供給する。SFA/SFAT信号がSFATモード動作を
示すとき、モード選択回路（304）はユニット（17）の
回路に指令してメモリユニット（14）からのデータをSF
ATエンコードパラレルデータに変換し、SFATデータをシ
リアルSFATデータ流に変換し、シリルアSFATデータ流を
ユニット（17）に供給する。同様にNTSC/PAL信号の状態
に応じて、モード選択回路（304）はユニット（17）の
回路に指令してメモリユニット（14）からのデータをNT
SCまたはPALフォーマットのいずれかに変換する。
フォーマットユニット（17）のラインカウンタ（30
5）、フレームカウンタ（308）、ブロックメモリアドレ
スカウンタ（307）は、夫々位相ロックループ発振器（1
3）から安定化したクロック信号（好ましくは8MHzまた
は2MHzのクロック信号）を受ける。モード選択回路（30
4）からのモード選択信号により決定されたモードで、
ラインカウンタ（305）はクロック信号をラインパター
ンROM（306）に送り、フレームカウンタ（308）はクロ
ック信号をフレームパターンROM（309）に送り、ROM（3
06）及び（309）を付勢して好適なタイミングのモード
選択信号（SELECT信号）をヘッダRAM（300）、パラレル
／シルアル変換回路（301）、リーダシンク源（303）、
ブロックメモリアドレスカウンタ（307）に送る。ブロ
ックメモリアドレスカウンタ（307）はモード選択回路
（304）で特定したフォーマットをもつビデオ信号の有
効ビデオ領域のフィールド内でデータのブロックを識別
するアドレス信号を出力する。カウンタ（307）からの
アドレス信号はヘッドRAM（300）に供給される。
メモリユニット（14）からのパラレルデータはリーダ
シンク源（303）からのリーダシンク情報と組合わさ
れ、且つヘッダRAM（300）からのヘッダデータと組合わ
される。ヘッダデータはCPU（12）からヘッダRAM（（30
0））に供給され、カウンタ（307）からRAM（300）によ
り受けたアドレス信号のシーケンスによって読み出され
るまでRAM（300）に蓄積される。
メモリユニット（14）からのパラレルデータ、ヘッダ
データ及びリーダシンク情報は、（ROM（306）及びROM
（309）から出力されるSELECT信号により決定されるよ
うに）、SFAまたはSFATフォーマットまたはPALまたはNT
SCフォーマットをもつシリアルデータ流に組合わされ
る。シリアルSFAデータ流がユニット（301）から出力さ
れるモードでは、斯るTTLシリアルデータ流は変調ユニ
ット（10）に送られ、回路（214）で変調される。SFAT
フォーマット（但し２重２進エンコードされてない）で
シリアルデータ流がユニット（301）から出力されるモ
ードでは、斯るシタアルデータ流は２重２進変換ロジッ
クユニット（302）に送られ、普通の方法で２つのSFAT
データ流（DO SFATDATA及びD1 STATDATA）に変換され、
これは共に加算されて２重２進エンコードSFATシリアル
データ流を発生する。ロジックユニット（302）により
出力された信号は変調ユニット（10）に供給され、回路
（212）で加算され、変調される。
第６図は第２図に示したメモリユニット（14）の好適
実施例である。復調ユニット（11）からのパラレルデー
タはデータマルチプレクサ（401）で受信される。偶数
ブロックに対応するデータは、ユニット（401）内の奇
数ブロックに対応するデータから分離され、ユニット
（401）からの偶数及び奇数ブロックデータは共にメモ
リバンクユニット（404）に書き込まれる。第６図に示
すように、メモリバンクユニット（404）は好ましくは
８個のメモリバンクを有する。データはメモリバンクユ
ニット（404）から読み取り、ユニット（401）でマルチ
プレクスし、それからECC処理器（15）（データが未だ
誤り訂正されてなければ）または変調ユニット（10）
（既に誤り訂正が行なわれていれば）に供給してもよ
い。ECC処理器（15）からの誤り訂正データはまたはユ
ニット（401）で受けられ、ユニット（401）でその偶数
ブロック成分に分離され、メモリユニット（404）に供
給される。
復調ユニット（11）からのBLOCK STROBE信号（データ
の各フィールド内でデータの３つのブロックの各々のス
タートを示す。第７図を参照して以下に詳述する。）は
ブロック選択ユニット（403）に供給され、ユニット（4
03）からのパラレルデータ流出力はメモリユニット（40
4）に供給される。
ECC処理器（15）からのアドレス信号はアドレスマル
チプレクサ（400）で偶数及び奇数成分に分離され、メ
モリユニット（404）に供給される。同様に復調ユニッ
ト（11）からのアドレス信号はアドレスマルチプレクサ
（400）で偶数及び奇数成分に分離されメモリユニット
（404）に供給される。
CPUアクセスマルチプレクサ（402）はCPU（12）から
データを受け、そのデータを偶数及び奇数ブロック成分
に分離し、そしてその偶数及び奇数ブロック成分をメモ
リユニット（404）に供給する。メモリユニット（404）
から読み出された偶数ブロックデータはマルチプレクサ
（402）でマルチプレクサされ、CPU（12）に供給され
る。CPU（12）からのアドレス信号はマルチプレクサ（4
02）で偶奇ブロック成分に分離され、マルチプレクサ
（402）からメモリユニット（404）に供給される。
第７図は第２図のECC処理器（15）及びECCシーケンサ
（16）の好適実施例である。第８図は第７図のCIRC計算
回路（501）の詳細なブロック図である。メモリユニッ
ト（14）のマルチプレクサ（401）からのデータはレジ
スタ（508）で受信され、シンドローム発生器（500）及
びモジュロ２加算ユニット（502）に供給される。各SFA
Tフレームのデータは２フィールドにグループ化され、
各フィールドは３つのデータブロックから成る。各デー
タブロックは115グループから成り、各グループは32バ
イトから成る。32バイトの各グループは24の生データバ
イトプラス４つの（内部層）C2パリティバイト及び４つ
の（外部層）C1パリティバイトから成る。４つのC2バイ
ト及び４つのC1バイトはECC2コードの一部であり、一
方、24の生データバイトは代表的にECC1エンコードした
SFAデータである。ECC2誤りコードがクロスインタリー
ブリードソロモンコードである好適実施例において、エ
ンコーディングの各層では、エンコードされたデータの
各ブロックの全部で3689（32×115）バイトはスクラン
ブルすなわちインタリーブされる。従って、ビデオテー
プ上の短期間のドロップアウトは１グループに数バイト
欠落させるよりむしろ数グループに１バイト毎欠落させ
る。
ECC計算のため、８ビットデータ値がガロア域として
処理され、これは周知の有限交差終端数システムであ
る。この特定のガロウ域では２値の加算はビットとの関
連で云えばイクスクスーシブOR動作により行われる。各
グループに関連して４つの多項式シンドロームがデータ
から計算され、ECC公式に入れられて、現在の誤りの数
とその場所を決定する。グループ当り１つまたは２つの
誤りのいずれも第７図〜第10図を参照して説明する好適
実施例で訂正される。
グループを訂正するために、ECCシーケンサ（16）は
グループカウンタ（504）及びバイトカウンタ（505）を
有するRAM（14）のそのグループのデータをアドレスす
る。カウンタ（504）及び（505）からのアドレスはマッ
ピングROM（507）に供給され、ここでそれ等はインタリ
ーブされたアドレスに転換される。
１ブロックのデータの115グループの各々は４つの誤
り訂正“パス”を受ける。各パスは36ステップ動作であ
る。１つのパスの第１の32ステップ中、グループＮの各
バイトは、前のグループ（グループＮ−１）のシンドロ
ームがECC計算器（501）で処理されている間、シンドロ
ーム発生器（500）に転送される。１つのパスの最後の
８ステップでは、ECC計算器（501）からシフトレジスタ
（510）〜（516）へ供給された計算結果（誤りパラメー
タ信号ZS0，ZS3，ZA，ZB，ZC，i1，ei1，i2，ei2，j2及
びej2）はBCCシーケンサ（16）のステートマシーンで使
用され、前のグループ（グループＮ−１）の２つの欠落
したデータバイトまでをアドレスし、訂正する。現在の
グループアドレスは引算器（506）で減らされ、個別の
バイト場所はレジスタ（519）またはレジスタ（520）に
与えられ、訂正値“e"は加算器（502）でRAM（14）の選
択した場合からそこに供給されたデータに加算され、そ
の和（訂正データ）はレジスタ（503）に蓄積され、こ
の訂正したデータはRAM（14）の同じ場所の戻って書き
込まれる。
第９図のタイミング図に示すように、１グループに対
する４つのパスの各組は、外部層C1を用いる第１パス
（C1 PASS1）、これに続く内部層C2を用いる第２パス
（C2 PASS1）、これに続く内部層C1を用いる第３パス
（C1 PASS2）、これに続く内部層C2を用いる第４パス
（C2 PASS2）から成る。C2パスは各C2パスが32バイトよ
りむしろ38バイトのみ処理する点でC1パスと異なる。４
つのC1パリティバイトはC1パス内でのみ処理され、C2パ
ス内では処理されない。第10図に示すように、第１の４
つのメモリ読み出しサイクル（EC RD）はC2パスでは行
われない。また、ROM（507）内の第１のインタリーブ表
がC1パス用に選択され、ROM（507）内の第２のインタリ
ーブ表がC2パス用に選択される。
シンドロームS0，S1，S2及びS3はシンドローム発生器
（500）内のハードウエアであるマルチプライヤーアキ
ュムレータにより、次の公式に従って計算される。
ここでａはガロア域GF（28）の要素であり、Wiは受信
したデータすなわちC1パスに対してｎ＝32,C2パスに対
してｎ＝28である。これ等のシンドロームはECC計算器
（501）に供給される。
第８図はECC計算器（501）のブロック図であり、誤り
パラメータ信号ZS0，ZS3，ZA，ZB，ZC，i1，ei1，i2，e
i2，j2及びej2を計算するためのガロア計算要素を示
す。各計算要素はROMを用いて普通の方法で満たされ
る。パラメータi1は１つの誤りのみの場合における欠落
バイトの場所であり、一方パラメータi2及びj2はこの誤
りの場合の欠落バイトの場所である。パラメータei1,ei
2及びej2は欠落バイトに付加すべき訂正値である。計算
要素（600）の各々は入力バイトが零に等しいかどうか
を示す単一のビット出力である。計算要素（600）によ
り出力される５ビット（ZS0，ZS3，ZA，ZB及びZC）は誤
り場所（i1，i2及びj2）がグループの範囲内にあるかど
うか（すなわちそれ等がC1パスに対して32より少ないか
またはC2パスに対して28より少ないかどうか）を検知す
る３値比較器（図示せず）の出力と共にレジスタ（51
0）で訂正される。レジスタ（510）の読み出しにより、
ユニット（16）のステートマシーンは次のルールに従っ
て誤り数を決定できる。Ａ＝Ｂ＝Ｃ＝０及びS0＝S3＝０
ならば誤りはなく、Ａ＝Ｂ＝Ｃ＝０でS0又はS3が０に等
しくなければ、１つの誤りがあり、ＡまたはＢまたはＣ
が０に等しくなければ、２つの誤りがある（ここで、Ａ
＝S0S2＋（S1）2,B＝S1S2＋S0S3及びＣ＝S1S3＋（S2）2
である）。レジスタ（510）は（第10図に示すように）
各パスの29番目のステップで読み出され、各パスの残り
の７つのステップは発見された誤り数に依存する（すな
わち、１つまた２つの誤りは訂正され、一方誤りがない
かまたは２より大きな誤りがあれば何もしない）。
各ブロックを訂正するための４つのパスシーケンスの
利点は以下の如くである。第１の外部訂正法（第１のC1
パス）はある誤りを訂正し、ある訂正できないグループ
は発見できる。次のパス（第１のC2パス）はこれ等のグ
ループのいくつかを第２のC1パスにより訂正可能とさ
せ、一方C2を使用して訂正できないその他のグループを
発見する。第２のC1パスはそれ等が第２のC2パス中C2を
使用して訂正できるようにグループのいくかを順に改善
する。
４つのパスの各組は復調ユニット（11）からのBLOCK
STROBE信号を受けて開始され、この信号はRAM（14）の
メモリブロックが訂正されないデータで一杯であり且つ
訂正を持っているこを示す。
シーケンサ（16）は位相ロックループ発振器（13）か
らの4MHzのクロック信号を受ける。このような4MHzのク
ロック信号は訂正装置に4.16ms内で（すなわち次のブロ
ックが満たされる前に）メモリのブロックで４つのパス
全てを完了させる。
この発明の好適実施例の上述の説明は単にこの発明の
例示にすぎない。構成及び動作の詳細の種々の変更をこ
の発明の範囲内でなし得るものである。
〔発明の効果〕
２重に誤りエンコードされたSFAT入力信号から２重に
誤りエンコードされたSFATフォーマットビデオ信号を発
生でき、特にビデオディスクマスタリングシステムで有
用である。また、ライン上で実時間に自動的に誤り訂
正、誤り検出を行うことができる。
【図面の簡単な説明】 第１図はこの発明を実施するビデオディスクマスタリン
グシステムのブロック図、第２図はこの発明の訂正回路
の好適実施例のブロック図、第３図は第２図の復調ユニ
ットのブロック図、第３（ａ）図は第３図のブロック
（104）の好適実施例の回路図、第３（ｂ）図は第３図
のブロック（108）の好適実施例の回路図、第３図
（ｃ）図は第３（ｂ）図で処理される多数の信号のタイ
ミング関係を示す図、第４図は第２図の変調ユニットの
ブロック図、第４（ａ）図は第４図の回路（201）の好
適実施例の回路図、第４（ｂ）図は第４図の回路（20
4）の好適実施例の回路図、第５図は第２図のタイミン
グホールドのブロック図、第６図は第２図のメモリボー
ドのブロック図、第７図は第２図の誤り訂正回路のブロ
ック図、第８図は第７図のCIRC計算器のブロック図、第
９図は第７の誤り訂正回路の動作で使用されるタイプの
信号を示すタイミング図、第10（ａ）図〜第10（ｄ）図
は第７図の誤り訂正回路の動作で使用されるタイプの信
号を示すタイミング図、第11図はSFAフォーマットを有
し、いくつかのデータフォーマットから成るビデオ信号
を示す図、第12図はSFAフォーマットを有するビデオ信
号の第１フレーム（525ラインを含む）を示す図、第13
図は第12図に示すフレームから成るラインのいくつかを
示す図、第14図はSFAフォーマットを有するビデオ信号
の単一ラインを示す図、第15図はSFATフォーマットを有
するビデオ信号の単一ラインを示すと共にビデオ信号か
ら成る２つの同期バイトを示し、更にラインフォーマッ
トを有し、SFATフレームのヘッダラインとして知られて
いるビデオ信号の特定のタイプの一部を示す図、第15図
（ａ）は第15図の信号から成る２つの同期バイトを示す
図、第15図（ｂ）は第15図に示すラインフォーマットを
有し、SFATフレームのヘッダラインとして知られている
ビデオ信号の特定のタイプの一部を示す図、第16図はSF
ATフォーマットを有するビデオ信号の単一フレームを示
す図、第17図は慣用のビデオディスクマスタリングシス
テムのブロック図である。 （10）はビデオ変調ユニット、（11）は復調ユニット、
（12）はCPU、（13）は位相ロックループ発振器、（1
4）はメモリユニット、（15）はECC処理器、（16）はEC
Cシーケンサ、（17）はフォーマットユニットである。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11B 20/18 H04N 5/91 - 5/956 H04N 7/24

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】実ビデオ領域の少なくとも１つの誤り符号
    化された２重２進ディジタルデータを有するSFAT（スチ
    ルフレーム・オーディオテープ）フォーマットビデオ信
    号について誤り訂正を行うための装置であって、 データメモリユニットと、 上記SFATフォーマットビデオ信号から上記２重２進ディ
    ジタルデータを抽出する手段と、 上記抽出された２重２進ディジタルデータを受信し、該
    ２重２進ディジタルデータを並列ディジタルデータに変
    換し、該並列ディジタルデータをメモリユニットに記憶
    する手段と、 上記メモリユニットに結合され、該メモリユニットに記
    憶されたディジタルデータを受信し、該受信したディジ
    タルデータに誤り訂正を行い、誤り訂正されたデータを
    上記メモリユニットに返却するための、誤り訂正ユニッ
    トと、 上記メモリユニットから誤り訂正されたデータを受信
    し、その誤り訂正されたデータから、実ビデオ領域の少
    なくとも１つに誤り訂正されたデータを有する誤り訂正
    されたビデオ信号を発生するためのビデオ信号発生手段
    であって、（ａ）実ビデオ領域の少なくとも１つに誤り
    訂正されたデータを有するSFATフォーマットビデオ信号
    を発生する第１モードと、（ｂ）実ビデオ領域の少なく
    とも１つに誤り訂正されたデータを有するSFA（スチル
    フレーム・オーディオ）フォーマットビデオ信号を発生
    する第２モードと、で動作することができるビデオ信号
    発生手段と、 を具えた誤り訂正装置。
  2. 【請求項２】実ビデオ領域の少なくとも１つに誤り符号
    化された２重２進ディジタルデータを有するSFAT（スチ
    ルフレーム・オーディオテープ）フォーマットビデオ信
    号について誤り訂正を行うための方法であって、 上記SFATフォーマットビデオ信号から上記２重２進ディ
    ジタルデータを抽出するステップと、 上記抽出された２重２進ディジタルデータを受信し、該
    ２重２進ディジタルデータを並列ディジタルデータに変
    換し、該並列ディジタルデータをメモリユニットに記憶
    するステップと、 該メモリユニットに記憶されたディジタルデータを受信
    し、該受信したディジタルデータに誤り訂正を行い、誤
    り訂正されたデータを上記メモリユニットに返却するス
    テップと、 上記メモリユニットから誤り訂正されたデータを受信
    し、その誤り訂正されたデータから、実ビデオ領域の少
    なくとも１つの誤り訂正されたデータを有する誤り訂正
    されたビデオ信号を発生するためのビデオ信号発生ステ
    ップであって（ａ）実ビデオ領域の少なくとも１つに誤
    り訂正されたデータを有するSFATフォーマットビデオ信
    号を発生する第１モードと、（ｂ）実ビデオ領域の少な
    くとも１つに誤り訂正されたデータを有するSFA（スチ
    ルフレーム・オーディオ）フォーマットビデオ信号を発
    生する第２モードと、の中の選択されたモードで動作す
    るステップと、 を含む誤り訂正方法。
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