JP2723712B2 - マイクロプログラム制御回路 - Google Patents
マイクロプログラム制御回路Info
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- JP2723712B2 JP2723712B2 JP3245027A JP24502791A JP2723712B2 JP 2723712 B2 JP2723712 B2 JP 2723712B2 JP 3245027 A JP3245027 A JP 3245027A JP 24502791 A JP24502791 A JP 24502791A JP 2723712 B2 JP2723712 B2 JP 2723712B2
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- Japan
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- microprogram
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- register
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Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置に関し、
特にマイクロプログラムの実行を抑止する機能を具備す
るマイクロプログラム制御回路に関する。
特にマイクロプログラムの実行を抑止する機能を具備す
るマイクロプログラム制御回路に関する。
【０００２】
【従来の技術】従来、この種のマイクロプログラム制御
回路は、マイクロプログラムを格納するマイクロプログ
ラムレジスタと、マイクロプログラムの実行とマイクロ
プログラムレジスタの更新とを抑止する抑止信号と、複
数の抑止条件から抑止信号を生成する抑止信号生成回路
から構成されている。
回路は、マイクロプログラムを格納するマイクロプログ
ラムレジスタと、マイクロプログラムの実行とマイクロ
プログラムレジスタの更新とを抑止する抑止信号と、複
数の抑止条件から抑止信号を生成する抑止信号生成回路
から構成されている。
【０００３】１クロックサイクル間で、マイクロプログ
ラムの実行が終了するように、マイクロプログラムの最
長実行時間で、クロックサイクルが決定されていた。
ラムの実行が終了するように、マイクロプログラムの最
長実行時間で、クロックサイクルが決定されていた。
【０００４】また、マイクロプログラムで、任意にマイ
クロプログラムの実行を抑止できない構造だった。
クロプログラムの実行を抑止できない構造だった。
【０００５】
【発明が解決しようとする課題】上述した従来のマイク
ロプログラム制御回路では、少数のマイクロプログラム
の実行に時間が掛っている場合でも、マイクロプログラ
ムの最長実行時間で、クロックサイクルが決定され、他
のマイクロプログラムまでも遅いクロックサイクルで実
行されるので、マイクロプログラムの処理性能が向上し
ないという問題点がある。
ロプログラム制御回路では、少数のマイクロプログラム
の実行に時間が掛っている場合でも、マイクロプログラ
ムの最長実行時間で、クロックサイクルが決定され、他
のマイクロプログラムまでも遅いクロックサイクルで実
行されるので、マイクロプログラムの処理性能が向上し
ないという問題点がある。
【０００６】本発明の目的は、実行時間の遅い少数のマ
イクロプログラムを、実行時間の早い他のマイクロプロ
グラムとは違った制御をすることにより、問題点を解消
し、マイクロプログラムの処理性能を向上させるマイク
ロプログラム制御回路を提供することにある。
イクロプログラムを、実行時間の早い他のマイクロプロ
グラムとは違った制御をすることにより、問題点を解消
し、マイクロプログラムの処理性能を向上させるマイク
ロプログラム制御回路を提供することにある。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るマイクロプログラム制御回路において
は、実行を１クロックサイクル間抑止する抑止ビットを
付加したマイクロプログラムと、前記マイクロプログラ
ムを格納するマイクロプログラムレジスタと、前記マイ
クロプログラムレジスタ中の抑止ビットと抑止信号レジ
スタから１クロックサイクル間のみ抑止条件を生成する
抑止ビットマスク回路と、前記マイクロプログラムの実
行と前記マイクロプログラムレジスタの更新とを抑止す
る抑止信号と、前記抑止ビットマスク回路からの抑止条
件と複数の抑止条件から前記抑止信号を生成する抑止信
号生成回路と、前記抑止信号を１クロックサイクル間保
持する抑止信号レジスタとを有するものである。
め、本発明に係るマイクロプログラム制御回路において
は、実行を１クロックサイクル間抑止する抑止ビットを
付加したマイクロプログラムと、前記マイクロプログラ
ムを格納するマイクロプログラムレジスタと、前記マイ
クロプログラムレジスタ中の抑止ビットと抑止信号レジ
スタから１クロックサイクル間のみ抑止条件を生成する
抑止ビットマスク回路と、前記マイクロプログラムの実
行と前記マイクロプログラムレジスタの更新とを抑止す
る抑止信号と、前記抑止ビットマスク回路からの抑止条
件と複数の抑止条件から前記抑止信号を生成する抑止信
号生成回路と、前記抑止信号を１クロックサイクル間保
持する抑止信号レジスタとを有するものである。
【０００８】
【０００９】
【作用】本発明では、図１に示すように実行を１クロッ
クサイクル間抑止する抑止ビットを付加したマイクロプ
ログラム１ａを格納するマイクロプログラムレジスタ１
１と、マイクロプログラムレジスタ１１に格納された抑
止ビットと抑止信号レジスタ１２から抑止条件１ｅを生
成する抑止ビットマスク回路１３と、マイクロプログラ
ムレジスタ１１に格納されたマイクロプログラムの実行
を抑止する抑止信号１ｆを、抑止条件１ｅから生成する
抑止信号生成回路１４と、抑止信号１ｆを格納する抑止
信号レジスタ１２を有し、マイクロプログラムレジスタ
１１に格納された抑止ビットが有効なとき、抑止信号１
ｆを１クロックサイクル間生成し、マイクロプログラム
の実行とマイクロプログラムレジスタ１１に次のマイク
ロプログラム１ａが入力されるのを抑止するようにした
ものである。
クサイクル間抑止する抑止ビットを付加したマイクロプ
ログラム１ａを格納するマイクロプログラムレジスタ１
１と、マイクロプログラムレジスタ１１に格納された抑
止ビットと抑止信号レジスタ１２から抑止条件１ｅを生
成する抑止ビットマスク回路１３と、マイクロプログラ
ムレジスタ１１に格納されたマイクロプログラムの実行
を抑止する抑止信号１ｆを、抑止条件１ｅから生成する
抑止信号生成回路１４と、抑止信号１ｆを格納する抑止
信号レジスタ１２を有し、マイクロプログラムレジスタ
１１に格納された抑止ビットが有効なとき、抑止信号１
ｆを１クロックサイクル間生成し、マイクロプログラム
の実行とマイクロプログラムレジスタ１１に次のマイク
ロプログラム１ａが入力されるのを抑止するようにした
ものである。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】（実施例１）図１は、本発明の実施例１を
示すブロック図である。
示すブロック図である。
【００１２】まず初めに、構成について説明する。
【００１３】図１において、マイクロプログラムレジス
タ１１は、マイクロプログラム１ｃを格納する部分と、
実行抑止ビット１ｂを格納する部分から構成され、抑止
信号１ｆにより入力データの取り込みが抑止される。
タ１１は、マイクロプログラム１ｃを格納する部分と、
実行抑止ビット１ｂを格納する部分から構成され、抑止
信号１ｆにより入力データの取り込みが抑止される。
【００１４】実行抑止ビットを付加したマイクロプログ
ラム１ａは、マイクロプログラム１ｃと抑止ビット１ｂ
に分かれ、マイクロプログラムレジスタ１１の入力とな
る。
ラム１ａは、マイクロプログラム１ｃと抑止ビット１ｂ
に分かれ、マイクロプログラムレジスタ１１の入力とな
る。
【００１５】抑止信号レジスタ１２は、抑止信号１ｆを
格納するレジスタである。
格納するレジスタである。
【００１６】抑止ビットマスク回路１３は、マイクロプ
ログラムレジスタ１１の抑止ビットと、抑止信号レジス
タ１２の値から、１クロックサイクル間の抑止条件１ｅ
を生成する回路である。
ログラムレジスタ１１の抑止ビットと、抑止信号レジス
タ１２の値から、１クロックサイクル間の抑止条件１ｅ
を生成する回路である。
【００１７】抑止信号生成回路１４は、抑止ビットマス
ク回路１３からの抑止条件１ｅと複数の抑止条件１ｄか
らマイクロプログラムの実行を抑止する抑止信号１ｆを
生成する。
ク回路１３からの抑止条件１ｅと複数の抑止条件１ｄか
らマイクロプログラムの実行を抑止する抑止信号１ｆを
生成する。
【００１８】次に、動作について説明する。
【００１９】実行抑止ビットを付加したマイクロプログ
ラム１ａが、マイクロプログラムレジスタ１１に格納さ
れる。
ラム１ａが、マイクロプログラムレジスタ１１に格納さ
れる。
【００２０】マイクロプログラムレジスタ１１に格納さ
れた抑止ビットが無効であると、マイクロプログラムレ
ジスタ１１に格納されたマイクロプログラムは実行され
て、次のマイクロプログラム１ａがマイクロプログラム
レジスタ１１に格納される。
れた抑止ビットが無効であると、マイクロプログラムレ
ジスタ１１に格納されたマイクロプログラムは実行され
て、次のマイクロプログラム１ａがマイクロプログラム
レジスタ１１に格納される。
【００２１】マイクロプログラムレジスタ１１に格納さ
れた抑止ビットが有効であると、抑止ビットマスク回路
１３では、抑止信号レジスタ１２に抑止信号１ｆがセッ
トされていないので、抑止条件１ｅを有効として抑止信
号生成回路１４に送出する。
れた抑止ビットが有効であると、抑止ビットマスク回路
１３では、抑止信号レジスタ１２に抑止信号１ｆがセッ
トされていないので、抑止条件１ｅを有効として抑止信
号生成回路１４に送出する。
【００２２】抑止信号生成回路１４は、抑止条件１ｅを
受け取ると、抑止信号１ｆを生成して送出する。
受け取ると、抑止信号１ｆを生成して送出する。
【００２３】抑止信号１ｆは、マイクロプログラムレジ
スタ１１に格納されたマイクロプログラムの実行と、マ
イクロプログラムレジスタ１１に、次のマイクロプログ
ラム１ｃと抑止ビット１ｂが取り込まれるのを抑止し、
抑止信号レジスタ１２をセットする。
スタ１１に格納されたマイクロプログラムの実行と、マ
イクロプログラムレジスタ１１に、次のマイクロプログ
ラム１ｃと抑止ビット１ｂが取り込まれるのを抑止し、
抑止信号レジスタ１２をセットする。
【００２４】抑止信号レジスタ１２がセットされると、
抑止ビットマスク回路１３は、抑止条件１ｅを無効にす
る。従って、抑止条件が有効となるのは１クロックサイ
クル間である。
抑止ビットマスク回路１３は、抑止条件１ｅを無効にす
る。従って、抑止条件が有効となるのは１クロックサイ
クル間である。
【００２５】抑止条件１ｅが無効になると、抑止信号生
成回路は抑止信号１ｆを無効にする。抑止信号１ｆが無
効になると、マイクロプログラムレジスタ１１に格納さ
れたマイクロプログラムが実行され、マイクロプログラ
ムレジスタ１１には次のマイクロプログラム１ｃと抑止
ビット１ｂが取り込まれ、また、抑止信号レジスタ１２
はリセットされる。
成回路は抑止信号１ｆを無効にする。抑止信号１ｆが無
効になると、マイクロプログラムレジスタ１１に格納さ
れたマイクロプログラムが実行され、マイクロプログラ
ムレジスタ１１には次のマイクロプログラム１ｃと抑止
ビット１ｂが取り込まれ、また、抑止信号レジスタ１２
はリセットされる。
【００２６】（実施例２）図２は、本発明の実施例２を
示すブロック図である。
示すブロック図である。
【００２７】図２において、抑止信号レジスタ２２は、
抑止ビットマスク回路２３の出力信号の抑止条件２ｅを
格納するレジスタであり、これが図１のブロック図との
構成上の相違点である。
抑止ビットマスク回路２３の出力信号の抑止条件２ｅを
格納するレジスタであり、これが図１のブロック図との
構成上の相違点である。
【００２８】次に、動作について説明する。
【００２９】実行抑止ビットを付加したマイクロプログ
ラム２ａが、マイクロプログラムレジスタ２１に格納さ
れる。
ラム２ａが、マイクロプログラムレジスタ２１に格納さ
れる。
【００３０】マイクロプログラムレジスタ２１の抑止ビ
ットが無効であると、マイクロプログラムは実行され
て、次のマイクロプログラム２ａがマイクロプログラム
レジスタ２１に格納される。
ットが無効であると、マイクロプログラムは実行され
て、次のマイクロプログラム２ａがマイクロプログラム
レジスタ２１に格納される。
【００３１】マイクロプログラムレジスタ２１の抑止ビ
ットが有効であると、抑止ビットマスク回路２３では、
抑止信号レジスタ２２に抑止条件２ｅがセットされてい
ないので、抑止条件２ｅを有効として抑止信号生成回路
２４と抑止信号レジスタ２２に送出する。
ットが有効であると、抑止ビットマスク回路２３では、
抑止信号レジスタ２２に抑止条件２ｅがセットされてい
ないので、抑止条件２ｅを有効として抑止信号生成回路
２４と抑止信号レジスタ２２に送出する。
【００３２】抑止信号生成回路２４は、抑止条件２ｅを
受け取ると、抑止信号２ｆを生成して送出する。
受け取ると、抑止信号２ｆを生成して送出する。
【００３３】抑止信号２ｆは、マイクロプログラムレジ
スタ２１に格納されたマイクロプログラムの実行と、マ
イクロプログラムレジスタ２１に、次のマイクロプログ
ラム２ｃと抑止ビット２ｂが取り込まれるのを抑止す
る。抑止信号レジスタ２２が抑止条件２ｅよりセットさ
れ、抑止ビットマスク回路２３は、抑止条件２ｅを無効
にする。
スタ２１に格納されたマイクロプログラムの実行と、マ
イクロプログラムレジスタ２１に、次のマイクロプログ
ラム２ｃと抑止ビット２ｂが取り込まれるのを抑止す
る。抑止信号レジスタ２２が抑止条件２ｅよりセットさ
れ、抑止ビットマスク回路２３は、抑止条件２ｅを無効
にする。
【００３４】抑止条件２ｅが無効になると、抑止信号レ
ジスタ２２はリセットされ、抑止信号生成回路２４は抑
止信号２ｆを無効にする。
ジスタ２２はリセットされ、抑止信号生成回路２４は抑
止信号２ｆを無効にする。
【００３５】抑止信号２ｆが無効になると、マイクロプ
ログラムレジスタ２１に格納されていたマイクロプログ
ラムが実行され、マイクロプログラムレジスタ２１には
次のマイクロプログラム２ｃと抑止ビット２ｂが取り込
まれる。
ログラムレジスタ２１に格納されていたマイクロプログ
ラムが実行され、マイクロプログラムレジスタ２１には
次のマイクロプログラム２ｃと抑止ビット２ｂが取り込
まれる。
【００３６】（実施例３）図３は、本発明の実施例３を
示すブロック図である。
示すブロック図である。
【００３７】図３において、マイクロプログラムレジス
タ３１は、マイクロプログラム３ｃを格納するレジスタ
で、抑止信号３ｆによりマイクロプログラム３ｃの取り
込みが抑止される。
タ３１は、マイクロプログラム３ｃを格納するレジスタ
で、抑止信号３ｆによりマイクロプログラム３ｃの取り
込みが抑止される。
【００３８】抑止ビットマスク回路３３は、抑止ビット
３ｂと抑止信号３ｆの値から、１クロックサイクル間の
抑止条件３ｃを生成する回路である。
３ｂと抑止信号３ｆの値から、１クロックサイクル間の
抑止条件３ｃを生成する回路である。
【００３９】抑止フリップフロップ（Ｆ／Ｆ）３２は、
抑止ビットマスク回路３３からの抑止条件３ｅを格納す
るＦ／Ｆである。
抑止ビットマスク回路３３からの抑止条件３ｅを格納す
るＦ／Ｆである。
【００４０】抑止信号生成回路３４は、抑止Ｆ／Ｆ３２
と複数の抑止条件３ｄから、マイクロプログラムの実行
を抑止する抑止信号３ｆを生成する。
と複数の抑止条件３ｄから、マイクロプログラムの実行
を抑止する抑止信号３ｆを生成する。
【００４１】次に、動作について説明する。
【００４２】実行抑止ビットを付加したマイクロプログ
ラム３ａの内、マイクロプログラム３ｃがマイクロプロ
グラムレジスタ３１に格納され、抑止ビット３ｂが抑止
ビットマスク回路３３に入力される。
ラム３ａの内、マイクロプログラム３ｃがマイクロプロ
グラムレジスタ３１に格納され、抑止ビット３ｂが抑止
ビットマスク回路３３に入力される。
【００４３】抑止ビットマスク回路３３は、抑止ビット
３ｂが有効であり抑止信号３ｆが無効であると、抑止条
件３ｅを有効にする。そして、抑止Ｆ／Ｆ３２が抑止条
件３ｃを格納する。
３ｂが有効であり抑止信号３ｆが無効であると、抑止条
件３ｅを有効にする。そして、抑止Ｆ／Ｆ３２が抑止条
件３ｃを格納する。
【００４４】抑止Ｆ／Ｆ３２が無効であると、マイクロ
プログラムレジスタ３１に格納されているマイクロプロ
グラムは実行されて、次のマイクロプログラム３ｃがマ
イクロプログラムレジスタ３１に格納される。
プログラムレジスタ３１に格納されているマイクロプロ
グラムは実行されて、次のマイクロプログラム３ｃがマ
イクロプログラムレジスタ３１に格納される。
【００４５】抑止Ｆ／Ｆ３２が無効であると、抑止信号
生成回路３４は抑止信号３ｆを生成して送出する。抑止
信号３ｆが有効になると、マイクロプログラムレジスタ
３１に格納されているマイクロプログラムの実行を抑止
し、且つ、マイクロプログラムレジスタ３１に次のマイ
クロプログラム３ｃが取り込まれるのを抑止する。
生成回路３４は抑止信号３ｆを生成して送出する。抑止
信号３ｆが有効になると、マイクロプログラムレジスタ
３１に格納されているマイクロプログラムの実行を抑止
し、且つ、マイクロプログラムレジスタ３１に次のマイ
クロプログラム３ｃが取り込まれるのを抑止する。
【００４６】また、抑止ビットマスク回路３３は、抑止
条件３ｅを無効にし、抑止Ｆ／Ｆ３２を無効にする。
条件３ｅを無効にし、抑止Ｆ／Ｆ３２を無効にする。
【００４７】抑止Ｆ／Ｆ３２が無効になると、抑止信号
生成回路３４は抑止信号３ｆを無効にする。抑止信号３
ｆが無効になると、実行が抑止されていたマイクロプロ
グラムレジスタ３１に格納されていたマイクロプログラ
ムが実行され、マイクロプログラムレジスタ３１には、
次のマイクロプログラム３ｃが取り込まれる。
生成回路３４は抑止信号３ｆを無効にする。抑止信号３
ｆが無効になると、実行が抑止されていたマイクロプロ
グラムレジスタ３１に格納されていたマイクロプログラ
ムが実行され、マイクロプログラムレジスタ３１には、
次のマイクロプログラム３ｃが取り込まれる。
【００４８】（実施例４）図４は、本発明の実施例４を
示すブロック図である。
示すブロック図である。
【００４９】図３のブロック図との相違点は、抑止ビッ
トマスク回路４３が、抑止ビット４ｂと抑止Ｆ／Ｆ４２
の値から、１クロックサイクル間の抑止条件４ｅを生成
する回路であることである。
トマスク回路４３が、抑止ビット４ｂと抑止Ｆ／Ｆ４２
の値から、１クロックサイクル間の抑止条件４ｅを生成
する回路であることである。
【００５０】次に、動作について説明する。
【００５１】実行抑止ビットを付加したマイクロプログ
ラム４ａの内、マイクロプログラム４ｃがマイクロプロ
グラムレジスタ４１に格納され、抑止ビット４ｂが抑止
ビットマスク回路４３に入力される。
ラム４ａの内、マイクロプログラム４ｃがマイクロプロ
グラムレジスタ４１に格納され、抑止ビット４ｂが抑止
ビットマスク回路４３に入力される。
【００５２】抑止ビットマスク回路４３は、抑止ビット
４ｂが有効であり抑止Ｆ／Ｆ４２が無効であると、抑止
条件４ｅを有効にする。そして、抑止Ｆ／Ｆ４２が抑止
条件４ｃを格納する。
４ｂが有効であり抑止Ｆ／Ｆ４２が無効であると、抑止
条件４ｅを有効にする。そして、抑止Ｆ／Ｆ４２が抑止
条件４ｃを格納する。
【００５３】抑止Ｆ／Ｆ４２が有効になると、抑止信号
生成回路４４は抑止信号４ｆを生成して送出する。抑止
信号４ｆが有効になると、マイクロプログラムレジスタ
４１に格納されているマイクロプログラムの実行を抑止
し、且つ、マイクロプログラムレジスタ４１に次のマイ
クロプログラム４ｃが取り込まれるのを抑止する。
生成回路４４は抑止信号４ｆを生成して送出する。抑止
信号４ｆが有効になると、マイクロプログラムレジスタ
４１に格納されているマイクロプログラムの実行を抑止
し、且つ、マイクロプログラムレジスタ４１に次のマイ
クロプログラム４ｃが取り込まれるのを抑止する。
【００５４】また、抑止ビットマスク回路４３は、抑止
条件４ｅを無効にし、抑止Ｆ／Ｆ４２を無効にする。
条件４ｅを無効にし、抑止Ｆ／Ｆ４２を無効にする。
【００５５】抑止Ｆ／Ｆ４２が無効になると、抑止信号
生成回路４４は抑止信号４ｆを無効にする。抑止信号４
ｆが無効になると、実行が抑止されていたマイクロプロ
グラムレジスタ４１に格納されていたマイクロプログラ
ムが実行され、マイクロプログラムレジスタ４１には、
次のマイクロプログラム４ｃが取り込まれる。
生成回路４４は抑止信号４ｆを無効にする。抑止信号４
ｆが無効になると、実行が抑止されていたマイクロプロ
グラムレジスタ４１に格納されていたマイクロプログラ
ムが実行され、マイクロプログラムレジスタ４１には、
次のマイクロプログラム４ｃが取り込まれる。
【００５６】
【発明の効果】以上説明したように本発明に係るマイク
ロプログラム制御回路は、マイクロプログラムに実行抑
止ビットを付加し、実行抑止条件を１クロックサイクル
間発生させる手段を追加することにより、マイクロプロ
グラムで任意にマイクロプログラムの実行を抑止でき
る。
ロプログラム制御回路は、マイクロプログラムに実行抑
止ビットを付加し、実行抑止条件を１クロックサイクル
間発生させる手段を追加することにより、マイクロプロ
グラムで任意にマイクロプログラムの実行を抑止でき
る。
【００５７】従って、実行時間遅いマイクロプログラム
を２クロックサイクルで実行すれば、１クロックサイク
ルの時間を短縮し、マイクロプログラムの実行性能を向
上することができるという効果がある。
を２クロックサイクルで実行すれば、１クロックサイク
ルの時間を短縮し、マイクロプログラムの実行性能を向
上することができるという効果がある。
【図１】本発明の実施例１を示すブロック図である。
【図２】本発明の実施例２を示すブロック図である。
【図３】本発明の実施例３を示すブロック図である。
【図４】本発明の実施例４を示すブロック図である。
１１，２１，３１，４１ マイクロプログラムレジスタ １２，２２ 抑止信号レジスタ ３２，４２ 抑止フリップフロップ（抑止Ｆ／Ｆ） １３，２３，３３，４３ 抑止ビットマスク回路 １４，２４，３４，４４ 抑止信号生成回路 １ａ，２ａ，３ａ，４ａ 実行抑止ビットを付加したマ
イクロプログラム １ｂ，２ｂ，３ｂ，４ｂ 抑止ビット １ｃ，２ｃ，３ｃ，４ｃ マイクロプログラム １ｄ，２ｄ，３ｄ，４ｄ 複数の抑止条件 １ｅ，２ｅ，３ｅ，４ｅ 抑止条件 １ｆ，２ｆ，３ｆ，４ｆ 抑止信号
イクロプログラム １ｂ，２ｂ，３ｂ，４ｂ 抑止ビット １ｃ，２ｃ，３ｃ，４ｃ マイクロプログラム １ｄ，２ｄ，３ｄ，４ｄ 複数の抑止条件 １ｅ，２ｅ，３ｅ，４ｅ 抑止条件 １ｆ，２ｆ，３ｆ，４ｆ 抑止信号
Claims (1)
- 【請求項１】 実行を１クロックサイクル間抑止する抑
止ビットを付加したマイクロプログラムと、 前記マイクロプログラムを格納するマイクロプログラム
レジスタと、 前記マイクロプログラムレジスタ中の抑止ビットと抑止
信号レジスタから１クロックサイクル間のみ抑止条件を
生成する抑止ビットマスク回路と、 前記マイクロプログラムの実行と前記マイクロプログラ
ムレジスタの更新とを抑止する抑止信号と、 前記抑止ビットマスク回路からの抑止条件と複数の抑止
条件から前記抑止信号を生成する抑止信号生成回路と、 前記抑止信号を１クロックサイクル間保持する抑止信号
レジスタとを有することを特徴とするマイクロプログラ
ム制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3245027A JP2723712B2 (ja) | 1991-08-30 | 1991-08-30 | マイクロプログラム制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3245027A JP2723712B2 (ja) | 1991-08-30 | 1991-08-30 | マイクロプログラム制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0561667A JPH0561667A (ja) | 1993-03-12 |
| JP2723712B2 true JP2723712B2 (ja) | 1998-03-09 |
Family
ID=17127492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3245027A Expired - Lifetime JP2723712B2 (ja) | 1991-08-30 | 1991-08-30 | マイクロプログラム制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723712B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE475927T1 (de) * | 2006-02-16 | 2010-08-15 | Vns Portfolio Llc | Asynchroner stromsparender computer |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02191034A (ja) * | 1989-01-20 | 1990-07-26 | Nec Eng Ltd | マイクロプログラム制御装置 |
-
1991
- 1991-08-30 JP JP3245027A patent/JP2723712B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 鈴木康夫、樋口武尚編「特許パルス回路技術辞典」第１版（昭５５−５−２０）オーム社 Ｐ．４９７−Ｐ４９９ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0561667A (ja) | 1993-03-12 |
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