JPH0561667A - マイクロプログラム制御回路 - Google Patents

マイクロプログラム制御回路

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JPH0561667A
JPH0561667A JP3245027A JP24502791A JPH0561667A JP H0561667 A JPH0561667 A JP H0561667A JP 3245027 A JP3245027 A JP 3245027A JP 24502791 A JP24502791 A JP 24502791A JP H0561667 A JPH0561667 A JP H0561667A
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microprogram
register
signal
execution
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Yoshinori Eda
由則 江田
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NEC Ibaraki Ltd
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Abstract

(57)【要約】 【目的】 実行時間の遅いマイクロプログラムを2クロ
ックサイクル間で実行することにより、クロックサイク
ルを短縮して、マイクロプログラムの実行性能を向上さ
せる。 【構成】 実行を1クロックサイクル間抑止する抑止ビ
ットを付加したマイクロプログラム1aを格納するマイ
クロプログラムレジスタ11と、マイクロプログラムレ
ジスタ11に格納された抑止ビットと抑止信号レジスタ
12から抑止条件1eを生成する抑止ビットマスク回路
13と、マイクロプログラムレジスタ11に格納された
マイクロプログラムの実行を抑止する抑止信号1fを、
抑止条件1eから生成する抑止信号生成回路14と、抑
止信号1fを格納する抑止信号レジスタ12とを有し、
マイクロプログラムレジスタ11に格納された抑止ビッ
トが有効なとき、抑止信号1fを1クロックサイクル間
生成し、マイクロプログラムの実行とマイクロプログラ
ムレジスタ11に次のマイクロプログラム1aが入力さ
れるのを抑止する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、情報処理装置に関し、
特にマイクロプログラムの実行を抑止する機能を具備す
るマイクロプログラム制御回路に関する。
【0002】
【従来の技術】従来、この種のマイクロプログラム制御
回路は、マイクロプログラムを格納するマイクロプログ
ラムレジスタと、マイクロプログラムの実行とマイクロ
プログラムレジスタの更新とを抑止する抑止信号と、複
数の抑止条件から抑止信号を生成する抑止信号生成回路
から構成されている。
【0003】1クロックサイクル間で、マイクロプログ
ラムの実行が終了するように、マイクロプログラムの最
長実行時間で、クロックサイクルが決定されていた。
【0004】また、マイクロプログラムで、任意にマイ
クロプログラムの実行を抑止できない構造だった。
【0005】
【発明が解決しようとする課題】上述した従来のマイク
ロプログラム制御回路では、少数のマイクロプログラム
の実行に時間が掛っている場合でも、マイクロプログラ
ムの最長実行時間で、クロックサイクルが決定され、他
のマイクロプログラムまでも遅いクロックサイクルで実
行されるので、マイクロプログラムの処理性能が向上し
ないという問題点がある。
【0006】本発明の目的は、実行時間の遅い少数のマ
イクロプログラムを、実行時間の早い他のマイクロプロ
グラムとは違った制御をすることにより、問題点を解消
し、マイクロプログラムの処理性能を向上させるマイク
ロプログラム制御回路を提供することにある。
【0007】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るマイクロプログラム制御回路において
は、実行を1クロックサイクル間抑止する抑止ビットを
付加したマイクロプログラムと、前記マイクロプログラ
ムを格納するマイクロプログラムレジスタと、前記マイ
クロプログラムレジスタ中の抑止ビットと抑止信号レジ
スタから1クロックサイクル間のみ抑止条件を生成する
抑止ビットマスク回路と、前記マイクロプログラムの実
行と前記マイクロプログラムレジスタの更新とを抑止す
る抑止信号と、前記抑止ビットマスク回路からの抑止条
件と複数の抑止条件から前記抑止信号を生成する抑止信
号生成回路と、前記抑止信号を1クロックサイクル間保
持する抑止信号レジスタとを有するものである。
【0008】また、本発明に係るマイクロプログラム制
御回路においては、マイクロプログラムを格納するマイ
クロプログラムレジスタと、実行を1クロックサイクル
間抑止する抑止ビットを付加したマイクロプログラム
と、前記マイクロプログラム中の抑止ビットを抑止信号
により1クロックサイクル間のみ有効とする抑止ビット
マスク回路と、前記抑止ビットマスク回路の出力信号を
格納する抑止フリップフロップと、前記マイクロプログ
ラムの実行と前記マイクロプログラムレジスタの更新と
を抑止する抑止信号と、前記抑止フリップフロップと複
数の抑止条件から前記抑止信号を生成する抑止信号生成
回路とを有するものである。
【0009】
【作用】本発明では、図1に示すように実行を1クロッ
クサイクル間抑止する抑止ビットを付加したマイクロプ
ログラム1aを格納するマイクロプログラムレジスタ1
1と、マイクロプログラムレジスタ11に格納された抑
止ビットと抑止信号レジスタ12から抑止条件1eを生
成する抑止ビットマスク回路13と、マイクロプログラ
ムレジスタ11に格納されたマイクロプログラムの実行
を抑止する抑止信号1fを、抑止条件1eから生成する
抑止信号生成回路14と、抑止信号1fを格納する抑止
信号レジスタ12を有し、マイクロプログラムレジスタ
11に格納された抑止ビットが有効なとき、抑止信号1
fを1クロックサイクル間生成し、マイクロプログラム
の実行とマイクロプログラムレジスタ11に次のマイク
ロプログラム1aが入力されるのを抑止するようにした
ものである。
【0010】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
【0011】(実施例1)図1は、本発明の実施例1を
示すブロック図である。
【0012】まず初めに、構成について説明する。
【0013】図1において、マイクロプログラムレジス
タ11は、マイクロプログラム1cを格納する部分と、
実行抑止ビット1bを格納する部分から構成され、抑止
信号1fにより入力データの取り込みが抑止される。
【0014】実行抑止ビットを付加したマイクロプログ
ラム1aは、マイクロプログラム1cと抑止ビット1b
に分かれ、マイクロプログラムレジスタ11の入力とな
る。
【0015】抑止信号レジスタ12は、抑止信号1fを
格納するレジスタである。
【0016】抑止ビットマスク回路13は、マイクロプ
ログラムレジスタ11の抑止ビットと、抑止信号レジス
タ12の値から、1クロックサイクル間の抑止条件1e
を生成する回路である。
【0017】抑止信号生成回路14は、抑止ビットマス
ク回路13からの抑止条件1eと複数の抑止条件1dか
らマイクロプログラムの実行を抑止する抑止信号1fを
生成する。
【0018】次に、動作について説明する。
【0019】実行抑止ビットを付加したマイクロプログ
ラム1aが、マイクロプログラムレジスタ11に格納さ
れる。
【0020】マイクロプログラムレジスタ11に格納さ
れた抑止ビットが無効であると、マイクロプログラムレ
ジスタ11に格納されたマイクロプログラムは実行され
て、次のマイクロプログラム1aがマイクロプログラム
レジスタ11に格納される。
【0021】マイクロプログラムレジスタ11に格納さ
れた抑止ビットが有効であると、抑止ビットマスク回路
13では、抑止信号レジスタ12に抑止信号1fがセッ
トされていないので、抑止条件1eを有効として抑止信
号生成回路14に送出する。
【0022】抑止信号生成回路14は、抑止条件1eを
受け取ると、抑止信号1fを生成して送出する。
【0023】抑止信号1fは、マイクロプログラムレジ
スタ11に格納されたマイクロプログラムの実行と、マ
イクロプログラムレジスタ11に、次のマイクロプログ
ラム1cと抑止ビット1bが取り込まれるのを抑止し、
抑止信号レジスタ12をセットする。
【0024】抑止信号レジスタ12がセットされると、
抑止ビットマスク回路13は、抑止条件1eを無効にす
る。従って、抑止条件が有効となるのは1クロックサイ
クル間である。
【0025】抑止条件1eが無効になると、抑止信号生
成回路は抑止信号1fを無効にする。抑止信号1fが無
効になると、マイクロプログラムレジスタ11に格納さ
れたマイクロプログラムが実行され、マイクロプログラ
ムレジスタ11には次のマイクロプログラム1cと抑止
ビット1bが取り込まれ、また、抑止信号レジスタ12
はリセットされる。
【0026】(実施例2)図2は、本発明の実施例2を
示すブロック図である。
【0027】図2において、抑止信号レジスタ22は、
抑止ビットマスク回路23の出力信号の抑止条件2eを
格納するレジスタであり、これが図1のブロック図との
構成上の相違点である。
【0028】次に、動作について説明する。
【0029】実行抑止ビットを付加したマイクロプログ
ラム2aが、マイクロプログラムレジスタ21に格納さ
れる。
【0030】マイクロプログラムレジスタ21の抑止ビ
ットが無効であると、マイクロプログラムは実行され
て、次のマイクロプログラム2aがマイクロプログラム
レジスタ21に格納される。
【0031】マイクロプログラムレジスタ21の抑止ビ
ットが有効であると、抑止ビットマスク回路23では、
抑止信号レジスタ22に抑止条件2eがセットされてい
ないので、抑止条件2eを有効として抑止信号生成回路
24と抑止信号レジスタ22に送出する。
【0032】抑止信号生成回路24は、抑止条件2eを
受け取ると、抑止信号2fを生成して送出する。
【0033】抑止信号2fは、マイクロプログラムレジ
スタ21に格納されたマイクロプログラムの実行と、マ
イクロプログラムレジスタ21に、次のマイクロプログ
ラム2cと抑止ビット2bが取り込まれるのを抑止す
る。抑止信号レジスタ22が抑止条件2eよりセットさ
れ、抑止ビットマスク回路23は、抑止条件2eを無効
にする。
【0034】抑止条件2eが無効になると、抑止信号レ
ジスタ22はリセットされ、抑止信号生成回路24は抑
止信号2fを無効にする。
【0035】抑止信号2fが無効になると、マイクロプ
ログラムレジスタ21に格納されていたマイクロプログ
ラムが実行され、マイクロプログラムレジスタ21には
次のマイクロプログラム2cと抑止ビット2bが取り込
まれる。
【0036】(実施例3)図3は、本発明の実施例3を
示すブロック図である。
【0037】図3において、マイクロプログラムレジス
タ31は、マイクロプログラム3cを格納するレジスタ
で、抑止信号3fによりマイクロプログラム3cの取り
込みが抑止される。
【0038】抑止ビットマスク回路33は、抑止ビット
3bと抑止信号3fの値から、1クロックサイクル間の
抑止条件3cを生成する回路である。
【0039】抑止フリップフロップ(F/F)32は、
抑止ビットマスク回路33からの抑止条件3eを格納す
るF/Fである。
【0040】抑止信号生成回路34は、抑止F/F32
と複数の抑止条件3dから、マイクロプログラムの実行
を抑止する抑止信号3fを生成する。
【0041】次に、動作について説明する。
【0042】実行抑止ビットを付加したマイクロプログ
ラム3aの内、マイクロプログラム3cがマイクロプロ
グラムレジスタ31に格納され、抑止ビット3bが抑止
ビットマスク回路33に入力される。
【0043】抑止ビットマスク回路33は、抑止ビット
3bが有効であり抑止信号3fが無効であると、抑止条
件3eを有効にする。そして、抑止F/F32が抑止条
件3cを格納する。
【0044】抑止F/F32が無効であると、マイクロ
プログラムレジスタ31に格納されているマイクロプロ
グラムは実行されて、次のマイクロプログラム3cがマ
イクロプログラムレジスタ31に格納される。
【0045】抑止F/F32が無効であると、抑止信号
生成回路34は抑止信号3fを生成して送出する。抑止
信号3fが有効になると、マイクロプログラムレジスタ
31に格納されているマイクロプログラムの実行を抑止
し、且つ、マイクロプログラムレジスタ31に次のマイ
クロプログラム3cが取り込まれるのを抑止する。
【0046】また、抑止ビットマスク回路33は、抑止
条件3eを無効にし、抑止F/F32を無効にする。
【0047】抑止F/F32が無効になると、抑止信号
生成回路34は抑止信号3fを無効にする。抑止信号3
fが無効になると、実行が抑止されていたマイクロプロ
グラムレジスタ31に格納されていたマイクロプログラ
ムが実行され、マイクロプログラムレジスタ31には、
次のマイクロプログラム3cが取り込まれる。
【0048】(実施例4)図4は、本発明の実施例4を
示すブロック図である。
【0049】図3のブロック図との相違点は、抑止ビッ
トマスク回路43が、抑止ビット4bと抑止F/F42
の値から、1クロックサイクル間の抑止条件4eを生成
する回路であることである。
【0050】次に、動作について説明する。
【0051】実行抑止ビットを付加したマイクロプログ
ラム4aの内、マイクロプログラム4cがマイクロプロ
グラムレジスタ41に格納され、抑止ビット4bが抑止
ビットマスク回路43に入力される。
【0052】抑止ビットマスク回路43は、抑止ビット
4bが有効であり抑止F/F42が無効であると、抑止
条件4eを有効にする。そして、抑止F/F42が抑止
条件4cを格納する。
【0053】抑止F/F42が有効になると、抑止信号
生成回路44は抑止信号4fを生成して送出する。抑止
信号4fが有効になると、マイクロプログラムレジスタ
41に格納されているマイクロプログラムの実行を抑止
し、且つ、マイクロプログラムレジスタ41に次のマイ
クロプログラム4cが取り込まれるのを抑止する。
【0054】また、抑止ビットマスク回路43は、抑止
条件4eを無効にし、抑止F/F42を無効にする。
【0055】抑止F/F42が無効になると、抑止信号
生成回路44は抑止信号4fを無効にする。抑止信号4
fが無効になると、実行が抑止されていたマイクロプロ
グラムレジスタ41に格納されていたマイクロプログラ
ムが実行され、マイクロプログラムレジスタ41には、
次のマイクロプログラム4cが取り込まれる。
【0056】
【発明の効果】以上説明したように本発明に係るマイク
ロプログラム制御回路は、マイクロプログラムに実行抑
止ビットを付加し、実行抑止条件を1クロックサイクル
間発生させる手段を追加することにより、マイクロプロ
グラムで任意にマイクロプログラムの実行を抑止でき
る。
【0057】従って、実行時間遅いマイクロプログラム
を2クロックサイクルで実行すれば、1クロックサイク
ルの時間を短縮し、マイクロプログラムの実行性能を向
上することができるという効果がある。
【図面の簡単な説明】
【図1】本発明の実施例1を示すブロック図である。
【図2】本発明の実施例2を示すブロック図である。
【図3】本発明の実施例3を示すブロック図である。
【図4】本発明の実施例4を示すブロック図である。
【符号の説明】
11,21,31,41 マイクロプログラムレジスタ 12,22 抑止信号レジスタ 32,42 抑止フリップフロップ(抑止F/F) 13,23,33,43 抑止ビットマスク回路 14,24,34,44 抑止信号生成回路 1a,2a,3a,4a 実行抑止ビットを付加したマ
イクロプログラム 1b,2b,3b,4b 抑止ビット 1c,2c,3c,4c マイクロプログラム 1d,2d,3d,4d 複数の抑止条件 1e,2e,3e,4e 抑止条件 1f,2f,3f,4f 抑止信号

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 実行を1クロックサイクル間抑止する抑
    止ビットを付加したマイクロプログラムと、 前記マイクロプログラムを格納するマイクロプログラム
    レジスタと、 前記マイクロプログラムレジスタ中の抑止ビットと抑止
    信号レジスタから1クロックサイクル間のみ抑止条件を
    生成する抑止ビットマスク回路と、 前記マイクロプログラムの実行と前記マイクロプログラ
    ムレジスタの更新とを抑止する抑止信号と、 前記抑止ビットマスク回路からの抑止条件と複数の抑止
    条件から前記抑止信号を生成する抑止信号生成回路と、 前記抑止信号を1クロックサイクル間保持する抑止信号
    レジスタとを有することを特徴とするマイクロプログラ
    ム制御回路。
  2. 【請求項2】 マイクロプログラムを格納するマイクロ
    プログラムレジスタと、 実行を1クロックサイクル間抑止する抑止ビットを付加
    したマイクロプログラムと、 前記マイクロプログラム中の抑止ビットを抑止信号によ
    り1クロックサイクル間のみ有効とする抑止ビットマス
    ク回路と、 前記抑止ビットマスク回路の出力信号を格納する抑止フ
    リップフロップと、 前記マイクロプログラムの実行と前記マイクロプログラ
    ムレジスタの更新とを抑止する抑止信号と、 前記抑止フリップフロップと複数の抑止条件から前記抑
    止信号を生成する抑止信号生成回路とを有することを特
    徴とするマイクロプログラム制御回路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009527813A (ja) * 2006-02-16 2009-07-30 ブイエヌエス ポートフォリオ リミテッド ライアビリティ カンパニー 非同期電力節約コンピュータ

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02191034A (ja) * 1989-01-20 1990-07-26 Nec Eng Ltd マイクロプログラム制御装置

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