JP2676623B2 - ヒステリシス回路 - Google Patents
ヒステリシス回路Info
- Publication number
- JP2676623B2 JP2676623B2 JP1015141A JP1514189A JP2676623B2 JP 2676623 B2 JP2676623 B2 JP 2676623B2 JP 1015141 A JP1015141 A JP 1015141A JP 1514189 A JP1514189 A JP 1514189A JP 2676623 B2 JP2676623 B2 JP 2676623B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- voltage
- hysteresis
- transistor
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Processing Of Color Television Signals (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はヒステリシス回路に関し、特に半導体集積回
路（以下においてICという）にて構成された映像機器等
に好適なヒステリシス回路に関する。
路（以下においてICという）にて構成された映像機器等
に好適なヒステリシス回路に関する。
ヒステリシス回路は、波形整形等の目的で多用されて
いるものであり、その一例を第４図について説明する。
いるものであり、その一例を第４図について説明する。
差動増幅器１の反転入力端子には入力信号V1が供給さ
れ、非反転入力端子には、抵抗R11を介して入力信号V2
が供給される。
れ、非反転入力端子には、抵抗R11を介して入力信号V2
が供給される。
そして、入力信号V1、V2を電圧比較することにより、
出力信号V0がハイレベル（VH）とローレベル（VL）にレ
ベル変化し、このレベル変化は帰還抵抗R12を介して非
反転入力端子に伝達される。
出力信号V0がハイレベル（VH）とローレベル（VL）にレ
ベル変化し、このレベル変化は帰還抵抗R12を介して非
反転入力端子に伝達される。
前記ヒステリシス回路におけるヒステリシス幅△Vth
は、 で決定される。
は、 で決定される。
一方、出力信号V0のレベル差は電源電圧、負荷の態様
等を勘案して決定されるのであるが、仮りにVH−VL＝5V
と設定した場合、ヒステリシス幅△Vthを10mV程度の微
小幅に設定しようとすると、R12/R11＝499にしなければ
ならない。
等を勘案して決定されるのであるが、仮りにVH−VL＝5V
と設定した場合、ヒステリシス幅△Vthを10mV程度の微
小幅に設定しようとすると、R12/R11＝499にしなければ
ならない。
ところで、現在の電子機器及び電子回路はIC化される
傾向にあり、ヒステリシス回路も例外ではない。ICの場
合、大きな抵抗比の実現が困難であり、前記のように抵
抗比が499もある抵抗はIC化が困難であった。
傾向にあり、ヒステリシス回路も例外ではない。ICの場
合、大きな抵抗比の実現が困難であり、前記のように抵
抗比が499もある抵抗はIC化が困難であった。
換言すれば、前記回路構成のヒステリシス回路では、
IC化に際し微小なヒステリシス幅△Vthになすことが困
難であった。
IC化に際し微小なヒステリシス幅△Vthになすことが困
難であった。
ここで前記ヒステリシス回路の使用例としてビデオカ
メラについて説明する。
メラについて説明する。
ビデオカメラには、被写体の撮影により発生した撮影
データから色差信号を得てカラー画像を映し出すと共
に、前記色差信号を積分して得た測光信号によりオート
ホワイトバランス等を制御するように構成したものがあ
る。
データから色差信号を得てカラー画像を映し出すと共
に、前記色差信号を積分して得た測光信号によりオート
ホワイトバランス等を制御するように構成したものがあ
る。
色差信号のレベルは、被写体の色や、その彩度に対応
するから、例えば赤一色の背景等があると、色差信号に
赤色を示す大きな信号（以下、強色差信号という）が生
じてしまう。測光信号は、色差信号を積分したものであ
るから、強色差信号が生じると積分値、換言すれば測光
信号がレベル変動し、オートホワイトバランスが誤制御
をおこす。そこで、前記誤制御を防止するため、強色差
信号を除去した色差信号から測光信号を得るようにして
いる。強色差信号の検出および除去に際しては、検出レ
ベル近傍のノイズ成分による誤動作を防止するため、ヒ
ステリシス回路が作用される。強色差信号の検出にあた
り、ヒステリシス幅が大であると検出誤差が大になるた
め、ヒステリシス幅を小にすることが望ましい。
するから、例えば赤一色の背景等があると、色差信号に
赤色を示す大きな信号（以下、強色差信号という）が生
じてしまう。測光信号は、色差信号を積分したものであ
るから、強色差信号が生じると積分値、換言すれば測光
信号がレベル変動し、オートホワイトバランスが誤制御
をおこす。そこで、前記誤制御を防止するため、強色差
信号を除去した色差信号から測光信号を得るようにして
いる。強色差信号の検出および除去に際しては、検出レ
ベル近傍のノイズ成分による誤動作を防止するため、ヒ
ステリシス回路が作用される。強色差信号の検出にあた
り、ヒステリシス幅が大であると検出誤差が大になるた
め、ヒステリシス幅を小にすることが望ましい。
しかし、カメラ用回路と一体にヒステリシス回路のIC
化を図ると、前記理由によりヒステリシス幅の微小化に
限界があった。
化を図ると、前記理由によりヒステリシス幅の微小化に
限界があった。
又、色差信号は周波数領域が1MHZ程度であるから、回
路構成を簡略化して周波数応答を高くしなければ、強色
差信号の検出および除去を正確に行うことができない。
路構成を簡略化して周波数応答を高くしなければ、強色
差信号の検出および除去を正確に行うことができない。
本発明は、前記実状に鑑みてなされたものであり、そ
の目的は微小なヒステリシス幅の設定が容易である上
に、回路構成が簡単でIC化に適したヒステリシス回路を
提供することにある。
の目的は微小なヒステリシス幅の設定が容易である上
に、回路構成が簡単でIC化に適したヒステリシス回路を
提供することにある。
このような目的を達成するため本発明は、差動増幅器
の第１および第２の入力端子に供給される入力信号のレ
ベル差を検出して得た出力信号により、例えば負荷を駆
動する出力回路のエミッタ接地トランジスタのベースを
駆動するための動作電流の供給を制御すると共に、例え
ば前記動作電流の電流源と前記出力回路との間に形成さ
れた抵抗によって、出力信号に対応した電圧信号を発生
させ、該電圧信号を所望の電流に交換する電圧電流交換
手段を設け、該電圧電流交換手段の出力電流を帰還信号
（電流）として前記差動増幅器の一方の入力端子にヒス
テリシス幅となる電圧差を生じさせるように構成したも
のである。
の第１および第２の入力端子に供給される入力信号のレ
ベル差を検出して得た出力信号により、例えば負荷を駆
動する出力回路のエミッタ接地トランジスタのベースを
駆動するための動作電流の供給を制御すると共に、例え
ば前記動作電流の電流源と前記出力回路との間に形成さ
れた抵抗によって、出力信号に対応した電圧信号を発生
させ、該電圧信号を所望の電流に交換する電圧電流交換
手段を設け、該電圧電流交換手段の出力電流を帰還信号
（電流）として前記差動増幅器の一方の入力端子にヒス
テリシス幅となる電圧差を生じさせるように構成したも
のである。
このような構成を有する本発明にあっては、前記動作
電流の値と、この動作電流が供給される抵抗、及び前記
電圧電流交換手段に用いる抵抗の比により、帰還電流を
設定し、この帰還電流とヒステリシス幅となる電圧差を
生じるための抵抗の値によりヒステリシス幅を容易に設
定することができる。
電流の値と、この動作電流が供給される抵抗、及び前記
電圧電流交換手段に用いる抵抗の比により、帰還電流を
設定し、この帰還電流とヒステリシス幅となる電圧差を
生じるための抵抗の値によりヒステリシス幅を容易に設
定することができる。
因みに、ICにおいては極端に大きな比を有する抵抗の
形成は困難であり、抵抗比の設定にもばらつきが発生し
やすいが、個々の抵抗は同一のデバイスプロセスにて形
成されるので、比較的小さな抵抗比は正確に設定し得
る。
形成は困難であり、抵抗比の設定にもばらつきが発生し
やすいが、個々の抵抗は同一のデバイスプロセスにて形
成されるので、比較的小さな抵抗比は正確に設定し得
る。
従って、本発明の如く、比較的小さな抵抗比によって
ヒステリシス幅を設定する回路構成は、IC化に好適であ
り、他の電子回路と一体にヒステリシス回路をIC化する
ことができる。
ヒステリシス幅を設定する回路構成は、IC化に好適であ
り、他の電子回路と一体にヒステリシス回路をIC化する
ことができる。
以下、図面を参照して本発明の一実施例を説明する。
尚、第１図は本発明を適用したヒステリシス回路の回
路図、第２図は入力対出力の関係を示す波形図、第３図
はヒステリシス特性図である。
路図、第２図は入力対出力の関係を示す波形図、第３図
はヒステリシス特性図である。
差動増幅器１は、差動対に接続されたPNPトランジス
タQ1、Q2、更にカレンミラー回路に構成された能動負荷
として動作するNPNトランジスタQ3、Q4等からなる。差
動増幅器１の反転入力端子には、第１の入力信号となる
入力信号Viが供給され、非反転入力端子には第２の入力
信号となる基準電圧Vrefが第１の抵抗R1を介して供給さ
れる。そして、後述する帰還電流Ifが発生していない場
合、抵抗R1による電圧降下を無視できるのでトランジス
タQ1のベース電圧は基準電圧Vrefとほぼ同一になる。
タQ1、Q2、更にカレンミラー回路に構成された能動負荷
として動作するNPNトランジスタQ3、Q4等からなる。差
動増幅器１の反転入力端子には、第１の入力信号となる
入力信号Viが供給され、非反転入力端子には第２の入力
信号となる基準電圧Vrefが第１の抵抗R1を介して供給さ
れる。そして、後述する帰還電流Ifが発生していない場
合、抵抗R1による電圧降下を無視できるのでトランジス
タQ1のベース電圧は基準電圧Vrefとほぼ同一になる。
いま仮りに、基準電圧Vrefと入力信号Viの電圧レベル
とが、 Vref＞Viの関係にあるとすれば、 図示のヒステリシス回路はつぎのように動作する。即
ち、トランジスタQ1がオフ、Q2がオンになり、定電流回
路CS1から供給される電流I1がトランジスタQ4に流れよ
うとする。しかし、トランジスタQ1がオフであるから、
トランジスタQ3にカレントミラー動作を行うための基準
電流が流れない。従って、トランジスタQ4に前記電流I1
が流れず、該電流I1は電流制御手段として設けられたス
イッチトランジスタQ5のベース電流になる。故に、トラ
ンジスタQ5がオンになり、定電流回路CS2から供給され
る電流I2は、トランジスタQ5のコレクターエミッタ間を
流れる。尚、前記電流I2は、本発明でいう動作電流に相
当するものである。この結果、トランジスタQ5のコレク
タ電圧、換言すればＡ点の電圧Vaが大幅に低下し、電圧
電流交換手段を構成するトランジスタQ6、更に出力回路
を構成するトランジスタQ7のベース電圧を動作可能な電
圧VBE以下に低下せしめる。故に、トランジスタQ6はオ
フ状態となり帰還電流Ifは０であるので、抵抗R1による
電圧降下もなく、トランジスタQ1のベースは電圧Vrefに
固定された状態を維持する。一方、出力トランジスタQ7
もオフであるから、そのコレクタ電圧は電源VCCと同一
になり、 出力電圧V0の電圧レベルはV0＝Vccになる。
とが、 Vref＞Viの関係にあるとすれば、 図示のヒステリシス回路はつぎのように動作する。即
ち、トランジスタQ1がオフ、Q2がオンになり、定電流回
路CS1から供給される電流I1がトランジスタQ4に流れよ
うとする。しかし、トランジスタQ1がオフであるから、
トランジスタQ3にカレントミラー動作を行うための基準
電流が流れない。従って、トランジスタQ4に前記電流I1
が流れず、該電流I1は電流制御手段として設けられたス
イッチトランジスタQ5のベース電流になる。故に、トラ
ンジスタQ5がオンになり、定電流回路CS2から供給され
る電流I2は、トランジスタQ5のコレクターエミッタ間を
流れる。尚、前記電流I2は、本発明でいう動作電流に相
当するものである。この結果、トランジスタQ5のコレク
タ電圧、換言すればＡ点の電圧Vaが大幅に低下し、電圧
電流交換手段を構成するトランジスタQ6、更に出力回路
を構成するトランジスタQ7のベース電圧を動作可能な電
圧VBE以下に低下せしめる。故に、トランジスタQ6はオ
フ状態となり帰還電流Ifは０であるので、抵抗R1による
電圧降下もなく、トランジスタQ1のベースは電圧Vrefに
固定された状態を維持する。一方、出力トランジスタQ7
もオフであるから、そのコレクタ電圧は電源VCCと同一
になり、 出力電圧V0の電圧レベルはV0＝Vccになる。
前記した回路動作は第２図に示すt1以前に相当し、V
ref＞Viの場合は位相反転した出力電圧V0（ハイレベ
ル）を得る。
ref＞Viの場合は位相反転した出力電圧V0（ハイレベ
ル）を得る。
次に、Vref＞Viに変化した場合の回路動作を説明す
る。
る。
この場合、トランジスタQ2はオフになり、トランジス
タQ1がオンに動作する。電流I1はトランジスタQ1を介し
てトランジスタQ3、Q4のベース電流になる。しかし、ト
ランジスタQ2がオフであるから、トランジスタQ2、Q4の
電流経路は形成されず、トランジスタQ5のベース電流も
遮断される。
タQ1がオンに動作する。電流I1はトランジスタQ1を介し
てトランジスタQ3、Q4のベース電流になる。しかし、ト
ランジスタQ2がオフであるから、トランジスタQ2、Q4の
電流経路は形成されず、トランジスタQ5のベース電流も
遮断される。
従って、トランジスタQ5はオフになり、電流I2は、抵
抗R2を介してトランジスタQ7のベースに供給される。こ
の結果トランジスタQ7はオンし、抵抗R2の両端にR2×I2
の電圧降下が発生する。これによりＡ点に発生する電圧
Vaは、 Va＝R2I2＋VBEQ7となる。
抗R2を介してトランジスタQ7のベースに供給される。こ
の結果トランジスタQ7はオンし、抵抗R2の両端にR2×I2
の電圧降下が発生する。これによりＡ点に発生する電圧
Vaは、 Va＝R2I2＋VBEQ7となる。
ただしVBEQ7はQ7のベース・エミッタ間電圧である。
このＡ点の電圧Vaにより、Q6に次式で設定される帰還電
流If＝Ifmが流れることになる。
このＡ点の電圧Vaにより、Q6に次式で設定される帰還電
流If＝Ifmが流れることになる。
Va＝R2×I2＋VBEQ7＝R3×Ifm＋VBEQ6・・・（１） 尚、VBEQ6はトランジスタQ6のベース・エミッタ間電
圧、R2×I2は電流I2による抵抗R2の電圧降下分、更にR3
×Ifmは帰還電流Ifmによる抵抗R3の電圧降下分である。
圧、R2×I2は電流I2による抵抗R2の電圧降下分、更にR3
×Ifmは帰還電流Ifmによる抵抗R3の電圧降下分である。
ところで、トランジスタのベース・エミッタ間電圧は
ほぼ0.7Vと一定であり、前記VBEQ6、VBEQ7もほぼ同一と
見做し得る。
ほぼ0.7Vと一定であり、前記VBEQ6、VBEQ7もほぼ同一と
見做し得る。
そこで前記（１）式から帰還電流Ifmを求めると、 R2×I2＝R3×Ifm・・・・・・（２） 帰還電流Ifが発生すると、抵抗R1の両端にR1・Ifmで
決定される電圧降下が発生する。故に、トランジスタQ1
のベース電圧、換言すればヒステリシス動作を行う閾値
Vthは、 Vth≒Vref−R1×Ifm・・・・（４） で決定される電圧レベルに変化する。
決定される電圧降下が発生する。故に、トランジスタQ1
のベース電圧、換言すればヒステリシス動作を行う閾値
Vthは、 Vth≒Vref−R1×Ifm・・・・（４） で決定される電圧レベルに変化する。
そして、ヒステリシス幅△Vthは、 で決定される。
又、出力トランジスタQ7がオンに動作するので、出力
電圧V0の電圧レベルは、t1時点以降に示すようにハイレ
ベル（Vcc）からローレベル（VCEQ7≒GND）までレベル
低下する。
電圧V0の電圧レベルは、t1時点以降に示すようにハイレ
ベル（Vcc）からローレベル（VCEQ7≒GND）までレベル
低下する。
このように、出力電圧V0が一旦レベル低下し、かつト
ランジスタQ1のベース電圧が（４）式で示した電圧レベ
ルまで低下した後は、第２図のt2時点に示すようにVref
＞Viの関係になっても、出力電圧V0は位相反転しない。
ランジスタQ1のベース電圧が（４）式で示した電圧レベ
ルまで低下した後は、第２図のt2時点に示すようにVref
＞Viの関係になっても、出力電圧V0は位相反転しない。
そしてt3時点に示す如く、Vref−R1×If＞Viの関係に
なった時、出力電圧V0がローレベルからハイレベルに位
相反転する。
なった時、出力電圧V0がローレベルからハイレベルに位
相反転する。
次に、前記ヒステリシス動作を帰還電流Ifについて説
明する。
明する。
第３図に示すようにＸ軸に示した入力信号Viの電圧レ
ベルが基準電圧Vref以上になった時点で、Ｙ軸に示した
帰還電流Ifの電流量が急激に増大する。
ベルが基準電圧Vref以上になった時点で、Ｙ軸に示した
帰還電流Ifの電流量が急激に増大する。
電流Ifの増大により、トランジスタQ1のベース電圧は
VrefからVref−R1×Ifmで決定される電圧にレベル低下
する。
VrefからVref−R1×Ifmで決定される電圧にレベル低下
する。
一方、入力信号Viのレベル低下時には、 Vref−R1×If＞Viになった時点で帰還電流Ifが急激に
減少するようになる。
減少するようになる。
以上に説明した回路動作が行われる結果、ヒステリシ
ス幅△Vthのヒステリシス特性が得られる。
ス幅△Vthのヒステリシス特性が得られる。
いま仮りに、電流I2を100μＡ程度に設定したとすれ
ば、各抵抗の抵抗値をR1＝300Ω、R2＝2KΩ、R3＝6KΩ
に設定することにより、（５）式より△Vth≒10mVにす
ることができる。
ば、各抵抗の抵抗値をR1＝300Ω、R2＝2KΩ、R3＝6KΩ
に設定することにより、（５）式より△Vth≒10mVにす
ることができる。
前記した各抵抗値は、ICにて容易に形成し得る程度の
抵抗であり、しかもヒステリシス幅△Vthを10mVもの低
電圧にすることができる。
抵抗であり、しかもヒステリシス幅△Vthを10mVもの低
電圧にすることができる。
また、（５）式よりヒステリシス幅が抵抗値と電流源
により決定されるため、きわめて設計が容易である。さ
らに通常のIC回路では、電流源はその値が定電圧／抵抗
値によって決まるように構成することができるから、
（５）式より明らかなようにヒステリシス幅を抵抗比の
みによって決定することができる。したがって本発明に
よるヒステリシス幅△Vthは抵抗のプロセスによるばら
つきや温度変化に対してきわめて安定である。
により決定されるため、きわめて設計が容易である。さ
らに通常のIC回路では、電流源はその値が定電圧／抵抗
値によって決まるように構成することができるから、
（５）式より明らかなようにヒステリシス幅を抵抗比の
みによって決定することができる。したがって本発明に
よるヒステリシス幅△Vthは抵抗のプロセスによるばら
つきや温度変化に対してきわめて安定である。
前記のように構成されたヒステリシス回路を、前記強
色差信号の検出および除去に用いた場合、ヒステリシス
幅△Vthが微小である上に、前記理由により安定してい
るので、前記検出を正確に行ない得る。
色差信号の検出および除去に用いた場合、ヒステリシス
幅△Vthが微小である上に、前記理由により安定してい
るので、前記検出を正確に行ない得る。
尚、前記実施例では、差動増幅器１の一方の入力端子
に基準電圧Vrefが供給されているが、第１および第２の
入力信号の何れもアナログ信号であってよい。
に基準電圧Vrefが供給されているが、第１および第２の
入力信号の何れもアナログ信号であってよい。
更に差動増幅器１の前段にエミッタフォロワ等のバッ
ファアンプを設け、該バッファアンプを介して差動増幅
器１に入力信号を供給するように構成してよい。
ファアンプを設け、該バッファアンプを介して差動増幅
器１に入力信号を供給するように構成してよい。
また、前記ヒステリシス回路は、前記ビデオカメラの
強色差信号の検出に使用されるのみではない。例えば、
モータの回転位置検出の如く、磁電変換素子から発生し
た低レベルの位置検出信号を波形整形する際に好適であ
り、IC化に適した回路構成と相俟って、その用途は極め
て広いものである。
強色差信号の検出に使用されるのみではない。例えば、
モータの回転位置検出の如く、磁電変換素子から発生し
た低レベルの位置検出信号を波形整形する際に好適であ
り、IC化に適した回路構成と相俟って、その用途は極め
て広いものである。
以上説明したように、本発明のヒステリシス回路は、
差動増幅器の出力信号に基づいて供給される動作電流と
抵抗比によって決定される帰還電流を得ると共に、該帰
還電流により前記差動増幅器の一方の入力端子の端子電
圧を制御し、ヒステリシス特性を得るようにしたもので
ある。
差動増幅器の出力信号に基づいて供給される動作電流と
抵抗比によって決定される帰還電流を得ると共に、該帰
還電流により前記差動増幅器の一方の入力端子の端子電
圧を制御し、ヒステリシス特性を得るようにしたもので
ある。
依って、比較的小さな抵抗比で微小なヒステリシス幅
が実現できIC化がきわめて容易になる。また、ヒステリ
シス幅は抵抗値、電流源の値によって決定されるのでヒ
ステリシス幅の設定がきわめて容易であると同時に、ば
らつき、温度変化などに対し安定である。
が実現できIC化がきわめて容易になる。また、ヒステリ
シス幅は抵抗値、電流源の値によって決定されるのでヒ
ステリシス幅の設定がきわめて容易であると同時に、ば
らつき、温度変化などに対し安定である。
第１図はヒステリシス回路の回路図、 第２図は入力対出力の関係を示す波形図、 第３図はヒステリシス特性図、 第４図は従来のヒステリシス回路の一例を示す回路図で
ある。 図中の符号 1:差動増幅器 Q1〜Q7:トランジスタ R1〜R3:抵抗 Vi:入力信号 V0:出力信号 Vref:基準電圧 I1、I2:電流 If:帰還電流
ある。 図中の符号 1:差動増幅器 Q1〜Q7:トランジスタ R1〜R3:抵抗 Vi:入力信号 V0:出力信号 Vref:基準電圧 I1、I2:電流 If:帰還電流
Claims (1)
- 【請求項１】第１の入力端子に第１の入力信号（Vi）が
供給され、第２の入力端子に第１の抵抗（R1）を介して
第２の入力信号（Vref）が供給される差動増幅器（１）
と、 該差動増幅器（１）の出力信号に対応してオン・オフす
る電流制御手段（Q5）と、 該電流制御手段（Q5）のオン・オフ動作に応じて、動作
電流（I2）が第２の抵抗（R2）を介してベースに供給さ
れるエミッタ接地トランジスタ（Q7）と、 前記動作電流（I2）がベースに入力される電圧電流交換
手段（Q6）と、を備え、 該電圧電流交換手段（Q6）はその一端子が第２の入力端
子に接続され、他端子がアース側に接続されており、こ
れにより前記第１及び第２の入力端子に入力される入力
信号（Vi,Vref）の大小に応じて、該動作電流（I2）に
より前記第２の抵抗（R2）に発生した電圧に対応した帰
還電流を発生させるようにしたことを特徴とするヒステ
リシス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015141A JP2676623B2 (ja) | 1989-01-26 | 1989-01-26 | ヒステリシス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015141A JP2676623B2 (ja) | 1989-01-26 | 1989-01-26 | ヒステリシス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02196509A JPH02196509A (ja) | 1990-08-03 |
| JP2676623B2 true JP2676623B2 (ja) | 1997-11-17 |
Family
ID=11880538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1015141A Expired - Lifetime JP2676623B2 (ja) | 1989-01-26 | 1989-01-26 | ヒステリシス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2676623B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592124A (en) * | 1995-06-26 | 1997-01-07 | Burr-Brown Corporation | Integrated photodiode/transimpedance amplifier |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5346660A (en) * | 1976-10-09 | 1978-04-26 | Funai Electric Co | Engaging members |
| JPS637012A (ja) * | 1986-06-27 | 1988-01-12 | Mitsubishi Electric Corp | ヒステリシス内蔵電圧比較器 |
-
1989
- 1989-01-26 JP JP1015141A patent/JP2676623B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02196509A (ja) | 1990-08-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08288804A (ja) | 比較器回路 | |
| US4577121A (en) | Differential circuit | |
| JP2676623B2 (ja) | ヒステリシス回路 | |
| US5155429A (en) | Threshold voltage generating circuit | |
| JP4221123B2 (ja) | レギュレータ回路 | |
| JPH0315844B2 (ja) | ||
| JPH103321A (ja) | 電流出力回路 | |
| JP3105716B2 (ja) | カレントミラー回路 | |
| JPH0535351A (ja) | 定電流回路 | |
| JP3063345B2 (ja) | 飽和防止回路 | |
| JP2829773B2 (ja) | コンパレータ回路 | |
| JP3197807B2 (ja) | 電源電圧検出回路 | |
| JP3158449B2 (ja) | 電圧検出回路 | |
| JP2550416B2 (ja) | クランプ回路 | |
| JPH04322511A (ja) | ヒステリシスコンパレータ回路 | |
| JP3016152B2 (ja) | クリップ回路 | |
| JPS5938817A (ja) | 基準電源回路 | |
| JP2567015B2 (ja) | 入力電圧検出回路 | |
| JPH0513064Y2 (ja) | ||
| JPH0732357B2 (ja) | 論理レベル設定回路 | |
| JP2000357948A (ja) | 電圧検出回路 | |
| JPH04329707A (ja) | 利得切換増幅器 | |
| JPS61182308A (ja) | 半導体集積回路 | |
| JPH09116393A (ja) | コンパレータ回路 | |
| JPH0548350A (ja) | アラーム機能付き出力バツフア回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080725 Year of fee payment: 11 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080725 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090725 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090725 Year of fee payment: 12 |