JP2651542B2 - バイポーラ型トランジスタ - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、メサ形を有するバイポーラ型トランジスタ
の改良に関する。

［従来の技術］ 従来、第４図及び第５図を伴なって次に述べるバイポ
ーラ型トランジスタが提案されている。

すなわち、絶縁性または半絶縁性を有する半導体基板
１上に、基部2aとメサ部2bとを有するコレクタ半導体層
２が形成されている。

また、そのコレクタ半導体層２のメサ部2b上に、その
メサ部2bの上面と同じパターンで、ベース半導体層３が
形成されている。

さらに、そのベース半導体層３上に、局部的に、エミ
ッタ半導体層４が形成されている。

また、コレクタ半導体層２の基部2a上に、コレクタ電
極層５が、オーミックに付されている。

さらに、ベース半導体層３上に、そのベース半導体層
３上においてのみ局部的に延長しているベース電極層６
が、オーミックに付されている。

また、エミッタ半導体層４上に、そのエミッタ半導体
層４上においてのみ局部的に延長しているエミッタ電極
層７が、オーミックに付されている。

以上が、従来提案されているバイポーラ型トランジス
タの構成である。

［発明が解決しようとする問題点］ このような構成を有するバイポーラ型トランジスタに
よれば、エミッタ電極層７が、その全域に亘って、エミ
ッタ半導体層４とに延長している構成を有するので、エ
ミッタ電極層７をその全外周面に亘って予定の余裕度を
以って形成する必要がある。このため、エミッタ電極層
７及びエミッタ半導体層４を最小面積に形成するとき
の、エミッタ半導体層４の面積が、比較的大になるのを
余儀なくされていた。

また、ベース電極層６も、その全域に亘って、ベース
半導体層３上に延長している構成を有するので、ベース
電極層６を、その全外周面の各部について、予定の余裕
度を以って形成する必要がある。このため、ベース電極
層６及びベース半導体層３を最小面積に形成するとき
の、そのベース半導体層３の面積が、比較的大になるの
を余儀なくされていた。

従って、第４図及び第５図に示す従来のバイポーラ型
トランジスタの場合、ベース半導体層３とコレクタ半導
体層２のメサ部2bとの間のベース・コレクタ間接合面積
が、比較的大になるのを余儀なくされ、よって、コレク
タ容量が比較的大になり、また、ベース・コレクタ間接
合面積を狭くせんとすれば、これに応じて、ベース電極
層６の面積が狭くなって、ベース抵抗が比較的高い値に
なるのを余儀なくされ、従って、動作速度が比較的遅
い、という欠点を有していた。

［問題点を解決するための手段］ よって、本発明は、上述した欠点のない、新規なバイ
ポーラ型トランジスタを提案せんとするものである。

本発明によるバイポーラ型トランジスタは、第４図及
び第５図で上記した従来のバイポーラ型トランジスタの
場合と同様に、基部とメサ部とを有するコレクタ半導体
層と、そのコレクタ半導体層のメサ部上に形成されたベ
ース半導体層と、そのベース半導体層上に局部的に形成
されたエミッタ半導体層と、コレクタ半導体層の基部上
にオーミックに付されたコレクタ電極層と、ベース半導
体層上にオーミックに付されたベース電極層と、エミッ
タ半導体層上にオーミックに付されたエミッタ電極層と
を有する。

しかしながら、本発明によるバイポーラ型トランジス
タは、このような構成を有するバイポーラ型トランジス
タにおいて、コレクタ半導体層の基部上に、コレクタ半
導体層のメサ部の側面及びベース半導体層の側面に接し
且つ上面高さがベース半導体層の上面高さとほぼ同じに
なる厚さでその厚さよりも十分長く延長しているがベー
ス半導体層上には延長していない第１の絶縁層部と、そ
の第１の絶縁層部上からそれと一体にエミッタ半導体層
の側面に接して延長しているがエミッタ半導体層上には
延長していない第２の絶縁層部とを有する絶縁層が形成
され、そして、ベース電極層が、ベース半導体層上か
ら、直接的に、絶縁層の第１の絶縁層部の上面及び側面
上まで延長し、また、エミッタ電極層が、エミッタ半導
体層上から、絶縁層の第２の絶縁層部の上面及び側面上
を通って、第１の絶縁層部の上面上まで延長している、
という構成を有する。

［作用・効果］ このような構成を有する本発明によるバイポーラ型ト
ランジスタによれば、エミッタ電極層が、その全域に亘
って、エミッタ半導体層上に延長していないので、エミ
ッタ電極層を、その外周面中のエミッタ半導体層上の一
部領域の各部についてのみ、予定の余裕度を以って形成
すればよい。このため、エミッタ電極層及びエミッタ半
導体層を最小面積に形成するときの、エミッタ半導体層
の面積を、第４図及び第５図で上述した従来のバイポー
ラ型トランジスタの場合に比し、十分小にすることがで
きる。

また、ベース電極層も、その全域に亘って、ベース半
導体層上に延長していないので、ベース電極層を、その
外周面中の一部領域の各部についてのみ、予定の余裕度
を以って形成すればよい。このため、ベース電極層及び
ベース半導体層を最小面積に形成するきのベース半導体
層の面積を、第４図及び第５図で上述した従来のバイポ
ーラ型トランジスタの場合に比し、十分小にすることが
できる。

従って、本発明によるバイポーラ型トランジスタの場
合、ベース半導体層とコレクタ半導体層のメサ部との間
のベース・コレクタ間接合面積を、第４図及び第５図で
上述した従来のバイポーラ型トランジスタの場合に比
し、十分小にすることができ、よって、コレクタ容量を
従来のバイポーラ型トランジスタの場合に比し格段的に
小さな値にさせることができる。

さらに、ベース・コレクタ間接合面積を十分小にした
状態で、ベース電極層の面積を広くすることができるの
で、ベース抵抗を、第４及び第５図で上述した従来のバ
イポーラ型トランジスタの場合に比し、十分低い値にさ
せることができ、また、エミッタ半導体層の面積を十分
小にした状態で、エミッタ電極層の面積も広くすること
ができるので、エミッタ抵抗を、第４及び第５図で上述
した従来のバイポーラ型トランジスタの場合に比し、十
分低い値にさせることができ、よって、第４図及び第５
図で上述した従来のバイポーラ型トランジスタの場合に
比し、十分速い動作速度で動作するバイポーラ型トラン
ジスタを提供することができる。

また、絶縁層の第１の絶縁層部はベース半導体層上ま
で延長していず、そして、その状態で、ベース半導体層
上にベース電極層が付されているので、そのベース電極
層を、第１の絶縁層部に窓を形成し、その窓を通じてベ
ース半導体層に連結する、というような必要がなく、ま
た、絶縁層の第２の絶縁層部はエミッタ半導体層上まで
延長していず、そして、その状態で、エミッタ半導体層
上にエミッタ電極層が付されているので、そのエミッタ
電極層を、第２の絶縁層部に窓を形成し、その窓を通じ
てエミッタ半導体層に連結する、という必要がなく、よ
って、それらベース電極層及びエミッタ電極層を有する
バイポーラ型トランジスタを容易に製造することができ
る。

［実施例］ 次に、第１図及び第２図を伴なって、本発明によるバ
イポーラ型トランジスタの実施例を述べよう。

第１図及び第２図において、第４図及び第５図との対
応部分には同一符号を付し、詳細説明を省略する。

第１図及び第２図に示す本発明によるバイポーラ型ト
ランジスタは、次の事項を除いて、第４図及び第５図で
上述した従来のバイポーラ型トランジスタと同様の構成
を有する。

すなわち、コレクタ半導体層２の基部2a上に、コレク
タ半導体層２のメサ部2b及びベース半導体層３の側面に
接して延長しているがベース半導体層３上には延長して
いない第１の絶縁層部8aと、その第１の絶縁層部8a上か
らそれと一体にエミッタ半導体層４の側面に接して延長
しているがエミッタ半導体層４上には延長していない第
２の絶縁層部8aとを有する絶縁層８が形成されている。

この場合、絶縁層８の第１の絶縁層部8aは、その上面
高さがベース半導体層３の上面高さとほぼ同じになる厚
さに選ばれてその厚さよりも十分長くコレクタ半導体層
２の基部2a上に延長し、また、絶縁層８の第２の絶縁層
部8bが、その上面をエミッタ半導体層４の上面とほぼ同
じ高さにする厚さに選ばれているのを可とする。また、
絶縁層８の第１の絶縁層部8aは、コレクタ半導体層２の
メサ部2bの側面にその全域に亘って接し且つベース半導
体層３の側面にその全域に亘って接しているが、第２の
絶縁層部8bは、エミッタ半導体層４の側面に、そのベー
ス電極層６側の領域において接していないが、他の領域
において接している。

また、ベース電極層６が、ベース半導体層３上から、
直接的に、絶縁層８の第１の絶縁層部8a上まで、エミッ
タ電極層７側とは反対側に延長している。

さらに、エミッタ電極層７が、エミッタ半導体層４上
から、絶縁層８の第２の絶縁層部8a上を通って、第１の
絶縁層部8a上に延長している。

以上が、本発明によるバイポーラ型トランジスタの実
施例の構成である。

このような構成を有する絶縁層８は、実際上、第３図
を伴なって次に述べる工程をとって製造することができ
る。

すなわち、半導体基板１を予め用意する（第３図
Ａ）。

そして、その半導体基板１上に、爾後コレクタ半導体
層２になる半導体層２′と、爾後ベース半導体層３にな
る半導体層３′と、爾後エミッタ半導体層４になる半導
体層４′とを、それらの順に積層して形成する（第３図
Ｂ）。

次に、半導体層４′上に、コレクタ半導体層２のメサ
部2bの上面と同じパターンを有するマスク層11を形成す
る（第３図Ｃ）。

次に、マスク層11をマスクとした半導体層２′、３′
及び４′に対するエッチング処理によって、半導体層
２′、３′及び４′から、基部2a及びメサ部2bを有する
コレクタ半導体層２と、ベース半導体層３と、爾後エミ
ッタ半導体層４になる半導体層４″とを形成する（第３
図Ｄ）。

次に、例えばスパッタリング法によって、コレクタ半
導体層２の基部2aの表面上に、マスク層11の表面上、コ
レクタ半導体層２のメサ部2bの側面上、ベース半導体層
３の側面上、及びマスク層11の側面上に連続延長してい
る、爾後絶縁層８の第１の絶縁層部8aになる絶縁層12を
形成する（第３図Ｅ）。

次に、絶縁層12が、コレクタ半導体層２のメサ部2bの
側面上、ベース半導体層３の側面上及びマスク層11の側
面上に付着している付着力が、コレクタ半導体層２の基
部2aの表面上及びマスク層11の表面上に付着している付
着力に比し弱いことを利用した、絶縁層12に対するエッ
チング処理によって、絶縁層12から、コレクタ半導体層
２の基部2aの上に、コレクタ半導体層２のメサ部2b及び
ベース半導体層３の側面に接していない爾後絶縁層８の
第１の絶縁層部8aになる絶縁層12′を形成し、次で、マ
スク層11を半導体層４″上からエッチング処理によって
除去する（第３図Ｆ）。

次に、半導体層４″に対する、マスク（図示せず）を
用いたエッチング処理によって、半導体層４″から、エ
ミッタ半導体層４を形成する（第３図Ｇ）。

次に、例えばスパッタリング法によって、絶縁層部8a
上、エミッタ半導体層４上及びベース半導体層３に、コ
レクタ半導体層２のメサ部2b及びベース半導体層３と絶
縁層部8aとの間を埋めて連続的に延長している、爾後絶
縁層８の第２の絶縁層部8b及び第１の絶縁層部8aの一部
になる絶縁層13を形成する（第３図Ｈ）。

次に、絶縁層13に対する異方性エッチング処理によっ
て、絶縁層13の表面上、ベース半導体層３の表面上及び
エミッタ半導体層４の表面上の部を除去し、よって、絶
縁層13から、コレクタ半導体層２のメサ部ｂ及びベース
半導体層３の側面と第１の絶縁層部8aとの間に延長して
いる部と、エミッタ半導体層４′の表面上に延長してい
る部とからなる絶縁層13′を形成する（第３図Ｉ）。

次に、絶縁層12′及び13′上に局部的に連続的に延長
しているマスク層14を形成し、（第３図Ｊ）、次に、そ
のマスク層14をマスクとする絶縁層12′及び13′に対す
るエッチング処理によって、それら絶縁層12′及び13′
から絶縁層８を形成する。この場合、絶縁層８の絶縁層
部8aは、絶縁層12′の一部と絶縁層13′の一部とから形
成されている。次に、第２図に示すように、コレクタ半
導体層２の基部2a上に延長しているコレクタ電極層５
と、ベース電極層３及び絶縁層８の第１の絶縁層部8a上
に延長しているベース電極層６と、エミッタ半導体層
４、絶縁層８の第２の絶縁層部8b及び第１の絶縁層部8a
上に延長しているエミッタ電極層７を、同時的に形成す
る。

以上で、本発明によるバイポーラ型トランジスタの実
施例の構成及びその製法の実施例が明らかとなった。

このような構成を有する本発明によればバイポーラ型
トランジスタによれば、エミッタ電極層７が、その全域
に亘って、エミッタ半導体層４上に延長していないの
で、エミッタ電極層７を、その外周面中のエミッタ半導
体層４上の一部領域の各部についてのみ、予定の余裕度
を以って形成すればよい。このため、エミッタ電極層７
及びエミッタ半導体層４を最小面積に形成するときの、
エミッタ半導体層４の面積を、第４図及び第５図で上述
した従来のバイポーラ型トランジスタの場合に比し、十
分小にすることができる。

また、ベース電極層６も、その全域に亘って、ベース
半導体層３上に延長していないので、ベース電極層６
を、その外周面中の一部領域の各部についてのみ、予定
の余裕度を以って形成すればよい。このため、ベース電
極層６及びベース半導体層３を最小面積に形成するきの
ベース半導体層３の面積を、第４図及び第５図で上述し
た従来のバイポーラ型トランジスタの場合に比し、十分
小にすることができる。

従って、第１図及び第２図に示す本発明によるバイポ
ーラ型トランジスタの場合、ベース半導体層３とコレク
タ半導体層２のメサ部2bとの間のベース・コレクタ間接
合面積を、第４図及び第５図で上述した従来のバイポー
ラ型トランジスタの場合に比し、十分小にすることがで
き、よって、コレクタ容量を従来のバイポーラ型トラン
ジスタの場合に比し格段的に小さな値にさせることがで
きる。

さらに、ベース・コレクタ間接合面積を狭くした状態
で、ベース電極層６の面積を広くすることができるの
で、ベース抵抗を、第４及び第５図で上述した従来のバ
イポーラ型トランジスタの場合に比し、十分低い値にさ
せることができ、また、エミッタ半導体層４の面積を十
分小にした状態で、エミッタ電極層７の面積を広くする
ことができるので、エミッタ抵抗を、第４及び第５図で
上述した従来のバイポーラ型トランジスタの場合に比
し、十分低い値にさせることができ、よって、第４図及
び第５図で上述した従来のバイポーラ型トランジスタの
場合に比し、十分速い動作速度で動作するバイポーラ型
トランジスタを提供することができる。

また、絶縁層８の第１の絶縁層部8aはベース半導体層
３上まで延長していず、そして、その状態で、ベース半
導体層３上にベース電極層６が付されているので、その
ベース電極層６を、第１の絶縁層部8aに窓を形成し、そ
の窓を通じてベース半導体層に連結する、というような
必要がなく、また、絶縁層８の第２の絶縁層部8bはエミ
ッタ半導体層上まで延長していず、そして、その状態
で、エミッタ半導体層４上にエミッタ電極層７が付され
ているので、そのエミッタ電極層７を、第２の絶縁層部
8bた窓を形成し、その窓を通じてエミッタ半導体層４に
連結する、という必要がなく、よって、それらベース電
極層６及びエミッタ電極層７を有するバイポーラ型トラ
ンジスタを容易に製造することができる。

なお、上述においては、本発明の１つの実施例を示し
たに留まり、本発明の精神を脱することなしに種々の変
型変更をなし得るであろう。

【図面の簡単な説明】

第１図及び第２図は、本発明によるバイポーラ型トラン
ジスタの実施例を示す略線的平面図及びそのII−II線上
の断面図である。 第３図は、第１図及び第２図に示す本発明によるバイポ
ーラ型トランジスタの製法の実施例を示す、順次の工程
における略線的断面図である。 第４図及び第５図は、従来のバイポーラ型トランジスタ
を示す略線的平面図及びそのＶ−Ｖ線上の断面図であ
る。 ２……コレクタ半導体層 2a……基部 2b……メサ部 ３……ベース半導体層 ４……エミッタ半導体層 ５……コレクタ電極層 ６……ベース電極層 ７……エミッタ電極層 ８……絶縁層 8a……第１の絶縁層部 8b……第２の絶縁層部

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】基部とメサ部とを有するコレクタ半導体層
   と、 上記コレクタ半導体層のメサ部上に形成されたベース半
   導体層と、 上記ベース半導体層上に局部的に形成されたエミッタ半
   導体層と、 上記コレクタ半導体層の基部上にオーミックに付された
   コレクタ電極層と、 上記ベース半導体層上にオーミックに付されたベース電
   極層と、 上記エミッタ半導体層上にオーミックに付されたエミッ
   タ電極層とを有するバイポーラ型トランジスタにおい
   て、 上記コレクタ半導体層の基部上に、上記コレクタ半導体
   層のメサ部の側面及び上記ベース半導体層の側面に接し
   且つ上面高さが上記ベース半導体層の上面高さとほぼ同
   じになる厚さでその厚さよりも十分長く延長しているが
   上記ベース半導体層上には延長していない第１の絶縁層
   部と、該第１の絶縁層部上からそれと一体に上記エミッ
   タ半導体層の側面に接して延長しているが上記エミッタ
   半導体層上には延長していない第２の絶縁層部とを有す
   る絶縁層が形成され、 上記ベース電極層が、上記ベース半導体層上から、直接
   的に、上記絶縁層の第１の絶縁層部の上面上まで延長
   し、 上記エミッタ電極層が、上記エミッタ半導体層上から、
   上記絶縁層の第２の絶縁層部の上面及び側面上を通っ
   て、上記第１の絶縁層部の上面上まで延長していること
   を特徴とするバイポーラ型トランジスタ。