JP2648590B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】 本発明は半導体本体に形成したエミッタ領域及びベー
ス領域を有しているトランジスタを具え、半導体本体の
表面に絶縁層が設けられ、この絶縁層がエミッタ領域用
の接点窓と、ベース領域用の接点窓との少なくとも２つ
の隣接する接点窓を有し、これらの接点窓が前記絶縁層
の幅狭領域によって横方向に離間されている半導体装置
に関するものである。
ス領域を有しているトランジスタを具え、半導体本体の
表面に絶縁層が設けられ、この絶縁層がエミッタ領域用
の接点窓と、ベース領域用の接点窓との少なくとも２つ
の隣接する接点窓を有し、これらの接点窓が前記絶縁層
の幅狭領域によって横方向に離間されている半導体装置
に関するものである。
従来は、導電性電極形成用に用いられるマスクを接点
窓に対して位置付ける公差Ａを許容し得るように、接点
窓の縁部を越して絶縁層を覆うように導電性電極を半導
体本体の露出面に直接堆積している。この場合、導電性
電極が下側接点窓の縁部に完全にオーバラップするの
で、接点窓は常に対応する導電性電極によって完全に満
たされる。
窓に対して位置付ける公差Ａを許容し得るように、接点
窓の縁部を越して絶縁層を覆うように導電性電極を半導
体本体の露出面に直接堆積している。この場合、導電性
電極が下側接点窓の縁部に完全にオーバラップするの
で、接点窓は常に対応する導電性電極によって完全に満
たされる。
斯様な構成では、幅狭領域が少なくともＢ＋2A（ここ
にＢは２つの導電性電極間の最小離間距離）に相当する
幅EOを有することになる。この幅EOを狭くして、半導体
装置の微細化を達成するために、接点窓に導電性電極を
形成する前に、各接点窓に半導体表面の材料と化合する
金属を設け、２つの隣接する導電性電極が対応する接点
窓を部分的に覆うようにして接点窓と導電性電極間のマ
ージンをなくして半導体装置の微細化を図ることは例え
ば特開昭60−1646号公報に開示されている。しかし、こ
れに開示されている方法による半導体装置は導電性電極
が対応する接点窓における金属化部分を部分的に覆うだ
けであるため、導電性電極の接触抵抗が高く、従って極
めて高い周波数用のトランジスタには適していない。
にＢは２つの導電性電極間の最小離間距離）に相当する
幅EOを有することになる。この幅EOを狭くして、半導体
装置の微細化を達成するために、接点窓に導電性電極を
形成する前に、各接点窓に半導体表面の材料と化合する
金属を設け、２つの隣接する導電性電極が対応する接点
窓を部分的に覆うようにして接点窓と導電性電極間のマ
ージンをなくして半導体装置の微細化を図ることは例え
ば特開昭60−1646号公報に開示されている。しかし、こ
れに開示されている方法による半導体装置は導電性電極
が対応する接点窓における金属化部分を部分的に覆うだ
けであるため、導電性電極の接触抵抗が高く、従って極
めて高い周波数用のトランジスタには適していない。
本発明の目的は前記幅狭領域の幅EOがＢ＋2A以下と
し、高調波用のトランジスタとして好適な半導体装置を
提供することにある。
し、高調波用のトランジスタとして好適な半導体装置を
提供することにある。
本発明は、半導体本体に形成したエミッタ領域及びベ
ース領域を有しているトランジスタを具え、半導体本体
の表面に絶縁層が設けられ、この絶縁層がエミッタ領域
用の接点窓と、ベース領域用の接点窓との少なくとも２
つの隣接する接点窓を有し、これらの接点窓が前記絶縁
層の幅狭領域によって横方向に離間されている半導体装
置において、 前記接点窓内の半導体本体の表面が半導体本体の材料
と化合する金属層で覆われ； エミッタ電極がエミッタ接点窓を完全に覆い、且つこ
のエミッタ電極がエミッタ接点窓の幅よりも、導電性電
極をそれらの公称位置のいずれの側にも位置付けし得る
公差Ａの２倍、即ち2Aだけ大きい幅を有し； ベース電極がベース接点窓内に配置され； エミッタ電極及びベース電極が、実現可能な最小離間
距離Ｂで互いに相対的に位置付けられ； 前記絶縁層の幅狭領域が少なくとも2A又はＡ＋Ｂのう
ちの大き方の幅を有する； ようにしたことを特徴とする。
ース領域を有しているトランジスタを具え、半導体本体
の表面に絶縁層が設けられ、この絶縁層がエミッタ領域
用の接点窓と、ベース領域用の接点窓との少なくとも２
つの隣接する接点窓を有し、これらの接点窓が前記絶縁
層の幅狭領域によって横方向に離間されている半導体装
置において、 前記接点窓内の半導体本体の表面が半導体本体の材料
と化合する金属層で覆われ； エミッタ電極がエミッタ接点窓を完全に覆い、且つこ
のエミッタ電極がエミッタ接点窓の幅よりも、導電性電
極をそれらの公称位置のいずれの側にも位置付けし得る
公差Ａの２倍、即ち2Aだけ大きい幅を有し； ベース電極がベース接点窓内に配置され； エミッタ電極及びベース電極が、実現可能な最小離間
距離Ｂで互いに相対的に位置付けられ； 前記絶縁層の幅狭領域が少なくとも2A又はＡ＋Ｂのう
ちの大き方の幅を有する； ようにしたことを特徴とする。
上記本発明によれば、ベース抵抗を小さくでき、しか
も導電性電極の接触抵抗を小さくすることができ、従っ
て極めて高い周波数又は低雑音用のトランジスタを具え
る半導体装置が得られる。
も導電性電極の接触抵抗を小さくすることができ、従っ
て極めて高い周波数又は低雑音用のトランジスタを具え
る半導体装置が得られる。
以下図面につき本発明を説明する。
第１図は第１導電形の半導体本体又は基板１に形成し
た従来のトランジスタであり、これは第１導電形とは反
対の第２導電形の拡散又は注入ベース領域２と、このベ
ース領域２の一部に形成した拡散又は注入エミッタ領域
３とを具えており、これらのエミッタ領域及びベース領
域は絶縁層４に形成した接点窓９及び10内にそれぞれ配
置される導電性のエミッタ電極６及びベース電極７を有
しており、接点窓９はエミッタ領域３を形成するのにも
用いられる。導電性電極６及び７は、それらの公称位置
にて絶縁層４上のいずれの側にも量Ａだけ部分８の個所
が横方向にオーバーラップしている。この量Ａは導電性
電極６及び７をそれらの公称位置の両側に位置付ける公
差に少なくとも等しく、これにより接点窓９及び10は導
電性電極６及び７でそれぞれ完全に覆われる。Ｂが２つ
の導電性電極間の最小離間距離を示すものとすれば、接
点窓９と10を分離する絶縁層４の幅狭領域５の幅E0は少
なくともＢ＋2Aに等しい。
た従来のトランジスタであり、これは第１導電形とは反
対の第２導電形の拡散又は注入ベース領域２と、このベ
ース領域２の一部に形成した拡散又は注入エミッタ領域
３とを具えており、これらのエミッタ領域及びベース領
域は絶縁層４に形成した接点窓９及び10内にそれぞれ配
置される導電性のエミッタ電極６及びベース電極７を有
しており、接点窓９はエミッタ領域３を形成するのにも
用いられる。導電性電極６及び７は、それらの公称位置
にて絶縁層４上のいずれの側にも量Ａだけ部分８の個所
が横方向にオーバーラップしている。この量Ａは導電性
電極６及び７をそれらの公称位置の両側に位置付ける公
差に少なくとも等しく、これにより接点窓９及び10は導
電性電極６及び７でそれぞれ完全に覆われる。Ｂが２つ
の導電性電極間の最小離間距離を示すものとすれば、接
点窓９と10を分離する絶縁層４の幅狭領域５の幅E0は少
なくともＢ＋2Aに等しい。
例えば、Ａ＝1.75ミクロン、Ｂ＝2.5ミクロンとすれ
ば、E0≧６ミクロンとなる。
ば、E0≧６ミクロンとなる。
第2a〜2d図は半導体装置の微細化を図るに当り、この
半導体装置を製造する参考例としての順次の工程段を示
したものであり、この場合には幅ＥがＢ＋2A以下の幅狭
領域25によってベース接点窓12から離間させた窓11を経
てエミッタ領域３を形成するための不純物を与える。
半導体装置を製造する参考例としての順次の工程段を示
したものであり、この場合には幅ＥがＢ＋2A以下の幅狭
領域25によってベース接点窓12から離間させた窓11を経
てエミッタ領域３を形成するための不純物を与える。
第2a図は幅狭領域25の幅以外は第１図の場合にも得ら
れるもので、窓11を経てエミッタ領域３を形成した後の
工程段における構成を示す。
れるもので、窓11を経てエミッタ領域３を形成した後の
工程段における構成を示す。
第2b図では、絶縁層４の上及び接点窓11と12の内部に
おける半導体本体の露出面の上にPt又はPt−Niを約500
Åの厚さに設けて、これをエミッタ領域３に対しては部
番21で、ベース領域２に対しては部番22で示すPtのシリ
サイド層を形成するために合金化させるが、絶縁層４は
Pt又はPt−Niの非化合金属層24で覆われるだけである。
このような工程そのものは既知であり、ショットキー接
点を形成するのに通常用いられている。なお、半導体領
域そのものを高度にドープする（例えば、エミッタ領
域）か、又は高度にドープした表面層を形成するかに関
係なく、半導体本体の表面を高度にドープする（例えば
1020/cm2）場合には、既知の如くショットキー効果がな
くなる。
おける半導体本体の露出面の上にPt又はPt−Niを約500
Åの厚さに設けて、これをエミッタ領域３に対しては部
番21で、ベース領域２に対しては部番22で示すPtのシリ
サイド層を形成するために合金化させるが、絶縁層４は
Pt又はPt−Niの非化合金属層24で覆われるだけである。
このような工程そのものは既知であり、ショットキー接
点を形成するのに通常用いられている。なお、半導体領
域そのものを高度にドープする（例えば、エミッタ領
域）か、又は高度にドープした表面層を形成するかに関
係なく、半導体本体の表面を高度にドープする（例えば
1020/cm2）場合には、既知の如くショットキー効果がな
くなる。
第2c図の工程は半導体技術に通常用いられる溶液を用
いて層24を選択的に除去した場合である。
いて層24を選択的に除去した場合である。
第2d図はそれぞれ約１ミクロンの厚さの導電性エミッ
タ電極26及びベース電極27を既知の方法で形成した最終
工程段である。この例では導電性電極26及び27の幅が接
点窓11及び12の幅と同じとなるように選定してあり、こ
れらの電極はそれらの公称位置にて図示のように接点窓
11及び12を完全に満たす。
タ電極26及びベース電極27を既知の方法で形成した最終
工程段である。この例では導電性電極26及び27の幅が接
点窓11及び12の幅と同じとなるように選定してあり、こ
れらの電極はそれらの公称位置にて図示のように接点窓
11及び12を完全に満たす。
第3a及び3b図は導電性電極26及び27の各一部分28又は
29が絶縁層４及び幅狭領域25の一部を距離Ａにわたり覆
うようにこれら導電性電極26及び27を接点窓11及び12に
対して位置付けた極端な場合をそれぞれ示す。幅狭領域
25の幅ＥをＡ以上とするか、又はＡに等しい大きさとす
る場合には、この幅狭領域25が導電性電極26又は27のい
ずれか一方によって橋絡されてもエミッタ領域３とベー
ス領域２との間が短絡されないことは明らかである。
29が絶縁層４及び幅狭領域25の一部を距離Ａにわたり覆
うようにこれら導電性電極26及び27を接点窓11及び12に
対して位置付けた極端な場合をそれぞれ示す。幅狭領域
25の幅ＥをＡ以上とするか、又はＡに等しい大きさとす
る場合には、この幅狭領域25が導電性電極26又は27のい
ずれか一方によって橋絡されてもエミッタ領域３とベー
ス領域２との間が短絡されないことは明らかである。
一方、製造工程にて通常の場合のように、Ｂ＞Ａとす
る場合にはＥ＝Ｂとする。
る場合にはＥ＝Ｂとする。
要するに、２つの隣接する導電性電極が対応する接点
窓を部分的にのみ覆いさえすればよいものとする場合に
は、、Ｅの値を２つの値ＡとＢの内の大きい方の値に少
なくとも等しくなるように選定すればよく、このＥの値
は値Ｃ（Ｃ＝接点窓11及び12を形成するのに用られるホ
トエッチング技法によって決定されるような幅狭領域の
最小幅）よりも一般に大きい。
窓を部分的にのみ覆いさえすればよいものとする場合に
は、、Ｅの値を２つの値ＡとＢの内の大きい方の値に少
なくとも等しくなるように選定すればよく、このＥの値
は値Ｃ（Ｃ＝接点窓11及び12を形成するのに用られるホ
トエッチング技法によって決定されるような幅狭領域の
最小幅）よりも一般に大きい。
例えば、Ａ＝1.75ミクロン、Ｂ＝2.5ミクロン、Ｃ＝
２ミクロンとする場合、ＥはE0＝６ミクロンよりも小さ
く、Ｅ＝2.5ミクロンとなる。
２ミクロンとする場合、ＥはE0＝６ミクロンよりも小さ
く、Ｅ＝2.5ミクロンとなる。
このように、幅狭領域25の幅Ｅを第１図に示した場合
の値E0に較べて小さくすることにより、ベース領域の抵
抗値Rbを低下させることができる。一方、このような利
点が導電性電極26及び27に対しても全面的に保たれるよ
うにする必要がある場合には、ベース及びエミッタ接触
抵抗がRbよりも遥かに低くなるように、これらの導電性
電極26及び27は対応する接点窓11及び12に対してそれぞ
れG1及びG2で示す最小限の被覆距離Ｇを有するべきであ
る。この場合の接点窓11及び12の幅はそれぞれG1＋Ａ及
びG2＋Ａであるが、第１図の例では対応する接点窓を導
電性電極が完全に覆うため、接触抵抗は第３図の場合よ
りも遥かに低くなる。換言するに、ベース抵抗Rbの値を
最適とすることは必ずしもトランジスタの寸法に利点を
もたらすことにはならず、従って上述した２つの利点は
全く併有されない。
の値E0に較べて小さくすることにより、ベース領域の抵
抗値Rbを低下させることができる。一方、このような利
点が導電性電極26及び27に対しても全面的に保たれるよ
うにする必要がある場合には、ベース及びエミッタ接触
抵抗がRbよりも遥かに低くなるように、これらの導電性
電極26及び27は対応する接点窓11及び12に対してそれぞ
れG1及びG2で示す最小限の被覆距離Ｇを有するべきであ
る。この場合の接点窓11及び12の幅はそれぞれG1＋Ａ及
びG2＋Ａであるが、第１図の例では対応する接点窓を導
電性電極が完全に覆うため、接触抵抗は第３図の場合よ
りも遥かに低くなる。換言するに、ベース抵抗Rbの値を
最適とすることは必ずしもトランジスタの寸法に利点を
もたらすことにはならず、従って上述した２つの利点は
全く併有されない。
第4,5a及び5b図は本発明による高周波、特に超高周波
用トランジスタを示し、これらのトランジスタのエミッ
タ接点（化合金属層21と導電性電極46）は高品質のもの
とするが、ベース接点（化合金属層22及び導電性電極4
7）には左程苛酷な要求を課することはない。このこと
はあらゆる状況下において導電性電極46はエミッタ領域
３を形成するための不純物を通過させた接点窓11を完全
に覆うようにすべきであるが、導電性電極47はベース接
点窓を部分的に覆うようにするだけで良いことを意味す
る。
用トランジスタを示し、これらのトランジスタのエミッ
タ接点（化合金属層21と導電性電極46）は高品質のもの
とするが、ベース接点（化合金属層22及び導電性電極4
7）には左程苛酷な要求を課することはない。このこと
はあらゆる状況下において導電性電極46はエミッタ領域
３を形成するための不純物を通過させた接点窓11を完全
に覆うようにすべきであるが、導電性電極47はベース接
点窓を部分的に覆うようにするだけで良いことを意味す
る。
第４図の導電性電極46及び47はそれぞれ公称位置にあ
る。導電性のエミッタ電極46は２つの幅狭領域25のいず
れの側にも量Ａだけ部分48の個所がオーバーラップして
おり、上記２つの幅狭領域25は各々導電性のベース電極
47を有している２つの接点窓12と接点窓11とを分離す
る。これら２つの導電性ベース電極47の片側の縁部49は
幅狭領域25の１つに隣接させる。導電性ベース電極47の
反対側の部分44は絶縁層４の上に延在させる。
る。導電性のエミッタ電極46は２つの幅狭領域25のいず
れの側にも量Ａだけ部分48の個所がオーバーラップして
おり、上記２つの幅狭領域25は各々導電性のベース電極
47を有している２つの接点窓12と接点窓11とを分離す
る。これら２つの導電性ベース電極47の片側の縁部49は
幅狭領域25の１つに隣接させる。導電性ベース電極47の
反対側の部分44は絶縁層４の上に延在させる。
第5a及び5b図は接点窓11及び12に対する導電性電極46
及び47の極端な位置を示したもので、ここに示した一方
又は他方の幅狭領域25上の導電性電極46の最大オーバー
ラップ部分48′は2Aに等しい。導電性電極46及び47は少
なくとも距離Ｂ（第４図参照）だけ相対的に離間させる
と云うことを考慮すれば、この場合における幅狭領域25
の幅Ｅを少なくとも２つの値Ａ＋Ｂと2Aの大きい方の値
に等しくする。従って、通常の場合のようにＢ＞Ａの場
合には、Ｅ＝Ａ＋Ｂとする。
及び47の極端な位置を示したもので、ここに示した一方
又は他方の幅狭領域25上の導電性電極46の最大オーバー
ラップ部分48′は2Aに等しい。導電性電極46及び47は少
なくとも距離Ｂ（第４図参照）だけ相対的に離間させる
と云うことを考慮すれば、この場合における幅狭領域25
の幅Ｅを少なくとも２つの値Ａ＋Ｂと2Aの大きい方の値
に等しくする。従って、通常の場合のようにＢ＞Ａの場
合には、Ｅ＝Ａ＋Ｂとする。
例えば、Ａ＝1.75ミクロンとし、かつＢ＝2.5ミクロ
ンとする場合には、Ｅ＝4.25ミクロンとすることができ
る。
ンとする場合には、Ｅ＝4.25ミクロンとすることができ
る。
第6,7a及び7b図は、Ａ＜Ｂ＜2AとなるようにしたI2L
タイプの論理トランジスタ構造を示す。斯種のトランジ
スタは例えば半導体基板によって形成されるエミッタ領
域61と、不純物をドープして形成したベース領域62及び
コレクタ領域60とを有しており、幅がＷの所定の幅を有
しているコレクタ領域60は絶縁層４の窓63を経て不純物
を拡散又は注入して形成することができる。窓63は絶縁
層４の幅狭領域65によって分離させる。
タイプの論理トランジスタ構造を示す。斯種のトランジ
スタは例えば半導体基板によって形成されるエミッタ領
域61と、不純物をドープして形成したベース領域62及び
コレクタ領域60とを有しており、幅がＷの所定の幅を有
しているコレクタ領域60は絶縁層４の窓63を経て不純物
を拡散又は注入して形成することができる。窓63は絶縁
層４の幅狭領域65によって分離させる。
トランジスタの利得を改善するために、コレクタの幅
と幅狭絶縁領域25の幅との比を大きくすることができ、
コレクタ接触抵抗の値を最適なものとする必要のない場
合には、導電性電極68の幅を窓63の幅以下とし、従って
導電性電極68が窓63を部分的にのみ覆うようにすること
ができる。第7a及び7b図は導電性電極68と窓63の相対的
に極端な位置を示しており、これらの図に示すように、
幅狭領域65に隣接する導電性電極68の縁部68′（第６
図）は、幅狭領域65の反対側の縁部65′（第６図）から
少なくとも距離Ａにわたり離間させることができる。こ
のようにすれば、幅狭領域65における導電性電極68のオ
ーバーラップ部分が前記幅狭領域を橋絡することにより
２つの隣接するコレクタ領域間を短絡することはない。
と幅狭絶縁領域25の幅との比を大きくすることができ、
コレクタ接触抵抗の値を最適なものとする必要のない場
合には、導電性電極68の幅を窓63の幅以下とし、従って
導電性電極68が窓63を部分的にのみ覆うようにすること
ができる。第7a及び7b図は導電性電極68と窓63の相対的
に極端な位置を示しており、これらの図に示すように、
幅狭領域65に隣接する導電性電極68の縁部68′（第６
図）は、幅狭領域65の反対側の縁部65′（第６図）から
少なくとも距離Ａにわたり離間させることができる。こ
のようにすれば、幅狭領域65における導電性電極68のオ
ーバーラップ部分が前記幅狭領域を橋絡することにより
２つの隣接するコレクタ領域間を短絡することはない。
２つの導電性電極68を距離Ｂだけ離間させる場合には
Ｅ≦2A−Ｂ（これはＣよりも短くないこと勿論である）
とする。コレクタ60が所定の幅Ｗを有する場合、トラン
ジスタの寸法が著しく低減され、これによりトランジス
タの利得が特に高くなる。
Ｅ≦2A−Ｂ（これはＣよりも短くないこと勿論である）
とする。コレクタ60が所定の幅Ｗを有する場合、トラン
ジスタの寸法が著しく低減され、これによりトランジス
タの利得が特に高くなる。
例えば、Ａ＝1.75ミクロンとし、かつＢ＝2.5ミクロ
ンとする場合にはＥ≦１ミクロンとなり、これは従来の
E0＝６ミクロンよりも遥かに低い値である。Ｅに対する
最小値は、ホトエッチング法によって決定されるような
値Ｃに等しい値に選定することができ、例えばＥ＝Ｃ＝
２ミクロンとすることができる。
ンとする場合にはＥ≦１ミクロンとなり、これは従来の
E0＝６ミクロンよりも遥かに低い値である。Ｅに対する
最小値は、ホトエッチング法によって決定されるような
値Ｃに等しい値に選定することができ、例えばＥ＝Ｃ＝
２ミクロンとすることができる。
第8,9a及び9b図は第4,5a及び5b図に対応するもので、
導電性電極47を幅狭領域25から離間させる以外は各電極
は公称位置にある。第9a及び9b図は接点窓11及び12に対
する金属の導電性電極46及び47の極端な相対位置を示し
ており、これらの図から明らかなように、Ａ＜Ｂの場合
にはＥの値を少なくとも2Aに等しくすることができる。
導電性電極47を幅狭領域25から離間させる以外は各電極
は公称位置にある。第9a及び9b図は接点窓11及び12に対
する金属の導電性電極46及び47の極端な相対位置を示し
ており、これらの図から明らかなように、Ａ＜Ｂの場合
にはＥの値を少なくとも2Aに等しくすることができる。
例えば、Ａ＝1.75ミクロンとし、Ｂ＝2.5ミクロンと
する場合には、第４図の場合のＡ＋Ｂ＝4.25ミクロン及
び従来のE0＝６ミクロンの代わりにＥ＝3.5ミクロンと
なる。
する場合には、第４図の場合のＡ＋Ｂ＝4.25ミクロン及
び従来のE0＝６ミクロンの代わりにＥ＝3.5ミクロンと
なる。
本発明は上述した例のみに限定されるものでなく、幾
多の変更を加え得ること勿論である。本発明は例えばPN
P形のラテラルートランジスタにも同等に適用すること
ができる。I2Lトランジスタに関する限り、ベース領域
及び注入領域の各導電性電極に適用することができる。
多の変更を加え得ること勿論である。本発明は例えばPN
P形のラテラルートランジスタにも同等に適用すること
ができる。I2Lトランジスタに関する限り、ベース領域
及び注入領域の各導電性電極に適用することができる。
第１図は導電性電極をそれらの公称位置に示してある従
来のトランジスタの一例を示す断面図； 第2a〜2d図は参考例としてのトランジスタの導電性電極
の製造方法の各工程段における断面図； 第3a及び3b図は、第2d図のトランジスタの導電性電極が
公称位置のいずれかの側にて公差限度Ａ内にて占めるこ
とのできる極端な位置における状態を示す断面図； 第4,5a及び5b図は導電性電極がそれぞれ極端に左側及び
極端に右側の公称位置にある本発明による超高周波トラ
ンジスタの例をそれぞれ示す断面図； 第6,7a及び7b図は導電性電極が公称位置にてそれぞれ極
端に左側及び極端に右側にあるマルチコレクタI2Lトラ
ンジスタ構造をそれぞれ示す断面図； 第8,9a及び9b図は導電性電極が公称位置にてそれぞれ極
端に左側及び極端に右側にある超高周波トランジスタを
示す断面図である。 １……基板、２……ベース領域 ３……エミッタ領域、４……絶縁層 ５……幅狭絶縁層、６……エミッタ電極 ７……ベース電極、9,10,11,12……接点窓 21,22……結合金属層、24……非結合金属層 25……幅狭絶縁層、26……エミッタ電極 27……ベース電極、46,47……導電性電極 48……電極のオーバーラップ部分、60……コレクタ領域 61……エミッタ領域、62……ベース領域 63……接点窓、65……幅狭絶縁層 68……導電性電極
来のトランジスタの一例を示す断面図； 第2a〜2d図は参考例としてのトランジスタの導電性電極
の製造方法の各工程段における断面図； 第3a及び3b図は、第2d図のトランジスタの導電性電極が
公称位置のいずれかの側にて公差限度Ａ内にて占めるこ
とのできる極端な位置における状態を示す断面図； 第4,5a及び5b図は導電性電極がそれぞれ極端に左側及び
極端に右側の公称位置にある本発明による超高周波トラ
ンジスタの例をそれぞれ示す断面図； 第6,7a及び7b図は導電性電極が公称位置にてそれぞれ極
端に左側及び極端に右側にあるマルチコレクタI2Lトラ
ンジスタ構造をそれぞれ示す断面図； 第8,9a及び9b図は導電性電極が公称位置にてそれぞれ極
端に左側及び極端に右側にある超高周波トランジスタを
示す断面図である。 １……基板、２……ベース領域 ３……エミッタ領域、４……絶縁層 ５……幅狭絶縁層、６……エミッタ電極 ７……ベース電極、9,10,11,12……接点窓 21,22……結合金属層、24……非結合金属層 25……幅狭絶縁層、26……エミッタ電極 27……ベース電極、46,47……導電性電極 48……電極のオーバーラップ部分、60……コレクタ領域 61……エミッタ領域、62……ベース領域 63……接点窓、65……幅狭絶縁層 68……導電性電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クロード・エドユアール・ピエール・シ ヤプロン フランス国14000 カン リユ ド レ トリエ 19 (56)参考文献 特開 昭60−16464（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体本体に形成したエミッタ領域及びベ
ース領域を有しているトランジスタを具え、半導体本体
の表面に絶縁層が設けられ、この絶縁層がエミッタ領域
用の接点窓と、ベース領域用の接点窓との少なくとも２
つの隣接する接点窓を有し、これらの接点窓が前記絶縁
層の幅狭領域によって横方向に離間されている半導体装
置において、 前記接点窓（11,12）内の半導体本体の表面が半導体本
体の材料と化合する金属層（21,22）で覆われ； エミッタ電極（46）がエミッタ接点窓（11）を完全に覆
い、且つこのエミッタ電極がエミッタ接点窓（11）の幅
よりも、導電性電極をそれらの公称位置のいずれの側に
も位置付けし得る公差Ａの２倍、即ち2Aだけ大きい幅を
有し； ベース電極（47）がベース接点窓（12）内に配置され； エミッタ電極（46）及びベース電極（47）が、実現可能
な最小離間距離Ｂで互いに相対的に位置付けられ； 前記絶縁層の幅狭領域が少なくとも2A又はＡ＋Ｂのうち
の大きい方の幅を有する； ようにしたことを特徴とする半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8504472 | 1985-03-26 | ||
| FR8504472A FR2579826B1 (fr) | 1985-03-26 | 1985-03-26 | Procede de realisation de contacts metalliques d'un transistor, et transistor ainsi obtenu |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61224317A JPS61224317A (ja) | 1986-10-06 |
| JP2648590B2 true JP2648590B2 (ja) | 1997-09-03 |
Family
ID=9317581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61065568A Expired - Lifetime JP2648590B2 (ja) | 1985-03-26 | 1986-03-24 | 半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US4749442A (ja) |
| EP (1) | EP0199386B1 (ja) |
| JP (1) | JP2648590B2 (ja) |
| KR (1) | KR930011894B1 (ja) |
| DE (1) | DE3672659D1 (ja) |
| FR (1) | FR2579826B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3631120B2 (ja) * | 2000-09-28 | 2005-03-23 | 沖電気工業株式会社 | 半導体装置 |
| KR100384834B1 (ko) | 2001-03-30 | 2003-05-23 | 주식회사 하이닉스반도체 | 다중 기판 상에 형성되는 반도체 장치 및 그 제조 방법 |
| DE102008043929A1 (de) * | 2008-11-20 | 2010-05-27 | Robert Bosch Gmbh | Elektronisches Bauelement |
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| FR2372511A1 (fr) * | 1976-11-25 | 1978-06-23 | Comp Generale Electricite | Procede de realisation d'emetteurs et de contacts de base sur un semiconducteur planaire |
| US4164461A (en) * | 1977-01-03 | 1979-08-14 | Raytheon Company | Semiconductor integrated circuit structures and manufacturing methods |
| US4214256A (en) * | 1978-09-08 | 1980-07-22 | International Business Machines Corporation | Tantalum semiconductor contacts and method for fabricating same |
| JPS56124232A (en) * | 1980-03-05 | 1981-09-29 | Nec Corp | Manufacture of semiconductor device |
| US4381215A (en) * | 1980-05-27 | 1983-04-26 | Burroughs Corporation | Method of fabricating a misaligned, composite electrical contact on a semiconductor substrate |
| US4322883A (en) * | 1980-07-08 | 1982-04-06 | International Business Machines Corporation | Self-aligned metal process for integrated injection logic integrated circuits |
| US4400865A (en) * | 1980-07-08 | 1983-08-30 | International Business Machines Corporation | Self-aligned metal process for integrated circuit metallization |
| US4436582A (en) * | 1980-10-28 | 1984-03-13 | Saxena Arjun N | Multilevel metallization process for integrated circuits |
| EP0085777A3 (en) * | 1982-02-01 | 1985-01-23 | Texas Instruments Incorporated | Fabrication of devices including selective formation of titanium disilicide by direct reaction |
| JPS6016464A (ja) * | 1983-07-08 | 1985-01-28 | Nec Corp | 半導体装置の製造方法 |
-
1985
- 1985-03-26 FR FR8504472A patent/FR2579826B1/fr not_active Expired
-
1986
- 1986-03-18 US US06/841,128 patent/US4749442A/en not_active Expired - Lifetime
- 1986-03-20 DE DE8686200451T patent/DE3672659D1/de not_active Expired - Lifetime
- 1986-03-20 EP EP86200451A patent/EP0199386B1/fr not_active Expired - Lifetime
- 1986-03-22 KR KR1019860002138A patent/KR930011894B1/ko not_active IP Right Cessation
- 1986-03-24 JP JP61065568A patent/JP2648590B2/ja not_active Expired - Lifetime
-
1987
- 1987-11-12 US US07/119,609 patent/US4903115A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR930011894B1 (ko) | 1993-12-22 |
| FR2579826B1 (fr) | 1988-04-29 |
| EP0199386A1 (fr) | 1986-10-29 |
| JPS61224317A (ja) | 1986-10-06 |
| KR860007737A (ko) | 1986-10-17 |
| US4903115A (en) | 1990-02-20 |
| FR2579826A1 (fr) | 1986-10-03 |
| EP0199386B1 (fr) | 1990-07-18 |
| DE3672659D1 (de) | 1990-08-23 |
| US4749442A (en) | 1988-06-07 |
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