JP2637324B2 - 自動演奏装置におけるソレノイド駆動装置 - Google Patents
自動演奏装置におけるソレノイド駆動装置Info
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- G10—MUSICAL INSTRUMENTS; ACOUSTICS
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Description
【0001】
【産業上の利用分野】本発明は、音楽演奏の進行に従っ
て打鍵強度に対応した電圧波形データを鍵番号に対応し
て記憶領域に記憶し、これを繰り返し読み出して各鍵番
号別に設けられたソレノイドを駆動して音楽を演奏する
自動演奏装置におけるソレノイド駆動装置に関する。
て打鍵強度に対応した電圧波形データを鍵番号に対応し
て記憶領域に記憶し、これを繰り返し読み出して各鍵番
号別に設けられたソレノイドを駆動して音楽を演奏する
自動演奏装置におけるソレノイド駆動装置に関する。
【0002】
【従来の技術】自動演奏ピアノ等の自動演奏装置に用い
られているソレノイドの駆動電力を制御する技術とし
て、従来より、種々の方式が提案されている。このう
ち、矩形波のオンオフ時間を変化させるいわゆるデュー
ティ比制御は、スイッチ素子として用いられているトラ
ンジスタの電力損失を小さくできることから最も好まし
い。
られているソレノイドの駆動電力を制御する技術とし
て、従来より、種々の方式が提案されている。このう
ち、矩形波のオンオフ時間を変化させるいわゆるデュー
ティ比制御は、スイッチ素子として用いられているトラ
ンジスタの電力損失を小さくできることから最も好まし
い。
【0003】このようなデューティ比制御を行うものと
して、米国特許番号4,132,141には、一定幅の
パルスを発生させ、このパルス幅を打鍵強度情報によっ
て変調して、所望のパルス幅を得るいわゆるパルス幅変
調を行なう装置が示されている。
して、米国特許番号4,132,141には、一定幅の
パルスを発生させ、このパルス幅を打鍵強度情報によっ
て変調して、所望のパルス幅を得るいわゆるパルス幅変
調を行なう装置が示されている。
【0004】
【発明が解決しようとする課題】しかしながら、上記パ
ルス幅変調装置では、同時に多数の鍵を個別に駆動しよ
うとすると、多数のD/A変換器や変調回路を必要と
し、回路が複雑になるという問題があった。
ルス幅変調装置では、同時に多数の鍵を個別に駆動しよ
うとすると、多数のD/A変換器や変調回路を必要と
し、回路が複雑になるという問題があった。
【0005】また、D/A変換器や変調回路を用いてい
るので、精度の高い制御が困難であり、精度を高めるた
めに複雑な調整を必要とするという問題があった。更
に、変調回路に含まれる電圧比較器が経時変化を起こし
易いという問題があった。
るので、精度の高い制御が困難であり、精度を高めるた
めに複雑な調整を必要とするという問題があった。更
に、変調回路に含まれる電圧比較器が経時変化を起こし
易いという問題があった。
【0006】本発明は、上述のような問題点を解消する
ためになされたものであり、多数のソレノイドを同時
に、個別にかつ高い精度で駆動することができ、調整が
不要で、経時変化を起こさない自動演奏装置におけるソ
レノイド駆動装置を提供することを目的とする。
ためになされたものであり、多数のソレノイドを同時
に、個別にかつ高い精度で駆動することができ、調整が
不要で、経時変化を起こさない自動演奏装置におけるソ
レノイド駆動装置を提供することを目的とする。
【0007】
【課題を解決するための手段】上記目的を達成するた
め、請求項1記載の発明は、図1に例示するように、打
鍵強度と、鍵番号とを含む演奏情報によって、打鍵強度
に応じた強さでソレノイドを駆動し、打鍵動作を行わせ
て音楽を演奏するようにした自動演奏装置において、前
記ソレノイドに供給すべき駆動電圧パルスの1周期の電
圧波形におけるデューティ比を表すデータを、該1周期
の電圧波形を所定時間間隔で時分割した各区分ごとに、
波高レベルを2値化した情報として、鍵番号別に記憶可
能な記憶手段と、再生時に打鍵すべきタイミングになっ
たとき、打鍵すべき鍵毎に、打鍵強度に基づいて電圧波
形を導出し、打鍵すべき鍵の番号に対応する前記記憶手
段の記憶領域に、該電圧波形に対応する2値化された各
区分ごとの波高レベルデータを書き込む書き込み手段
と、前記書き込み手段により書き込まれた前記記憶手段
の各鍵に対応する記憶領域から並列的に前記波高レベル
データを読み出す読出し手段と、前記読出し手段の読み
出したデータを、鍵番号別に一時的に保持する保持手段
と、前記保持手段の保持データに基づいて、鍵番号に対
応した前記ソレノイドに保持データに対応するデューテ
ィ比を有する電圧波形の電圧パルスを供給する通電制御
手段と、を備えたことを特徴とする自動演奏装置におけ
るソレノイド駆動装置を要旨とする。
め、請求項1記載の発明は、図1に例示するように、打
鍵強度と、鍵番号とを含む演奏情報によって、打鍵強度
に応じた強さでソレノイドを駆動し、打鍵動作を行わせ
て音楽を演奏するようにした自動演奏装置において、前
記ソレノイドに供給すべき駆動電圧パルスの1周期の電
圧波形におけるデューティ比を表すデータを、該1周期
の電圧波形を所定時間間隔で時分割した各区分ごとに、
波高レベルを2値化した情報として、鍵番号別に記憶可
能な記憶手段と、再生時に打鍵すべきタイミングになっ
たとき、打鍵すべき鍵毎に、打鍵強度に基づいて電圧波
形を導出し、打鍵すべき鍵の番号に対応する前記記憶手
段の記憶領域に、該電圧波形に対応する2値化された各
区分ごとの波高レベルデータを書き込む書き込み手段
と、前記書き込み手段により書き込まれた前記記憶手段
の各鍵に対応する記憶領域から並列的に前記波高レベル
データを読み出す読出し手段と、前記読出し手段の読み
出したデータを、鍵番号別に一時的に保持する保持手段
と、前記保持手段の保持データに基づいて、鍵番号に対
応した前記ソレノイドに保持データに対応するデューテ
ィ比を有する電圧波形の電圧パルスを供給する通電制御
手段と、を備えたことを特徴とする自動演奏装置におけ
るソレノイド駆動装置を要旨とする。
【0008】請求項2記載の発明は、請求項1記載の自
動演奏装置におけるソレノイド駆動装置において、前記
波高レベルデータが、前記記憶手段の連続した領域に書
き込まれていて、前記読出し手段は、前記記憶手段の離
散した領域から読み出すことを特徴とする。請求項3記
載の発明は、請求項1記載の自動演奏装置におけるソレ
ノイド駆動装置において、前記波高レベルデータが、前
記記憶手段の離散した領域に書き込まれていて、前記読
出し手段は、前記記憶手段の連続した領域から読み出す
ことを特徴とする。
動演奏装置におけるソレノイド駆動装置において、前記
波高レベルデータが、前記記憶手段の連続した領域に書
き込まれていて、前記読出し手段は、前記記憶手段の離
散した領域から読み出すことを特徴とする。請求項3記
載の発明は、請求項1記載の自動演奏装置におけるソレ
ノイド駆動装置において、前記波高レベルデータが、前
記記憶手段の離散した領域に書き込まれていて、前記読
出し手段は、前記記憶手段の連続した領域から読み出す
ことを特徴とする。
【0009】請求項4記載の発明は、請求項1ないし3
のいずれかに記載の自動演奏装置におけるソレノイド駆
動装置において、前記記憶手段の記憶領域が、所定数毎
にグループ分けされた複数の鍵番号グループに対応した
領域であり、該領域が前記鍵番号グループ内の各鍵番号
に対応したビット記憶領域からなることを特徴とする。
のいずれかに記載の自動演奏装置におけるソレノイド駆
動装置において、前記記憶手段の記憶領域が、所定数毎
にグループ分けされた複数の鍵番号グループに対応した
領域であり、該領域が前記鍵番号グループ内の各鍵番号
に対応したビット記憶領域からなることを特徴とする。
【0010】請求項5記載の発明は、請求項1ないし4
のいずれかに記載の自動演奏装置におけるソレノイド駆
動装置において、前記書き込み手段が前記記憶手段への
書き込みを行っている間は、前記保持手段の出力を禁止
する制御手段を更に備えたことを特徴とする。
のいずれかに記載の自動演奏装置におけるソレノイド駆
動装置において、前記書き込み手段が前記記憶手段への
書き込みを行っている間は、前記保持手段の出力を禁止
する制御手段を更に備えたことを特徴とする。
【0011】
【作用及び発明の効果】本発明では、ソレノイドの駆動
に際し、書き込み手段が、打鍵すべき鍵毎に、打鍵強度
に基づいて、ソレノイドに供給すべき駆動電圧パルスの
電圧波形を導出し、駆動電圧パルスの1周期の電圧波形
におけるデューティ比を表すデータを、該1周期の電圧
波形を所定時間間隔で時分割した各区分ごとに波高レベ
ルを2値化した情報として、打鍵すべき鍵の番号に対応
する記憶手段の記憶領域に書き込み、読出し手段が、記
憶手段の各鍵に対応する領域から並列的に上記データを
読み出し、読み出したデータを鍵番号に対応した保持手
段が一時保持し、該保持データに基づいて、鍵番号に対
応したソレノイドに保持データに対応するデューティ比
を有する電圧波形の電圧パルスを通電制御手段が供給す
る。
に際し、書き込み手段が、打鍵すべき鍵毎に、打鍵強度
に基づいて、ソレノイドに供給すべき駆動電圧パルスの
電圧波形を導出し、駆動電圧パルスの1周期の電圧波形
におけるデューティ比を表すデータを、該1周期の電圧
波形を所定時間間隔で時分割した各区分ごとに波高レベ
ルを2値化した情報として、打鍵すべき鍵の番号に対応
する記憶手段の記憶領域に書き込み、読出し手段が、記
憶手段の各鍵に対応する領域から並列的に上記データを
読み出し、読み出したデータを鍵番号に対応した保持手
段が一時保持し、該保持データに基づいて、鍵番号に対
応したソレノイドに保持データに対応するデューティ比
を有する電圧波形の電圧パルスを通電制御手段が供給す
る。
【0012】従って、本発明によれば、全てのソレノイ
ドをそれぞれ別個の所望の強さで、駆動することがで
き、音楽の再現性が著しく向上する。また、変調回路等
の調整を要する回路がないので、製造作業が容易にな
り、経時変化のある回路をなくしたことにより、その後
の調整作業が不要となる。
ドをそれぞれ別個の所望の強さで、駆動することがで
き、音楽の再現性が著しく向上する。また、変調回路等
の調整を要する回路がないので、製造作業が容易にな
り、経時変化のある回路をなくしたことにより、その後
の調整作業が不要となる。
【0013】更に、パルス幅変調方式、パルス数変調方
式に比べ安価である等多くの効果を有する。
式に比べ安価である等多くの効果を有する。
【0014】
【実施例】以下、本発明の一実施例として自動演奏ピア
ノについて説明するが、本発明は、自動演奏ピアノだけ
に適用されるものではなく、鍵番号とソレノイドとが1
対1に対応した柱時計のリン棒、カリヨン、シロフォン
等にも適用することができることを予め指摘しておく。
ノについて説明するが、本発明は、自動演奏ピアノだけ
に適用されるものではなく、鍵番号とソレノイドとが1
対1に対応した柱時計のリン棒、カリヨン、シロフォン
等にも適用することができることを予め指摘しておく。
【0015】図2に示すように自動演奏ピアノ1では、
鍵2の下面に取り付けられた段付きシャッタ3により、
発光素子と受光素子とを有する2つの通過検出センサ
4,5の光路が遮断される時間の時間差から打鍵強度が
検出され、その鍵番号および打鍵強度を含む演奏情報が
フロッピディスク等の演奏情報メモリに記憶される。演
奏情報の記録は、打鍵あるいは離鍵等の変化があったと
きだけ、打鍵あるいは離鍵された鍵の鍵番号と、打鍵強
度(離鍵の場合は0)と、打鍵あるいは離鍵が行われた
時間とを記録するイベント方式により行われる。打鍵時
をオンイベント、離鍵時をオフイベントと称する。
鍵2の下面に取り付けられた段付きシャッタ3により、
発光素子と受光素子とを有する2つの通過検出センサ
4,5の光路が遮断される時間の時間差から打鍵強度が
検出され、その鍵番号および打鍵強度を含む演奏情報が
フロッピディスク等の演奏情報メモリに記憶される。演
奏情報の記録は、打鍵あるいは離鍵等の変化があったと
きだけ、打鍵あるいは離鍵された鍵の鍵番号と、打鍵強
度(離鍵の場合は0)と、打鍵あるいは離鍵が行われた
時間とを記録するイベント方式により行われる。打鍵時
をオンイベント、離鍵時をオフイベントと称する。
【0016】再生時は、コントロール部10により該演
奏情報メモリに記憶された演奏情報が1イベントづつ読
出され、時間情報と内部時計の値とが一致したとき当該
イベントが実行される。イベントの実行に当たって、演
奏情報メモリから読み出された打鍵強度をもとに、ソレ
ノイドを駆動するために用いられる電圧波形のデータが
作成され、後述のRAM等のメモリに記憶される。そし
て、該メモリに記憶されたデータに基づいて、ソレノイ
ド6の通電および非通電を制御するための後述の制御信
号が作成される。
奏情報メモリに記憶された演奏情報が1イベントづつ読
出され、時間情報と内部時計の値とが一致したとき当該
イベントが実行される。イベントの実行に当たって、演
奏情報メモリから読み出された打鍵強度をもとに、ソレ
ノイドを駆動するために用いられる電圧波形のデータが
作成され、後述のRAM等のメモリに記憶される。そし
て、該メモリに記憶されたデータに基づいて、ソレノイ
ド6の通電および非通電を制御するための後述の制御信
号が作成される。
【0017】コントロール部10は、図3に示すよう
に、CPU11,ROM12,RAM13,クロック1
4およびソレノイド駆動信号発生回路15を含む論理演
算回路であり、通過検出センサ4,5とは、入出力イン
ターフェイス16を介して接続される。上記ソレノイド
駆動信号発生回路15はソレノイド駆動回路7を介して
ソレノイド6に接続される。尚、ソレノイド駆動回路7
は、例えばトランジスタから構成され、この場合には、
上述の制御信号は該トランジスタのベースに供給され、
電源−コレクタ間電圧が上記ソレノイド6に供給され
る。
に、CPU11,ROM12,RAM13,クロック1
4およびソレノイド駆動信号発生回路15を含む論理演
算回路であり、通過検出センサ4,5とは、入出力イン
ターフェイス16を介して接続される。上記ソレノイド
駆動信号発生回路15はソレノイド駆動回路7を介して
ソレノイド6に接続される。尚、ソレノイド駆動回路7
は、例えばトランジスタから構成され、この場合には、
上述の制御信号は該トランジスタのベースに供給され、
電源−コレクタ間電圧が上記ソレノイド6に供給され
る。
【0018】また、コントロール部10は、演奏情報が
記憶されるフロッピディスク21を駆動するフロッピデ
ィスクドライバ22や、各種動作の指示のための操作パ
ネル23や、表示用のディスプレイ24等とも入出力イ
ンタフェース16を介して接続される。
記憶されるフロッピディスク21を駆動するフロッピデ
ィスクドライバ22や、各種動作の指示のための操作パ
ネル23や、表示用のディスプレイ24等とも入出力イ
ンタフェース16を介して接続される。
【0019】本実施例において、ソレノイド6を駆動す
る平均電力波形は、図4に示すように、打鍵強度に対応
した電圧レベルL1が時間T1継続する部分と、ソレノ
イドを打鍵状態に保持しておくのに必要な電圧レベルL
2が時間T2継続する部分とからなる。
る平均電力波形は、図4に示すように、打鍵強度に対応
した電圧レベルL1が時間T1継続する部分と、ソレノ
イドを打鍵状態に保持しておくのに必要な電圧レベルL
2が時間T2継続する部分とからなる。
【0020】打鍵強度に対応したレベルL1に制御する
制御信号は、打鍵強度が強い場合には、図5(a)に示
すように、デューティ比の大きい矩形波となっており、
打鍵強度が小さい場合には、図5(b)に示すように、
デューティ比の小さい矩形波となっている。また、上記
ソレノイド保持のためのレベルL2に制御する制御信号
は、図5(c)に示すように、更にデューティ比の小さ
い矩形波となっている。
制御信号は、打鍵強度が強い場合には、図5(a)に示
すように、デューティ比の大きい矩形波となっており、
打鍵強度が小さい場合には、図5(b)に示すように、
デューティ比の小さい矩形波となっている。また、上記
ソレノイド保持のためのレベルL2に制御する制御信号
は、図5(c)に示すように、更にデューティ比の小さ
い矩形波となっている。
【0021】本実施例では、図5(a)(b)に示す打
鍵強度に対応する制御信号のデューティ比が所望の値に
なるように制御することにより、ソレノイドを所望の強
度で駆動する。そのために、図6に示すように、信号の
一周期を128個に時分割して、各時間間隔における波
高値を”1”または”0”のPCM2値ビットで表した
電圧波形データを用いるのである。
鍵強度に対応する制御信号のデューティ比が所望の値に
なるように制御することにより、ソレノイドを所望の強
度で駆動する。そのために、図6に示すように、信号の
一周期を128個に時分割して、各時間間隔における波
高値を”1”または”0”のPCM2値ビットで表した
電圧波形データを用いるのである。
【0022】尚、ソレノイド6の駆動周期は、ソレノイ
ド6のうなりを防ぐためには、なるべく高い周波数が良
く、ソレノイド駆動回路7のトランジスタのスイッチン
グ回数からは、なるべく低い周波数が良い。これら二つ
の条件から15kHz近辺が選択される。
ド6のうなりを防ぐためには、なるべく高い周波数が良
く、ソレノイド駆動回路7のトランジスタのスイッチン
グ回数からは、なるべく低い周波数が良い。これら二つ
の条件から15kHz近辺が選択される。
【0023】上記電圧波形データを発生させるソレノイ
ド駆動信号発生回路15の構成を図7に示す。図7にお
いて、第1の鍵から第8の鍵までの8個のソレノイドS
1 〜S8 はソレノイド駆動回路7を介してラッチLa1
に接続され、第9の鍵から第16の鍵までの8個のソレ
ノイドS9 〜S16はソレノイド駆動回路7を介してラッ
チLa2に接続される。このようにして、8個のソレノ
イドを1組として、各組がソレノイド駆動回路7を介し
て各ラッチに接続され、最後の組の第81の鍵から第8
8の鍵のソレノイドS81〜S88がソレノイド駆動回路7
を介してラッチLa11に接続される。また、ラウドペ
ダルおよびソフトペダルに対応する各ソレノイドSL 〜
SSは、ソレノイド駆動回路7を介してラッチLa12
に接続される。ここで、ラッチLa1〜La12は、保
持手段に相当し、ソレノイド駆動回路7は、通電制御手
段に相当する。
ド駆動信号発生回路15の構成を図7に示す。図7にお
いて、第1の鍵から第8の鍵までの8個のソレノイドS
1 〜S8 はソレノイド駆動回路7を介してラッチLa1
に接続され、第9の鍵から第16の鍵までの8個のソレ
ノイドS9 〜S16はソレノイド駆動回路7を介してラッ
チLa2に接続される。このようにして、8個のソレノ
イドを1組として、各組がソレノイド駆動回路7を介し
て各ラッチに接続され、最後の組の第81の鍵から第8
8の鍵のソレノイドS81〜S88がソレノイド駆動回路7
を介してラッチLa11に接続される。また、ラウドペ
ダルおよびソフトペダルに対応する各ソレノイドSL 〜
SSは、ソレノイド駆動回路7を介してラッチLa12
に接続される。ここで、ラッチLa1〜La12は、保
持手段に相当し、ソレノイド駆動回路7は、通電制御手
段に相当する。
【0024】図7に示すように、記憶手段としてのメモ
リ131のデータ端子はマルチプレクサ151の端子b
1に接続される。マルチプレクサ151の端子a1はラ
ッチLa1〜La12のデータ端子に接続され、マルチ
プレクサ151の端子c1はCPU11のデータバスに
接続される。
リ131のデータ端子はマルチプレクサ151の端子b
1に接続される。マルチプレクサ151の端子a1はラ
ッチLa1〜La12のデータ端子に接続され、マルチ
プレクサ151の端子c1はCPU11のデータバスに
接続される。
【0025】また、メモリ131のアドレス端子はマル
チプレクサ152の端子b2に接続される。マルチプレ
クサ152の端子a2は、発振器153からクロック信
号が入力されるアドレスジェネレータ154に接続され
る。マルチプレクサ152の端子c2はCPU11のア
ドレスバスに接続される。
チプレクサ152の端子b2に接続される。マルチプレ
クサ152の端子a2は、発振器153からクロック信
号が入力されるアドレスジェネレータ154に接続され
る。マルチプレクサ152の端子c2はCPU11のア
ドレスバスに接続される。
【0026】アドレスジェネレータ154は、更に、デ
コーダ155に接続され、デコーダ155は、各ラッチ
La1〜La12のクロック端子に接続される。更に、
メモリ131の読み書き切替端子は、CPU11のコン
トロールバスおよびアドレスバスに接続されたアドレス
デコーダ156に接続される。アドレスデコーダ156
は、更に、上記マルチプレクサ151,152および各
ラッチLa1〜La12のOE端子に接続される。
コーダ155に接続され、デコーダ155は、各ラッチ
La1〜La12のクロック端子に接続される。更に、
メモリ131の読み書き切替端子は、CPU11のコン
トロールバスおよびアドレスバスに接続されたアドレス
デコーダ156に接続される。アドレスデコーダ156
は、更に、上記マルチプレクサ151,152および各
ラッチLa1〜La12のOE端子に接続される。
【0027】尚、本実施例では、後で詳細に説明する
が、CPU11のアドレスバスとメモリ131のアドレ
ス端子とは、メモリの連続したアドレスに書き込みを行
うために、端子の順番にしたがってそれぞれ対応する番
号同士が接続されているが、アドレスジェネレータ15
4の出力端子とメモリ131のアドレス端子とは、メモ
リ131を跳び跳びに読み出すために、異なる順番で対
応している。
が、CPU11のアドレスバスとメモリ131のアドレ
ス端子とは、メモリの連続したアドレスに書き込みを行
うために、端子の順番にしたがってそれぞれ対応する番
号同士が接続されているが、アドレスジェネレータ15
4の出力端子とメモリ131のアドレス端子とは、メモ
リ131を跳び跳びに読み出すために、異なる順番で対
応している。
【0028】図7に示すメモリ131への電圧波形デー
タの書き込みは、CPU11により行なわれ、メモリ1
31からの電圧波形データの読出しは、アドレスジェネ
レータ154により行われる。尚、メモリ131へのア
クセスは、CPU11による書き込みが優先しておこな
われ、書き込みが行われていないとき、アドレスジェネ
レータ154による読出しが行われる。
タの書き込みは、CPU11により行なわれ、メモリ1
31からの電圧波形データの読出しは、アドレスジェネ
レータ154により行われる。尚、メモリ131へのア
クセスは、CPU11による書き込みが優先しておこな
われ、書き込みが行われていないとき、アドレスジェネ
レータ154による読出しが行われる。
【0029】図8は、再生時にCPU11により行われ
る電圧波形データの書き込み動作を示すフローチャート
である。ステップS1は、演奏情報の読出し、表示、時
間計測、移調・音量・早送り等の各種制御を行う再生動
作のメインルーチンである。ステップS2では、ステッ
プS1で読み出された演奏情報が実行されるべき時間に
なったか否かが判別される。この判別は、演奏情報に含
まれる時間情報とクロック14の値とを比較することに
より行なわれ、それらが一致したとき演奏情報実行時間
になったことが判別される。一致しない場合、つまり処
理すべきイベントがない場合には、ステップS1の再生
動作メインルーチンに戻る。
る電圧波形データの書き込み動作を示すフローチャート
である。ステップS1は、演奏情報の読出し、表示、時
間計測、移調・音量・早送り等の各種制御を行う再生動
作のメインルーチンである。ステップS2では、ステッ
プS1で読み出された演奏情報が実行されるべき時間に
なったか否かが判別される。この判別は、演奏情報に含
まれる時間情報とクロック14の値とを比較することに
より行なわれ、それらが一致したとき演奏情報実行時間
になったことが判別される。一致しない場合、つまり処
理すべきイベントがない場合には、ステップS1の再生
動作メインルーチンに戻る。
【0030】演奏情報実行時間になった場合には、CP
U11はコントロールバスを介してアドレスデコーダ1
56に書き込み信号を出力する。そして、アドレスデコ
ーダ156の出力によって、メモリ131は書き込み状
態に、マルチプレクサ151では端子b1と端子c1と
が接続され、マルチプレクサ152では端子b2と端子
c2とが接続され、ラッチLa1〜La12はOE端子
に入力されたハイレベル信号により出力が禁止された状
態にされる。
U11はコントロールバスを介してアドレスデコーダ1
56に書き込み信号を出力する。そして、アドレスデコ
ーダ156の出力によって、メモリ131は書き込み状
態に、マルチプレクサ151では端子b1と端子c1と
が接続され、マルチプレクサ152では端子b2と端子
c2とが接続され、ラッチLa1〜La12はOE端子
に入力されたハイレベル信号により出力が禁止された状
態にされる。
【0031】CPU11は演奏情報を受け取ると、打鍵
強度に対応した強さでソレノイドを駆動するために、ス
テップS3において、打鍵強度(速度)に基づいてソレ
ノイドの駆動平均電力値(制御信号の電圧波形データ)
を算出し、更に鍵番号に基づいてメモリ131の番地と
ビット位置とを算出する。この電圧波形データは、制御
信号を所定時間間隔で時分割したときの各時間間隔毎の
波高レベルを表す”1”あるいは”0”からなるビット
列データである。ここで、”1”は電圧が高い状態”
0”は電圧ゼロの状態を示す。
強度に対応した強さでソレノイドを駆動するために、ス
テップS3において、打鍵強度(速度)に基づいてソレ
ノイドの駆動平均電力値(制御信号の電圧波形データ)
を算出し、更に鍵番号に基づいてメモリ131の番地と
ビット位置とを算出する。この電圧波形データは、制御
信号を所定時間間隔で時分割したときの各時間間隔毎の
波高レベルを表す”1”あるいは”0”からなるビット
列データである。ここで、”1”は電圧が高い状態”
0”は電圧ゼロの状態を示す。
【0032】次に、ステップS4において、算出した制
御信号の電圧波形データをメモリ131の算出した番
地,ビット位置に書き込む。ここで、演奏情報がオンイ
ベントであっても、オフイベントであっても、上記ステ
ップS1〜S4の動作が行われるが、オフイベントの場
合には、上記ステップS4において書き込まれる電圧波
形データはすべて”0”からなるビット列データである
ことは勿論である。
御信号の電圧波形データをメモリ131の算出した番
地,ビット位置に書き込む。ここで、演奏情報がオンイ
ベントであっても、オフイベントであっても、上記ステ
ップS1〜S4の動作が行われるが、オフイベントの場
合には、上記ステップS4において書き込まれる電圧波
形データはすべて”0”からなるビット列データである
ことは勿論である。
【0033】尚、上記再生動作前は、メモリ131はイ
ニシャライズされ、”0”が記憶されている。次に、メ
モリ131へのデータの書き込み状況を図9を用いて説
明する。ここでは、再生すべき演奏情報として、第1の
鍵がデューティ比50%の制御信号に対応した強さで打
鍵されたことを示す情報が記憶されている場合を例にと
って説明する。
ニシャライズされ、”0”が記憶されている。次に、メ
モリ131へのデータの書き込み状況を図9を用いて説
明する。ここでは、再生すべき演奏情報として、第1の
鍵がデューティ比50%の制御信号に対応した強さで打
鍵されたことを示す情報が記憶されている場合を例にと
って説明する。
【0034】図9に示すように、第1の鍵のソレノイド
S1 に対応する記憶領域のアドレスおよびビット位置は
メモリ131の0000H番地から007FH番地まで
の各番地の最後尾のビット位置(D1)であり、全ビッ
ト数128の50%は64(0040H)であるので、
メモリ131の0000H番地から003FH番地まで
の各番地の最後尾のビット位置(D1)に”1”を書き
込み、0040H番地から007FH番地までの各番地
の最後尾のビット位置(D1)に”0”を書き込む。こ
のとき、”1”のビット数と”0”のビット数はどちら
も64になり、それにより、図9に示すように、デュー
ティ比50%の信号波形に対応した電圧波形データDが
メモリ131に記憶されたことになる。
S1 に対応する記憶領域のアドレスおよびビット位置は
メモリ131の0000H番地から007FH番地まで
の各番地の最後尾のビット位置(D1)であり、全ビッ
ト数128の50%は64(0040H)であるので、
メモリ131の0000H番地から003FH番地まで
の各番地の最後尾のビット位置(D1)に”1”を書き
込み、0040H番地から007FH番地までの各番地
の最後尾のビット位置(D1)に”0”を書き込む。こ
のとき、”1”のビット数と”0”のビット数はどちら
も64になり、それにより、図9に示すように、デュー
ティ比50%の信号波形に対応した電圧波形データDが
メモリ131に記憶されたことになる。
【0035】第1の鍵と同時に第2〜第8の鍵が打鍵さ
れた場合には、上記の場合と同様にして、メモリ131
の0000H番地から007FH番地までの各番地の対
応するビット位置(D2〜D8)に、”0”または”
1”が書き込まれる。上記第1〜第8の鍵はラッチLa
1に対応するが、例えばラッチLa2に対応する第9の
鍵が打鍵された場合には、0080H番地から00FF
H番地までの各番地の最後尾のビット位置にデータが書
き込まれる。
れた場合には、上記の場合と同様にして、メモリ131
の0000H番地から007FH番地までの各番地の対
応するビット位置(D2〜D8)に、”0”または”
1”が書き込まれる。上記第1〜第8の鍵はラッチLa
1に対応するが、例えばラッチLa2に対応する第9の
鍵が打鍵された場合には、0080H番地から00FF
H番地までの各番地の最後尾のビット位置にデータが書
き込まれる。
【0036】次に、メモリ131からのデータの読出し
動作について説明する。CPU11による書き込み動作
が終了して、CPU11がメモリ131をアクセスしな
くなると、アドレスデコーダ156を介してメモリ13
1は読出し状態に、マルチプレクサ151では端子a1
と端子b1とが接続され、マルチプレクサ152では端
子a2と端子b2とが接続され、ラッチLa1〜La1
2は、OE端子に入力された信号がローレベルになるこ
とにより、出力が可能化された状態になる。
動作について説明する。CPU11による書き込み動作
が終了して、CPU11がメモリ131をアクセスしな
くなると、アドレスデコーダ156を介してメモリ13
1は読出し状態に、マルチプレクサ151では端子a1
と端子b1とが接続され、マルチプレクサ152では端
子a2と端子b2とが接続され、ラッチLa1〜La1
2は、OE端子に入力された信号がローレベルになるこ
とにより、出力が可能化された状態になる。
【0037】それにより、メモリ131からのデータの
読出しが行われる。即ち、アドレスジェネレータ154
の発生するアドレスにしたがって、メモリ131から記
憶内容が読出され、ラッチLa1〜La12に順にラッ
チされる。このとき、アドレスジェネレータ154は、
下記の表1に示すように、メモリ131のアドレス端子
に接続されているので、メモリ131の内容は跳び跳び
に読出される。
読出しが行われる。即ち、アドレスジェネレータ154
の発生するアドレスにしたがって、メモリ131から記
憶内容が読出され、ラッチLa1〜La12に順にラッ
チされる。このとき、アドレスジェネレータ154は、
下記の表1に示すように、メモリ131のアドレス端子
に接続されているので、メモリ131の内容は跳び跳び
に読出される。
【0038】
【表1】
【0039】表1において、アドレスジェネレータ15
4の出力端子Q10〜Q4 は、ソレノイド駆動信号の1サ
イクルを構成するビット数に相当し、Q3 〜Q0 は、ラ
ッチLa1〜La12の個数に相当する。アドレスジェ
ネレータ154の端子列Q3 〜Q0 Q10〜Q4 は、この
順にメモリ131のアドレス端子列A10〜A0 に接続さ
れる。デコーダ155は、アドレスジェネレータ154
から出力されるビット列の上位4桁つまり端子Q3 〜Q
0の出力をデコードする。本実施例では、表1に示すよ
うに、CPU11のアドレスバスとメモリ131のアド
レス端子とは、端子の順番にしたがってそれぞれ接続さ
れているが、アドレスジェネレータ154の出力端子と
メモリ131のアドレス端子とは、メモリ131を跳び
跳びに読み出すために、異なる順番で対応している。
4の出力端子Q10〜Q4 は、ソレノイド駆動信号の1サ
イクルを構成するビット数に相当し、Q3 〜Q0 は、ラ
ッチLa1〜La12の個数に相当する。アドレスジェ
ネレータ154の端子列Q3 〜Q0 Q10〜Q4 は、この
順にメモリ131のアドレス端子列A10〜A0 に接続さ
れる。デコーダ155は、アドレスジェネレータ154
から出力されるビット列の上位4桁つまり端子Q3 〜Q
0の出力をデコードする。本実施例では、表1に示すよ
うに、CPU11のアドレスバスとメモリ131のアド
レス端子とは、端子の順番にしたがってそれぞれ接続さ
れているが、アドレスジェネレータ154の出力端子と
メモリ131のアドレス端子とは、メモリ131を跳び
跳びに読み出すために、異なる順番で対応している。
【0040】次に、図10を用いて、アドレスジェネレ
ータ154の出力とメモリ131のアドレスおよびラッ
チLa1〜La12の関係を説明する。アドレスジェネ
レータ154から出力されるビット列はすべての桁が”
0”の状態を初期状態として、下位側から順次インクリ
メントされる。図10(a)に示す状態となったとき、
ビット列Q3 〜Q0 Q10〜Q4 はメモリ131のアドレ
ス007FHを表し、上位4桁のビット列”0000”
は、ラッチLa1を表している。
ータ154の出力とメモリ131のアドレスおよびラッ
チLa1〜La12の関係を説明する。アドレスジェネ
レータ154から出力されるビット列はすべての桁が”
0”の状態を初期状態として、下位側から順次インクリ
メントされる。図10(a)に示す状態となったとき、
ビット列Q3 〜Q0 Q10〜Q4 はメモリ131のアドレ
ス007FHを表し、上位4桁のビット列”0000”
は、ラッチLa1を表している。
【0041】図10(a)に示す状態から1だけインク
リメントした状態を図10(b)に示す。図10(b)
において、ビット列Q3 〜Q0 Q10〜Q4 はメモリ13
1のアドレス0080Hを表し、上位4桁のビット列”
0001”は、ラッチLa2を表している。
リメントした状態を図10(b)に示す。図10(b)
において、ビット列Q3 〜Q0 Q10〜Q4 はメモリ13
1のアドレス0080Hを表し、上位4桁のビット列”
0001”は、ラッチLa2を表している。
【0042】表1に示すような接続関係から、メモリ1
31からの記憶内容の読み出しは、図11に示すように
行われる。まず、アドレス0000HからソレノイドS
1 〜S8 の通電を制御する各制御信号に対応する各電圧
波形データの1ビット目のデータが読み出され、ラッチ
La1にラッチされる。次に、アドレス0080Hから
ソレノイドS9 〜S16の通電を制御する各制御信号に対
応する各電圧波形データの1ビット目のデータが読み出
されて、ラッチLa2にラッチされる。次に、同様にし
て、アドレス0100HからソレノイドS17〜S24の通
電を制御する各制御信号に対応する各電圧波形データの
1ビット目のデータが読み出されて、ラッチLa3にラ
ッチされる。
31からの記憶内容の読み出しは、図11に示すように
行われる。まず、アドレス0000HからソレノイドS
1 〜S8 の通電を制御する各制御信号に対応する各電圧
波形データの1ビット目のデータが読み出され、ラッチ
La1にラッチされる。次に、アドレス0080Hから
ソレノイドS9 〜S16の通電を制御する各制御信号に対
応する各電圧波形データの1ビット目のデータが読み出
されて、ラッチLa2にラッチされる。次に、同様にし
て、アドレス0100HからソレノイドS17〜S24の通
電を制御する各制御信号に対応する各電圧波形データの
1ビット目のデータが読み出されて、ラッチLa3にラ
ッチされる。
【0043】このようにして、順次データがラッチさ
れ、アドレス0580HからソレノイドSL 〜SS の通
電を制御する各制御信号に対応する各電圧波形データの
1ビット目のデータが読み出されて、ラッチLa12に
ラッチされた後は、アドレス0001Hからソレノイド
S1 〜S8 の通電を制御する各制御信号に対応する各電
圧波形データの2ビット目のデータが読み出されて、ラ
ッチLa1にラッチされ、次に、ソレノイドS9 〜S16
の通電を制御する各制御信号に対応する各電圧波形デー
タの2ビット目のデータが読み出されて、ラッチLa2
にラッチされる。
れ、アドレス0580HからソレノイドSL 〜SS の通
電を制御する各制御信号に対応する各電圧波形データの
1ビット目のデータが読み出されて、ラッチLa12に
ラッチされた後は、アドレス0001Hからソレノイド
S1 〜S8 の通電を制御する各制御信号に対応する各電
圧波形データの2ビット目のデータが読み出されて、ラ
ッチLa1にラッチされ、次に、ソレノイドS9 〜S16
の通電を制御する各制御信号に対応する各電圧波形デー
タの2ビット目のデータが読み出されて、ラッチLa2
にラッチされる。
【0044】以下、同様の動作を繰り返して、アドレス
05FFHからソレノイドSL 〜SS の通電を制御する
各制御信号に対応する各電圧波形データの128ビット
目のデータが最後に読み出されて、ラッチLa12にラ
ッチされて、一周期の動作を完了する。この読出し動作
は、上記CPU11によるメモリ131への書き込みが
行われていないとき、繰り返して行われ、打鍵すべき鍵
に対応するソレノイド6の駆動が継続して行われる。
05FFHからソレノイドSL 〜SS の通電を制御する
各制御信号に対応する各電圧波形データの128ビット
目のデータが最後に読み出されて、ラッチLa12にラ
ッチされて、一周期の動作を完了する。この読出し動作
は、上記CPU11によるメモリ131への書き込みが
行われていないとき、繰り返して行われ、打鍵すべき鍵
に対応するソレノイド6の駆動が継続して行われる。
【0045】尚、再生開始からある鍵がオンイベントと
なる前、およびその鍵がオフイベントとなった後は、メ
モリ131の当該鍵に対応する領域には”0”が記憶さ
れているだけであるので、上記読み出し動作の実行によ
って、当該鍵に対応するソレノイド6が駆動されること
はない。
なる前、およびその鍵がオフイベントとなった後は、メ
モリ131の当該鍵に対応する領域には”0”が記憶さ
れているだけであるので、上記読み出し動作の実行によ
って、当該鍵に対応するソレノイド6が駆動されること
はない。
【0046】以上のように、本実施例によれば、各ソレ
ノイドを駆動する各電圧波形データは打鍵強度情報に基
づいたPCM2値ビット列の形で各鍵番号毎(ソレノイ
ド毎)に記憶し読み出されるので、全てのソレノイドを
それぞれ別個の所望の強さで、駆動することができ、音
楽の再現性が著しく向上する。
ノイドを駆動する各電圧波形データは打鍵強度情報に基
づいたPCM2値ビット列の形で各鍵番号毎(ソレノイ
ド毎)に記憶し読み出されるので、全てのソレノイドを
それぞれ別個の所望の強さで、駆動することができ、音
楽の再現性が著しく向上する。
【0047】鍵をピアニッシモで打鍵しようとすると、
印加する平均電力の1〜2%程度を正確にコントロール
する必要があるが、本実施例によれば、128ビット中
の1ビットを確実に”1”または”0”に設定すること
が容易に可能であり、1%以下の精度で、全鍵にわたっ
て、正確なコントロールが可能である。
印加する平均電力の1〜2%程度を正確にコントロール
する必要があるが、本実施例によれば、128ビット中
の1ビットを確実に”1”または”0”に設定すること
が容易に可能であり、1%以下の精度で、全鍵にわたっ
て、正確なコントロールが可能である。
【0048】また、変調回路等の調整を要する回路がな
いので、製造作業が容易になり、経時変化のある回路を
なくしたことにより、その後の調整作業が不要となる。
更に、パルス幅変調方式、パルス数変調方式に比べ安価
である等多くの効果を有する。
いので、製造作業が容易になり、経時変化のある回路を
なくしたことにより、その後の調整作業が不要となる。
更に、パルス幅変調方式、パルス数変調方式に比べ安価
である等多くの効果を有する。
【0049】以上本発明の一実施例を詳述したが、本発
明は上記実施例に限定されるものではなく種々の態様で
実施し得る。例えば、上記実施例では、一周期を128
ビットで構成したが、ビット数は必要に応じて、任意に
設定し得ることは勿論である。
明は上記実施例に限定されるものではなく種々の態様で
実施し得る。例えば、上記実施例では、一周期を128
ビットで構成したが、ビット数は必要に応じて、任意に
設定し得ることは勿論である。
【0050】また、書き込みを行うとき、0000H番
地から書き込みを行ったが、書き込みを行う番地が連続
した番地であれば、どこから書き込んでもよい。尚、上
記実施例では、メモリに書き込むとき連続した番地に書
き込み、読み出すとき跳び跳びに読み出すようにした
が、これは、一般にCPUは連続した番地に書き込む動
作の方が跳び跳びの離散した番地に書き込む動作よりも
高速に実行できるからである。上記の場合とは逆に、離
散した番地に書き込み、連続した番地から読出してもよ
い。その場合に用いられるアドレスラインの対応表を下
記の表2に示す。
地から書き込みを行ったが、書き込みを行う番地が連続
した番地であれば、どこから書き込んでもよい。尚、上
記実施例では、メモリに書き込むとき連続した番地に書
き込み、読み出すとき跳び跳びに読み出すようにした
が、これは、一般にCPUは連続した番地に書き込む動
作の方が跳び跳びの離散した番地に書き込む動作よりも
高速に実行できるからである。上記の場合とは逆に、離
散した番地に書き込み、連続した番地から読出してもよ
い。その場合に用いられるアドレスラインの対応表を下
記の表2に示す。
【0051】
【表2】
【0052】表2では、表1とは異なって、アドレスジ
ェネレータ154の出力端子とメモリ131のアドレス
端子とは、端子の順番に対応しているが、CPU11の
アドレスバスとメモリ131のアドレス端子とは、異な
る順番で対応している。この場合の書き込み状況および
読出し状況を、図12により説明する。書き込む場合に
は、1番目のデータとして、ソレノイドS1 〜S8 の通
電を制御する各制御信号に対応する各電圧波形データの
1ビット目のデータがアドレス0000Hに記憶され、
次に、2番目のデータとして、12番跳んだ番地である
アドレス000CHに、ソレノイドS1 〜S8 の通電を
制御する各制御信号に対応する各電圧波形データの2ビ
ット目のデータが記憶される。上記の動作が繰り返し行
われ、129番目のデータは、1番目のデータの次のア
ドレス0001Hに記憶される。129番目のデータは
ソレノイドS9 〜S16の通電を制御する各制御信号に対
応する各電圧波形データの1ビット目のデータである。
このようにして、メモリ131には、データが跳び跳び
に記憶される。
ェネレータ154の出力端子とメモリ131のアドレス
端子とは、端子の順番に対応しているが、CPU11の
アドレスバスとメモリ131のアドレス端子とは、異な
る順番で対応している。この場合の書き込み状況および
読出し状況を、図12により説明する。書き込む場合に
は、1番目のデータとして、ソレノイドS1 〜S8 の通
電を制御する各制御信号に対応する各電圧波形データの
1ビット目のデータがアドレス0000Hに記憶され、
次に、2番目のデータとして、12番跳んだ番地である
アドレス000CHに、ソレノイドS1 〜S8 の通電を
制御する各制御信号に対応する各電圧波形データの2ビ
ット目のデータが記憶される。上記の動作が繰り返し行
われ、129番目のデータは、1番目のデータの次のア
ドレス0001Hに記憶される。129番目のデータは
ソレノイドS9 〜S16の通電を制御する各制御信号に対
応する各電圧波形データの1ビット目のデータである。
このようにして、メモリ131には、データが跳び跳び
に記憶される。
【0053】一方、データの読出しは、アドレスの小さ
い方から大きい方に順に行われる。即ち、一番目にアド
レス0000HからソレノイドS1 〜S8 に対応した各
電圧波形データの1ビット目のデータが読み出され、次
に、アドレス0001HからソレノイドS9 〜S16に対
応した各電圧波形データの1ビット目のデータが読み出
される。このようにして、読出しは連続した番地の領域
から行われる。
い方から大きい方に順に行われる。即ち、一番目にアド
レス0000HからソレノイドS1 〜S8 に対応した各
電圧波形データの1ビット目のデータが読み出され、次
に、アドレス0001HからソレノイドS9 〜S16に対
応した各電圧波形データの1ビット目のデータが読み出
される。このようにして、読出しは連続した番地の領域
から行われる。
【図1】本発明の基本的構成を例示したブロック図であ
る。
る。
【図2】本実施例の自動演奏ピアノにおける演奏情報処
理部の構成を示す説明図である。
理部の構成を示す説明図である。
【図3】本実施例の電気的構成を示すブロック図であ
る。
る。
【図4】本実施例において、ソレノイドを駆動するため
に用いられる駆動信号の平均電力の波形を示す説明図で
ある。
に用いられる駆動信号の平均電力の波形を示す説明図で
ある。
【図5】図4に示す平均電力と制御信号との関係を示す
説明図である。
説明図である。
【図6】制御信号と電圧波形データとの関係の説明図で
ある。
ある。
【図7】図3に示すソレノイド駆動信号発生回路の構成
を示すブロック図である。
を示すブロック図である。
【図8】CPUによる書き込み動作を説明するためのフ
ローチャートである。
ローチャートである。
【図9】メモリへの書き込み状況を示す説明図である。
【図10】アドレスジェネレータの出力とメモリのアド
レスおよびラッチの関係の説明図である。
レスおよびラッチの関係の説明図である。
【図11】メモリからの読出し状況を示す説明図であ
る。
る。
【図12】本実施例の変形例の書き込みおよび読出し状
況を示す説明図である。
況を示す説明図である。
6…ソレノイド 7…ソレノイド駆動回路 10…
コントロール部 11…CPU 15…ソレノイド駆動信号発生回路
131…メモリ 154…アドレスジェネレータ 156…アドレスデ
コーダ
コントロール部 11…CPU 15…ソレノイド駆動信号発生回路
131…メモリ 154…アドレスジェネレータ 156…アドレスデ
コーダ
Claims (5)
- 【請求項1】 打鍵強度と、鍵番号とを含む演奏情報に
よって、打鍵強度に応じた強さでソレノイドを駆動し、
打鍵動作を行わせて音楽を演奏するようにした自動演奏
装置において、前記ソレノイドに供給すべき駆動電圧パルスの1周期の
電圧波形におけるデューティ比を表すデータを、該1周
期の電圧波形を所定時間間隔で時分割した各区分ごと
に、波高レベルを2値化した情報として、 鍵番号別に記
憶可能な記憶手段と、再生時に 打鍵すべきタイミングになったとき、打鍵すべ
き鍵毎に、打鍵強度に基づいて電圧波形を導出し、打鍵
すべき鍵の番号に対応する前記記憶手段の記憶領域に、
該電圧波形に対応する2値化された各区分ごとの波高レ
ベルデータを書き込む書き込み手段と、 前記書き込み手段により書き込まれた前記記憶手段の各
鍵に対応する記憶領域から並列的に前記波高レベルデー
タを読み出す読出し手段と、 前記読出し手段の読み出したデータを、鍵番号別に一時
的に保持する保持手段と、 前記保持手段の保持データに基づいて、鍵番号に対応し
た前記ソレノイドに保持データに対応するデューティ比
を有する電圧波形の電圧パルスを供給する通電制御手段
と、 を備えたことを特徴とする自動演奏装置におけるソレノ
イド駆動装置。 - 【請求項2】 前記波高レベルデータは、前記記憶手段
の連続した領域に書き込まれていて、前記読出し手段
は、前記記憶手段の離散した領域から読み出すことを特
徴とする請求項1記載の自動演奏装置におけるソレノイ
ド駆動装置。 - 【請求項3】 前記波高レベルデータは、前記記憶手段
の離散した領域に書き込まれていて、前記読出し手段
は、前記記憶手段の連続した領域から読み出すことを特
徴とする請求項1記載の自動演奏装置におけるソレノイ
ド駆動装置。 - 【請求項4】 前記記憶手段の記憶領域は、所定数毎に
グループ分けされた複数の鍵番号グループに対応した領
域であり、該領域が前記鍵番号グループ内の各鍵番号に
対応したビット記憶領域からなることを特徴とする請求
項1ないし3のいずれかに記載の自動演奏装置における
ソレノイド駆動装置。 - 【請求項5】 前記書き込み手段が前記記憶手段への書
き込みを行っている間は、前記保持手段の出力を禁止す
る制御手段を更に備えたことを特徴とする請求項1ない
し4のいずれかに記載の自動演奏装置におけるソレノイ
ド駆動装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3297456A JP2637324B2 (ja) | 1991-11-13 | 1991-11-13 | 自動演奏装置におけるソレノイド駆動装置 |
US07/950,083 US5276270A (en) | 1991-11-13 | 1992-09-23 | Solenoid drive system for an automatic performing apparatus |
DE4232642A DE4232642B4 (de) | 1991-11-13 | 1992-09-29 | Solenoid-Ansteuersystem für ein Gerät zur automatischen musikalischen Darbietung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3297456A JP2637324B2 (ja) | 1991-11-13 | 1991-11-13 | 自動演奏装置におけるソレノイド駆動装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05134658A JPH05134658A (ja) | 1993-05-28 |
JP2637324B2 true JP2637324B2 (ja) | 1997-08-06 |
Family
ID=17846746
Family Applications (1)
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