JP2637324B2 - 自動演奏装置におけるソレノイド駆動装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、音楽演奏の進行に従っ
て打鍵強度に対応した電圧波形データを鍵番号に対応し
て記憶領域に記憶し、これを繰り返し読み出して各鍵番
号別に設けられたソレノイドを駆動して音楽を演奏する
自動演奏装置におけるソレノイド駆動装置に関する。

【０００２】

【従来の技術】自動演奏ピアノ等の自動演奏装置に用い
られているソレノイドの駆動電力を制御する技術とし
て、従来より、種々の方式が提案されている。このう
ち、矩形波のオンオフ時間を変化させるいわゆるデュー
ティ比制御は、スイッチ素子として用いられているトラ
ンジスタの電力損失を小さくできることから最も好まし
い。

【０００３】このようなデューティ比制御を行うものと
して、米国特許番号４，１３２，１４１には、一定幅の
パルスを発生させ、このパルス幅を打鍵強度情報によっ
て変調して、所望のパルス幅を得るいわゆるパルス幅変
調を行なう装置が示されている。

【０００４】

【発明が解決しようとする課題】しかしながら、上記パ
ルス幅変調装置では、同時に多数の鍵を個別に駆動しよ
うとすると、多数のＤ／Ａ変換器や変調回路を必要と
し、回路が複雑になるという問題があった。

【０００５】また、Ｄ／Ａ変換器や変調回路を用いてい
るので、精度の高い制御が困難であり、精度を高めるた
めに複雑な調整を必要とするという問題があった。更
に、変調回路に含まれる電圧比較器が経時変化を起こし
易いという問題があった。

【０００６】本発明は、上述のような問題点を解消する
ためになされたものであり、多数のソレノイドを同時
に、個別にかつ高い精度で駆動することができ、調整が
不要で、経時変化を起こさない自動演奏装置におけるソ
レノイド駆動装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の発明は、図１に例示するように、打
鍵強度と、鍵番号とを含む演奏情報によって、打鍵強度
に応じた強さでソレノイドを駆動し、打鍵動作を行わせ
て音楽を演奏するようにした自動演奏装置において、前
記ソレノイドに供給すべき駆動電圧パルスの１周期の電
圧波形におけるデューティ比を表すデータを、該１周期
の電圧波形を所定時間間隔で時分割した各区分ごとに、
波高レベルを２値化した情報として、鍵番号別に記憶可
能な記憶手段と、再生時に打鍵すべきタイミングになっ
たとき、打鍵すべき鍵毎に、打鍵強度に基づいて電圧波
形を導出し、打鍵すべき鍵の番号に対応する前記記憶手
段の記憶領域に、該電圧波形に対応する２値化された各
区分ごとの波高レベルデータを書き込む書き込み手段
と、前記書き込み手段により書き込まれた前記記憶手段
の各鍵に対応する記憶領域から並列的に前記波高レベル
データを読み出す読出し手段と、前記読出し手段の読み
出したデータを、鍵番号別に一時的に保持する保持手段
と、前記保持手段の保持データに基づいて、鍵番号に対
応した前記ソレノイドに保持データに対応するデューテ
ィ比を有する電圧波形の電圧パルスを供給する通電制御
手段と、を備えたことを特徴とする自動演奏装置におけ
るソレノイド駆動装置を要旨とする。

【０００８】請求項２記載の発明は、請求項１記載の自
動演奏装置におけるソレノイド駆動装置において、前記
波高レベルデータが、前記記憶手段の連続した領域に書
き込まれていて、前記読出し手段は、前記記憶手段の離
散した領域から読み出すことを特徴とする。請求項３記
載の発明は、請求項１記載の自動演奏装置におけるソレ
ノイド駆動装置において、前記波高レベルデータが、前
記記憶手段の離散した領域に書き込まれていて、前記読
出し手段は、前記記憶手段の連続した領域から読み出す
ことを特徴とする。

【０００９】請求項４記載の発明は、請求項１ないし３
のいずれかに記載の自動演奏装置におけるソレノイド駆
動装置において、前記記憶手段の記憶領域が、所定数毎
にグループ分けされた複数の鍵番号グループに対応した
領域であり、該領域が前記鍵番号グループ内の各鍵番号
に対応したビット記憶領域からなることを特徴とする。

【００１０】請求項５記載の発明は、請求項１ないし４
のいずれかに記載の自動演奏装置におけるソレノイド駆
動装置において、前記書き込み手段が前記記憶手段への
書き込みを行っている間は、前記保持手段の出力を禁止
する制御手段を更に備えたことを特徴とする。

【００１１】

【作用及び発明の効果】本発明では、ソレノイドの駆動
に際し、書き込み手段が、打鍵すべき鍵毎に、打鍵強度
に基づいて、ソレノイドに供給すべき駆動電圧パルスの
電圧波形を導出し、駆動電圧パルスの１周期の電圧波形
におけるデューティ比を表すデータを、該１周期の電圧
波形を所定時間間隔で時分割した各区分ごとに波高レベ
ルを２値化した情報として、打鍵すべき鍵の番号に対応
する記憶手段の記憶領域に書き込み、読出し手段が、記
憶手段の各鍵に対応する領域から並列的に上記データを
読み出し、読み出したデータを鍵番号に対応した保持手
段が一時保持し、該保持データに基づいて、鍵番号に対
応したソレノイドに保持データに対応するデューティ比
を有する電圧波形の電圧パルスを通電制御手段が供給す
る。

【００１２】従って、本発明によれば、全てのソレノイ
ドをそれぞれ別個の所望の強さで、駆動することがで
き、音楽の再現性が著しく向上する。また、変調回路等
の調整を要する回路がないので、製造作業が容易にな
り、経時変化のある回路をなくしたことにより、その後
の調整作業が不要となる。

【００１３】更に、パルス幅変調方式、パルス数変調方
式に比べ安価である等多くの効果を有する。

【００１４】

【実施例】以下、本発明の一実施例として自動演奏ピア
ノについて説明するが、本発明は、自動演奏ピアノだけ
に適用されるものではなく、鍵番号とソレノイドとが１
対１に対応した柱時計のリン棒、カリヨン、シロフォン
等にも適用することができることを予め指摘しておく。

【００１５】図２に示すように自動演奏ピアノ１では、
鍵２の下面に取り付けられた段付きシャッタ３により、
発光素子と受光素子とを有する２つの通過検出センサ
４，５の光路が遮断される時間の時間差から打鍵強度が
検出され、その鍵番号および打鍵強度を含む演奏情報が
フロッピディスク等の演奏情報メモリに記憶される。演
奏情報の記録は、打鍵あるいは離鍵等の変化があったと
きだけ、打鍵あるいは離鍵された鍵の鍵番号と、打鍵強
度（離鍵の場合は０）と、打鍵あるいは離鍵が行われた
時間とを記録するイベント方式により行われる。打鍵時
をオンイベント、離鍵時をオフイベントと称する。

【００１６】再生時は、コントロール部１０により該演
奏情報メモリに記憶された演奏情報が１イベントづつ読
出され、時間情報と内部時計の値とが一致したとき当該
イベントが実行される。イベントの実行に当たって、演
奏情報メモリから読み出された打鍵強度をもとに、ソレ
ノイドを駆動するために用いられる電圧波形のデータが
作成され、後述のＲＡＭ等のメモリに記憶される。そし
て、該メモリに記憶されたデータに基づいて、ソレノイ
ド６の通電および非通電を制御するための後述の制御信
号が作成される。

【００１７】コントロール部１０は、図３に示すよう
に、ＣＰＵ１１，ＲＯＭ１２，ＲＡＭ１３，クロック１
４およびソレノイド駆動信号発生回路１５を含む論理演
算回路であり、通過検出センサ４，５とは、入出力イン
ターフェイス１６を介して接続される。上記ソレノイド
駆動信号発生回路１５はソレノイド駆動回路７を介して
ソレノイド６に接続される。尚、ソレノイド駆動回路７
は、例えばトランジスタから構成され、この場合には、
上述の制御信号は該トランジスタのベースに供給され、
電源−コレクタ間電圧が上記ソレノイド６に供給され
る。

【００１８】また、コントロール部１０は、演奏情報が
記憶されるフロッピディスク２１を駆動するフロッピデ
ィスクドライバ２２や、各種動作の指示のための操作パ
ネル２３や、表示用のディスプレイ２４等とも入出力イ
ンタフェース１６を介して接続される。

【００１９】本実施例において、ソレノイド６を駆動す
る平均電力波形は、図４に示すように、打鍵強度に対応
した電圧レベルＬ１が時間Ｔ１継続する部分と、ソレノ
イドを打鍵状態に保持しておくのに必要な電圧レベルＬ
２が時間Ｔ２継続する部分とからなる。

【００２０】打鍵強度に対応したレベルＬ１に制御する
制御信号は、打鍵強度が強い場合には、図５（ａ）に示
すように、デューティ比の大きい矩形波となっており、
打鍵強度が小さい場合には、図５（ｂ）に示すように、
デューティ比の小さい矩形波となっている。また、上記
ソレノイド保持のためのレベルＬ２に制御する制御信号
は、図５（ｃ）に示すように、更にデューティ比の小さ
い矩形波となっている。

【００２１】本実施例では、図５（ａ）（ｂ）に示す打
鍵強度に対応する制御信号のデューティ比が所望の値に
なるように制御することにより、ソレノイドを所望の強
度で駆動する。そのために、図６に示すように、信号の
一周期を１２８個に時分割して、各時間間隔における波
高値を”１”または”０”のＰＣＭ２値ビットで表した
電圧波形データを用いるのである。

【００２２】尚、ソレノイド６の駆動周期は、ソレノイ
ド６のうなりを防ぐためには、なるべく高い周波数が良
く、ソレノイド駆動回路７のトランジスタのスイッチン
グ回数からは、なるべく低い周波数が良い。これら二つ
の条件から１５ｋＨｚ近辺が選択される。

【００２３】上記電圧波形データを発生させるソレノイ
ド駆動信号発生回路１５の構成を図７に示す。図７にお
いて、第１の鍵から第８の鍵までの８個のソレノイドＳ
1 〜Ｓ8 はソレノイド駆動回路７を介してラッチＬａ１
に接続され、第９の鍵から第１６の鍵までの８個のソレ
ノイドＳ9 〜Ｓ16はソレノイド駆動回路７を介してラッ
チＬａ２に接続される。このようにして、８個のソレノ
イドを１組として、各組がソレノイド駆動回路７を介し
て各ラッチに接続され、最後の組の第８１の鍵から第８
８の鍵のソレノイドＳ81〜Ｓ88がソレノイド駆動回路７
を介してラッチＬａ１１に接続される。また、ラウドペ
ダルおよびソフトペダルに対応する各ソレノイドＳL 〜
ＳSは、ソレノイド駆動回路７を介してラッチＬａ１２
に接続される。ここで、ラッチＬａ１〜Ｌａ１２は、保
持手段に相当し、ソレノイド駆動回路７は、通電制御手
段に相当する。

【００２４】図７に示すように、記憶手段としてのメモ
リ１３１のデータ端子はマルチプレクサ１５１の端子ｂ
１に接続される。マルチプレクサ１５１の端子ａ１はラ
ッチＬａ１〜Ｌａ１２のデータ端子に接続され、マルチ
プレクサ１５１の端子ｃ１はＣＰＵ１１のデータバスに
接続される。

【００２５】また、メモリ１３１のアドレス端子はマル
チプレクサ１５２の端子ｂ２に接続される。マルチプレ
クサ１５２の端子ａ２は、発振器１５３からクロック信
号が入力されるアドレスジェネレータ１５４に接続され
る。マルチプレクサ１５２の端子ｃ２はＣＰＵ１１のア
ドレスバスに接続される。

【００２６】アドレスジェネレータ１５４は、更に、デ
コーダ１５５に接続され、デコーダ１５５は、各ラッチ
Ｌａ１〜Ｌａ１２のクロック端子に接続される。更に、
メモリ１３１の読み書き切替端子は、ＣＰＵ１１のコン
トロールバスおよびアドレスバスに接続されたアドレス
デコーダ１５６に接続される。アドレスデコーダ１５６
は、更に、上記マルチプレクサ１５１，１５２および各
ラッチＬａ１〜Ｌａ１２のＯＥ端子に接続される。

【００２７】尚、本実施例では、後で詳細に説明する
が、ＣＰＵ１１のアドレスバスとメモリ１３１のアドレ
ス端子とは、メモリの連続したアドレスに書き込みを行
うために、端子の順番にしたがってそれぞれ対応する番
号同士が接続されているが、アドレスジェネレータ１５
４の出力端子とメモリ１３１のアドレス端子とは、メモ
リ１３１を跳び跳びに読み出すために、異なる順番で対
応している。

【００２８】図７に示すメモリ１３１への電圧波形デー
タの書き込みは、ＣＰＵ１１により行なわれ、メモリ１
３１からの電圧波形データの読出しは、アドレスジェネ
レータ１５４により行われる。尚、メモリ１３１へのア
クセスは、ＣＰＵ１１による書き込みが優先しておこな
われ、書き込みが行われていないとき、アドレスジェネ
レータ１５４による読出しが行われる。

【００２９】図８は、再生時にＣＰＵ１１により行われ
る電圧波形データの書き込み動作を示すフローチャート
である。ステップＳ１は、演奏情報の読出し、表示、時
間計測、移調・音量・早送り等の各種制御を行う再生動
作のメインルーチンである。ステップＳ２では、ステッ
プＳ１で読み出された演奏情報が実行されるべき時間に
なったか否かが判別される。この判別は、演奏情報に含
まれる時間情報とクロック１４の値とを比較することに
より行なわれ、それらが一致したとき演奏情報実行時間
になったことが判別される。一致しない場合、つまり処
理すべきイベントがない場合には、ステップＳ１の再生
動作メインルーチンに戻る。

【００３０】演奏情報実行時間になった場合には、ＣＰ
Ｕ１１はコントロールバスを介してアドレスデコーダ１
５６に書き込み信号を出力する。そして、アドレスデコ
ーダ１５６の出力によって、メモリ１３１は書き込み状
態に、マルチプレクサ１５１では端子ｂ１と端子ｃ１と
が接続され、マルチプレクサ１５２では端子ｂ２と端子
ｃ２とが接続され、ラッチＬａ１〜Ｌａ１２はＯＥ端子
に入力されたハイレベル信号により出力が禁止された状
態にされる。

【００３１】ＣＰＵ１１は演奏情報を受け取ると、打鍵
強度に対応した強さでソレノイドを駆動するために、ス
テップＳ３において、打鍵強度（速度）に基づいてソレ
ノイドの駆動平均電力値（制御信号の電圧波形データ）
を算出し、更に鍵番号に基づいてメモリ１３１の番地と
ビット位置とを算出する。この電圧波形データは、制御
信号を所定時間間隔で時分割したときの各時間間隔毎の
波高レベルを表す”１”あるいは”０”からなるビット
列データである。ここで、”１”は電圧が高い状態”
０”は電圧ゼロの状態を示す。

【００３２】次に、ステップＳ４において、算出した制
御信号の電圧波形データをメモリ１３１の算出した番
地，ビット位置に書き込む。ここで、演奏情報がオンイ
ベントであっても、オフイベントであっても、上記ステ
ップＳ１〜Ｓ４の動作が行われるが、オフイベントの場
合には、上記ステップＳ４において書き込まれる電圧波
形データはすべて”０”からなるビット列データである
ことは勿論である。

【００３３】尚、上記再生動作前は、メモリ１３１はイ
ニシャライズされ、”０”が記憶されている。次に、メ
モリ１３１へのデータの書き込み状況を図９を用いて説
明する。ここでは、再生すべき演奏情報として、第１の
鍵がデューティ比５０％の制御信号に対応した強さで打
鍵されたことを示す情報が記憶されている場合を例にと
って説明する。

【００３４】図９に示すように、第１の鍵のソレノイド
Ｓ1 に対応する記憶領域のアドレスおよびビット位置は
メモリ１３１の００００Ｈ番地から００７ＦＨ番地まで
の各番地の最後尾のビット位置（Ｄ１）であり、全ビッ
ト数１２８の５０％は６４（００４０Ｈ）であるので、
メモリ１３１の００００Ｈ番地から００３ＦＨ番地まで
の各番地の最後尾のビット位置（Ｄ１）に”１”を書き
込み、００４０Ｈ番地から００７ＦＨ番地までの各番地
の最後尾のビット位置（Ｄ１）に”０”を書き込む。こ
のとき、”１”のビット数と”０”のビット数はどちら
も６４になり、それにより、図９に示すように、デュー
ティ比５０％の信号波形に対応した電圧波形データＤが
メモリ１３１に記憶されたことになる。

【００３５】第１の鍵と同時に第２〜第８の鍵が打鍵さ
れた場合には、上記の場合と同様にして、メモリ１３１
の００００Ｈ番地から００７ＦＨ番地までの各番地の対
応するビット位置（Ｄ２〜Ｄ８）に、”０”または”
１”が書き込まれる。上記第１〜第８の鍵はラッチＬａ
１に対応するが、例えばラッチＬａ２に対応する第９の
鍵が打鍵された場合には、００８０Ｈ番地から００ＦＦ
Ｈ番地までの各番地の最後尾のビット位置にデータが書
き込まれる。

【００３６】次に、メモリ１３１からのデータの読出し
動作について説明する。ＣＰＵ１１による書き込み動作
が終了して、ＣＰＵ１１がメモリ１３１をアクセスしな
くなると、アドレスデコーダ１５６を介してメモリ１３
１は読出し状態に、マルチプレクサ１５１では端子ａ１
と端子ｂ１とが接続され、マルチプレクサ１５２では端
子ａ２と端子ｂ２とが接続され、ラッチＬａ１〜Ｌａ１
２は、ＯＥ端子に入力された信号がローレベルになるこ
とにより、出力が可能化された状態になる。

【００３７】それにより、メモリ１３１からのデータの
読出しが行われる。即ち、アドレスジェネレータ１５４
の発生するアドレスにしたがって、メモリ１３１から記
憶内容が読出され、ラッチＬａ１〜Ｌａ１２に順にラッ
チされる。このとき、アドレスジェネレータ１５４は、
下記の表１に示すように、メモリ１３１のアドレス端子
に接続されているので、メモリ１３１の内容は跳び跳び
に読出される。

【００３８】

【表１】

【００３９】表１において、アドレスジェネレータ１５
４の出力端子Ｑ10〜Ｑ4 は、ソレノイド駆動信号の１サ
イクルを構成するビット数に相当し、Ｑ3 〜Ｑ0 は、ラ
ッチＬａ１〜Ｌａ１２の個数に相当する。アドレスジェ
ネレータ１５４の端子列Ｑ3 〜Ｑ0 Ｑ10〜Ｑ4 は、この
順にメモリ１３１のアドレス端子列Ａ10〜Ａ0 に接続さ
れる。デコーダ１５５は、アドレスジェネレータ１５４
から出力されるビット列の上位４桁つまり端子Ｑ3 〜Ｑ
0の出力をデコードする。本実施例では、表１に示すよ
うに、ＣＰＵ１１のアドレスバスとメモリ１３１のアド
レス端子とは、端子の順番にしたがってそれぞれ接続さ
れているが、アドレスジェネレータ１５４の出力端子と
メモリ１３１のアドレス端子とは、メモリ１３１を跳び
跳びに読み出すために、異なる順番で対応している。

【００４０】次に、図１０を用いて、アドレスジェネレ
ータ１５４の出力とメモリ１３１のアドレスおよびラッ
チＬａ１〜Ｌａ１２の関係を説明する。アドレスジェネ
レータ１５４から出力されるビット列はすべての桁が”
０”の状態を初期状態として、下位側から順次インクリ
メントされる。図１０（ａ）に示す状態となったとき、
ビット列Ｑ3 〜Ｑ0 Ｑ10〜Ｑ4 はメモリ１３１のアドレ
ス００７ＦＨを表し、上位４桁のビット列”００００”
は、ラッチＬａ１を表している。

【００４１】図１０（ａ）に示す状態から１だけインク
リメントした状態を図１０（ｂ）に示す。図１０（ｂ）
において、ビット列Ｑ3 〜Ｑ0 Ｑ10〜Ｑ4 はメモリ１３
１のアドレス００８０Ｈを表し、上位４桁のビット列”
０００１”は、ラッチＬａ２を表している。

【００４２】表１に示すような接続関係から、メモリ１
３１からの記憶内容の読み出しは、図１１に示すように
行われる。まず、アドレス００００ＨからソレノイドＳ
1 〜Ｓ8 の通電を制御する各制御信号に対応する各電圧
波形データの１ビット目のデータが読み出され、ラッチ
Ｌａ１にラッチされる。次に、アドレス００８０Ｈから
ソレノイドＳ9 〜Ｓ16の通電を制御する各制御信号に対
応する各電圧波形データの１ビット目のデータが読み出
されて、ラッチＬａ２にラッチされる。次に、同様にし
て、アドレス０１００ＨからソレノイドＳ17〜Ｓ24の通
電を制御する各制御信号に対応する各電圧波形データの
１ビット目のデータが読み出されて、ラッチＬａ３にラ
ッチされる。

【００４３】このようにして、順次データがラッチさ
れ、アドレス０５８０ＨからソレノイドＳL 〜ＳS の通
電を制御する各制御信号に対応する各電圧波形データの
１ビット目のデータが読み出されて、ラッチＬａ１２に
ラッチされた後は、アドレス０００１Ｈからソレノイド
Ｓ1 〜Ｓ8 の通電を制御する各制御信号に対応する各電
圧波形データの２ビット目のデータが読み出されて、ラ
ッチＬａ１にラッチされ、次に、ソレノイドＳ9 〜Ｓ16
の通電を制御する各制御信号に対応する各電圧波形デー
タの２ビット目のデータが読み出されて、ラッチＬａ２
にラッチされる。

【００４４】以下、同様の動作を繰り返して、アドレス
０５ＦＦＨからソレノイドＳL 〜ＳS の通電を制御する
各制御信号に対応する各電圧波形データの１２８ビット
目のデータが最後に読み出されて、ラッチＬａ１２にラ
ッチされて、一周期の動作を完了する。この読出し動作
は、上記ＣＰＵ１１によるメモリ１３１への書き込みが
行われていないとき、繰り返して行われ、打鍵すべき鍵
に対応するソレノイド６の駆動が継続して行われる。

【００４５】尚、再生開始からある鍵がオンイベントと
なる前、およびその鍵がオフイベントとなった後は、メ
モリ１３１の当該鍵に対応する領域には”０”が記憶さ
れているだけであるので、上記読み出し動作の実行によ
って、当該鍵に対応するソレノイド６が駆動されること
はない。

【００４６】以上のように、本実施例によれば、各ソレ
ノイドを駆動する各電圧波形データは打鍵強度情報に基
づいたＰＣＭ２値ビット列の形で各鍵番号毎（ソレノイ
ド毎）に記憶し読み出されるので、全てのソレノイドを
それぞれ別個の所望の強さで、駆動することができ、音
楽の再現性が著しく向上する。

【００４７】鍵をピアニッシモで打鍵しようとすると、
印加する平均電力の１〜２％程度を正確にコントロール
する必要があるが、本実施例によれば、１２８ビット中
の１ビットを確実に”１”または”０”に設定すること
が容易に可能であり、１％以下の精度で、全鍵にわたっ
て、正確なコントロールが可能である。

【００４８】また、変調回路等の調整を要する回路がな
いので、製造作業が容易になり、経時変化のある回路を
なくしたことにより、その後の調整作業が不要となる。
更に、パルス幅変調方式、パルス数変調方式に比べ安価
である等多くの効果を有する。

【００４９】以上本発明の一実施例を詳述したが、本発
明は上記実施例に限定されるものではなく種々の態様で
実施し得る。例えば、上記実施例では、一周期を１２８
ビットで構成したが、ビット数は必要に応じて、任意に
設定し得ることは勿論である。

【００５０】また、書き込みを行うとき、００００Ｈ番
地から書き込みを行ったが、書き込みを行う番地が連続
した番地であれば、どこから書き込んでもよい。尚、上
記実施例では、メモリに書き込むとき連続した番地に書
き込み、読み出すとき跳び跳びに読み出すようにした
が、これは、一般にＣＰＵは連続した番地に書き込む動
作の方が跳び跳びの離散した番地に書き込む動作よりも
高速に実行できるからである。上記の場合とは逆に、離
散した番地に書き込み、連続した番地から読出してもよ
い。その場合に用いられるアドレスラインの対応表を下
記の表２に示す。

【００５１】

【表２】

【００５２】表２では、表１とは異なって、アドレスジ
ェネレータ１５４の出力端子とメモリ１３１のアドレス
端子とは、端子の順番に対応しているが、ＣＰＵ１１の
アドレスバスとメモリ１３１のアドレス端子とは、異な
る順番で対応している。この場合の書き込み状況および
読出し状況を、図１２により説明する。書き込む場合に
は、１番目のデータとして、ソレノイドＳ1 〜Ｓ8 の通
電を制御する各制御信号に対応する各電圧波形データの
１ビット目のデータがアドレス００００Ｈに記憶され、
次に、２番目のデータとして、１２番跳んだ番地である
アドレス０００ＣＨに、ソレノイドＳ1 〜Ｓ8 の通電を
制御する各制御信号に対応する各電圧波形データの２ビ
ット目のデータが記憶される。上記の動作が繰り返し行
われ、１２９番目のデータは、１番目のデータの次のア
ドレス０００１Ｈに記憶される。１２９番目のデータは
ソレノイドＳ9 〜Ｓ16の通電を制御する各制御信号に対
応する各電圧波形データの１ビット目のデータである。
このようにして、メモリ１３１には、データが跳び跳び
に記憶される。

【００５３】一方、データの読出しは、アドレスの小さ
い方から大きい方に順に行われる。即ち、一番目にアド
レス００００ＨからソレノイドＳ1 〜Ｓ8 に対応した各
電圧波形データの１ビット目のデータが読み出され、次
に、アドレス０００１ＨからソレノイドＳ9 〜Ｓ16に対
応した各電圧波形データの１ビット目のデータが読み出
される。このようにして、読出しは連続した番地の領域
から行われる。

【図面の簡単な説明】

【図１】本発明の基本的構成を例示したブロック図であ
る。

【図２】本実施例の自動演奏ピアノにおける演奏情報処
理部の構成を示す説明図である。

【図３】本実施例の電気的構成を示すブロック図であ
る。

【図４】本実施例において、ソレノイドを駆動するため
に用いられる駆動信号の平均電力の波形を示す説明図で
ある。

【図５】図４に示す平均電力と制御信号との関係を示す
説明図である。

【図６】制御信号と電圧波形データとの関係の説明図で
ある。

【図７】図３に示すソレノイド駆動信号発生回路の構成
を示すブロック図である。

【図８】ＣＰＵによる書き込み動作を説明するためのフ
ローチャートである。

【図９】メモリへの書き込み状況を示す説明図である。

【図１０】アドレスジェネレータの出力とメモリのアド
レスおよびラッチの関係の説明図である。

【図１１】メモリからの読出し状況を示す説明図であ
る。

【図１２】本実施例の変形例の書き込みおよび読出し状
況を示す説明図である。

【符号の説明】

６…ソレノイド ７…ソレノイド駆動回路 １０…
コントロール部 １１…ＣＰＵ １５…ソレノイド駆動信号発生回路
１３１…メモリ １５４…アドレスジェネレータ １５６…アドレスデ
コーダ

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 打鍵強度と、鍵番号とを含む演奏情報に
   よって、打鍵強度に応じた強さでソレノイドを駆動し、
   打鍵動作を行わせて音楽を演奏するようにした自動演奏
   装置において、前記ソレノイドに供給すべき駆動電圧パルスの１周期の
   電圧波形におけるデューティ比を表すデータを、該１周
   期の電圧波形を所定時間間隔で時分割した各区分ごと
   に、波高レベルを２値化した情報として、 鍵番号別に記
   憶可能な記憶手段と、再生時に 打鍵すべきタイミングになったとき、打鍵すべ
   き鍵毎に、打鍵強度に基づいて電圧波形を導出し、打鍵
   すべき鍵の番号に対応する前記記憶手段の記憶領域に、
   該電圧波形に対応する２値化された各区分ごとの波高レ
   ベルデータを書き込む書き込み手段と、 前記書き込み手段により書き込まれた前記記憶手段の各
   鍵に対応する記憶領域から並列的に前記波高レベルデー
   タを読み出す読出し手段と、 前記読出し手段の読み出したデータを、鍵番号別に一時
   的に保持する保持手段と、 前記保持手段の保持データに基づいて、鍵番号に対応し
   た前記ソレノイドに保持データに対応するデューティ比
   を有する電圧波形の電圧パルスを供給する通電制御手段
   と、 を備えたことを特徴とする自動演奏装置におけるソレノ
   イド駆動装置。
2. 【請求項２】 前記波高レベルデータは、前記記憶手段
   の連続した領域に書き込まれていて、前記読出し手段
   は、前記記憶手段の離散した領域から読み出すことを特
   徴とする請求項１記載の自動演奏装置におけるソレノイ
   ド駆動装置。
3. 【請求項３】 前記波高レベルデータは、前記記憶手段
   の離散した領域に書き込まれていて、前記読出し手段
   は、前記記憶手段の連続した領域から読み出すことを特
   徴とする請求項１記載の自動演奏装置におけるソレノイ
   ド駆動装置。
4. 【請求項４】 前記記憶手段の記憶領域は、所定数毎に
   グループ分けされた複数の鍵番号グループに対応した領
   域であり、該領域が前記鍵番号グループ内の各鍵番号に
   対応したビット記憶領域からなることを特徴とする請求
   項１ないし３のいずれかに記載の自動演奏装置における
   ソレノイド駆動装置。
5. 【請求項５】 前記書き込み手段が前記記憶手段への書
   き込みを行っている間は、前記保持手段の出力を禁止す
   る制御手段を更に備えたことを特徴とする請求項１ない
   し４のいずれかに記載の自動演奏装置におけるソレノイ
   ド駆動装置。