JP2619123B2 - 半導体製造装置 - Google Patents

半導体製造装置

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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、特に一個の半導体装置の中に複数個の半導
体素子を組み込んだ製品の自動組立に使用される半導体
製造装置に関する。
（従来の技術） 一般的に、一個の半導体装置の中に複数個の半導体素
子を組み込んだ製品は、第５図に示すような構成をして
いる。ここで、51はリードフレーム、52はICチップ、53
はトランジスタチップ、54は金属細線、55は接着剤、56
はモールド樹脂である。
即ち、この製品は、ハイブリッドICとは異なり、モノ
リシックICのリードフレーム51を基本とし、複数個の異
種又は同種の半導体素子、例えばICチップ52とトランジ
スタチップ53とをリードフレーム51の一つのアイランド
上に接合している。また、前記半導体素子の電極とリー
ドフレーム51の電極とを金属細線54により接続し、回路
上、多機能を持たせたものである。この製品は、自動化
が容易であること、熱伝導性をよいこと、スペース効率
がよいこと、パッケージのラインナップが豊富であるこ
と等により、近年急速に拡充が図られているものであ
る。
なお、前記半導体素子をリードフレーム51のアイラン
ド上に接合する場合には、主に接着剤55が用いられてい
る。接着剤55としては、導電性ペースト、半田、金箔
（一般的には半導体素子裏面に金メッキが施され、金箔
が用いられることは少ない。）等が知られている。
従来、上述したような一個の半導体装置の中に複数個
の半導体素子を組み込んだ製品の自動組立に使用される
半導体製造装置としては、第６図に示すようなものが知
られている。
リードフレーム供給部61では、リードフレームが、マ
ガジンに収納され又は段積みにされた状態でストックさ
れている。このマガジンに収納され又は段積みにされた
状態でストックされたリードフレームは、一枚ずつリー
ドフレーム予熱部62に移送され、予め一定温度に熱せら
れる。この後、リードフレームは、XYテーブル63上に移
送される。半導体素子供給部64からは半導体素子が供給
され、この半導体素子は、ゲージング部65において位置
出しが行われた後、XYテーブル63上のリードフレームの
アイランド上に接合される。ここで、接合前に、接着剤
供給部66から接着剤がリードフレームのアイランド上の
アイランド上の所定部分にセットされることは言うまで
もない。なお、半導体素子供給部64からゲージング部65
への半導体素子の搬送、ゲージング部65からアイランド
上への半導体素子の搬送、及び接着剤供給部66からアイ
ランド上への接着剤の供給は、それぞれＹ軸上を可動す
るチャック移送部67により行われる。また、半導体素子
供給部64は、チップトレイ状又は半導体基板（ウェー
ハ）状であり、異種又は複数の半導体素子が、リクエス
トにより任意に選択され供給できるように構成されてい
る。半導体素子の接合順序としては、例えば全てのアイ
ランドに一個の素子をそれぞれ接合した後、繰り返し作
業により全てのアイランドに他の素子をそれぞれ接合す
るのがよい。一フレーム分の接合が終了すると、XYテー
ブル63は、リードフレーム冷却部68に接近し（63′はXY
テーブル63の可動範囲を示す）、リードフレームは、リ
ードフレーム冷却部68に移送される。リードフレームが
一定温度に冷却された後、リードフレームは、リードフ
レーム収納部（例えばマガジン）69に納めされる。な
お、これら一連の動作は、制御部70によって制御されて
いる。
しかしながら、一般に、半導体素子とアイランドとの
接合に使用する接着剤には、導電性ペーストや液状半田
が用いられている。また、接着剤に導電性ペーストを使
用する場合には、一般に、常温処理を行い、後工程で前
記導電性ペーストのキュア処理を行って接合強度を得る
ようにしている。さらに、接着剤供給部66には、前記接
着剤がシャーレ状の容器に入れられており、チャック移
送部67の先端にあるチャック71に転写されたものをアイ
ランド上に移し変える方法がとられている。
このため、XYテーブル63の可動範囲が広くなり、スペー
ス的に不利となる欠点がある。また、XYテーブル63上に
載置されたリードフレーム用ステージでは、両端距離が
短く、製造条件に必要な環境又は非酸化の雰囲気を満た
すことができない。よって、半田の表面酸化が進行し、
半導体素子接合時に濡れ不良となり、製品の歩留り低下
の原因となる欠点がある。さらに、生産性については、
半導体素子の接合が完了した際、XYテーブル63がリード
フレーム冷却部68の近傍に位置していない場合には、リ
ードフレーム冷却部68近傍までXYテーブル63を移動させ
る無駄な時間が生じる欠点がある。製品の特性について
も、XYテーブル63に一枚のリードフレームを搭載し、還
元又は非酸化の雰囲気を作る場合に、そのための空間が
少ないために装置自体が複雑化する欠点がある。なお、
この雰囲気が維持できないと、前述したように半田の濡
れ不良による特性不良や、リードフレームが酸化するこ
とにより、後工程での外装処理でこの表面の酸化物を除
去する工程が必要となる。一方、還元又は非酸化の雰囲
気を作った場合には、一フレーム分の接合が終了するま
での間、半導体素子は、還元又は非酸化雰囲気として使
用する混合ガス、例えば水素（H2）と窒素（N2）とを1:
9の割合で混合したガスにさらされるため、素子によっ
ては水素の影響を受けて特性劣化を生じることがある。
第７図は、前記第６図に示す従来の半導体製造装置に
おける半導体素子供給部64、ゲージング部65及びチャッ
ク移送部67を詳細に示すものである。
チャック移送部67は、例えばボールスクリュー72によ
ってＹ方向に移動することができ、移動量は、ボールス
クリュー72の回転数（角度）により制御されている。チ
ャック移送部67の先端には、チャック71が付加されてお
り、チャック71は真空ラインに繋がっている。半導体素
子供給部64では、所定のシート73上に所定の半導体素子
74、例えばICチップ又はトランジスタチップが貼り付け
られている。ここで、図示してないが、ピックアップす
べき半導体素子74は、上面のテレビカメラにより検出さ
れ、又チャック71によりピックアップできるように、XY
テーブル75で位置補正が行われる。この後、半導体素子
突上げ部76のピン77により一個の半導体素子を突き上
げ、チャック71により吸着した後、ゲージング部65へ搬
送される。ゲージング部65では、半導体素子74が位置決
め台に配置される。また、この半導体素子74をリードフ
レームのアイランド位置に精度よく接合するため、位置
決め部品78により位置出しが行われる。
しかしながら、半導体装置の製造時にチャック71を取
り換えることは困難であるため、一種類のチャック71で
外形寸法の異なる複数の半導体素子を処理しなければな
らない。このため、異種の半導体装置のうち小外形のも
のを基準とするチャック71では、大外形のものを保持す
る真空力を確実に維持継続できない。即ち、チャック不
良が起こり、大外形の半導体素子が組み込まれない状態
で半導体装置が出来上り、歩留りの低下の原因となる。
ここで、半導体素子の有無を検出し、無いときには装置
を停止させる機能を持たせることも可能であるが、稼働
率を低下させ、生産性を悪化させるという欠点がある。
また、チャック71の先端が半導体素子の電極配線面に接
しているため、その表面を汚してしまい、微細パターン
については、この汚れによる歩留り低下を生じるという
欠点もある。なお、半導体素子の表面にチャック71が接
触しないようなヤゲン状のチャックが用いられることも
あるが、この場合にも一種類のチャック71で外形寸法の
異なる複数の半導体素子を処理しなければならないこと
に変わりはない。
（発明が解決しようとする課題） このように、従来の半導体製造装置では、接着剤に導
電性ペーストや液状半田等が用いられ、この接着剤は、
チャックにより移送され、アイランド上に供給されてい
た。また、XYテーブルの可動範囲が広く、スペース的に
不利となっていた。このため、還元又は非酸化の雰囲気
を作れず、半導体素子の接合時に濡れ不良を起こし、製
品の歩留りを低下、生産性、製品の品質等の悪化を招い
ていた。一方、還元又は非酸化の雰囲気を作ると装置が
複雑化するという欠点があった。
また、従来は、一つの半導体製造装置に一種類のチャ
ックしか装備されていなかった。このため、小外形の半
導体素子を基準とすると、大外形のものを保持しかつ搬
送することが困難であった。また、素子の有無を検出す
る機能を持たせた場合には、稼働率の低下、生産性を悪
化等を招く欠点があった。
本発明は、上記欠点を解決すべくなされたものであ
り、装置を複雑化することなく、還元又は非酸化の雰囲
気を作ることにより、製品の歩留り、生産性、品質等の
向上を図ること、及び異種の半導体素子を確実にチャッ
クし移送することにより、稼働率の向上、生産性を向上
等を図ることが可能な半導体製造装置の提供を目的とす
るものである。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明の半導体製造装置
は、複数のリードフレームが配置される第１の供給部
と、前記第１の供給部から供給されるリードフレームを
還元又は非酸化の雰囲気中において間欠的に搬送する搬
送部と、前記搬送部に付設され、前記リードフレーム上
に接着剤を供給する第２の供給部と、複数の半導体素子
が配置される第３の供給部と、前記第３の供給部から供
給される半導体素子の位置決定を行なう位置決め部と、
前記搬送部に付設され、前記リードフレーム上に半導体
素子を接着する接着部と、半導体素子接着後のリードフ
レームを収納する収納部と、前記第３の供給部と前記位
置決め部との間において、及び前記位置決め部と前記接
着部との間において、それぞれ半導体素子の移送を行な
う移送部と、前記第１の供給部、前記搬送部、前記第２
の供給部、前記第３の供給部、前記位置決め部、前記接
着部、前記収納部及び前記移送部の各動作を自動制御す
る制御部とを有している。
また、前記第２の供給部は、少なくとも二つ以上の供
給装置を有しており、かつ、互いの供給装置における接
着剤の供給ピッチは、リードフレームのアイランドのピ
ッチの整数倍となっているものである。
さらに、前記移送部は、半導体素子を保持するための
保持部を有しており、かつ、前記保持部には、少なくと
も二つ以上の保持具が装備されているものである。
（作用） このような構成によれば、リードフレームの搬送系を
アイランドのピッチ毎の間欠送りにすることにより、XY
テーブル上において一枚毎に処理する場合の移動ロス時
間がなくなり、生産性が大幅に向上する。また、搬送部
は、装置を複雑化することなく、還元又は非酸化の雰囲
気を形成することができるため、製品の歩留り、生産
性、品質等の向上を図ることができる。さらに、一つの
アイランド毎に処理していくため、半導体素子が還元雰
囲気にさらされる時間が減り、製品の歩留り、信頼性等
を安定させかつ維持させることができる。
また、第２の供給部に供給装置を少なくとも二つ以上
設けることにより、複数個の異なる外形寸法を持つ半導
体素子に対応させることができ、さらに生産性を向上さ
せることが可能である。
さらに、外形寸法の異なる複数の半導体素子に対し
て、そのピックアップ時に、ピックアップすべき半導体
素子の外形寸法に最適なチャックを選択し使用すること
が可能である。このため、チャックミスや素子表面に配
置された電極パターン面へのダメージを防止することが
でき、生産性の向上や、歩留り、品質の維持向上を図る
ことができる。
（実施例） 以下、図面を参照しながら本発明の一実施例について
詳細に説明する。
第１図は本発明の一実施例に係わる半導体製造装置を
示すものである。ここで、11はリードフレーム搬送部、
12はリードフレーム供給部（第１の供給部）、13はリー
ドフレーム、14は接着剤供給部（第２の供給部）、15は
半導体素子供給部（第３の供給部）、16はゲージング部
（位置決め部）、17はチャック移送部、18はチャックホ
ルダー（保持部）、19はリードフレーム収納部、20は制
御部、101はマウントヘッド部（接合部）である。
リードフレーム搬送部11では、リードフレーム供給部
12から移送されたリードフレーム13が、リードフレーム
13のアイランドのピッチに応じて間欠送りさえている。
このリードフレーム13の搬送路としては、例えば第２図
に示すように、トンネル21が形成されており、このトン
ネル21内には還元ガス又は非酸化性ガスが注入されるこ
とにより外部の空気を遮断するようにしている。ここ
で、22はリードフレーム、23はICチップ、24はトランジ
スタチップ、25はトンネルカバー、26はガイド、27はヒ
ータブロック、28はヒータ、29はガス流路である。な
お、還元ガス又は非酸化性ガスとしては、例えば不活性
ガス（水素（H2）と酸素（O2）との混合ガス、窒素
（N2）ガス等）が用いられている。接着剤供給部14は、
チャック移送部17の搬送路上（Ｙ軸上）に設けず、リー
ドフレーム搬送路11の搬送路上（Ｘ軸上）に付設されて
いる。また、リードフレーム搬送路11には、マウントヘ
ッド部101が付設されており、ここで半導体素子がリー
ドフレーム13に接着される。なお、接着される半導体素
子は、半導体素子供給部15からチャック移送部17によっ
て供給される。また、リードフレーム搬送路11では、還
元又は非酸化の雰囲気が形成されると共に、その出口側
には冷却部が設けられており、接合後においては、リー
ドフレーム13の温度を低下させることができる。例え
ば、リードフレーム13が銅系の場合には、大気に触れた
際に表面酸化が進行しないような温度まで下げるように
する。
このような構成によれば、リードフレーム13の搬送系
をアイランドのピッチ毎の間欠送りにすることにより、
XYテーブル上において一枚毎に処理する場合の移動ロス
時間がなくなり、生産性が大幅に向上する。また、リー
ドフレーム搬送路11にはトンネル21が形成されている。
このため、装置を複雑化することなく、還元又は非酸化
の雰囲気を形成することができ、製品の歩留り、生産
性、品質等の向上を図ることができる。さらに、一つつ
のアイランドム毎に処理していくため、半導体素子が還
元雰囲気にさらされる時間が減り、製品の歩留り、信頼
性等を安定させかつ維持させることができる。
第３図は、上記第１図の半導体製造装置の接着剤供給
部14を詳細に示すものである。
Ｘテーブル31及びＹテーブル32の上部には、複数、例
えば二つのワイヤ半田供給装置33a,33bが載置されてい
る。このワイヤ半田供給装置33a,33bは、ワイヤスプー
ル34、ワイヤ繰り出し部、ワイヤ繰り出し量調整部、ク
ランパ等から構成されている。なお、外形が同寸法の半
導体素子を対象とした場合には、ワイヤ半田供給装置33
a,33bの一つを停止差せておくのもよいし、又ダイボン
ディングのスピードに応じては二つのワイヤ半田供給装
置33a,33bを連動して動作させ、生産性を向上させるこ
ともできる。また、外形が異なる寸法の半導体素子を対
象とする場合には、ワイヤ半田供給装置33a,33bの互い
のワイヤ半田径を変えることで対応が可能である。ワイ
ヤ半田供給装置33a,33bの半田材供給ピッチは、リード
フレーム13のアイランドのピッチＰの整数倍（1P,2P
…）にするのがよい。XYテーブル31,32は、アイランド
上に接合される半導体素子と同等の位置に半田が供給さ
れるように、制御部により指示させるため設けたもので
ある。
このような構成によれば、接着剤供給部14をリードフ
レーム搬送部11の搬送路上（Ｘ軸上）に設けているた
め、チャックを必要とせずに半田材の供給ができ、自動
化による生産性の向上が達成できる。また、半田供給装
置を少なくとも二つ以上設けることにより、複数個の異
なる外形寸法を持つ半導体素子に対応させることがで
き、さらに生産性を向上させることが可能である。ま
た、接着剤供給部14において、ワイヤ半田材をリードフ
レーム13へ供給する雰囲気が製造条件に合致する構造を
有するため、歩留り、品質の維持向上を達成できる。
第４図、前記第１図に示す半導体製造装置におけるチ
ャック移送部17を詳細に示すものである。ここで、15は
半導体素子供給部、16はゲージング部、18はチャックホ
ルダー、18a,18bはチャック（保持具）、41はボールス
クリュー、42はシート、43は半導体素子、44はXYテーブ
ル、45は半導体素子突上げ部、46はピン、47は位置決め
部品である。
チャック移送部17のチャックホルダー18には、複数、
例えば二つのチャック18a,18bが装備されている。チャ
ック18a,18bは、それぞれ制御部からの制御信号により
その動作が制御されている。チャック18a,18bには、そ
れぞれ真空用の穴が設けられており、互いの穴径は、保
持すべき異種の半導体素子のそれぞれの外形寸法により
決定することができる。なお、例えばチャック18aが動
作しているときには、チャック18bは、一連の動作で他
の部分と干渉しない位置に控えるように構成されてい
る。
このような構成によれば、外形寸法の異なる複数の半
導体素子に対して、そのピックアップ時に、ピックアッ
プすべき半導体素子の外形寸法に最適なチャックを選択
し使用することが可能である。このため、チャックミス
や素子表面に配置された電極パターン面へのダメージを
防止することができ、生産性の向上や、歩留り、品質の
維持向上を図ることができる。
［発明の効果］ 以上、説明したように、本発明の半導体製造装置によ
れば、次のような効果を奏する。
リードフレームの搬送系をアイランドのピッチ毎の間
欠送りにすることにより、XYテーブル上において一枚毎
に処理する場合の移動ロス時間がなくなり、生産性が大
幅に向上する。また、搬送部は、装置を複雑化すること
なく、還元又は非酸化の雰囲気を形成することができる
ため、製品の歩留り、生産性、品質等の向上を図ること
ができる。さらに、一つのアイランド毎に処理していく
ため、半導体素子が還元又は非酸化の雰囲気にさらされ
る時間が減り、製品の歩留り、信頼性等を安定させかつ
維持させることができる。
また、接着剤供給部をリードフレーム搬送部の搬送路
上に設けている。このため、チャックを必要とせずに半
田材の供給ができ、自動化による生産性の向上が達成で
きる。また、半田供給装置を少なくとも二つ以上設ける
ことにより、複数個の異なる外形寸法を持つ半導体素子
に対応させることができ、さらに生産性を向上させるこ
とが可能である。また、接着剤供給部において、ワイヤ
半田材をリードフレームへ供給する雰囲気が製造条件に
合致する構造を有するため、歩留り、品質の維持向上を
達成できる。
さらに、外形寸法の異なる複数の半導体素子に対し
て、そのピックアップ時に、ピックアップすべき半導体
素子の外形寸法に最適なチャックを選択し使用すること
が可能である。このため、チャックミスや素子表面に配
置された電極パターン面へのアメージを防止することが
でき、生産性の向上や、歩留り、品質の維持向上を図る
ことができる。
【図面の簡単な説明】
第１図は本発明の一実施例に係わる半導体製造装置を示
す平面図、第２図はリードフレームの搬送路を示す断面
図、第３図は前記第１図の半導体製造装置の接着剤供給
部14を示す平面図、第４図は前記第１図の半導体製造装
置のチャック移送部17を示す側面図、第５図は一個の半
導体装置の中に複数個の半導体素子を組み込んだ製品を
示す断面図、第６図は従来の半導体製造装置を示す平面
図、第７図は前記第６図の半導体製造装置の半導体素子
供給部64、ゲージング部65及びチャック移送部67を示す
側面図である。 11…リードフレーム搬送部、12…リードフレーム供給部
（第１の供給部）、13…リードフレーム、14…接着剤供
給部（第２の供給部）、15…半導体素子供給部（第３の
供給部）、16…ゲージング部（位置決め部）、17…チャ
ック移送部、18…チャックホルダー（保持部）、18a,18
b…チャック（保持具）、19…リードフレーム収納部、2
0…制御部、21…トンネル、22…リードフレーム、23…I
Cチップ、24…トランジスタチップ、25…トンネルカバ
ー、26…ガイド、27…ヒータブロック、28…ヒータ、29
…ガス流路、31…Ｘテーブル、32…Ｙテーブル、33a,33
b…ワイヤ半田供給装置、34…ワイヤスプール、41…ボ
ールスクリュー、42…シート、43…半導体素子、44…XY
テーブル、45…半導体素子突上げ部、46…ピン、47…位
置決め部品、101…マウントヘッド部（接合部）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 沼田 英夫 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝多摩川工場内 (56)参考文献 特開 昭54−46472（ＪＰ，Ａ) 特開 平２−56940（ＪＰ，Ａ) 実開 平１−121926（ＪＰ，Ｕ)

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】a.複数のリードフレームが配置される第１
    の供給部と、 b.前記第１の供給部から供給されるリードフレームを還
    元又は非酸化の雰囲気中において間欠的に搬送する搬送
    部と、 c.前記搬送部の搬送路上に固定して設けられ、ワイヤ繰
    り出し部、ワイヤ繰り出し量調整部及びクランパを有
    し、前記リードフレーム上にワイヤ状の接着材を供給す
    る第２の供給部と、 d.複数の半導体素子が配置される第３の供給部と、 e.前記第３の供給部から供給される半導体素子の位置決
    定を行なう位置決め部と、 f.前記搬送部に付設され、前記リードフレーム上に半導
    体素子を接合する接合部と、 g.半導体素子接着後のリードフレームを収納する収納部
    と、 h.前記第３の供給部と前記位置決め部との間において、
    及び前記位置決め部と前記接合部との間において、それ
    ぞれ半導体素子の移送を行なう移送部と、 i.前記第１の供給部、前記搬送部、前記第２の供給部、
    前記第３の供給部、前記位置決め部、前記接合部、前記
    収納部及び前記移送部の各動作を自動制御する制御部と を具備することを特徴とする半導体製造装置。
  2. 【請求項２】前記第２の供給部は、前記搬送部の搬送路
    上に固定して設けられる二つ以上の供給装置を有してお
    り、かつ、各供給装置における接着剤の供給ピッチは、
    前記リードフレームのアイランドのピッチの整数倍とな
    っていることを特徴とする請求項１記載の半導体製造装
    置。
  3. 【請求項３】前記ワイヤ状の接着剤は、半田から構成さ
    れていることを特徴とする請求項１記載の半導体製造装
    置。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100481527B1 (ko) * 1998-04-02 2005-06-08 삼성전자주식회사 다이 본딩 장치
US6248201B1 (en) * 1999-05-14 2001-06-19 Lucent Technologies, Inc. Apparatus and method for chip processing
US6168963B1 (en) * 1999-06-21 2001-01-02 Lucent Technologies, Inc. System for adhering parts
JP4549491B2 (ja) * 2000-03-13 2010-09-22 大日本印刷株式会社 樹脂封止型半導体装置
KR100484088B1 (ko) * 2002-12-06 2005-04-20 삼성전자주식회사 멀티 칩 패키지용 다이 어태치와 경화 인라인 장치
TWI236321B (en) * 2003-04-10 2005-07-11 Protec Co Ltd Tape feeder for chip mounters
KR20100093553A (ko) * 2007-12-03 2010-08-25 파나소닉 주식회사 부품 실장 장치
CN115020309B (zh) * 2022-08-09 2022-10-14 四川晁禾微电子有限公司 一种引线框架排列装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3909933A (en) * 1973-03-30 1975-10-07 Western Electric Co Method for transferring and bonding articles
JPS5446472A (en) * 1977-09-20 1979-04-12 Nec Corp Device and method for fabrication of semiconductor device
DE3303951A1 (de) * 1983-02-05 1984-08-09 Standard Elektrik Lorenz Ag, 7000 Stuttgart Bestueckungstisch zum manuellen bestuecken von schaltungstraegern
JPH0777308B2 (ja) * 1987-05-28 1995-08-16 三洋電機株式会社 部品装着装置
JPH01121926A (ja) * 1987-11-06 1989-05-15 Nec Corp メモリ回路
JPH01121926U (ja) * 1988-02-13 1989-08-18
US4855007A (en) * 1988-06-03 1989-08-08 Motorola Inc. Automatic die attach workholder

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