JPH01121926A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はコンピュータの制御回路に使用される先入れ／
先出し形（以後、ＦＩＦＯ形と称する。）バッファメモ
リに関する。

（従来の技術） 従来、この種のＦＩＦＯ形バッファメモリは、１ビツト
より成るＦＩＦＯ形バッファメモリ素子を必要段数だけ
重ねて使用する方式、または書込み番地を示すカウンタ
と読出し番地を示すカウンタとを有し、書込み／読出し
がそれぞれ独立して実行できる形式のデュアルポートメ
モリを使って、ＦＩＦＯ形バッファメモリを構成する方
式とが公知である。

（発明が解決しようとする問題点） 上述した従来のＦＩＦＯ形バッファメモリにおいては、
前者の方式と後者の方式とがある。

しかし、１ビツトより成るＦＩＦＯ形バッファメモリ素
子を必要段数だけ重ねて構成する前者の方式では、入力
され九データがすべてのＦＩＦＯ形バッファメモリを通
って出力端子に現れるため、ＦＩＦＯ形バッファメモリ
が窒のときに入力されたデータは、即刻、出力には現れ
ないため、大容量のＦＩＦＯ形バッファメモＩＪ　を構
成できないと云う欠点がある。

論っぽう、書込み／読出しの独立したカウンタと、デュ
アルポートメモリとを使用する後者の方式について％書
込みと読出しとにそれぞれひとつのカウンタを備えてい
るため、メモリの番地に展開する回路が大きくなって小
形にＦＩＦＯ形バッファメモリ金構成できないと云う欠
点がある。

本発明の目的は、データをシフトレジスタに収容すると
ともに次に収容するデータのアドレスを増減可能なカウ
ンタに保持し、データ入力時には直ちに当該ビットにデ
ータを入力して。

データの入力後はカウンタの（［ヲひとつ増分して次の
データ入力に備えるが、データの出力後にはカウンタの
値をひとつ減分して入力可能なデータビット数を１ビツ
トだけ増分することによって上記欠点を除去し１回路を
小規模に形成できるように構成したメモリ回路を提供す
ることにある。

（問題点を解決するための手段） 本発明によるメモリ回路はシフトレジスタと。

カウンタと、デコーダと、ＡＮＤゲーグーとを具備し、
先入れ／先出し形バッファメモリが形成できるように構
成したものである。

シフトレジスタは複数のビット幅を有し、各ビットに対
応してレジスタ素子金偏えてデータを先入れ／先出し方
式で格納するためのものである。

カウンタは、シフトレジスタの書込みデータビット位置
のアドレスを示し、計数ならびに増分／減分を実行して
書込み／続出しを制御するためのものである。

デコーダはカラｙりの値を入力して、シフトレジスタの
データビット位置に対応させてアドレスを指定するため
のものである。

ＡＮＤゲーグーは、データの入力時にはカウンタの値に
対応するアドレスに置かれたレジスタ素子にデータを２
ツチしてカウンタの値を１だけ増分させ、データの出力
時にはシフトレジスタよりデータを取出すとともに、シ
フトレジスタの内容を１だけシフトさせ、カウンタの値
を１だけ減分させる九めのものである。

（！ｊ！施例） 次に、本発明について図面を参照して説明する。

第１図は１本発明によるメモリ回路の一実施例を示すブ
ロック図である。第１図において、１はデータ用のシフ
トレジスタ、２はアドレスポインタ用のカウンタ、３１
〜３８はそれぞれシフトレジスタ１を構成するレジスタ
素子、４はデコード回路、５１〜５８はそれぞれＡＮＤ
ゲート、２１はＯＲゲート、２２はＡＮＤゲートである
。

第１図において、シフトレジスタ１はデータを収容する
８ビツト長のものであり、構成要素である各レジスタ素
子３１〜３８は外部データ端子（Ｄ）と、外部データを
取込むクロック抱子（ＬＣＫ）と、データをシフトする
シフト端子（ＳＣＫ）と、データ出力端子（Ｑ）とを備
えている。

カラ／り２は、シフトレジスタ１のどの位置にデータ金
書込むべきかを指示するものであり、カウンタ２の指示
値に応じてデータが窒であることを示す空データ端子（
ＥＭＰＴＹ　ＦＬＡＧ　）１０と、データの入る余地が
ないことを示すデータ満杯端子ＦＵＬＬ　ＦＬＡＧｌ　
１とに出力が得られる。カウンタ２の初期値は１′０”
であり、カウンタ２が１０”を示しているときにはＦＩ
ＦＯ形バッファメモリが空である。

シフト入力クロック端子（５ＨＩＦＴ　　ＩＮ　ＣＬ−
ＯＣＫ）８の立上りにおいて、シフト入力データ端子（
５ＨＩＦＴ　　ＩＮ　ＤＡＴＡ）６に入力されたデータ
はカウンタ２によって指示されているレジスタ１の所定
位置に格納される。

カウンタ２の値は、シフトインクロック端子（８）（Ｉ
ＦＴ　　ＩＮ　ＣＬＯＣＫ）　８の豆下りで１だけ増分
し１次に入力されるデータにそなえる。

シフトアウトクロック端子（５ＨＩＦＴ　０ＵＴＣＬＯ
ＣＫ）９の立上りでは回路は動作せず、その立下りでシ
フトレジスタ１がシフトし、カウンタ２の値が１だけ減
分してシフトアウトデータ端子（８ＨＩＦ’Ｔ　ＯＵＴ
　ＤＡＴＡ　）７には次のデータが現れる。これによっ
て、ＦＩＦＯ形バッファメモリのデータ金シフトアウト
クロック端子（ＳＨＩＦＴ　ＯＵＴ　ＣＬＯＣＫ）９の
立上りで直ちに読出丁ことができる。

なお本実施例では８ビツト長、１ビツト幅のＦＩＦＯ形
バッファメモリの実例を示したが、シフトレジスタ１、
カウンタ２、ならびにデコーダ４のビット幅を大きくす
れば同様にしてビット長の大きなＦＩＦＯ形バッファメ
モリｔｍ放でき、ｔた多ビツト幅のＦＩＦＯ形バッファ
メモリを構成するためビット幅を大きくしたければ、シ
フトレジスタ１のみのビット幅を増加させればよい。

（発明の効果） 以上説明したように本発明は、データ七シフトレジスタ
に収容するとともに次に収容するデータのアドレスを増
減可能なカウンタに保持し、データ入力時には直ちに当
該ビットにデータを入力して、データの入力後はカウン
タの値をひ１とつ増分して次のデータ入力に備えるがデ
ータの出力後にはカウンタの値をひとつ減分して入力可
能なデータビット数を１ビツトだけ増分することによっ
て、カウンタの値によってレジスタのデータ入力位ｅを
管理できるため、ＦＩＦＯ形バッファメモリの速度性能
が向上し、小形であって、より大容量化できると云う効
果がある。

【図面の簡単な説明】

第１図は、本発明によるメモリ回路の一実施例を示すブ
ロック図である。 １・・・シフトレジスタ　　　２・・・カウンタ３１〜
３８・・・レジスタ素子 ４・・・デコード回路　　２１・・・ＯＲゲート２２−
．５１〜５８・・・ＡＮＤゲート６〜１１・・・端子 特許出願人　　日本電気株式会社

Claims (1)

【特許請求の範囲】
1. 複数のビット幅を有し、前記各ビットに対応してレジス
   タ素子を備えてデータを先入れ／先出し方式で格納する
   ためのシフトレジスタと、前記シフトレジスタの書込み
   データビット位置のアドレスを示し、計数ならびに増分
   ／減分を実行して書込み／読出しを制御するためのカウ
   ンタと、前記カウンタの値を入力して前記シフトレジス
   タの前記データビット位置に対応させて前記アドレスを
   指定するためのデコーダと、前記データの入力時には前
   記カウンタの値に対応する前記アドレスに置かれた前記
   レジスタ素子に前記データをラッチして前記カウンタの
   値を１だけ増分させ、前記データの出力時には前記シフ
   トレジスタより前記データを取出すとともに前記シフト
   レジスタの内容を１だけシフトさせ、前記カウンタの値
   を１だけ減分させるためのＡＮＤゲート群とを具備し、
   先入れ／先出し形バッファメモリが形成できるように構
   成したことを特徴とするメモリ回路。