JP2607501B2

JP2607501B2 - ビルディングブロックの端子位置設定方法

Info

Publication number: JP2607501B2
Application number: JP62031412A
Authority: JP
Inventors: 真佐子室伏; 正昭山田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-02-16
Filing date: 1987-02-16
Publication date: 1997-05-07
Anticipated expiration: 2012-05-07
Also published as: JPS63199443A

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明はコンピューターを用いたビルディングブロッ
ク方式の半導体集積回路のポリセルブロックの端子位置
自動決定方法に関する。

（従来の技術）ビルディングブロック方式の半導体集積回路は論理機
能や記憶機能を有する回路を矩形をなす回路ブロックと
称される領域に設け、ブロック間の配線をすることによ
り所望の動作を得るものである。回路ブロックとして
は、RAM,ROM,CPUやポリセルで構成されるものを用い
る。

第３図に一般的なビルディングブロック方式による半
導体集積回路チップの概略構成を示す。チップ上には複
数の回路ブロック１、各回路ブロック間の配線領域２、
周辺には入出力回路領域３が設けられている。ブロック
間配線領域は複数のチャネル領域に分けられチャネル配
線手法により自動配線される事が多い。またポリセルブ
ロックには、使用頻度の高い論理素子を配置したものを
配線領域と交互に並べて所定の機能を満すように結線す
る。

（発明が解決しようとする問題点）従来の方法では、第４図（ａ），（ｂ）に示すものが
知られているがブロック間の配線を効率的に行なうため
の端子位置決定手法がなかった。

本発明ではブロック間の配線長の短縮化を行なってチ
ップ面積の縮小を図り得るポリセルブロックを含むビル
ディングブロックの端子位置設定方法を提供することを
目的とする。

〔発明の構成〕

（問題点を解決するための手段）半導体基板にポリセルブロックを含む複数の回路ブロ
ックを配置したビルディングブロック方式の集積回路の
端子位置設定方法において、ポリセルブロックの辺上に
端子を割り当てた後、着目端子の存在辺と、着目端子の
つながる信号の配線の前記着目端子存在辺と平行な成分
の存在する範囲との重なりを算出し、その範囲内で着目
端子位置を決定する事を特徴とするポリセルブロックを
含むビルディングブロックの端子位置設定方法。

（作用）ポリセルブロックの端子の端子存在辺に平行な配線
（幹線）の線分を短縮することにより配線長の短縮、ブ
ロック間配線領域の縮小、ひいてはチップの面積の縮小
を図る。

（実施例）第１図にブロック間配線領域を複数のチャネルに分割
し、チャネル毎に端子位置を設定する場合のフローチャ
ートを示す。

ブロック間の概略径路が決定することにより各ブロッ
クの端子存在辺が与えられると「Start」される。

stepA:着目チャネル内の全ての信号端子について端子設
定可能範囲αを算出する。

第２図（ａ）〜（ｄ）は種々の端子位置関係を示して
いる。例えばブロックB,C,Eはポリセルブロック、ブロ
ックA,D,FはRAM,ROM,CPU等のブロックである。Ｘ印は端
子位置が既に決定している信号端子であり、△印はその
辺に存在する事だけが定まっている端子位置未定端子で
ある。着目しているチャネル領域を破線で囲まれた
（Ｉ）領域とする。尚、図中で一点鎖線は本実施例によ
り位置が設定される端子同士を結線する配線を示し、二
点鎖線は後述するβまたはγの範囲を説明するための仮
想の線である。

第２図（ａ）で着目する端子が１であるとすると、端
子設定可能範囲αはブロックＥのｘ辺上で定義される。
一方、端子２においてはその位置はあるＸ座標となる。

stepB:着目チャネル内の全ての信号端子について相手先
範囲βを算出する。

今、第２図（ａ）において、相手先端子２の範囲βは
あるＸ座標である。

第２図（ｂ）においては、端子１の相手先端子は2,
2′でありこの様に相手先が複数あるときはβ（x₁,x₂）
で次式で示される。

x₁＝max（minαtn） x₂＝min（maxαtn）但し、αtnは相手先端子tnのブロック上の存在座標範
囲。tnの位置が決まっていればその位置。決まっていな
ければ端子存在辺の範囲と同じ。すなわち、範囲βの一
端となるx₁は個々の相手先端子のとりうるｘ座標の最小
値同士のすべての相手先端子間での最大値、他端となる
x₂は個々の相手先端子のとりうるｘ座標の最大値同士の
すべての相手先端子間での最小値である。

第２図（ｂ）においては端子2,2′のαtnは夫々図中
α₂,α_２′で示されており、minαtnは端子２について
は図示したα_２と同じ、２′については図示する如くmi
nα_２′として得られる。従ってこの例におけるx₁はこ
れらα₂,minα_２′のうち大きい方のminα_２′の座標と
なる。

また、maxαtnは端子２については図示したα_２と同
じ、２′については図示する如くα_２′の最大座標max
α_２′として得られる。従ってx₂はこれらα₂,max
α_２′のうち小さい方のα_２の座標となる。

第２図（ｂ）〜（ｄ）において夫々βの範囲を図示し
た。ポリセルブロックにおいても、共用クロック端子の
ような場合には既に位置が決定されている場合もある。
RAM,ROM,CPU等では基本的に位置決定済である。

stepC:チャネル内の全ての信号端子についてγ＝αηβ
を算出する。

即ち、着目端子（１）のαと相手先端子又は端子群
（２）（２′）の重なる範囲を検索しγとして設定す
る。重なりがない場合はγ＝φ（空集合）となる。

stepD:チャネル内の全ての信号端子のうちγ≠φのもの
についてβの絶対値が小さいものからγの範囲で端子位
置を決める。第２図の例では第２図（ａ），（ｂ），
（ｃ）の順に設定される。

stepE:チャネル内の全ての信号端子のうちγ＝φのもの
についてαの範囲でβに近いところに端子位置を決め
る。

第２図（ｄ）では端子１はブロックＥのなるべく右端
に設定されることになる。

第２図（ｅ）は位置が決定された各端子を示してい
る。21はポリセル列、22はポリセルブロック内の配線領
域を示している。

この様にして各チャネルについて上記の様な処理を行
なう。

〔発明の効果〕

本発明によれば、効率的に端子位置の決定が為され、
ブロック間配線の短縮、配線領域の縮小が可能となる。

【図面の簡単な説明】

第１図は本発明の実施例を説明するフローチャート、第
２図は実施の平面図、第３図はビルディングブロック方
式の集積回路のレイアウト図、第４図は集積回路設計の
フローチャートである。

Claims

(57)【特許請求の範囲】

【請求項１】第１端子を有する第１回路ブロックを含む
複数の回路ブロックが所定方向に配列された第１回路ブ
ロック列と、第２端子を有する第２回路ブロックを含む
複数の回路ブロックが前記第１回路ブロック列と平行に
配列された第２回路ブロック列と、前記第１及び第２回
路ブロック列の間に設けられ前記第１端子と前記第２端
子とを接続する配線が形成されるチャネル領域とを備え
たビルディングブロックの端子位置設定方法において、前記第１回路ブロックの前記チャネル領域に面した辺上
における前記第１端子の設定可能範囲を得るステップ
と、前記第２回路ブロックの前記チャネル領域に面した辺上
における前記第２端子の設定可能範囲を得るステップ
と、前記所定方向における前記第１端子の設定可能範囲と前
記第２端子の設定可能範囲が重なる範囲を得るステップ
と、前記重なる範囲が存在する場合はこの範囲に基づいて前
記第１及び第２端子の位置を決定し、前記重なる範囲が
存在しない場合は前記第１及び第２端子の設定可能範囲
に基づいて前記第１及び第２端子の位置を決定するステ
ップとを有することを特徴とするビルディングブロックの端子
位置設定方法。