JPS60180139A - 半導体装置の設計方法 - Google Patents
半導体装置の設計方法Info
- Publication number
- JPS60180139A JPS60180139A JP3435384A JP3435384A JPS60180139A JP S60180139 A JPS60180139 A JP S60180139A JP 3435384 A JP3435384 A JP 3435384A JP 3435384 A JP3435384 A JP 3435384A JP S60180139 A JPS60180139 A JP S60180139A
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- JP
- Japan
- Prior art keywords
- wiring
- unit block
- circuit
- positions
- terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
この発明は半導体装置を構成する論理機能を具有する回
路を形成する単位ブロックの構成方法に関するものであ
る。
路を形成する単位ブロックの構成方法に関するものであ
る。
（従来技術）
従来、半導体装置を設計する場合においては、例、ｔば
フリップフロ２１回路のように予め設計さ扛だ一定の論
理機能を具有する回路の１個のブロックを単位として設
計し、その設計された単位ブロックを一定の個数集合さ
せ、一定の論理機能を具備する半導体装置を設計してい
た。
フリップフロ２１回路のように予め設計さ扛だ一定の論
理機能を具有する回路の１個のブロックを単位として設
計し、その設計された単位ブロックを一定の個数集合さ
せ、一定の論理機能を具備する半導体装置を設計してい
た。
ここにおいて、ブロックとは予め設計さ扛た一定の論理
機能を具有するバタンかレイアウトされたブロック又は
論理機能を具有する回路のブロックを称するものとする
。
機能を具有するバタンかレイアウトされたブロック又は
論理機能を具有する回路のブロックを称するものとする
。
しかし、上記のフリツ１フロッ１回路のように一定の論
理機能を具有する回路は、第１図（ａ） 、 （ｂ）に
示されるように、信号を入力する入力端子の位置又は信
号を出力する出力端子の位置にランダムに設定さ扛てい
た。
理機能を具有する回路は、第１図（ａ） 、 （ｂ）に
示されるように、信号を入力する入力端子の位置又は信
号を出力する出力端子の位置にランダムに設定さ扛てい
た。
第１図（ａ）に示されるＪＫフリツプフロツ１回路と称
される論理機能を具有する回路においては、ブロックの
大きさが一定でなく、Ｊ、Ｋ又はφ等の入力端子の位置
もランダムな位置に配設されていて、規則的な位置に配
設されていなかった。また、同図（ｂ）に示されるセル
方式の設計方法においても事情は略同様であった。
される論理機能を具有する回路においては、ブロックの
大きさが一定でなく、Ｊ、Ｋ又はφ等の入力端子の位置
もランダムな位置に配設されていて、規則的な位置に配
設されていなかった。また、同図（ｂ）に示されるセル
方式の設計方法においても事情は略同様であった。
上述の場合において、入力端子等の位置は予めコンピュ
ータ等の機械に登録しておいた位置であり、配線等の位
置をデジタイズする場合において、上記登録した位置と
配線等の位置とが正確に合致しなければならない。
ータ等の機械に登録しておいた位置であり、配線等の位
置をデジタイズする場合において、上記登録した位置と
配線等の位置とが正確に合致しなければならない。
ところが、実際に行なわれる一定の論理機能を具有する
回路を設計する作業においては、コンピュータ等の機械
に登録した座標上の位置と配線等の位置を拾っていく。
回路を設計する作業においては、コンピュータ等の機械
に登録した座標上の位置と配線等の位置を拾っていく。
その後において、この双方を出力することによシ完成し
たバタンレイプラト図又は論理機能ｔｌ−具有する回路
図を出力して、座標上の位置と配線等の位置とにおける
配線と端子との位置が各々合致しているか否かを確認す
る。
たバタンレイプラト図又は論理機能ｔｌ−具有する回路
図を出力して、座標上の位置と配線等の位置とにおける
配線と端子との位置が各々合致しているか否かを確認す
る。
上記の方法を採用しない場合においては、配線等の位置
のデジタイズに長い時間が必要となるためである。
のデジタイズに長い時間が必要となるためである。
しかし、この従来の方法においては、配線等の位置のデ
ジタイズ後に配線等の位置が合致しないことが往々にし
てあり配線等の位置のデジタイズの再修正を実行しなけ
ればならないという状態によシ、デジタイズに長い時間
を必要としていた。
ジタイズ後に配線等の位置が合致しないことが往々にし
てあり配線等の位置のデジタイズの再修正を実行しなけ
ればならないという状態によシ、デジタイズに長い時間
を必要としていた。
そのため、一定の論理機能を具有する回路を設計する場
合において、設計時間の短縮又は設計の容易性という点
に鑑み、大きな障害となっていた。
合において、設計時間の短縮又は設計の容易性という点
に鑑み、大きな障害となっていた。
また、コンピュータ等の機械を使用して設計を実行する
方式（例えばビルディング・ブロック方式）を採用する
場合においても、コンピュータ等の機械を使用する時間
が長くなるという欠点を有していた。
方式（例えばビルディング・ブロック方式）を採用する
場合においても、コンピュータ等の機械を使用する時間
が長くなるという欠点を有していた。
なお、ビルディング・ブロック方式とは、コンピュータ
等の機械によるノ９タンレイアウト図又は論理機能を具
有する回路図等を自動的に配置又は配線する方式を称す
る。
等の機械によるノ９タンレイアウト図又は論理機能を具
有する回路図等を自動的に配置又は配線する方式を称す
る。
上記の方式によシ、コンピュータ等の機械への従来のよ
うなセルの登録を実行すると、自動的に配線する場合に
おいて、端子等の位置を検出するために、サーチライン
の走査幅を非常に細分化する必要があシ、それによシコ
ンピユータ等の機械によシ処理する時間が長く彦るとい
う欠点も発生していた。
うなセルの登録を実行すると、自動的に配線する場合に
おいて、端子等の位置を検出するために、サーチライン
の走査幅を非常に細分化する必要があシ、それによシコ
ンピユータ等の機械によシ処理する時間が長く彦るとい
う欠点も発生していた。
（発明の目的）
この発明の目的は従来技術にみら扛た上述の欠点を解消
し、一定の論理機能を具有する回路を設計する場合にお
いて、コンピュータ等の機械ニよる設計時間を短縮する
ことにある。
し、一定の論理機能を具有する回路を設計する場合にお
いて、コンピュータ等の機械ニよる設計時間を短縮する
ことにある。
即ち、一定の予め設計された論理機能を具有する回路を
形成する単位ブロックにおける配線層上に存在する点を
予め設定された座標により表示するように構成した半導
体装置の設計方法において、上記単位ブロックにおける
入力端子と出力端子との位置合、該位置を表示する点が
存在する少なくとも一方の直線上に存在させることｅ％
徴とする半導体装置の設計方法を提供することにある。
形成する単位ブロックにおける配線層上に存在する点を
予め設定された座標により表示するように構成した半導
体装置の設計方法において、上記単位ブロックにおける
入力端子と出力端子との位置合、該位置を表示する点が
存在する少なくとも一方の直線上に存在させることｅ％
徴とする半導体装置の設計方法を提供することにある。
（発明の実施例）
以下、この発明の実施例を添付の図面を参照して説明す
る。
る。
予め設計された一定の論理機能全具有する回路又はノ４
タンレイアウトを実行する際においては、７乃至２０層
の配線層、拡散層及び開孔層等の層毎のバタンをセルと
して予めコンピュータ等の機械に登録する。
タンレイアウトを実行する際においては、７乃至２０層
の配線層、拡散層及び開孔層等の層毎のバタンをセルと
して予めコンピュータ等の機械に登録する。
また、配線層はポリシリコン又はアルミニウム等によシ
形成され通常３乃至４層積層する。
形成され通常３乃至４層積層する。
第２図（ａ）乃至（ｄ）はこの発明の模式図を示すもの
である。
である。
同図（ａ）は第１の配線層を配線するための格子間隔が
例えばａである第１の配線格子を示すものである。第１
の配線層は例えばポリエチレン層により形成される。
例えばａである第１の配線格子を示すものである。第１
の配線層は例えばポリエチレン層により形成される。
同図（ｂ）は第２の配線層を配線するための格子間隔が
例えばｂである第２の配線格子を示すものである。第２
の配線層は例えば１層のアルミニウム層により形成され
る。
例えばｂである第２の配線格子を示すものである。第２
の配線層は例えば１層のアルミニウム層により形成され
る。
同図（ｅ）は第３の配線層を配線するための格子間隔が
例えばＣである第３の配線格子を示すものである。
例えばＣである第３の配線格子を示すものである。
同図（ｄ）はセルの１例、即ち論理機能を具有した回路
の単位ブロックとその単位ブロックにおける端子等の位
置を表示した模式図である。
の単位ブロックとその単位ブロックにおける端子等の位
置を表示した模式図である。
同図（ａ）乃至（ｄ）において、二重丸が付された点１
は、同図（ｄ）に表示される論理機能を具有した回路の
単位ブロックをコンピュータ等の機械に登録する場合に
おいて、予め設定された座標の原点を示すものである。
は、同図（ｄ）に表示される論理機能を具有した回路の
単位ブロックをコンピュータ等の機械に登録する場合に
おいて、予め設定された座標の原点を示すものである。
同図（ａ）乃至（ｃ）における各々の配線格子も同図（
ｄ）に表示される座標の原点を基準にしてその座標がコ
ンピュータ等の機械に登録される。
ｄ）に表示される座標の原点を基準にしてその座標がコ
ンピュータ等の機械に登録される。
同図（ｄ）において、単位ブロックにおける端子ａｌ＋
ａ２ ＋ ａｌｔは同図（ａ）に示される第１の配線格
子における点Ａ、 、 Ａ２． Ａ３の位置と各々一致
していて、同様に端子す、は同図価）に示される第２の
配線格子における点Ｂ１の位置と一致している。
ａ２ ＋ ａｌｔは同図（ａ）に示される第１の配線格
子における点Ａ、 、 Ａ２． Ａ３の位置と各々一致
していて、同様に端子す、は同図価）に示される第２の
配線格子における点Ｂ１の位置と一致している。
さらに、端子Ｊ ＋ Ｃ２＋ Ｃ３＋ Ｃ４＋ Ｃ５は
同図（Ｃ）に示される第３の配線格子における点Ｃ１＋
０２＋ Ｃ３，Ｃ４＋Ｃ３の位置と一致している。
同図（Ｃ）に示される第３の配線格子における点Ｃ１＋
０２＋ Ｃ３，Ｃ４＋Ｃ３の位置と一致している。
上述の場合において、同図（ａ）乃至（ｃ）に示される
実施例においては、すべての端子は各々の配線層におけ
る、例えば一本の配線格子と、該配線格子と直交する方
向の配線格子との交点（この交点を格子点と称する。）
上に存在する。
実施例においては、すべての端子は各々の配線層におけ
る、例えば一本の配線格子と、該配線格子と直交する方
向の配線格子との交点（この交点を格子点と称する。）
上に存在する。
しかし、実際に一定の論理機能を具有する回路を設計す
る作業の場合においては、その必要がなく、端子が少な
くとも一方の配線格子上に存在していれば、もう一方の
配線格子上に存在するか否かを配線格子間の幅によシサ
ーチラインの走査によって実行することができる。
る作業の場合においては、その必要がなく、端子が少な
くとも一方の配線格子上に存在していれば、もう一方の
配線格子上に存在するか否かを配線格子間の幅によシサ
ーチラインの走査によって実行することができる。
なお、この実施例においては、配線層を３層と仮定して
説明したが、配線層の数はこの発明の実施例における本
質的な属性ではなく、この発明の本質は配線層の数に限
定されないことは明らかである。
説明したが、配線層の数はこの発明の実施例における本
質的な属性ではなく、この発明の本質は配線層の数に限
定されないことは明らかである。
（発明の効果）
この発明は、以上説明したように、半導体装置を構成す
る、一定の予め設計された論理機能を具有する回路を形
成する単位ブロックにおける信号を入力する入力端子及
び信号を出力する出力端子との位置を単位ブロックにお
ける配線層の格子（仮想領域）のいずれか一方の格子上
に存在させているため、かつ、サーチラインにおける走
査ピッチを従来よシ犬にすることができるため、コンピ
ュータ等の機械による、論理機能を具有する回路を形成
する単位ブロックを処理する時間を短縮することが可能
となる。
る、一定の予め設計された論理機能を具有する回路を形
成する単位ブロックにおける信号を入力する入力端子及
び信号を出力する出力端子との位置を単位ブロックにお
ける配線層の格子（仮想領域）のいずれか一方の格子上
に存在させているため、かつ、サーチラインにおける走
査ピッチを従来よシ犬にすることができるため、コンピ
ュータ等の機械による、論理機能を具有する回路を形成
する単位ブロックを処理する時間を短縮することが可能
となる。
また、半導体装置を構成する論理機能を具有する回路の
単位ブロックにおける信号倉入力するための入力端子及
び信号を出力するための出力端子の位置を配線層におけ
るいずれか一方の配線格子上に存在させているため、配
線等のデジタイズによシセルヌは配線の位置を拾うため
、かつ比較的広い配線格子ピッチにニジチェックすれば
よいため、配線等のデジタイズの誤シが少なくなり、容
易に半導体装置を設計することができるという優れた効
果を奏するものである。
単位ブロックにおける信号倉入力するための入力端子及
び信号を出力するための出力端子の位置を配線層におけ
るいずれか一方の配線格子上に存在させているため、配
線等のデジタイズによシセルヌは配線の位置を拾うため
、かつ比較的広い配線格子ピッチにニジチェックすれば
よいため、配線等のデジタイズの誤シが少なくなり、容
易に半導体装置を設計することができるという優れた効
果を奏するものである。
第１図（ａ） （ｂ）は従来例を示す模式図、第２図（
ａ）乃至（ｄ）はこの発明の実施例を示す模式図である
。 １・・・原点、ａＩＩ ’Ｌ２１ Ｃ３＋ １）Ｉ＋
（ｊｌ＋ ０２＋ （−３，Ｃ４＋Ｃ５”’端子、Ａ、
、 Ａ、、 Ａ、、 Ｂ１． Ｃ，、Ｃ，、Ｃ，、Ｃ４
，Ｃ。 ・・・端子の配線格子上の点。 第１図 （ａ） 手続補正書 昭和５師 ｒ７月ＩＢ日 特許庁長官志賀 学 殿 １、事件の表示 昭和５９年 特 許 願第 ３４３５３ 号２、発明の
名称 半導体装置の設計方法 ３、補正をする者 事件との関係 特 許 出願人 （０２９）沖電気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日 （自発）６、
補正の対象 明細書の発明の詳細な説明の欄
ａ）乃至（ｄ）はこの発明の実施例を示す模式図である
。 １・・・原点、ａＩＩ ’Ｌ２１ Ｃ３＋ １）Ｉ＋
（ｊｌ＋ ０２＋ （−３，Ｃ４＋Ｃ５”’端子、Ａ、
、 Ａ、、 Ａ、、 Ｂ１． Ｃ，、Ｃ，、Ｃ，、Ｃ４
，Ｃ。 ・・・端子の配線格子上の点。 第１図 （ａ） 手続補正書 昭和５師 ｒ７月ＩＢ日 特許庁長官志賀 学 殿 １、事件の表示 昭和５９年 特 許 願第 ３４３５３ 号２、発明の
名称 半導体装置の設計方法 ３、補正をする者 事件との関係 特 許 出願人 （０２９）沖電気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日 （自発）６、
補正の対象 明細書の発明の詳細な説明の欄
Claims (1)
- （１）所定の予め設計された論理機能を具備する回路が
形成される単位ブロックにおける配線層上に存在する点
を予め設定された座標によシ表示するように構成した半
導体装置の設計方法において、上記単位ブロックにおけ
る入力端子と出力端子との位置を、該位置を表示する点
が存在する少なくとも一方の直線上に存在させることを
特徴とする半導体装置の設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3435384A JPS60180139A (ja) | 1984-02-27 | 1984-02-27 | 半導体装置の設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3435384A JPS60180139A (ja) | 1984-02-27 | 1984-02-27 | 半導体装置の設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60180139A true JPS60180139A (ja) | 1985-09-13 |
Family
ID=12411783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3435384A Pending JPS60180139A (ja) | 1984-02-27 | 1984-02-27 | 半導体装置の設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60180139A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02106968A (ja) * | 1988-10-17 | 1990-04-19 | Hitachi Ltd | 半導体集積回路装置及びその形成方法 |
| JPH04107951A (ja) * | 1990-08-28 | 1992-04-09 | Hitachi Ltd | 多層配線方法 |
-
1984
- 1984-02-27 JP JP3435384A patent/JPS60180139A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02106968A (ja) * | 1988-10-17 | 1990-04-19 | Hitachi Ltd | 半導体集積回路装置及びその形成方法 |
| JPH04107951A (ja) * | 1990-08-28 | 1992-04-09 | Hitachi Ltd | 多層配線方法 |
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