JP2516281B2 - ディジタル―アナログ変換システム - Google Patents

Description

【発明の詳細な説明】 ［技術分野］ 本発明は総括的に制御用途に使用されるディジタル−
アナログ変換システムに関する。詳細にいえば、本発明
は広レンジ、高精度、高速のディジタル−アナログ変換
（DAC）システムに関する。

［背景技術］ 多くの制御用途において、コンピュータやセンサの出
力などのディジタル信号をアナログ信号に変換し、制御
を行うことが必要である。アナログ信号は通常、ディジ
タル・ワードの値に対応した電圧である。多くのこのよ
うな用途において、必要なディジタル・ワードのサイズ
は高精度の市販されているDACで利用可能なレンジ（量
子化幅）よりも大きなものである。DACのコストはレン
ジが12ビットのパフォーマンスから16、さらには18、22
ビットのパフォーマンスへ増加するにしたがい、大幅に
増加する。さらに、このレンジの変換器は通常、高い精
度及び高い速度を有していない。なお、DACがディジタ
ル・ワードをアナログ信号に変換する速度は、テータ・
レートあるいはビット・レートと呼ばれ、これらの用語
は以下において同義語として使用する。あるディジタル
・ワードから他のものへ切り換える際にDACのアナログ
信号のエラーが生じるため、データ・レートは制限され
ている。これらのエラーが整定する時間はDACのデータ
・レートを決定する主要要因である。一方がディジタル
・ワードの上位ビットを処理し、もう一方が下位ビット
を処理する少なくとも２つのDACを組み合わせることに
より、コストとパフォーマンスの問題に対処するいくつ
かの手法が試みられている。たとえば、16ビットのDAC
の用途において、一方のDACは2⁰ないし2⁷のレンジに対
応したビットを処理し、第２のDACは2⁸ないし2¹⁶のレン
ジに対応したビットを処理する。これらの変換されたビ
ットを表す電圧を次いで、抵抗ネットワークなどの適切
な分圧器を使用して組み合わせ、全体的なアナログ値に
対する各セットのビットの寄与を適切に評価する。この
組み合わされた電圧はディジタル・ワードの値に対応し
ている。

Gummの米国特許第4410879号明細書においては、２つ
の限定された分解能のDACがカスケード接続され、一方
がディジタル入力信号の下位ビットを変換し、他方が高
位ビットを変換するようになっている。逐次近似技法を
使用して、下位のDACをリセットする。Gummの特許の装
置は単一のDACを使用する場合よりも大きいレンジを提
供するが、DACの各々を独立して使用する場合よりも高
い精度あるいは高いデータ・レートを提供するものでは
ない。

Altmanの米国特許第4544911号明細書は２つのDACを組
み合わせて、高い単調度、高い分解能、及び多くのステ
ップを備えた大きなレンジを提供している。この装置で
は、下位DACのレンジが高位DACの１ステップよりも大き
くなるように抵抗分圧器によって調節されているので、
下位DACの出力が所定のレベルに達したときに高位DACの
出力が１ステップ分上方へ増加され下位DACの出力が該
レベルからリセットレベルへ減少された場合、出力エラ
ーが生じる。このスイッチングにより出力エラーはグリ
ッチといわれる。下位DACを高速にサイクルさせて２つ
のDACの組合せ出力がスイッチング前出力と等しくなる
ようにし、且つ低域フィルタによってグリッチを平滑化
することによって、このグリッチは修正される。Altman
の特許は多くの増分を持つ広レンジを提供するが、個々
のDACを使用した場合よりも高い精度を提供するもので
はない。Altmanの特許は個々のDACを使用することによ
ってもたらされるものよりも高い動作速度を提供するも
のでもない。

Hareyamaの米国特許第4503421号は入力ディジタル信
号を最上位ビットから最下位ビットまでの有意ビットの
ブロックに分割することを開示している。ディジタルか
らアナログへの変換をこれらのブロックの各々に対して
行ってから、アナログ信号を合計する。Hareyamaの特許
は内部修正を行って、全体的な変換プロセスの精度を改
善するが、精度とデータ・レータが異なる個々のDACを
使用していない。

Sandfordの米国特許第3967272号明細書は入力ディジ
タル・ワードを、上位ビットと下位ビットからなるブロ
ックに分割し、次いで、単一のDACによってこれらのブ
ロックのディジタル−アナログ変換を行っている。こう
することによって、Sandfordの特許はシステム速度を犠
牲にして、少なくとも１個の変換器チップを節減してい
る。

Van de Plasscheの米国特許第4573005号明細書は入力
ディジタル信号をブロックに分割し、各ブロックを変換
し、個々の変換から生じるアナログ信号の合計前にエラ
ー補正手法が適用されるDACを開示している。

Weigandの米国特許第4430642号明細書には、結合され
たDACの最終的なアナログ出力がディジタル入力の複合
結果となるように、多数の同一のDACが作動させられる
装置が開示されている。Weigandの特許は変換装置の上
位ビットの遷移の影響を少なくすることによって、ディ
ジタル−アナログ信号の変換時のエラーを最小限のもの
としている。しかしながら、Weigandの特許は変換器の
全体的な精度及びデータ・レートがそれを構成する１つ
のDACの精度又はデータレートよりも高くなることを開
示していない。

上記の参照文献からわかるように、従来技術はディジ
タル入力ワードをブロックに分割し、これらのブロック
に対して個別に操作を行う多くの手法を論じている。従
来技術はきわめて大きなレンジの入力ディジタル・ワー
ドに対して、高いデータ・レータ及び高い精度で操作で
きる手法を開示していない。

従来技術の欠点は高精度及び高データ・レートで作動
する広レンジのディジタル−アナログ変換システムに対
するニーズが存在していることを示している。

［発明の開示］ 従って、本発明の目的は、レンジの大きなディジタル
・ワードを高速で変換できるDACシステムを提供するこ
とである。

本発明の他の目的は、広レンジのディジタル・ワード
を高精度で変換できるDACシステムを提供することであ
る。

本発明のさらに他の目的は、広レンジのディジタル・
ワードを高データ・レート及び高精度でアナログ出力に
変換するための方法を提供することである。

本発明のさらにまた他の目的は、所望のチール補正に
対応する広レンジのディジタル・ワードを、この補正を
実施するのに必要なアナログ出力に、高精度及び高速度
で変換できるツール補正装置を提供することである。

本発明のこれら及びその他の目的によれば、上位ビッ
トと下位ビットで構成されたディジタル・ワードを発生
する論理システムを含むDACシステムが提供される。シ
ステムは上位ビットを受け取り、第１のデータ・レート
及び第１のレンジを有し第１のアナログ出力をもたらす
第1DACを有している。システムは下位ビットを受け取
り、第２のアナログ出力をもたらす第2DACも含んでい
る。第2DACは第２のデータ・レートと第２のレンジを有
しており、第２のデータ・レートは第1DACの第１のデー
タ・レートよりも速い。ディジタル・ワードを表す単一
のアナログ信号を作成するために、第１及び第２のアナ
ログ出力を組み合わせる手段が設けられる。組み合わさ
れた出力のデータ・レートは第2DACのデータ・レートと
同じ速さにすることが出来、そのレンジは第１のレンジ
と同じ幅にすることが出来る。換言すれば、第1DACのデ
ータ・レートは組合せ出力の所望のデータ・レートより
遅くてよい。下位ビット用の第2DACの出力が所定のレベ
ルに達したときに上位ビット用の第1DACの出力を１ステ
ップ分増加し且つ第2DACをリセットし、第1DAC及び第2D
ACの出力を加算すべく加算増幅器へ転送する必要があ
る。本発明によれば、第1DACの出力を１ステップ分増加
させる際に生じる第1DACのグリッチが所定の値に落ち着
くまで、第1DACの出力の加算増幅器への転送を保留する
回路を設けることによって、システムの精度を改善する
ことができる。第1DACの出力の転送及び第2DACの出力に
転送を同時に行うことによりグリッチは、必要に応じ同
時転送を回避するように第1DAC及び第2DACの出力転送を
保留する付加的な回路を設けることによって回避でき
る。

本発明は広レンジのディジタル・ワードを高速、高精
度でアナログ信号に変換する方法も提供する。この方法
は上位ビットと下位ビットで構成されたディジタル・ワ
ードを発生することを含んでいる。上位ビットは次い
で、第１のデータ・レート及び第１のレンジを有する第
1DACの第１のアナログ出力に変換される。下位ビットは
第２のデータ・レート及び第２のレンジを有する第2DAC
の第２のアナログ出力に変換される。これらのアナログ
出力は次いで組み合わされ、ディジタル・ワードを表す
アナログ信号を生じる。組み合わされた出力のデータ・
レートは第２のデータ・レートと同じにすることが出
来、レンジは第１のレンジと同じにすることが出来る。

より具体的な実施例において、本発明はツールの位置
を決定するための手段を含んでいるツール補正システム
を提供する。次いで、論理システムがツールの位置を所
定の位置と比較し、上位ビットと下位ビットで構成さ
れ、ツールの位置と所定の位置の間の差に対応している
ディジタル・ワードを発生する。システムはこの場合、
第1DAC及び第2DACを含んでいる。第1DACは第１のデータ
・レート及び第１のレンジを有しており、上位ビットに
対応する第１のアナログ出力をもたらす。第2DACは第１
のデータ・レートよりも高速な第２のデータ・レート及
び第２のレンジを有しており、下位ビットを受け取り、
これらを第２のアナログ出力に変換する。システムはこ
の場合、２つのアナログ出力を組み合わせて、アナログ
信号をもたらす回路を有している。アナログ信号のデー
タ・レートは第2DACのデータ・レートと同じ速度にする
ことが出来、そのレンジは第１のレンジと同じ幅にする
ことが出来る。システムは最後にアナログ信号に対応す
る補正信号をツールに印加するための手段を含んでい
る。

本発明の上記及びその他の目的、特徴、及び利点は添
付図面に示すように本発明の好ましい実施例の以下の詳
細な説明から明らかとなろう。

［図面の簡単な説明］ 本開示の実質的な部分を形成する添付図面において、 第１図は本発明を構成するシステムのブロック図であ
る。

第２図はシステムの第1DAC、第2DAC、追跡及び保留回
路並びに総出力の波形を示す図である。

第３図は電子ビーム露光システムの偏向を補正する際
のツールの補正のために使用するDACシステムのブロッ
ク図である。

［発明の好ましい実施例］ 本発明の図面、特に第１図には、本発明によるDACシ
ステム10が詳細に示されている。DACシステム10は論理
システム18を含んでおり、これは増分／減分ライン16上
の制御システム15からの信号に応じて、上位ビットと下
位ビットで構成されたディジタル・ワードをもたらす。
制御システム15は論理システム18にライン17でクロック
信号ももたらす。制御システム15を使用して、電子基板
の電子ビーム加工、たとえば、パターン形成のためのウ
ェハ及びマスクの電子ビーム露光を制御することができ
る。論理システム18の内部には、ディジタル信号をカウ
ントするカウンタ、カウンタ内のカウントの上位ビット
を表す信号の第１のセットを発生する高位回路、及びカ
ウンタ内の下位ビットを表す信号の第２のセットを発生
する下位回路がある。

第１図に示す実施例において、ディジタル・ワードは
15ビットのワードであって、最大2¹⁵即ち32768という値
を持っている。この例において、上位ビットはディジタ
ル・ワードのバス19の上位11ビットであり、下位ビット
はディジタル・ワードのバス20の下位６ビットであっ
て、上位ビットと下位ビットの間に２ビットのオーバラ
ップがもたらされる。この例は本発明の好ましい実施例
ではあるが、ディジタル・ワードのレンジは利用可能な
DACのレンジによってのみ制限される。

論理システム18から、バス19は第1DAC21に接続してお
り、この第1DAC21は第１データ・レート及び第１レンジ
を有している。第1DAC21は上位ビット19を受け取り、第
１のアナログ出力28をもたらす。第1DAC21は第1DAC21の
レンジに関して第１の精度を有している。第1DAC21は通
常下位ビット数百個程度の大きなグリッチ、ならびに20
0KHz以下の低いデータ・レートを有している。本発明の
好ましい実施例において、第1DAC21はBurr−Brown Corp
oration製造のDAC711である。DAC711は16ビットのDACで
あり、15ビットの真精度と、4.0μ秒のグリッチ整定時
間を有している。

論理システム18はバス20によって、第２のデータ・レ
ート及び第２のレンジを有する第2DAC22にも接続されて
いる。第2DAC22は下位ビット20を受け取り、第２のアナ
ログ出力29をもたらす。本発明で特に重要なのは、第2D
AC22のデータ・レートが第1DAC21のものよりも高いとい
うことである。第2DAC22のような狭いレンジの市販のDA
Cは通常、広いレンジを有するDACよりもはるかに速い速
度を有している。第2DAC22は第２の精度を有している。
第2DAC22の絶対精度は第1DAC21のものよりも高いが、そ
のレンジに関する精度は第1DAC21のものよりも低くてよ
い。本発明の好ましい実施例において、第2DAC22はBurr
−Brown Corporationが製造している12ビットのDAC63で
ある。

アナログ出力28及び29は次いで追跡及び保留回路24、
高周波フィルタ25、及び整合RCフィルタ26に接続され
る。これらの素子の機能については、追って詳述する。

第１及び第２アナログ出力28、29を組み合わせて、論
理システム18から受け取った総カウントを表すディジタ
ル・ワードを表すアナログ信号を生成する手段が設けら
れている。第１図に示す実施例において、この手段は加
算増幅器32である。加算増幅器32からの組合せ出力27の
最大速度は第2DAC22のデータ・レートと同じであり、本
実施例では2MHzである。この速度は増分／減分信号16の
予測される最大ビット・レートに基づくものであり、Bu
rr−BrownのDAC63によって制限されるものではない。組
合せ出力27のレンジは第1DAC21のレンジと同じにするこ
とが出来る。上位ビットと下位ビットは少なくとも１ビ
ット分オーバラップしており、前述したように、第１図
に示す実施例では２ビット分のオーバラップがある。上
位ビットと下位ビットがオーバラップしている場合、組
合せ手段は第１及び第２のレンジのオーバラップを補償
する手段、例えば加算増幅器32内の適切な値の抵抗分圧
器などの手段を含んでいる。

第２図には、DACの波形を表す例が示されている。第2
DAC22の出力29は階段状で、これは１ビットの増分を示
している。第１図及び第２図に示す実施例において、上
位ビットと下位ビットの間に２ビット分のオーバラップ
があるので、各上位ビットの増分に対して2⁴＝16の下位
ビットの増分（下位ビット・バス20の実際の幅である2⁶
＝64ではなく）がある。図は段階状に増加する出力29を
示しているが、もちろんこれは説明のためだけのもので
ある。増分の方向は増分／減分信号16によって左右され
る。図は一定時間間隔での増分を示しているが、これも
説明のためだけのものである。これらの増分のビット・
レート、したがってシステム速度は、ディジタル・ワー
ドを発生するコンピュータまたはセンサの出力によって
決定され、この変動は増分／減分信号16に反映される。

本発明の好ましい実施例において、このビット・レー
トは2MHzのシステム速度に対応した500nsec/ビット程度
である。

第2DAC22の出力29の値が時間T0で第2DAC22の＋1/2フ
ル・スケール点36に達すると、第1DAC21の出力28が１増
分だけ増加される。この増分は16下位ビット分に対応し
ているが、まだ第2DAC22の出力29と集計されず総出力27
は構成されない。前述したように数百下位ビット分に相
当するグリッチの整定時間中に第1DAC21のグリッチが加
算増幅器32へ転送されるのを回避するために、論理シス
テムはこのグリッチが所定の値に落ち着くまで、第1DAC
21の出力の転送を保留する第１手段（図示せず）を含ん
でいる。さらに、第１図において、論理システム18はこ
の転送保留用の第１手段に含まれている追跡及び保留信
号23を追跡及び保留回路24に送る。この回路は後述する
ようにDACの出力の追跡及び転送保留を行う回路であ
り、本明細書中で追跡及び保留回路24と呼ぶ。

システムのライン27上の総出力は第2DAC22の出力29か
ら高周波フィルタ25を経て出力されるライン29′上の出
力とライン30上の追跡及び保留回路24の出力の和であ
る。第２図からわかるように、追跡及び保留信号30は時
間T0における第1DAC21の１ステップ分の増分前はライン
37上の論理システム18からの信号23に応答して第1DAC21
の出力28に追随する。追跡及び保留回路24は次いで、時
間T0から時間T1の間これを第1DAC21の増加前レベル52に
保留する。次いで、時間T1で、保留から追跡への遷移50
が論理システム18からの信号23に応答して発生し、追跡
及び保留回路24は第1DAC21の増加後レベル51を追跡す
る。第1DAC21が、したがって追跡及び保留回路24が16下
位ビット分に対応する増分だけ増加されると、第2DAC22
はライン34上の論理システム18からの信号に応答して減
少され、＋1/2フル・スケール点36または−1/2フル・ス
ケール点37の内側に入る。

図示の実施例において、第1DAC21の出力28と第2DAC22
の出力29の集計はデータ・レートに応じて、時間T0後6.
5〜8.5μ秒の間保留されるので、ディジタル・スイッチ
ングによる第1DAC21のグリッチは１下位ビット分以内に
整定する。このレンジの変化の理由については以下で詳
細に説明する。第2DAC22はこの期間の間も依然として増
加を続ける。保留から追跡への遷移前に、第2DAC22がオ
ーバフローまたはアンダフローすることはない。第２図
に示す実施例において、第2DAC22は時間T1で最大点39ま
で増加し、この時点では、第1DAC21のグリッチが整定し
ているので、追跡及び保留信号23が保留から追跡に切り
替わることができる。第2DAC22は次いで16下位ビット分
下方へ減少する（40）ので、第2DAC22は＋1/2フル・ス
ケール点36と−1/2フル・スケール点37の間の正規のレ
ンジ内に保留される。

両方のDAC21及び22の出力が同時に転送されるときの
グリッチを排除するために、論理システム18はさらに第
1DAC21及び第2DAC22の出力転送を保留する第２の手段
（図示せず）を含んでいるので、第1DAC21及び第2DAC22
が同時に増加または減少することはない。ライン上の追
跡及び保留信号23は第2DAC22の出力転送と合致するよう
に慎重に遅延される。増分ビット・レートが、所定の値
（図示の実施例では２μ秒／ビット）よりも遅い場合、
所定の間隔の時間ウィンドウが設定され、T0より所定の
時間遅れて開始される。図示の実施例では、T0後６μ秒
で１μ秒のウィンドウである。第2DAC22の出力の増加ま
たは減少がこのウィンドウ内になければならない場合、
増分または減分信号がライン34上の論理システム18から
の信号によって、6.5μ秒における保留から追跡への遷
移後500nsまで遅延されるので、同時転送は発生しな
い。増分ビット・レートが所定の値よりも大きい場合、
保留から追跡への遷移が次のビット変化後に発生するよ
うに遅延される。これによって、所定の期間内に２つ以
上のビット遷移が生じないようになる。本発明の図示の
実施例において、ノイズを防止するための第1DAC21及び
第2DAC22の出力転送のこの遅延によって、出力の集計が
6.5−8.5μ秒の間遅延されるが、正確な時間はデータ・
レート及び増分信号の到着時間によって決定される。第
２図における39から40への第2DAC22の遷移は常に、第2D
AC22の出力29が第2DAC22の＋1/2フル・レンジまたは−1
/2フル・レンジを超える前に生じる。それ故、第1DAC21
の出力転送の保留は第2DAC22の出力が第2DAC22の＋1/2
フル・レンジまたは−1/2フル・レンジを超えたときに
生じ、第１及び第2DACの出力転送の保留は第2DAC22の出
力が第2DAC22の＋1/2フル・レンジまたは−1/2フル・レ
ンジを超える前に終了する。

スイッチング・グリッチを確実に小さくするために、
システムはさらに加算増幅器32の前に第２のアナログ出
力29をフィルタするための第１高周波フィルタ手段25を
含んでいる。好ましい実施例において、第2DAC22の出力
29はスパイクを除去するために高周波インダクタ−抵抗
フィルタ25によってフィルタされる。

同じ時定数を有するフィルタ要素を含む第２の手段即
ち整合RCフィルタ26によってフィルタリングを行って、
加算増幅器32前で第１及び第２のアナログ信号の各々を
フィルタしてもよい。好ましい実施例において、追跡及
び保留回路24の出力30及び第2DAC22の出力29を高周波フ
ィルタした出力29′は、同じ時定数を有する。したがっ
て互いにマッチするように調整された抵抗−コンデンサ
・フィルタである低周波整合RCフィルタ26によってフィ
ルタされる。フィルタされた出力30″、29″は次いで加
算増幅器32で集計される。

得られる総和電圧27に含まれる変動は１下位ビット分
未満である。この好ましい実施例において、総出力は最
大データ・レート2MHzでレンジ2¹⁵にわたり１下位ビッ
トの精度を達成する。

上述したように、最大システム・データ・レートは、
ディジタル・ワードを生成するコンピュータまたはセン
サの出力に基づいて選択される。本発明の実施例におい
て、この速度は2MHz即ち500ナノ秒／ビットである。上
述の転送保留手段は、第2DAC22がT0からT1の間その６ビ
ット・レンジの全範囲からオーバフローしないことを保
証する。

他のアプリケーションでもっと高いデータ・レートが
必要とされる場合には、第1DAC21と第2DAC22の間のビッ
トの異なる配分を使用することができる。たとえば、バ
ス19が９ビット分の幅になるように設計されており、バ
ス20が８ビット分の幅になるように設計されており、本
実施例におけるように、バスの間に２ビットのオーバラ
ップがあるとした場合、125ナノ秒／ビット即ち8MHzの
データ・レートがT0からT1の間で第2DAC22のオーバフロ
ーを起こすことなく、達成可能である。アプリケーショ
ンの仕様によっては、バス20の幅を適切に選択すること
によって、システムの作動速度を第2DAC22のデータ・レ
ートと同じにすることができる。17ビットの真の精度を
有している18ビットのBurr−Brown729などのより進歩し
た第1DAC21を使用した場合、17ビットという高速度で、
高い精度の複合DACを達成することができる。更に進ん
だ素子が利用できるようになった場合に、本発明がもっ
と広いレンジ及びデータ・レートで同様な精度を達成で
きることは明らかであろう。

上記の説明は本発明のシステムがディジタル・ワード
を、高速度、広レンジ、ならびに高精度でアナログ信号
に変換するための方法を提供することを実証している。
この方法はまず、上位ビットと下位ビットとで構成され
たディジタル・ワードを発生するステップを含んでい
る。次のステップは第１のデータ・レートと第１のレン
ジを有する第1DAC21によって上位ビットを第１のアナロ
グ出力に変換し、且つ第２のデータ・レートと第２のレ
ンジを有する第2DAC22によって下位ビットを第２のアナ
ログ出力に変換することを含んでいる。この方法はさら
に、第１及び第２のアナログ出力を組み合わせ、ディジ
タル・ワードを表すアナログ信号を生成することを含ん
でおり、この場合、組み合わせた出力のデータ・レート
は第２のデータ・レートと同じにすることが出来、且つ
組み合わせた出力のレンジは第１のレンジと同じにする
ことが出来る。

変換方法はさらに、グリッチが所定の値以内に整定す
るまでの第1DAC21の出力転送の保留と、第1DAC21の出力
及び第2DAC22の出力が同時に転送されないようにする第
1DAC21及び第2DAC22の出力転送の保留とを含んでいる。
第2DAC22のレンジの使用を最適化し、しかも第2DAC22の
オーバフローを防止するために、第1DACの出力転送の保
留は、第2DAC22の出力が第2DAC22のレンジの＋1/2フル
スケールまたは−1/2フルスケールを超えたときに生
じ、第１及び第2DACの出力転送の保留は両方とも、第2D
AC22の出力が第2DAC22のレンジの＋1/2フルスケールま
たは−1/2フルスケールを超える前に終了する。

変換方法の精度はアナログ出力の組合せ前の第２のア
ナログ出力の第１のフィルタリングと、アナログ出力の
組合せ前の第１及び第２のアナログ出力の各々の第２の
フィルタリングによって改善され、第２のフィルタリン
グはアナログ出力の各々に対するものと同じ時定数を有
している。

第３図には、本発明の他の実施例であるツール補正シ
ステムが示されている。好ましい実施例において、ツー
ル補正システムはウェハ及びマスクの露光に対する電子
基板への電子ビームの正確な配置を行うためのシステム
である。電子ビーム発生器46が電子ビーム45を発生し、
ビームは偏向コイル44によって偏向されてから、基板43
に衝突する。

ツール補正システムは制御システム15に対する入力と
してライン42に信号を発生するレーザ干渉計などのツー
ルの位置を判定する手段を含んでいる。システムは一部
が制御システム15に配置されており、測定したツール位
置を所定の位置と比較する論理システムを含んでいる。
ツール補正システムは本発明の前述したDACシステム10
を含んでいる。ツール補正システムの論理システムはDA
Cシステム10の上位ビットと下位ビットで構成されたデ
ィジタル・ワードも発生する。このディジタル・ワード
はツールの位置と所定の位置の間の差に対応している。
このDACシステムは第1DAC21、第2DAC22、転送保留手段
などのすべての前述した要素を含んでいる。DACシステ
ムのライン27の組合せ出力は、制御システム15に対する
入力である補正信号を含んでいる。補正システムは最後
に、DACシステム10の組合せアナログ出力に対応する補
正信号を、ツールに印加する手段を含んでいる。この手
段は偏向コイル44に電子ビーム45を、希望する補正を達
成するのに必要な量だけ偏向させる信号をライン41上に
発生する、制御システム15の回路を含んでいてもかまわ
ない。

位置判定手段の遅延、DACシステムのフィルタリング
手段の遅延、アナログ補正信号をツールに印加する際の
遅延を含む、ツール補正システム固有のいくつかの遅延
がある。電子ビーム露光装置のステージなどのワークピ
ース・ホルダを高速で移動させた場合に、これらの遅延
は誤差を生じさせることがある。この誤差はワークピー
ス・ホルダを駆動する装置の出力から得られる、ワーク
ピース・ホルダの速度に比例した補正電流を偏向コイル
44に印加することによって補正できる。

上述のツール補正システムはツールの位置を補正する
方法を提供するものであり、この方法はツールの位置を
判定し、ツールの位置を所定の位置と比較することを含
んでいる。この方法はさらに、上位ビットと下位ビット
で構成されたディジタル・ワードも発生する。このディ
ジタル・ワードはツールの位置と所定の位置の間の差に
対応している。

次のステップは第１のデータ・レートと第１のレンジ
を有する第1DAC21によって上位ビットを第１のアナログ
出力に変換し、且つ第２のデータ・レートと第２のレン
ジを有する第2DAC22によって下位ビットを第２のアナロ
グ出力に変換することを含んでいる。この方法はさら
に、第１及び第２のアナログ出力を組み合わせ、ディジ
タル・ワードを表すアナログ信号を生成することを含ん
でおり、この場合、組み合わせた出力のデータ・レート
は第２のデータ・レートと同じにすることが出来、且つ
組み合わせた出力のレンジは第１のレンジと同じにする
ことが出来る。この方法は最後に、組合せアナログ信号
に対応する補正信号を、ツールに印加する手段を含んで
いる。

この方法の精度はグリッチが所定の値以内に整定する
までの第1DAC21の出力転送の保留と、且つ第1DAC21及び
第2DAC22の出力が同時に転送されないようにする、第1D
AC21及び第2DAC22の出力転送の保留という追加ステップ
によって改善される。第2DAC22の出力が第2DAC22のレン
ジの＋1/2フルスケールまたは−1/2フルスケールを超え
たときに第1DACの出力転送の保留が生じること、ならび
に第2DAC22の出力が第2DAC22のレンジの＋1/2フルスケ
ールまたは−1/2フルスケールを超える前に第１及び第
２のDACの出力転送の保留が両方とも終了することによ
って、第2DAC22のオーバフローが防止され、第2DAC22の
レンジの使用が最適化される。

本発明を好ましい実施例を参照して図示説明したが、
本発明が本明細書に開示した正確な構成に限定されるも
のではなく、以下の請求の範囲で画定される本発明の精
神に属するすべての変更及び改変に関する権利が保留さ
れていることを理解されたい。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】複数の上位ビット及び該上位ビットと少な
   くとも１ビット分オーバラップする複数の下位ビットで
   構成されたディジタル・ワードを出力する論理システム
   と、 第１ディジタル・ワード−アナログ信号変換速度、第１
   レンジ及び該第１レンジに関して第１精度を有し、前記
   上位ビットを受け取って第１アナログ出力を発生する第
   1DACと、 前記第１ディジタル・ワード−アナログ信号変換速度よ
   り速い第２ディジタル・ワード−アナログ信号変換速
   度、第２レンジ及び該第２レンジに関して前記第１精度
   より低い第２精度を有し、前記下位ビットを受け取って
   第２アナログ出力を発生する第2DACと、 前記第1DAC及び前記第2DACからそれぞれ前記第１アナロ
   グ出力及び前記第２アナログ出力の転送を受けこれらア
   ナログ出力を加算してディジタル・ワードを表す総和ア
   ナログ信号を出力する加算増幅器と、 前記第1DAC及び前記加算増幅器の間に挿入され、前記論
   理システムの制御のもとに前記第1DACの前記第１アナロ
   グ信号の前記加算増幅器への転送を制御する追跡保留回
   路とを含み、 前記論理システムは、前記第2DACの前記第２アナログ出
   力が所定のレベルに達したときに前記第1DACの前記第１
   アナログ出力が１ステップ分増加される際に発生するグ
   リッチが所定の値内に整定するまで前記第1DACの前記第
   １アナログ出力の前記加算増幅器への転送を保留するよ
   うに前記追跡保留回路と協働する第１保留手段並びに前
   記第1DACの前記第１アナログ出力及び前記第2DACの前記
   第２アナログ出力が同時に前記加算増幅器へ転送される
   のを防止するように前記第１アナログ信号及び前記第２
   アナログ信号の転送を保留する第２保留手段を有し、 前記加算増幅器からの前記アナログ信号の出力速度は前
   記第2DACの前記第２信号変換速度と少なくとも同等であ
   り、前記加算増幅器からの前記アナログ信号のレンジ及
   び精度は前記第1DACの前記第１レンジ及び前記第１精度
   と少なくとも同等である ことを特徴とするディジタル−アナログ変換システム。
2. 【請求項２】ツール補正システムにおけるツールの位置
   を判定する手段と、 前記加算増幅器からの前記アナログ信号に対応する補正
   信号を前記ツール補正システムに与える手段とを含み、 前記論理システムは前記ツールの位置を所定の位置と比
   較し、前記ツールの位置及び前記所定の位置の間の誤差
   に相当するディジタル・ワードを生成する手段を含むこ
   とを特徴とする、請求項１に記載のディジタル−アナロ
   グ変換システム。