JP2001244815A - Ｄ／ａ変換装置および方法 - Google Patents

Abstract

(57)【要約】 【課題】 比較的容易に、且つ、低コストで、垂直周期
毎にアナログ電圧が変動することを抑止する。 【解決手段】 １ビットDAC１１は、入力される偏向お
よび画歪み補正波形のディジタル入力に対応するパルス
を生成してローパスフィルタ１３に出力する。１ビット
DAC１１に内蔵される積分器は、リセットパルス発生回
路１２からのリセットパルスに対応してクリアされる。
リセットパルス発生回路１２は、垂直同期信号ＶＳおよ
びハードウェアリセット信号ＣＬに基づき、リセットパ
ルスを生成して１ビットDAC１１に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ｄ／Ａ変換装置お
よび方法に関し、特に、ディスプレイにおいて、偏向お
よび画歪み補正波形を出力させる場合に用いて好適なＤ
／Ａ変換装置および方法に関する。

【０００２】

【従来の技術】テレビジョン受像機やコンピュータのデ
ィスプレイにおいて、偏向および画歪み補正波形を出力
する目的で用いられるディジタル・アナログコンバータ
（Digital to Analog Converter、以下、DACと略記す
る）に要求される性能は、概ね以下のとおりである。

【０００３】周波数は、６０ヘルツ乃至１６０ヘルツ程
度とする。

【０００４】分解能は、１２ビット乃至１３ビット程度
とする。

【０００５】微分直線性および積分直線性は、分解能と
同等とする（ただし、微分直線性および積分直線性が分
解能と同等以下のDACであっても、偏向および画歪み補
正処理のフィルタ効果で波形が滑らかになるので、現実
的には使用することができる）。

【０００６】これらの条件を満たす候補としては、１ビ
ットDAC、１ビットDACと差動アンプの組み合わせ、PWM
DAC、R-2R DAC、R-String DAC等が挙げられる。各DACに
ついて順に説明する。

【０００７】１ビットDACは、加算器、１ビット量子化
器、符号拡張回路、およびフリップフロップ回路（遅延
回路）から構成されるDACであり、比較的安価に、１０
ビット以上の分解能を有するLSI(Large Scale Integrat
ed circuit)を実現できる。しかしながら、シングル出
力であることに起因して、他のパルスの干渉を受けた
り、パルスの立上り時間および立下り時間が遅れたり、
リンギングが発生したりし易く、その場合、微分直線性
および積分直線性が悪化することが多い問題がある。ノ
イズに関しては、量子化ノイズが高域に分布するように
なるので、後段のローパスフィルタにより比較的容易に
除去することが可能である。

【０００８】１ビットDACと差動アンプの組み合わせ
は、１ビットDACの微分直線性および積分直線性精度を
改善するために差動アンプが組み合わされており、１ビ
ットDACのシングル出力をリターントゥーゼロ(return t
o zero)方式の差動にして波形整形し、差動アンプに入
力する。なお、差動アンプの前段、または後段、あるい
は前後段においてフィルタリングする。パルスの立上が
りエッジと立下りエッジの数を揃えて差動にすることに
より、微分直線性を向上させるとともに、コモンノイズ
除去の効果がある。波形整形の性能が良ければ、精度を
１６ビットとすることも可能である。

【０００９】PWM(Pulse Width Modulation) DACは、カ
ウンタ、デコーダ、およびローパスフィルタから構成さ
れる。PWM DACにおいては、デコードの出力パルスの周
波数が低いので、量子化ノイズを除去するためにはロー
パスフィルタの時定数を大きくせざるをえず、出力波形
の交流成分については、非常に低い周波数しか通過させ
ることができない。したがって、現実的には入力が直流
であって、且つ、入力データ変化時に高速な過渡応答が
要求されない場合にのみ使用できる。

【００１０】R−2R DACは、ラッチ、スイッチ、R−2R抵
抗ラダー、および出力バッファから構成される。このDA
Cの精度は、MSB(Most Signficant Bit）側に接続される
抵抗の相対精度に依存しており、LSl化する場合、抵抗
の面積を大きくして相対精度を上げる必要がある。ま
た、抵抗を駆動するバッファの出力抵抗に対して十分に
大きな抵抗値としなければ精度が低下する。したがっ
て、R−2R DACは、コスト高となる。さらに、半導体の
プロセス上、抵抗の相対精度を上げることには限界があ
り、一般的には９ビットの精度を実現することは困難で
ある。

【００１１】R-String DACは、ラッチ、スイッチ、デコ
ーダ、Ｒ抵抗ラダー、および出力バッファから構成され
る。このDACのビット数をｎとすると、必要となる抵抗
の本数は２ⁿ本である。したがって、ビット数ｎを増加
させる場合、必要となる抵抗の本数が指数関数的に増加
する、さらに、抵抗の数の増加に伴って、デコーダやス
イッチの数も増加するので、R−2R DACよりも回路の規
模が大きくなる。しかしながら、徹分直線性および積分
直線性は、抵抗の相対精度には影響され難いので、理論
的には高精度のDACを実現することができる。ただし現
実的には、R抵抗ラダーの面積の制限に起因して、精度
が１０ビット程度であるものが多い。

【００１２】以上のように、各DACを比較すると、要求
される周波数帯域、分解能、および精度を仕較的簡単に
実現でき、且つ、低コストであることから、１ビットDA
Cが最も適しているということができる。実際に、テレ
ビジョン受像機やコンピュータのディスプレイにおいて
は、偏向および画歪み補正波形をアナログ電圧として出
力するために、１ビットDACが最も多く用いられてい
る。

【００１３】しかしながら、１ビットDACにも次のよう
な問題点がある。すなわち、垂直周波数に同期して動作
するような場合、隣接端子のパルスの干渉、立ち上がり
時間および立ち下がり時間の遅さ、リンギングの影響等
が原因で、ローパスフィルタによるフィルタリング後の
電圧が垂直周期毎に変動してしまう問題がある。

【００１４】１ビットDACの問題点について説明する前
に、１ビットDACの構成例について、図１を参照して説
明する。

【００１５】図１は、一般的な１ビットDACの機能ブロ
ック図を示している。１ビットDACにおいて、減算器１
では、偏向および画歪み補正波形のディジタル入力と遅
延回路５で１クロック分だけ遅延された符号拡張回路４
の出力の差分が求められて積分器２に出力される。積分
器２では、減算器１からの差分が積分されて１ビット量
子化器３に出力される。なお、積分器２への入力は、入
力と出力の差分、すなわち、当該１ビットDACの出力の
誤差であるから、積分器２の出力は、その時点までの誤
差の総和になる。

【００１６】１ビット量子化器３では、積分器２からの
入力に対応して、１個のハイ(high)またはロー(low)の
レベルのパルスが出力される。具体的には、積分器２か
らの入力が正の値である場合、ハイのパルスが出力さ
れ、負の値である場合、ローのパルスが出力される。こ
のパルスの出力により、結果的に必ず誤差の総和が少な
くなる。

【００１７】符号拡張回路４では、１ビット量子化器３
からパルスが、減算器１へのディジタル入力のビット数
と同じビット数の信号に拡張されて、遅延回路５に出力
される。例えば、ディジタル入力が８ビットで表現され
る−１２８乃至１２７の数を示す信号であった場合、１
ビット量子化器３からのパルスがハイであるときには、
ディジタル入力のビット数（いまの場合、８ビット）で
表現される最大値（いまの場合、１２７）の信号が出力
され、パルスがローである場合、ディジタル入力のビッ
ト数で表現される最小値（いまの場合、−１２８）の信
号が出力される。

【００１８】遅延回路５では、符号拡張回路４の出力が
１クロック分だけ遅延されて、減算器１にフィードバッ
クされる。

【００１９】このようにして得られた出力パルスが後段
のローパスフィルタに供給されて、高周波成分が除去さ
れることにより、偏向および画歪み補正波形のディジタ
ル入力に対応するアナログ電圧が得られることになる。

【００２０】例えば、１ビットDACから、図２(A)に示す
ようなデューティ５０％のパルス列（ハイのパルスの数
とローのパルスの数の比が１：１であるパルス列）が出
力された場合、ローパスフィルタによって、図２(B)に
示すような電源電圧の１／２の電圧が得られる。また例
えば、図３(A)に示すようなデューティ２５％のパルス
列（ハイのパルスの数とローのパルスの数の比が１：３
であるパルス列）が出力された場合、ローパスフィルタ
によって、図３(B)に示すような電源電圧の１／４の電
圧が得られる。このとき、アナログ電圧は、図２(A)ま
たは図３(A)に示したパルス面積（図上の灰色部分）の
総和を時間平均した値となる。

【００２１】次に、１ビットDACの問題点について、図
４乃至図７を参照して説明する。

【００２２】上述したように、１ビット量子化器３の出
力は、ある時点での誤差の総和が小さくなるように、ハ
イまたはローのどちらかのパルスが出力される。すなわ
ち、１ビットDACの出力は、入力されるディジタルパル
スだけに依存するのではなく、積分器２が保持する誤差
の総和にも依存する。

【００２３】このような特徴を有する１ビットDACを、
テレビジョン受像機やディスプレイの偏向および画歪み
補正波形のような垂直周波数に同期した波形の出力に用
いた場合、垂直周期毎の誤差の総和は、必ずしも一定と
はならないので、１ビットDACは垂直周期毎に異なるパ
ルス列を出力することになる。

【００２４】例えば、デューティ２５％のパルスを出力
する場合、図４に示すように、垂直同期信号ＶＳのタイ
ミングにおける誤差の総和に対応して、４種類のパルス
列（パターン１乃至４）のうちのいずれか出力されるこ
とになる。アナログ電圧は、パルスの面積の総和の時間
平均値であるので、１ビットDCの全ての回路が理論的に
動作すれば、パターン１乃至４のパルス列は同じアナロ
グ電圧になる。

【００２５】しかしながら実際には、ＩＣ(Integrated
Circuit)内部の干渉、出力バッファの立ち上がり時間お
よび立ち下がり時間、出力パルスのリンギング等に起因
して、パルスの面積が変化する。したがって、アナログ
電圧も垂直周期毎に異なるものとなってしまう。

【００２６】図５は、隣接端子のパルスの干渉によっ
て、パルスの面積が変化する一例を示している。図５
(A)に示すような理想的なパルスは、図５(B)に示すよう
な隣接端子のパルスの干渉を受けて、図５(C)に示すよ
うなノイズを含むパルスとなり、その面積が変化してし
まう。ＩＣ内部においては、様々な場所からの干渉を受
けることになるが、１ビットDACの場合特に、隣接端子
のパルスのエッジの数が多いので、干渉の度合いが大き
くなる。

【００２７】図６は、出力バッファの立ち上がり時間お
よび立ち下がり時間の遅さに起因して、パルスの面積が
変化する一例を示している。図６(A)に示す理想的なパ
ルスの波形が、出力インピーダンスやボンディンクワイ
ヤーの抵抗値、出力端子の容量等の影響により出力バッ
ファの立ち上がり時間および立ち下がり時間が長くなる
と、その波形は図６(B)に示すように鈍ってしまう。波
形の鈍りの分だけ、パルスの面積が変化する。

【００２８】図７は、出力パルスのリンギングに起因し
てパルスの面積が変化する一例を示している。図７(A)
に示す理想的なパルスの波形に、オーバシュートまたは
アンダシュートによりリンギングが発生し、図７(B)に
示すようにパルスの面積が変化する。

【００２９】なお、単に、他のパルスの干渉、出力バッ
ファの立ち上がり時間および立ち下がり時間の遅さ、出
力パルスのリンギングの影響等が存在するだけであるな
らば、垂直周期毎にアナログ電圧が変化することはな
い。１ビットDACが出力するパルス列が、垂直周期毎に
異なることに加えて、他のパルスの干渉、出力バッファ
の立ち上がり時間および立ち下がり時間の遅さ、出力パ
ルスのリンギングの影響等が存在するので、アナログ電
圧が垂直周期毎に変化するのである。

【００３０】他のパルスの干渉、出力バッファの立ち上
がり時間および立ち下がり時間の遅さ、出力パルスのリ
ンギング等の影響を軽減させるためには、クロック周波
数を下げる方法が考えられるが、１ビットDACのクロッ
ク周波数は、出力波形の周波数、および、所望されるSN
R(Signal-to-Noise Ratio)に基づいて算出されており、
算出された値以下の周波数で動作させると、ノイズが増
えてSNRが劣化する。したがって、安易に動作クロック
周波数を下げる方法は現実的ではない。

【００３１】よって、従来においては、直接的に、他の
パルスの干渉、出力バッファの立ち上がり時間および立
ち下がり時間の遅さ、出力パルスのリンギングの影響等
を軽減させる方法が施されていた。

【００３２】具体的には、電源および接地のラインを太
く短くすることにより強化してインビーダンスを下げ
て、ノイズの影響を減少させるようにしていた。また、
電源と接地を分離することにより共通インビーダンスを
なくして、他のパルスの干渉を抑止するようにしてい
た。

【００３３】また、出力インビーダンスが小さくて電流
能力が大きいバッファを使用することにより、立ち上が
り時間および立ち下がり時間を短くして、出力パルスの
波形の鈍りを改善させるようにしていた。

【００３４】さらに、出力バッファに関し、Ｉ／Ｏセル
とパッド間に抵抗を挿入することにより、出力バッファ
の先についている出力ピン間等の浮遊容量にチャージ・
ディスチャージによる大きな電流が流れることを制限し
て、リンギングの発生を抑止するようにしていた。

【００３５】

【本発明が解決しようとする課題】しかしながら、ＩＣ
のチップ面積やＩＣ上のレイアウト等に物理的な制限が
あることに起因して、電源および接地のラインを太く短
くすることや、電源と接地を分離することには限界があ
る課題があった。

【００３６】また、出力バッファの立ち上がり時間およ
び立ち下がり時間を短くすることにより、出力パルスの
波形の鈍りを改善することはできるが、リンギングにつ
いては逆に悪化させてしまうことがあり、出力パルスの
波形の鈍りを改善すること、およびリンギングの発生を
抑止することの２つを両立することは困難である課題が
あった。

【００３７】さらに、Ｉ／Ｏセルとパッド間に抵抗を挿
入する方法に関しては、一般的にＩＣ内部に設ける抵抗
の精度は、ＩＣ外部のチップ抵抗の精度よりも低いの
で、ローパスフィルタの時定数のバラツキが大きくなっ
たり、１ビットDACの後段の回路の入力インビーダンス
によってゲインが異なってしまう等が発生する課題があ
った。

【００３８】本発明はこのような状況に鑑みてなされた
ものであり、比較的容易に、且つ、低コストで、垂直周
期毎にアナログ電圧が変動することを抑止できるように
することを目的とする。

【００３９】

【課題を解決するための手段】本発明のＤ／Ａ変換装置
は、入力されたディジタル波形信号と、ディジタル波形
信号と同じビット数の比較信号との差分値を演算する演
算手段と、演算手段が演算した差分値を積分する積分手
段と、積分手段の出力に対応して、所定のレベルのパル
スを生成する第１の生成手段と、第１の生成手段が生成
したパルスのレベルに対応して、ディジタル波形信号が
取り得る最大値を示す信号またはディジタル波形信号が
取る得る最小値を示す信号を生成する第２の生成手段
と、第２の生成手段が生成したディジタル波形信号が取
り得る最大値を示す信号またはディジタル波形信号が取
る得る最小値を示す信号を、１クロック分だけ遅延し
て、ディジタル波形信号と同じビット数の比較信号とし
て演算手段に供給する遅延手段と、第１の生成手段が順
次生成したパルスから成るパルス列に基づいて、アナロ
グ波形信号を出力する出力手段と、所定の信号に対応し
て、積分手段をリセットさせるリセットパルスを発生す
る発生手段とを含むことを特徴とする。

【００４０】前記発生手段は、積分手段をリセットさせ
るリセットパルスとして、Ｄ／Ａ変換装置のハードウェ
アリセット信号と所定の信号の論理和を発生するように
することができる。

【００４１】本発明のＤ／Ａ変換方法は、入力されたデ
ィジタル波形信号と、ディジタル波形信号と同じビット
数の比較信号との差分値を演算する演算ステップと、演
算ステップの処理で演算された差分値を積分する積分ス
テップと、積分ステップの処理での出力に対応して、所
定のレベルのパルスを生成する第１の生成ステップと、
第１の生成ステップの処理で生成されたパルスのレベル
に対応して、ディジタル波形信号が取り得る最大値を示
す信号またはディジタル波形信号が取る得る最小値を示
す信号を生成する第２の生成ステップと、第２の生成ス
テップの処理で生成されたディジタル波形信号が取り得
る最大値を示す信号またはディジタル波形信号が取る得
る最小値を示す信号を、１クロック分だけ遅延して、デ
ィジタル波形信号と同じビット数の比較信号として演算
ステップの処理に供給する遅延ステップと、第１の生成
ステップの処理で順次生成されたパルスから成るパルス
列に基づいて、アナログ波形信号を出力する出力ステッ
プと、所定の信号に対応して、積分ステップの処理をリ
セットさせるリセットパルスを発生する発生ステップと
を含むことを特徴とする。

【００４２】本発明のＤ／Ａ変換装置および方法におい
ては、入力されたディジタル波形信号と、ディジタル波
形信号と同じビット数の比較信号との差分値が演算さ
れ、演算された差分値が積分されて、積分処理の出力に
対応して、所定のレベルのパルスが生成される。さら
に、生成されたパルスのレベルに対応して、ディジタル
波形信号が取り得る最大値を示す信号またはディジタル
波形信号が取る得る最小値を示す信号が生成され、生成
されたディジタル波形信号が取り得る最大値を示す信号
またはディジタル波形信号が取る得る最小値を示す信号
が、１クロック分だけ遅延されて、ディジタル波形信号
と同じビット数の比較信号として差分値の演算処理に供
給される。また、順次生成されたパルスから成るパルス
列に基づいて、アナログ波形信号が出力される。さら
に、所定の信号に対応して、積分処理をリセットさせる
リセットパルスが発生される。

【００４３】

【発明の実施の形態】本発明を適用したＤ／Ａ変換装置
の構成例について、図８を参照して説明する。当該Ｄ／
Ａ変換装置は、図１に示したような機能ブロックから成
る１ビットDAC１１、１ビットDAC１１をクリアさせる信
号（リセットパルス）を発生するリセットパルス発生回
路１２、および、１ビットDAC１１からの出力パルスの
高周波成分を除去するローパスフィルタ１３から構成さ
れる。

【００４４】１ビットDAC１１は、クロック信号CLKに同
期して動作し、入力される偏向および画歪み補正波形の
ディジタル入力に対応する出力パルスを生成してローパ
スフィルタ１３に出力する。１ビットDAC１１に内蔵さ
れる積分器（図１の積分器２に対応する）は、リセット
パルス発生回路１２からのリセットパルスに対応してク
リアされる。

【００４５】リセットパルス発生回路１２は、当該Ｄ／
Ａ変換装置が用いられるディスプレイの垂直同期信号Ｖ
Ｓおよびハードウェアリセット信号ＣＬに基づき、リセ
ットパルスを生成して１ビットDAC１１に出力する。

【００４６】ローパスフィルタ１３は、１ビットDAC１
１の出力から高周波成分を除去する。ローパスフィルタ
１３の出力が、当該Ｄ／Ａ変換装置に入力されたディジ
タルパルスに対応するアナログ電圧となる。なお、ロー
パスフィルタ１３としては、抵抗およびコンデンサだけ
で実現できるＲＣフィルタが使われることが多いが、オ
ペアンプを使ったアクティブフィルタでもかまわない。

【００４７】図９は、リセットパルス発生回路１２の構
成例を示している。リセットパルス発生回路１２では、
フリップフロップ回路２１によって、垂直同期信号ＶＳ
がクロック信号CLKに同期にされ、その正極性パルスが
フリップフロップ回路２２およびNAND回路２３に供給さ
れる。

【００４８】フリップフロップ回路２２では、フリップ
フロップ回路２１の正極性パルスが１クロック分だけ遅
延され、その負極性パルスがNAND回路２３に供給され
る。

【００４９】NAND回路２３では、フリップフロップ回路
２１の正極性パルスと、フリップフロップ回路２２の負
極性パルスの論理積の否定(NAND)が演算されてAND回路
２４に供給される。なお、この演算結果は垂直同期信号
ＶＳの立ち上がりエッジに相当する。AND回路２４で
は、NAND回路２３の出力とハードウェアリセット信号Ｃ
Ｌの論理積(AND)が演算されて、リセットパルスとして
後段の１ビットDAC１１に供給される。

【００５０】以上のように構成されるリセットパルス発
生回路１２により、結果的に垂直同期信号ＶＳとハード
ウェアリセット信号ＣＬの論理和(OR)に対応するリセッ
トパルスが生成されることになる。

【００５１】次に、１ビットDAC１１の詳細な構成例を
図１０に示す。図１０に示した構成例において、減算器
３１では、偏向および画歪み補正波形のディジタル入力
と遅延回路３７で１クロック分だけ遅延された符号拡張
回路３６の出力（前記ディジタル入力が取りうる最大
値、または最小値）の差分が演算されて積分器３２に出
力される。加算器３３およびフリップフロップ回路３４
から構成される積分器３２では、減算器３１からの差分
が積分され、１ビット量子化器３５に出力される。

【００５２】１ビット量子化器３５では、積分器３２か
らの入力に対応して、ハイまたはローのレベルのパルス
が出力される。具体的には、積分器３２からの入力が正
の値である場合、ハイのパルスが出力され、負の値であ
る場合、ローのパルスが出力される。この時の出力され
るパルスにより、結果的に必ず誤差の総和が少なくな
る。

【００５３】符号拡張回路３６では、１ビット量子化器
３５からパルスが、ディジタル入力のビット数と同じビ
ット数の信号に拡張されて、遅延回路３７に出力され
る。例えば、ディジタル入力が８ビットで表現される−
１２８乃至１２７の数を示す信号であった場合、１ビッ
ト量子化器３５からのパルスがハイであるときには、デ
ィジタル入力のビット数（いまの場合、８ビット）で表
現される最大値（いまの場合、１２７）の信号が出力さ
れ、パルスがローである場合、ディジタル入力のビット
数で表現される最小値（いまの場合、−１２８）の信号
が出力される。

【００５４】フリップフロップ回路からなる遅延回路３
７では、符号拡張回路３６の出力が１クロック分だけ遅
延されて、減算器３１にフィードバックされる。

【００５５】なお、積分器３２のフリップフロップ回路
３４および遅延回路（フリップフロック回路）３７のク
リア端子には、リセットパルス発生発回路回１２で発生
されたリセットパルスが供給される。上述したように、
リセットパルスは垂直周期毎に発生されるので、積分器
３２および遅延回路３７は、垂直周期毎にリセットされ
ることになる。

【００５６】したがって、積分器３２から出力される誤
差の総和は垂直周期毎に一定となり、これに伴って、１
ビット量子化器３５から順次出力されるパルスからなる
パルス列、すなわち、１ビットDAC１１から出力される
パルス列も、垂直周期毎に異なることなく、同一のパタ
ーンとなる。

【００５７】さらに、１ビットDAC１１から出力される
パルス列が同一のパターンとなることにより、ＩＣ内部
の干渉、出力バッファの立ち上がり時間および立ち下が
り時間、出力パルスのリンギング等の影響も垂直周期毎
に同一とローパスフィルタ１３を透過したアナログ電圧
も垂直周期毎に同一となる。

【００５８】なお、１ビットDAC１１を実際にＩＣ化す
る場合には、図１０に示した構成例よりも、図１１に示
す構成例が多く用いられる。

【００５９】図１１の構成例において、減算器４１で
は、偏向および画歪み補正波形のディジタル入力と遅延
回路３７で１クロック分だけ遅延された符号拡張回路３
６の出力の差分が求められ、その出力が１ビット量子化
器４２および減算器４４に供給される。１ビット量子化
器４２では、減算器４１からの入力に対応して、ハイま
たはローの１個のパルスが発生されて符号拡張回路４３
および後段のローパスフィルタ（不図示）に供給され
る。符号拡張回路４３では、１ビット量子化器４２から
のパルスのレベルに対応して、減算器４１へのディジタ
ル入力と同じビット数の信号が生成され、その信号が減
算器４４に供給される。

【００６０】減算器４４では、減算器４１の出力と符号
化回路４３の出力との差分が演算され、その出力がフリ
ップフロップ回路４５に供給される。フリップフロップ
回路４５では、減算器４４の出力が１クロック分だけ遅
延されて、減算器４１にフィードバックされる。なお、
フリップフロップ回路４５のクリア端子には、リセット
パルス発生回路１２で発生されたリセットパルスが供給
される。

【００６１】ところで、図１０および図１１に示した１
ビットDAC１１の次数は１次であるが、２次、３次等の
次数が高い１ビットDACに対しても本発明を適用するこ
とが可能である。その場合、次数が高い１ビットDACを
構成するフリップフロップ回路のクリア端子に、リセッ
トパルス発生回路１２で発生されるリセットパルスを入
力するようにすればよい。

【００６２】また、本実施の形態においては、垂直同期
信号ＶＳとハードウェアリセット信号ＣＬに基づいて、
リセットパルスを生成するようにしたが、水平同期信号
とハードウェアリセット信号ＣＬに基づいてリセットパ
ルスを生成するようにしてもよい。

【００６３】

【発明の効果】以上のように、本発明のＤ／Ａ変換装置
および方法によれば、所定の信号に対応して、積分処理
をリセットするリセットパルスを発生するようにしたの
で、比較的容易に、且つ、低コストで、垂直周期毎にア
ナログ電圧が変動することを抑止することが可能とな
る。

【図面の簡単な説明】

【図１】一般的な１ビットDACの一例を示すブロック図
である。

【図２】ローパスフィルタの出力を説明するための図で
ある。

【図３】ローパスフィルタの出力を説明するための図で
ある。

【図４】垂直周期毎に異なるパルスパターンを示す図で
ある。

【図５】隣接端子のパルスの干渉を説明するための図で
ある。

【図６】出力バッファの立ち上がり時間および立ち下が
り時間の遅さの影響を説明するための図である。

【図７】リンギングの発生の影響を説明するための図で
ある。

【図８】本発明を適用したＤ／Ａ変換装置の構成例を示
すブロック図である。

【図９】リセットパルス発生回路１２の構成例を示すブ
ロック図である。

【図１０】１ビットDAC１１の構成例を示すブロック図
である。

【図１１】１ビットDAC１１の構成例を示すブロック図
である。

【符号の説明】

１１ １ビットDAC， １２ リセットパルス発生回
路， １３ ローパスフィルタ， ２１，２２ フリッ
プフロップ回路， ２３ NAND回路， ２４ AND回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 竹腰 弘孝 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5C021 PA28 PA34 PA42 PA56 PA76 PA86 PA89 SA02 SA03 YC02 YC09 5J022 AB01 BA02 CA07 CE04 CF03 CF09 CG01 5J064 AA04 BA03 BC03 BC07 BC10 BC11 BC16 BC24 BD03

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ディスプレイの偏向補正用または画歪み
   補正用のディジタル波形信号をアナログ波形信号に変換
   するＤ／Ａ変換装置において、 入力された前記ディジタル波形信号と、前記ディジタル
   波形信号と同じビット数の比較信号との差分値を演算す
   る演算手段と、 前記演算手段が演算した前記差分値を積分する積分手段
   と、 前記積分手段の出力に対応して、所定のレベルのパルス
   を生成する第１の生成手段と、 前記第１の生成手段が生成した前記パルスの前記レベル
   に対応して、前記ディジタル波形信号が取り得る最大値
   を示す信号または前記ディジタル波形信号が取る得る最
   小値を示す信号を生成する第２の生成手段と、 前記第２の生成手段が生成した前記ディジタル波形信号
   が取り得る前記最大値を示す信号または前記ディジタル
   波形信号が取る得る前記最小値を示す信号を、１クロッ
   ク分だけ遅延して、前記ディジタル波形信号と同じビッ
   ト数の前記比較信号として前記演算手段に供給する遅延
   手段と、 前記第１の生成手段が順次生成した前記パルスから成る
   パルス列に基づいて、前記アナログ波形信号を出力する
   出力手段と、 所定の信号に対応して、前記積分手段をリセットさせる
   リセットパルスを発生する発生手段とを含むことを特徴
   とするＤ／Ａ変換装置。
2. 【請求項２】 前記発生手段は、前記積分手段をリセッ
   トさせるリセットパルスとして、前記Ｄ／Ａ変換装置の
   ハードウェアリセット信号と前記所定の信号の論理和を
   発生することを特徴とする請求項１に記載のＤ／Ａ変換
   装置。
3. 【請求項３】 前記所定の信号は、前記ディスプレイの
   垂直同期信号または水平同期信号であることを特徴とす
   る請求項２に記載のＤ／Ａ変換装置。
4. 【請求項４】 ディスプレイの偏向補正用または画歪み
   補正用のディジタル波形信号をアナログ波形信号に変換
   するＤ／Ａ変換装置のＤ／Ａ変換方法において、 入力された前記ディジタル波形信号と、前記ディジタル
   波形信号と同じビット数の比較信号との差分値を演算す
   る演算ステップと、 前記演算ステップの処理で演算された前記差分値を積分
   する積分ステップと、 前記積分ステップの処理での出力に対応して、所定のレ
   ベルのパルスを生成する第１の生成ステップと、 前記第１の生成ステップの処理で生成された前記パルス
   の前記レベルに対応して、前記ディジタル波形信号が取
   り得る最大値を示す信号または前記ディジタル波形信号
   が取る得る最小値を示す信号を生成する第２の生成ステ
   ップと、 前記第２の生成ステップの処理で生成された前記ディジ
   タル波形信号が取り得る前記最大値を示す信号または前
   記ディジタル波形信号が取る得る前記最小値を示す信号
   を、１クロック分だけ遅延して、前記ディジタル波形信
   号と同じビット数の前記比較信号として前記演算ステッ
   プの処理に供給する遅延ステップと、 前記第１の生成ステップの処理で順次生成された前記パ
   ルスから成るパルス列に基づいて、前記アナログ波形信
   号を出力する出力ステップと、 所定の信号に対応して、前記積分ステップの処理をリセ
   ットさせるリセットパルスを発生する発生ステップとを
   含むことを特徴とするＤ／Ａ変換方法。