JP2509807B2 - 強磁性バイアを内部に有する多層の三次元構造 - Google Patents

強磁性バイアを内部に有する多層の三次元構造

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Description

【発明の詳細な説明】 〔発明の属する技術分野〕 ここに開示する発明は、一般にハイブリッド多層回路
構造に関するものであり、より特定的には、その中に形
成される強磁性バイア（via）構造を有するハイブリッ
ド多層回路構造に関するものである。
〔従来の技術〕
混成マイクロサーキットとしても知られるハイブリッ
ド多層回路構造は個別回路デバイスの相互接続及びパッ
ケージングを実現するもので、厚膜又は薄膜技術を用い
た単一の基板層の上に形成されるか、又は、間に導体ト
レースが配置された複数の一体的に溶融された絶縁層
（例えば、セラミック層）を含む多層基板として形成さ
れるかのいずれかである一体化多層回路構造（unitized
multilayer circuit structure）を含むのが一般的で
ある。個別回路デバイス（例えば、集積回路）は、他の
絶縁層によって覆われないように最上部の絶縁層上に設
置されるか、又は個別デバイスのためのキャビティを提
供するように形成されたダイ・カットアウト（die cuto
ut）を有する絶縁層上に一般的に設置される。キャパシ
タ、インダクタ、抵抗のような受動コンポーネントは、
例えば、厚膜処理によって個別デバイスを支持する同じ
層に形成することができ、又は、例えば厚膜技術によっ
て絶縁層間に形成することもできる。異なる層上の導体
とコンポーネントとの間の電気的相互接続は、バイア即
ち穴を絶縁層に適当に配置して形成し、それらを導電性
材料によって充填することにより、導電性材料をバイア
の上又は下に延在する層間の所定の導体トレースと接触
させることによって達成される。
強磁性構造を一体化多層回路構造に組み入れる従来の
方法は、一体化多層回路構造の外部のコンポーネント又
は構造において個別強磁性材料を用いるので、結果とし
て出来上がる製品は比較的大きく、重くなる。
〔発明の概要〕
従って、一体化多層回路構造において実現することが
できる強磁性構造を提供することが、本発明の一つの目
的である。
本発明の他の目的は、一体化多層回路構造の製造プロ
セスで実現することができる強磁性構造を提供すること
である。
前記の及び他の目的は、一体化多層回路溝に強磁性バ
イア充填物を含む強磁性構造を用いる本発明すなわち、 複数の絶縁層と、 前記絶縁層に形成された複数の強磁性バイアであっ
て、強磁性材料を含む領域を画定する強磁性バイアと、 を具備し、前記複数の強磁性バイアを、前記絶縁層の間
に配置され且つ結合されたストリップラインの間の重な
り領域に形成し、前記絶縁層と前記強磁性バイアとで一
体化多層回路構造の一部を形成してなることを特徴とす
る強磁性構造、 により達成される。
本発明においては、前記複数の強磁性バイアは複数の
コラムの強磁性バイアを含むことができる。
〔発明の実施の形態〕
以下の詳細な説明及び図面のいくつかの図において
は、類似の構成要素は、同じ参照番号によって同定され
ている。
本発明による強磁性バイア構造は、その外側に取り付
けられる様々な個別の回路を相互接続するのに利用され
る一体化多層回路構造において実現される。一体化多層
回路構造は、（たとえばセラミックを含む）複数の絶縁
層と、絶縁層の間に配置された導電性トレースと、絶縁
層に形成された導電性バイアとから形成され、導電性バ
イアは（たとえば絶縁層の頂部に形成されたそれに重な
る絶縁層によって被覆される素子である）任意の埋め込
まれた素子と共に処理されて一体的に溶融された一体化
多層構造を形成する。個別の回路は、典型的には、一体
化の作業の後で一体化多層回路構造の外部に取り付けら
れ電気的に接続される。
本発明によれば、強磁性のコーティング又はバイア充
填材を含む三次元強磁性構造は、異なった配置で一体化
多層構造に形成され、様々な目的を達成する。強磁性構
造のための適宜のバイア開口は、例べば機械的穴開け又
はレーザ・ドリル等の従来の技術によって、導電性のバ
イア充填材のような他のタイプの材料に対するバイア開
口と共に個々の層に形成される。本明細書において「強
磁性」とは、鉄、ニッケル、コバルト、種々の合金等
の、極めて高い透磁率、比較的弱い磁界中での高い磁化
能力、特性飽和点、磁気ヒステリシスを有する物質を意
味する。
強磁性バイア構造のためのバイア開口は、種々の特別
の目的を達成するために異なったサイズや形状を有する
ことができ、また、線状のバイア構造のために狭く細長
いバイア開口を含むこともある。大きなバイア開口で
は、最終的な一体化多層回路構造の構造的完全性を維持
するために、丸みの付いた隅が要求されることもある。
強磁性構造に対するバイア開口は、たとえばスクリーン
印刷等の従来のバイア充填技術を用いて、強磁性材料で
コーティング又は充填される。バイア・コーティング
は、比較的少量の磁気材料に対してだけ適切であり得
る。バイア開口を充填するのに用いられる強磁性材料
は、作成プロセスを通じて絶縁層の材料と適合性のある
ものでなければならず、また、強磁性構造は、一体化多
層構造に構造的な弱さを持ち込んではならない。相溶性
の低温コファイアド（cofired）セラミック（LTCC）と
フェライト・インクとの組み合わせの例は、デュポン社
の851ATセラミック・テープとESL−EX2000フェライト・
インクである。バーンアウト（burn−out）と焼結プロ
フィールとを含むテープ製造者推薦の処理が用いられ得
る。
図１は、本発明に係る強磁性構造の概略図で、結合さ
れたライン27,29の間の相互結合を増大させるための三
次元の強磁性バイア構造を示している。この強磁性バイ
ア構造は、複数の短い強磁性バイアのコラム23を含み、
異なった絶縁層上に形成され且つ互いに結合されたライ
ン27,29の重なり領域に形成される。それら強磁性バイ
アのコラム23の各々は、強磁性バイア25を積み重ねたス
タックから成っている。この強磁性構造は、より小さな
構造で電力伝送の改善、インピーダンス変換の改善、並
びに多層回路構造内の帰還機構及び経路を可能にする。
以下、本発明に係る強磁性構造の理解を容易にするた
めに、三次元の強磁性バイア構造について説明する。
三次元の強磁性構造を一体化多層回路に組み入れるこ
とにより、インダクタ及び変圧器の改善、電磁気的干渉
（EMI）の減少、磁界の集中及び制御、（サーキュレー
タ、アイソレータ、位相シフタ、方向性結合器その他の
飽和磁気装置等の）非線形デバイスを含む広範囲の効果
及び性能の向上がもたらされ、他方で、個別の外部的な
強磁性要素を付加する必要性が最小限に抑えられる。変
圧器の性能の向上は、（ｉ）磁束経路を制御することに
よって漏れインダクタンスを最小化し、（ii）巻線数の
減少により所与のインダクタンスに対する導体損失を減
少させることにより、達成される。
図2A及び図2Bは、リング状のマイクロストリップ・イ
ンダクタンス11と共に使用され、その長軸に沿って分布
する強磁性バイア構造を図示している。各強磁性構造
は、マイクロストリップ・インダクタンス11の各側部に
配置された１対の強磁性バイアのコラム13a、13bを有し
ている。各強磁性構造のバイアのコラム13a、13bは一般
に同一平面上にあり、マイクロストリップ・インダクタ
ンス11の上下に複数の層が伸びている。特に図2Bに示さ
れているように、各強磁性構造の強磁性バイアのコラム
13a、13bは、幅の狭いバイア15aと、マイクロストリッ
プ・インダクタンス11の上側で内側に伸長するバイア15
bと、マイクロストリップ・インダクタンス11の下側で
内側に伸長する下側の幅の広いバイア15bとを含む強磁
性バイアの対応する積層を含む。幅の狭いバイア15a
は、例えば、円形のバイアである。内方へ伸長するバイ
ア15bは、例えば、円形又は線状のバイアであり、図2A
に示された長さと、この図の面に垂直であって狭いバイ
ア15aの直径にほぼ等しい幅とを有する。
各強磁性構造の内方へ伸長するバイア15bとその間の
幅の狭いバイア15aとは、一般に、マイクロストリップ
・インダクタンス11を部分的に取り囲むＣの形状の対向
する強磁性構造を形成する。別の幅の狭い強磁性バイア
15aは、内方へ伸長するバイア15bから上向きに伸長し得
る。本質的に、各強磁性構造は、マイクロストリップ・
インダクタンス11を部分的に取り囲むように配置された
複数の強磁性バイア15を含む。内方へ伸長するバイア15
bの間のギャップは、特定の応用例では、小さいほど望
ましい。
以上では三次元の強磁性バイア構造をリング状のマイ
クロストリップ・インダクタンスとの関係で説明してき
たが、強磁性バイア構造によって、部分的に取り囲むよ
うに強磁性バイア構造をマイクロストリップ・インダク
タンス又はストリップライン・インダクタンス等のイン
ダクタンス構造の外周に沿って分布させることも可能で
あるる。
図2A、2Bに示された強磁性構造は、インダクタンスを
強化し、地板に誘導される回転電流に起因する損失を最
小化するように機能する。強磁性バイアの存在によっ
て、優先的な媒体と磁界線の集中とが与えられる。これ
によって、一体化多層回路の地板による磁界線のインタ
ーセプトや結果的な誘導電流及び損失が最小化される。
強磁性構造の結果として、一層高いインダクタンス値が
達成され、特定の値に対するインダクタは一層短くな
り、一層高いＱが得られる。
三次元強磁性バイア構造の更に別の応用例は、EMI隔
離及びシールドである。図3A及び図3Bに概略的に示して
いるのは、隔離強磁性バイア構造であり、これは、強磁
性バイアのコラム33を複数の列31を含んでおり、その強
磁性バイアのコラムの各々は、強磁性バイア35のスタッ
クから成っている。強磁性バイアのコラム33の列31は、
本質的には、強磁性隔離領域を形成しており、この領域
の垂直方向及び長手方向の範囲（図3Aの面に直交）は、
所要の隔離に依存することになる。この強磁性バイアの
コラムの例は、屈曲部を設けてあるいは設けずに直線状
に配置したり、あるいは平面図で見たときに非直線状の
輪郭に沿って配置したりすることができる。その応用に
依存して、強磁性バイアのコラムを、その底部隔離層か
らその頂部隔離層まで延在させ、あるいは、所定の互い
に隣接した内部層内に含ませることができる。
図4A及び図4Bに概略的に示しているのは、隔離強磁性
バイア構造の線状構造であり、これは、線状バイア45の
垂直方向スタック43を含み、その線状バイア45の各々
は、その幅よりも大きな長さを有している。特定の応用
に依存して、線状バイア45の複数の垂直方向スタックを
使って隔離を提供するようにできる。この線状バイア45
は、屈曲部を有したりあるいは非直線状輪郭に沿うよう
にしたりあるいはその双方をもつように構成することが
できる。
図５は、更に別の隔離強磁性バイア構造を概略的に示
しており、これは、複数の強磁性バイア55を含み、これ
らのバイアは、連結形グリッドで配置した例えば円形バ
イアあるいは線状バイアとすることができ、そしてこれ
においては、ある所与の層内の強磁性バイアは、これよ
り上のあるいは下の任意の強磁性バイアと部分的に重な
りしかもそれと互い違いになっている。例えば、そのグ
リッドは、第１の１つ置きの層における垂直方向に整列
されたバイアと、第２の１つ置きの層における垂直方向
に整列させたバイアとを含んでいて、その第１の１つ置
きの層内のバイアが第２の１つ置きの層内のバイアと重
なるようになっている。図５に示したように、それら第
１と第２の１つ置きの層は、その一方の１つ置きの層
が、他方の１つ置きの層よりも１つ多い垂直方向に整列
させたバイア群を有するようにできる。また、上記グリ
ッドは、図４の面に直交する方向に延在させることもで
きる。図５のこの隔離構造は、本質的には、図3A及び図
3Bの隔離強磁性構造と同様、所要の隔離に依存した特定
の寸法をもつ強磁性隔離領域を形成する。この連結形グ
リットは、平面あるいは非平面に沿って配置することが
できる。
図３〜図５の各隔離構造は、基板の縁部においてシー
ルドを設けたり、あるいは多層構造の１部分内の回路を
その多層構造の別の部分内の回路から隔離したりするの
に使用することができる。強磁性構造は、屈曲部あるい
は湾曲部あるいはそれら双方を設けて配置して、その多
層構造内の回路を部分的にあるいは完全に囲むようにす
ることができる。
次に、図６を参照すると、これには、垂直方向並びに
横方向の隔離を提供するための強磁性隔離構造を概略的
に示している。強磁性バイアのコラム63の列は、第１と
第２の平らな強磁性層67,69の対応する端縁部の間に配
置されていて、その列は、図3Bの構造でのバイア柱列の
１つと同様に配置された複数のバイアのコラムを含む。
強磁性層67,69は、関係する隔離層の上に融和性のフェ
ライト・インクをスクリーン印刷することにより形成す
る。応用例に依存して、それら第１及び第２の平らな強
磁性層の間の隔離構造は、必要に応じてそれらプレーナ
形層の更に別の対応する縁部に沿って延在させるように
することもできる。また、第１及び第２の平らな強磁性
層の間の隔離構造は、図3A及び図3Bに関連して上述した
強磁性バイア・コラムの多数の列、あるいは、図５に関
連して上述した連結形強磁性バイア・グリッドから成る
ように構成できる。更に別の代替例として、図４に関し
て上述した強磁性線状バイア壁構造は、上記の第１及び
第２の平らな強磁性層と共に利用するようにすることも
できる。
次に図７は、ライン・インピーダンスを変化させるた
めの導電性トレース71を囲む強磁性バイアのバンドを概
略的に示している。この強磁性バイアのバンドは、異な
った横方向寸法をもつ複数の連結した強磁性バイア75a,
75b,75cで構成して、強磁性材料の隣接したバンドがそ
の導電性トレースを完全に囲むようになっている。より
大きな電流を取り扱うためには、並列の導体トレース
を、共通の強磁性バンドあるいは別個の強磁性バンドと
共に使うことができる。バイア75a,75b,75cは、異なっ
た径の円形バイア、あるいは、図7Bに示すように、大き
な横方向寸法のバイア75a,75bのための線状バイアと小
さな横方向寸法のバイア75cのための円形バイアとを組
合せで構成することができる。線状バイアと円形バイア
とを含むこの構成においては、例えば、線状バイアの幅
は、円形バイアの径とほぼ同じとすることができる。
図8A及び図8Bは、強磁性バンドの更に別の実施例を概
略的に示しており、これは、異なった横方向寸法のバイ
アを含んでいて、その頂部と底部のバイア81aは、これ
ら頂部と底部のバイア81aの横方向端の各コラム内に配
置したバイア81bと比べ、より大きな横方向寸法を有し
ている。図8Bに詳細に示した通り、バイア81bは、円形
のバイアで構成でき、そして頂部と底部のバイア81a
は、線状バイアであって中間の円形バイアの径とほぼ同
じ幅をもつもので構成できる。
強磁性体の１つ以上のバンドはその応用、要件、電
流、周波数、物性等に依存して、特定のライン上で使用
される。特定の応用の中には、高周波雑音の除去、高周
波の制御、放射の抑圧、波形整形が含まれる。
図１〜図8Bを参照して説明した強磁性体バイア構造
は、例えば、以下の文献、即ちW.A.ビトリオル他「低温
コファイアド多層セラミック技術の発展」、1983 ISHM
Proceedings、p.593−598; R.G.ポンド他「低温コファイド・セラミック構造内に
組み込まれた抵抗器の処理と信頼性」、1986 ISHM Proc
eedings.p.461−472;及び H.T.ソーヒル他「コファイアド抵抗器を持つ低温コフ
ァイアブル（Cofireable）セラミックス」、1986 ISHM
Proceedings、p.268−271 に開示された低温コファイアド処理によって作られる。
低温コファイアド処理に従って、バイアは、所望の多
層回路の所望のバイア形状によって規定された位置に複
数の未焼成（green）薄膜テープ層において形成され
る。バイアは、例えばスクリーン印刷により被覆され、
又は適宜の充填材料により充填される。次いで、ストリ
ップライン導体及び埋め込まれた地板を含む導電性トレ
ースのための導体メタライゼーションが、個々のテープ
層の上に例えばスクリーン印刷によって蒸着され、受動
コンポーネントを形成するための材料はテープ層の上に
蒸着される。テープ層は、積層され、未焼成テープ層に
含まれる有機材料を追い出すため所定長さの時間1200℃
以下（典型的には850℃）の温度で焼成されて堅いセラ
ミック基板を形成する。次いで、下側の地板のメタライ
ゼーション及び側壁のメタライゼーションを含む外部メ
タライゼーションが公知の技術により付着される。
強磁性バイア構造は、例えば、高温コファイアド・セ
ラミックス、硬セラミック多層単一焼成技術、軟基板積
層手法を含む一体化多層回路構造を形成するための他の
技術によって実現することもできる。
以上、一体化多層回路構造に有利に組み込まれ、一体
化多層回路構造を形成するプロセスを利用して形成され
る強磁性体構造を、本発明及び参考例について説明した
が、本発明は開示された特定の実施の形態に限定される
ものではない。当業者は、本発明の種々の修正及び変更
を、添付の特許請求の範囲によって規定された発明の範
囲と精神から逸脱することなく行うことができよう。
図面の簡単な説明 図１は、結合されたライン間の相互結合を増加させる
ための本発明に係る三次元強磁性バイア構造を概略的に
示す。
図2A及び2Bは、マイロストリップ・インダクタンスに
沿って配置された強磁性バイア構造を概略的に示す。
図3A及び3Bは、EMI隔離・シールドのための強磁性バ
イア構造を概略的に示す。
図4A及び4Bは、隔離強磁性バイア構造を概略的に示
す。
図５は、隔離強磁性バイア構造を概略的に示す。
図６は、垂直及び横方向の隔離を提供する隔離強磁性
バイア構造を概略的に示す。
図７は、ライン・インピーダンスを変更するために導
体トレースを囲む強磁性バイア・バンドを概略的に示
す。
第8A及び8Bは、異なる横方向寸法のバイアを含む別の
強磁性バンドを示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スミス，ホール・ディー アメリカ合衆国カリフォルニア州90274, ランチョ・パロス・ベルデス，サウス・ トレイルライダーズ 28277 (72)発明者 シャピーロ，アンドリュー アメリカ合衆国カリフォルニア州92669, オレンジ，クリークサイド・アベニュー ５，5744 (56)参考文献 特開 昭55−24446（ＪＰ，Ａ) 特開 昭58−54661（ＪＰ，Ａ) 特開 昭62−219691（ＪＰ，Ａ) 特開 昭62−259500（ＪＰ，Ａ) 特開 昭63−177586（ＪＰ，Ａ) 特開 昭61−265890（ＪＰ，Ａ) 実開 昭59−74758（ＪＰ，Ｕ) 実開 昭60−48291（ＪＰ，Ｕ)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】複数の絶縁層と、 前記絶縁層に形成された複数の強磁性バイアであって、
    強磁性材料を含む領域を画定する強磁性バイアと、 を具備し、前記複数の強磁性バイアを、前記絶縁層の間
    に配置され且つ結合されたストリップラインの間の重な
    り領域に形成し、前記絶縁層と前記強磁性バイアとで一
    体化多層回路構造の一部を形成してなることを特徴とす
    る強磁性構造。
  2. 【請求項２】請求項１記載の強磁性構造であって、前記
    複数の強磁性バイアが複数のコラムの強磁性バイアを含
    むことを特徴とする強磁性構造。
JP6508440A 1992-09-24 1993-09-24 強磁性バイアを内部に有する多層の三次元構造 Expired - Lifetime JP2509807B2 (ja)

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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6184736B1 (en) * 1992-04-03 2001-02-06 Compaq Computer Corporation Sinusoidal radio-frequency clock distribution system for synchronization of a computer system
WO1998006243A1 (de) * 1996-07-31 1998-02-12 Dyconex Patente Verfahren zur herstellung von verbindungsleitern
AU5238898A (en) * 1996-11-08 1998-05-29 W.L. Gore & Associates, Inc. Method for reducing via inductance in an electronic assembly and device
US5828271A (en) * 1997-03-06 1998-10-27 Northrop Grumman Corporation Planar ferrite toroid microwave phase shifter
JP3366552B2 (ja) * 1997-04-22 2003-01-14 京セラ株式会社 誘電体導波管線路およびそれを具備する多層配線基板
US6169801B1 (en) 1998-03-16 2001-01-02 Midcom, Inc. Digital isolation apparatus and method
JP3784244B2 (ja) * 2000-06-30 2006-06-07 京セラ株式会社 多層配線基板
US6975189B1 (en) * 2000-11-02 2005-12-13 Telasic Communications, Inc. On-chip multilayer metal shielded transmission line
IL141118A0 (en) * 2001-01-25 2002-02-10 Cerel Ceramics Technologies Lt A method for the implementation of electronic components in via-holes of a multi-layer multi-chip module
EP2315510A3 (en) 2001-06-05 2012-05-02 Dai Nippon Printing Co., Ltd. Wiring board provided with passive element
US6778043B2 (en) * 2001-12-19 2004-08-17 Maxxan Systems, Inc. Method and apparatus for adding inductance to printed circuits
US6867664B2 (en) * 2003-05-05 2005-03-15 Joey Bray Ferrite-filled, antisymmetrically-biased rectangular waveguide phase shifter
US7829135B2 (en) * 2005-06-22 2010-11-09 Canon Kabushiki Kaisha Method and apparatus for forming multi-layered circuit pattern
US7947908B2 (en) * 2007-10-19 2011-05-24 Advantest Corporation Electronic device
US8440917B2 (en) * 2007-11-19 2013-05-14 International Business Machines Corporation Method and apparatus to reduce impedance discontinuity in packages
US20090153281A1 (en) * 2007-12-13 2009-06-18 Ahmadreza Rofougaran Method and system for an integrated circuit package with ferri/ferromagnetic layers
US20100307798A1 (en) * 2009-06-03 2010-12-09 Izadian Jamal S Unified scalable high speed interconnects technologies
KR101692434B1 (ko) * 2010-06-28 2017-01-18 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9362606B2 (en) 2013-08-23 2016-06-07 International Business Machines Corporation On-chip vertical three dimensional microstrip line with characteristic impedance tuning technique and design structures
US11177318B2 (en) 2018-01-29 2021-11-16 Agency For Science, Technology And Research Semiconductor package and method of forming the same
JP2020010148A (ja) * 2018-07-06 2020-01-16 株式会社フジクラ 高周波受動部品およびその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3456215A (en) * 1964-09-02 1969-07-15 Peter A Denes High frequency low pass filter
JPS5524446A (en) * 1978-08-09 1980-02-21 Ngk Insulators Ltd Ceramic circuit board
JPS6048291B2 (ja) * 1979-10-11 1985-10-26 ファナック株式会社 ワイヤカット放電加工装置
JPS5854661A (ja) * 1981-09-29 1983-03-31 Fujitsu Ltd 多層セラミツク半導体パツケ−ジ
US4647878A (en) * 1984-11-14 1987-03-03 Itt Corporation Coaxial shielded directional microwave coupler
JPS61265890A (ja) * 1985-05-20 1986-11-25 日本シイエムケイ株式会社 プリント配線板とシ−ルド用トナ−
JPS62219691A (ja) * 1986-03-20 1987-09-26 富士通株式会社 厚膜混成集積回路
JPH0728133B2 (ja) * 1986-05-02 1995-03-29 株式会社東芝 回路基板
JPH0724334B2 (ja) * 1987-01-19 1995-03-15 株式会社日立製作所 回路板
US4894114A (en) * 1987-02-11 1990-01-16 Westinghouse Electric Corp. Process for producing vias in semiconductor
JPH0196991A (ja) * 1987-10-09 1989-04-14 Tdk Corp 厚膜複合部品の製造方法
US5312674A (en) * 1992-07-31 1994-05-17 Hughes Aircraft Company Low-temperature-cofired-ceramic (LTCC) tape structures including cofired ferromagnetic elements, drop-in components and multi-layer transformer

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