JP2022551340A - 高密度テクスチャを有する発光ダイオード（ｌｅｄ）装置 - Google Patents

高密度テクスチャを有する発光ダイオード（ｌｅｄ）装置 Download PDF

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Abstract

発光ダイオード（LED）装置は、基板本体、該基板本体から突出する複数の一体化フィーチャ、および該複数の一体化フィーチャの間の空間によって画定されるベース表面を含むパターン化基板と、前記一体化フィーチャの表面に配置された誘電体材料を含む選択層であって、前記ベース表面上には前記選択層が存在しない、選択層と、前記選択層および前記ベース表面上のIII族-窒化物材料を含むIII族-窒化物層と、を有する。

Description

本願は、全般に、発光ダイオード（LED）装置、およびその製造方法に関する。特に、本開示の実施形態は、高密度テクスチャを有するLED装置、およびパターン化された基板上に誘電体材料を選択的に成膜し、III族-窒化物層をエピタキシャル成長させる方法に関する。
発光ダイオード（LED）は、電流が流れた際に可視光を放出する半導体光源である。LEDでは、P型半導体にN型半導体が組み合わされる。LEDでは、一般にIII族化合物半導体を使用する。III族化合物半導体では、他の半導体を用いた装置に比べて、高温で安定した動作が提供される。III族化合物は、通常、サファイアまたは炭化ケイ素（SiC）で形成された基板上に形成される。
パターン化されたサファイア基板（PSS）LEDに基づく直接光エミッタは、それらの固有の形状的特徴のため（光は、４つの側面を含む、チップの5つの側から放出される）、低い輝度レベル、および広い角度放出パターンの問題を抱える。これらの制限は、側面被覆材料を使用してチップの側面からの光漏れを抑制し、上部基板表面のみからの光放射に強制することにより、軽減される。しかしながら、側面被覆は、光抽出効率（ExE）を大幅に低下させる。特に、ドームレスエミッタでは顕著である。側面被覆材料は、ダイ内の光トラップを増加させ、それ自体を100％反射しないためである。
発光ダイオード（LED）装置の基板、例えばサファイア基板（PSS）上にGaNのようなIII族-窒化物材料をエピタキシャル成長させた場合、GaN／サファイア界面での全内部反射の相対的に小さな臨界角（～45°）のため、放出された光子の大部分が装置内にトラップされる。エピタキシー成長の前に、3Dフィーチャのパターンをサファイア基板にエッチングすると、非パターン化界面に比べて、広い範囲の入射角の光子がパターン化されたGaN／サファイア界面を通過することにより、LED効率を高めることができる。そのようなパターン化されたサファイア基板（PSS）は、産業界で広く使用されているものの、現在のPSS系LEDの最大効率は、パターン形状の最適化における固有のトレードオフにより、制限されたままである。GaNからサファイアへの出光の結合を最大化するため、一方では、3Dフィーチャをできるだけ接近させて稠密化する必要があるものの、他方、3Dフィーチャが相互に極端に稠密化されている場合、平滑な表面を有する連続GaN層をPSS上に成長させることが難しくなる。また、パターンフィーチャ間の距離が比較的長いため、回折が制限され、さらには光出力の結合効率が制限される。PSSの他の制限には、広角度の放射およびサファイア側から見た際の限定された反射率が含まれる。例えば、3Dフィーチャは、側面放射を形成し、これは、その光源としてLEDを備える光学システムの輝度および効率を制限する。サファイア上にコーティングされた蛍光体層からの逆反射光は、GaNエピおよびバックミラーを透過し、従って部分的に吸収される。
LEDの特徴的な寸法が100未満まで減少し、マイクロLED（uLED）が形成されると、光抽出効率に関連する課題は、100マイクロメートル以上の特徴的な寸法を有するLEDに比べて、より顕著になる。
高密度テクスチャを有する発光ダイオード（LED）装置、特にuLED、およびそれを製造する方法に対して要望がある。
本願の装置は、高密度テクスチャを有する発光ダイオード（LED）装置、特にuLEDである。
本開示の1または2以上の態様は、発光ダイオード（LED）装置に関する。一実施形態では、発光ダイオード（LED）装置は、基板本体、該基板本体から突出する複数の一体化フィーチャ、および該複数の一体化フィーチャの間の空間によって画定されるベース表面を含むパターン化基板と、前記一体化フィーチャの表面に配置された誘電体材料を含む選択層であって、前記ベース表面上には選択層が存在しない、選択層と、前記選択層および前記ベース表面上のIII族-窒化物材料を含むIII族-窒化物層と、を有する。1または2以上の実施形態では、パターン化基板のアレイピッチは、50nm以上3.5マイクロメートル以下である。1つまたは2以上の実施形態では、LEDは、100マイクロメートル未満の1つまたは2以上の特徴的寸法（例えば、高さ、幅、深さ、厚さなど）を有するuLEDである。
選択層は、一体化フィーチャの全ての表面の部分に配置されてもよい。1または2以上の実施形態では、選択層は、一体化フィーチャの表面の全ての部分に配置される。
ベース表面の全ての部分には、選択層が存在しなくてもよい。1または2以上の実施形態では、選択層は、ベース表面の全ての部分にある。
III族-窒化物材料は、ガリウム（Ga）、アルミニウム（Al）、インジウム（In）、またはこれらの組み合わせを有してもよい。1または2以上の実施形態では、III族-窒化物材料は、ガリウム（Ga）、アルミニウム（Al）、インジウム（In）、またはそれらの組み合わせを含む。
誘電体材料は、約1.2から約2の範囲の屈折率を有する、低屈折率材料を有してもよい。1または2以上の実施形態では、誘電体材料は、約1.2から約2の範囲の屈折率を有する低屈折率材料を含む。
誘電体材料は、二酸化ケイ素、（SiO2）、窒化ケイ素（Si3N4）、またはそれらの組み合わせを含んでもよい。1または2以上の実施形態では、誘電体材料は、二酸化ケイ素（SiO2）、窒化ケイ素（Si3N4）、またはそれらの組み合わせを含む。
選択層は、20nmから400nmの範囲の厚さを有してもよい。1または2以上の実施形態では、選択層は、20nmから400nmの範囲の厚さを有する。
LED装置は、さらに、一体化フィーチャの表面およびベース表面上に、核発生材料を含む共形の核発生層を有してもよく、一体化フィーチャの表面上の核発生層は、選択層の下側であってもよい。1または2以上の実施形態では、LED装置は、さらに、一体化フィーチャの表面上およびベース表面上に、核発生材料を含む共形の核発生層を有し、一体化フィーチャの表面上の核発生層は、選択層の下側にある。
核発生材料は、窒化アルミニウム（AlN）、窒化ガリウム（GaN）、窒化アルミニウムガリウム（AlGaN）、酸化亜鉛（ZnO）、またはそれらの組み合わせを有してもよい。1または2以上の実施形態では、核発生材料は、窒化アルミニウム（AlN）、窒化ガリウム（GaN）、窒化アルミニウムガリウム（AlGaN）、酸化亜鉛（ZnO）、またはそれらの組み合わせを含む。
複数の一体化フィーチャは、半球形、三角錐形、四角錐形、六角錐形、円錐形、半円球形、およびカット球形から選択された形体を有してもよい。1または2以上の実施形態では、複数の一体化フィーチャは、半球形、三角錐形、四角錐形、六角錐形、円錐形、半円球形、およびカット球形から選択された形状を有する。
基板は、サファイア、スピネル、酸化亜鉛（ZnO）、酸化マグネシウム（MgO）、またはそれらの組み合わせの材料を有してもよい。1または2以上の実施形態では、基板は、サファイア、スピネル、酸化亜鉛（ZnO）、酸化マグネシウム（MgO）、またはそれらの組み合わせの材料を含む。基板は、平面であってもよい。1または2以上の実施形態では、基板は、平面である。
別の実施形態では、基板本体、基板本体から突出する複数の一体化フィーチャ、前記複数の一体化フィーチャの間の空間によって画定されるベース表面を含むパターン化サファイア基板と、前記一体化フィーチャの表面上および前記ベース表面上の共形の核発生層と、共形の核発生層上の選択層であって、前記一体化フィーチャの上部に配置された二酸化ケイ素の誘電体を含み、前記ベース表面上には選択層が存在せず、前記選択層は、20nmから200nmの範囲の厚さを有する、選択層と、前記選択層および前記ベース表面上の窒化ガリウム（GaN）材料を含むIII族-窒化物層と、を有する発光ダイオード（LED）装置が提供される。
選択層は、一体化フィーチャの表面の全ての部分に配置されてもよい。1または2以上の実施形態では、選択層は、一体化フィーチャの表面の全ての部分に配置される。
ベース表面の全ての部分には、選択層が存在しなくてもよい。1または2以上の実施形態では、ベース表面の全ての部分に、選択層は存在しない。
本開示の追加の実施形態は、発光ダイオード（LED）装置、例えば、uLED装置を製造する方法に関する。一実施形態では、本製造方法は、基板本体、該基板本体から突出する複数の一体化フィーチャ、および該複数の一体化フィーチャの間の空間によって画定されるベース表面を含むパターン化基板上に、誘電体材料を含む選択層を形成するステップであって、前記選択層は、前記一体化フィーチャの表面に配置され、前記ベース表面上には前記選択層は存在せず、これにより、選択層被覆基板が構成される、ステップと、前記選択層被覆基板上にIII族-窒化物層をエピタキシャル成長させるステップと、を有する。1または2以上の実施形態では、パターン化基板のアレイピッチは、50nm以上3.5マイクロメートル以下である。1または2以上の実施形態では、LEDは、100マイクロメートル以下の1または2以上の特徴的寸法（例えば、高さ、幅、深さ、厚さなど）を有するuLEDである。
選択層は、複数の一体化フィーチャの表面に選択的に成膜される、指向性成膜プロセスにより、パターン化基板上に誘電体材料を成膜し、その後、エッチングして、ベース表面から任意の誘電体材料を除去することにより、形成されてもよい。1または2以上の実施形態では、選択層は、複数の一体化フィーチャの表面に選択的に成膜される、指向性成膜プロセスにより、パターン化基板上に誘電体材料を成膜し、その後、エッチングして、ベース表面から任意の誘電体材料を除去することにより、形成される。
選択層は、スパッタ成膜、原子層成膜（ALD）、化学気相成膜（CVD）、物理気相成膜（PVD）、プラズマ強化原子層成膜（PEALD）、プラズマ強化化学気相成膜（PECVD）、またはこれらの組み合わせにより、パターン化基板上に誘電体材料を成膜し、その後、一体化フィーチャの表面にわたって、ベース表面から誘電体材料を選択的にエッチングすることにより、形成される。1または2以上の実施形態では、選択層は、スパッタ成膜、原子層成膜（ALD）、化学気相成膜（CVD）、物理気相成膜（PVD）、プラズマ強化原子層成膜（PEALD）、プラズマ強化化学気相成膜（PECVD）、またはこれらの組み合わせにより、パターン化基板上に誘電体材料を成膜し、その後、一体化フィーチャの表面にわたって、優先的にベース表面から誘電体材料を選択的にエッチングすることにより、形成される。
選択層は、一体化フィーチャの表面の全ての部分にあってもよい。1または2以上の実施形態では、選択層は、一体化フィーチャの表面の全ての部分にある。
ベース表面の全ての部分に、選択層が存在しなくてもよい。1または2以上の実施形態では、ベース表面の全ての部分に、選択層が存在しない。
パターン化基板に核発生層を成膜するステップは、誘電体材料を成膜する前に実施されてもよい。1または2以上の実施形態では、パターン化基板に核発生層を成膜するステップは、誘電体材料を成膜する前に実施される。
本開示の上記の特徴が詳しく理解できるよう、実施形態を参照することにより、前述の要約した本開示のより特定の説明がなされる。実施形態の一部は、添付図面に示されている。ただし、添付図面は、単に本開示の典型的な実施形態を示すものであり、従って、その範囲を限定するものではないことが留意される。本開示では、他の同等に有効な実施形態が許容され得る。本願に記載の実施形態は、一例として示されており、添付図面の図に限定されるものではない。図において、同様の参照符号は、同様の素子を表す。
1または2以上の実施形態による製造方法のプロセスフローダイアグラムを示した図である。 1または2以上の実施形態による製造の異なる段階における発光ダイオード（LED）装置の断面を示した図である。 1または2以上の実施形態による製造の異なる段階における発光ダイオード（LED）装置の断面を示した図である。 1または2以上の実施形態による製造の異なる段階における発光ダイオード（LED）装置の断面を示した図である。 1または2以上の実施形態による製造の異なる段階における発光ダイオード（LED）装置の断面を示した図である。 1または2以上の実施形態による製造の異なる段階における発光ダイオード（LED）装置の断面を示した図である。 実施形態による各種パターン化された基板を示した図である。 コーティング厚さ（nm）に対するフラックスゲイン百分率のプロットを示した図である。 選択層の屈折率に対する前方ゲインのプロットを示した図である。 1または2以上の実施形態による例示的なLEDパッケージの断面を示した図である。
本開示のいくつかの例示的な実施形態を説明する前に、本開示は、以下の記載に示された構成またはプロセスステップの細部に限定されないことが理解される。本開示は、他の実施形態を用いることができ、各種方法で実現され、または実施されることができる。
本願の1または2以上の実施形態で使用される「基板」という用語は、処理が行われる表面もしくは表面の一部を有する、構造、中間体、または最終物を表す。また、ある実施形態における基板という用語は、文脈が明確に別の意味を示さない限り、基板の一部のみを表す。さらに、ある実施形態による基板への成膜と言う用語は、裸の基板、または1もしくは2以上の膜、特徴物または材料が成膜され、あるいは形成された基板上に、成膜することを含む。
1または2以上の実施形態において、「基板」とは、任意の基板、または製造プロセス中に、上部で膜処理が実施される基板上に形成された材料表面を意味する。例示的な実施形態では、処理が実施される基板表面は、用途に応じて、シリコン、酸化ケイ素、シリコンオンインシュレータ（SOI）、歪みシリコン、アモルファスシリコン、ドープ化シリコン、炭素ドープ化酸化ケイ素、ゲルマニウム、ヒ素化ガリウム、ガラス、サファイア、ならびに他の任意の好適材料、例えば、金属、金属窒化物、III族窒化物（例えば、GaN、AlN、InN、および合金）、金属合金、および他の導電性材料のような材料を含む。基板は、これに限られるものではないが、uLED装置を含む発光ダイオード（LED）装置を有する。ある実施態様では、基板は、前処理プロセスに晒され、基板表面は、研磨、エッチング、還元、酸化、水酸化、アニール、UV硬化、電子ビーム硬化および／または焼成される。基板自体の表面上での直接的な膜処理に加えて、ある実施形態では、開示の膜処理ステップの任意のステップは、基板上に形成された下地層で実施され、「基板表面」という用語は、内容が示すそのような下地層を含むことが意図される。従って、例えば、膜／層または部分膜／層が基板表面に成膜された場合、新たに成膜された膜／層の露出表面が基板表面となる。
マイクロLED（uLED）と言う表現は、100マイクロメートル未満の1または2以上の特徴的寸法（例えば、高さ、幅、深さ、厚さなどの寸法）を有する発光ダイオードを意味する。1または2以上の実施形態において、高さ、幅、深さ、厚さの1または2以上の寸法は、5から25マイクロメートルの範囲の値を有する。
薄膜を成膜する方法は、これに限られるものではないが、スパッタ成膜、原子層成膜（ALD）、化学気相成膜（CVD）、物理気相成膜（PVD）、プラズマ強化原子層成膜（PEALD）、プラズマ強化化学気相成膜（PECVD）、およびそれらの組み合わせが含まれる。
1または2以上の実施形態で使用される場合、「スパッタ成膜」とは、スパッタリングによる薄膜成膜の物理的気相成膜（PVD）法を表す。スパッタ成膜では、例えばIII族-窒化物のような材料が、供給源であるターゲットから基板に放出される。この技術は、ターゲットであるソース材料のイオン衝撃に基づく。純粋に物理的なプロセスのため、イオン衝撃の結果、すなわち、ターゲット材料のスパッタリングにより、気相が生じる。
ある実施形態に使用される「原子層成膜」（ALD）または「周期的成膜」は、基板表上に薄膜を成膜するために使用される気相技術を表す。ALDのプロセスは、基板の表面、または基板の一部が、交互の前駆体、すなわち、2つ以上の反応性化合物に晒され、基板表面に材料の層が成膜されることを有する。基板が交互前駆体に晒された際に、前駆体が連続的にまたは同時に導入される。前駆体は、処理チャンバの反応ゾーンに導入され、基板または基板の一部は、別々に前駆体に晒される。
ある実施態様で使用される「化学気相成膜」とは、基板表面上の化学物質の分解によって、材料の膜が気相から成膜されるプロセスを表す。CVDでは、前駆体および／または共試薬に、基板表面が同時に、または実質的に同時に曝露される。本願で使用される「実質的に同時に」は、共フロー、または前駆体の曝露の大部分が重複する場合、のいずれかを表す。
ある実施形態で使用される「プラズマ強化原子層成膜（PEALD）」は、基板上に薄膜を成膜する技術を表す。熱ALDプロセスに関するPEALDプロセスのいくつかの例では、材料は、同じ化学的前駆体から形成されてもよい。ただし、成膜速度はより高く、温度はより低い。一般に、PEALDプロセスにおいて、反応ガスおよび反応プラズマは、チャンバ内に基板を有するプロセスチャンバに、順次導入される。第1の反応ガスは、プロセスチャンバ内でパルス化され、基板表面に吸着される。その後、反応プラズマがプロセスチャンバ内にパルス化され、第一の反応ガスと反応して、成膜材料、例えば薄膜が基板上に形成される。熱ALDプロセスと同様、パージ工程は、各反応体の供給の間に実施されてもよい。
1または2以上の実施形態により使用される「プラズマ強化化学気相成膜（PECVD）」は、基板上に薄膜を成膜する技術を表す。PECVDプロセスでは、気相III族-窒化物材料またはキャリアガスに同搬された液相III族-窒化物材料の蒸気のような、気相または液相のソース材料がPECVDチャンバに導入される。プラズマ開始ガスもまた、チャンバに導入される。チャンバ内でのプラズマ形成より、励起ラジカルが生成される。励起ラジカルは、チャンバ内に配置された基板の表面に化学的に結合され、所望の膜が形成される。
本開示の1または2以上の実施形態では、パターン化基板、例えば、パターン化されたサファイア基板（PSS）上に、エピタキシー成長されたIII族-窒化物材料、例えばGaNを含むIII族-窒化物層を処理し、成長させる方法が有意に提供される。これにより、従来よりも緻密なパターンで、PSS上に、平滑で装置品質のIII族-窒化物層、例えばGaN層の実現が可能となる。パターンフィーチャの傾斜面上に、誘電体材料の層を選択的に形成することにより、核発生および凝集の問題を回避することができる。これらの問題では、通常、パターン化フィーチャが相互に近接して充填された場合、GaNエピタキシー成長が妨げられる。必要な場合、予め成膜された核生成層は、誘電体材料の選択層の前に、PSS上に成膜される。低屈折率コーティングの使用に特有の光結合およびパッケージ効率の利点は、現在の最新パターンを含むパターン特徴形状の広範囲にわたって存在し、これは、緻密な充填形状に限定されない。
SiO2およびSi3N4のようなアモルファス誘電体材料上のGaNの核発生速度は、サファイア、AlNまたはGaN上の核発生速度よりも十分に低い。理論に拘束されることを意図するものではないが、誘電体材料の選択層のいわゆるマスキング効果が考えられる。
これは、問題のある核発生挙動を回避し、緻密なパターンを有するPSS上で、平滑でクリーンに凝集したGaN層の成長が可能となる。本開示により可能となる増加したパターン密度は、回折効果を最大化し、その結果、GaNからサファイアへの斜め入射光の透過を高めることが可能となり、これにより、正味の光抽出ゲインが生成できる。さらに、誘電体材料の選択層は、蛍光体変換LEDの蛍光体層からダイに戻るように反射される光の吸収損失を最小限に抑制することができる。誘電体材料の選択層により、緻密なパターンフィーチャにより形成される角度放射パターンが狭くなり、輝度が改善され、放射線が吸収される可能性がある領域、または単に使用されない領域への側面放射が回避され、さらなる利点が提供される。現在のPSSベースのLEDにより生成される放射パターンの比較的広い範囲は、ある用途では問題があるが、本開示により改善することができる。
選択的誘電体コーティングが例えばSiO2のような低屈折率材料となるように選択される実施形態では、以下のように、ある追加の利点が可能となる。低屈折率のパターン化フィーチャは、前方ゲインの増加を効果的に可能にし、これにより、光出力結合が改善される。薄い層のコーティングは、この効果を増強し得る。ダイ反射率の増加：低屈折率層コーティングは、サファイアからGaNへの光の透過を減少させ、これにより、蛍光体層により「視認される」ダイ反射率の有効な増加の結果として、蛍光体変換LEDにおけるパッケージ効率が改善される。この反射率ゲインは、2つの媒質間の界面でのフレネル屈折の原理により促進される。特にソース媒質の屈折率（RI）が透過媒質の屈折率よりも高い場合、屈折による反射は、層界面での屈折率コントラストとともに増加する。この場合、RIがサファイアよりも著しく低い材料が有意である。
さらに、低屈折率材料から構成された誘電体材料の選択層の使用は、成長およびフィーチャ充填の考慮とは無関係に、広く適用可能な利点を有する。現在の最新のパターンを含む広範囲のパターンフィーチャ形状の低屈折率コーティングの使用に特有の、光の結合およびパッケージ効率の利点があり、これは、極めて緻密な充填形状に限定されない。
図1には、1または2以上の実施形態による例示的な製造方法100のプロセスフロー図を示す。図2Aから図2Eには、1または2以上の実施形態による、製造の異なる段階における発光ダイオード（LED）装置200の断面図を示す。
図1、図2A乃至図2E、および図3を参照すると、製造方法100は、パターン化基板200aの操作102から始まる。これは、例えば、パターン化サファイア基板であってもよい。基板は、平面であってもよい。パターン化基板は、基板本体201、該基板本体201から突出する複数の一体化フィーチャ202、および複数の一体化フィーチャ201の間の空間により画定されるベース表面203を有するように、形成および／または調製されてもよい。例えば、パターン化基板200aは、湿式および／または乾式方法のエッチングにより、形成されてもよい。マスクを貫通して基板ウェハに至る穴のアレイパターンが形成されてもよい。アレイパターンは、一体化フィーチャの所望の密度を提供するように設計されたピッチを有する。
パターン化基板は、複数の一体化フィーチャに対するベース表面の所望の表面積比を提供するように設計されてもよい。本願に記載の装置は、現在利用可能な装置に比べて、一体化フィーチャの高められた密度を有してもよい。複数の一体化フィーチャの表面積に対するベース表面の表面積の比は、0よりも大きい。1または2以上の実施形態では、複数の一体化フィーチャの表面積に対するベース表面の表面積の比は、0よりも大きく、0.5以下であり、それらの間のすべての値およびサブ範囲である。
図3には、実施形態による各種パターン化基板を示す。例えば、「A」は、半球形を示し、「B」は、三角錐形を示し、「C」は、四角錐形を示し、「D」は、六角錐形を示し、「E」は、円錐形を示し、「F」は、半円形を示す。図3のパターンは、用途に応じて、先端が面取りされてもよい。
有意には、本願に記載されるアレイパターンは、従来のPSS製造において使用されるものよりも小さなアレイピッチを有し得る。ピッチは、2つの要素の中心間の距離である。典型的なアレイピッチは、約3.5マイクロメートルである。ある実施形態では、ピッチが3.5マイクロメートル未満のパターンが利用され、例えば、50nm（0.05マイクロメートル）以上、3マイクロメートル以下、およびそれらの間のすべての値およびサブ範囲が利用されてもよい。
複数のフィーチャの各々は、約100nm（0.1μm）から約3μmの範囲の高さ、および約5nmから約500nm（0.5μm）の範囲の幅を有してもよい。1または2以上の実施形態では、各フィーチャは、約100nm（0.1μm）から約3μmの範囲の高さ、および約5nmから約500nm（0.5μm）の範囲の幅を有する。
また、ある場合には、アレイパターンのアパーチャは、従来のPSS製造において使用されるよりも小さくてもよい。
基板は、当業者に公知の任意の基板であってもよい。1または2以上の実施形態において、基板は、サファイア、炭化ケイ素、シリカ、酸化ケイ素（SiO2）、石英、酸化マグネシウム（MgO）、酸化亜鉛（ZnO）、スピネルなどの1または2以上を含む。
パターン化基板を製造する非限定的な一方法は、以下の通りである。任意の好適な薄膜成膜法により、基板ウェハ上に、マスキング膜がコーティングされる。1または2以上の実施形態では、基板ウェハは平坦である。マスキング膜の材料は、ウェハに対して十分なエッチング選択性を有する。例えば、マスキング膜は、SiO2を含んでもよい。これは、プラズマ強化化学気相成膜法（PECVD）により、c面サファイアウェハ上にコーティングされる。この膜は、ウェハ上にハードマスクを形成する。標準的なフォトリソグラフィおよびドライエッチングを用いて、マスキング膜を介して、孔のアレイパターン、例えば、六角形の開口がエッチングされる。その後、ウェハがエッチングされる。エッチングは、既知の湿式エッチング方法または乾式エッチング方法により、実施されてもよい。例えば、湿式エッチング法では、例えばリン酸のような、高温の酸の浴中に、ウェハが配置される。これは、マスキング膜よりも速くサファイアウェハをエッチングする。異なる結晶学的配向におけるサファイアの異なるエッチング速度により、この酸エッチングの最終結果は、突出した一体化フィーチャのアレイ、例えば、先端が除去された三角ピラミッド型であり、マスキング膜は、例えば、ピラミッドの平坦な頂部を被覆する。ピラミッドの高さおよび幅は、エッチング速度とエッチング時間とにより制御される。アレイピッチは、アレイパターンのピッチから決定される。エッチングによる突出した一体的フィーチャの完了の際、マスキング膜は、例えば希釈HF中でエッチングすることにより、選択的に除去される。
必要な場合、操作104では、パターン化基板200a上に核発生層204が成膜され、第1の中間基板200bが形成される。存在する場合、核発生層204は、共形層であり、一体化フィーチャ202およびベース表面203の表面全体を被覆する。
1または2以上の実施形態では、核発生層204は、核発生材料を含む。ある実施態様では、核発生材料は、窒化アルミニウム（AlN）、窒化ガリウム（GaN）、窒化アルミニウムガリウム（AlGaN）、酸化亜鉛（ZnO）、またはこれらの組み合わせを含む。1または2以上の特定の実施形態では、核発生層204は、窒化アルミニウム（AlN）を含む。
核発生層を成膜する非限定的な一方法は、以下の通りである。成膜チャンバにパターン化基板200aが装填され、任意の好適な薄膜成膜法により、共形の核発生層204が成膜され、第1の中間基板200bが形成される。1または2以上の実施形態では、共形の核発生層は、スパッタリング成膜チャンバ内に配置された中間基板への反応性スパッタリングにより、成膜される。核発生層の成膜、および次に実施される選択層の成膜の両方の操作は、スパッタリングステップを含むが、核発生層の成膜に使用されるプロセス条件および／または装置は、通常、選択層の成膜に使用されるものとは異なる。
操作106では、選択層208が第1の中間基板200b上に形成され、選択層被覆基板（第2の中間基板とも称される）200cが形成される。選択層208は、任意の介在する核発生層を有する一体化フィーチャ202の表面上にある。位置205a、205b、および205cに示すように、ベース表面203、および存在する場合、任意の核発生層上には、選択的層208は存在しない。1または2以上の実施形態では、選択層は、一体化フィーチャの表面の少なくとも一部に配置される。好ましい実施形態では、選択層は、一体的フィーチャの表面の全ての部分に配置される。1または2以上の実施形態では、一体化フィーチャの表面の少なくとも一部に対して、選択層が不存在となる。好ましい実施形態では、ベース表面の全ての部分に対して、選択層が不存在となる。
1または2以上の実施形態では、選択層208は、誘電体材料を含む。誘電体材料は、その後の選択的エッチングプロセス、およびIII族-窒化物材料エピタキシャル成長プロセスと適合する任意の材料であり得る。ある実施形態では、誘電体材料は、約1.2から約2の範囲の屈折率を有する低屈折率材料を含む。1または2以上の実施形態では、誘電体材料は、二酸化ケイ素、（SiO2）、窒化ケイ素（Si3N4）、またはそれらの組み合わせを含む。1または2以上の実施形態において、選択層は、20nmから400nmの範囲の厚さを有し、20nmから200nmを含む、全ての値およびそれらの間のサブ範囲を含む。好ましい実施形態では、選択層は、一体化フィーチャのパターンに共形である。1または2以上の実施形態では、選択層の厚さは、例えば、波長／4より大きい。ある実施形態では、選択層は、一体化フィーチャのパターンに共形であり、選択層は、波長／4よりも大きな厚さを有する。
選択的層を形成するある非限定的な一方法は、以下の通りである。第1の中間基板200bが成膜チャンバに装填され、好適な薄膜成膜法により、選択層が成膜される。指向性成膜法が好ましい。1または2以上の実施形態では、選択層は、スパッタリング成膜チャンバ内に配置された中間基板上の反応性スパッタリングにより成膜され、選択層被覆基板（第2の中間基板とも称される）200cが形成される。選択層を成膜するために使用されるプロセス条件および／または機器は、核発生層を成膜する場合と比べて、選択層の指向性成膜が好ましいという点で、異なる。例えば、第1の中間基板200bは、中間基板の表面法線に対して30度の角度で配向された誘電体ターゲット、例えばSiO2ターゲットを備えるスパッタリング成膜チャンバに装填される。基板の本体から突出する一体化フィーチャからの自己シャドウイング効果により、成膜されたSiO2コーティングは、一体化フィーチャの頂部で最も厚く、一体化フィーチャの間のベース表面で最も薄い。その後、エッチング操作が選択され、ベース表面から任意の誘電体材料が除去され、選択層の所望の最終厚さが提供される。エッチング操作のため、第2の中間基板が化学物質でエッチングされる。化学物質により、成膜された誘電体材料は、ゆっくりエッチングされるが、基板材料、例えばサファイアまたは核発生層は、エッチングされない。例えば、希釈HF溶液は、誘電体材料がSiO2である場合、適する。エッチング時間は、ベース表面上の全ての誘電体材料が除去される一方、一部の誘電体材料が一体化フィーチャの表面上に残るように選択される。残りの選択層の厚さは、好ましくは20nm以上200nm以下である。厚さは、一体化フィーチャの頂部から底部まで、ある程度変動してもよいことが理解される。
選択層を製造する別の非限定的な一方法は、以下の通りである。第1の中間基板200bが成膜チャンバに装填され、任意の薄膜成膜法により、選択層が成膜される。1または2以上の実施形態では、選択層は、スパッタリング成膜チャンバ内に配置された中間基板への反応性スパッタリングにより成膜され、選択層被覆基板（第2の中間基板とも称される）200cが形成される。この方法では、指向性成膜は存在しない。むしろ、誘電体材料の共形層が成膜される。その後、選択的エッチング操作が選択されて、ベース表面から誘電体材料が除去される。
選択層を製造する他の非限定的な一方法は、マスクレスパターン化法の代わりに、ナノインプリント、電子ビーム、ホログラフィック、または従来のフォトリソグラフィのような、マスク付きリソグラフィ法を使用して、PSSフィーチャの上に誘電体層をパターン化することを含む。マスク化リソグラフィでは、誘電体層の厚さの均一性は、本質的に良好であるが、マスク化リソグラフィでは、大きなアスペクト比を有する、緻密に充填されたフィーチャのパターンに使用することが難しい場合がある。
操作108では、選択層被覆基板（第2の中間基板とも称される）200c上に、
III族-窒化物層212が成長され、第3の中間基板200dが形成される。III族-窒化物層212は、選択層被覆基板200cの表面上に成長する。
1または2以上の実施形態では、III族-窒化物層212は、III族-窒化物材料を含む。1または2以上の実施形態では、III族-窒化物材料は、ガリウム（Ga）、アルミニウム（Al）、インジウム（In）、またはそれらの組み合わせを含む。従って、ある実施形態では、III族-窒化物層212は、窒化ガリウム（GaN）、窒化アルミニウム（AlN）、窒化インジウム（InN）、窒化ガリウムアルミニウム（GaAlN）、窒化ガリウムインジウム（GaInN）、窒化アルミニウムガリウム（AlGaN）、窒化インジウムガリウム（InGaN）、窒化インジウムアルミニウム（InAlN）などの1または2以上を含む。1または2以上の特定の実施形態では、III族-窒化物層212は、窒化ガリウムを含む。特定の実施形態では、核発生層204は、窒化アルミニウム（AlN）を含み、III族-窒化物層212は窒化ガリウム（GaN）を含む。
III族-窒化物層を成長させるある非限定的な方法は、以下の通りである。有機金属気相エピタキシー（MOVPE）反応器内に、選択層被覆基板200cが配置され、III族-窒化物が成長され、LED装置200eが形成される。このステップは、標準的なMOVPE成長条件、または本願に記載の誘電体被覆された高密度PSSパターン上の成長に特に最適化された条件のいずれかを使用してもよい。このMOVPE成長の第1の部分は、通常、任意の核発生層（AlN）を有する高温GaN成長ステップであり、従って、誘電体マスク上でのGaN核形成が直接最小化され、または排除される。
発光ダイオード（LED）装置の一実施形態は、基板本体、該基板本体から突出する複数の一体化フィーチャ、および該複数の一体化フィーチャの間の空間によって画定されるベース表面を含むパターン化基板と、一体化フィーチャの表面上に配置された誘電体材料を含む選択層であって、ベース表面上には前記選択層が存在しない、選択層と、該選択層および前記ベース表面上のIII族-窒化物材料を含むIII族-窒化物層と、を有する。1または2以上の実施形態では、パターン化基板のアレイピッチは、50nm以上3.5マイクロメートル以下である。1または2以上の実施形態では、LEDは、100マイクロメートル未満の1または2以上の特徴寸法（例えば、高さ、幅、深さ、厚さなど）を有するuLEDである。
発光ダイオード（LED）装置の詳細な実施形態は、基板本体、該基板本体から突出する複数の一体化フィーチャ、該複数の一体化フィーチャの間の空間によって画定されるベース表面を有する、パターン化されたサファイア基板と、一体化フィーチャの表面および前記ベース表面上の共形核発生層と、共形核発生層上の選択層であって、一体化フィーチャの上部に配置された二酸化ケイ素の誘電体材料を含み、前記ベース表面上には前記選択層が存在せず、前記選択層は、20nmから200nmの範囲の厚さを有する、選択層と、選択層およびベース表面上の窒化ガリウム（GaN）材料を含む、III族-窒化物層と、を有する。
2以上の実施形態の1つのLED装置は、側面コーティングされたチップスケールパッケージ（CSP）アーキテクチャを使用する、当業者には既知の任意の製品において有益である。本願で使用される「チップスケールパッケージ（CSP）」という用語は、集積回路パッケージの一種を表す。1または2以上の実施形態では、チップスケールパッケージは、ダイの面積の約1.2倍以下の面積を有するチップスケールパッケージが提供される。このダイは、シングルダイの直接表面実装可能パッケージである。1または2以上の実施形態では、CSPは、約1mm以下のボールピッチを有する。図6は、1または2以上の実施形態による一例のLEDパッケージ700の断面図である。図6を参照すると、1または2以上の実施形態のLED装置702を有するチップスケールパッケージ（CSP）のLEDユニット700が示されている。アノード704およびカソード706は、LED装置702に半田付けされる。
（実施形態）
以下、各種実施形態について示す。以下に列挙された実施形態は、本発明の範囲内で、全ての態様および他の実施形態と組み合わされてもよいことが理解される。
実施形態（a）
発光ダイオード（LED）装置であって、
基板本体、該基板本体から突出する複数の一体化フィーチャ、および該複数の一体化フィーチャの間の空間によって画定されるベース表面を有する、パターン化基板であって、前記パターン化基板のアレイピッチは、50nm以上3.5μm以下である、パターン化基板と、
前記一体化フィーチャの表面に配置された誘電体材料を含む選択層であって、前記ベース表面上には前記選択層が存在しない、前記選択層と、
前記選択層上および前記ベース表面上の、III族-窒化物材料を含むIII族-窒化物層と、
を有する、LED装置。
実施形態（b）
前記選択層は、前記一体化フィーチャの表面の全ての部分に配置される、実施形態（a）に記載のLED装置。
実施形態（c）
前記ベース表面の全ての部分には、前記選択層が存在しない、実施形態（a）に記載のLED装置。
実施形態（d）
前記III族-窒化物材料は、ガリウム（Ga）、アルミニウム（Al）、インジウム（In）、またはそれらの組み合わせを含む、実施形態（a）乃至（c）のいずれか一つに記載のLED装置。
実施形態（e）
前記誘電体材料は、約1.2から約2の範囲の屈折率を有する低屈折率材料を含む、実施形態（a）乃至（d）のいずれか一つに記載のLED装置。
実施形態（f）
前記誘電体材料は、二酸化ケイ素、（SiO2）、窒化ケイ素（Si3N4）、またはこれらの組み合わせを含む、実施形態（a）乃至（e）のいずれか一つに記載のLED装置。
に記載のLED装置。
実施形態（g）
前記選択層は、20nmから400nmの範囲の厚さを有する、実施形態（a）乃至（f）のいずれか一つに記載のLED装置。
実施形態（h）
さらに、前記一体化フィーチャの前記表面上および前記ベース表面上に、核発生材料を含む共形の核発生層を有し、
前記一体化フィーチャの前記表面上の前記核発生層は、前記選択層の下側にある、実施形態（a）乃至（g）のいずれか一つに記載のLED装置。
実施形態（i）
前記核発生材料は、窒化アルミニウム（AlN）、窒化ガリウム（GaN）、窒化アルミニウムガリウム（AlGaN）、酸化亜鉛（ZnO）、またはこれらの組み合わせを含む、実施形態（h）
に記載のLED装置。
実施形態（j）
前記複数の一体化フィーチャは、半球形（hemispherical shape）、三角錐形、四角錐形、六角錐形、円錐形、半円球形（semi-spherical shape）、およびカット球形（cut-spherical shape）から選択された形状を有する、実施形態（a）乃至（i）のいずれか一つに記載のLED装置。
実施形態（k）
前記基板は、サファイア、スピネル、酸化亜鉛（ZnO）、酸化マグネシウム（MgO）、またはこれらの組み合わせの材料を含む、実施形態（a）乃至（j）のいずれか一つに記載のLED装置。
実施形態（l）
発光ダイオード（LED）装置であって、
基板本体、該基板本体から突出する複数の一体化フィーチャ、および該複数の一体化フィーチャの間の空間によって画定されるベース表面を有する、パターン化サファイア基板と、
前記一体化フィーチャの表面上および前記ベース表面上の共形の核発生層と、
前記共形の核発生層上の選択層であって、前記一体化フィーチャの上部に配置された二酸化ケイ素の誘電体材料を含み、前記ベース表面の上には、前記選択層が存在せず、前記選択層は、20nmから200nmの範囲の厚さを有する、選択層と、
前記選択層および前記ベース表面上の窒化ガリウム（GaN）材料を含むIII族-窒化物層と、
を有する、LED装置。
実施形態（m）
前記選択層は、前記一体化フィーチャの表面の全ての部分に配置される、実施形態（l）に記載のLED装置。
実施形態（n）
前記ベース表面の全ての部分には、前記選択層が存在しない、実施形態（l）または（m）に記載のLED装置。
実施形態（o）
パターン化基板上に誘電体材料を含む選択層を形成するステップであって、
前記パターン化基板は、基板本体、該基板本体から突出する複数の一体化フィーチャ、および該複数の一体化フィーチャの間の空間によって画定されるベース表面を有し、
前記選択層は、該一体化フィーチャの表面に配置され、
前記パターン化基板のアレイピッチは、50nm以上3.5μm以下であり、
前記ベース表面上には、前記選択層が存在せず、これにより、選択層被覆基板が形成される、ステップと、
前記選択層被覆基板上に、III族-窒化物層をエピタキシャル成長させるステップと、
を有する、製造の方法。
実施形態（p）
前記選択層は、指向性成膜プロセスにより、前記誘電体材料を前記パターン化基板上に成膜するステップにより形成され、
前記指向性成膜プロセスは、前記複数の一体化フィーチャの表面上の成膜に対して選択的であり、
その後、エッチングステップにより、前記ベース表面から任意の誘電体材料が除去される、実施形態（o）に記載の方法。
実施形態（q）
前記選択層は、
スパッタ成膜、原子層成膜（ALD）、化学気相成膜（CVD）、物理気相成膜（PVD）、プラズマ増強原子層成膜（PEALD）、プラズマ増強化学気相成膜（PECVD）、またはそれらの組み合わせにより、前記誘電体材料を前記パターン化基板に成膜し、
その後、前記一体化フィーチャの表面にわたって、優先的に前記ベース表面から前記誘電体材料を選択的にエッチングする
ことにより形成される、実施形態（o）または（p）に記載の方法。
実施形態（r）
前記選択層は、前記一体化フィーチャの表面の全ての部分にある、実施形態（o）乃至（q）のいずれか一つに記載の方法。
実施形態（s）
前記ベース表面の全ての部分には、前記選択層が存在しない、実施形態（o）乃至（r）のいずれか一つに記載の方法。
実施形態（t）
さらに、前記誘電体材料を成膜する前に、前記パターン化基板上に核発生層を成膜するステップを有する、実施形態（o）乃至（s）のいずれか一つに記載の方法。
以降、以下に記載の実施例を参照して、本開示について説明する。本開示のいくつかの例示的な実施形態を説明する前に、本開示は、以下に記載の構成またはプロセスステップの細部に限定されないことが理解される。本開示は、他の実施形態を利用することができ、各種方法で実施され、または実行され得る。
以下の実施例により、各種実施形態がさらに明確化される。
（例1）
以下のように、光モデリング法によりフラックスゲインの解析を行った。例1で実施された光学モデリング方法では、業界で認定されたモンテカルロベースの光線追跡光学シミュレータを使用し、設計された発光ダイオード（LED）装置の光学的挙動を予測した。
図4には、コーティング厚さ（nm）に対する、百分率のフラックスゲインのプロットを提供する。
比較LED装置は、サファイア基板上のGaNエピタキシャル層を有するように構成され、これは、参照密度で複数の一体化フィーチャを有する。例1の目的のため、この比較LED装置のフラックスゲインは、0であり、これは図4において「400」として示されている。
第1の比較では、一体化フィーチャの一定密度での選択SiO2層の厚さを、x軸に沿って増加させた。これは、図4において「401」として示されている。厚さの増加は、1.5%超から始まるフラックスゲインの増加を示し、比較LED装置に対して、3.0%で横ばいになった。
第2の比較では、一定密度の一体化フィーチャでのSiNxの選択層の厚さを、x軸に沿って増加させた。これは、図4において「402」として示されている。フラックスゲインの増加は、比較LED装置に対して、60nmのコーティング厚さでは約0.9%であり、10nmのコーティング厚さでは1.5%以上であり、それらの間の値であった。
（例2）
例1で用いた光学モデリング法から放射情報を取得し、以下の式（A）に従って前方ゲインを計算することにより、前方ゲインの解析を実施した。
Figure 2022551340000002
 ここで、Iは、放射強度であり、θは、散乱角度であり（エミッタ表面に対して垂直な場合、0度）、θmaxは、90度であり、これは水平散乱角であり、θcは、カットオフされた90度未満の散乱角であり、例えば、45度である。
図5には、選択層の屈折率に対する前方ゲインのプロットを提供する。前方ゲインは、LES（光逸散表面）に対して垂直な45度の円錐角度内に含まれる放射線の量を定める。これは、ランベルト放出では0.5である。第1パス透過の角度放射は、コーティング層の屈折率が低下するとともに、より前方に誘導される。これは、ポンプ光が側面被覆反射材料と相互作用しにくいため、チップセールパッケージの損失に影響を与える。
本願を通して、「一実施形態」、「特定の実施形態」、「1または2以上の実施形態」、または「ある実施形態」という記載は、実施形態に関して記載された特定のフィーチャ、構造、材料、または特徴が、開示の少なくとも1つの実施形態に含まれることを意味する。従って、本願の様々な箇所における「1または2以上の実施形態において」、「特定の実施形態において」、「1つの実施形態において」または「ある実施形態において」のような見かけのフレーズは、必ずしも本開示の同じ実施形態を参照するものではない。さらに、特定のフィーチャ、構造、材料、または特徴は、1または2以上の実施形態において、任意の好適な方法で組み合わされてもよい。
本願の開示について特定の実施形態を参照して説明したが、当業者には、記載の実施形態は、単に本開示の原理および用途を例示するものであることが理解される。当業者には、本開示の思想および範囲から逸脱することなく、本開示の方法および装置に各種修正および変形を加えることができることは明らかである。従って、本開示は、添付の特許請求の範囲およびそれらの均等物の範囲内にある修正および変形を含み得る。

Claims (15)

  1. 発光ダイオード（LED）装置であって、
    基板本体、該基板本体から突出する複数の一体化フィーチャ、および該複数の一体化フィーチャの間の空間によって画定されるベース表面を有する、パターン化基板であって、前記パターン化基板のアレイピッチは、50nm以上3.5μm以下である、パターン化基板と、
    前記一体化フィーチャの表面に配置された誘電体材料を含む選択層であって、前記ベース表面上には前記選択層が存在しない、選択層と、
    前記選択層上および前記ベース表面上の、III族-窒化物材料を含むIII族-窒化物層と、
    を有する、LED装置。
  2. 前記選択層は、前記一体化フィーチャの表面の全ての部分に配置され、および／または
    前記ベース表面の全ての部分には、前記選択層が存在しない、請求項1に記載のLED装置。
  3. 前記III族-窒化物材料は、ガリウム（Ga）、アルミニウム（Al）、インジウム（In）、またはそれらの組み合わせを含む、請求項1に記載のLED装置。
  4. 前記誘電体材料は、約1.2から約2の範囲の屈折率を有する低屈折率材料を含み、および／または
    前記誘電体材料は、二酸化ケイ素、（SiO2）、窒化ケイ素（Si3N4）、またはこれらの組み合わせを含む、請求項1に記載のLED装置。
  5. 前記選択層は、20nmから400nmの範囲の厚さを有する、請求項1に記載のLED装置。
  6. さらに、前記一体化フィーチャの前記表面上および前記ベース表面上に、核発生材料を含む共形の核発生層を有し、
    前記一体化フィーチャの前記表面上の前記核発生層は、前記選択層の下側にある、請求項1に記載のLED装置。
  7. 前記核発生材料は、窒化アルミニウム（AlN）、窒化ガリウム（GaN）、窒化アルミニウムガリウム（AlGaN）、酸化亜鉛（ZnO）、またはこれらの組み合わせを含む、請求項6に記載のLED装置。
  8. 前記基板は、サファイア、スピネル、酸化亜鉛（ZnO）、酸化マグネシウム（MgO）、またはこれらの組み合わせの材料を含む、請求項1に記載のLED装置。
  9. 発光ダイオード（LED）装置であって、
    基板本体、該基板本体から突出する複数の一体化フィーチャ、および該複数の一体化フィーチャの間の空間によって画定されるベース表面を有する、パターン化サファイア基板と、
    前記一体化フィーチャの表面上および前記ベース表面上の共形の核発生層と、
    前記共形の核発生層上の選択層であって、前記一体化フィーチャの上部に配置された二酸化ケイ素の誘電体材料を含み、前記ベース表面の上には、前記選択層が存在せず、前記選択層は、20nmから200nmの範囲の厚さを有する、選択層と、
    前記選択層および前記ベース表面上の窒化ガリウム（GaN）材料を含むIII族-窒化物層と、
    を有する、LED装置。
  10. 前記選択層は、前記一体化フィーチャの表面の全ての部分に配置され、および／または
    前記ベース表面の全ての部分には、前記選択層が存在しない、請求項9に記載のLED装置。
  11. パターン化基板上に誘電体材料を含む選択層を形成するステップであって、
    前記パターン化基板は、基板本体、該基板本体から突出する複数の一体化フィーチャ、および該複数の一体化フィーチャの間の空間によって画定されるベース表面を有し、
    前記選択層は、該一体化フィーチャの表面に配置され、
    前記パターン化基板のアレイピッチは、50nm以上3.5μm以下であり、
    前記ベース表面上には、前記選択層が存在せず、これにより、選択層被覆基板が形成される、ステップと、
    前記選択層被覆基板上に、III族-窒化物層をエピタキシャル成長させるステップと、
    を有する、製造の方法。
  12. 前記選択層は、指向性成膜プロセスにより、前記誘電体材料を前記パターン化基板上に成膜するステップにより形成され、
    前記指向性成膜プロセスは、前記複数の一体化フィーチャの表面上の成膜に対して選択的であり、
    その後、エッチングステップにより、前記ベース表面から任意の誘電体材料が除去される、請求項11に記載の方法。
  13. 前記選択層は、前記一体化フィーチャの表面の全ての部分にある、請求項11に記載の方法。
  14. 前記ベース表面の全ての部分には、前記選択層が存在しない、請求項11に記載の方法。
  15. さらに、前記誘電体材料を成膜する前に、前記パターン化基板上に核発生層を成膜するステップを有する、請求項11に記載の方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113809212A (zh) * 2020-06-17 2021-12-17 晶元光电股份有限公司 发光元件
JP7318603B2 (ja) * 2020-07-09 2023-08-01 豊田合成株式会社 Ｉｉｉ族窒化物半導体素子の製造方法
TWI746321B (zh) * 2020-12-18 2021-11-11 天虹科技股份有限公司 具有氮化鋁氧化物薄膜的發光二極體的製作方法
CN214254448U (zh) * 2021-02-19 2021-09-21 苏州晶湛半导体有限公司 图案化衬底
US20230299236A1 (en) * 2022-03-15 2023-09-21 Applied Materials, Inc. SUBSTRATE PROCESSING FOR GaN GROWTH
CN115537766A (zh) * 2022-10-20 2022-12-30 江西乾照光电有限公司 掩膜组件及led芯片的制备方法
WO2024129587A1 (en) * 2022-12-15 2024-06-20 Lumileds Llc Patterned sapphire substrate with integrated photonic layer

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008526015A (ja) * 2004-12-23 2008-07-17 エルジー イノテック カンパニー リミテッド 窒化物半導体発行素子及びその製造方法
US20110012109A1 (en) * 2009-07-17 2011-01-20 Applied Materials, Inc. Method of forming a group iii-nitride crystalline film on a patterned substrate by hydride vapor phase epitaxy (hvpe)
WO2014054284A1 (ja) * 2012-10-05 2014-04-10 パナソニック株式会社 窒化物半導体構造、積層構造、および窒化物半導体発光素子
CN104269482A (zh) * 2014-09-24 2015-01-07 杭州士兰明芯科技有限公司 Led衬底结构及其制作方法
CN104319329A (zh) * 2014-10-29 2015-01-28 华灿光电股份有限公司 图形化衬底及其制备方法、外延片制作方法及外延片
WO2017067333A1 (zh) * 2015-10-23 2017-04-27 厦门市三安光电科技有限公司 图形化衬底、制备方法及发光二极管
JP2017228695A (ja) * 2016-06-23 2017-12-28 豊田合成株式会社 Ｉｉｉ 族窒化物半導体発光素子の製造方法
JP2018110174A (ja) * 2016-12-28 2018-07-12 豊田合成株式会社 半導体構造体および半導体素子
JP2018110137A (ja) * 2015-03-19 2018-07-12 アダマンド並木精密宝石株式会社 基板とその製造方法、及び発光素子とその製造方法、及びその基板又は発光素子を有する装置

Family Cites Families (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04341568A (ja) * 1991-05-16 1992-11-27 Toshiba Corp 薄膜形成方法及び薄膜形成装置
US5283447A (en) 1992-01-21 1994-02-01 Bandgap Technology Corporation Integration of transistors with vertical cavity surface emitting lasers
US5952681A (en) 1997-11-24 1999-09-14 Chen; Hsing Light emitting diode emitting red, green and blue light
JP3427047B2 (ja) 1999-09-24 2003-07-14 三洋電機株式会社 窒化物系半導体素子、窒化物系半導体の形成方法および窒化物系半導体素子の製造方法
JP2001126985A (ja) 1999-10-25 2001-05-11 Kyocera Corp 化合物半導体基板
JP2001267242A (ja) 2000-03-14 2001-09-28 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体及びその製造方法
JP2002151418A (ja) 2000-11-14 2002-05-24 Sony Corp 窒化物系ｉｉｉ−ｖ族化合物半導体基板およびその製造方法ならびに半導体装置およびその製造方法
JP4075321B2 (ja) 2001-04-24 2008-04-16 日亜化学工業株式会社 集積型窒化物半導体発光素子
US6537838B2 (en) 2001-06-11 2003-03-25 Limileds Lighting, U.S., Llc Forming semiconductor structures including activated acceptors in buried p-type III-V layers
DE102004004765A1 (de) 2004-01-29 2005-09-01 Rwe Space Solar Power Gmbh Aktive Zonen aufweisende Halbleiterstruktur
JP2005236667A (ja) 2004-02-19 2005-09-02 Nippon Telegr & Teleph Corp <Ntt> 通信システム
US20070170444A1 (en) 2004-07-07 2007-07-26 Cao Group, Inc. Integrated LED Chip to Emit Multiple Colors and Method of Manufacturing the Same
KR100624449B1 (ko) 2004-12-08 2006-09-18 삼성전기주식회사 요철 구조를 포함하는 발광 소자 및 그 제조 방법
US7872272B2 (en) 2006-09-06 2011-01-18 Palo Alto Research Center Incorporated Nitride semiconductor ultraviolet LEDs with tunnel junctions and reflective contact
US8049256B2 (en) 2006-10-05 2011-11-01 Omnivision Technologies, Inc. Active pixel sensor having a sensor wafer connected to a support circuit wafer
WO2008051503A2 (en) 2006-10-19 2008-05-02 Amberwave Systems Corporation Light-emitter-based devices with lattice-mismatched semiconductor structures
EP2122695A4 (en) 2007-03-08 2013-09-11 3M Innovative Properties Co NETWORK OF LUMINESCENT ELEMENTS
JP2008263127A (ja) 2007-04-13 2008-10-30 Toshiba Corp Ｌｅｄ装置
US8058663B2 (en) 2007-09-26 2011-11-15 Iii-N Technology, Inc. Micro-emitter array based full-color micro-display
US8022421B2 (en) 2007-11-06 2011-09-20 Industrial Technology Institute Light emitting module having LED pixels and method of forming the same
EP2380217A2 (en) 2008-12-24 2011-10-26 3M Innovative Properties Company Method of making double-sided wavelength converter and light generating device using same
JP4934705B2 (ja) 2009-07-28 2012-05-16 キヤノン株式会社 面発光レーザ、面発光レーザの製造方法、画像形成装置
US11271128B2 (en) 2009-10-23 2022-03-08 Utica Leaseco, Llc Multi-junction optoelectronic device
DE102010002966B4 (de) 2010-03-17 2020-07-30 Osram Opto Semiconductors Gmbh Laserdiodenanordnung und Verfahren zum Herstellen einer Laserdiodenanordnung
US8604498B2 (en) 2010-03-26 2013-12-10 Tsmc Solid State Lighting Ltd. Single phosphor layer photonic device for generating white light or color lights
US8163581B1 (en) 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
JP5573632B2 (ja) 2010-11-25 2014-08-20 豊田合成株式会社 Ｉｉｉ族窒化物半導体発光素子
KR101230622B1 (ko) 2010-12-10 2013-02-06 이정훈 집단 본딩을 이용한 반도체 디바이스 제조 방법 및 그것에 의해 제조된 반도체 디바이스
TWI425666B (zh) 2011-04-27 2014-02-01 Univ Nat Central Growth of semi - polarized nitrides
JP5874227B2 (ja) 2011-07-22 2016-03-02 富士ゼロックス株式会社 面発光型半導体レーザアレイ、面発光型半導体レーザ装置、光伝送装置および情報処理装置
EP2701183A4 (en) 2011-08-09 2014-07-30 Panasonic Corp STRUCTURE FOR BREEDING A NITRID SEMICONDUCTOR LAYER, STACKING STRUCTURE, NITRID BASE SEMICONDUCTOR ELEMENT, LIGHTING SOURCE AND MANUFACTURING METHOD THEREFOR
US9184194B2 (en) 2011-12-21 2015-11-10 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Multiband photodetector utilizing serially connected unipolar and bipolar devices
TWI455304B (zh) 2012-01-30 2014-10-01 Lextar Electronics Corp 圖案化基板及堆疊發光二極體結構
CN102593284B (zh) 2012-03-05 2014-06-18 映瑞光电科技(上海)有限公司 隔离深沟槽及其高压led芯片的制造方法
KR101233063B1 (ko) 2012-04-19 2013-02-19 (주)휴넷플러스 나노 급 패턴이 형성된 고효율 질화물계 발광다이오드용 기판의 제조방법
FR2992466A1 (fr) 2012-06-22 2013-12-27 Soitec Silicon On Insulator Procede de realisation de contact pour led et structure resultante
DE102012217644A1 (de) 2012-09-27 2014-03-27 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement
JP5896565B2 (ja) 2012-10-04 2016-03-30 株式会社ナノマテリアル研究所 半導体デバイス
EP2743966B1 (en) 2012-12-14 2020-11-25 Seoul Viosys Co., Ltd. Epitaxial layer wafer having void for separating growth substrate therefrom and semiconductor device fabricated using the same
US20140191243A1 (en) 2013-01-08 2014-07-10 University Of Florida Research Foundation, Inc. Patterned articles and light emitting devices therefrom
CN104969367B (zh) 2013-02-11 2019-04-16 亮锐控股有限公司 发光器件和用于制造发光器件的方法
FR3005785B1 (fr) 2013-05-14 2016-11-25 Aledia Dispositif optoelectronique et son procede de fabrication
FR3005784B1 (fr) 2013-05-14 2016-10-07 Aledia Dispositif optoelectronique et son procede de fabrication
US9876141B2 (en) 2013-06-19 2018-01-23 Koninklijke Philips N.V. LED with patterned surface features based on emission field patterns
JP6183122B2 (ja) 2013-10-02 2017-08-23 富士通株式会社 光半導体素子、光半導体素子アレイ、光送信モジュール及び光伝送システム
FR3019380B1 (fr) 2014-04-01 2017-09-01 Centre Nat Rech Scient Pixel semiconducteur, matrice de tels pixels, structure semiconductrice pour la realisation de tels pixels et leurs procedes de fabrication
KR102352661B1 (ko) 2014-05-30 2022-01-18 루미리즈 홀딩 비.브이. 패터닝된 기판을 가지는 발광 디바이스
US11018231B2 (en) 2014-12-01 2021-05-25 Yale University Method to make buried, highly conductive p-type III-nitride layers
US9653642B1 (en) 2014-12-23 2017-05-16 Soraa Laser Diode, Inc. Manufacturable RGB display based on thin film gallium and nitrogen containing light emitting diodes
US11217722B2 (en) 2015-07-10 2022-01-04 The Regents Of The University Of California Hybrid growth method for III-nitride tunnel junction devices
US9825088B2 (en) 2015-07-24 2017-11-21 Epistar Corporation Light-emitting device and manufacturing method thereof
CN108369977B (zh) 2015-10-01 2021-06-15 克利公司 低光学损失倒装芯片固态照明设备
KR102374266B1 (ko) 2015-10-02 2022-03-18 삼성전자주식회사 백색 발광 모듈 및 led 조명 장치
US10770757B2 (en) 2015-10-23 2020-09-08 Seiko Epson Corporation Manufacturing method of electrode assembly
CN105591004B (zh) 2016-03-29 2020-07-10 苏州晶湛半导体有限公司 基于图形化Si衬底的LED外延片及其制备方法
US10312082B2 (en) 2016-05-09 2019-06-04 The Regents Of The University Of Michigan Metal based nanowire tunnel junctions
KR102559993B1 (ko) 2016-05-16 2023-07-26 엘지이노텍 주식회사 반도체 소자
EP3459117B1 (en) 2016-05-20 2021-04-14 Lumileds LLC Method of forming a p-type layer for a light emitting device
JP6245319B1 (ja) 2016-06-30 2017-12-13 富士ゼロックス株式会社 発光部品、プリントヘッド、画像形成装置及び半導体積層基板
US10937924B2 (en) 2016-10-08 2021-03-02 Goertek. Inc Display device and electronics apparatus
US10842705B2 (en) 2016-10-19 2020-11-24 Dynatronics Corporation System and methods for providing and using a knee range of motion device
CN107068811B (zh) 2017-03-15 2019-06-18 京东方科技集团股份有限公司 发光二极管装置的制作方法以及发光二极管装置
US10554020B2 (en) 2017-06-29 2020-02-04 Silanna UV Technologies Pte Ltd LED with emitted light confined to fewer than ten transverse modes
TWI683372B (zh) 2017-06-29 2020-01-21 環球晶圓股份有限公司 半導體元件及其形成方法
WO2019066955A1 (en) 2017-09-29 2019-04-04 Intel Corporation LATERAL EPITAXIAL OVERCROWTH IN MULTIPLE STEPS OF III-N FILMS WITH LOW DENSITY OF DEFECTS
US10249800B1 (en) 2017-10-03 2019-04-02 Lockheed Martin Corporation Stacked transparent pixel structures for electronic displays
US10804429B2 (en) 2017-12-22 2020-10-13 Lumileds Llc III-nitride multi-wavelength LED for visible light communication
CN214541522U (zh) 2018-03-09 2021-10-29 亮锐控股有限公司 无源矩阵led显示组件、机动车辆
EP3813096A1 (en) 2019-10-22 2021-04-28 Imec VZW Method for manufacturing an iii-nitride semiconductor structure

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008526015A (ja) * 2004-12-23 2008-07-17 エルジー イノテック カンパニー リミテッド 窒化物半導体発行素子及びその製造方法
US20110012109A1 (en) * 2009-07-17 2011-01-20 Applied Materials, Inc. Method of forming a group iii-nitride crystalline film on a patterned substrate by hydride vapor phase epitaxy (hvpe)
WO2014054284A1 (ja) * 2012-10-05 2014-04-10 パナソニック株式会社 窒化物半導体構造、積層構造、および窒化物半導体発光素子
CN104269482A (zh) * 2014-09-24 2015-01-07 杭州士兰明芯科技有限公司 Led衬底结构及其制作方法
CN104319329A (zh) * 2014-10-29 2015-01-28 华灿光电股份有限公司 图形化衬底及其制备方法、外延片制作方法及外延片
JP2018110137A (ja) * 2015-03-19 2018-07-12 アダマンド並木精密宝石株式会社 基板とその製造方法、及び発光素子とその製造方法、及びその基板又は発光素子を有する装置
WO2017067333A1 (zh) * 2015-10-23 2017-04-27 厦门市三安光电科技有限公司 图形化衬底、制备方法及发光二极管
JP2017228695A (ja) * 2016-06-23 2017-12-28 豊田合成株式会社 Ｉｉｉ 族窒化物半導体発光素子の製造方法
JP2018110174A (ja) * 2016-12-28 2018-07-12 豊田合成株式会社 半導体構造体および半導体素子

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