JP2022549632A - はんだ接合部間の架橋の防止 - Google Patents

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Abstract

接続構造を製造する方法が開示される。この方法は、上面を有し、上面から露出したパッド面をそれぞれ有する一組のはんだ付け用パッドを含む基板を用意することを含む。また、この方法は、パッドに近い基板の上面の部分および各パッドのパッド面に表面処理を適用して、上面の少なくとも一部およびパッドのパッド面を粗くすることを含む。

Description

本発明は、一般的にははんだ付けの技術に関し、より詳細には、接続構造を製造する方法、接続構造、および電子機器に関する。
チップ間の広帯域信号伝送の要求の高まりに応じて、電子機器の性能向上のため、鉛フリーはんだによるファインピッチ相互接続が開発されている。相互接続のピッチ幅の微細化に伴って、BGA(ボール・グリッド・アレイ)、QFP(クワッド・フラット・パッケージ)、フリップ・チップ等、多種多様な組み立て技術において、隣り合うはんだ接合部の架橋が大きな欠陥のうちの1つとなっている。
本発明の一実施形態によれば、接続構造を製造する方法が提供される。この方法は、上面を有し、上面から露出したパッド面をそれぞれ有する一組のはんだ付け用パッドを含む基板を用意することを含む。また、この方法は、パッドに近い基板の上面の少なくとも一部および各パッドのパッド面の両者に表面処理を適用して、上面の少なくとも一部およびパッドのパッド面を粗くすることを含む。
本発明の一実施形態に係る方法により製造された接続構造は、隣り合うパッド上に形成されたはんだ接合部のはんだ付け時の架橋を防止可能である。表面粗さを増大させる表面処理の適用によって、溶融はんだに対するパッドのパッド面の濡れ性および基板の上面の非濡れ性が向上する。このため、はんだ接合部間のピッチが細かくなった場合であっても、はんだ接合部の信頼性を向上させることができる。さらに、接続構造ひいては接続構造を含む電子機器の生産コストを抑えられるとともに、生産歩留まりを向上させることができる。
好適な一実施形態において、基板の上面は、溶融はんだに対して低い濡れ性を有し、各パッドのパッド面は、高い濡れ性を有する。表面処理の適用によって、露出面の異なる濡れ性がそれぞれの強化方向で変化する。低濡れ性の基板の上面は、非濡れ性がさらに進む一方、高濡れ性のパッド面は、濡れ性がさらに進む。
特定の一実施形態において、表面処理の適用後の基板の上面の少なくとも一部は、0.4μm超2μm未満の粗さパラメータ(Ra)を有する。
特定の一実施形態において、パッドは、金属材料を含み、パッドに隣り合う上面の少なくとも一部は、有機材料を含む。特定の別の実施形態において、有機材料を含む部分は、有機基板、基板上に配設された誘電体層、基板上に配設されたはんだレジスト層、基板上に配設された接着剤、およびこれらの組み合わせから成る群から選択される部材により設けられている。
好適な一実施形態において、表面処理は、サンドブラストを含む。サンドブラストでは、化学的な表面状態を大きく変えることなく、露出面を機械的および物理的に改質する。また、適当な研磨粒子の使用によって、パッドのパッド面および基板の上面の一部の粗さをより広い制御範囲でより正確に制御することができる。
特定の一実施形態において、この方法は、パッドのうちの対応する1つの上にそれぞれ配設された一組のはんだ接合部を形成することをさらに含む。
好適な一実施形態において、一組のはんだ接合部を形成することは、表面処理が適用されたパッドのパッド面および基板の上面の部分の少なくとも一部にはんだ材料を塗布することを含む。一組のはんだ接合部を形成することは、はんだ材料を加熱して、一組のはんだ接合部を形成することをさらに含む。表面処理が適用された基板の上面の部分が囲むパッドのパッド面は、塗布したはんだ材料の加熱によってはんだ接合部を完成させるはんだ付けプロセスに適する。
好適な一実施形態において、基板は、当該基板上に配設され、一組のパッドの隣に位置する縁部を有するとともに、縁部に位置して露出した一組の側面接続パッドを含む相互接続層であり、各側面接続パッドが、基板上に配設されたパッドのうちの対応する1つに対して配置された、相互接続層をさらに含む。新規な側面接続の導入によって、相互接続層による配線の取り回しの柔軟性が向上する。このため、取り回しの柔軟性の向上により配線を最適化可能であることから、相互接続構造を用いた電子機器の性能を向上させることができる。また、相互接続層を使用するチップの端子レイアウトの制約が緩和される。隣り合うパッド上に形成された側面接続の架橋を防止可能であることから、このような電子機器の歩留まりおよび信頼性が向上する。
好適な一実施形態において、各側面接続パッドは、相互接続層の上面で露出した上面および相互接続層の縁部で露出した縁部面を有し、縁部面は、パッドのうちの対応する1つの側を向いている。このため、縁部面および上面の両者が側面接続に関与して接触面積が増えることから、側面接続の信頼性および製造歩留まりを向上させることができる。
特定の一実施形態において、この方法は、一組のはんだ接合部を形成して、相互接続層の側面接続パッドをそれぞれ、基板上に配設されたパッドと接続することをさらに含む。
本発明の別の実施形態によれば、接続構造を製造する方法が提供される。この方法は、上面を有し、上面から露出したパッド面をそれぞれ有する一組のはんだ付け用パッドを含む基板を用意することを含む。基板の上面は、表面粗さを増大させる表面処理が適用されたパッドに近い少なくとも一部を有する。各パッドのパッド面は、表面処理が適用された少なくとも一部を有する。この方法は、パッドのうちの対応する1つの上にそれぞれ配設された一組のはんだ接合部を形成することをさらに含む。
本発明の一実施形態に係る方法により製造された接続構造は、隣り合うパッド上に形成されたはんだ接合部のはんだ付け時の架橋を防止可能である。表面粗さを増大させる表面処理の適用によって、溶融はんだに対するパッドのパッド面の濡れ性および基板の上面の非濡れ性が向上する。このため、はんだ接合部間のピッチが細かくなった場合であっても、はんだ接合部の信頼性を向上させることができる。さらに、接続構造ひいては接続構造を含む電子機器の生産コストを抑えられるとともに、生産歩留まりを向上させることができる。
本発明の他の実施形態によれば、上面と、上面から露出したパッド面をそれぞれ有する一組のはんだ付け用パッドと、を有する基板を含む接続構造が提供される。この接続構造において、上面は、当該上面の別の部分よりも粗いパッドに近い部分を有し、各パッドのパッド面は、基板上に形成された別の導電性材料の露出面よりも粗い。
本発明の他の実施形態によれば、上面と、上面から露出したパッド面をそれぞれ有する一組のはんだ付け用パッドと、を有する基板を含む接続構造が提供される。この接続構造において、基板は、表面粗さを増大させる表面処理が適用された上面の少なくとも一部を有する。さらに、各パッドは、表面処理が適用されたパッド面の少なくとも一部を有する。
本発明の実施形態に係る接続構造は、隣り合うパッド上に形成されたはんだ接合部のはんだ付け時の架橋を防止可能である。表面粗さを増大させる表面処理の適用によって、溶融はんだに対するパッドのパッド面の濡れ性および基板の上面の非濡れ性が向上する。このため、はんだ接合部間のピッチが細かくなった場合であっても、はんだ接合部の信頼性を向上させることができる。
本発明の別の実施形態によれば、上面と、上面から露出したパッド面をそれぞれ有する一組のはんだ付け用パッドと、を有する基板を含む電子機器が提供される。この電子機器において、基板は、表面粗さを増大させる表面処理が適用された上面の部分を有し、各パッドは、表面処理が適用されたパッド面の部分を有する。
本発明の一実施形態に係る電子機器は、隣り合うパッド上に形成されたはんだ接合部に関して、信頼性を向上可能である。表面粗さを増大させる表面処理の適用によって、溶融はんだに対するパッドのパッド面の濡れ性および基板の上面の非濡れ性が向上する。このため、はんだ接合部間のピッチが細かくなった場合であっても、はんだ接合部の信頼性を向上させることができる。
特定の一実施形態において、この電子機器は、パッドのうちの対応する1つの上にそれぞれ配設された一組のはんだ接合部と、基板に搭載された1つまたは複数の電子部品と、を備える。各電子部品は、はんだ接合部のうちの少なくとも1つを使用する。
その他の特徴および利点については、本発明の技術によって実現される。本発明の他の実施形態および態様を本明細書において詳しく説明するが、これらは、特許請求の範囲に係る発明の一部と考えられる。
本発明と見なされる主題は、本明細書の末尾の特許請求の範囲において詳細に示すとともに、明瞭に請求する。本発明の上記および他の特徴および利点については、添付の図面と併せた以下の詳細な説明によって明らかとなる。なお、図中の各要素および各層のサイズおよび相対位置は、必ずしも原寸に比例して描画してはいない。これらの要素または層の一部は、図面を見やすくするため、任意に拡大および位置決めしている。
本発明の例示的な一実施形態に係る、相互接続基板の模式図である。 本発明の例示的な一実施形態に係る、相互接続基板の模式図である。 本発明の例示的な一実施形態に係る、相互接続層のターゲット基板上への転移に用いられる相互接続層担持構造の模式図である。 本発明の例示的な一実施形態に係る、相互接続基板の製造プロセスにおいて得られる構造の断面図である。 本発明の例示的な一実施形態に係る、相互接続基板の製造プロセスにおいて得られる構造の断面図である。 本発明の例示的な一実施形態に係る、相互接続基板の製造プロセスにおいて得られる構造の断面図である。 本発明の例示的な一実施形態に係る、相互接続基板の製造プロセスにおいて得られる構造の断面図である。 本発明の例示的な一実施形態に係る、相互接続基板の製造プロセスにおいて得られる構造の断面図である。 本発明の例示的な一実施形態に係る、相互接続基板の製造プロセスにおいて得られる構造の断面図である。 本発明の例示的な一実施形態に係る、相互接続基板の製造プロセス中のはんだ接合部の形成に際して得られる構造の断面図である。 本発明の例示的な一実施形態に係る、相互接続基板の製造プロセス中のはんだ接合部の形成に際して得られる構造の断面図である。 本発明の例示的な一実施形態に係る、相互接続基板の製造プロセス中のはんだ接合部の形成に際して得られる構造の断面図である。 本発明の例示的な一実施形態に係る、表面粗さを増大させる表面処理の模式図である。 本発明の例示的な一実施形態に係る、表面粗さを増大させる表面処理を施していない状態の側面接続パッドおよび導電性パッド上への形成が予想されるはんだ接合部の模式図である。 本発明の例示的な一実施形態に係る、表面粗さを増大させる表面処理を施した状態の側面接続パッドおよび導電性パッド上への形成が予想されるはんだ接合部の模式図である。 さまざまな条件で測定された接触角を示した図である。 さまざまな条件で測定された接触角を示した図である。 さまざまな条件で測定された接触角を示した図である。 さまざまな条件で測定された接触角を示した図である。 さまざまな条件で測定された接触角を示した図である。 さまざまな条件で測定された接触角を示した図である。 粗さパラメータ(Ra、Rq)対表面状態のグラフである。 粗さパラメータ(Ra、Rq)対表面状態のグラフである。 計算流体力学シミュレーションのためのモデリング構造の上面図である。 計算流体力学シミュレーションのためのモデリング構造の断面図である。 図10に示すモデリング構造における樹脂構成要素の表面のさまざまな接触角で実施されたシミュレーションの結果を示した図である。 図10に示すモデリング構造における樹脂構成要素の表面のさまざまな接触角で実施されたシミュレーションの結果を示した図である。 図10に示すモデリング構造における樹脂構成要素の表面のさまざまな接触角で実施されたシミュレーションの結果を示した図である。 本発明の例示的な一実施形態に係る、相互接続層の周りの電子機器の断面図である。 本発明の例示的な一実施形態に係る、電子機器の製造プロセスにおいて得られる構造の断面図である。 本発明の例示的な一実施形態に係る、電子機器の製造プロセスにおいて得られる構造の断面図である。 本発明の例示的な一実施形態に係る、電子機器の製造プロセスにおいて得られる構造の断面図である。
以下、特定の実施形態に関して本発明を説明するが、当業者には、後述の実施形態がほんの一例に過ぎず、本発明の範囲を制限するものではないことが了解される。図1A~図13Cを参照して実施形態を説明する際、複数の同一要素が総称的な参照番号で識別される一方、これら複数の個々の要素はそれぞれ、総称的な参照番号に付された個々の添字参照番号によって識別され得る。たとえば、図1Aに示す複数のボンディング・パッドは、番号112によって総称的に参照され、個々のボンディング・パッドは、番号112-1および112-2によって参照される。
本発明の1つまたは複数の実施形態は、表面粗さを増大させる表面処理をはんだ付け用パッド面および当該パッド面に近い基板面の部分に施して、溶融はんだに対するパッド面の濡れ性および溶融はんだに対する基板面の一部の非濡れ性を向上させた接続構造体、接続構造体を含む電子機器、接続構造を製造する方法を対象とする。
以下、図1Aおよび図1Bを参照して、本発明の例示的な一実施形態に係る、チップ搭載前の相互接続構造の概要を説明する。
図1Aおよび図1Bは、搭載チップを相互接続する相互接続構造100の模式図である。相互接続基板100は、はんだ付け後の接続構造に対応する。図1Aおよび図1Bはそれぞれ、相互接続基板100の断面図および上面図である。なお、図1Aに示す断面図は、図1Bの上面図において「X」で示す断面に対応する。
図1Aに示すように、相互接続基板100は、有機ベース基板110と、有機ベース基板110上に形成されたチップ・ボンディング用の複数のボンディング・パッド112と、有機ベース基板110上に形成された側面接続用の一組の導電性パッド114と、有機ベース基板110上に配設された相互接続層130と、を含む。
有機ベース基板110としては、ガラス・エポキシ・コア等のコアおよび層間誘電体を伴う適当な数の配線層を有する積層基板が可能であり、任意の標準的な積層プロセスにより製造可能である。ボンディング・パッド112および導電性パッド114としては、積層基板の最外層が可能である。各ボンディング・パッド112は、有機ベース基板110中の配線を介して、信号ラインに接続されている。各導電性パッド114は、有機ベース基板110中の配線を介して、電流が電源に帰還する経路である信号帰還電流経路として機能し得る電源または接地ラインに接続されている。ボンディング・パッド112、導電性パッド114、および配線は、金属材料(たとえば、Cu、Al等)および他の導電性材料のいずれか1つで構成されている。特定の一実施形態においては、金属銅を使用可能である。なお、図示の都合上、有機ベース基板110の内側の内部構造については、図面上で省略している。また、有機ベース基板110は、記載の実施形態における基板として採用している。ただし、基板としては、ガラス基板等の無機基板も採用可能である。
また、特定の一実施形態において、相互接続基板100は、有機ベース基板110上に形成されたはんだレジスト層116を含む。各ボンディング・パッド112は、はんだレジスト層116により被覆可能であるとともに、内部に形成された開口を通じてはんだレジスト層116から露出可能である。各ボンディング・パッド112は、はんだレジスト層116の開口内に形成された予備はんだ118を有し得る。また、各導電性パッド114は、はんだレジスト層116により一部を被覆可能であるとともに、有機ベース基板110上に配設された相互接続層130に近い一方の縁部において、はんだレジスト層116から露出可能である。パッド112、114の厚さとしては通常、1~20マイクロメートルの範囲が可能である。はんだレジスト層116の厚さとしては、その適切な膜厚の範囲内が可能であり、通常は、2~50マイクロメートルの範囲が可能である。なお、有機材料であり得るはんだレジスト層116は、有機ベース基板上に配設された絶縁層として使用可能である。ただし、はんだレジスト層116の使用の代わりとして、はんだマスク材料以外の無機絶縁材料等の絶縁材料の誘電体層も考えられる。
複数のボンディング・パッド112は、複数のグループに分割可能である。あるグループのボンディング・パッド(以下、第1のグループと称する)112-1は、相互接続基板100上のフリップチップ・エリア(第1のフリップチップ・エリアと称する)110b-1に位置決めされている。別のグループのボンディング・パッド(以下、第2のグループと称する)112-2は、相互接続基板100上の異なるフリップチップ・エリア(第2のフリップチップ・エリアと称する)110b-2に位置決めされている。第2のグループのボンディング・パッド112-2は、第1のグループのボンディング・パッド112-1からある距離に位置し得る。なお、ボンディング・パッド112-1、112-2上に形成された予備はんだ118-1、118-2は、図1Bの上面図に示している。第1および第2のフリップチップ・エリア110b-1、110b-2はそれぞれ、後続のチップ搭載プロセス後にあるチップ(以下、第1のチップと称する)および別のチップ(以下、第2のチップと称する)が搭載されるエリアである。
相互接続層130は、有機ベース基板110の上面上に配設され、第1および第2のグループのボンディング・パッド112-1、112-2間の規定エリア110a内に位置する。相互接続層130が配設された規定エリア110aには、はんだレジストが存在しない。相互接続層130は、適当なアライメント・マークを用いて規定エリア110aに正確に位置決め可能であるとともに、有機ベース基板110に取り付け可能である。なお、相互接続層130の規定エリア110aは、第1および第2のフリップチップ・エリア110b-1、110b-2の両者と部分的に重なり合う。また、相互接続層130が配設された規定エリア110aは、相互接続層130の上面およびはんだレジスト層116の上面の高さを調整するように窪ませることができる。
相互接続層130は、接着剤132によって、有機ベース基板110の上面にボンディングされている。接着剤132としては、ペーストもしくは液状タイプまたはフィルム・タイプの接着材料を使用可能である。
図1Aをさらに参照して、この図は、相互接続層130の構造をより詳しく示している。相互接続層130は、有機絶縁材料134と、有機絶縁材料134に埋め込まれた導電性パターン136と、有機絶縁材料134により提供可能な相互接続層130の上面130aで露出した複数のパッド140、141および142と、を含む。相互接続層130のパッド140、141および142は、2つの種類に分割される。第1の種類は、側面接続に用いられる側面接続パッド140であり、第2の種類は、チップ・ボンディングに用いられるボンディング・パッド141、142である。
なお、有機絶縁材料134は、記載の実施形態における相互接続層130の絶縁材料として採用している。有機ベース基板110を採用の場合は、相互接続層130と(パッケージ基板として通常用いられる)有機ベース基板110との間のCTEの不整合を緩和するため、有機材料が好ましい。ただし、絶縁材料は、有機材料に限定されない。別の実施形態においては、絶縁材料として、無機絶縁材料を採用することも可能である。
記載の実施形態において、第1のフリップチップ・エリア110b-1に関する代表的な説明の通り、相互接続層130は、有機ベース基板110上に配設された複数組の導電性パッド114-1および114-2の隣に位置する縁部E1およびE2を有する。一組の側面接続パッド140-1は、縁部E1に位置して露出する。各側面接続パッド140-1は、有機ベース基板110上に配設された導電性パッド144-1のうちの対応する1つに対して配置されている。一組の導電性パッド114-1が相互接続層130に近い一方の縁部に沿って所定の間隔(たとえば、ピッチ幅)で一列に配置されている場合は、一組の側面接続パッド140-1もまた、相互接続層130の縁部E1に沿って、導電性パッド114-1の間隔に一致する所定の間隔(たとえば、ピッチ幅)で一列に配置されている。特定の制限はないものの、特定の一実施形態において、側面接続パッド140-1および導電性パッド114-1は、1対1の関係にある。
各側面接続パッド140は、相互接続層130の上面130aで露出した上面TSと、相互接続層130の一方の縁部(たとえば、E1およびE2)で露出した縁部面ESと、を有する。上面TSが有機ベース基板110の上面と平行である一方、縁部面ESは、有機ベース基板110の上面と垂直であり、導電性パッド114のうちの対応する1つの側を向いている。好適な一実施形態において、各側面接続パッド140の縁部面ESまたは上面TSあるいはその両方は、バリア・メタル層を有する。バリア・メタル層の例としては、Au/Pd/NiスタックおよびAu/Niスタック(最初の元素(たとえば、いずれの場合もAu)がスタックの最上部である)、Au層、ならびにPd層が挙げられる。なお、Au、Pd、Ni等の記号は、スタックの各層に含まれる主要な元素を表すが、この各層には、合金を形成するための少量もしくは微量の他の元素を含むこと、または、製造プロセスによって少量もしくは微量の添加物を含むこと、あるいはその両方が可能である。また、有機ベース基板110上に配設されたボンディング・パッド112および導電性パッド114はそれぞれ、類似のバリア・メタル層を有していてもよいし、または有していなくてもよい。
また、図1Aおよび図1Bに示すように、相互接続基板100は、相互接続層130の1つの側面接続パッド140を有機ベース基板110上に配設された1つの対応する導電性パッド114とそれぞれ接続する一組のはんだ接合部119を具備し得る。各はんだ接合部119は、側面接続パッド140(上面TSおよび縁部面ES)および導電性パッド114の露出面に接触する。なお、導電性パッド114-1、114-2および側面接続パッド140-1、140-2上に形成されたはんだ接合部119-1、119-2は、図1Bの上面図にも示している。記号「G」が接地を示す一方、記号「P」は電源を示す。
記載の実施形態において、パッド112、114および基板は、表面粗さを増大させる表面処理が適用された表面(導電性パッド114およびボンディング・パッド112のパッド面PSならびに導電性パッド114およびボンディング・パッド112の周りの基板面SS)をそれぞれ有する。1つまたは複数の実施形態において、表面処理には、サンドブラストまたはプラズマ処理あるいはその両方を含む。したがって、導電性パッド114は、基板面SSから露出し、他の未処理パッドの露出面よりも粗いパッド面PSを有する。また、ボンディング・パッド112は、基板面SSから露出し、他の未処理パッドの露出面よりも粗いパッド面PSを有する。また、基板は、基板面の他の部分よりも粗い、導電性パッド114およびボンディング・パッド112に近い基板面SSの一部を有する。
なお、基板面SSは、基板本体としての有機ベース基板110および基板本体上に形成されたはんだレジスト層116を含む部分の表面として規定される。基板面SSには、はんだレジスト層116の上面、はんだレジスト、相互接続層、および接着剤のない有機ベース基板110の上面、または接着剤132の表面の少なくとも一部、あるいはその組み合わせを含み得る。
基板面SSは、はんだレジスト層116、有機ベース基板110、または接着剤132、あるいはその組み合わせの有機材料によって与えることができ、溶融はんだに対する濡れ性が低い。導電性パッド114およびボンディング・パッド112それぞれのパッド面PSは、溶融はんだに対する濡れ性が高い。なお、用語「低い濡れ性(low wettability)」は、当該表面の接触角が90°超(90°<θ≦180°)であることを意味する。一方、用語「高い濡れ性(high wettability)」は、当該表面の接触角が90°未満(0°<θ<90°)であることを意味する。また、接触角(θ)は、液体(溶融はんだ)-空気界面が固体(パッド112、114の導電性材料または基板の有機材料)-液体界面と会合する角度であり、濡れ性の逆の評価基準を与える。
特定の一実施形態において、表面処理を適用した基板面SSの部分の粗さパラメータ(Ra)は、表面処理後のはんだレジスト層の厚さが十分に保たれる限り、0.4μm超2μm未満、より好ましくは0.5μm超1μm未満である。ここで、Raは、算術の平均粗さを表す。他の粗さパラメータに関して、基板面SSの上記部分の粗さパラメータ(Rq)としては、700nm超4μm未満、より好ましくは0.8μm超2μm未満が可能である。ここで、Rqは、二乗平均平方根粗さを表す。パッド面PSについても同じことが当てはまる。
さらに、相互接続層130のパッド140、141、142はそれぞれ、相互接続層130の上面130aから露出し、表面粗さを増大させる表面処理が適用されていない他の未処理パッドの露出面よりも粗いパッド面を有し得る。また、相互接続層130の上面130aは、パッド140、141、142に近く、表面粗さを増大させる表面処理が適用されていない相互接続層130の他の部分よりも粗い部分を有し得る。
記載の実施形態において、第1のフリップチップ・エリア110b-1に関する代表的な説明の通り、側面接続パッド140-1、導電性パッド114-1、ひいてははんだ接合部119-1は、フリップチップ・エリア110b-1内に位置する。別のフリップチップ・エリア110b-2についても同じことが当てはまる。ただし、側面接続(側面接続パッド140、導電性パッド114、およびはんだ接合部119)の位置は、制限を受けない。別の実施形態において、側面接続は、チップ・ボンディングと直接関与しないため、フリップチップ・エリア110bから離れた位置に配置される。
ここで、相互接続層130の構造に再び着目して、ボンディング・パッド141、142は、相互接続層130の上面130aで有機絶縁材料134から露出する。相互接続層130のボンディング・パッド141、142は、有機ベース基板110上に配設されたボンディング・パッド112と併せて、その上に配設されるチップの搭載に用いられる。記載の実施形態において、相互接続層130のボンディング・パッド141、142は、機能上2つの種類に分割される。第1の種類は、電源または接地用の第1のボンディング・パッド141であり、第2の種類は、チップ間の信号伝送用の第2のボンディング・パッド142である。
電源または接地用の第1のボンディング・パッド141はそれぞれ、有機絶縁材料134に埋め込まれた配線(導電性パターン136の一部である)を介して、対応する側面接続パッド140に接続されており、これがさらに、はんだ接合部119を通じて、有機ベース基板110の電源または接地ラインに接続されている。
また、相互接続層130のボンディング・パッド141、142は、接続相手に関して、複数のグループに分割される。あるグループのボンディング・パッド(以下、第1の組と称する)141-1、142-1は、第1のフリップチップ・エリア110b-1に位置決めされており、別のグループのボンディング・パッド(以下、第2の組と称する)141-2、142-2は、第2のフリップチップ・エリア110b-2に位置決めされている。図1Aには示していないものの、第1の組の1つのボンディング・パッド142-1は、有機絶縁材料134に埋め込まれた配線またはトレース(導電性パターン136の一部でもある)によって、第2の組の対応するボンディング・パッド142-2に電気接続されている。なお、導電性パターン136には、有機絶縁材料の1つまたは複数の中間層を含む複数の導電性層を含み、中間層を通じて形成された導電性ビアによって、隣り合う導電性層の一部が接続され得る。また、導電性パターン136は、有機絶縁材料によって隔離された複数の電気経路を含む。
図1Aの記載において、ボンディング・パッド141-1は、同じフリップチップ・エリア110b-1内に位置する側面接続パッド140-1に接続されているが、異なるフリップチップ・エリア110b-2内に位置する別の側面接続パッド140-2には接続されていない。ただし、複数のチップ間で電源および接地を共有可能であることから、第1のチップ用の電源または接地ラインは、第2のチップ用の電源または接地ラインに接続可能である。
なお、図1Bにおいては、各チップについて、4つのボンディング・パッド141、142、2つのはんだ接合部(2つの側面接続パッド140および2つの導電性パッド114)、ならびに有機ベース基板110の2つのボンディング・パッド112のみが存在する。ただし、各チップについて、ボンディング・パッドの数、はんだ接合部の数(ひいては、側面接続パッドの数および導電性パッドの数)、および有機ベース基板110のボンディング・パッドの数は、制限を受けず、チップの仕様によって決まり得る。また、フリップチップ・エリアの数は、2つに限定されない。
後述の通り、相互接続層130の第1の組のボンディング・パッド141-1、142-1および有機ベース基板110の第1のグループのボンディング・パッド112-1は、2次元アレイとして形成され、第1のチップの端子バンプを受容するように構成されている。他のチップについても同じことが当てはまる。
記載の実施形態において、図1に示す相互接続層130は、新規な相互接続層担持構造を用いて、有機ベース基板110上に取り付け可能である。以下、図2を参照して、本発明の例示的な一実施形態に係る、相互接続層のターゲット基板上への転移に用いられる相互接続層担持構造120を説明する。
図2は、相互接続層130の有機ベース基板110上への転移によって、図1Aおよび図1Bに示す相互接続基板100を製造するのに使用可能な相互接続層担持構造の模式図である。図2は、相互接続層担持構造120の断面図である。
図2に示すように、相互接続層担持構造120は、支持基板122、支持基板122上に形成された剥離層124、および剥離層124上に形成された相互接続層部131を含む。なお、図2に示す相互接続層部131は、図1に示す相互接続層130に対応しており、図1Aに対して上面および下面を上下逆に示している。
支持基板122は、剛性の安定した基板で、相互接続層部131の製造に用いられる。支持基板122としては、適切な剛性および安定性をもたらす限り、好適な任意の基板である。1つまたは複数の実施形態において、支持基板122としては、ガラス、シリコン等の半導体、セラミック等を含む無機基板が可能である。好適な一実施形態において、支持基板122は、ガラス基板である。ガラス基板は、たとえばシリコン基板と比較して、相互接続層部131の構築に用いられる有機材料により近い透明度および熱膨張係数(CTE)(3~12ppm/℃)を有するためである。このようなガラス基板の例としては、ソーダ・ライム・ガラス、ホウケイ酸ガラス、溶融シリカ、合成石英ガラスが挙げられるが、これらはほんの数例に過ぎない。
剥離層124は、適当な処理によって支持基板122から相互接続層部131を剥離するように構成された剥離被膜である。支持基板122が透明の場合は、支持基板122の裏面からUV(紫外)/IR(赤外)/可視光を剥離層124に照射して、支持基板122から相互接続層部131を剥離することができる。
1つまたは複数の実施形態において、剥離層124としては、ウェハ・ボンディング/脱ボンディング技術の分野において、レーザ照射による支持基板界面からの脱ボンディングを可能にする任意既知の感光剥離層が可能である。特定の一実施形態においては、吸収した光エネルギーを熱に変換する光-熱変換剥離被膜を剥離層124として使用可能である。これら特定の実施形態において、剥離層124は、相互接続層部131が有機ベース基板110に固定された後のレーザ照射によるアブレーションによって、燃焼、分離、または分解可能である。他の実施形態において、剥離層124としては、熱またはUV照射によって接着性が消失または低下する熱またはUV剥離性接着層が可能である。剥離後、剥離層124の残留物を必要に応じて洗浄可能である。さらに他の実施形態においては、機械的剥離法、熱的脱離法、および溶媒剥離法等、既知の脱ボンディング法のいずれかを採用可能である。
図1を参照して説明した通り、相互接続層部131は、有機絶縁材料134と、支持基板122の側を向き、有機絶縁材料134に埋め込まれた複数のパッド140~142と、有機絶縁材料134に埋め込まれた複数のトレース(または、配線)136a~136dと、を含む。
図2には示していないものの、図1の接着剤132にフィルム・タイプの接着材料が用いられる特定の一実施形態において、相互接続層部131は、有機絶縁材料134上に形成され、有機絶縁材料134の上面を完全に覆い得る接着層をさらに含み得る。
複数のパッド140~142には、側面接続パッド140、電源または接地用の第1のボンディング・パッド141、および信号伝送用の第2のボンディング・パッド142を含む。図1に示すように、各側面接続パッド140は、はんだ接合部119によって、有機ベース基板110上に配設された対応する導電性パッド114(相互接続層部131が転移される)に接続されるように構成されている。複数のパッド140~142は、第1の組のパッド140-1、141-1、142-1および第2の組のパッド140-2、141-2、142-2等、複数のグループに分割される。側面接続パッド140-1および対応するボンディング・パッド142-1から成る各対は、トレース136aによって電気的に結合されている。ボンディング・パッド142-1および対応するボンディング・パッド142-2から成る各対は、トレースによって電気的に結合されている(ボンディング・パッド142-1、142-2を接続するトレースは、図2に示していない)。
有機絶縁材料134は、剥離層124上に配設可能である。記載の実施形態において、有機絶縁材料134の上面としては、平坦な露出面が可能である。別の実施形態において、有機絶縁材料134の上面は、接着層で覆うことができる。パッド140~142は、有機絶縁材料134の下面から露出して、剥離層124に接触可能である。記載の実施形態において、各パッド140~142は、剥離層124上に形成されたバリア・メタル層138を含む。各パッド140~142は、電解めっきによって剥離層124上に、(上面TSに対応する)下面に導電性材料(たとえば、バリア・メタル層138およびパッド本体)を堆積させるのに使用可能なシード・メタル層をさらに含み得る。好適な実施形態において、各側面接続パッド140は、その縁部面ESに形成されたバリア・メタル層139をさらに含む。
有機絶縁材料134としては、PI(ポリイミド)、BCB(ベンゾシクロブテン)、PBO(ポリベンゾオキサゾール)、または他の感光性ポリマー等、感光性絶縁樹脂のいずれか1つが可能である。有機絶縁材料の使用によって、相互接続層130と有機ベース基板110との間のCTE不整合が緩和される。導電性パターン136は、金属材料(たとえば、Cu、Al等)および他の導電性材料のいずれか1つで構成可能である。特定の一実施形態においては、導電性パターン136に金属銅を使用可能である。バリア・メタル層138、139としては、Au/Pd/NiスタックもしくはAu/Niスタック(最初の元素(たとえば、いずれの場合もAu)が図2のスタックの最下層である)、Au層、またはPd層が挙げられるが、これらに限定されない。
記載の実施形態において、相互接続層部131の縁部E1、E2は、支持基板122の縁部GE1、GE2と位置合わせされている。図2に示すように、相互接続層部131は、有機材料により形成され、剛性の裏当て材としての支持基板122により保持されるテープの形態で支持基板122上に製造されるものとして提供される。相互接続層担持構造120は、感光性有機材料および適当なめっきレジスト材料を用いたフォトリソグラフィ・プロセスを繰り返し実行することによって製造可能である。
以下、図3A~図3C、図4A~図4C、および図5A~図5Cを参照して、本発明の例示的な一実施形態に係る、(たとえば、図1Aに示す)相互接続基板100を製造するプロセスを説明する。図3A~図3Cおよび図4A~図4Cは、相互接続基板100の製造プロセスにおいて得られる構造の断面図である。図5A~図5Cは、相互接続基板の製造プロセス中のはんだ接合部の形成に際して得られる構造の断面図である。
図3Aに示すように、相互接続基板100の製造プロセスには、有機ベース基板110および相互接続層担持構造120を用意するステップを含み得る。このステップで用意する有機ベース基板110は、当該有機ベース基板110上に配設された複数のボンディング・パッド112、一組の導電性パッド114、およびはんだレジスト層116を含み得る。なお、有機ベース基板110上には、はんだレジスト層のない規定エリア110aが存在する。
図3Aに示すように、この製造プロセスには、規定エリア110a内の有機ベース基板110に接着剤132を塗布するステップをさらに含み得る。記載の実施形態においては、接着剤132として、チップの基板とのボンディング時にアンダーフィルとして従来使用可能なペーストまたは液状タイプの接着材料が用いられる。ペーストまたは液状タイプの接着剤の使用により、接着剤132中のボイドの発生を防止可能である。ただし、フィルム・タイプの接着材料の接着剤が相互接続層部131の上120aに形成される特定の一実施形態においては、接着剤132を塗布するステップを省略可能である。
図3Bに示すように、この製造プロセスには、相互接続層131の縁部E1、E2が各組の導電性パッド114の隣に位置し、各側面接続パッド140が、有機ベース基板110上に配設された導電性パッド114のうちの対応する1つに対して配置されるように、相互接続層担持構造120を有機ベース基板110上に配置するステップを含み得る。相互接続層担持構造120は、パッド140~142が上を向き、有機絶縁材料134の露出面が下を向くように、ボンダを用いて上下逆に、有機ベース基板110上に配置可能である。有機絶縁材料134の底部は、規定エリア110a内の有機ベース基板110の上面に取り付けられる。
相互接続層部131のボンディング・パッド141、142および有機ベース基板110上のボンディング・パッド112が搭載チップのバンプを受容するように構成されていることから、相互接続層担持構造120は、有機ベース基板110上に予め形成し得る適当なアライメント・マークを用いて、規定エリア110aに正確に位置決めされる。この製造プロセスには、相互接続層担持構造120を有機ベース基板110上に配置するステップの後、接着剤132を硬化させて、相互接続層部131を有機ベース基板110に確実にボンディングするステップをさらに含み得る。
なお、他の実施形態において、接着剤132の塗布は、相互接続層担持構造120の配置後、毛細管法またはインジェクション・フロー法によって実行可能である。
図3Cに示すように、この製造プロセスには、剥離層124の除去によって、支持基板122から相互接続層部131を剥離するステップを含み得る。特定の一実施形態においては、支持基板122が透明であり、支持基板122から剥離するステップは、レーザ光線をスキャンしつつの支持基板122を通じたレーザ照射による剥離層124のアブレーションによって実行され得る。
前述のステップの実行により、相互接続層部131が規定エリア110aで相互接続層担持構造120から有機ベース基板110に転移され、有機ベース基板110に取り付けられた相互接続層130が得られる。図3Cに示す剥離ステップによって、一組のパッド140~142が有機ベース基板110の反対方向を向くように、相互接続層130が有機ベース基板110上に配置される。
図面には示していないものの、この製造プロセスには、剥離層124を除去するステップの後、相互接続層130上の残留物(剥離層124の残留物を含み得る)の洗浄を実行するステップを含み得る。残留物の洗浄は、Oプラズマ照射等、事実上如何なる標準的な手段によっても実行可能である。また、特定の一実施形態において、この製造プロセスには、剥離層124を除去するステップの後、パッド140~142上に形成されたシード・メタル層を含み得るパッド140~142の表面のエッチングを実行して、金属スタック138の露出面を露出させるステップを含み得る。
図4Aおよび図5Aに示すように、この製造プロセスには、導電性パッド114およびボンディング・パッド112の露出パッド面PSならびに導電性パッド114およびボンディング・パッド112の周りの露出基板面SSの一部に対して、表面粗さを増大させる表面処理を適用するステップを含み得る。なお、図5A~図5Cに示す断面図はそれぞれ、図4A~図4Cの断面図において「Y」で示す断面に対応する。このように表面粗さを増大させる表面処理の例としては、サンドブラスト(研磨ブラスト)およびプラズマ処理が挙げられる。
好適な一実施形態においては、表面処理としてサンドブラストが採用される。サンドブラストは、研磨媒体の衝突速度等の適当な条件下で粒子サイズの適当な研磨媒体を用いて実行され得る。乾式ブラストおよび湿式ブラスト等、複数の種類が存在する。研磨媒体および水等の液体が加工対象物に対して噴霧される湿式ブラストは、乾式ブラストよりも細かい研磨媒体を使用可能であるため好ましい。サンドブラストは、化学的な表面状態への大きな影響なく、露出面を機械的および物理的に改質するため好ましい。また、適当な研磨粒子の使用によって、露出面の粗さをより広い制御範囲でより正確に制御可能である。
特定の一実施形態においては、表面処理としてプラズマ処理が採用される。プラズマ処理では、アルゴン(Ar)プラズマ、酸素(O)プラズマ、またはこれらの混合物を使用可能である。Arプラズマは酸化を防止可能であることから、Arプラズマを用いたプラズマ処理を採用可能であるのが好ましい。ただし、たとえば上面に形成されたAu層等の貴金属層によってパッド112、114が保護されている場合は、Oプラズマ処理も考えられる。プラズマ処理は、表面粗さを十分に増大できるように、RF(無線周波数)電力、加速電圧、ガス流量、印加時間等を含み得る適当な条件下で実行可能である。
対象面にプラズマ処理を適用して有機残留物を除去することにより、表面の洗浄または表面の機能化あるいはその両方によって表面特性を化学的に改質することが多いものの、例示的な実施形態に係るプラズマ処理は、その目的および条件に関して、このような洗浄または表面機能化あるいはその両方のためのプラズマ処理と異なる。プラズマ処理は、対象面を十分に粗くするため、洗浄または表面機能化あるいはその両方に用いられる時間よりも長い時間にわたって適用される。また、表面粗さを増大させるプラズマ処理の有効性は、比較的長時間にわたって持続する。これに対して、洗浄または表面機能化あるいはその両方の観点でのプラズマ処理の有効性は短い。洗浄面が時間とともに汚染される傾向にあり、表面状態が時間とともに変化することで、有効性が経時的に低下するためである。また、プラズマ処理(特に、Oプラズマ処理)によれば、活性種と表面分子との間の相互作用によって、樹脂表面がより親水性となり得るため、プラズマ処理後は、親水性が十分に低下するまでしばらくの間、はんだレジスト層116の露出面を放置するのが好ましい。
図6は、本発明の例示的な一実施形態に係る、表面粗さを増大させる表面処理の模式図である。図6に例示するように、表面粗さの増大によって、高濡れ性の表面のはんだ濡れ性が向上する一方、低濡れ性の表面の非濡れ性が向上する。溶融はんだの濡れ性は、三相の材料が同一である場合の固体成分の表面粗さによって決まる。濡れ性は、以下のように、Wenzelの式における接触角によって表される。
cosθ=rcosθ
ここで、θは見掛けの接触角、θはYoungの接触角、rは粗度比(滑らかな表面の場合はr=1、粗い表面の場合はr>1)を表す。
表面の凹凸が微細で、界面に空気が残り、化学的に不均一な表面を構成する場合は、Cassieの式が以下のように成り立つ。
cosθ’=fcosθ+(1-f)cosθ
ここで、fは液相および固相に接触する面積の比、θは一部の表面積fに関する成分Aの接触角、θは残りの表面積(1-f)に関する成分Bの接触角を表す。液体が空気に接触する場合(たとえば、θ=180°の場合)、Cassieの式は以下のようになる。
cosθ’=fcosθ+1-f
したがって、接触角θ’は、固体と液体との間の界面に空気を含む場合であっても大きくなる。f=1で表面が均質に戻ると、Wenzelの式が成り立つ。
表面処理の適用によって、露出面の異なる濡れ性がそれぞれの強化方向で変化する。低濡れ性(90°<θ<180°)の基板面SSは、非濡れ性がさらに進行する(θ>θ)。それと同時に、高濡れ性(0<θ<90°)のパッド面PSは、濡れ性がさらに進行する(θ<θ)。表面粗さの増大によって、高濡れ性のパッド114の露出パッド面PSのはんだ濡れ性が向上する一方、低濡れ性の基板面SSの非濡れ性が向上する。このため、側面接続およびボンディング間のピッチ幅が細かい場合であっても、はんだ付けに際して隣り合う側面接続の架橋を防止するとともに、側面接続およびチップ・ボンディングの信頼性を向上させることができる。
さらに、記載の実施形態において、表面粗さを増大させる表面処理は、支持基板122から相互接続層部131を剥離した後に実行される。本実施形態においては、パッド140、141、142の表面(側面接続パッド140の上面TSおよび場合により、縁部面ESを含む)およびパッド140、141、142に近い相互接続層130の上面130aの少なくとも一部についても、表面処理を施すことができる。ただし、表面処理は、支持基板122から相互接続層部131を剥離する前に実行可能である。さらに、表面粗さを増大させる表面処理は、基板面SSおよびパッド面PSの両者に同時に適用されるのが好ましいものの、場合により異なる場所にある基板面SSおよびパッド面PSに対して別々に適用可能である。
図4Bおよび図5Bに示すように、この製造プロセスには、表面処理が適用された導電性パッド114およびボンディング・パッド112のパッド面PSならびに基板面SSの部分の少なくとも一部に対して、はんだペースト117を塗布するステップを含み得る。はんだペースト117は、はんだレジスト層116の開口に充填可能である。なお、図5Bに示す断面図は、図4Bの断面図において「Y」で示す断面に対応する。
図4Cおよび図5Cに示すように、この製造プロセスには、はんだペースト117を加熱して、一組のはんだ接合部119を形成するステップを含み得る。なお、図5Cに示す断面図は、図4Cの断面図において「Y」で示す断面に対応する。塗布したはんだペースト117は、加熱によって溶融状態となり、非濡れ性の基板面SSから離れる一方、互いに分離された濡れ性のパッド面PS(および、側面接続パッド140の表面)には残留して、各導電性パッド114(および、側面接続パッド140)上にはんだ接合部119を形成する。一組のはんだ接合部119は、相互接続層130の側面接続パッド140をそれぞれ、有機ベース基板110上に配設された対応する導電性パッド114と機械的および電気的に接続するように形成される。このステップにより、一組の予備はんだ118をボンディング・パッド112上に形成することも可能である。ペーストは、ジェット印刷、ステンシル印刷、またはシリンジによって塗布可能である。
記載の実施形態において、はんだペースト117を加熱して一組のはんだ接合部119を形成するステップは、チップ搭載の前に実行される。これは、後続のチップ搭載プロセスが実行されるまでの遅延がある場合に好適である。また、はんだ接合部119の形成は、後続のチップ搭載プロセスでリフロー・プロセスを使用しない場合にも、チップ搭載の前に実行されるのが好ましい。ただし、後続のチップ搭載プロセスでリフロー・プロセスを使用する場合は、この段階でのはんだペースト117の加熱ステップを省略し、後続のチップ搭載プロセスのリフロー・プロセスまではんだ接合部119の完成を遅らせることも可能である。
記載の実施形態においては、はんだ材料としてはんだペーストが採用されているものの、塗布した液体またはペースト状態のはんだ材料が非濡れ性の表面から離れる一方、互いに分離された濡れ性の表面には残留して、濡れ性の各表面上にはんだ接合部を形成する限りは、他のはんだ材料も考えられる。代替実施形態においては、はんだ接合部119の形成に射出溶融はんだ付け(IMS)を採用可能である。IMS技術は、大量のはんだの使用が好ましい場合に都合が良い。
図7Aおよび図7Bは、表面粗さを増大させる表面処理を施していない状態および施した状態の側面接続パッド140および導電性パッド114上への形成が予想されるはんだ接合部の模式図である。図7Aに例示するように、ピッチ幅が細かくなると、一部の隣り合うはんだ接合部119がブリッジBRを形成して、短絡の原因となる。これに対して、露出したパッド面PSおよび基板面SSの表面粗さを増大させることにより、ピッチ幅が細かくなっても、図7Bに例示するように、隣り合うはんだ接合部から分離された一組のはんだ接合部119を形成可能であるため好ましい。はんだ材料の塗布前の新規な表面処理の適用によって、得られるはんだ接合部119のはんだ付け時の架橋を防止可能である。
一連の図3A~図3C、図4A~図4Cおよび図5A~図5Cに示す製造プロセスにより得られた相互接続基板100(有機ベース基板110、相互接続層130、ならびに一組のはんだ接合部119を含む)は、チップ搭載プロセス等の後続プロセスに受け渡し可能である。
一連の図8A~図8F、図9A、および図9Bを参照して、さまざまな条件における積層基板上のはんだ液滴の接触角の実験結果を説明する。
図8A~図8Fは、さまざまな条件において測定した積層基板上のはんだ液滴の接触角を示している。図8A~図8Cの接触角は、ステージ温度が80℃に設定された条件下で測定したものである。一方、図8D~図8Fの接触角は、ステージ温度が250℃に設定された条件下で測定したものであり、この温度は、使用した鉛フリーはんだの融点を上回る。図8Aおよび図8Dは、表面処理が適用されていない基準に対応する。図8Bおよび図8Eは、積層基板を2400グリットのサンドペーパーで研磨した場合に対応する。図8Cおよび図8Fは、積層基板を600グリットのサンドペーパーで研磨した場合に対応し、表面粗さを増大させる表面処理を模倣したものである。図8A~図8Fの各写真は、所定のステージ温度まで加熱したステージ上に溶融はんだを滴下した直後に撮影したものである。
図8A~図8Fに示すように、3つの異なる種類の積層面の濡れ性を比較することによって、特に600グリットのサンドペーパーで表面を研磨した場合、粗い積層面の濡れ性が低くなることが実証された。3つの異なる種類の積層面の測定値を表1にまとめる。
Figure 2022549632000002
図9Aおよび図9Bは、粗さパラメータ(Ra、Rq)対表面状態のグラフであって、基準平滑面、2400グリットのサンドペーパーで研磨した表面、および600グリットのサンドペーパーで研磨した表面を含む。粗さパラメータ(Ra、Rq)は、光干渉顕微鏡により測定した。図9Aおよび図9Bに示すように、#600のRaおよびRqが最大であった。RaおよびRqの傾向は、図8A~図8Fに示す接触角の傾向と一致していた。
一連の図10A、図10B、および図11A~図11Cを参照して、モデリング構造1000上のはんだ接合部形成の計算シミュレーションの結果を説明する。計算流体力学シミュレーション(CFS)を実行した。
図10Aおよび図10Bはそれぞれ、計算流体力学シミュレーションに用いられるモデリング構造1000の上面図および断面図である。モデリング構造1000は、基板1002と、その上に配設されたレジスト1004と、を含む。レジストは、厚さ1010、レジスト1004により囲まれた長さ1014のトレンチ1012、および基板1002の上面に対応する下面を有する。トレンチ1012には、3つの第1のパッド1006と、トレンチ1012に隣り合って、第1のパッド1006に対して配置された3つの第2のパッド1016とが存在する。各パッド(1006、1016)は、幅1018を有し、ピッチ幅1020で配置されている。第1のパッド1006はそれぞれ、高さ1022を有し、基板1002に載置されている。シミュレーションに用いられるモデリング構造1000の寸法は、以下の通りである。すなわち、トレンチの長さ1014が100μm、パッドのピッチ1020が110μm、パッドの幅1018が60μm、レジストの厚さ1010(または、トレンチの深さ)が30μm、パッドの高さ1022が10μmである。
シミュレーションの初期状態においては、溶融はんだに対応する流体がレジスト1004のトレンチ1012に充填される。樹脂構成要素の表面(レジスト1004の表面および基板1002の表面)の接触角が120°、130°、および150°に設定されたさまざまな条件において、過渡状態および収束状態が演算される。
図11A~図11Cは、収束状態において、図10に示すモデリング構造1000における樹脂構成要素の表面のさまざまな接触角で実行されたシミュレーションの結果を示している。
図11A~図11Cに示すCFDの結果によれば、はんだ架橋の発生は、基板1002の樹脂構成要素の表面状態に大きく依存することが実証されている。はんだ架橋は、樹脂構成要素の接触角が小さくなると発生する傾向にある。言い換えると、樹脂表面の濡れ性の低下が、隣り合うパッドのはんだ接合部の架橋の防止に寄与する。また、基板1002の樹脂構成要素の接触角のシミュレーション結果から推測できることとして、はんだ架橋は、パッド材料の接触角が小さくなると防止される傾向にあるものと予想される。
以下、図12を参照して、本発明の例示的な実施形態に係る、チップ搭載後の接続構造の概要を説明する。
図12は、インターポーザとしての相互接続基板100を含む電子機器190の模式図である。図12は、相互接続層130の周りの電子機器190の拡大断面図である。図12に示すように、相互接続基板100には、電子部品として2つのチップ150-1および150-2が搭載されている。チップの例としては、CPU(中央演算処理装置)、GPU(グラフィックス処理ユニット)、SoC(システム・オン・チップ)、HBM(高帯域幅メモリ)のようなメモリ・デバイス等が挙げられる。第1のチップ150-1および隣り合う第2のチップ150-2は、当該第1および第2のチップ150-1、150-2間に位置する相互接続層130を通じた相互の信号伝送を実行するように構成可能である。記載の実施形態において、チップ150は、相互接続層130中の配線を通じて、信号帰還電流経路として機能する有機ベース基板110の電源または接地ラインに接続されている。
図12に示すように、電子機器190は、前述の相互接続基板100と、アクティブ面を下向きにして相互接続基板100に搭載された第1および第2のチップ150-1、150-2と、を具備する。各チップ150は、相互接続基板100上のフリップチップ・エリア110bに対応する位置に配置可能である。相互接続基板100とチップ150との間の間隙は、エポキシまたはウレタンで構成可能なアンダーフィル168により充填可能である。
第1のグループのボンディング・パッド112-1および第1の組のボンディング・パッド141-1、142-1は、第1のチップ150-1が搭載された第1のフリップチップ・エリア110b-1内に位置決めされている。第1のチップ150-1は、はんだ156-1、157-1を通じて相互接続層130の第1の組のパッド141-1、142-1に電気接続された一組の端子バンプ151-1、152-1を有する。また、第1のチップ150-1は、はんだ158-1を通じて有機ベース基板110上の第1のグループのボンディング・パッド112-1に電気接続された一組の他の端子154-1を有する。端子バンプ151-1、152-1、154-1としては、Cuピラー型バンプが可能であるが、これに限定されない。端子バンプ151-1としては、信号帰還電流経路として機能し得る電源または接地ラインとつながるように構成された電源または接地端子が可能である。より具体的に、端子バンプ151は、有機絶縁材料134に埋め込まれた配線を介して対応する側面接続パッド140に接続されたボンディング・パッド141に接続されており、これがさらに、はんだ接合部119を通じて、有機ベース基板110の電源ラインまたは接地ラインに接続されている。第2のフリップチップ・エリア110b-2および第2のチップ150-2についても同じことが当てはまる。
図12には示していないものの、複数のチップ150が搭載された相互接続基板100は電子パッケージを構成するが、これは、相互接続基板100の底部に形成されたバンプを有し得るとともに、相互接続基板100のバンプとマザー・ボードに形成されたパッドとの間のパッケージ相互接続を通じて、マザー・ボードにさらに搭載される。また、相互接続基板100、チップ150、およびマザー・ボードを含む最終アセンブリ製品としては、電子機器のうちの1つが可能であって、これはチップ搭載後の接続構造でもある。
複数のチップ150は、相互接続層130を通じて互いに通信し得る一方、有機ベース基板110の内部構造を通じてマザー・ボードに接続されている。さらに、記載の実施形態によれば、チップ150への電源ラインおよび接地ラインは、はんだ接合部119によって実現される側面接続により、相互接続層130を通じて取り回し可能である。このため、相互接続層のエリアを回避しつつ有機ベース基板上の配線の取り回しが実行される場合と比較して、電圧降下を抑制可能となる。相互接続層の使用により、信号帰還電流経路として機能する電源または接地ラインを設けることは、高速信号伝送に都合が良い。
この相互接続構造によれば、有機ベース基板110の導電性パッド114と相互接続層130の側面接続パッド140との間に新規な側面接続を含むことができる。新規な側面接続の導入によって、相互接続層130による配線の取り回しの柔軟性が向上する。また、相互接続層130を使用するチップ150の端子レイアウトの制約が緩和される。このような相互接続構造は、不均一集積に適している。
図12は、2つのチップと、これら2つのチップが通信する1つの相互接続層130と、を示しているに過ぎないが、電子機器中のチップの数、1つの相互接続層当たりのチップの数、および相互接続層の数は、制限を受けない。
図13A~図13Cを参照して、本発明の例示的な実施形態に係る、相互接続基板の製造プロセス後に続いて実行される電子機器の製造プロセスを説明する。図13A~図13Cは、電子機器190の製造プロセスにおいて得られる構造の断面図である。
図13Aに示すように、電子機器の製造プロセスには、アクティブ面を下向きにして複数のチップ150を相互接続基板100に搭載するステップを含み得る。第1のチップ150-1は、第1のグループのボンディング・パッド112および相互接続層130の第1の組のボンディング・パッド141-1、141-2が配置された位置に配置可能である。第2のチップ150-2についても同じことが当てはまる。
このステップで用意されたチップ150は、ピラー161、162、または164と、その上に形成されたはんだキャップ166、167、または168と、でそれぞれ構成可能な端子バンプ151、152、154を含み得る。記載の実施形態において、端子バンプ151、152、154は、Cuピラー・バンプである。ただし、別の実施形態において、端子バンプ151、152、154としては、標準的なフリップチップ・バンプ、ファインピッチ、マイクロバンプ、Cuピラー・バンプ、Snキャップ(SLID)付きCuポスト・バンプ等を含む標準的なバンプのいずれか1つが可能である。記載の実施形態においては、このステップで用意された相互接続基板100のボンディング・パッド141、142上にはんだが存在しない。各ボンディング・パッド141、142は、濡れ性を向上させるバリア・メタル層138を最上部に有しているためである。ただし、チップ搭載前にはんだをボンディング・パッド141、142に塗布しても支障はない。
図13Bに示すように、この製造プロセスには、はんだリフロー・プロセスによって、ボンディング・パッド112、141、142とピラー161、162、164との間にはんだ相互接続156、157、158を形成するステップを含み得る。
図13Aおよび図13Bに示すステップの実行によって、チップ150の端子バンプ151がボンディング・パッド141にボンディングされ、はんだ接合部119により側面接続パッド140を通じて、有機ベース基板110上に配設された導電性パッド114に電気接続されるように、チップ150が相互接続基板100に搭載される。
図13Cに示すように、この製造プロセスには、アンダーフィル168の注入によって、毛細管フロー・アンダーフィル・プロセスにより相互接続基板100とチップ150との間の間隙を充填した後、硬化によって第1のチップ150-1および第2のチップ150-2を相互接続基板100に固定するステップを含み得る。
記載の実施形態においては、リフロー処理を施した後、有機ベース基板110上にアンダーフィル168を塗布するものと説明している。ただし、別の実施形態においては、最初にノーフロー・アンダーフィルを相互接続基板100上に注入可能である。その後、アンダーフィルが注入された相互接続基板100上にチップ150が載置される。最後に、リフロー処理によって、はんだ相互接続156、157、158の形成およびアンダーフィルの硬化が同時に実行される。記載の実施形態においては、はんだリフロー・プロセスがボンディング・プロセスとして用いられる。ただし、別の実施形態においては、はんだリフロー・プロセスの代わりとして、熱圧縮(TC)ボンディング・プロセスも考えられる。
本発明の1つまたは複数の実施形態に係る接続構造は、隣り合うパッド上に形成されたはんだ接合部のはんだ付け時の架橋を防止可能である。表面粗さを増大させる表面処理の適用によって、溶融はんだに対するパッドのパッド面の濡れ性および基板の上面の非濡れ性が向上する。このため、はんだ接合部間のピッチが細かくなった場合であっても、はんだ接合部の信頼性を向上させることができる。さらに、接続構造ひいては接続構造を含む電子機器の生産コストを抑えられるとともに、生産歩留まりを向上させることができる。
新規な表面処理の対象は、前述の実施形態では側面接続用のはんだ接合部またはフリップ・チップ・ボンディング用のはんだ接合部あるいはその両方であるが、これらに限定されない。BGA(ボール・グリッド・アレイ)、QFP(クワッド・フラット・パッケージ)、チップへのワイヤ・ボンディング用のはんだ接合部、および他の表面実装デバイス用のはんだ接合部等、他のはんだ接合部も考えられる。
本明細書において使用する専門用語は、特定の実施形態を説明することを目的としているに過ぎず、本発明を何ら限定する意図はない。本明細書において、単数形「a」、「an」、および「the」は、文脈上の別段の明確な指定のない限り、複数形も同様に含むことが意図される。本明細書において使用する場合の用語「備える(comprisesまたはcomprising、あるいはその両方)」は、記載の特徴、ステップ、層、要素、または構成要素、あるいはその組み合わせの存在を指定するが、1つまたは複数の他の特徴、ステップ、層、要素、構成要素、またはその群、あるいはその組み合わせの存在を除外するものでもなければ、追加を除外するものでもないことがさらに了解される。
以下の特許請求の範囲において、すべてのミーンズ・プラス・ファンクション要素またはステップ・プラス・ファンクション要素の対応する構造、材料、動作、および同等物が存在する場合は、具体的に請求される他の特許請求の範囲に係る要素との組み合わせで機能を実行する任意の構造、材料、または動作を含むことが意図される。本発明の1つまたは複数の態様の記載は、例示および説明を目的として提示したものであるが、網羅性を意図したものでもなければ、開示の形態の本発明への限定を意図したものでもない。
当業者には、記載の実施形態の範囲から逸脱することなく、多くの改良および変形が明らかとなるであろう。本明細書に使用の専門用語は、実施形態の原理、実際の適用、もしくは市場に見られる技術の技術的改良の最良の説明のため、または、本明細書に開示の実施形態の当業他者による理解を可能にするために選定している。
本明細書に記載の本発明の好適な一実施形態においては、接続構造を製造する方法であって、上面を有し、上面から露出したパッド面をそれぞれ有する一組のはんだ付け用パッドを含む基板を用意することであり、基板の上面が、表面粗さを増大させる表面処理が適用された一組のパッドに近い少なくとも一部を有し、一組のパッドのそれぞれのパッドのパッド面が、表面処理が適用された少なくとも一部を有する、ことと、一組のパッドのうちの対応する1つの上にそれぞれ配設された一組のはんだ接合部を形成することと、を含む、方法が提供される。一組のはんだ接合部を形成することは、表面処理が適用された一組のパッドのパッド面および基板の上面の部分の少なくとも一部にはんだ材料を塗布することと、はんだ材料を加熱して、一組のはんだ接合部を形成することと、を含むのが好ましい。

Claims (22)

  1. 接続構造を製造する方法であって、
    上面を有し、前記上面から露出したパッド面をそれぞれ有する一組のはんだ付け用パッドを含む基板を用意することと、
    前記パッドに近い前記基板の前記上面の少なくとも一部および前記一組のパッドのそれぞれのパッドの前記パッド面に表面処理を適用して、前記上面の前記少なくとも一部および前記パッドの前記パッド面を粗くすることと、
    を含む、方法。
  2. 前記基板の前記上面が、溶融はんだに対して低い濡れ性を有し、各パッドの前記パッド面が、高い濡れ性を有する、請求項1に記載の方法。
  3. 前記表面処理の適用後の前記基板の前記上面の前記少なくとも一部が、0.4μm超2μm未満の粗さパラメータ(Ra)を有する、請求項1に記載の方法。
  4. 前記パッドが、金属材料を含み、前記パッドに隣り合う前記上面の前記少なくとも一部が、有機材料を含む、請求項1に記載の方法。
  5. 前記有機材料を含む前記部分が、有機基板、前記基板上に配設された誘電体層、前記基板上に配設されたはんだレジスト層、前記基板上に配設された接着剤、およびこれらの組み合わせから成る群から選択される部材により設けられた、請求項4に記載の方法。
  6. 前記表面処理が、サンドブラストを含む、請求項1に記載の方法。
  7. 前記サンドブラストが、湿式ブラストを含む、請求項6に記載の方法。
  8. 前記表面処理が、プラズマ処理を含む、請求項1に記載の方法。
  9. 前記プラズマ処理が、アルゴン・プラズマを含む、請求項8に記載の方法。
  10. 前記パッドのうちの対応する1つの上にそれぞれ配設された一組のはんだ接合部を形成することをさらに含む、請求項1に記載の方法。
  11. 前記一組のはんだ接合部を形成することが、
    前記表面処理が適用された前記一組のパッドの前記パッド面および前記基板の前記上面の前記部分の少なくとも一部にはんだ材料を塗布することと、
    前記はんだ材料を加熱して、前記一組のはんだ接合部を形成することと、
    を含む、請求項10に記載の方法。
  12. 前記基板が、前記基板上に配設され、前記一組のパッドの隣に位置する縁部を有するとともに、前記縁部に位置して露出した一組の側面接続パッドを含む相互接続層であり、各側面接続パッドが、前記基板上に配設された前記パッドのうちの対応する1つに対して配置された、前記相互接続層をさらに含む、請求項1に記載の方法。
  13. 各側面接続パッドが、前記相互接続層の上面で露出した上面および前記相互接続層の前記縁部で露出した縁部面を有し、前記縁部面が、前記一組のパッドのうちの対応する1つの側を向いた、請求項12に記載の方法。
  14. 一組のはんだ接合部を形成して、前記相互接続層の前記側面接続パッドをそれぞれ、前記基板上に配設された前記パッドと接続することをさらに含む、請求項12に記載の方法。
  15. 上面を有する基板と、
    前記基板の前記上面から露出したパッド面をそれぞれ有する一組のはんだ付け用パッドと、
    を備えた接続構造体であって、
    前記基板の前記上面が、前記上面の別の部分よりも粗い前記パッドに近い部分を有し、前記一組のパッドのそれぞれのパッドの前記パッド面が、前記基板上に形成された別の導電性材料の露出面よりも粗い、接続構造体。
  16. 前記基板の前記上面が、溶融はんだに対して低い濡れ性を有し、各パッドの前記パッド面が、高い濡れ性を有する、請求項15に記載の接続構造体。
  17. 表面処理の適用後の前記基板の前記上面の前記部分が、0.4μm超2μm未満の粗さパラメータ(Ra)を有する、請求項15に記載の接続構造体。
  18. 前記基板が、表面粗さを増大させる表面処理が適用された前記上面の少なくとも一部を有し、前記一組のパッドのそれぞれのパッドが、前記表面処理が適用された前記パッド面の少なくとも一部を有する、請求項15に記載の接続構造体。
  19. 前記表面処理が、サンドブラストを含む、請求項18に記載の接続構造体。
  20. 前記表面処理が、プラズマ処理を含む、請求項18に記載の接続構造体。
  21. 請求項15ないし20のいずれかに記載の接続構造体を含む電子機器。
  22. 前記パッドのうちの対応する1つの上にそれぞれ配設された一組のはんだ接合部と、
    前記基板に搭載され、前記はんだ接合部のうちの少なくとも1つをそれぞれ使用する1つまたは複数の電子部品と、
    をさらに備えた、請求項21に記載の電子機器。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11004819B2 (en) * 2019-09-27 2021-05-11 International Business Machines Corporation Prevention of bridging between solder joints
US11574817B2 (en) 2021-05-05 2023-02-07 International Business Machines Corporation Fabricating an interconnection using a sacrificial layer
US11735529B2 (en) 2021-05-21 2023-08-22 International Business Machines Corporation Side pad anchored by next adjacent via

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5241456A (en) 1990-07-02 1993-08-31 General Electric Company Compact high density interconnect structure
US5785585A (en) * 1995-09-18 1998-07-28 International Business Machines Corporation Polish pad conditioner with radial compensation
US5910341A (en) * 1996-10-31 1999-06-08 International Business Machines Corporation Method of controlling the spread of an adhesive on a circuitized organic substrate
US6544584B1 (en) * 1997-03-07 2003-04-08 International Business Machines Corporation Process for removal of undesirable conductive material on a circuitized substrate and resultant circuitized substrate
US6099959A (en) * 1998-07-01 2000-08-08 International Business Machines Corporation Method of controlling the spread of an adhesive on a circuitized organic substrate
US6056831A (en) * 1998-07-10 2000-05-02 International Business Machines Corporation Process for chemically and mechanically enhancing solder surface properties
US6224392B1 (en) * 1998-12-04 2001-05-01 International Business Machines Corporation Compliant high-density land grid array (LGA) connector and method of manufacture
US6177729B1 (en) * 1999-04-03 2001-01-23 International Business Machines Corporation Rolling ball connector
US7015580B2 (en) * 2003-11-25 2006-03-21 International Business Machines Corporation Roughened bonding pad and bonding wire surfaces for low pressure wire bonding
CN100482043C (zh) 2004-04-16 2009-04-22 P.凯金属股份有限公司 焊接方法
KR100966774B1 (ko) * 2005-05-23 2010-06-29 이비덴 가부시키가이샤 프린트 배선판
US7999383B2 (en) 2006-07-21 2011-08-16 Bae Systems Information And Electronic Systems Integration Inc. High speed, high density, low power die interconnect system
CN101246933A (zh) 2007-02-12 2008-08-20 福葆电子股份有限公司 用于发光二极管磊芯片的焊垫制程
KR101551898B1 (ko) 2007-10-05 2015-09-09 신꼬오덴기 고교 가부시키가이샤 배선 기판, 반도체 장치 및 이들의 제조 방법
JP2009099597A (ja) 2007-10-12 2009-05-07 Nec Electronics Corp 半導体装置およびその製造方法
CN101552211A (zh) 2008-04-03 2009-10-07 旭德科技股份有限公司 复合金属基板及其工艺
US20140145328A1 (en) 2009-07-13 2014-05-29 Georgia Tech Research Corporation Interconnect assemblies and methods of making and using same
JP5428667B2 (ja) 2009-09-07 2014-02-26 日立化成株式会社 半導体チップ搭載用基板の製造方法
JP2012029418A (ja) * 2010-07-22 2012-02-09 Nagano Japan Radio Co 電力伝送システム
US8901431B2 (en) * 2010-12-16 2014-12-02 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board
JP5240742B2 (ja) * 2011-08-25 2013-07-17 京セラ株式会社 携帯通信端末
KR20140087541A (ko) 2012-12-31 2014-07-09 삼성전기주식회사 솔더 프린트된 회로 기판 및 회로기판의 솔더 프린팅 방법
JP6131135B2 (ja) 2013-07-11 2017-05-17 新光電気工業株式会社 配線基板及びその製造方法
US20150262949A1 (en) * 2014-03-14 2015-09-17 Lsi Corporation Method for Fabricating Equal Height Metal Pillars of Different Diameters
SG11201609433VA (en) 2014-06-20 2016-12-29 Agency Science Tech & Res A method for bonding a chip to a wafer
JP2016066745A (ja) * 2014-09-25 2016-04-28 イビデン株式会社 プリント配線基板およびこれを備えた半導体装置
TWI535346B (zh) 2014-12-10 2016-05-21 上海兆芯集成電路有限公司 線路基板和封裝結構
TWI575686B (zh) 2015-05-27 2017-03-21 南茂科技股份有限公司 半導體結構
EP3130407B1 (en) * 2015-08-10 2020-11-25 Apator Miitors ApS Method of bonding a piezoelectric ultrasonic transducer
US9559081B1 (en) 2015-08-21 2017-01-31 Apple Inc. Independent 3D stacking
US10186478B2 (en) * 2016-12-30 2019-01-22 Texas Instruments Incorporated Packaged semiconductor device with a particle roughened surface
US10622311B2 (en) * 2017-08-10 2020-04-14 International Business Machines Corporation High-density interconnecting adhesive tape
US10522436B2 (en) 2017-11-15 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Planarization of semiconductor packages and structures resulting therefrom
US11166381B2 (en) * 2018-09-25 2021-11-02 International Business Machines Corporation Solder-pinning metal pads for electronic components
US11004819B2 (en) * 2019-09-27 2021-05-11 International Business Machines Corporation Prevention of bridging between solder joints
US11264314B2 (en) * 2019-09-27 2022-03-01 International Business Machines Corporation Interconnection with side connection to substrate
US20220199537A1 (en) 2020-12-18 2022-06-23 Intel Corporation Power-forwarding bridge for inter-chip data signal transfer

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